JPH11265550A - Data slicing device - Google Patents
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- JPH11265550A JPH11265550A JP6708298A JP6708298A JPH11265550A JP H11265550 A JPH11265550 A JP H11265550A JP 6708298 A JP6708298 A JP 6708298A JP 6708298 A JP6708298 A JP 6708298A JP H11265550 A JPH11265550 A JP H11265550A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、特にデジタル信
号を直流成分が一定になるよう変調した後に帯域制限さ
れた変調信号を入力とし、変調信号を比較器で２値化信
号に変換して出力し、出力の２値化信号の平均値を基準
として変調信号のスライス位置を決定するデータスライ
ス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention particularly relates to a digital signal which is modulated so that a DC component is constant, and then receives a band-limited modulated signal, converts the modulated signal into a binary signal by a comparator, and outputs the converted signal. The present invention also relates to a data slice circuit that determines a slice position of a modulation signal based on an average value of an output binary signal.
【０００２】[0002]
【従来の技術】一般に、デジタル信号の伝送において
は、変調信号の平均値が一定になる方式が用いられてい
る。例えば、ＣＤ（Compact Disc) の８−１５変調やＤ
ＶＤ(Digital Versatile Disc)の８−１６変調もそのよ
うな変調方式である。変調信号は伝送路の周波数特性に
よってなまっており、それをデータスライス回路を用
い、ハイ・ローの２値化信号に変換する。このような変
調信号の平均値が一定になる変調方式のデータスライス
回路は、変調信号の平均値が一定であるという特性を利
用して、２値化信号の平均値からスライス位置を決定し
てデータスライスを行う。2. Description of the Related Art Generally, in the transmission of a digital signal, a method is used in which the average value of a modulated signal is constant. For example, 8-15 modulation of CD (Compact Disc) and D
8-16 modulation of VD (Digital Versatile Disc) is such a modulation method. The modulated signal is distorted by the frequency characteristics of the transmission path, and is converted into a high / low binary signal using a data slice circuit. The data slicing circuit of the modulation method in which the average value of the modulated signal is constant determines the slice position from the average value of the binarized signal by utilizing the characteristic that the average value of the modulated signal is constant. Perform data slicing.
【０００３】図５に、従来のデータスライス回路を示し
説明する。この回路は、特開昭６２−４０６６４号公報
の従来例の説明に用いられている回路で、データスライ
ス回路としては極めて一般的な回路である。FIG. 5 shows and describes a conventional data slice circuit. This circuit is a circuit used in the description of the conventional example in Japanese Patent Application Laid-Open No. 62-40664, and is a very common circuit as a data slice circuit.
【０００４】図５において、１１はデジタル信号を直流
成分が一定になるよう変調した後に帯域制限された変調
信号が入力される入力端子、１５はデータスライスした
２値化信号の出力端子、１２は入力端子１１に入力され
た変調信号を増幅する増幅器、１３は増幅された変調信
号のジッタを減少させる波形等化のためのイコライザ、
１４はデータスライスを行う比較器、５６は出力信号の
平均直流値を求めるためのＬＰＦである。In FIG. 5, reference numeral 11 denotes an input terminal to which a modulated signal whose frequency is band-limited after modulating a digital signal so that a DC component is constant, 15 is an output terminal of a data-sliced binary signal, and 12 is a terminal. An amplifier for amplifying the modulated signal input to the input terminal 11, an equalizer 13 for waveform equalization for reducing jitter of the amplified modulated signal,
14 is a comparator for performing data slicing, and 56 is an LPF for obtaining an average DC value of the output signal.
【０００５】このうち、データスライス部ＤＳは、比較
器１４にイコライザ１３より供給される変調信号Ｓ１を
一方の比較入力とし、比較器１４より２値化信号Ｓ３を
出力端子１５に出力として出力するとともに、ＬＰＦ１
６を介して得られる平均電圧Ｓ２として比較器１４の他
方の比較入力に入力する構成部分である。The data slice section DS receives the modulated signal S1 supplied from the equalizer 13 to the comparator 14 as one comparison input, and outputs the binarized signal S3 from the comparator 14 as an output to the output terminal 15. With LPF1
6 is a component that is input to the other comparison input of the comparator 14 as the average voltage S2 obtained through the comparator 6.
【０００６】ＬＰＦ１６は、２値化した信号の平均電圧
Ｓ２を出力する。比較器１４は、イコライザ１３より出
力される変調信号Ｓ１とＬＰＦ１６より出力される平均
電圧Ｓ２とを比較し、ハイまたはローを出力する。ＬＰ
Ｆ１６を含む比較器１４の帰還ループが負帰還になるよ
う構成していれば、比較器１４は出力の平均値が一定の
値になるように変調信号Ｓ１を２値化する。The LPF 16 outputs an average voltage S2 of the binarized signal. The comparator 14 compares the modulation signal S1 output from the equalizer 13 with the average voltage S2 output from the LPF 16, and outputs high or low. LP
If the feedback loop of the comparator 14 including F16 is configured to be a negative feedback, the comparator 14 binarizes the modulation signal S1 so that the average value of the output becomes a constant value.
【０００７】この動作について図６を用いてもう少し詳
しく説明する。Ｓ１〜Ｓ３の図の符号は、図５に付され
た符号Ｓ１〜Ｓ３の信号波形を示している。比較器１４
の入力に、変調信号Ｓ１と平均電圧Ｓ２が与えられる
と、比較器１４は２値化信号Ｓ３を出力する。すなわ
ち、Ｓ１がＳ２よりも高い電圧のときは、２値化信号Ｓ
３はハイになり、Ｓ１がＳ２よりも低い電圧のときは、
２値化信号Ｓ３はローになる。This operation will be described in more detail with reference to FIG. The reference numerals in the drawings of S1 to S3 indicate the signal waveforms of the reference numerals S1 to S3 given in FIG. Comparator 14
Is supplied with the modulation signal S1 and the average voltage S2, the comparator 14 outputs a binary signal S3. That is, when S1 is higher than S2, the binary signal S
3 goes high and when S1 is at a lower voltage than S2,
The binary signal S3 goes low.
【０００８】ここで、平均電圧Ｓ２は、２値化信号Ｓ３
の平均値で決まる電圧であって、負帰還させているの
で、平均的には変調信号Ｓ１の電位が変化すると、平均
電圧Ｓ２の電位も変化し、２値化信号Ｓ３の平均電圧は
変化しないよう動作する。すなわち、変調信号Ｓ１と平
均電圧Ｓ２の関係は一定に保たれ、常に２値化信号Ｓ３
の平均値が一定になるようデータスライスが行われる。
この場合、変調信号Ｓ１のスライス位置は平均電圧Ｓ２
となる。[0008] Here, the average voltage S2 is a binary signal S3.
Since the negative feedback is performed, when the potential of the modulation signal S1 changes on average, the potential of the average voltage S2 also changes and the average voltage of the binarized signal S3 does not change. Works as follows. That is, the relationship between the modulation signal S1 and the average voltage S2 is kept constant, and the binary signal S3 is always maintained.
Are sliced so that the average value of the data is constant.
In this case, the slice position of the modulation signal S1 is the average voltage S2
Becomes
【０００９】このように構成されたデータスライス回路
は、入力信号が歪んだりして変調信号Ｓ１の平均電圧が
変化した場合でも、スライス位置は歪みの影響を受けず
に２値化信号Ｓ３を出力できる。The data slice circuit thus configured outputs the binarized signal S3 without affecting the slice position even if the average voltage of the modulated signal S1 changes due to the input signal being distorted. it can.
【００１０】変調信号Ｓ１は伝送路の帯域によってなま
っているが、ＤＶＤのように高効率で伝送路帯域を使用
するシステムやデータスライス部ＤＳの比較器１４の性
能ギリギリまで扱う高速システムでは、十分に２値化動
作できない場合がある。高効率で伝送路帯域を使用する
こととは、限られた帯域に多くの信号を詰め込むという
ことである。つまり、高域の信号は低域の信号に比べて
帯域制限された伝送路の特性の影響で信号振幅が小さく
なるためである。The modulation signal S1 is distorted by the band of the transmission line. However, in a system such as a DVD that uses the transmission line band with high efficiency or a high-speed system that handles the performance of the comparator 14 of the data slice unit DS, it is not sufficient. May not be able to perform the binarization operation. Using a transmission path band with high efficiency means to pack many signals in a limited band. That is, the signal amplitude of the high-frequency signal is smaller than that of the low-frequency signal due to the characteristics of the band-limited transmission path.
【００１１】図７と図８を用いて、この問題点について
説明する。図７は比較器１４の特性である。横軸は変調
信号Ｓ１の振幅、縦軸は比較器１４の遅延時間である。
比較器１４も増幅器の一種であるので、信号振幅が小さ
い所では有限の利得が見えて線形に近い動作をするため
に、信号振幅が小さいと出力の変化量が不足して遅延時
間が大きくなる。This problem will be described with reference to FIGS. 7 and 8. FIG. 7 shows the characteristics of the comparator 14. The horizontal axis represents the amplitude of the modulation signal S1, and the vertical axis represents the delay time of the comparator 14.
Since the comparator 14 is also a kind of amplifier, a finite gain can be seen in a place where the signal amplitude is small, and the operation is almost linear. Therefore, when the signal amplitude is small, the amount of change in the output is insufficient and the delay time increases. .
【００１２】この動作について図８の信号波形とともに
説明する。この図の例の場合には、Ｓ１とＳ２は３回交
差しており比較器１４は３回反転することになる。最初
の交差は後の２回の交差よりも変調信号Ｓ１の振幅が小
さい。最初の交差の信号振幅をＶａ、後の２回の交差の
信号振幅をＶｂとすれば、図７から最初の交差の遅延時
間はＴａ、後の２回の交差の遅延時間はＴｂとなる。こ
のため図８の実線で示すように、２値化信号Ｓ３は最初
の反転がＴａ遅延し、後の２回の反転がＴｂ遅延してい
る。This operation will be described with reference to the signal waveforms shown in FIG. In the case of the example shown in this figure, S1 and S2 cross three times, and the comparator 14 is inverted three times. The first crossing has a smaller amplitude of the modulation signal S1 than the two subsequent crossings. Assuming that the signal amplitude of the first cross is Va and the signal amplitude of the two subsequent crosses is Vb, the delay time of the first cross is Ta and the delay time of the second two crosses is Tb from FIG. Therefore, as shown by the solid line in FIG. 8, the first inversion of the binary signal S3 is delayed by Ta, and the subsequent two inversions are delayed by Tb.
【００１３】図８の場合、仮に最初の反転も破線のよう
に遅延時間がＴｂであれば、時間間隔がＳ１とＳ２の交
点と全く同じになるので一番良い状態であり、データス
ライス部ＤＳの誤差がない状態である。実際には最初の
反転は実線のようにＴａの遅延時間があるので、このＴ
ａとＴｂの時間差が２値化信号のジッタとなり、最終的
には復調する時のエラー率を劣化させるという問題があ
る。この問題は、変調信号の変調度が低いほど、また、
変調信号の反転間隔が短いほど問題として起こりやす
い。In the case of FIG. 8, if the first inversion is also a delay time Tb as shown by the broken line, the time interval becomes exactly the same as the intersection of S1 and S2, which is the best state. There is no error. Actually, the first inversion has a delay time of Ta as shown by the solid line.
There is a problem that the time difference between a and Tb becomes jitter of the binarized signal, and eventually deteriorates the error rate at the time of demodulation. The problem is that the lower the modulation depth of the modulated signal,
The shorter the inversion interval of the modulation signal, the more likely it is to cause a problem.
【００１４】[0014]
【発明が解決しようとする課題】上記した従来のデータ
スライス回路では、変調信号の変調度が低いほど、ま
た、変調信号の反転間隔が短いほど、復調する時のエラ
ー率を劣化させるという問題がある。In the above-mentioned conventional data slice circuit, the lower the modulation degree of the modulation signal and the shorter the inversion interval of the modulation signal, the lower the error rate at the time of demodulation is. is there.
【００１５】この発明の目的は、ジッタを抑えて復調時
のエラー率の劣化を抑えたデータスライス回路を提供す
る。An object of the present invention is to provide a data slice circuit which suppresses jitter and suppresses deterioration of an error rate during demodulation.
【００１６】[0016]
【課題を解決するための手段】上記した課題を解決する
ために、この発明のデータスライス回路では、デジタル
信号を直流成分が一定になるよう変調した信号を入力
し、該変調信号に基づき比較器で２値化信号に変換して
出力し、該２値化信号の平均値に応じて前記変調信号の
スライス位置を決定する回路において、前記変調信号を
差動信号に変換する差動変換手段と、前記２値化信号の
平均値に応じて前記差動信号の直流電位を可変する直流
電位可変手段とを備え、前記比較器の正負の入力端子の
両方に直流電位を制御した前記変調信号を差動信号で供
給したことを特徴とする。In order to solve the above-mentioned problem, in a data slice circuit according to the present invention, a signal obtained by modulating a digital signal so that a DC component is constant is inputted, and a comparator is provided based on the modulated signal. And a differential converting means for converting the modulated signal to a differential signal in a circuit for converting the modulated signal into a differential signal and outputting the converted signal according to the average value of the binary signal. DC potential varying means for varying the DC potential of the differential signal according to the average value of the binarized signal, wherein the DC signal is controlled by both the positive and negative input terminals of the comparator. It is characterized by being supplied as a differential signal.
【００１７】上記した手段により、入力信号であるデジ
タル信号の直流成分を一定となるようにした変調信号
を、データスライスするための比較器に差動信号の状態
で入力し、その差動信号間の相対的な電位を変えること
によって、スライス位置を制御可能とし、データスライ
スするための比較器に変調信号を差動信号で与えて、比
較器に与える変調信号の振幅を大きくして比較器の振幅
依存の時間遅延によるジッタの増大を防止することがで
きる。According to the above-mentioned means, a modulation signal in which the DC component of a digital signal as an input signal is made constant is input to a comparator for data slicing in the form of a differential signal, and the differential signal is input to the comparator. By changing the relative potential of the signal, the slice position can be controlled, the modulation signal is given as a differential signal to the comparator for data slicing, and the amplitude of the modulation signal to be given to the comparator is increased. An increase in jitter due to amplitude-dependent time delay can be prevented.
【００１８】[0018]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
構成図である。図５と同一の機能の部分には同一の符号
を付して説明する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a circuit configuration diagram for explaining a first embodiment of the present invention. Parts having the same functions as those in FIG. 5 will be described with the same reference numerals.
【００１９】すなわち、この実施の形態は、イコライザ
１３の出力を、データスライス部ＤＳの差動変換回路１
０１に入力し、ここで２系統の変調信号Ｓ１１，Ｓ１２
とする。変調信号Ｓ１１は比較器１４の一方の比較入力
に、変調信号Ｓ１２は直流シフト回路１０２を介して直
流シフトされた変調信号Ｓ１２１を得て比較器１４の他
方の比較入力にそれぞれ入力する。さらに、直流シフト
回路１０２は、ＬＰＦ１６より出力される平均電圧Ｓ２
１に基づき、その直流シフト量を制御する。That is, in this embodiment, the output of the equalizer 13 is supplied to the differential conversion circuit 1 of the data slice section DS.
01, where two systems of modulated signals S11 and S12
And The modulation signal S11 is input to one comparison input of the comparator 14, and the modulation signal S12 is input to the other comparison input of the comparator 14 by obtaining the DC-shifted modulation signal S121 via the DC shift circuit 102. Further, the DC shift circuit 102 outputs the average voltage S2 output from the LPF 16.
1, the DC shift amount is controlled.
【００２０】図１の主要部の信号波形を示した図４とと
もに、図１の動作について説明する。ＳＰ１およびＳＰ
２は、それぞれ変調信号Ｓ１１がスライスされる位置で
あり、比較信号がＳ１２１（ａ）のときはスライス位置
ＳＰ１であり、比較信号がＳ１２１（ｂ）のときはスラ
イス位置ＳＰ２となる。The operation of FIG. 1 will be described with reference to FIG. 4 showing signal waveforms of main parts of FIG. SP1 and SP
Reference numeral 2 denotes a position at which the modulation signal S11 is sliced. When the comparison signal is S121 (a), the slice position is SP1, and when the comparison signal is S121 (b), the slice position is SP2.
【００２１】比較器１４はＳ１１とＳ１２１（ａ）また
はＳ１１とＳ１２１（ｂ）を比較して２値化信号を出力
するので、そのときの２値化信号はそれぞれＳ３１
（ａ），Ｓ３１（ｂ）となる。仮に、スライス位置ＳＰ
１が本来の正しいスライス位置であったとし、比較信号
がＳ１２１（ｂ）である場合には２値化信号はＳ３１
（ｂ）となるが、Ｓ３１（ｂ）はハイ期間が短いので、
図１のＬＰＦ１６の出力である平均電圧Ｓ２１が下が
る。直流シフト回路１０２は、この平均電圧Ｓ２１で制
御され、Ｓ１２１（ｂ）がＳ１２１（ａ）になるよう直
流シフトを行い、２値化信号はＳ３１（ａ）となって回
路は望ましいスライス位置に収束する。The comparator 14 compares S11 with S121 (a) or S11 with S121 (b) and outputs a binarized signal.
(A) and S31 (b). Suppose the slice position SP
1 is the original correct slice position, and if the comparison signal is S121 (b), the binarized signal is S31.
(B), but since S31 (b) has a short high period,
The average voltage S21 output from the LPF 16 in FIG. 1 decreases. The DC shift circuit 102 is controlled by the average voltage S21, performs DC shift so that S121 (b) becomes S121 (a), and the binarized signal becomes S31 (a), and the circuit converges to a desired slice position. I do.
【００２２】直流シフト回路１０２は、スライス位置を
決定するための帰還ループの中に入るので、直流シフト
回路１０２の制御特性は単調性さえ確保されれば、利得
や利得カーブは重要ではない。Since the DC shift circuit 102 enters a feedback loop for determining the slice position, the gain and gain curve are not important as long as the control characteristics of the DC shift circuit 102 are monotonic.
【００２３】スライス位置を決定するのための帰還ルー
プの応答は、通常変調信号Ｓ１１の波形の反転期間に比
べて十分遅く設計されるが、図４はその一部を拡大表示
しているので、ハイ期間とロー期間は同じになっていな
い。通常の変調ではハイ期間とロー期間の平均値は等し
くなるように設計される。データスライス部ＤＳそのも
のは、そのシステムの変調がどのような平均値で行われ
たかがわかっていれば、必ずしもハイ期間とロー期間の
平均値が等しくなくても動作可能である。The response of the feedback loop for determining the slice position is designed to be sufficiently slower than the inversion period of the waveform of the normal modulation signal S11, but FIG. The high and low periods are not the same. In normal modulation, the average value in the high period and the average value in the low period are designed to be equal. The data slice section DS itself can operate even if the average value of the high period and the average value of the low period are not equal, as long as the average value of the modulation of the system is known.
【００２４】比較器１４の入力信号は、差動信号で与え
られるので、比較器１４の入力としては従来の２倍の振
幅になる。従来回路の問題点で指摘した場合と条件で考
えれば、図７において比較器１４の信号振幅は、２×Ｖ
ａと２×Ｖｂの間で動作するので、遅延時間はＴａ２と
Ｔｂ２となり、ジッタの量が減少してエラー率は改善さ
れる。Since the input signal of the comparator 14 is given as a differential signal, the input of the comparator 14 has twice the amplitude of the conventional one. Considering the condition and the condition pointed out in the problem of the conventional circuit, the signal amplitude of the comparator 14 in FIG.
Since the operation is performed between a and 2 × Vb, the delay times are Ta2 and Tb2, the amount of jitter is reduced, and the error rate is improved.
【００２５】この実施の形態では、データスライス部Ｄ
Ｓの比較器１４の比較信号は、差動信号を与えているの
で、信号振幅が大きくなり、これにより比較器１４の遅
延時間が小さくなることからジッタ量が減少しデータの
エラー率を改善できる。In this embodiment, the data slice unit D
Since the comparison signal of the S comparator 14 is a differential signal, the signal amplitude is increased, and the delay time of the comparator 14 is reduced, so that the jitter amount is reduced and the data error rate can be improved. .
【００２６】なお、イコライザ１３は、差動変換回路１
７の後段に設置し、差動信号に変換された変調信号に対
して、それぞれジッタを減少させる波形等化を行うよう
にしてもよい。It should be noted that the equalizer 13 is a differential conversion circuit 1
7, and may be configured to perform waveform equalization for reducing the jitter on the modulated signal converted into the differential signal.
【００２７】図２の回路構成図を用いて、この発明の第
２の実施の形態について説明するが、第１の実施の形態
と同一の機能の部分には同一の符号を付してその説明は
省略する。The second embodiment of the present invention will be described with reference to the circuit configuration diagram of FIG. 2. The same reference numerals are given to the parts having the same functions as those of the first embodiment, and the description thereof will be omitted. Is omitted.
【００２８】この実施の形態は、差動の変調信号Ｓ１
１，Ｓ１２に直流シフト回路２０１，２０２を介してそ
れぞれ直流シフトされた変調信号Ｓ１１１，Ｓ１２１を
比較入力として比較器１４に入力し、２値化信号Ｓ３１
の平均値を得るＬＰＦ１６の出力Ｓ２１も差動変換回路
２０３を介して差動の制御電圧Ｓ２１１，Ｓ２１２を得
て、これら制御電圧Ｓ２１１，Ｓ２１２で直流シフト回
路２０１，２０２の直流シフト量を制御したものであ
る。In this embodiment, the differential modulation signal S1
Modulated signals S111 and S121, which have been DC-shifted to DC comparators 1 and S12 via DC shift circuits 201 and 202, respectively, are input to comparator 14 as comparison inputs, and are converted to binary signal S31.
The output S21 of the LPF 16 that obtains the average value of the above also obtains differential control voltages S211 and S212 via the differential conversion circuit 203, and controls the DC shift amounts of the DC shift circuits 201 and 202 with these control voltages S211 and S212. Things.
【００２９】すなわち、変調信号Ｓ１１１の電位を上昇
させる時には２値化信号Ｓ３１の電位を下降させるよう
直流シフト回路２０１，２０２を制御する。このように
構成すると直流シフト回路２０１，２０２の、片側あた
りの直流シフト量を半分にできるので、比較器１４に入
力する変調信号Ｓ１１１，Ｓ１２１のダイナミックレン
ジをその分だけ広くできる。That is, when raising the potential of the modulation signal S111, the DC shift circuits 201 and 202 are controlled so as to lower the potential of the binary signal S31. With this configuration, the DC shift amount per side of the DC shift circuits 201 and 202 can be halved, so that the dynamic range of the modulation signals S111 and S121 input to the comparator 14 can be widened accordingly.
【００３０】この実施の形態では、ジッタ量を減少させ
ることができるばかりか、比較器１４に入力する変調信
号Ｓ１１１，Ｓ１２１のダイナミックレンジをその分だ
け広くできる。In this embodiment, not only the amount of jitter can be reduced, but also the dynamic range of the modulated signals S111 and S121 input to the comparator 14 can be increased accordingly.
【００３１】図３は、この発明の第３の実施の形態につ
いて説明するための回路構成図であり、第１の実施の形
態と同一の機能の部分には同一の符号を付してその説明
は省略する。FIG. 3 is a circuit diagram for explaining a third embodiment of the present invention. Parts having the same functions as those in the first embodiment are designated by the same reference numerals. Is omitted.
【００３２】この実施の形態では、直流シフト回路３０
１で変調信号を直流シフトしてから差動変換回路３０１
で差動変換するとともに、ＬＰＦ１６の出力である平均
電圧Ｓ２１で直流シフト回路３０１の直流シフト量を制
御したものである。In this embodiment, the DC shift circuit 30
The DC signal of the modulation signal is shifted by 1 before the differential conversion circuit 301
, And the DC shift amount of the DC shift circuit 301 is controlled by the average voltage S21 output from the LPF 16.
【００３３】すなわち、差動変換回路１０１の入力に、
ＬＰＦ１６の平均電圧Ｓ２１によって意図的にオフセッ
トを持たせて、差動変調回路３０１の出力の直流電位を
差動的に制御できるようにした。That is, the input of the differential conversion circuit 101
An offset is intentionally provided by the average voltage S21 of the LPF 16 so that the DC potential of the output of the differential modulation circuit 301 can be differentially controlled.
【００３４】この場合にも、比較器１４には差動の変調
信号Ｓ１１，Ｓ１２が入力されることになり、ジッタ量
を減少させることができる。また、差動変調回路３０１
では、イコライザ１３より出力される変調信号の直流値
も差動的に変化することから、比較器１４に入力する変
調信号Ｓ１１，Ｓ１２のダイナミックレンジをその分だ
け広くできる。Also in this case, the differential modulation signals S11 and S12 are input to the comparator 14, and the amount of jitter can be reduced. Further, the differential modulation circuit 301
Since the DC value of the modulation signal output from the equalizer 13 also changes differentially, the dynamic range of the modulation signals S11 and S12 input to the comparator 14 can be increased accordingly.
【００３５】[0035]
【発明の効果】以上説明したように、この発明のデータ
スライス回路によれば、データスライス部の比較器に差
動信号を入力し、その差動信号間の相対的な電位を変え
ることによって、スライス位置を制御可能とし、比較器
に変調信号を差動信号で与える。比較器に与える変調信
号の振幅を大きくできるので、比較器の振幅依存の時間
遅延によるジッタの増大を防ぐことができる。As described above, according to the data slice circuit of the present invention, the differential signal is input to the comparator of the data slice section, and the relative potential between the differential signals is changed. The slice position can be controlled, and a modulation signal is provided to the comparator as a differential signal. Since the amplitude of the modulation signal applied to the comparator can be increased, an increase in jitter due to the amplitude-dependent time delay of the comparator can be prevented.
【図１】この発明の第１の実施の形態について説明する
ための回路構成図。FIG. 1 is a circuit configuration diagram for explaining a first embodiment of the present invention.
【図２】この発明の第２の実施の形態について説明する
ための回路構成図。FIG. 2 is a circuit configuration diagram for describing a second embodiment of the present invention.
【図３】この発明の第３の実施の形態について説明する
ための回路構成図。FIG. 3 is a circuit configuration diagram for explaining a third embodiment of the present invention.
【図４】この発明の動作について説明するための信号波
形図。FIG. 4 is a signal waveform diagram for explaining the operation of the present invention.
【図５】従来のデータスライス回路について説明するた
めの回路構成図。FIG. 5 is a circuit configuration diagram for explaining a conventional data slice circuit.
【図６】図５の動作について説明するための波形図。FIG. 6 is a waveform chart for explaining the operation of FIG. 5;
【図７】従来とこの発明の動作の比較について説明する
ため特性図。FIG. 7 is a characteristic diagram for explaining a comparison between the operation of the related art and the operation of the present invention.
【図８】従来の問題点について説明するための波形図。FIG. 8 is a waveform chart for explaining a conventional problem.
１１…入力端子、１２…増幅器、１３…イコライザ、１
４…比較器、１５…出力端子、１６…ＬＰＦ、１０１，
２０３…差動変換回路、１０２，２０１，２０２，３０
１…直流シフト回路、ＤＳ…データスライス部。11 input terminal, 12 amplifier, 13 equalizer, 1
4 comparator, 15 output terminal, 16 LPF, 101,
203: differential conversion circuit, 102, 201, 202, 30
1: DC shift circuit, DS: Data slice section.
Claims (4)
う変調した信号を入力し、該変調信号に基づき比較器で
２値化信号に変換して出力し、該２値化信号の平均値に
応じて前記変調信号のスライス位置を決定するデータス
ライス回路において、 前記変調信号を差動信号に変換する差動変換手段と、 前記２値化信号の平均値に応じて前記差動信号の直流電
位を可変する直流電位可変手段とを備え、 前記比較器の正負の入力端子の両方に直流電位を制御し
た前記変調信号を差動信号で供給したことを特徴とする
データスライス回路。1. A signal obtained by modulating a digital signal so that a DC component is constant, is converted into a binary signal by a comparator based on the modulated signal, and is output. The average value of the binary signal is output. A data conversion circuit that determines a slice position of the modulation signal in response to the signal; a differential conversion unit that converts the modulation signal into a differential signal; and a DC potential of the differential signal in accordance with an average value of the binarized signal. And a DC potential varying means for varying the DC potential, and supplying the modulation signal, the DC potential of which is controlled as a differential signal, to both the positive and negative input terminals of the comparator.
よび第２の直流電位可変手段にそれぞれ入力し、該第１
および第２の直流電位可変手段の出力信号を前記比較器
の正負の入力端子にそれぞれ入力し、前記２値化信号の
平均値に応じて前記第１および第２の直流電位可変手段
の出力信号の直流電位を一方が上昇する時には他方は下
降するように制御してなることを特徴とする請求項１に
記載のデータスライス回路。2. An output signal of said differential converting means is input to first and second DC potential varying means, respectively,
And the output signals of the second DC potential varying means are respectively input to the positive and negative input terminals of the comparator, and the output signals of the first and second DC potential varying means are set in accordance with the average value of the binary signal. 2. The data slice circuit according to claim 1, wherein the DC potential of the data slice circuit is controlled so that when one rises, the other falls.
前記直流電位可変手段に入力し、前記差動変換手段の出
力信号の他方と前記直流電位可変手段の出力信号とを前
記比較器の正負の入力端子にそれぞれ入力し、前記２値
化信号の平均値に応じて前記直流電位可変手段で差動信
号の一方の直流電位を制御することを特徴とする請求項
１に記載のデータスライス回路。3. One of the output signals of the differential conversion means,
The other of the output signals of the differential conversion means and the output signal of the DC potential variable means are input to the positive and negative input terminals of the comparator, respectively. 2. The data slice circuit according to claim 1, wherein one of the DC potentials of the differential signal is controlled by the DC potential varying means according to a value.
入力し、該直流電位可変手段の出力を前記差動変換手段
に入力し、該差動変換手段の出力を前記比較器の正負の
比較入力に供給したことを特徴とする請求項１に記載の
データスライス回路。4. The modulation signal is input to the DC potential variable means, the output of the DC potential variable means is input to the differential conversion means, and the output of the differential conversion means is compared between positive and negative of the comparator. The data slice circuit according to claim 1, wherein the data slice circuit is supplied to an input.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06708298A JP3748326B2 (en) | 1998-03-17 | 1998-03-17 | Data slice circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH11265550A true JPH11265550A (en) | 1999-09-28 |
| JP3748326B2 JP3748326B2 (en) | 2006-02-22 |
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| JP (1) | JP3748326B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416594B1 (en) * | 2001-04-11 | 2004-02-05 | 삼성전자주식회사 | Apparatus for slice and slice level compensation of RF in the disc drive and method thereof |
-
1998
- 1998-03-17 JP JP06708298A patent/JP3748326B2/en not_active Expired - Fee Related
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| KR100416594B1 (en) * | 2001-04-11 | 2004-02-05 | 삼성전자주식회사 | Apparatus for slice and slice level compensation of RF in the disc drive and method thereof |
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