JPH11259374A - Device and method for testing memory and storage medium - Google Patents
Device and method for testing memory and storage mediumInfo
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- JPH11259374A JPH11259374A JP10061205A JP6120598A JPH11259374A JP H11259374 A JPH11259374 A JP H11259374A JP 10061205 A JP10061205 A JP 10061205A JP 6120598 A JP6120598 A JP 6120598A JP H11259374 A JPH11259374 A JP H11259374A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＰＵ、主記憶装
置（以降メモリと称す）等のハードウェア（以降ＨＷと
称す）から構成されるシステムにおいて、システム全体
を司る制御ファームウェア（以降ＦＷと称する）が実施
するシステム立ち上げ時のメモリ試験方式に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control firmware (hereinafter, referred to as FW) for controlling the entire system in a system comprising hardware (hereinafter, referred to as HW) such as a CPU and a main storage device (hereinafter, referred to as memory). ) Relates to a memory test method at the time of system startup.
【０００２】[0002]
【従来の技術】ＦＷによるシステム立ち上げ時における
メモリ試験は、第一の目的としてシステムを立ちあげる
為のものである。従って、システム立ち上げに必要不可
欠な領域のみ試験を実施すれば良いと考える。さらに、
近年メモリ容量は益々増加する傾向にあるため、全メモ
リ領域の試験実行はシステム立ち上げに要する時間に強
い影響を及ぼす。しかしながら、従来の方式ではそのよ
うな問題を解決していない。2. Description of the Related Art A memory test at the time of starting a system by a FW is for starting a system as a first purpose. Therefore, it is considered that the test should be performed only in the area indispensable for system startup. further,
In recent years, since the memory capacity tends to increase more and more, the test execution of the entire memory area has a strong influence on the time required for system startup. However, the conventional method does not solve such a problem.
【０００３】例えば、従来のシステム立ち上げ時におけ
るメモリ試験方式の一例が、特開平１−０９８９４５号
公報に記載されている。この従来のシステム立ち上げ時
におけるメモリ試験方式は、メモリ試験を行うメモリ試
験部、メモリへアクセスするメモリアクセス制御部、主
記憶装置、システム全体を制御する制御部とで構成され
ている。[0003] For example, an example of a conventional memory test method at the time of system startup is described in Japanese Patent Application Laid-Open No. 1-098945. The conventional memory test method at the time of starting the system includes a memory test unit for performing a memory test, a memory access control unit for accessing a memory, a main storage device, and a control unit for controlling the entire system.
【０００４】このような構成を有する従来のシステム立
ち上げ時におけるメモリ試験方式はつぎのように動作す
る。[0004] The conventional memory test method at the time of starting up the system having such a configuration operates as follows.
【０００５】メモリ試験部が試験起動信号を受信する
と、メモリアクセス制御部を介して主記憶装置に対して
アクセスし、立ち上げ領域及びメモリ制御部を試験す
る。またメモリ試験部は主制御部から試験起動信号を受
信すると、メモリアクセス制御部を介して主記憶装置に
対してアクセスし、拡張領域を同様に試験し、制御手段
はソフトウェアの立ち上げを行う。本技術は、このよう
にメモリ試験を制御手段によるプログラムの立ち上げ処
理と平行して実行する方式である。When the memory test section receives the test start signal, the memory test section accesses the main storage device via the memory access control section and tests the startup area and the memory control section. When the memory test unit receives the test start signal from the main control unit, the memory test unit accesses the main storage device via the memory access control unit, tests the extended area in the same manner, and starts the software. The present technology is a method in which the memory test is executed in parallel with the start-up processing of the program by the control means.
【０００６】また、特開平２−２５５９２５号公報に
は、「メモリテスト方法および装置」として、メモリ内
蔵のテスト機能を利用したメモリテストと、通常のメモ
リアクセスルートによるテストを併用することにより、
少ないハード量で信頼性の高い、より高速なメモリテス
トを実行可能な方法が開示されている。Japanese Patent Application Laid-Open No. 2-255925 discloses a "memory test method and apparatus" by using a memory test using a built-in memory test function and a test based on a normal memory access route.
A method capable of executing a reliable and faster memory test with a small amount of hardware is disclosed.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、この従
来技術には、前述の通り、メモリ容量によっては時間が
かかるという問題がある。However, this prior art has a problem that it takes time depending on the memory capacity as described above.
【０００８】その理由は、全メモリをテストしており、
メモリ容量が大幅に増加した場合のことを考慮していな
い為である。The reason is that all memories are tested,
This is because the case where the memory capacity is significantly increased is not considered.
【０００９】［発明の目的］本発明の目的は、メモリ容
量が大幅に増加した場合でも、短時間で実行可能な、制
御ファームウェアによるシステム立ち上げ時のメモリ試
験方式を実現することにある。[Object of the Invention] An object of the present invention is to realize a memory test method at the time of system startup by control firmware, which can be executed in a short time even when the memory capacity is greatly increased.
【００１０】[0010]
【課題を解決するための手段】本発明は、上記課題を解
決するための手段として、ＣＰＵ、該ＣＰＵを制御する
とともに、システム立ち上げ時のメモリ試験を実施する
制御ファームウエア（ＦＷ）、主記憶装置（メモリ）を
有するシステムにおいて、前回のシステム立ち上げ時及
び運用時に発生したメモリエラーの種別とそのエラーア
ドレスを含むエラー情報が記録され、ローカルメモリ３
０に保存されているエラー情報テーブル３１と、システ
ム立ち上げ時に、該エラー情報テーブル３１を参照し、
メモリエラー多発領域を解析するエラー情報解析手段１
１３及び、該メモリエラー多発領域及びＯＳがロードさ
れる領域のみに限定して、予め設定された試験パターン
によりメモリ試験するメモリ試験実行手段１１２及び、
発生したエラー情報を該エラー情報に記録するエラー情
報記録手段１１４、を有する前記制御ファームウエア
（ＦＷ）と、を有することを特徴とするメモリ試験装置
を提供するものである。According to the present invention, as a means for solving the above-mentioned problems, a CPU, a control firmware (FW) for controlling the CPU and executing a memory test at the time of starting up a system, In a system having a storage device (memory), error information including the type of a memory error that occurred at the time of previous system startup and operation and its error address is recorded.
0 and the error information table 31 when the system is started up.
Error information analysis means 1 for analyzing a memory error frequent area
13 and a memory test execution unit 112 for performing a memory test according to a preset test pattern by limiting only to the memory error frequent occurrence area and the area where the OS is loaded;
And a control firmware (FW) having error information recording means for recording the generated error information in the error information.
【００１１】また、制御ファームウェアによるシステム
立ち上げ時のメモリ試験において、前回のシステム立ち
上げ時及び運用時に発生したメモリのエラー情報が記録
されているエラー情報テーブル３１及び、メモリ試験パ
ターンファイル３２及び、メモリ試験パターンテーブル
３３、を格納するローカルメモリ３０と、該エラー情報
テーブル３１からメモリエラー情報を取得する為のエラ
ー情報取得手段１１５及び、該メモリエラー情報を解析
するエラー情報解析手段１１３及び、メモリのある一定
領域毎にエラー回数をカウントした結果を登録するメモ
リ試験領域決定テーブル５０及び、メモリ試験パターン
決定手段１１６及び、メモリ試験を実行するメモリ試験
実行手段１１２及び、メモリエラー情報を記録するエラ
ー情報記録手段１１４、を備えた前記制御ファームウエ
ア（ＦＷ）１１と、を有することを特徴とするメモリ試
験装置でもある。In a memory test at the time of system startup by the control firmware, an error information table 31 in which error information of a memory generated at the time of previous system startup and operation is recorded, a memory test pattern file 32, A local memory 30 for storing a memory test pattern table 33; an error information acquiring unit 115 for acquiring memory error information from the error information table 31; an error information analyzing unit 113 for analyzing the memory error information; Memory test area determination table 50 for registering the result of counting the number of errors for each certain area, memory test pattern determination means 116, memory test execution means 112 for executing a memory test, and error for recording memory error information Information recording means 1 4 is also a memory test device and having said control firmware (FW) 11 having a a.
【００１２】また、システム立ち上げ時のメモリ試験を
行なう制御ファームウエアを備えたシステムにおいて、
平行処理によりメモリ試験を実行する複数のＣＰＵと、
メモリ試験を実行する前に、親となるＣＰＵが、子とな
る他のＣＰＵに、どの試験領域を試験させるか決定する
ため、各ＣＰＵの役割分担を決定する手段１１７を有す
る、ことを特徴とするメモリ試験装置でもある。In a system provided with control firmware for performing a memory test at system startup,
A plurality of CPUs for executing a memory test by parallel processing;
Before executing the memory test, the parent CPU has means 117 for determining the role assignment of each CPU in order to determine which test area is to be tested by another child CPU. It is also a memory test device.
【００１３】更にまた、本発明の手段は、制御ファーム
ウェアによるシステム立ち上げ時のメモリ試験におい
て、前回のシステム立ち上げ時及び運用時に発生してい
たエラー情報を保持し、システム立ち上げ時に、該エラ
ー情報を参照して、メモリ試験領域を、メモリエラー多
発エリア及びＯＳがロードされるエリアのみに限定して
実行することを特徴とするメモリ試験方法でもある。Still further, according to the present invention, in a memory test at the time of system startup by the control firmware, error information generated at the time of previous system startup and operation is retained, and at the time of system startup, the error information is stored. The memory test method is characterized in that the memory test area is limited to only the memory error frequent area and the area where the OS is loaded with reference to the information.
【００１４】また、制御ファームウェア（ＦＷ）による
システム立ち上げ時のメモリ試験において、ＦＷ１１
は、メインルーチン１１１からメモリ試験処理へ制御が
移ると、まずエラー情報取得手段１１５によりシステム
バス４０を介してローカルメモリ３０内のエラー情報テ
ーブル３１を参照し、エラー情報をＦＷの内部情報とし
て取得するステップ（図３のステップＡ１）と、エラー
情報解析手段１１３によりエラーの情報を解析し、最初
にエラー情報の有無を調べるステップ（図３のステップ
Ａ２）と、エラー情報がある場合は、エラーアドレス３
１２を参照し一定の領域とエラー種別毎にエラー回数を
カウントする（図３のステップＡ３）ステップと、エラ
ー情報の終端を判断する（図３のステップＡ４）ステッ
プと、メモリ試験パターン決定手段１１６により、メモ
リ試験領域決定テーブル５０のエラー種別５２をキーと
して、ローカルメモリ３０内のメモリ試験パターンテー
ブル３３から各試験領域のメモリ試験パターンを決定す
る（図３のステップＡ５）ステップと、メモリ試験領域
決定テーブル５０の試験領域５１と、前記決定したメモ
リ試験パターンを入力として、メモリ試験実行手段１１
２によりエラー多発エリアのメモリ試験を開始する（図
３ステップＡ６）ステップと、メモリ試験実行手段１１
２により、ＯＳ使用エリア及び重要エリアの試験を実行
する（図３ステップＡ７）ステップと、メモリ試験で発
生したエラー情報をエラー情報記録手段１１４により、
システムバス４０を介してエラー情報テーブル３１に記
録する（図３ステップＡ８）ステップと、を有すること
を特徴とするメモリ試験方法でもある。In a memory test at the time of system startup by the control firmware (FW), the FW 11
When the control is transferred from the main routine 111 to the memory test process, the error information acquiring unit 115 refers to the error information table 31 in the local memory 30 via the system bus 40 and acquires the error information as internal information of the FW. (Step A1 in FIG. 3), a step of analyzing error information by the error information analysis means 113 and first checking for the presence or absence of error information (step A2 in FIG. 3). Address 3
12, a step of counting the number of errors for each fixed area and error type (step A3 in FIG. 3), a step for determining the end of the error information (step A4 in FIG. 3), and a memory test pattern determination unit 116. By using the error type 52 of the memory test area determination table 50 as a key, a memory test pattern of each test area is determined from the memory test pattern table 33 in the local memory 30 (step A5 in FIG. 3); The test area 51 of the determination table 50 and the determined memory test pattern are input to the memory test execution unit 11.
Starting a memory test in the error-prone area (Step A6 in FIG. 3);
2, the step of executing the test of the OS use area and the important area (Step A7 in FIG. 3), and the error information generated by the memory test is recorded by the error information recording means 114.
Recording the error information in the error information table 31 via the system bus 40 (step A8 in FIG. 3).
【００１５】また、運用時にメモリエラーが発生する
と、一旦ＦＷに制御が移りエラー情報記録手段１１４に
よりシステムバス４０を介してエラー情報が記録される
（図４ステップＡ９）、ことを特徴とするメモリ試験方
法でもある。If a memory error occurs during operation, control is temporarily transferred to the FW, and error information is recorded by the error information recording means 114 via the system bus 40 (step A9 in FIG. 4). It is also a test method.
【００１６】本発明はまた、上記方法を記述したコンピ
ュータプログラムを格納したことを特徴とする記録媒体
でもある。The present invention is also a storage medium storing a computer program describing the above method.
【００１７】［作用］本発明によれば、上述した課題を
解決するために、前回のシステム立ち上げ時及び運用時
に発生していたエラー情報を保持することにより、次回
の立ち上げ時のメモリ試験領域を特定し、システム立ち
上げに影響を及ぼすことなくメモリ試験時間を短縮する
ことが可能となる。[Operation] According to the present invention, in order to solve the above-mentioned problem, the memory test at the next start-up is held by retaining the error information generated at the previous start-up and operation of the system. It is possible to specify an area and shorten the memory test time without affecting the system startup.
【００１８】また、エラー種別やＯＳが使用するエリア
及びその他重要エリアに対応したメモリ試験パターンが
用意されているので信頼性を保つことも可能である。Further, since a memory test pattern corresponding to an error type, an area used by the OS, and other important areas is prepared, reliability can be maintained.
【００１９】本発明は、ＣＰＵ、主記憶装置（以降メモ
リと称す）等のハードウェア（以降ＨＷと称す）から構
成されるシステムにおいて、システム全体を司る制御フ
ァームウェア（以降ＦＷと称する）が実施するシステム
立ち上げ時のメモリ試験方式を提供するものである。The present invention is implemented by a control firmware (hereinafter, referred to as FW) controlling the entire system in a system including hardware (hereinafter, referred to as HW) such as a CPU and a main storage device (hereinafter, referred to as memory). It provides a memory test method at the time of system startup.
【００２０】図１は、本発明の実施例の構成図である。
図１において、ＣＰＵ１０上ではメモリ試験を行うＦＷ
が動作している。ローカルメモリ３０に保存されている
エラー情報テーブル３１は、前回のシステム立ち上げ時
及び運用時に発生したメモリのエラー情報が記録されて
いる。メモリ試験が開始されると、ＦＷはエラー情報テ
ーブル３１を参照しメモリ２０のどの領域でエラーが多
発しているかを解析し、メモリ試験領域を決定する。本
試験方式は、図２のメモリ２０の構造図に示すように、
メモリエラー多発エリア及びＯＳがロードされるような
重要なエリアのみを試験する。また、それぞれのエリア
に見合った試験パターンを用意する。FIG. 1 is a block diagram of an embodiment of the present invention.
In FIG. 1, an FW for performing a memory test is executed on the CPU 10.
Is working. The error information table 31 stored in the local memory 30 records error information of the memory that occurred at the time of the previous system startup and operation. When the memory test is started, the FW refers to the error information table 31 to analyze in which area of the memory 20 errors frequently occur, and determine a memory test area. In this test method, as shown in the structure diagram of the memory 20 in FIG.
Only the memory error-prone area and the important area where the OS is loaded are tested. In addition, a test pattern suitable for each area is prepared.
【００２１】本発明は、このように、メモリ試験領域
を、メモリエラー多発エリア及びＯＳがロードされるよ
うな重要なエリアに絞り込むことによって、重要エリア
のエラー検出率を低下させず、メモリ試験時間の短縮を
図ると共にシステム全体の立ち上げ時間の短縮を実現す
ることを特徴とする。As described above, the present invention narrows the memory test area to a memory error frequent area and an important area where the OS is loaded, so that the error detection rate of the important area is not reduced and the memory test time is reduced. And the start-up time of the entire system is shortened.
【００２２】[0022]
【実施例】以下、本発明の一実施例について説明する。An embodiment of the present invention will be described below.
【００２３】［構成の説明］図１は、本発明の一実施例
の構成図である。図１を参照すると、本発明のＦＷによ
るシステム立ち上げ時のメモリ試験方式の一実施例は、
ＦＷ１１が動作するＣＰＵ１０と、試験対象となるメモ
リ（主記憶）２０と、エラー情報テーブル３１、メモリ
試験パターンファイル３２及び、メモリ試験パターンテ
ーブル３３を格納するローカルメモリ３０と、システム
バス４０と、から構成されている。[Explanation of Configuration] FIG. 1 is a configuration diagram of an embodiment of the present invention. Referring to FIG. 1, an embodiment of a memory test method at the time of system startup by the FW of the present invention is as follows.
The CPU 10 on which the FW 11 operates, a memory (main storage) 20 to be tested, an error information table 31, a local memory 30 for storing a memory test pattern file 32 and a memory test pattern table 33, and a system bus 40 It is configured.
【００２４】システムバス４０は、ＣＰＵ１０、メモリ
２０、ローカルメモリ３０を接続する。The system bus 40 connects the CPU 10, the memory 20, and the local memory 30.
【００２５】ＦＷ１１は、メインルーチン１１１と、メ
モリ試験を担当するメモリ試験実行手段１１２と、メモ
リエラー情報を解析するエラー情報解析手段１１３と、
メモリエラー情報を記録するエラー情報記録手段１１４
と、ローカルメモリ３０内に格納されているメモリエラ
ー情報テーブル３１からメモリエラー情報を取得する為
のエラー情報取得手段１１５と、メモリ試験パターン決
定手段１１６及び、メモリのある一定領域毎にエラー回
数をカウントした結果を登録するメモリ試験領域決定テ
ーブル５０と、を備えている。The FW 11 includes a main routine 111, a memory test execution unit 112 for performing a memory test, an error information analysis unit 113 for analyzing memory error information,
Error information recording means 114 for recording memory error information
An error information acquiring unit 115 for acquiring memory error information from a memory error information table 31 stored in the local memory 30; a memory test pattern determining unit 116; And a memory test area determination table 50 for registering the counted result.
【００２６】ローカルメモリ３０は、メモリエラー発生
時にエラー情報を記録するエラー情報テーブル３１、エ
ラー種別や試験領域によって異なる試験を実行するため
のメモリ試験パターンファイル３２、メモリ試験パター
ンテーブル３３が格納されている。The local memory 30 stores an error information table 31 for recording error information when a memory error occurs, a memory test pattern file 32 for executing different tests depending on an error type and a test area, and a memory test pattern table 33. I have.
【００２７】図６は、エラー情報テーブル３１とメモリ
試験領域決定テーブルの構成図である。図６を参照する
と、エラー情報テーブル３１は、エラー種別３１１及び
エラーアドレス３１２を備えている。FIG. 6 is a configuration diagram of the error information table 31 and the memory test area determination table. Referring to FIG. 6, the error information table 31 includes an error type 311 and an error address 312.
【００２８】図５は、メモリ試験パターンテーブル３３
とメモリ試験パターンテーブル３２の構成図である。図
５を参照すると、メモリ試験パターンテーブル３３は、
エラー種別３３１及びメモリ試験パターン３３２を備え
ている。FIG. 5 shows a memory test pattern table 33.
3 is a configuration diagram of a memory test pattern table 32. FIG. Referring to FIG. 5, the memory test pattern table 33 is
An error type 331 and a memory test pattern 332 are provided.
【００２９】［動作の説明］次に、図１から図６を参照
して本実施例の全体の動作について詳細に説明する。[Explanation of Operation] Next, the overall operation of the present embodiment will be described in detail with reference to FIGS.
【００３０】ＦＷ１１は、メインルーチン１１１からメ
モリ試験処理へ制御が移ると、まずエラー情報取得手段
１１５により、システムバス４０を介して、ローカルメ
モリ３０内のエラー情報テーブル３１を参照し、エラー
情報をＦＷの内部情報として取得する（図３のステップ
Ａ１）。When the control is transferred from the main routine 111 to the memory test processing, the FW 11 first refers to the error information table 31 in the local memory 30 via the system bus 40 by the error information acquisition means 115 and reads the error information. It is acquired as FW internal information (step A1 in FIG. 3).
【００３１】次に、エラー情報解析手段１１３によりエ
ラーの情報を解析する。最初にエラー情報の有無を調べ
る（図３のステップＡ２）。エラー情報の有無は、図６
に示すエラー情報テーブル３１のエラー種別３１１によ
り判断できる。例えば、本実施例では、最初のエントリ
のエラー種別３１１が’Ｆ’であった場合、エラー情報
はなかったと見なす。Next, error information is analyzed by the error information analyzing means 113. First, the presence or absence of error information is checked (step A2 in FIG. 3). The presence / absence of error information is shown in FIG.
Can be determined by the error type 311 of the error information table 31 shown in FIG. For example, in this embodiment, when the error type 311 of the first entry is “F”, it is determined that there is no error information.
【００３２】エラー情報がある場合は、エラーアドレス
３１２を参照し、一定の領域と、エラー種別毎にエラー
回数をカウントする（図３のステップＡ３）。例えば、
一定領域を６４ＭＢとすると、メモリ領域を６４ＭＢ毎
に分割し、各々の領域内で発生したエラー回数をカウン
トする。図６に示されるように、一番目のエントリのエ
ラーアドレス３１２は、４８０００００（Ｈ）なので、
４００００００（Ｈ）−７ｆｆｆｆｆｆ（Ｈ）の領域に
属する。その領域と、エラー種別３１１の１に対して回
数を加算する。このような要領で全エラー情報を解析
し、その結果として図６に示されるメモリ試験領域決定
テーブル５０を作成する。なお、エラー回数が０回の領
域については、メモリ試験領域決定テーブル５０には登
録しない。If there is error information, the number of errors is counted for each fixed area and error type with reference to the error address 312 (step A3 in FIG. 3). For example,
Assuming that the fixed area is 64 MB, the memory area is divided for each 64 MB, and the number of errors occurring in each area is counted. As shown in FIG. 6, since the error address 312 of the first entry is 4800000 (H),
It belongs to the area of 4000000 (H) -7ffffff (H). The number of times is added to the area and 1 of the error type 311. In this manner, all error information is analyzed, and as a result, a memory test area determination table 50 shown in FIG. 6 is created. Note that an area where the number of errors is 0 is not registered in the memory test area determination table 50.
【００３３】エラー情報の終端は、エラー情報有無の確
認と同様、エラー情報テーブル３１のエラー種別３１１
で判断する（図３のステップＡ４）。つまり、本実施例
ではエラー種別が’Ｆ’だった場合、該エントリはエラ
ー情報の終端と見なす。The end of the error information is determined by the error type 311 of the error information table 31 as in the confirmation of the presence or absence of the error information.
(Step A4 in FIG. 3). That is, in this embodiment, when the error type is “F”, the entry is regarded as the end of the error information.
【００３４】次に、メモリ試験パターン決定手段１１６
により、各試験領域のメモリ試験パターンを決定する。
本手段は、メモリ試験領域決定テーブル５０のエラー種
別５２をキーとして、ローカルメモリ３０内のメモリ試
験パターンテーブル３３からメモリ試験パターンを決定
する（図３のステップＡ５）。Next, the memory test pattern determining means 116
Thus, the memory test pattern of each test area is determined.
This means determines a memory test pattern from the memory test pattern table 33 in the local memory 30 using the error type 52 of the memory test area determination table 50 as a key (step A5 in FIG. 3).
【００３５】例えば、図６のメモリ試験領域決定テーブ
ル５０の一番目のエントリは、試験領域５１が４０００
０００（Ｈ）−７ｆｆｆｆｆｆ（Ｈ）では、エラー種別
５２‘１’のエラーが５回発生していることを示す。For example, the first entry of the memory test area determination table 50 in FIG.
000 (H) -7ffffff (H) indicates that an error of the error type 52′1 ′ has occurred five times.
【００３６】従って、図５のメモリ試験パターンテーブ
ル３３から、試験領域４００００００（Ｈ）−７ｆｆｆ
ｆｆｆ（Ｈ）のメモリ試験は、’Ａ’という試験パター
ンのメモリ試験を実行する。Therefore, from the memory test pattern table 33 of FIG. 5, the test area 400000 (H) -7fff
In the memory test of fff (H), a memory test of a test pattern “A” is executed.
【００３７】また、エラーが１０回以上発生している試
験領域１０００００００（Ｈ）−１４００００００
（Ｈ）に対しては、‘Ｄ’という試験パターンを実行す
る。Further, a test area in which an error has occurred 10 times or more is 10000000 (H) -1400000.
For (H), a test pattern “D” is executed.
【００３８】次に、メモリ試験領域決定テーブル５０の
試験領域５１と、図３のステップＡ５で決定したメモリ
試験パターンを入力として、メモリ試験実行手段１１２
によりエラー多発エリアのメモリ試験を開始する（図３
ステップＡ６）。Next, the test area 51 of the memory test area determination table 50 and the memory test pattern determined in step A5 of FIG.
Starts a memory test in the error prone area (FIG. 3)
Step A6).
【００３９】次に、メモリ試験実行手段１１２により、
ＯＳ使用エリア及びその他重要エリアの試験を実行する
（図３ステップＡ７）。エラー多発エリアと同様、本エ
リアにもメモリ試験パターンをローカルメモリ３０内に
用意する。Next, the memory test execution means 112
A test for the OS use area and other important areas is executed (step A7 in FIG. 3). A memory test pattern is prepared in the local memory 30 in this area as well as in the error-prone area.
【００４０】最後に、メモリ試験で発生したエラー情報
を、エラー情報記録手段１１４により、システムバス４
０を介して記録する（図３ステップＡ８）。Finally, the error information generated in the memory test is stored in the system bus 4 by the error information recording means 114.
0 (step A8 in FIG. 3).
【００４１】なお、運用時のメモリエラーについては、
図４に示すように、運用時にメモリエラーが発生する
と、一旦ＦＷに制御が移り、エラー情報記録手段１１４
により、システムバス４０を介してエラー情報が記録さ
れる（図４ステップＡ９）。As for memory errors during operation,
As shown in FIG. 4, when a memory error occurs during operation, control is temporarily transferred to the FW, and the error information recording unit 114
As a result, error information is recorded via the system bus 40 (step A9 in FIG. 4).
【００４２】［他の実施例］次に、本発明の他の実施例
について図面を参照して詳細に説明する。[Other Embodiments] Next, other embodiments of the present invention will be described in detail with reference to the drawings.
【００４３】［構成の説明］図７は、本発明の他の実施
例のシステム構成図である。図７を参照すると、本発明
の他の実施例は、ＦＷが動作する複数のＣＰＵ０１０か
らＣＰＵｎ１Ｎと、試験対象となるメモリ（主記憶）２
０と、図１と同様に、エラー情報テーブル３１、メモリ
試験パターン３２、メモリ試験パターンテーブル３３が
格納されているローカルメモリ３０と、システムバス４
０と、から構成されている。[Explanation of Configuration] FIG. 7 is a system configuration diagram of another embodiment of the present invention. Referring to FIG. 7, in another embodiment of the present invention, a plurality of CPUs 010 to n1N on which the FW operates, and a memory (main storage) 2 to be tested.
1, a local memory 30 storing an error information table 31, a memory test pattern 32, and a memory test pattern table 33, as in FIG.
0.
【００４４】上述した実施例では、ＣＰＵは一つであっ
たが、本実施例は、複数ＣＰＵで平行にメモリ試験を実
行することで、更なる時間短縮を図るものである。In the above-described embodiment, the number of CPUs is one. In the present embodiment, a memory test is executed in parallel by a plurality of CPUs to further reduce the time.
【００４５】また、図８は、他の実施例の制御ファーム
ウエア（ＦＷ）の構成を示す図である。図８を参照する
と、図１に示された実施例におけるＦＷの構成に加え、
各ＣＰＵの役割分担を決定する手段１１７を有する点で
異なる。各ＣＰＵの役割分担を決定する手段１１７は、
メモリ試験を実行する前に、親となるＣＰＵが、子とな
る他のＣＰＵに、どの試験領域を試験させるか決定する
ための手段である。FIG. 8 is a diagram showing a configuration of control firmware (FW) of another embodiment. Referring to FIG. 8, in addition to the configuration of the FW in the embodiment shown in FIG.
The difference is that a means 117 for determining the role assignment of each CPU is provided. Means 117 for determining the role assignment of each CPU is as follows:
This is means for a parent CPU to determine which test area is to be tested by another child CPU before executing a memory test.
【００４６】［動作の説明］本実施例の動作を、図８、
図９を参照して詳細に説明する。[Explanation of Operation] The operation of this embodiment will be described with reference to FIG.
This will be described in detail with reference to FIG.
【００４７】図９は、他の実施例の動作を示すフローチ
ャートである。図９のステップＡ１〜Ａ５及びＡ８で示
される、本実施例におけるエラー情報解析手段１１３、
エラー情報記録手段１１４、エラー情報取得手段１１５
及び、メモリ試験パターン決定手段１１６は、図１に示
された実施例の各手段１１３、１１４、１１５及び１１
６の動作と同一な為、説明は省略する。FIG. 9 is a flowchart showing the operation of another embodiment. The error information analysis means 113 according to the present embodiment, which is shown by steps A1 to A5 and A8 in FIG.
Error information recording means 114, error information acquisition means 115
Further, the memory test pattern determining means 116 includes the means 113, 114, 115 and 11 of the embodiment shown in FIG.
6, the description is omitted.
【００４８】図１に示された実施例では、各試験エリア
の試験は一つのＣＰＵ１０で実行していたが、本実施例
では、各ＣＰＵの役割分担決定手段１１７により、親と
なるＣＰＵが、各試験領域の試験パターン決定後（図９
ステップＡ５）、実装ＣＰＵ台数を確認し、それぞれの
ＣＰＵに試験を割り当てる（図９ステップＢ１）。また
このとき、ＯＳ使用エリア及びその他重要エリアの試験
も割り当てる。In the embodiment shown in FIG. 1, the test of each test area is executed by one CPU 10, but in this embodiment, the role assignment determining means 117 of each CPU determines that the parent CPU After the test pattern of each test area is determined (FIG. 9
In step A5), the number of mounted CPUs is checked, and a test is assigned to each CPU (step B1 in FIG. 9). At this time, tests for the OS use area and other important areas are also assigned.
【００４９】本実施例では、ＣＰＵ０が親となりＣＰＵ
１〜ＣＰＵｎが子となる。親ＣＰＵ０が、その他の子Ｃ
ＰＵにメモリ試験の割り当てを分担後、メモリ試験実行
手段１１２により、各々のＣＰＵが平行してメモリ試験
を開始する（図９ステップＢ２）。In this embodiment, the CPU 0 is the parent and the CPU
1 to CPUn are children. If parent CPU0 is the other child C
After the assignment of the memory test to the PU, the CPUs start the memory test in parallel by the memory test execution means 112 (step B2 in FIG. 9).
【００５０】エラー情報がなかった場合は（図９ステッ
プＡ２）、親ＣＰＵが、ＯＳ使用エリア及びその他の重
要エリアのみ試験を行う（図９ステップＢ３）。If there is no error information (step A2 in FIG. 9), the parent CPU tests only the OS use area and other important areas (step B3 in FIG. 9).
【００５１】なお、本発明は、上述した本発明の方法を
記述したコンピュータプログラムを格納したＣＤ−ＲＯ
Ｍ等の記録媒体でもあり、この記録媒体から、プログラ
ムをＦＷに書き込むことにより、本発明は実現可能であ
る。The present invention relates to a CD-RO storing a computer program describing the above-mentioned method of the present invention.
The present invention can also be realized by writing a program into the FW from this recording medium such as M.
【００５２】[0052]
【発明の効果】本発明の効果は、メモリ試験の時間を短
縮するとともにシステム全体の立ち上げ時間を短縮する
ことができることである。An advantage of the present invention is that the time for the memory test can be shortened and the start-up time for the entire system can be shortened.
【００５３】その理由は、システムの前運用時に記録さ
れたメモリエラー情報をもとに、メモリ試験領域を絞り
込むためである。The reason is that the memory test area is narrowed down based on the memory error information recorded during the previous operation of the system.
【００５４】また、ＯＳが使用するエリアやその他重要
エリアに関してもメモリ試験を実施するため、システム
立ち上げ時においてのメモリに対しては、十分信頼性を
保てるメモリ試験方式を実現できる。Further, since the memory test is also performed on the area used by the OS and other important areas, a memory test method that can sufficiently maintain the reliability at the time of starting the system can be realized.
【図１】本発明のＦＷによるシステム立ち上げ時のメモ
リ試験方式の一実施例の構成図である。FIG. 1 is a configuration diagram of an embodiment of a memory test method at the time of system startup by a FW of the present invention.
【図２】本発明の実施例のメモリ２０の構成図である。FIG. 2 is a configuration diagram of a memory 20 according to an embodiment of the present invention.
【図３】本発明の実施例の動作を示すフローチャートで
ある。FIG. 3 is a flowchart showing the operation of the embodiment of the present invention.
【図４】運用時にメモリエラーが発生した時の動作を示
すフローチャートである。FIG. 4 is a flowchart illustrating an operation when a memory error occurs during operation.
【図５】メモリ試験パターンテーブル３３の構成図であ
る。5 is a configuration diagram of a memory test pattern table 33. FIG.
【図６】エラー情報テーブル３１及びメモリ試験領域決
定テーブル５０の構成図である。FIG. 6 is a configuration diagram of an error information table 31 and a memory test area determination table 50.
【図７】本発明の他の実施例の構成図である。FIG. 7 is a configuration diagram of another embodiment of the present invention.
【図８】本発明の他の実施例の制御ファームウエア（Ｆ
Ｗ）の構成図である。FIG. 8 shows a control firmware (F) according to another embodiment of the present invention.
It is a block diagram of W).
【図９】本発明の他の実施例の動作を示すフローチャー
トである。FIG. 9 is a flowchart showing the operation of another embodiment of the present invention.
１０ ＣＰＵ、 １１ ＦＷ（ファームウエア）、 ２０ 試験対象となるメモリ（主記憶）、 ３０ ローカルメモリ、 ３１ エラー情報テーブル、 ３２ メモリ試験パターンファイル、 ３３ メモリ試験パターンテーブル、 ４０ システムバス ５０ メモリ試験領域決定テーブル、 １１１ メインルーチン １１２ メモリ試験実行手段、 １１３ エラー情報解析手段、 １１４ エラー情報記録手段、 １１５ エラー情報取得手段、 １１６ メモリ試験パターン決定手段 ３１１ エラー種別、 ３１２ エラーアドレス、 ３３１ エラー種別、 ３３２ メモリ試験パターン、 10 CPU, 11 FW (firmware), 20 memory (main memory) to be tested, 30 local memory, 31 error information table, 32 memory test pattern file, 33 memory test pattern table, 40 system bus 50 memory test area determination Table, 111 main routine 112 memory test execution means, 113 error information analysis means, 114 error information recording means, 115 error information acquisition means, 116 memory test pattern determination means 311 error type, 312 error address, 331 error type, 332 memory test pattern,
Claims (7)
システム立ち上げ時のメモリ試験を実施する制御ファー
ムウエア（ＦＷ）、主記憶装置（メモリ）を有するシス
テムにおいて、 前回のシステム立ち上げ時及び運用時に発生したメモリ
エラーの種別とそのエラーアドレスを含むエラー情報が
記録され、ローカルメモリ３０に保存されているエラー
情報テーブル３１と、 システム立ち上げ時に、該エラー情報テーブル３１を参
照し、メモリエラー多発領域を解析するエラー情報解析
手段１１３及び、 該メモリエラー多発領域及びＯＳがロードされる領域の
みに限定して、予め設定された試験パターンによりメモ
リ試験するメモリ試験実行手段１１２及び、 発生したエラー情報を該エラー情報に記録するエラー情
報記録手段１１４、を有する前記制御ファームウエア
（ＦＷ）と、を有することを特徴とするメモリ試験装
置。A CPU for controlling the CPU;
In a system that has a control firmware (FW) that performs a memory test at the time of system startup and a main storage device (memory), an error including the type of a memory error that occurred during the previous system startup and operation and its error address. An error information table 31 in which information is recorded and stored in the local memory 30; an error information analysis means 113 for referring to the error information table 31 when starting up the system and analyzing a memory error frequent area; A memory test execution unit 112 for performing a memory test according to a preset test pattern, and an error information recording unit 114 for recording generated error information in the error information, limited to only the frequent occurrence region and the region where the OS is loaded. Having the control firmware (FW). Characteristic memory test equipment.
上げ時のメモリ試験において、 前回のシステム立ち上げ時及び運用時に発生したメモリ
のエラー情報が記録されているエラー情報テーブル３１
及び、メモリ試験パターンファイル３２及び、メモリ試
験パターンテーブル３３、を格納するローカルメモリ３
０と、 該エラー情報テーブル３１からメモリエラー情報を取得
する為のエラー情報取得手段１１５及び、 該メモリエラー情報を解析するエラー情報解析手段１１
３及び、 メモリのある一定領域毎にエラー回数をカウントした結
果を登録するメモリ試験領域決定テーブル５０及び、 メモリ試験パターン決定手段１１６及び、 メモリ試験を実行するメモリ試験実行手段１１２及び、 メモリエラー情報を記録するエラー情報記録手段１１
４、を備えた前記制御ファームウエア（ＦＷ）１１と、
を有することを特徴とするメモリ試験装置。2. An error information table 31 in which, in a memory test at the time of system startup by control firmware, error information of a memory which occurred at the time of previous system startup and operation is recorded.
And a local memory 3 for storing a memory test pattern file 32 and a memory test pattern table 33.
0, an error information acquisition unit 115 for acquiring memory error information from the error information table 31, and an error information analysis unit 11 for analyzing the memory error information.
3, a memory test area determination table 50 for registering the result of counting the number of errors for each certain area of the memory, a memory test pattern determination means 116, a memory test execution means 112 for executing a memory test, and memory error information Information recording means 11 for recording
4, the control firmware (FW) 11 having:
A memory test device, comprising:
う制御ファームウエアを備えたシステムにおいて、 平行処理によりメモリ試験を実行する複数のＣＰＵと、 メモリ試験を実行する前に、親となるＣＰＵが、子とな
る他のＣＰＵに、どの試験領域を試験させるか決定する
ため、各ＣＰＵの役割分担を決定する手段１１７を有す
る、ことを特徴とする請求項１又は２記載のメモリ試験
装置。3. A system provided with control firmware for performing a memory test at system startup, wherein a plurality of CPUs for executing a memory test by parallel processing, and a parent CPU for executing a memory test before execution of the memory test, 3. The memory test apparatus according to claim 1, further comprising: means for determining a role assignment of each CPU to determine which test area is to be tested by another child CPU.
上げ時のメモリ試験において、 前回のシステム立ち上げ時及び運用時に発生していたエ
ラー情報を保持し、 システム立ち上げ時に、該エラー情報を参照して、メモ
リ試験領域を、メモリエラー多発エリア及びＯＳがロー
ドされるエリアのみに限定して実行することを特徴とす
るメモリ試験方法。4. In a memory test at the time of system start-up by control firmware, error information generated at the time of previous system start-up and operation is retained, and at the time of system start-up, the error information is referred to. A memory test method wherein a test area is limited to only a memory error frequent area and an area where an OS is loaded.
テム立ち上げ時のメモリ試験において、 ＦＷ１１は、メインルーチン１１１からメモリ試験処理
へ制御が移ると、まずエラー情報取得手段１１５により
システムバス４０を介してローカルメモリ３０内のエラ
ー情報テーブル３１を参照し、エラー情報をＦＷの内部
情報として取得するステップ（図３のステップＡ１）
と、 エラー情報解析手段１１３によりエラーの情報を解析
し、最初にエラー情報の有無を調べるステップ（図３の
ステップＡ２）と、 エラー情報がある場合は、エラーアドレス３１２を参照
し一定の領域とエラー種別毎にエラー回数をカウントす
る（図３のステップＡ３）ステップと、 エラー情報の終端を判断する（図３のステップＡ４）ス
テップと、 メモリ試験パターン決定手段１１６により、メモリ試験
領域決定テーブル５０のエラー種別５２をキーとして、
ローカルメモリ３０内のメモリ試験パターンテーブル３
３から各試験領域のメモリ試験パターンを決定する（図
３のステップＡ５）ステップと、 メモリ試験領域決定テーブル５０の試験領域５１と、前
記決定したメモリ試験パターンを入力として、メモリ試
験実行手段１１２によりエラー多発エリアのメモリ試験
を開始する（図３ステップＡ６）ステップと、 メモリ試験実行手段１１２により、ＯＳ使用エリア及び
重要エリアの試験を実行する（図３ステップＡ７）ステ
ップと、 メモリ試験で発生したエラー情報をエラー情報記録手段
１１４により、システムバス４０を介してエラー情報テ
ーブル３１に記録する（図３ステップＡ８）ステップ
と、を有することを特徴とする請求項４記載のメモリ試
験方法。5. In the memory test at the time of system startup by the control firmware (FW), when control is transferred from the main routine 111 to the memory test processing, the FW 11 first causes the error information acquisition means 115 to perform local control via the system bus 40. Step of referring to error information table 31 in memory 30 and acquiring error information as internal information of FW (step A1 in FIG. 3)
Error information analyzing means 113 to analyze the error information and first check for the presence or absence of the error information (step A2 in FIG. 3). The step of counting the number of errors for each error type (step A3 in FIG. 3), the step of determining the end of the error information (step A4 in FIG. 3), and the memory test pattern determination means 116 Using the error type 52 of
Memory test pattern table 3 in local memory 30
3, a memory test pattern of each test area is determined (step A5 in FIG. 3), the test area 51 of the memory test area determination table 50, and the determined memory test pattern are input to the memory test execution unit 112. A step of starting a memory test in an error-prone area (Step A6 in FIG. 3), a step of executing a test of an OS use area and an important area by the memory test execution means 112 (Step A7 in FIG. 3), 5. The memory test method according to claim 4, further comprising the step of recording the error information in the error information table 31 by the error information recording means 114 via the system bus 40 (Step A8 in FIG. 3).
旦ＦＷに制御が移りエラー情報記録手段１１４によりシ
ステムバス４０を介してエラー情報が記録される（図４
ステップＡ９）、ことを特徴とする請求項４又は５に記
載のメモリ試験方法。6. When a memory error occurs during operation, control is temporarily transferred to the FW, and error information is recorded by the error information recording means 114 via the system bus 40 (FIG. 4).
6. The memory test method according to claim 4, wherein step A9).
記述したコンピュータプログラムを格納したことを特徴
とする記録媒体。7. A recording medium storing a computer program describing the method according to claim 4. Description:
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- 1998-03-12 JP JP06120598A patent/JP3171325B2/en not_active Expired - Fee Related
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