JPH11258282A - 電力演算装置 - Google Patents
電力演算装置Info
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- JPH11258282A JPH11258282A JP10058075A JP5807598A JPH11258282A JP H11258282 A JPH11258282 A JP H11258282A JP 10058075 A JP10058075 A JP 10058075A JP 5807598 A JP5807598 A JP 5807598A JP H11258282 A JPH11258282 A JP H11258282A
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- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
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Abstract
で、サンプル頻度を上げても高価になることのない電力
演算装置を提供すること。 【解決手段】被測定系の電圧、電流に正比例した電圧が
2つのA/D変換器11及び12によって1ビットのコ
ードに変換される。そして、上記A/D変換器11及び
12から出力される上記1ビットのコードによって、2
つのアップダウンカウンタ19及び20のアップ、ダウ
ンカウントが制御される。上記アップダウンカウンタ1
9、20の出力データとラッチ24にサンプルされた1
回前の出力データとが、加減算器22に於いて、上記2
つのA/D変換器11、12の出力データに基いて、加
算処理と減算処理が切り換えられて行われる。
Description
流、電圧から電力を演算する電力演算装置に関するもの
である。
したブロック図である。図4に於いて、端子T1及びT
2は、被測定系の電圧、電流に正比例した電圧V1及び
A1を入力するためのものである。これらの電圧V1及
びA1は、それぞれA/D変換器1及び2にて、デジタ
ル値に変換される。そして、CPU3に於いて、上記A
/D変換器1及び2からのデジタル値が一定間隔毎に演
算される。
時間積分を行えば電力量計となる。
うに構成された電力演算装置を用いた場合、以下のよう
な課題を有していた。すなわち、 (1)ソフトウエアにてV1、A1の乗算を行っている
ので、乗算命令処理に時間がかかる。 (2)ソフトウエアにて演算を行っているので処理が複
雑で、忙しく、他の仕事をソフトウエアで行いにくい。 (3)A/D変換器を使用しているので、変換に時間が
かかりサンプル頻度を上げにくい。精度を上げるには、
ビット数を上げればよいが、高価なものになる。
であり、その目的は、乗算命令処理に時間がかかること
なく、処理が複雑で他の仕事をソフトウエアで行いにく
いことがなく、且つ、サンプル頻度を上げても高価にな
ることのない電力演算装置を提供することである。
測定系の電圧、電流に正比例した電圧を1ビットのコー
ドに変換する2つの1ビットA/D変換手段と、上記2
つの1ビットA/D変換手段から出力される上記1ビッ
トのコードにアップ、ダウンカウントを制御される2つ
のアップダウンカウンタと、その1回前の出力データと
上記アップダウンカウンタの出力データを加減算する加
減算手段と、この加減算手段の1回前のデータをサンプ
ルして該加減算手段に出力するラッチとを具備し、上記
加減算手段は、上記2つの1ビットA/D変換手段の出
力データに基いて、加算処理と減算処理を切り換えて行
うことを特徴とする。
定系の電圧、電流に正比例した電圧が2つの1ビットA
/D変換手段によって1ビットのコードに変換される。
そして、上記2つの1ビットA/D変換手段から出力さ
れる上記1ビットのコードによって、2つのアップダウ
ンカウンタのアップ、ダウンカウントが制御される。上
記アップダウンカウンタの出力データとラッチにサンプ
ルされた1回前の出力データとが、加減算手段に於い
て、上記2つの1ビットA/D変換手段の出力データに
基いて、加算処理と減算処理が切り換えられて行われ
る。
てアナログ信号を符号化する際の分解能(ビット数)を
少なくすることができる。また、装置をコンパクトにま
とめてローコストの電力演算装置を供給することができ
る。更に、CPUのソフトウエアによる処理を最小限に
してソフトウエアによる処理を簡易にすることができ
る。または、ソフトウエアによらずに電力演算装置、電
力計または電力量計を構成できる。更に、LSI化に適
した回路構成を得ることができる。
実施の形態を説明する。図1は、この発明の第1の実施
の形態に係る電力演算装置の構成を示した図である。
定系の電圧、電流に正比例した電圧V1及びA1を入力
するための入力端子である。これら入力端子T1及びT
2の出力は、デルタ変調器と称される1ビットA/D変
換器11及び12内のコンパレータ13及び14のプラ
ス入力端に供給される。上記コンパレータ13及び14
のマイナス入力端には、積分器15及び16の出力が供
給される。また、コンパレータ13及び14の出力は、
フリップフロップ17及び18のD入力端子に供給され
る。
した電圧V1、A1が、それぞれ1ビットのパルス信号
f(n)、g(n)に符号化されて出力される。そのタ
イミングは、A/D変換器11ではクロックφにより、
A/D変換器12ではクロックφの反転により決定され
る。
たは16の出力電圧Fv(n)またはGa(n)と、入
力電圧V1またはA1の大きさがコンパレータ13また
は14で比較される。ここで、V1>F(n)またはA
1>G(n)の場合は、A/D変換器11または12か
らはハイレベル“H”が出力されて、積分器15または
16では+△1vだけ積分される。また、V1<F
(n)またはA1<G(n)の場合は、ローレベル
“L”が出力され、各積分器は−△vだけ積分が行われ
る。
プダウンカウンタ19及び20に出力されて、カウント
のアップダウンが制御される。ここでは、クロックφま
たはクロックφの反転したクロック数がカウントされ
る。アップダウンカウンタ19及び20の出力F
(n)、G(n)は、入力電圧V1及びA1がA/D変
換された値となる。
ップダウンカウンタ19、20の何れの値を与えるかを
選択するためのものである。このデータセレクタ21で
は、クロックφが“H”レベルにてアップダウンカウン
タ19側のデータが選択され、“L”レベルにてアップ
ダウンカウンタ20側のデータが選択される。
2の出力とラッチ24の出力が供給されると共に、上記
A/D変換器11、12の出力電圧f(n)、g(n)
及びクロックφとこのクロックφの反転を入力とするア
ンドゲート及びオアゲートで構成されるゲート部23の
出力が供給される。
力のデジタル値、すなわちラッチ24の出力値W(n−
1)と、アップダウンカウンタ19の出力値F(n)ま
たはアップダウンカウンタ20の出力値G(n)が、順
に加算または減算される。B入力については、(+/
−)端子に入力される信号にて、加算、減算が決定され
る。
1または12の出力が入力される。ここで、クロックφ
が“H”レベルにてA/D変換器12側の出力が、クロ
ックφが“L”レベルにてA/D変換器11側の出力が
選択される。そして、上記(+/−)端子が“H”レベ
ルならば加算、“L”レベルならば減算となる。この加
減算器22の出力は、瞬時毎のV1×A1に比例した値
W(n)となる。
(n)の1つ前のW(n−1)がラッチされる。よっ
て、その出力はW(n−1)となる。このラッチ24の
出力W(n−1)は加算器25に供給されて、ここで該
加算器25自体の1ステップ前までの総和∫W(n)の
加算が行われる。その結果、瞬時毎の電圧V1、A1の
乗算値の積算値∫W(n)を得ることができる。
の動作について、図2の各部の波形を示したタイミング
チャートを参照して説明する。V1、A1は、被測定系
の電圧、電流に正比例した電圧であり、A/D変換器1
1、12の出力は、それぞれ図2に示されるようなf
(n)、g(n)で表されるパルス列になる。f(n)
はクロックφの立ち上がりで、g(n)はクロックφの
反転にて動作するもので、その値は+1または−1しか
ない。
12の出力を積分したもので、F(n)ではクロックφ
が、G(n)ではクロックφの反転がカウントされる。
尚、F(n)は電圧V1を、G(n)は電流A1をA/
D変換したに等しい。
A1を求めることである。ここで、V1とF(n)、A
1とG(n)の関係は、下記(1)式及び(2)式のよ
うな関係になる。
る。
(2)、…、f(n)とすると、その時の積分器15の
出力信号F(n)は、 F(n)=(f(1)+f(2)+…f(n))X△v …(3) となる。また、アップダウンカウンタ19の出力信号
は、F(n)をデジタルコード化した値となる。
=W(n)は、下記(5)式のようになっている。 W(n)=F(n)×G(n) =(f(1)+f(2)+…+f(n)) ×(g(1)+g(n)+…+g(n)) …(5) クロックφの立ち上がりのタイミングでF(n)が確定
され、クロックφの反転の立ち上がりのタイミング、つ
まりクロックφの立ち下がりのタイミングでG(n)が
確定されるので、W(n)を2つに分けて考える。
イミングをWv(n)、電流側のカウントG(n)が確
定されるタイミングをWa(n)とする。すると、上記
(5)式は、電圧側のカウントF(n)が確定されるタ
イミングWv(n)でみると、 Wv(n)=F(n)XG(n) =(f(1)+f(2)+…+f(n)) X(g(1)+g(n)+…+g(n)) =F(n)×(G(n−1)+g(n)) ここでg(n)=±1なので、 Wv(n)=F(n)×G(n−1)±F(n) =Wa(n−1)±F(n) となる。
れるタイミングWa(n)でみると、 Wa(n)=F(n)XG(n) =(f(1)+f(2)+…+f(n)) ×(g(1)+g(n)+…+g(n)) =(F(n−1)+f(n))×G(n) ここで、f(n)=±1なので、 となる。
カウントF(n)が確定されるタイミングでは、ラッチ
24の保持値に、電流側のA/D変換器12の出力にて
加減算が決定され、電圧側アップダウンカウンタ19の
出力データF(n)が加減算されれば、加減算器22の
出力として、V1×A1の瞬時毎の値、つまりW(n)
を得ることができる。
トG(n)が確定されるタイミングでは、ラッチ24の
保持値に、電圧側のA/D変換器11の出力にて加減算
が決定され、電流側アップダウンカウンタ20の出力デ
ータG(n)が加減算されれば、加減算器22の出力と
して、V1×A1の瞬時毎の値、つまりW(n)を得る
ことができる。
25にて積分し、電力や電力量データとして使用する。
次に、この発明の第2の実施の形態について説明する。
内の積分器の性能の影響によって、上行と下行とで△V
の積分幅が微妙に異なることがある。このため、長時間
動作を行っていると、アップダウンカウンタの“0”と
なる点が、本来“O”となるべきポイントからずれてく
ることが考えられる。
善するための第2の実施の形態による電力演算装置の構
成を示したブロック図である。尚、上述した図1の第1
の実施の形態と同じ部分には同一の参照番号を付してそ
の説明を省略するものとする。
び32が接続されており、ここで入力の交流電圧V1、
A1のゼロクロスが検出される。ワンショット回路33
及び34では、上記コンパレータ31及び32がゼロク
ロスする毎に、ワンショット信号が発生されてアップダ
ウンカウンタ19、20並びに加減算器22(同実施の
形態ではV1のゼロクロス時のみ)がクリアされる。
イミング回路35、36に供給される。このタイミング
回路46、36の出力は、A/D変換器11、12内の
積分器15、16に供給されると共に、オアゲート3
7、38を介してアップダウンカウンタ19、20に供
給される。
は、上記V1、A1に長時間ゼロクロスが発生しなかっ
た時、例えば1秒間ゼロクロスが発生しなかった場合に
ワンショット信号が発生され、A/D変換器11、12
内の積分器15、16とアップダウンカウンタ19、2
0がクリアされるようになっている。
一定期間毎にアップダウンカウンタ19、20とA/D
変換器11、12内の積分器15、16が同時にクリア
される。したがって、上述した“O”点がずれてきて正
確な測定が行えなくなるといった点を改善することがで
きる。尚、上述したA/D変換器を構成するデルタ変調
器は、デルタシグマ変調器で構成しても良い。
グ部が1ビットA/D変換器のみで非常に少ないので、
LSI化しても小型となり、ローコスト化できる。ま
た、全てハードウエアによって電力計、電力量計を構成
することができる。更に、サンプリングスピードを高速
に上げられるので、高精度化を図ることができる。
置の構成を示した図である。
するタイミングチャートである。
置の構成を示した図である。
である。
Claims (11)
- 【請求項1】 被測定系の電圧、電流に正比例した電圧
を1ビットのコードに変換する2つの1ビットA/D変
換手段と、 上記2つの1ビットA/D変換手段から出力される上記
1ビットのコードにアップ、ダウンカウントを制御され
る2つのアップダウンカウンタと、 その1回前の出力データと上記アップダウンカウンタの
出力データを加減算する加減算手段と、 この加減算手段の1回前のデータをサンプルして該加減
算手段に出力するラッチとを具備し、 上記加減算手段は、上記2つの1ビットA/D変換手段
の出力データに基いて、加算処理と減算処理を切り換え
て行うことを特徴とする電力演算装置。 - 【請求項2】 上記2つのアップダウンカウンタの出力
データを選択して上記加減算手段に出力するデータ選択
手段を更に具備することを特徴とする請求項1に記載の
電力演算装置。 - 【請求項3】 上記2つのアップダウンカウンタは所定
定時間毎にクリアされることを特徴とする請求項1及び
2に記載の電力演算装置。 - 【請求項4】 上記加減算手段は所定時間毎にクリアさ
れることを特徴とする請求項1及び2に記載の電力演算
装置。 - 【請求項5】 上記2つの1ビットA/D変換手段は所
定時間毎にクリアされる積分手段を有することを特徴と
する請求項1及び2に記載の電力演算装置。 - 【請求項6】 上記2つのアップダウンカウンタをクリ
アするタイミングは交流入力信号のゼロクロスに同期し
ていることを特徴とする請求項1及び2に記載の電力演
算装置。 - 【請求項7】 上記加減算手段をクリアするタイミング
は交流入力信号のゼロクロスに同期していることを特徴
とする請求項1及び2に記載の電力演算装置。 - 【請求項8】 上記1ビットA/D変換手段内の積分手
段をクリアするタイミングは交流入力信号のゼロクロス
に同期していることを特徴とする請求項5に記載の電力
演算装置。 - 【請求項9】 所定時間、上記交流入力信号のゼロクロ
スを検出できなかった場合に上記2つのアップダウンカ
ウンタをクリアするタイミング信号を発生するタイミン
グ回路を更に具備することを特徴とする請求項6に記載
の電力演算装置。 - 【請求項10】 所定時間、上記交流入力信号のゼロク
ロスを検出できなかった場合に上記加減算手段をクリア
するタイミング信号を発生するタイミング回路を更に具
備することを特徴とする請求項7に記載の電力演算装
置。 - 【請求項11】 所定時間、上記交流入力信号のゼロク
ロスを検出できなかった場合に上記1ビットA/D変換
手段内の積分手段をクリアするタイミング信号を発生す
るタイミング回路を更に具備することを特徴とする請求
項8に記載の電力演算装置。
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