JPH11251980A - Adaptive equalization method, transmitter and receiver - Google Patents
Adaptive equalization method, transmitter and receiverInfo
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- JPH11251980A JPH11251980A JP5391798A JP5391798A JPH11251980A JP H11251980 A JPH11251980 A JP H11251980A JP 5391798 A JP5391798 A JP 5391798A JP 5391798 A JP5391798 A JP 5391798A JP H11251980 A JPH11251980 A JP H11251980A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、陸上移動通信等に
用いられる適応等化方法に係り、特に高速伝送時に発生
する周波数選択性フェージングを補償するための適応等
化方法及び送信機及び受信機に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an adaptive equalization method used in land mobile communication and the like, and more particularly, to an adaptive equalization method for compensating for frequency selective fading occurring during high-speed transmission, a transmitter and a receiver. About.
【０００２】[0002]
【従来の技術】従来、周波数選択性フエージング対策の
ための適応等化方式としては、判定帰還型等化器（ＤＦ
Ｅ：Decision Feedback Equalizer ）などが有効である
ことが一般に知られている。ＤＦＥは比較的小規模で実
現でき、遅延時間が大きな場合でも等化可能である。2. Description of the Related Art Conventionally, a decision feedback equalizer (DF) has been used as an adaptive equalization method for preventing frequency selective fading.
E: Decision Feedback Equalizer) is generally known to be effective. The DFE can be realized on a relatively small scale, and can be equalized even when the delay time is large.
【０００３】ＤＦＥについて図７を用いて説明する。図
７は、従来のＤＦＥの構成ブロック図である。従来のＤ
ＦＥは、図７に示すように、ＦＦフィルタ（Feed Forwa
rd Filter ）４１と、ＦＢフィルタ（Feed Back Filte
r）４２と、複素加算器４３と、誤差判定器４４と、ス
イッチ４５と、トレーニング信号出力部４６とから構成
されている。The DFE will be described with reference to FIG. FIG. 7 is a configuration block diagram of a conventional DFE. Conventional D
As shown in FIG. 7, the FE is an FF filter (Feed Forwa
rd Filter) 41 and FB filter (Feed Back Filte)
r) 42, a complex adder 43, an error determiner 44, a switch 45, and a training signal output unit 46.
【０００４】入力信号がＦＦフィルタ４１に入力される
と、ＦＦフィルタ４１は、直接波と遅延波を取り込んだ
ダイバーシチ効果を得るための整合処理を実行する。ま
た、ＦＢフィルタ４２には前シンボルの判定出力か、予
め復調器が持っているトレーニング信号が入力されるも
のであるが、これは等化するべき入力信号がトレーニン
グ信号かデータ信号かによってスイッチ４５で切り替え
られる。When an input signal is input to the FF filter 41, the FF filter 41 executes a matching process for obtaining a diversity effect by taking in a direct wave and a delayed wave. The FB filter 42 receives a judgment output of a previous symbol or a training signal previously held by a demodulator. The FB filter 42 determines whether the input signal to be equalized is a training signal or a data signal. Can be switched with.
【０００５】ＦＢフィルタ４２は、判定出力又はトレー
ニング信号を帰還し、複素加算器４３で減算処理を行う
ことにより、残留遅延波の除去を行う。このような多重
波成分のダイバーシチ合成やキャンセル動作によって等
化機能を実現している。[0005] The FB filter 42 feeds back the judgment output or the training signal, and performs a subtraction process by the complex adder 43 to remove the residual delay wave. An equalization function is realized by such a diversity combining and canceling operation of the multiple wave components.
【０００６】具体的には、ＦＦフィルタ４１の出力信号
とＦＢフィルタ４２の出力信号は、複素加算器４３へ入
力され、複素加算器４３で両信号の減算処理が為され、
その結果の出力信号が等化誤差判定器４４へ入力され
る。等化誤差判定器４４は、複素加算器４３からの信号
を引き込んだ信号点に対応するＩＱ信号にするものであ
り、その出力信号は、そのシンボルの等化結果信号とし
て出力されると共にＦＢフィルタ４２ヘの判定帰還値と
して用いられる。More specifically, the output signal of the FF filter 41 and the output signal of the FB filter 42 are input to a complex adder 43, and the complex adder 43 performs a subtraction process on both signals.
The resulting output signal is input to the equalization error determiner 44. The equalization error determiner 44 converts the signal from the complex adder 43 into an IQ signal corresponding to a signal point that has been pulled in. The output signal is output as an equalization result signal of the symbol and the FB filter is output. It is used as the decision feedback value to 42.
【０００７】通常、陸上移動通信においては、Ｄ／Ｕ比
（直接波の電力と遅延波の電力の比：Desire to Undesi
re Power Ratio）が頻繁に入れ替わるものである。ここ
で、Ｄ／Ｕ比においてＤ＞Ｕの場合、最小位相系とよば
れ、逆にＤ＜Ｕの場合、非最小位相系と呼ばれている。Normally, in land mobile communication, the D / U ratio (the ratio of the power of the direct wave to the power of the delayed wave: Desire to Undesi
re Power Ratio) changes frequently. Here, when D> U in the D / U ratio, it is called a minimum phase system, and when D <U, it is called a non-minimum phase system.
【０００８】図７におけるＤＦＥの説明の通り、残留遅
延波はＦＢフィルタ４２からの帰還信号によって打ち消
されることになるが、非最小位相系の場合は遅延波のレ
ベルが直接波のレベルより大きいことから、図７に示す
ＤＦＥの構成では残留遅延波の打ち消しが困難となり、
等化特性が劣化する。As described in the DFE in FIG. 7, the residual delay wave is canceled by the feedback signal from the FB filter 42. In the case of the non-minimum phase system, the level of the delay wave is larger than the level of the direct wave. Therefore, in the configuration of the DFE shown in FIG. 7, it is difficult to cancel the residual delay wave,
The equalization characteristics deteriorate.
【０００９】そこで、残留遅延波が残らないようにＦＦ
フィルタのタップ数を増加させることとなるが、タップ
数の二乗に比例して演算量が急増してしまう問題が発生
する。そこで、このようなＤＦＥの欠点を改善するた
め、両方向等化方式が提案されている。Therefore, FFs are used so that no residual delay wave remains.
Although the number of taps of the filter is increased, a problem arises in that the amount of calculation increases rapidly in proportion to the square of the number of taps. Therefore, in order to improve such a drawback of the DFE, a bidirectional equalization method has been proposed.
【００１０】次に、両方向等化方式を実現する回路につ
いて図８を用いて説明する。図８は、両方向等化方式を
実現する回路の構成ブロック図である。図８に示す回路
は、Ａ／Ｄ変換器５１と、受信バッファ５２と、フレー
ム同期部５３と、順方向ＤＦＥ５４と、逆方向ＤＦＥ５
５と、誤差バッファ５６，５７と、比較器５８と、方向
制御器５９と、出力バッファ６０，６１と、スイッチ６
２とから構成されている。Next, a circuit for realizing the bidirectional equalization method will be described with reference to FIG. FIG. 8 is a block diagram showing a configuration of a circuit for realizing the bidirectional equalization method. The circuit shown in FIG. 8 includes an A / D converter 51, a reception buffer 52, a frame synchronization unit 53, a forward DFE 54, and a backward DFE 5.
5, error buffers 56 and 57, a comparator 58, a direction controller 59, output buffers 60 and 61, and a switch 6
And 2.
【００１１】次に、図８の回路の動作について図９を用
いて説明する。図９は、両方向等化方式における信号の
フレーム構成を示す図である。図９に示すように、信号
フレームは、フレームの両端にデータ（ＤＡＴＡ）を挟
む形でトレーニング信号（ＵＷ）を配置し、それぞれブ
リアンプル信号（ＵＷ１）、ポストアンプル信号（ＵＷ
２）と呼んでいる。Next, the operation of the circuit of FIG. 8 will be described with reference to FIG. FIG. 9 is a diagram showing a frame configuration of a signal in the bidirectional equalization method. As shown in FIG. 9, in the signal frame, a training signal (UW) is arranged at both ends of the frame with data (DATA) interposed therebetween, and a preamble signal (UW1) and a postampule signal (UW) are respectively provided.
Called 2).
【００１２】受信信号はＡ／Ｄ変換器５１によってＡ／
Ｄ変換されて、受信バッファ５２とフレーム同期部５３
に入力される。フレーム同期部５３ではフレーム同期が
捕捉され、受信バッファ５２ではＡ／Ｄ変換された信号
が蓄積される。The received signal is converted by an A / D converter 51 into an A / D signal.
After being D-converted, the reception buffer 52 and the frame synchronization unit 53
Is input to The frame synchronization is captured by the frame synchronization unit 53, and the A / D converted signal is accumulated in the reception buffer 52.
【００１３】次に、順方向等化用ＤＦＥ５４、逆方向等
化用ＤＦＥ５５の２つを用いて受信バッファ５２の前方
からと受信バッファ５２の後方からの両方向から等化を
行う。Next, equalization is performed from both directions from the front of the reception buffer 52 and the rear of the reception buffer 52 by using two of the DFE 54 for forward equalization and the DFE 55 for backward equalization.
【００１４】そして、順方向等化用ＤＦＥ５４は、受信
バッファ５２に格納されている信号がトレーニング信号
であれば、順方向トレーニング結果信号を誤差バッファ
５６に出力し、受信バッファ５２に格納されている信号
がデータ信号であれば、順方向等化結果信号を出力バッ
ファ６０に出力する。If the signal stored in the reception buffer 52 is a training signal, the forward equalization DFE 54 outputs a forward training result signal to the error buffer 56 and is stored in the reception buffer 52. If the signal is a data signal, a forward equalization result signal is output to the output buffer 60.
【００１５】また、逆方向等化用ＤＦＥ５５は、受信バ
ッファ５２に格納されている信号がトレーニング信号で
あれば、逆方向トレーニング結果信号を誤差バッファ５
７に出力し、受信バッファ５２に格納されている信号が
データ信号であれば、逆方向等化結果信号を出力バッフ
ァ６１に出力する。If the signal stored in the receiving buffer 52 is a training signal, the backward equalizing DFE 55 converts the backward training result signal into an error buffer 5.
7 and if the signal stored in the reception buffer 52 is a data signal, a reverse equalization result signal is output to the output buffer 61.
【００１６】そして、誤差バッファ５６では、入力され
た順方向トレーニング結果信号と予め保持している順方
向トレーニング信号とから等化誤差の算出を行い、内部
のバッファに格納する。In the error buffer 56, an equalization error is calculated from the input forward training result signal and the previously stored forward training signal, and stored in an internal buffer.
【００１７】また、誤差バッファ５７では、入力された
逆方向トレーニング結果信号と予め保持している逆方向
トレーニング信号とから等化誤差の算出を行い、内部の
バッファに格納する。The error buffer 57 calculates an equalization error from the input backward training result signal and the backward training signal stored in advance, and stores the same in an internal buffer.
【００１８】そして、比較器５８は、誤差バッファ５
６，５７から入力した等化誤差の比較を行い、誤差が小
さいのが順方向の等化誤差か逆方向の等化誤差かを示す
比較結果を方向制御器５９に出力する。方向制御器５９
は、比較器５８からの比較結果にて等化誤差が小さい方
に従って出力バッファ６０又は出力バッファ６１を選択
するようスイッチ６２を制御する。The comparator 58 is connected to the error buffer 5
It compares the equalization errors input from 6, 6 and 57, and outputs a comparison result indicating to the direction controller 59 whether the error is small in the forward equalization error or the backward equalization error. Direction controller 59
Controls the switch 62 so as to select the output buffer 60 or the output buffer 61 according to the smaller equalization error in the comparison result from the comparator 58.
【００１９】スイッチ６２は、方向制御器５９からの指
示により等化誤差の小さい等化結果信号を選択するよ
う、出力バッファ６０又は出力バッファ６１のいずれか
の出力を選択する。これにより、良好に等化された方の
等化結果信号が出力結果信号として選択される。The switch 62 selects either the output of the output buffer 60 or the output of the output buffer 61 so as to select an equalization result signal having a small equalization error in accordance with an instruction from the direction controller 59. Thereby, the better equalized result signal is selected as the output result signal.
【００２０】この両方向等化方式において、後方からの
等化は時間を反転して扱うものであるため遅延波を直接
波として処理することになる。すなわち、Ｄ＜Ｕの条件
をＤ＞Ｕとみなして処理できるため、ＦＦフィルタのタ
ップ数を増加させることなく非最小位相系における等化
特性を大幅に改善することができるものである。In this two-way equalization method, the equalization from the rear is handled by inverting the time, so that the delayed wave is processed as a direct wave. That is, since the condition of D <U can be regarded as D> U, the equalization characteristic in the non-minimum phase system can be greatly improved without increasing the number of taps of the FF filter.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、上記従
来の両方向等化方式では、トレーニング信号以外の冗長
信号を付加していないため伝送品質の向上に限界がある
という問題点があった。However, the conventional two-way equalization method has a problem that the transmission quality is limited because no redundant signal other than the training signal is added.
【００２２】本発明は上記実情に鑑みて為されたもの
で、適応等化を実現しつつ、伝送品質の向上を図ること
ができる適応等化方法及び送信機及び受信機を提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide an adaptive equalization method, a transmitter and a receiver capable of realizing adaptive equalization and improving transmission quality. And
【００２３】[0023]
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、適応等化方法にお
いて、データ部から生成多項式に従って冗長ビットを生
成して前記データ部に付加し、更にトレーニング信号を
付加して送信し、検波後の受信信号におけるトレーニン
グ信号部より等化器のタップ係数を算出し、前記算出さ
れたタップ係数を用いてデータ部の等化を行い、等化の
際算出される等化誤差を用いてパスメトリック行列を生
成し、前記パスメトリック行列を最終列から順にパスの
つながるパスメトリック中最小値を探索してデータの最
尤復号を行い、適応等化を実現することを特徴としてお
り、適応等化を実現しつつ、伝送品質の向上を図ること
ができる。According to a first aspect of the present invention, there is provided an adaptive equalization method, comprising the steps of: generating redundant bits from a data portion according to a generator polynomial; Added, further adding a training signal and transmitting, calculating the tap coefficient of the equalizer from the training signal part in the received signal after detection, performing equalization of the data part using the calculated tap coefficient, A path metric matrix is generated by using the equalization error calculated at the time of equalization, and the path metric matrix performs maximum likelihood decoding of data by searching for a minimum value of path metrics connected to a path in order from the last column. It is characterized by realizing equalization, and it is possible to improve transmission quality while realizing adaptive equalization.
【００２４】上記従来例の問題点を解決するための請求
項２記載の発明は、伝送データにトレーニング信号が付
加されたフレーム構造の信号が変調されて送信される送
信機において、前記トレーニング信号を除いたデータ部
分から、代数的生成多項式に従って冗長ビットを生成
し、前記データ部分に付加する冗長ビット生成回路を備
えることを特徴としている。According to a second aspect of the present invention, there is provided a transmitter in which a signal having a frame structure in which a training signal is added to transmission data is modulated and transmitted. A redundant bit generation circuit is provided for generating redundant bits from the removed data portion according to an algebraic generation polynomial and adding the redundant bit to the data portion.
【００２５】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項２記載の送信機において、冗
長ビット生成回路が、入力データをシリアルから第１ビ
ット、第２ビット、第３ビットの３ビットのパラレルに
変換するシリアル／パラレル変換器と、前記シリアル／
パラレル変換器からパラレルデータが出力される毎に格
納するビットをシフトする第１バッファ、第２バッフ
ァ、第３バッファと、前記第２ビットと前記第１バッフ
ァに格納されたビットとを入力し、排他的論理和を算出
して前記第２バッファに出力する第１排他的論理和算出
部と、前記第３ビットと前記第２バッファに格納された
ビットとを入力し、排他的論理和を算出して前記第３バ
ッファに出力する第２排他的論理和算出部と、前記第１
ビット、前記第２ビット、前記第３ビットの３ビットと
前記第３バッファに格納されたビットを冗長ビットとし
て入力し、前記３ビットに前記冗長ビットを付加して４
ビットデータを符号化変調するために信号空間上にマッ
ピングするデータマッピング部とを備え、前記第３バッ
ファから出力される冗長ビットが前記第１バッファに帰
還して入力されるよう接続された冗長ビット生成回路で
あることを特徴としている。According to a third aspect of the present invention, there is provided a transmitter according to the second aspect, wherein the redundant bit generation circuit converts the input data from serial to the first bit, the second bit, A serial / parallel converter for converting a third bit into a 3-bit parallel signal;
A first buffer, a second buffer, and a third buffer for shifting bits to be stored each time parallel data is output from the parallel converter; and inputting the second bits and the bits stored in the first buffer; A first exclusive-OR calculator for calculating an exclusive-OR and outputting the result to the second buffer; and inputting the third bit and the bit stored in the second buffer to calculate an exclusive-OR A second exclusive-OR calculating unit for outputting the result to the third buffer;
Bits, the second bit, the third bit, and the bits stored in the third buffer are input as redundant bits, and the redundant bits are added to the three bits to obtain 4 bits.
A data mapping unit that maps the bit data on a signal space in order to code-modulate the bit data, and a redundant bit connected so that redundant bits output from the third buffer are fed back to the first buffer and input. It is characterized by being a generation circuit.
【００２６】上記従来例の問題点を解決するための請求
項４記載の発明は、受信機において、請求項３記載の送
信機から送信された信号を受信し、前記送信機の第１バ
ッファ、第２バッファ、第３バッファに格納されたビッ
トの値の状態についてパスメトリックを算出するパスメ
トリック算出回路と、前記算出されたパスメトリックの
行列であるパスメトリック行列から最小パスメトリック
探索によって得られた最尤復号結果を等化結果として出
力する最小パスメトリック探索回路とを備えることを特
徴としている。According to a fourth aspect of the present invention, there is provided a receiver for receiving a signal transmitted from a transmitter according to the third aspect of the present invention, and a first buffer of the transmitter, A path metric calculation circuit that calculates a path metric for the state of the value of the bit stored in the second buffer and the third buffer; and a path metric matrix that is a matrix of the calculated path metric obtained by a minimum path metric search. A minimum path metric search circuit that outputs a maximum likelihood decoding result as an equalization result.
【００２７】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項４記載の受信機において、パ
スメトリック算出回路が、直接波と遅延波とを整合させ
るＦＦフィルタと、各パスにおける誤差を算出する各パ
ス誤差算出手段と、前記各パス誤差算出手段にて引き込
まれた信号を保持するＦＢフィルタ入力信号バッファ
と、前記ＦＢフィルタ入力信号バッファの信号を整合さ
せるＦＢフィルタと、を状態数に応じて備え、前記各パ
ス誤差算出手段から出力される誤差と以前得られたパス
メトリックとを加算する第１、第２、第３、第４の加算
器と、前記第１、第２、第３、第４の加算器からの値を
入力して比較し、最小の値をパスメトリックとして選択
出力する比較器と、前記比較器から入力されるパスメト
リックを格納するパスメトリック格納バッファとを有す
るパスメトリック算出回路を備えることを特徴としてい
る。According to a fifth aspect of the present invention, there is provided a receiver according to the fourth aspect, wherein the path metric calculation circuit includes an FF filter for matching a direct wave and a delayed wave; A path error calculating means for calculating an error in each path, an FB filter input signal buffer for holding a signal drawn by the path error calculating means, and an FB filter for matching a signal of the FB filter input signal buffer; , According to the number of states, a first, a second, a third, and a fourth adder for adding an error output from each of the path error calculation means and a previously obtained path metric; , The second, third, and fourth adders are input and compared, and a comparator that selects and outputs the minimum value as a path metric, and a path that stores the path metric input from the comparator. It is characterized in that it comprises a path metric calculating circuit having a metric storage buffer.
【００２８】上記従来例の問題点を解決するための請求
項６記載の発明は、請求項４記載の受信機において、最
小パスメトリック探索回路が、パスメトリック行列を格
納するパスメトリック行列格納バッファと、前記パスメ
トリック行列から最後列を選出し、当該列中における最
小値を検出して最小値状態信号を出力するパスメトリッ
ク列中最小値サーチ部と、前記パスメトリック行列対応
出力値を行列として格納するパスメトリック行列対応出
力値行列格納バッファと、前記最小値状態信号について
前記パスメトリック行列対応出力値行列格納バッファの
出力値行列最後列から対応する最後尾出力値を得る第１
出力サーチ部と、前記最小値状態信号からパスのつなが
る状態を検出して選択候補状態信号を出力するパスのつ
ながる状態検出部と、前記パスメトリック行列格納バッ
ファから現パスメトリック列を入力し、前記選択候補状
態信号が示す状態についてパスメトリック中最小値を検
出する最小パスメトリック検出部と、前記パスメトリッ
ク中最小値に対応する出力値を前記パスメトリック行列
対応出力値行列格納バッファから取得する第２出力値サ
ーチ部と、前記最後尾出力値をバッファの最後尾に格納
すると共に前記第２出力値サーチ部で取得された出力値
を前記最後尾出力値の前に逆方向に順次格納する出力バ
ッファとを備え、前記パスのつながる状態検出部が、前
記最小パスメトリック検出部で検出した前記パスメトリ
ック中最小値を帰還して次の列におけるパスのつながり
先を検出するパスのつながる状態検出部である最小パス
メトリック探索回路を備えることを特徴としている。According to a sixth aspect of the present invention, there is provided a receiver according to the fourth aspect, wherein the minimum path metric search circuit includes a path metric matrix storage buffer for storing a path metric matrix, and A path metric matrix minimum value search unit that selects the last column from the path metric matrix, detects the minimum value in the column, and outputs a minimum value state signal, and stores the path metric matrix corresponding output value as a matrix A first output value matrix storage buffer corresponding to the path metric matrix, and a first output value corresponding to the minimum value state signal from the last column of the output value matrix of the output value matrix storage buffer corresponding to the path metric matrix.
An output search unit, a connected state detection unit that detects a connected state of the path from the minimum value state signal and outputs a selection candidate state signal, and inputs a current path metric column from the path metric matrix storage buffer, A minimum path metric detection unit for detecting a minimum value among path metrics for a state indicated by the selection candidate state signal; and a second unit for obtaining an output value corresponding to the minimum value among the path metrics from the output value matrix storage buffer corresponding to the path metric matrix. An output value search unit, and an output buffer for storing the last output value at the end of the buffer and sequentially storing the output value obtained by the second output value search unit in the reverse direction before the last output value Wherein the path connection state detector returns the minimum value of the path metrics detected by the minimum path metric detector. To is characterized in that it comprises a minimum path metric estimation circuit is a state detection unit that leads the path to detect the path of the connection destination in the next column.
【００２９】上記従来例の問題点を解決するための請求
項７記載の発明は、請求項１記載の適応等化方法におい
て、トレーニング信号部より等化器のタップ係数を算出
するのに、データ前後のトレーニング信号によって算出
された等化器のタップ係数の線形補間で算出された値を
用いる内挿補間型簡略化等化方法を使用することを特徴
としている。According to a seventh aspect of the present invention, there is provided an adaptive equalization method according to the first aspect, wherein data for calculating a tap coefficient of an equalizer from a training signal portion is used. It is characterized by using an interpolation-interpolated simplified equalization method using values calculated by linear interpolation of tap coefficients of an equalizer calculated based on training signals before and after.
【００３０】[0030]
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係る適
応等化方法は、送信機のデータマッピングにて付加され
た冗長ビットに対して、受信機で受信したトレーニング
信号から等化器のタップ係数を算出してデータの等化を
行う際に、送信機の冗長ビット生成に用いられたバッフ
ァの状態をパスメトリックが最小となる最尤復号を行っ
て適応等化を実現するものであり、これにより、適応等
化を実現しつつ、伝送品質の向上を図ることができるも
のである。Embodiments of the present invention will be described with reference to the drawings. The adaptive equalization method according to the embodiment of the present invention calculates a tap coefficient of an equalizer from a training signal received by a receiver for redundant bits added by data mapping of a transmitter, and When performing equalization, adaptive equalization is realized by performing maximum likelihood decoding on the state of the buffer used for generating the redundant bits of the transmitter so as to minimize the path metric. It is possible to improve transmission quality while realizing.
【００３１】図１は、本発明の実施の形態に係る変調側
の冗長ビット生成回路の構成ブロック図であり、図２
は、本発明の実施の形態に係る復調側のパスメトリック
算出回路の構成ブロック図であり、図３は、図１の冗長
ビット付加に対応するパスのつながりを示す状態図であ
り、図４は、本発明の実施の形態に係る最小パスメトリ
ック探索回路の構成ブロック図である。FIG. 1 is a block diagram showing a configuration of a modulation side redundant bit generation circuit according to an embodiment of the present invention.
FIG. 3 is a block diagram of a configuration of a path metric calculation circuit on the demodulation side according to the embodiment of the present invention. FIG. 3 is a state diagram showing connection of paths corresponding to addition of redundant bits in FIG. FIG. 2 is a configuration block diagram of a minimum path metric search circuit according to an embodiment of the present invention.
【００３２】本発明の実施の形態に係る送信機の冗長ビ
ット付加生成回路は、図１に示すように、シリアル／パ
ラレル変換器１１と、データマッピング部１２と、第１
バッファ１３と、第２バッファ１４と、第３バッファ１
５と、第１の排他的論理和算出部１６と、第２の排他的
論理和算出部１７とから構成されている。As shown in FIG. 1, a redundant bit addition generation circuit of a transmitter according to an embodiment of the present invention includes a serial / parallel converter 11, a data mapping unit 12,
Buffer 13, second buffer 14, third buffer 1
5, a first exclusive OR calculator 16 and a second exclusive OR calculator 17.
【００３３】以下、各部を具体的に説明する。シリアル
／パラレル変換器１１は、Ａ／Ｄ変換された送信データ
の入力をシリアルに受けて、複数のパラレルのビットに
変換して出力するものである。尚、図１では、３ビット
のパラレル信号に変換する場合を例として図示してい
る。Hereinafter, each part will be described in detail. The serial / parallel converter 11 serially receives an input of A / D converted transmission data, converts the input into a plurality of parallel bits, and outputs the bits. FIG. 1 shows a case where the signal is converted into a 3-bit parallel signal as an example.
【００３４】データマッピング部１２は、シリアル／パ
ラレル変換器１１が出力する３ビットと、後に説明する
第３バッファ１５が出力する１ビットの冗長符号とを符
号化変調するため信号空間上にマッピングし、Ｉ／Ｑ出
力信号として出力するものである。The data mapping unit 12 maps 3 bits output from the serial / parallel converter 11 and a 1-bit redundant code output from a third buffer 15 described later on a signal space for code modulation. , I / Q output signals.
【００３５】具体的なデータマッピングの方法は、「デ
ィジタル無線通信の変復調」，斉藤洋一著，電気情報通
信学会，平成９年の１２９〜１３８ページに記載されて
いるので、ここでは、詳しい説明を省略する。A specific data mapping method is described in "Modulation and Demodulation of Digital Radio Communication", by Yoichi Saito, IEICE, pp. 129-138, 1997. Omitted.
【００３６】第１バッファ１３と、第２バッファ１４
と、第３バッファ１５とは、それぞれ当初は「０」に初
期化されているバッファであって、１ビットの信号を保
持するようになっているものである。The first buffer 13 and the second buffer 14
The third buffer 15 is a buffer which is initially initialized to “0” and holds a one-bit signal.
【００３７】具体的に、第１バッファ１３は、第３バッ
ファ１５から信号の入力を受けて、当該信号を新たに保
持するとともに、それまで保持していた信号を出力する
ものである。More specifically, the first buffer 13 receives a signal from the third buffer 15 and newly holds the signal, and outputs the signal that has been held so far.
【００３８】第２バッファ１４は、後に説明する第１の
排他的論理和算出部１６から信号の入力を受けて、当該
入力された信号を新たに保持するとともに、それまで保
持していた信号を出力するものである。The second buffer 14 receives an input of a signal from a first exclusive-OR calculator 16 described later, newly holds the input signal, and stores the previously held signal. Output.
【００３９】第３バッファ１５は、後に説明する第２の
排他的論理和算出部１７から信号の入力を受けて、当該
入力された信号を新たに保持するとともに、それまで保
持していた信号を出力するものである。The third buffer 15 receives a signal from a second exclusive-OR calculator 17 described later, newly holds the input signal, and also saves the signal held until then. Output.
【００４０】第１の排他的論理和算出部１６は、第１バ
ッファが出力する信号のビットと、シリアル／パラレル
変換器１１が出力するビットのうち、最下位ビット（Ｌ
ＳＢ）から２番目のビットとの排他的論理和を演算し
て、第２バッファに出力するものである。The first exclusive-OR calculator 16 calculates the least significant bit (L) of the bits of the signal output by the first buffer and the bits output by the serial / parallel converter 11.
The exclusive OR with the second bit from SB) is calculated and output to the second buffer.
【００４１】第２の排他的論理和算出部１７は、第２バ
ッファが出力する信号のビットと、シリアルパラレル変
換器１１が出力するビットのうち、ＬＳＢとの排他的論
理和を演算して、第３バッファに出力するものである。The second exclusive OR calculator 17 calculates the exclusive OR of the bit of the signal output by the second buffer and the LSB of the bits output by the serial / parallel converter 11, Output to the third buffer.
【００４２】ここで、本発明の実施の形態に係る送信機
の冗長ビット生成回路の動作について説明すると、第１
バッファ１３と、第２バッファ１４と、第３バッファ１
５とは、当初は「０」に初期化されており、シリアルに
入力される送信データをシリアル／パラレル変換器１１
が複数のビット（例えば３ビット）からなるパラレル信
号に変換する。Here, the operation of the redundant bit generation circuit of the transmitter according to the embodiment of the present invention will be described.
Buffer 13, second buffer 14, third buffer 1
5 is initially initialized to “0”, and the serially input transmission data is converted to a serial / parallel converter 11.
Converts into a parallel signal composed of a plurality of bits (for example, 3 bits).
【００４３】そして、第１の排他的論理和算出部１６
が、当該ビットのうち、ＬＳＢから２番目のビットと第
１バッファ１３が保持しているデータとの排他的論理和
を演算して、第２バッファ１４に出力するとともに、第
２の排他的論理和算出部１７が第２バッファ１４が保持
しているデータとシリアル／パラレル変換器１１が出力
するＬＳＢとの排他的論理和を演算して第３バッファ１
５に出力する。Then, the first exclusive OR calculating section 16
Calculates the exclusive OR of the second bit from the LSB of the bit and the data held in the first buffer 13, outputs the result to the second buffer 14, and outputs the second exclusive logical The sum calculation unit 17 calculates the exclusive OR of the data held in the second buffer 14 and the LSB output by the serial / parallel converter 11 to calculate the third buffer 1
5 is output.
【００４４】そして、第３バッファ１５が第２の排他的
論理和算出部１７が出力する信号を新たに保持するとと
もに、現在保持している信号をデータマッピング部１２
と、第１バッファ１３とに出力する。Then, the third buffer 15 newly holds the signal output from the second exclusive OR calculating unit 17, and also stores the currently held signal in the data mapping unit 12.
And to the first buffer 13.
【００４５】そして、第１バッファ１３が第３バッファ
１５から入力されるデータを新たに保持するようにな
る。そして、データマッピング部１２がシリアル／パラ
レル変換器１１から入力される複数のビットと、第３バ
ッファ１５から入力されるデータ（１ビット）とを信号
空間上にマッピングして出力する。Then, the first buffer 13 newly holds the data input from the third buffer 15. Then, the data mapping unit 12 maps a plurality of bits input from the serial / parallel converter 11 and data (1 bit) input from the third buffer 15 onto a signal space and outputs the data.
【００４６】本発明の実施の形態に係る受信機の等化器
（本等化器）について、図２と図４とを用いて説明す
る。本等化器は、各シンボルごとに図１の第１バッファ
１３と第２バッファ１４と第３バッファ１５に格納され
るビットの状態を最尤復号により再生するもので、図２
に示すパスメトリック算出回路と、図４に示す最小パス
メトリック探索回路とから構成されている。An equalizer (main equalizer) of a receiver according to an embodiment of the present invention will be described with reference to FIG. 2 and FIG. This equalizer reproduces the state of the bits stored in the first buffer 13, the second buffer 14, and the third buffer 15 of FIG. 1 for each symbol by maximum likelihood decoding.
And a minimum path metric search circuit shown in FIG.
【００４７】ここで、パスメトリック算出回路は、例え
ば、図３に示す各状態（合計８つの状態）に対応して設
けられているもので、数シンボルごとの各状態のパスメ
トリックを算出して、保持するようになるものである。Here, the path metric calculation circuit is provided, for example, corresponding to each state shown in FIG. 3 (total of eight states), and calculates the path metric of each state every several symbols. , To hold.
【００４８】尚、１つのパスメトリック算出回路を時分
割的に利用して各状態のパスメトリックを算出するよう
にしても構わない。The path metric of each state may be calculated using one path metric calculation circuit in a time-division manner.
【００４９】バスメトリック算出回路は、図２に示すよ
うに、ＦＦフィルタ２１と、複数のＦＢフィルタ２２
と、ＦＢフィルタ２２に対応して設けられたＦＢフィル
タ入力信号バッファ２３と、ＦＢフィルタ２２に対応し
て設けられた第１の合成器２４と、第１の合成器２４に
対応して設けられた２値バッファ２５と、２値バッファ
２５に対応して設けられた２値選択部２６と、２値選択
部２６に対応して設けられた誤差算出器２７と、誤差算
出器２７に対応して設けられた第２の合成器２８と、１
つの比較器２９と、１つのパスメトリック格納バッファ
３０とから構成されている。As shown in FIG. 2, the bass metric calculation circuit includes an FF filter 21 and a plurality of FB filters 22.
, An FB filter input signal buffer 23 provided corresponding to the FB filter 22, a first combiner 24 provided corresponding to the FB filter 22, and a first combiner 24 provided corresponding to the first combiner 24. A binary buffer 25, a binary selector 26 provided corresponding to the binary buffer 25, an error calculator 27 provided corresponding to the binary selector 26, and a Second combiner 28 provided with
It comprises one comparator 29 and one path metric storage buffer 30.
【００５０】尚、以下の説明において、便宜上、２値バ
ッファ２５と、２値選択部２６と、誤差算出器２７をま
とめて、各パス誤差算出手段と称することとする。In the following description, for convenience, the binary buffer 25, the binary selector 26, and the error calculator 27 are collectively referred to as each path error calculator.
【００５１】以下、各部を具体的に説明する。ＦＦフィ
ルタ２１は、受信したＩ／Ｑ信号の入力を受けて、これ
らの直接波と遅延波とを整合してダイバーシチ合成して
出力するものである。ＦＢフィルタ２２は、ＦＢフィル
タ入力信号バッファ２３が格納している信号を整合して
出力するものである。Hereinafter, each part will be described in detail. The FF filter 21 receives the input of the received I / Q signal, matches the direct wave and the delayed wave, performs diversity synthesis, and outputs the result. The FB filter 22 matches and outputs the signal stored in the FB filter input signal buffer 23.
【００５２】ＦＢフィルタ入力信号バッファ２３は、後
に説明する各パス誤差算出手段の２値選択部２６から入
力されるＩ／Ｑ信号をＦＢフィルタ２２のタップ数分だ
け格納しているものである。The FB filter input signal buffer 23 stores the I / Q signals input from the binary selection section 26 of each path error calculating means to be described later for the number of taps of the FB filter 22.
【００５３】第１の合成器２４は、ＦＦフィルタ２２か
ら入力される信号からＦＢフィルタ２３から入力される
信号を減算して、等化結果信号として出力するものであ
る。The first combiner 24 subtracts the signal input from the FB filter 23 from the signal input from the FF filter 22 and outputs the result as an equalization result signal.
【００５４】各パス誤差算出手段は、対応する状態から
移行可能な次の状態へのパスの各々に対応して設けられ
ているもので、等化結果信号の入力を受けて、各信号点
に引き込む動作（引き込み動作）を行い、引き込んだ信
号点に対応するＩ／Ｑ信号を出力するとともに、当該信
号点に対応するＩ／Ｑ信号と等化結果信号との誤差を演
算して、誤差信号として出力するものである。具体的に
は、後述する。Each path error calculating means is provided corresponding to each of the paths from the corresponding state to the next state to which a transition can be made. Upon receiving the input of the equalization result signal, each path point is calculated. A pull-in operation (pull-in operation) is performed, an I / Q signal corresponding to the pulled-in signal point is output, and an error between the I / Q signal corresponding to the signal point and the equalization result signal is calculated. Is output. The details will be described later.
【００５５】尚、対応する状態から移行可能な次の状態
へのパスとは、例えば、図４に示す各バッファ（第１バ
ッファ１３〜第３バッファ１５）の場合には、第３バッ
ファ１５が保持しているデータを次のシンボルにおける
第１バッファ１３が保持するようになるため、状態「０
００」から移行可能な状態の最初の１ビットは「０」で
なければならず、つまり、「０００」又は「００１」又
は「０１０」又は「０１１」の４つであり、状態「００
０」からこれらの状態へ移行する過程が対応する状態か
ら移行可能な次の状態へのパスと呼ばれるものである。Incidentally, the path from the corresponding state to the next state to which transition is possible is, for example, in the case of each buffer (first buffer 13 to third buffer 15) shown in FIG. Since the held data is held by the first buffer 13 in the next symbol, the state “0”
The first bit of the state that can be shifted from “00” must be “0”, that is, four states “000” or “001” or “010” or “011”, and the state “00”.
The process of shifting from "0" to these states is called a path from the corresponding state to the next state that can be shifted.
【００５６】また、このように図４に示す場合には、あ
る特定の状態から移行可能な状態の最初のビットは、特
定の状態における第３番目のビットと一致していなけれ
ばならないので、各状態から図３に示すように４つのパ
スを介して次の状態に移行することになる。第２の合成
器２８は、各パス誤差算出手段の誤差算出器２７から入
力される誤差信号と、パスメトリック格納バッファ３０
が格納しているパスメトリックとを加算合成し、パスメ
トリック候補として比較器２９に出力するものである。Further, in the case shown in FIG. 4, since the first bit of the state that can be shifted from a specific state must match the third bit in the specific state, The state transitions from the state to the next state via four paths as shown in FIG. The second combiner 28 includes an error signal input from the error calculator 27 of each path error calculator and a path metric storage buffer 30.
Are combined with the stored path metric and output to the comparator 29 as a path metric candidate.
【００５７】比較器２９は、複数の第２の合成器２８か
らそれぞれ入力される複数のパスメトリック候補を比較
して、最小のパスメトリック候補を選択し、当該最小の
パスメトリック候補をパスメトリック格納バッファ３０
に格納するものである。The comparator 29 compares a plurality of path metric candidates respectively input from the plurality of second combiners 28, selects the smallest path metric candidate, and stores the smallest path metric candidate in the path metric. Buffer 30
Is to be stored.
【００５８】ここで、各パス誤差算出手段について説明
する。各パス誤差算出手段の２値バッファ２５は、対応
する状態ごとに設定されている２つの判定値、例えば、
状態「０００」が状態「０００」へ遷移する場合には、
「００００」と「１０００」とを出力するものである。
つまり、ある状態からその状態が取り得る次の状態への
遷移の際に出力値とされる値は２値存在し、この２値の
出力候補が２値バッファ２５に格納されている。Here, each path error calculating means will be described. The binary buffer 25 of each path error calculation unit stores two determination values set for each corresponding state, for example,
When the state “000” transits to the state “000”,
It outputs "0000" and "1000".
That is, there are two values that are output values when transitioning from one state to the next state that the state can take, and the binary output candidates are stored in the binary buffer 25.
【００５９】２値選択部２６は、２値バッファ２５から
入力される２つの判定値と、第１の合成器２４から入力
される等化結果信号との差の絶対値を演算し、２つの判
定値のうち、当該絶対値が小さくなる判定値を選択する
ことで、各信号点への引き込みを行い、当該信号点に対
応するＩ／Ｑ信号を誤差算出器２７と、ＦＢフィルタ入
力信号バッファ２３とに出力するものである。The binary selector 26 calculates the absolute value of the difference between the two decision values input from the binary buffer 25 and the equalization result signal input from the first combiner 24, By selecting a determination value of which the absolute value becomes smaller from the determination values, each signal point is pulled in, and an I / Q signal corresponding to the signal point is converted into an error calculator 27 and an FB filter input signal buffer. 23.
【００６０】誤差算出器２７は、２値選択部２６から入
力されるＩ／Ｑ信号と第１の合成器２４から入力される
等化結果信号との差を演算し、誤差信号として第２の合
成器２８に出力するものである。The error calculator 27 calculates the difference between the I / Q signal input from the binary selector 26 and the equalization result signal input from the first combiner 24, and outputs the error signal as a second error signal. This is output to the synthesizer 28.
【００６１】すなわち、各パス誤差算出手段は、第１の
合成器２４から入力される等化結果信号と、対応する状
態ごとに２値バッファ２５に設定された２つの判定値の
うち、当該等化結果信号との差が小さい判定値を２値選
択部２６によって選択して信号点に引き込み、当該信号
点に対応するＩ／Ｑ信号と等化結果信号との誤差を誤差
算出器２７で算出して誤差信号として出力するようにな
っている。That is, each path error calculating means calculates the equalization result signal between the equalization result signal input from the first combiner 24 and the two determination values set in the binary buffer 25 for each corresponding state. A decision value having a small difference from the equalization result signal is selected by the binary selection unit 26 and drawn into the signal point, and an error between the I / Q signal corresponding to the signal point and the equalization result signal is calculated by the error calculator 27. And outputs it as an error signal.
【００６２】尚、ここでは、図２に示したＦＦフィルタ
２１と、ＦＢフィルタ２２とは、各々従来と同様にトレ
ーニング信号に基づいて予めタップ係数を設定されてい
ることとしている。Here, it is assumed that the tap coefficients of the FF filter 21 and the FB filter 22 shown in FIG. 2 are set in advance based on the training signal in the same manner as in the prior art.
【００６３】次に、図４に示す最小パスメトリック探索
回路について説明する。本等化器の最小パスメトリック
探索回路は、図４に示すようにパスメトリック行列格納
バッファ３１と、パスメトリック列中最小値サーチ部３
２と、第１出力値サーチ部３３と、パスのつながる状態
検出部３４と、最小パスメトリック検出部３５と、第２
出力値サーチ部３６と、パスメトリック行列対応出力値
行列格納バッファ３７と、出力バッファ３８とから構成
されている。Next, the minimum path metric search circuit shown in FIG. 4 will be described. The minimum path metric search circuit of the equalizer includes a path metric matrix storage buffer 31 and a path metric column minimum value search unit 3 as shown in FIG.
2, a first output value search unit 33, a path connection state detection unit 34, a minimum path metric detection unit 35, a second
It comprises an output value search unit 36, an output value matrix storage buffer 37 corresponding to a path metric matrix, and an output buffer 38.
【００６４】以下、各部を具体的に説明する。パスメト
リック行列格納バッファ３１は、図２に示した各状態パ
スメトリック演算部のパスメトリック格納バッファ３０
から各状態ごとに、１シンボルごとのパスメトリックの
値を複写して１列ごとに順次格納しているものである。Hereinafter, each part will be described in detail. The path metric matrix storage buffer 31 is a path metric storage buffer 30 of each state path metric calculation unit shown in FIG.
, The value of the path metric for each symbol is copied for each state and stored sequentially for each column.
【００６５】すなわち、パスメトリック行列格納バッフ
ァ３１は、最終的には、状態数の数だけの行数と、シン
ボル数だけの列数とを有する行列を格納しているように
なる。パスメトリック列中最小値サーチ部３２は、パス
メトリック行列格納バッファ３１の指定された列のう
ち、最小値を検索し、当該最小値に対応する状態がどれ
であるかを表す信号（最小値状態信号）として出力する
ものである。That is, the path metric matrix storage buffer 31 finally stores a matrix having the number of rows equal to the number of states and the number of columns equal to the number of symbols. The path metric column minimum value search unit 32 searches the specified column of the path metric matrix storage buffer 31 for the minimum value, and outputs a signal indicating the state corresponding to the minimum value (minimum value state). Signal).
【００６６】尚、パスメトリック列中最小値サーチ部３
２は、当初は、パスメトリック行列格納バッファ３１の
最後の列の最小値を検索して、最小値状態信号を第１出
力値サーチ部３３に出力するものである。第１出力値サ
ーチ部３３は、最小値状態信号の入力を受けて、当該状
態に対応して、後に説明するパスメトリック行列対応出
力値行列格納バッファ３７に格納されている値を検索し
て出力バッファ３８に出力するものである。The minimum value search unit 3 in the path metric sequence
Reference numeral 2 initially searches the minimum value of the last column of the path metric matrix storage buffer 31 and outputs a minimum value state signal to the first output value search unit 33. The first output value search unit 33 receives the input of the minimum value state signal, searches for a value stored in a path metric matrix corresponding output value matrix storage buffer 37 described later, and outputs the value in accordance with the input state. The data is output to the buffer 38.
【００６７】パスのつながる状態検出部３４は、最小値
状態信号の入力を受けて、当該状態に移行可能な状態を
検出し、選択候補状態信号として、最小パスメトリック
検出部３５に出力するものである。尚、当該検出した状
態が複数あるときには、パスのつながる状態検出部３４
は、検出した複数の状態を表す選択候補状態信号を出力
するようになっている。The state detecting section 34 connected to the path receives the input of the minimum value state signal, detects a state which can be shifted to the state, and outputs the state to the minimum path metric detecting section 35 as a selection candidate state signal. is there. When there are a plurality of detected states, the state detecting unit 34 for connecting the paths
Outputs a selection candidate state signal indicating a plurality of detected states.
【００６８】最小パスメトリック検出部３５は、パスメ
トリック行列格納バッファ３１に格納されている行列の
最後の列から２番目の列を始まりにして、最初の列に向
かって逆順に、各列のパスのつながる状態検出部３４か
ら入力された選択候補状態信号の各状態に対応するパス
メトリックを検索し、各状態のうち、最小のパスメトリ
ックを検出して、当該パスメトリックに対応する状態を
表す信号（最小値状態信号）をパスのつながる状態検出
部３４と第２出力値サーチ部３６とに出力するものであ
る。The minimum path metric detecting section 35 starts the second column from the last column of the matrix stored in the path metric matrix storage buffer 31 and reverses the path of each column in the reverse order toward the first column. A path metric corresponding to each state of the selection candidate state signal input from the state detection unit 34 connected to the path metric is searched, and a minimum path metric is detected from each state, and a signal representing a state corresponding to the path metric is detected. (Minimum value state signal) is output to the state detection unit 34 connected to the path and the second output value search unit 36.
【００６９】第２出力値サーチ部３６は、最小値状態信
号の入力を受けて、当該状態に対応して、後に説明する
パスメトリック行列対応出力値行列格納バッファ３７に
格納されている値を検索して出力バッファ３８に出力す
るものである。Upon receiving the minimum value state signal, the second output value search unit 36 searches for a value stored in a path metric matrix-corresponding output value matrix storage buffer 37, which will be described later, corresponding to the state. And outputs it to the output buffer 38.
【００７０】パスメトリック行列対応出力値行列格納バ
ッファ３７は、各状態ごとにデータとして出力すべき値
を格納しているものであり、具体的には、各等化結果を
格納しているものである。パスメトリック行列は、いわ
ば等化誤差によって形成される行列であるから、この等
化誤差行列を形成する各成分（等化誤差値）に対応する
出力値（適応等化器の出力値）によって形成される行列
が「パスメトリック行列対応出力値行列」であり、これ
をパスメトリック行列対応出力値行列格納バッファ３７
に格納している。The output value matrix storage buffer 37 corresponding to the path metric matrix stores values to be output as data for each state, and specifically stores each equalization result. is there. Since the path metric matrix is a so-called matrix formed by the equalization error, it is formed by output values (output values of the adaptive equalizer) corresponding to each component (equalization error value) forming the equalization error matrix. The output matrix corresponding to the path metric matrix is stored in the output value matrix corresponding to the path metric matrix.
Is stored in
【００７１】出力バッファ３８は、第１出力値サーチ部
３３と、第２出力値サーチ部３６とからそれぞれ入力さ
れる値を順次格納しているものであり、後に、格納した
とは逆順に読み出して外部に出力するようになってい
る。The output buffer 38 sequentially stores the values input from the first output value search section 33 and the second output value search section 36, respectively, and subsequently reads out the values in reverse order of the stored values. Output to the outside.
【００７２】次に、本等化器の動作について説明する。
ＦＦフィルタ２１が受信したＩ／Ｑ信号の入力を受け
て、直接波と遅延波とを整合してダイバーシチ受信を行
って出力する。Next, the operation of the present equalizer will be described.
Upon receiving the input of the I / Q signal received by the FF filter 21, the direct wave and the delayed wave are matched to perform diversity reception and output.
【００７３】すると、各パス誤差算出手段が、ＦＦフィ
ルタ２１から信号の入力を受けて対応する各状態に移行
するパスごとの誤差信号を出力し、対応して設けられた
第２の合成器２８が当該誤差信号と、パスメトリック格
納バッファ３０に格納されているパスメトリックとを加
算合成して、パスメトリック候補値として出力する。Then, each path error calculating means receives an input of a signal from the FF filter 21 and outputs an error signal for each path which shifts to a corresponding state, and the corresponding second combiner 28 is provided. Adds and synthesizes the error signal and the path metric stored in the path metric storage buffer 30, and outputs the resultant as a path metric candidate value.
【００７４】すると、比較器２９が各第２の合成器２８
から入力されるパスメトリック候補値を比較し、最も小
さい結果となった値を選択して、パスメトリック格納バ
ッファ３０に格納する。こうして、各状態ごとにパスメ
トリックが演算されるようになる。Then, the comparator 29 is connected to each of the second combiners 28.
Are compared with each other, and the value having the smallest result is selected and stored in the path metric storage buffer 30. Thus, a path metric is calculated for each state.
【００７５】また、パスメトリック格納バッファ３０に
新たな値が格納されるごとに、図４のパスメトリック行
列格納バッファ３１に各状態ごとのパスメトリックが１
列分として付加して格納されるようになる。Each time a new value is stored in the path metric storage buffer 30, the path metric for each state is set to 1 in the path metric matrix storage buffer 31 of FIG.
It is added and stored as a column.
【００７６】つまり、パスメトリック行列格納バッファ
３１には、各シンボルごとのパスメトリックが１列ごと
に格納されているようになる。That is, the path metric matrix storage buffer 31 stores the path metric for each symbol for each column.
【００７７】そして、パスメトリック行列のシンボル数
分の列の算出が完了すると、パスメトリック列中最小値
サーチ部３２が、パスメトリック行列格納バッファ３１
の最後の列から最小のパスメトリックとなっている状態
を検索し、検索された状態を最小状態信号として出力す
る。例えば、現状では、１フレーム：１４０シンボルが
取得する全ての状態遷移について、全ての等化処理が完
了してから最ゆう復号処理を行っている。つまり、パス
メトリック行列についていえば、１４０列のパスメトリ
ック行列全てを算出してからパスメトリック列中最小値
サーチ部３２で検索処理が為され、最小状態信号が出力
される。When the calculation of the columns for the number of symbols of the path metric matrix is completed, the minimum value search unit 32 in the path metric column stores the path metric matrix storage buffer 31.
From the last column, and retrieves the state having the minimum path metric, and outputs the retrieved state as a minimum state signal. For example, in the present situation, the most likely decoding process is performed after all the equalization processes are completed for all the state transitions acquired by one frame: 140 symbols. That is, regarding the path metric matrix, the search processing is performed by the path metric column minimum value search unit 32 after calculating all 140 path metric matrices, and the minimum state signal is output.
【００７８】すると、第１出力値サーチ部３３が入力さ
れた最小状態信号に対応してパスメトリック行列対応出
力値行列格納バッファ３７に格納されている値を検索し
て出力バッファ３８に出力して、格納する。Then, the first output value search unit 33 retrieves the value stored in the output value matrix storage buffer 37 corresponding to the path metric matrix corresponding to the input minimum state signal and outputs the value to the output buffer 38. ,Store.
【００７９】また、パスのつながる状態検出部３４がパ
スメトリック列中最小値サーチ部３２から最小状態信号
の入力を受けて、該当する状態に移行可能な状態を検出
し、選択候補状態信号として最小パスメトリック検出部
３５に出力する。すると、最小パスメトリック検出部３
５が、候補状態信号の入力を受けて、パスメトリック行
列格納バッファ３１の該当列の該当する状態にそれぞれ
格納されているパスメトリックを検索し、そのうち最小
となるものに対応する状態を検出して、最小状態信号と
して出力する。Further, the state detecting unit 34 connected to the path receives the input of the minimum state signal from the minimum value searching unit 32 in the path metric sequence, detects a state in which transition to the corresponding state is possible, and sets the minimum as a selection candidate state signal. Output to the path metric detector 35. Then, the minimum path metric detector 3
5 receives the input of the candidate state signal, searches for the path metric stored in the corresponding state of the corresponding column of the path metric matrix storage buffer 31, and detects the state corresponding to the minimum one. , As a minimum state signal.
【００８０】すると、第２出力値サーチ部３６が入力さ
れた最小状態信号に対応してパスメトリック行列対応出
力値行列格納バッファ３７に格納されている値を検索し
て出力バッファ３８に出力して、格納する。一方、パス
のつながる状態検出部３４が最小パスメトリック検出部
３５から最小状態信号の入力を受けて、当該状態に移行
可能な状態を検出して、選択候補状態信号として出力す
るようになる。Then, the second output value search unit 36 searches for the value stored in the output value matrix storage buffer 37 corresponding to the path metric matrix corresponding to the input minimum state signal, and outputs the value to the output buffer 38. ,Store. On the other hand, the state detection unit 34 to which the path is connected receives the minimum state signal from the minimum path metric detection unit 35, detects a state in which transition to the state is possible, and outputs it as a selection candidate state signal.
【００８１】このようにして、パスのつながる状態検出
部３４と、最小パスメトリック検出部３５とがパスメト
リック行列格納バッファ３１に格納されているパスメト
リックを最後の列から逆順にたどって最初の列に向かっ
て状態の変化を最尤復号し、出力バッファ３８には、各
状態に対応する出力データが格納されているようにな
る。In this way, the path connection state detecting section 34 and the minimum path metric detecting section 35 trace the path metrics stored in the path metric matrix storage buffer 31 in the reverse order from the last column to the first column. , And the output buffer 38 stores output data corresponding to each state.
【００８２】そして、出力バッファ３８に格納されたデ
ータは、後に格納順とは逆の順に読み出されて、出力デ
ータとして外部に出力されるようになる。このような最
尤復号を利用した等化を行う送信機及び受信機によれ
ば、伝送品質を向上できる効果がある。The data stored in the output buffer 38 is later read out in the reverse order of the storage order, and is output to the outside as output data. According to the transmitter and the receiver that perform equalization using such maximum likelihood decoding, there is an effect that transmission quality can be improved.
【００８３】また、ＦＦフィルタ２１と、ＦＢフィルタ
２２とのタップ係数をトレーニング信号に基づいて算出
する際に、データの前後に付加されたトレーニング信号
に基づいて各々算出したタップ係数を内挿補間する、い
わゆる内挿補間型簡略化等化方法を採用すれば、４０Ｍ
ＩＰＳ程度の処理速度のＤＳＰ１つを用いてハードウエ
ア的に実現でき、回路を簡略にできる効果がある。When the tap coefficients of the FF filter 21 and the FB filter 22 are calculated based on the training signal, the calculated tap coefficients are interpolated based on the training signals added before and after the data. If a so-called interpolation-type simplified equalization method is adopted, 40M
This can be realized in hardware using one DSP having a processing speed of about IPS, and has the effect of simplifying the circuit.
【００８４】[0084]
【実施例】本発明の送信機及び受信機をフェージングシ
ミュレータを用いて室内実験を行った結果について説明
する。尚、以下の実験の条件として、ベースバンドにお
けるシンボルレートを２０００ｂａｕｄ、フレームシン
ボル数を１４０シンボル（うち、データ１１２シンボ
ル、トレーニング信号２８シンボル）、変復調を１６Ｑ
ＡＭとした。DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will be given of the results of an indoor experiment conducted on a transmitter and a receiver of the present invention using a fading simulator. In the following experiments, the symbol rate in the baseband was 2000 baud, the number of frame symbols was 140 symbols (including 112 symbols of data and 28 symbols of training signals), and modulation / demodulation was 16Q.
AM.
【００８５】また、フェージングシミュレータで発生さ
せたフェージングは、ドップラーシフト０．５Ｈｚ、デ
ィレイ０．５ミリ秒のレイリーフェージングとした。The fading generated by the fading simulator was Rayleigh fading with a Doppler shift of 0.5 Hz and a delay of 0.5 ms.
【００８６】まず、１波性特性について実験を行った結
果、図５に示すような結果が得られた。図５は、本発明
と両方向等化方式の１波静特性比較を示す図である。First, an experiment was conducted on the one-wave characteristic, and as a result, the result shown in FIG. 5 was obtained. FIG. 5 is a diagram showing a comparison of one-wave static characteristics between the present invention and the two-way equalization method.
【００８７】図５において、縦軸は誤り率特性（ＢＥ
Ｒ）であり、横軸は信号エネルギー対雑音電力密度比
（Ｅｂ／Ｎ０）である。尚、横軸の単位はデシベル（ｄ
Ｂ）とし、縦軸を対数とした片対数で表している。In FIG. 5, the vertical axis represents the error rate characteristics (BE
R), and the horizontal axis is the signal energy to noise power density ratio (Eb / N0). The unit of the horizontal axis is decibel (d
B), and is represented by semilogarithm with the vertical axis being logarithmic.
【００８８】図５に示すように、本発明の送信機及び受
信機（本発明方式）における結果は、従来の両方向ＤＦ
Ｅの結果に比して、１０-2で約４ｄＢ程度に誤り率特性
が改善されている。As shown in FIG. 5, the result in the transmitter and the receiver of the present invention (the method of the present invention) is the same as that of the conventional bidirectional DF.
Compared with the result of E, the error rate characteristic is improved to about 4 dB at 10 -2 .
【００８９】また、２波動特性について実験を行った結
果、図６に示すような結果が得られた。図６は、本発明
と両方向等化方式の２波静特性比較を示す図である。As a result of conducting an experiment on the two-wave characteristic, the result shown in FIG. 6 was obtained. FIG. 6 is a diagram showing a comparison of two-wave static characteristics between the present invention and the two-way equalization method.
【００９０】図６において、縦軸は誤り率特性（ＢＥ
Ｒ）であり、横軸は信号エネルギー対雑音電力密度比
（Ｅｂ／Ｎ０）である。尚、横軸の単位はデシベル（ｄ
Ｂ）とし、縦軸を対数とした片対数で表している。In FIG. 6, the vertical axis represents the error rate characteristic (BE
R), and the horizontal axis is the signal energy to noise power density ratio (Eb / N0). The unit of the horizontal axis is decibel (d
B), and is represented by semilogarithm with the vertical axis being logarithmic.
【００９１】図６に示すように、本発明の送信機及び受
信機（本発明方式）における結果は、従来の両方向ＤＦ
Ｅの結果に比して、１０-2で約１ｄＢ程度の誤り率特性
改善が為されている。As shown in FIG. 6, the result of the transmitter and the receiver of the present invention (the method of the present invention) is the same as that of the conventional bidirectional DF.
As compared with the result of E, the error rate characteristic is improved by about 1 dB at 10 -2 .
【００９２】[0092]
【発明の効果】本発明によれば、送信機のデータマッピ
ングにて付加された冗長ビットに対して、受信機で受信
したトレーニング信号から等化器のタップ係数を算出し
てデータの等化を行う際に、送信機の冗長ビット生成に
用いられたバッファの状態をパスメトリックが最小とな
る最尤復号を行って適応等化を実現する適応等化方法と
しているので、適応等化を実現しつつ、伝送品質の向上
を図ることができる効果がある。According to the present invention, a tap coefficient of an equalizer is calculated from a training signal received by a receiver for redundant bits added by data mapping of a transmitter to equalize data. When performing the adaptive equalization, the state of the buffer used to generate the redundant bits of the transmitter is an adaptive equalization method that performs maximum likelihood decoding that minimizes the path metric to realize adaptive equalization. In addition, there is an effect that transmission quality can be improved.
【図１】本発明の実施の形態に係る変調側の冗長ビット
生成回路の構成ブロック図である。FIG. 1 is a configuration block diagram of a modulation side redundant bit generation circuit according to an embodiment of the present invention.
【図２】本発明の実施の形態に係る復調側のパスメトリ
ック算出回路の構成ブロック図である。FIG. 2 is a configuration block diagram of a path metric calculation circuit on the demodulation side according to the embodiment of the present invention.
【図３】図１の冗長ビット付加に対応するパスのつなが
りを示す状態図である。FIG. 3 is a state diagram showing connection of paths corresponding to addition of redundant bits in FIG. 1;
【図４】本発明の実施の形態に係る最小パスメトリック
探索回路の構成ブロック図である。FIG. 4 is a configuration block diagram of a minimum path metric search circuit according to the embodiment of the present invention.
【図５】本発明と両方向等化方式の１波静特性比較を示
す図である。FIG. 5 is a diagram showing a comparison of one-wave static characteristics between the present invention and a bidirectional equalization method.
【図６】本発明と両方向等化方式の２波静特性比較を示
す図である。FIG. 6 is a diagram showing a comparison of two-wave static characteristics between the present invention and a two-way equalization method.
【図７】従来のＤＦＥの構成ブロック図である。FIG. 7 is a configuration block diagram of a conventional DFE.
【図８】両方向等化方式を実現する回路の構成ブロック
図である。FIG. 8 is a block diagram illustrating a configuration of a circuit that implements a bidirectional equalization method.
【図９】両方向等化方式における信号のフレーム構成を
示す図である。FIG. 9 is a diagram showing a frame structure of a signal in a bidirectional equalization method.
１１…シリアル／パラレル変換器、 １２…データマッ
ピング部、 １３…第１バッファ、 １４…第２バッフ
ァ、 １５…第３バッファ、 １６…第１排他的論理和
算出部、 １７…第２排他的論理和算出部、 ２１…Ｆ
Ｆフィルタ、２２…ＦＢフィルタ、 ２３…ＦＢフィル
タ入力信号バッファ、 ２４…加算器、 ２５…２値バ
ッファ、 ２６…２値選択部、 ２７…誤差算出器、
２８…加算器、 ２９…比較器、 ３０…パスメトリッ
ク格納バッファ、 ３１…パスメトリック行列格納バッ
ファ、 ３２…パスメトリック列中最小値サーチ部、３
３…第１出力値サーチ部、 ３４…パスのつながる状態
検出部、 ３５…最小パスメトリック検出部、 ３６…
第２出力値サーチ部、 ３７…パスメトリック行列対応
出力値行列格納バッファ、 ３８…出力バッファ、 ４
１…ＦＦフィルタ、 ４２…ＦＢフィルタ、 ４３…複
素加算器、 ４４…誤差判定器、 ４５…スイッチ、
４６…トレーニング信号出力部、 ５１…Ａ／Ｄ変換
器、 ５２…受信バッファ、 ５３…フレーム同期部、
５４…順方向ＤＦＥ、 ５５…逆方向ＤＦＥ、 ５
６，５７…誤差バッファ、 ５８…比較器、 ５９…方
向制御器、 ６０，６１…出力バッファ、 ６２…スイ
ッチ11: serial / parallel converter, 12: data mapping unit, 13: first buffer, 14: second buffer, 15: third buffer, 16: first exclusive OR calculation unit, 17: second exclusive logic Sum calculator, 21 ... F
F filter, 22 FB filter, 23 FB filter input signal buffer, 24 adder, 25 binary buffer, 26 binary selector, 27 error calculator,
28 adder, 29 comparator, 30 path metric storage buffer, 31 path metric matrix storage buffer, 32 path metric column minimum value search unit, 3
3 First output value search unit 34 State detection unit for path connection 35 Minimum path metric detection unit 36 36
2nd output value search unit, 37: output value matrix storage buffer corresponding to path metric matrix, 38: output buffer, 4
1 FF filter, 42 FB filter, 43 complex adder, 44 error determiner, 45 switch
46: training signal output unit, 51: A / D converter, 52: reception buffer, 53: frame synchronization unit,
54: Forward DFE, 55: Reverse DFE, 5
6, 57: Error buffer, 58: Comparator, 59: Direction controller, 60, 61: Output buffer, 62: Switch
Claims (7)
ットを生成して前記データ部に付加し、更にトレーニン
グ信号を付加して送信し、 検波後の受信信号におけるトレーニング信号部より等化
器のタップ係数を算出し、 前記算出されたタップ係数を用いてデータ部の等化を行
い、等化の際算出される等化誤差を用いてパスメトリッ
ク行列を生成し、 前記パスメトリック行列を最終列から順にパスのつなが
るパスメトリック中最小値を探索してデータの最尤復号
を行い、 適応等化を実現することを特徴とする適応等化方法。1. A redundant bit is generated from a data part according to a generating polynomial, added to the data part, a training signal is further added and transmitted, and a tap coefficient of an equalizer is obtained from a training signal part in a detection signal after detection. Is calculated, the data portion is equalized using the calculated tap coefficients, a path metric matrix is generated using an equalization error calculated at the time of equalization, and the path metric matrix is sequentially arranged from the last column. An adaptive equalization method characterized by performing a maximum likelihood decoding of data by searching for a minimum value of a path metric to which a path is connected, thereby realizing adaptive equalization.
れたフレーム構造の信号が変調されて送信される送信機
において、 前記トレーニング信号を除いたデータ部分から、代数的
生成多項式に従って冗長ビットを生成し、前記データ部
分に付加する冗長ビット生成回路を備えることを特徴と
する送信機。2. A transmitter in which a signal having a frame structure in which a training signal is added to transmission data is modulated and transmitted, wherein a redundant bit is generated from a data portion excluding the training signal according to an algebraic generator polynomial; A transmitter comprising a redundant bit generation circuit for adding to the data portion.
３ビットの３ビットのパラレルに変換するシリアル／パ
ラレル変換器と、 前記シリアル／パラレル変換器からパラレルデータが出
力される毎に格納するビットをシフトする第１バッフ
ァ、第２バッファ、第３バッファと、 前記第２ビットと前記第１バッファに格納されたビット
とを入力し、排他的論理和を算出して前記第２バッファ
に出力する第１排他的論理和算出部と、 前記第３ビットと前記第２バッファに格納されたビット
とを入力し、排他的論理和を算出して前記第３バッファ
に出力する第２排他的論理和算出部と、 前記第１ビット、前記第２ビット、前記第３ビットの３
ビットと前記第３バッファに格納されたビットを冗長ビ
ットとして入力し、前記３ビットに前記冗長ビットを付
加して４ビットデータを符号化変調するために信号空間
上にマッピングするデータマッピング部とを備え、 前記第３バッファから出力される冗長ビットが前記第１
バッファに帰還して入力されるよう接続された冗長ビッ
ト生成回路であることを特徴とする請求項２記載の送信
機。3. A serial / parallel converter for converting input data from serial to first, second, and third bits of three bits in parallel, and a redundant bit generation circuit, comprising: A first buffer, a second buffer, and a third buffer for shifting a bit to be stored every time data is output; inputting the second bit and the bit stored in the first buffer; A first exclusive-OR calculating unit that calculates and outputs the third exclusive-OR to the second buffer; and inputs the third bit and the bit stored in the second buffer, calculates the exclusive-OR, and calculates the third exclusive OR. A second exclusive-OR calculating unit that outputs the result to the buffer, and a value of 3 of the first bit, the second bit, and the third bit
A data mapping unit for inputting the bits and the bits stored in the third buffer as redundant bits, and adding the redundant bits to the three bits and mapping them on a signal space for encoding and modulating 4-bit data. Wherein the redundant bit output from the third buffer is the first bit.
3. The transmitter according to claim 2, wherein the transmitter is a redundant bit generation circuit connected so as to be fed back to the buffer and input.
号を受信し、前記送信機の第１バッファ、第２バッフ
ァ、第３バッファに格納されたビットの値の状態につい
てパスメトリックを算出するパスメトリック算出回路
と、前記算出されたパスメトリックの行列であるパスメ
トリック行列から最小パスメトリック探索によって得ら
れた最尤復号結果を等化結果として出力する最小パスメ
トリック探索回路とを備えることを特徴とする受信機。4. A signal transmitted from the transmitter according to claim 3, and a path metric is calculated for a state of bit values stored in a first buffer, a second buffer, and a third buffer of the transmitter. And a minimum path metric search circuit that outputs a maximum likelihood decoding result obtained by a minimum path metric search from a path metric matrix that is a calculated path metric matrix as an equalization result. Features receiver.
における誤差を算出する各パス誤差算出手段と、前記各
パス誤差算出手段にて引き込まれた信号を保持するＦＢ
フィルタ入力信号バッファと、前記ＦＢフィルタ入力信
号バッファの信号を整合させるＦＢフィルタと、を状態
数に応じて備え、 前記各パス誤差算出手段から出力される誤差と以前得ら
れたパスメトリックとを加算する第１、第２、第３、第
４の加算器と、 前記第１、第２、第３、第４の加算器からの値を入力し
て比較し、最小の値をパスメトリックとして選択出力す
る比較器と、 前記比較器から入力されるパスメトリックを格納するパ
スメトリック格納バッファとを有するパスメトリック算
出回路を備えることを特徴とする請求項４記載の受信
機。5. A path metric calculation circuit comprising: an FF filter for matching a direct wave and a delayed wave; each path error calculation means for calculating an error in each path; and a signal introduced by each of the path error calculation means. FB that holds
A filter input signal buffer and an FB filter for matching the signal of the FB filter input signal buffer are provided according to the number of states, and an error output from each of the path error calculation means and a previously obtained path metric are added. The values from the first, second, third, and fourth adders are compared with the values from the first, second, third, and fourth adders, and the smallest value is selected as the path metric 5. The receiver according to claim 4, further comprising: a path metric calculation circuit having a comparator for outputting, and a path metric storage buffer for storing a path metric input from the comparator.
バッファと、 前記パスメトリック行列から最後列を選出し、当該列中
における最小値を検出して最小値状態信号を出力するパ
スメトリック列中最小値サーチ部と、 前記パスメトリック行列対応出力値を行列として格納す
るパスメトリック行列対応出力値行列格納バッファと、 前記最小値状態信号について前記パスメトリック行列対
応出力値行列格納バッファの出力値行列最後列から対応
する最後尾出力値を得る第１出力サーチ部と、 前記最小値状態信号からパスのつながる状態を検出して
選択候補状態信号を出力するパスのつながる状態検出部
と、 前記パスメトリック行列格納バッファから現パスメトリ
ック列を入力し、前記選択候補状態信号が示す状態につ
いてパスメトリック中最小値を検出する最小パスメトリ
ック検出部と、 前記パスメトリック中最小値に対応する出力値を前記パ
スメトリック行列対応出力値行列格納バッファから取得
する第２出力値サーチ部と、 前記最後尾出力値をバッファの最後尾に格納すると共に
前記第２出力値サーチ部で取得された出力値を前記最後
尾出力値の前に逆方向に順次格納する出力バッファとを
備え、 前記パスのつながる状態検出部が、前記最小パスメトリ
ック検出部で検出した前記パスメトリック中最小値を帰
還して次の列におけるパスのつながり先を検出するパス
のつながる状態検出部である最小パスメトリック探索回
路を備えることを特徴とする請求項４記載の受信機。6. A minimum path metric search circuit, a path metric matrix storage buffer for storing a path metric matrix, a last column selected from the path metric matrix, a minimum value in the column is detected, and a minimum value state signal is detected. A path metric column minimum value search unit that outputs a path metric matrix corresponding output value matrix storage buffer that stores the path metric matrix corresponding output value as a matrix; and a path metric matrix corresponding output value matrix for the minimum value state signal. A first output search unit for obtaining a corresponding last output value from the last column of the output value matrix of the storage buffer; and a connected state detection of a path for detecting a connected state of the path from the minimum value state signal and outputting a selection candidate state signal A current path metric column from the path metric matrix storage buffer; A minimum path metric detector for detecting a minimum value among path metrics for a state indicated by the state signal; a second output value for obtaining an output value corresponding to the minimum value among the path metrics from the path metric matrix corresponding output value matrix storage buffer A search unit, and an output buffer that stores the tail output value at the tail of the buffer and sequentially stores the output value obtained by the second output value search unit in the reverse direction before the tail output value. A minimum path metric detecting unit that feeds back a minimum value of the path metrics detected by the minimum path metric detecting unit and detects a path connecting destination in a next column. The receiver according to claim 4, further comprising a path metric search circuit.
係数を算出するのに、データ前後のトレーニング信号に
よって算出された等化器のタップ係数の線形補間で算出
された値を用いる内挿補間型簡略化等化方法を使用する
ことを特徴とする請求項１記載の適応等化方法。7. An interpolation interpolation type using a value calculated by linear interpolation of an equalizer tap coefficient calculated by a training signal before and after data to calculate a tap coefficient of an equalizer from a training signal part. 2. The adaptive equalization method according to claim 1, wherein a simplified equalization method is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5391798A JPH11251980A (en) | 1998-03-05 | 1998-03-05 | Adaptive equalization method, transmitter and receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5391798A JPH11251980A (en) | 1998-03-05 | 1998-03-05 | Adaptive equalization method, transmitter and receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251980A true JPH11251980A (en) | 1999-09-17 |
Family
ID=12956074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5391798A Pending JPH11251980A (en) | 1998-03-05 | 1998-03-05 | Adaptive equalization method, transmitter and receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251980A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065393A (en) * | 2007-09-05 | 2009-03-26 | Toyota Central R&D Labs Inc | Demodulation method and device |
| JP2012227969A (en) * | 2007-05-29 | 2012-11-15 | Hitachi Kokusai Electric Inc | Equalizer |
-
1998
- 1998-03-05 JP JP5391798A patent/JPH11251980A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012227969A (en) * | 2007-05-29 | 2012-11-15 | Hitachi Kokusai Electric Inc | Equalizer |
| JP2009065393A (en) * | 2007-09-05 | 2009-03-26 | Toyota Central R&D Labs Inc | Demodulation method and device |
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