JPH11251536A - Manufacture of semiconductor device - Google Patents
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- JPH11251536A JPH11251536A JP10064782A JP6478298A JPH11251536A JP H11251536 A JPH11251536 A JP H11251536A JP 10064782 A JP10064782 A JP 10064782A JP 6478298 A JP6478298 A JP 6478298A JP H11251536 A JPH11251536 A JP H11251536A
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- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願の発明は、メモリ混載論
理素子等の様に密なパターンと疎なパターンとの両方を
含む半導体装置の製造方法に関するものである。The present invention relates to a method of manufacturing a semiconductor device including both a dense pattern and a sparse pattern such as a memory embedded logic element.
【０００２】[0002]
【従来の技術】半導体装置の製造に際しては、フォトマ
スク上のパターンをリソグラフィでレジストに転写し、
このレジストをマスクにして被エッチング層をエッチン
グすることが多い。ところで、半導体装置の微細化に伴
って、リソグラフィにおける露光波長よりも微細な線幅
やホール径が要求される様になってきている。例えば、
波長が２４８ｎｍであるＫｒＦエキシマレーザ光を用い
て０．２４μｍ以下の線幅やホール径を実現することが
要求されている。2. Description of the Related Art In manufacturing a semiconductor device, a pattern on a photomask is transferred to a resist by lithography.
The layer to be etched is often etched using this resist as a mask. By the way, with the miniaturization of semiconductor devices, a line width and a hole diameter finer than an exposure wavelength in lithography have been required. For example,
It is required to realize a line width and a hole diameter of 0.24 μm or less using a KrF excimer laser beam having a wavelength of 248 nm.
【０００３】この様に露光波長よりも微細な線幅やホー
ル径を実現するリソグラフィ技術として、以下の技術が
従来から知られている。まず、第１に、斜入射照明技術
が知られている。この斜入射照明技術には、光源の形状
によって、４つ穴照明、輪帯照明、ハーフトーン輪帯照
明、変形照明等の技術があり、何れの技術も密なパター
ンの転写性能が向上する。As the lithography technique for realizing a line width and a hole diameter smaller than the exposure wavelength as described above, the following techniques are conventionally known. First, oblique incidence illumination technology is known. Depending on the shape of the light source, this oblique incidence illumination technique includes techniques such as four-hole illumination, annular illumination, halftone annular illumination, and modified illumination, and all techniques improve the transfer performance of dense patterns.
【０００４】第２に、位相シフト法が知られている。こ
の位相シフト法には、ハーフトーン方式、レベンソン方
式、リム方式、クロムレス方式等がある。ハーフトーン
方式及びリム方式はホールパターンの転写に有効であ
り、レベンソン方式は密なパターンの転写に有効であ
り、クロムレス方式は疎なパターンの転写に有効であ
る。[0004] Second, a phase shift method is known. The phase shift method includes a halftone method, a Levenson method, a rim method, a chromeless method, and the like. The halftone method and the rim method are effective for transferring a hole pattern, the Levenson method is effective for transferring a dense pattern, and the chromeless method is effective for transferring a sparse pattern.
【０００５】第３に、ハーフトーン位相シフト方式と輪
帯照明との組み合わせが知られている。この組み合わせ
は、疎なパターンの転写性能を低下させることなく、密
なパターンの転写性能を向上させることができる。第４
に、補助パターン方式が知られている。この補助パター
ン方式では、レチクル上の疎なパターンに補助パターン
を付加することによって、疎なパターンでも密なパター
ン並みの転写性能を得ることができる。Third, a combination of a halftone phase shift method and an annular illumination is known. This combination can improve the transfer performance of a dense pattern without lowering the transfer performance of a sparse pattern. 4th
In addition, an auxiliary pattern method is known. In this auxiliary pattern method, by adding an auxiliary pattern to a sparse pattern on a reticle, transfer performance similar to that of a dense pattern can be obtained even with a sparse pattern.
【０００６】第５に、高コントラストレジストと称され
ていて露光部と未露光部との溶解速度比が大きいレジス
トを用いることによって、密なパターンの転写性能を向
上させる技術がある。第６に、コントラストが適切に調
整されたレジストと称されていて露光部と未露光部との
溶解速度比が所望のパターンに合致されているレジスト
を用いることによって、疎なパターンの転写性能を向上
させる技術がある。Fifth, there is a technique for improving the transfer performance of a dense pattern by using a resist which is called a high contrast resist and has a large dissolution rate ratio between an exposed portion and an unexposed portion. Sixth, the transfer performance of a sparse pattern is improved by using a resist that is referred to as a resist whose contrast is appropriately adjusted and the dissolution rate ratio between an exposed portion and an unexposed portion matches a desired pattern. There are techniques to improve.
【０００７】従って、従来、例えば露光波長よりも微細
な幅の配線を形成する場合は、パターンが密なメモリ素
子等の製造に際しては輪帯照明またはレベンソン方式位
相シフト法または高コントラストレジストを用いること
が多く、パターンが疎な論理素子等の製造に際してはコ
ントラストが適切に調整されたレジストを用いることが
多かった。Therefore, conventionally, for example, in the case of forming a wiring having a width finer than the exposure wavelength, a ring illumination, a Levenson type phase shift method, or a high contrast resist is used for manufacturing a memory element having a dense pattern. In many cases, a resist whose contrast is appropriately adjusted is used when manufacturing a logic element having a sparse pattern.
【０００８】[0008]
【発明が解決しようとする課題】パターンが密なメモリ
素子等のみから成る半導体装置やパターンが疎な論理素
子等のみから成る半導体装置を製造する場合は、上述の
従来の方法でも特に支障はない。しかし、近年において
は、半導体装置自体にシステムとしての機能を持たせた
メモリ混載論理素子から成る半導体装置等が製造される
様になってきている。In the case of manufacturing a semiconductor device consisting only of memory elements or the like having a dense pattern or a semiconductor device consisting only of a logic element or the like having a sparse pattern, the conventional method described above does not cause any particular problem. . However, in recent years, a semiconductor device or the like including a memory embedded logic element in which a semiconductor device itself has a function as a system has been manufactured.
【０００９】ところが、メモリ混載論理素子のメモリ部
のパターンは密であり、論理部のパターンは疎であるの
で、メモリ混載論理素子から成る半導体装置には密なパ
ターンと疎なパターンとが混在している。However, since the pattern of the memory portion of the memory-embedded logic element is dense and the pattern of the logic portion is sparse, a dense pattern and a sparse pattern are mixed in the semiconductor device including the memory-embedded logic element. ing.
【００１０】そして、上述の従来の方法は、密なパター
ンの転写と疎なパターンの転写とに対してトレードオフ
の関係にあることが多いので、密なパターンも疎なパタ
ーンも共に露光波長よりも微細な半導体装置を製造する
ことが困難であった。例えば、斜入射照明技術では、密
なパターンの転写性能が向上するが、疎なパターンの転
写性能が特に焦点深度において低下する。In the above-described conventional method, there is often a trade-off relationship between the transfer of a dense pattern and the transfer of a sparse pattern. However, it has been difficult to manufacture a fine semiconductor device. For example, in the oblique incidence illumination technique, the transfer performance of a dense pattern is improved, but the transfer performance of a sparse pattern is reduced particularly at the depth of focus.
【００１１】また、レベンソン方式位相シフト法では、
パターンの寸法Ｓに対してパターンのピッチＰが Ｐ＝２Ｓ でパターンが密な場合に最も顕著な効果が得られるが、 ２Ｓ＜Ｐ≦３Ｓ においてはＰの値によって効果が著しく異なり、更に、 Ｐ≧３Ｓ でパターンが疎な場合には効果が得られない。In the Levenson type phase shift method,
The most remarkable effect is obtained when the pattern pitch P is P = 2S with respect to the pattern dimension S and the pattern is dense. However, when 2S <P ≦ 3S, the effect is significantly different depending on the value of P. If ≧ 3S and the pattern is sparse, no effect is obtained.
【００１２】また、ハーフトーン位相シフト方式と輪帯
照明との組み合わせは、疎なパターンの転写性能を低下
させることなく、密なパターンの転写性能を向上させる
ことができるが、疎なパターンの転写性能は向上しな
い。The combination of the halftone phase shift system and the annular illumination can improve the transfer performance of a dense pattern without deteriorating the transfer performance of a sparse pattern. Performance does not improve.
【００１３】また、位相シフト方式を用いる場合は、所
望の転写性能を得るために、パーシャルコヒーレンシー
（σ）を小さくすることによって光の可干渉性を向上さ
せて転写することが多い。しかし、この様にすると、結
像レンズ系に残存しているコマ収差による影響が増大し
て、パターンの変形や位置ずれを生じるという欠点もあ
る。When the phase shift method is used, in order to obtain a desired transfer performance, transfer is often performed by improving the coherence of light by reducing the partial coherency (σ). However, in this case, there is a disadvantage that the influence of the coma aberration remaining in the imaging lens system is increased and the pattern is deformed or displaced.
【００１４】また、メモリ混載論理素子にはＤＲＡＭや
ＳＲＡＭやフラッシュＥＥＰＲＯＭ等の数種類の異なる
メモリが同時に搭載される場合が多く、斜入射照明技術
や位相シフト方式を用いると、夫々のメモリにおけるパ
ターンの配置によって斜入射照明や位相シフトの効果が
異なる。このため、光近接効果補正の評価パラメータ数
が増大して、レチクルの作製におけるデータ処理の負荷
が著しく増大するという問題もある。In many cases, several different memories such as a DRAM, an SRAM, and a flash EEPROM are simultaneously mounted on a memory-embedded logic element. When an oblique incidence illumination technique or a phase shift method is used, the pattern of each memory is changed. The effect of oblique incidence illumination and phase shift differs depending on the arrangement. For this reason, there is a problem that the number of evaluation parameters for the optical proximity effect correction increases, and the load of data processing in manufacturing the reticle increases significantly.
【００１５】また、レチクル上の疎なパターンに補助パ
ターンを付加する補助パターン方式では、半導体装置の
回路設計への制約が大きく且つレチクルの作製において
欠陥検査が非常に困難である等の課題が多いので、この
補助パターン方式を半導体装置の製造に実際に適用する
ことは困難である。Further, the auxiliary pattern method of adding an auxiliary pattern to a sparse pattern on a reticle has many problems such as a great restriction on circuit design of a semiconductor device and an extremely difficult defect inspection in the manufacture of a reticle. Therefore, it is difficult to actually apply the auxiliary pattern method to the manufacture of a semiconductor device.
【００１６】また、リソグラフィで用いられる結像レン
ズの開口数をＮＡ、露光波長をλとしたときに、パター
ンの寸法Ｓを ｋ1 ＝Ｓ×（ＮＡ／λ） の関係式によるｋ1 で表した場合に、 ｋ1 ≦０．６ となる値を要求されるに伴って、密なパターンの転写に
適している高コントラストレジストの性能と疎なパター
ンの転写に適しているコントラストが適切に調整された
レジストの性能とを両立させることが益々困難になって
きている。Further, the numerical aperture of the imaging lens used in lithography NA, when the exposure wavelength is lambda, the dimension S of the pattern in k 1 = k 1 by the relational expression S × (NA / λ) Table In this case, the value of k 1 ≦ 0.6 is required, and the performance of high-contrast resist suitable for transfer of dense patterns and the contrast suitable for transfer of sparse patterns are appropriately adjusted. It is becoming more and more difficult to achieve both the performance of the resist and the performance of the resist.
【００１７】例えば、Ｓ＝０．１８μｍの線幅では、Ｎ
Ａ＝０．６及びλ＝０．２４８μｍとして、ｋ1 ＝０．
４４になるが、この様な値のｋ1 で密なパターンと疎な
パターンとの両方に適したコントラストを有するレジス
トを作製することは非常に困難である。For example, for a line width of S = 0.18 μm, N
Assuming that A = 0.6 and λ = 0.248 μm, k 1 = 0.
Becomes 44, it is very difficult to form a resist having a contrast that is suitable for both the dense pattern and sparse pattern k 1 of such value.
【００１８】従って、本願の発明は、露光波長よりも微
細で且つ密なパターンと露光波長よりも微細で且つ疎な
パターンとの両方を含む半導体装置を製造することがで
きる半導体装置の製造方法を提供することを目的として
いる。Therefore, the present invention provides a method of manufacturing a semiconductor device capable of manufacturing a semiconductor device including both a pattern finer and denser than the exposure wavelength and a pattern finer and sparser than the exposure wavelength. It is intended to provide.
【００１９】[0019]
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法では、第１及び第２の領域における被エッ
チング層をエッチングする際のマスクにする第１及び第
２のマスク層を形成するために夫々別個の第１及び第２
のリソグラフィを実行しているので、これら第１及び第
２のリソグラフィの実行時に露光方法やマスク層の材料
等について夫々別個の条件を採用することができる。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein first and second mask layers are formed as masks for etching a layer to be etched in the first and second regions. Separate first and second
Since the first lithography is performed, different conditions can be adopted for the exposure method and the material of the mask layer when the first and second lithography are performed.
【００２０】このため、被エッチング層を第１及び第２
の領域で夫々露光波長よりも微細で且つ密なパターン及
び露光波長よりも微細で且つ疎なパターンにエッチング
する場合に、第１及び第２のリソグラフィの実行時に夫
々のパターンの形成に適した条件を採用することがで
き、露光波長よりも微細で且つ密なパターンの第１のマ
スク層と露光波長よりも微細で且つ疎なパターンの第２
のマスク層とを被エッチング層上に高精度に形成するこ
とができる。For this reason, the layer to be etched is first and second layers.
Conditions suitable for forming the respective patterns at the time of performing the first and second lithography in the case of etching into a pattern finer and denser than the exposure wavelength and a pattern finer and sparser than the exposure wavelength in the respective regions The first mask layer having a finer and denser pattern than the exposure wavelength and the second masker having a finer and sparse pattern than the exposure wavelength can be used.
Can be formed on the layer to be etched with high precision.
【００２１】しかも、第１及び第２のマスク層をマスク
にして第１及び第２の領域における被エッチング層を同
時にエッチングするので、第１の領域に対するエッチン
グと第２の領域に対するエッチングとで条件が変動しな
くて、被エッチング層を高精度にエッチングすることが
できる。Moreover, since the layers to be etched in the first and second regions are simultaneously etched using the first and second mask layers as masks, the conditions for etching the first region and the etching for the second region are different. Does not change, and the layer to be etched can be etched with high accuracy.
【００２２】請求項２に係る半導体装置の製造方法で
は、第１のレジストを硬化させるので、第１のレジスト
よりも上層で第２のレジストに対して第１のリソグラフ
ィを実行しても、また、第１のマスク層のパターンの第
１のレジストが第１の領域に存在している状態で第３の
レジストに対して第２のリソグラフィを実行しても、共
に第１のレジストは加工されずに残る。In the method for manufacturing a semiconductor device according to the second aspect, the first resist is cured, so that the first lithography is performed on the second resist in a layer above the first resist, If the second lithography is performed on the third resist in a state where the first resist of the pattern of the first mask layer is present in the first region, the first resist is processed together. Remains without.
【００２３】しかも、第１のレジスト上に中間層を形成
するので、この中間層の材料を選択することによって、
第２のレジストをマスクにしてエッチングした中間層を
更にマスクにして第１のレジストをエッチングすること
が可能である。従って、第１のレジストから成る第１の
マスク層と第３のレジストから成る第２のマスク層とを
夫々第１及び第２の領域に同時に存在させることができ
る。Further, since the intermediate layer is formed on the first resist, by selecting the material of the intermediate layer,
The first resist can be etched using the intermediate layer etched using the second resist as a mask as a mask. Therefore, the first mask layer made of the first resist and the second mask layer made of the third resist can be simultaneously present in the first and second regions, respectively.
【００２４】また、第１及び第３のレジストが共にレジ
ストであるので、これら第１のレジストから成る第１の
マスク層と第３のレジストから成る第２のマスク層とを
被エッチング層のエッチング後に同時に除去することが
できる。Further, since both the first and third resists are resists, the first mask layer made of the first resist and the second mask layer made of the third resist are etched with respect to the layer to be etched. Later it can be removed simultaneously.
【００２５】[0025]
【発明の実施の形態】以下、ＤＲＡＭ及びＳＲＡＭを含
むメモリ部とＭＰＵやＡＳＩＣ等を含む論理部とを有す
るメモリ混載論理素子の製造に適用した本願の発明の第
１及び第２実施形態を、図１〜４を参照しながら説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, first and second embodiments of the present invention applied to the manufacture of a memory embedded logic element having a memory section including a DRAM and an SRAM and a logic section including an MPU and an ASIC will be described. This will be described with reference to FIGS.
【００２６】まず、線幅が０．１８μｍのゲート電極を
形成する第１実施形態を説明する。この第１実施形態で
は、図１（ａ）に示す様に、Ｓｉ基板１１に素子分離領
域（図示せず）を形成した後、メモリ部１２と論理部１
３との両方の素子活性領域の表面にゲート絶縁膜として
のＳｉＯ2 膜１４を形成する。そして、図１（ｂ）に示
す様に、ＳｉＨ4 を用いたＣＶＤ法で厚さ０．２５μｍ
の多結晶Ｓｉ膜１５を堆積させる。First, a first embodiment for forming a gate electrode having a line width of 0.18 μm will be described. In the first embodiment, as shown in FIG. 1A, after forming an element isolation region (not shown) in a Si substrate 11, a memory unit 12 and a logic unit 1 are formed.
An SiO 2 film 14 as a gate insulating film is formed on the surface of both element active regions. Then, as shown in FIG. 1B, a thickness of 0.25 μm is formed by a CVD method using SiH 4.
Is deposited.
【００２７】次に、図１（ｃ）に示す様に、厚さ０．０
５５μｍの下置き反射防止膜１６を回転塗布する。その
後、図１（ｄ）に示す様に、ノボラック樹脂から成る厚
さ０．５μｍのレジスト１７を回転塗布した後、温度が
２００℃で時間が３００秒間のハードベークでレジスト
１７中の溶剤を蒸発させて、このレジスト１７を硬化さ
せる。そして、図１（ｅ）に示す様に、ＳｉＯ2 ターゲ
ットとＡｒガスとを用いるスパッタ法で、厚さ０．０５
μｍのＳｉＯ2 膜１８を堆積させる。Next, as shown in FIG.
A 55 μm underlying anti-reflection film 16 is spin-coated. Thereafter, as shown in FIG. 1D, a resist 17 made of novolak resin having a thickness of 0.5 μm is spin-coated, and then the solvent in the resist 17 is evaporated by hard baking at a temperature of 200 ° C. for a time of 300 seconds. Then, the resist 17 is cured. Then, as shown in FIG. 1 (e), by a sputtering method using a SiO 2 target and Ar gas, thickness 0.05
A μm SiO 2 film 18 is deposited.
【００２８】次に、図２（ａ）に示す様に、ポリハイド
ロキシスチレンにアセタール系の保護基が付加されてお
り高いコントラストが得られるレジスト２１を０．５５
μｍの厚さに回転塗布する。そして、斜入射照明光源で
はない通常のＫｒＦエキシマレーザ光源や縮小レンズ系
等を有する縮小投影露光装置に、メモリ部１２のゲート
電極のパターンが５倍に拡大されているレチクル２２を
装填し、開口数０．５５及びパーシャルコヒーレンシー
０．５５の条件でレジスト２１を露光する。Next, as shown in FIG. 2A, a resist 21 having a high contrast obtained by adding an acetal-based protecting group to polyhydroxystyrene is used.
Spin-coat to a thickness of μm. Then, the reticle 22 in which the pattern of the gate electrode of the memory unit 12 is magnified 5 times is loaded into a normal KrF excimer laser light source which is not an oblique incidence illumination light source or a reduction projection exposure apparatus having a reduction lens system. The resist 21 is exposed under the conditions of the number 0.55 and the partial coherency 0.55.
【００２９】ゲート電極の線幅仕様は既述の様に０．１
８μｍ程度であるが、メモリ部１２ではゲート電極のパ
ターンが密であり、ゲート電極の線幅をＳとすると、メ
モリ部１２に形成すべきゲート電極のピッチＰは、Ｐ≦
３Ｓである。The line width specification of the gate electrode is 0.1 as described above.
It is about 8 μm, but the pattern of the gate electrode in the memory unit 12 is dense, and if the line width of the gate electrode is S, the gate electrode pitch P to be formed in the memory unit 12 is P ≦
3S.
【００３０】高いコントラストが得られるレジスト２１
はメモリ部１２におけるこの様に密なゲート電極のパタ
ーンの転写に適しているので、ゲート電極の線幅仕様が
０．１８±０．０２μｍの範囲とすると、２２ｍｍ角の
チップ内で０．６μｍの焦点深度と８％の露光裕度とを
確保することができる。Resist 21 from which high contrast can be obtained
Is suitable for transferring such a dense gate electrode pattern in the memory section 12, so that if the line width specification of the gate electrode is in the range of 0.18 ± 0.02 μm, it is 0.6 μm in a 22 mm square chip. And an exposure margin of 8%.
【００３１】また、ノボラック樹脂から成るレジスト１
７は波長０．２４８μｍの光を吸収するので、レジスト
２１の露光に際して下地からの反射の影響がなく、良好
なパターンの潜像がレジスト２１に形成される。なお、
論理部１３は全面が露光される。A resist 1 made of novolak resin
7 absorbs light having a wavelength of 0.248 μm, so that the resist 21 is not affected by reflection from the underlying layer when the resist 21 is exposed, and a latent image having a good pattern is formed on the resist 21. In addition,
The logic unit 13 is entirely exposed.
【００３２】次に、図２（ｂ）に示す様に、レジスト２
１を現像して、メモリ部１２におけるゲート電極のパタ
ーンを得ると共に論理部１３のレジスト２１を除去す
る。そして、図２（ｃ）に示す様に、レジスト２１をマ
スクにして、ＳｉＦ4 及びＡｒガスを用いるＲＩＥをＳ
ｉＯ2 膜１８に施して、レジスト２１のパターンをＳｉ
Ｏ2 膜１８に転写する。なお、論理部１３のＳｉＯ2 膜
１８は除去される。Next, as shown in FIG.
1 is developed to obtain a gate electrode pattern in the memory unit 12 and the resist 21 in the logic unit 13 is removed. Then, as shown in FIG. 2C, RIE using SiF 4 and Ar gas is performed using the resist 21 as a mask.
The pattern of the resist 21 is formed on the SiO 2 film 18 by Si.
Transfer to the O 2 film 18. Note that the SiO 2 film 18 of the logic section 13 is removed.
【００３３】次に、図２（ｄ）に示す様に、レジスト２
１及びＳｉＯ2 膜１８をマスクにして、Ｏ2 及びＡｒガ
スを用いるＥＣＲプラズマエッチングをレジスト１７に
施す。このエッチングでは、異方性プラズマを用いるの
で、レジスト１７を垂直な断面形状に加工することがで
きる。なお、論理部１３のレジスト１７は除去され、レ
ジスト２１もエッチングの進行に伴って除去される。Next, as shown in FIG.
Using the mask 1 and the SiO 2 film 18 as a mask, the resist 17 is subjected to ECR plasma etching using O 2 and Ar gas. In this etching, since the anisotropic plasma is used, the resist 17 can be processed into a vertical sectional shape. Note that the resist 17 of the logic unit 13 is removed, and the resist 21 is also removed as the etching proceeds.
【００３４】次に、図３（ａ）に示す様に、ポリハイド
ロキシスチレンにアセタール系及びＢＯＣ系の保護基が
付加されておりコントラストを調整し易いレジスト２３
を０．６２μｍの厚さに回転塗布する。そして、論理部
１３のゲート電極のパターンが５倍に拡大されているレ
チクル２４を用いて、レジスト２１を露光した場合と同
様の縮小投影露光装置及び条件でレジスト２３を露光す
る。Next, as shown in FIG. 3A, a resist 23 in which acetal-based and BOC-based protecting groups are added to polyhydroxystyrene to easily adjust the contrast.
Is spin-coated to a thickness of 0.62 μm. Then, the resist 23 is exposed by using a reticle 24 in which the pattern of the gate electrode of the logic unit 13 is magnified five times, using the same reduced projection exposure apparatus and under the same conditions as when the resist 21 is exposed.
【００３５】論理部１３ではゲート電極のパターンが疎
であり、ゲート電極の線幅をＳとすると、論理部１３に
形成すべきゲート電極のピッチＰは、 Ｐ＞３Ｓ である。In the logic section 13, the pattern of the gate electrode is sparse. If the line width of the gate electrode is S, the pitch P of the gate electrode to be formed in the logic section 13 is P> 3S.
【００３６】コントラストを調整し易いレジスト２３は
論理部１３におけるこの様に疎なゲート電極のパターン
の転写に適しているので、レジスト２１を露光した場合
と同様の焦点深度及び露光裕度を確保することができ
る。また、レジスト２３の下地に下置き反射防止膜１６
を予め塗布してあるので、レジスト２３の露光に際して
下地からの反射の影響がなく、良好なパターンの潜像が
レジスト２３に形成される。なお、メモリ部１２は全面
が露光される。Since the resist 23 whose contrast can be easily adjusted is suitable for transferring such a sparse pattern of the gate electrode in the logic section 13, the same depth of focus and exposure latitude as when the resist 21 is exposed are ensured. be able to. The underlying anti-reflection film 16 is placed under the resist 23.
Is applied in advance, so that there is no influence of reflection from the base during exposure of the resist 23, and a latent image having a good pattern is formed on the resist 23. The entire surface of the memory unit 12 is exposed.
【００３７】次に、図３（ｂ）に示す様に、レジスト２
３を現像して、論理部１３におけるゲート電極のパター
ンを得ると共にメモリ部１２のレジスト２３を除去す
る。ここまでで、メモリ部１２におけるゲート電極のパ
ターンがレジスト１７及びＳｉＯ2 膜１８で形成され、
論理部１３におけるゲート電極のパターンがレジスト２
３で形成される。Next, as shown in FIG.
3 is developed to obtain a gate electrode pattern in the logic unit 13 and to remove the resist 23 in the memory unit 12. Up to this point, the pattern of the gate electrode in the memory section 12 is formed by the resist 17 and the SiO 2 film 18,
The pattern of the gate electrode in the logic unit 13 is the resist 2
3 is formed.
【００３８】次に、図３（ｃ）に示す様に、レジスト１
７及びＳｉＯ2 膜１８とレジスト２３とをマスクにし
て、下置き反射防止膜１６をエッチングする。そして、
図３（ｄ）に示す様に、レジスト１７、２３をマスクに
して、Ｃｌ2 とＯ2 との混合ガスを用いるＥＣＲエッチ
ングを多結晶Ｓｉ膜１５に施して、レジスト１７、２３
のパターンを多結晶Ｓｉ膜１５に転写する。なお、メモ
リ部１２のＳｉＯ2 膜１８はエッチングの進行に伴って
除去される。Next, as shown in FIG.
The underlying anti-reflection film 16 is etched using the mask 7 and the SiO 2 film 18 and the resist 23 as a mask. And
As shown in FIG. 3D, the polycrystalline Si film 15 is subjected to ECR etching using a mixed gas of Cl 2 and O 2 using the resists 17 and 23 as a mask.
Is transferred to the polycrystalline Si film 15. Note that the SiO 2 film 18 of the memory unit 12 is removed as the etching progresses.
【００３９】次に、図３（ｅ）に示す様に、Ｏ2 プラズ
マ中における灰化でレジスト１７、２３及び下置き反射
防止膜１６を除去して、多結晶Ｓｉ膜１５から成るゲー
ト電極をメモリ部１２及び論理部１３に形成する。そし
て、図示されてはいないが、更に従来公知の工程を実行
して、この半導体装置を完成させる。Next, as shown in FIG. 3E, the resists 17, 23 and the underlying anti-reflection film 16 are removed by ashing in O 2 plasma, and the gate electrode made of the polycrystalline Si film 15 is removed. It is formed in the memory unit 12 and the logic unit 13. Then, although not shown, conventionally known steps are further performed to complete the semiconductor device.
【００４０】図４は、メモリ部１２の多結晶Ｓｉ膜１５
と論理部１３の多結晶Ｓｉ膜１５との接続部におけるレ
ジスト１７、２３のパターンを示している。以上の第１
実施形態では、レチクル２２を用いてパターニングした
レジスト２１をマスクにしてレジスト１７をエッチング
し、また、レチクル２４を用いてレジスト２３をパター
ニングするので、レチクル２２とレチクル２４との合わ
せずれのために、レジスト１７とレジスト２３との間に
最大で０．０９μｍ程度のずれが生じる。FIG. 4 shows the polycrystalline Si film 15 of the memory section 12.
4 shows patterns of resists 17 and 23 at a connection portion between the logic portion 13 and the polycrystalline Si film 15. The above first
In the embodiment, the resist 17 is etched using the resist 21 patterned using the reticle 22 as a mask, and the resist 23 is patterned using the reticle 24. Therefore, due to misalignment between the reticle 22 and the reticle 24, A maximum shift of about 0.09 μm occurs between the resist 17 and the resist 23.
【００４１】しかし、図４に示す様に例えばレジスト２
３の一端部をレジスト１７の一端部で取り囲む様にレジ
スト１７、２３をパターニングすれば、図４（ａ）の様
に合わせずれがない場合は勿論のこと、図４（ｂ）の様
に合わせずれΔがある場合にも、メモリ部１２の多結晶
Ｓｉ膜１５と論理部１３の多結晶Ｓｉ膜１５との接続が
確保される。However, as shown in FIG.
If the resists 17 and 23 are patterned so as to surround one end of the resist 3 with one end of the resist 17, not only when there is no misalignment as shown in FIG. 4A, but also as shown in FIG. Even when there is a shift Δ, the connection between the polycrystalline Si film 15 of the memory unit 12 and the polycrystalline Si film 15 of the logic unit 13 is ensured.
【００４２】次に、線幅が０．１５μｍのゲート電極を
形成する第２実施形態を説明する。この第２実施形態
も、図２（ａ）に示した様にレジスト２１を回転塗布す
るまでは、上述の第１実施形態と実質的に同様の工程を
実行する。しかし、この第２実施形態では、その後、斜
入射照明光源としてのＫｒＦエキシマレーザ光源や縮小
レンズ系等を有する縮小投影露光装置にレチクル２２を
装填し、開口数０．６０及びパーシャルコヒーレンシー
０．６０の条件でレジスト２１を露光する。Next, a second embodiment for forming a gate electrode having a line width of 0.15 μm will be described. In the second embodiment, substantially the same steps as those in the first embodiment are performed until the resist 21 is spin-coated as shown in FIG. 2A. However, in the second embodiment, after that, the reticle 22 is loaded in a reduction projection exposure apparatus having a KrF excimer laser light source or a reduction lens system as an oblique incidence illumination light source, and a numerical aperture of 0.60 and a partial coherency of 0.60. The resist 21 is exposed under the following conditions.
【００４３】この第２実施形態におけるレジスト２１の
露光でも、ゲート電極の線幅仕様が０．１５±０．０２
μｍの範囲とすると、２２ｍｍ角のチップ内で０．６μ
ｍの焦点深度と８％の露光裕度とを確保することができ
る。その後、図３（ａ）に示した様にレジスト２３を回
転塗布するまでは、再び上述の第１実施形態と実質的に
同様の工程を実行する。In the exposure of the resist 21 in the second embodiment, the line width specification of the gate electrode is 0.15 ± 0.02.
μm range, 0.6 μm in a 22 mm square chip
m depth of focus and 8% exposure latitude can be ensured. Thereafter, until the resist 23 is spin-coated as shown in FIG. 3A, substantially the same steps as those in the first embodiment are executed again.
【００４４】しかし、この第２実施形態では、その後、
レチクル２４を用いて、レジスト２１を露光した場合と
同様の縮小投影露光装置及び条件でレジスト２３を露光
する。そして、その後は、再び上述の第１実施形態と実
質的に同様の工程を実行して、この半導体装置を完成さ
せる。However, in the second embodiment,
Using the reticle 24, the resist 23 is exposed by the same reduced projection exposure apparatus and under the same conditions as when the resist 21 is exposed. After that, substantially the same steps as those in the first embodiment are executed again to complete the semiconductor device.
【００４５】なお、以上の第１及び第２実施形態ではメ
モリ部１２がＤＲＡＭ及びＳＲＡＭを含む半導体装置を
製造したが、メモリ部１２がＦｅＲＡＭやフラッシュＥ
ＥＰＲＯＭ等を含む半導体装置の製造にも本願の発明を
適用することができる。また、上述の第１及び第２実施
形態ではゲート電極を形成したが、密なパターンと疎な
パターンとが混在していれば、素子分離領域や金属配線
やコンタクトホールやビアホール等の形成にも本願の発
明を適用することができる。Although the semiconductor device including the DRAM and the SRAM is manufactured for the memory unit 12 in the first and second embodiments, the memory unit 12 may be formed of a FeRAM or a flash memory.
The invention of the present application can be applied to the manufacture of a semiconductor device including an EPROM and the like. In the above-described first and second embodiments, the gate electrode is formed. However, if a dense pattern and a sparse pattern are mixed, it is also possible to form an element isolation region, a metal wiring, a contact hole, a via hole, and the like. The invention of the present application can be applied.
【００４６】また、上述の第１及び第２実施形態では露
光のためにＫｒＦエキシマレーザ光を用いたが、ｉ線や
ＡｒＦエキシマレーザ光やＸ線や真空紫外線等を用いる
場合でも、フレネル回折等のために密なパターンと疎な
パターンとで転写性能が互いに異なるときは、本願の発
明を適用することができる。In the first and second embodiments, KrF excimer laser light is used for exposure. However, even when i-line, ArF excimer laser light, X-ray, vacuum ultraviolet light, or the like is used, Fresnel diffraction or the like is used. For this reason, when the transfer performance differs between a dense pattern and a sparse pattern, the present invention can be applied.
【００４７】また、メモリ部１２における密なゲート電
極のパターンを形成するために、上述の第１実施形態で
は高いコントラストが得られるレジスト２１を用い、第
２実施形態では高いコントラストが得られるレジスト２
１と斜入射照明技術との組み合わせを用いたが、斜入射
照明技術のみや、レベンソン方式位相シフト法のみや、
斜入射照明技術とハーフトーン方式位相シフト法との組
み合わせ等を用いてもよい。In order to form a dense gate electrode pattern in the memory section 12, the first embodiment uses the resist 21 having a high contrast, and the second embodiment uses the resist 2 having a high contrast.
1 and a combination of the oblique incidence illumination technology, but only the oblique incidence illumination technology, only the Levenson type phase shift method,
A combination of the oblique illumination technique and the halftone phase shift method may be used.
【００４８】また、論理部１３における疎なゲート電極
のパターンを形成するために、上述の第１及び第２実施
形態ではコントラストを調整し易いレジスト２３を用い
たが、補助パターン方式や、クロムレス方式位相シフト
法や、レチクル上のパターンを境に位相を１８０°異な
らせた位相シフト法等を用いてもよい。In order to form a sparse gate electrode pattern in the logic section 13, the resist 23 whose contrast is easily adjusted is used in the first and second embodiments. However, the auxiliary pattern method and the chromeless method are used. A phase shift method, a phase shift method in which the phase is changed by 180 ° with respect to a pattern on the reticle, or the like may be used.
【００４９】また、上述の第１及び第２実施形態では、
メモリ部１２における密なゲート電極のパターンのレジ
スト１７を加工した後に論理部１３における疎なゲート
電極のパターンのレジスト２３を加工しているが、これ
らの順序は逆でもよい。In the first and second embodiments described above,
After processing the resist 17 having the dense gate electrode pattern in the memory unit 12 and then processing the resist 23 having the sparse gate electrode pattern in the logic unit 13, the order may be reversed.
【００５０】また、上述の第１及び第２実施形態ではレ
ジスト１７をエッチングする際のマスクとしてＳｉＯ2
膜１８を用いたが、Ｓｉや金属や合金等の他の無機材料
を用いてもよい。また、上述の第１実施形態ではｋ1 ＝
０．４０であり、第２実施形態ではｋ1 ＝０．３９であ
るが、ｋ1 ≦０．６であれば本願の発明の適用が有効で
ある。In the first and second embodiments, SiO 2 is used as a mask for etching the resist 17.
Although the film 18 is used, another inorganic material such as Si, a metal, or an alloy may be used. In the first embodiment, k 1 =
It is 0.40, and in the second embodiment, k 1 = 0.39, but if k 1 ≦ 0.6, the application of the present invention is effective.
【００５１】[0051]
【発明の効果】請求項１に係る半導体装置の製造方法で
は、露光波長よりも微細で且つ密なパターンの第１のマ
スク層と露光波長よりも微細で且つ疎なパターンの第２
のマスク層とを被エッチング層上に高精度に形成するこ
とができ、しかも、被エッチング層を高精度にエッチン
グすることができるので、露光波長よりも微細で且つ密
なパターンと露光波長よりも微細で且つ疎なパターンと
の両方を含む半導体装置を製造することができる。According to the method of manufacturing a semiconductor device according to the first aspect, the first mask layer having a finer pattern and a denser pattern than the exposure wavelength and the second mask layer having a finer and sparser pattern than the exposure wavelength.
Mask layer can be formed on the layer to be etched with high precision, and the layer to be etched can be etched with high precision. A semiconductor device including both fine and sparse patterns can be manufactured.
【００５２】請求項２に係る半導体装置の製造方法で
は、第１のレジストから成る第１のマスク層と第３のレ
ジストから成る第２のマスク層とを夫々第１及び第２の
領域に同時に存在させることができ、また、これら第１
及び第２のマスク層を被エッチング層のエッチング後に
同時に除去することができるので、露光波長よりも微細
で且つ密なパターンと露光波長よりも微細で且つ疎なパ
ターンとの両方を含む半導体装置を低コストで製造する
ことができる。In the method of manufacturing a semiconductor device according to the second aspect, the first mask layer made of the first resist and the second mask layer made of the third resist are simultaneously formed in the first and second regions, respectively. Can be present and these first
And the second mask layer can be removed simultaneously after the etching of the layer to be etched, so that a semiconductor device including both a finer and denser pattern than the exposure wavelength and a finer and sparser pattern than the exposure wavelength can be obtained. It can be manufactured at low cost.
【図１】本願の発明の第１実施形態における初期の工程
を順次に示す側断面図である。FIG. 1 is a side sectional view sequentially showing an initial step in a first embodiment of the present invention.
【図２】第１実施形態における中期の工程を順次に示す
側断面図である。FIG. 2 is a side sectional view sequentially showing a middle stage process in the first embodiment.
【図３】第１実施形態における終期の工程を順次に示す
側断面図である。FIG. 3 is a side sectional view sequentially showing a final step in the first embodiment.
【図４】第１実施形態におけるゲート電極の接続部の平
面図である。FIG. 4 is a plan view of a connection portion of a gate electrode according to the first embodiment.
１２…メモリ部（第１の領域）、１３…論理部（第２の
領域）、１５…多結晶Ｓｉ膜（被エッチング層）、１７
…レジスト（第１のマスク層、第１のレジスト）、１８
…ＳｉＯ2 膜（中間層）、２１…レジスト（第２のレジ
スト）、２３…レジスト（第２のマスク層、第３のレジ
スト）12: memory unit (first region), 13: logic unit (second region), 15: polycrystalline Si film (etched layer), 17
... resist (first mask layer, first resist), 18
... SiO 2 film (intermediate layer), 21 ... resist (second resist), 23 ... resist (second mask layer, third resist)
Claims (2)
第１のマスク層を形成するための第１のリソグラフィを
実行する工程と、 第２の領域における前記被エッチング層上に第２のマス
ク層を形成するための第２のリソグラフィを実行する工
程と、 前記第１及び第２のマスク層をマスクにして前記第１及
び第２の領域における前記被エッチング層を同時にエッ
チングする工程とを具備することを特徴とする半導体装
置の製造方法。Performing a first lithography process to form a first mask layer on a layer to be etched in a first region; and a second mask on the layer to be etched in a second region. Performing a second lithography for forming a layer; and simultaneously etching the layers to be etched in the first and second regions using the first and second mask layers as a mask. A method of manufacturing a semiconductor device.
を塗布して硬化させる工程と、 前記第１のレジスト上に中間層を形成する工程と、 前記中間層上で第２のレジストを前記第１のリソグラフ
ィで前記第１のマスク層のパターンに加工する工程と、 前記第２のレジストをマスクにして前記中間層をエッチ
ングする工程と、 少なくとも前記エッチング後の前記中間層をマスクにし
て前記第１のレジストをエッチングする工程と、 前記第１のレジストの前記エッチング後に前記被エッチ
ング層上と前記第１のレジスト上とに第３のレジストを
塗布する工程と、 前記第３のレジストを前記第２のリソグラフィで前記第
２のマスク層のパターンに加工する工程と、 前記第２のリソグラフィの後に少なくとも前記第１及び
第３のレジストをマスクにして前記第１及び第２の領域
における前記被エッチング層を同時にエッチングする工
程とを具備することを特徴とする請求項１記載の半導体
装置の製造方法。2. a step of applying and curing a first resist on the layer to be etched, a step of forming an intermediate layer on the first resist, and forming a second resist on the intermediate layer. Processing the first mask layer into a pattern by the first lithography; etching the intermediate layer using the second resist as a mask; and using at least the intermediate layer after the etching as a mask, Etching a first resist, applying a third resist on the layer to be etched and on the first resist after the etching of the first resist, Processing the second mask layer into a pattern by the second lithography, and masking at least the first and third resists after the second lithography The method of manufacturing a semiconductor device according to claim 1, characterized by comprising the step of simultaneously etching the etching target layer in the first and second regions and.
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|---|---|---|---|
| JP06478298A JP3978852B2 (en) | 1998-02-27 | 1998-02-27 | Manufacturing method of semiconductor device |
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| JPH11251536A true JPH11251536A (en) | 1999-09-17 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002075823A (en) * | 2000-08-25 | 2002-03-15 | Mitsubishi Electric Corp | Method of forming pattern of semiconductor device, method of designing pattern of photomask, photomask and manufacturing method thereof |
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-
1998
- 1998-02-27 JP JP06478298A patent/JP3978852B2/en not_active Expired - Lifetime
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