JPH11248801A - Verification circuit for semiconductor integrated circuit - Google Patents
Verification circuit for semiconductor integrated circuitInfo
- Publication number
- JPH11248801A JPH11248801A JP10053112A JP5311298A JPH11248801A JP H11248801 A JPH11248801 A JP H11248801A JP 10053112 A JP10053112 A JP 10053112A JP 5311298 A JP5311298 A JP 5311298A JP H11248801 A JPH11248801 A JP H11248801A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- circuit
- verification
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路の検
証回路に関し、特にジッタやワンダ等のタイミング検証
及びテスタ上の入力端子間スキューによる誤動作確認を
行う検証方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a verification circuit for a semiconductor integrated circuit, and more particularly to a verification method for verifying the timing of jitter and wander and for confirming a malfunction due to skew between input terminals on a tester.
【０００２】[0002]
【従来の技術】従来、半導体集積回路においては、ジッ
タやワンダ等がのった信号が入力されると、その影響に
よって誤動作する可能性があり、またＬＳＩテスタに起
因する入力信号の位相ずれを想定した選別用テストパタ
ーンのシミュレーションが不十分であるため、良品の半
導体集積回路が不良品と選別されてしまうことがある。2. Description of the Related Art Conventionally, in a semiconductor integrated circuit, when a signal on which jitter, wander, or the like is applied is input, there is a possibility that a malfunction occurs due to the influence of the input, and a phase shift of an input signal caused by an LSI tester is caused. Since the simulation of the assumed test pattern for selection is insufficient, a good semiconductor integrated circuit may be selected as a defective product.
【０００３】そこで、半導体集積回路の検証方法におい
ては、ジッタやワンダ等のタイミング検証と、テスタ上
に発生する入力端子間のスキューによる誤動作が起こら
ないかの確認とを行っている。Therefore, in a method of verifying a semiconductor integrated circuit, timing verification of jitter, wander, or the like, and confirmation of malfunction due to skew between input terminals generated on a tester are performed.
【０００４】ジッタやワンダ等のタイミング検証におい
ては、ジッタやワンダ等のタイミング検証用テストパタ
ーンを、図６に示すように、１パターンの単位が位相変
動値を基準としているため、１クロックを数パターンで
作成している。この方法ではテストパターン長が増加す
るため、複雑なテストパターンはツール上の制限によっ
て作成することが難しくなるという問題がある。また、
位相変動値を変えて検証したい場合には、その都度テス
トパターンを作成しなければならない。In the timing verification of jitter, wander, etc., a test pattern for timing verification of jitter, wander, etc., as shown in FIG. Created with patterns. In this method, since the length of the test pattern increases, there is a problem that it is difficult to create a complicated test pattern due to limitations on tools. Also,
When it is desired to perform verification by changing the phase fluctuation value, a test pattern must be created each time.
【０００５】一方、テスタ上の入力端子間スキューによ
る誤動作確認においては、図７（ａ）に示すように、ゲ
ート１１とアンド回路１２とフリップフロップ（以下、
Ｆ／Ｆとする）１３とからなる回路に対し、図７（ｂ）
に示すようなテストパターンが投入される。On the other hand, in checking a malfunction due to a skew between input terminals on a tester, as shown in FIG. 7A, a gate 11, an AND circuit 12, and a flip-flop (hereinafter, referred to as a flip-flop) are used.
FIG. 7 (b) for the circuit consisting of
The test pattern shown in FIG.
【０００６】ゲート１１は入力信号２０３が入力される
と、出力信号２０５をアンド回路１２に出力する。アン
ド回路１２は入力信号２０１，２０２とゲート１１から
の出力信号２０５とのアンドをとり、その結果をＦ／Ｆ
１３のデータ入力端Ｄに出力する。Ｆ／Ｆ１３はアンド
回路１２の出力をクロック入力端Ｃに入力される入力信
号２０４に同期して保持し、その保持内容を出力する。[0006] When the input signal 203 is input, the gate 11 outputs an output signal 205 to the AND circuit 12. The AND circuit 12 performs an AND operation on the input signals 201 and 202 and the output signal 205 from the gate 11, and outputs the result as an F / F.
13 to the data input terminal D. The F / F 13 holds the output of the AND circuit 12 in synchronization with the input signal 204 input to the clock input terminal C, and outputs the held content.
【０００７】この場合、図８（ａ）に示すように、１端
子（入力信号２０１が入力される端子）にのみ遅延を付
加し、その端子とそれ以外の入力信号２０２〜２０４が
入力される端子との間のスキューによる誤動作が起こら
ないかどうかを確認したり、あるいは図８（ｂ）に示す
ように、１端子（入力信号２０３が入力される端子）に
のみ遅延を付加し、その端子とそれ以外の入力信号２０
１，２０２，２０４が入力される端子との間のスキュー
による誤動作が起こらないかどうかを確認したりしてい
る。In this case, as shown in FIG. 8A, a delay is added only to one terminal (terminal to which the input signal 201 is input), and that terminal and other input signals 202 to 204 are input. It is checked whether a malfunction due to a skew with the terminal occurs, or, as shown in FIG. 8B, a delay is added to only one terminal (a terminal to which the input signal 203 is input), and the terminal is added. And other input signals 20
It is checked whether a malfunction due to a skew between the terminals to which 1, 202 and 204 are input does not occur.
【０００８】しかしながら、図８（ｃ）に示すように、
テスタ上に起こりうる複数本の端子間スキュー（入力信
号２０１が入力される端子と入力信号２０３が入力され
る端子とのスキュー）を全ての入力端子の組合せで確認
することは困難である。[0008] However, as shown in FIG.
It is difficult to confirm a skew between a plurality of terminals (a skew between a terminal to which the input signal 201 is input and a terminal to which the input signal 203 is input) that can occur on the tester for all combinations of the input terminals.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来の半導体
集積回路の検証方法では、入力データと調整したクロッ
クの波形とをオシロスコープで監視しながらジッタやワ
ンダが入力された半導体集積回路にどのような影響が出
るかについての検証を行うことができない。In the above-described conventional method of verifying a semiconductor integrated circuit, the input data and the adjusted clock waveform are monitored by an oscilloscope while the jitter or wander is input to the semiconductor integrated circuit. It is not possible to verify the impact.
【００１０】そのため、従来の技術ではジッタやワンダ
等がのった入力信号が半導体集積回路に入力された場合
の影響や、半導体集積回路をＬＳＩ（大規模集積回路）
テスタによって選別する際にＬＳＩテスタに起因する入
力位相のずれによる半導体集積回路への影響をシミュレ
ーションで確認することができない。[0010] Therefore, in the prior art, the effect of inputting an input signal on which jitter, wander, or the like is superimposed on the semiconductor integrated circuit, or the effect of the semiconductor integrated circuit on an LSI (large-scale integrated circuit).
When sorting by a tester, it is not possible to confirm by simulation the effect on the semiconductor integrated circuit due to the input phase shift caused by the LSI tester.
【００１１】また、従来から半導体集積回路に入力され
る入力信号のジッタやワンダが半導体集積回路に与える
影響を確認する方法として、各入力端子に遅延を与えて
シミュレーションする方法が考えられている。Conventionally, as a method of confirming the influence of jitter or wander of an input signal input to a semiconductor integrated circuit on a semiconductor integrated circuit, a method of simulating by giving a delay to each input terminal has been considered.
【００１２】しかしながら、この方法ではシミュレーシ
ョンに時間が掛かってしまい、実質的には検証が不可能
となる。つまり、被検証用の半導体集積回路にｎ本の入
力端子がある場合、入力位相の組合せは２n −１通りあ
るため、固定的な遅延量による半導体集積回路への影響
を確認するだけでも、２n −１本のシミュレーションを
実行する必要があるため、実質的には検証が不可能とな
る。[0012] However, this method requires a long time for the simulation, and cannot be verified substantially. In other words, when the semiconductor integrated circuit to be verified has n input terminals, there are 2 n -1 combinations of input phases, so that it is only necessary to confirm the effect of the fixed delay amount on the semiconductor integrated circuit. Since it is necessary to execute 2 n -1 simulations, verification is practically impossible.
【００１３】そこで、本発明の目的は上記の問題点を解
消し、シミュレーションによってジッタやワンダがのっ
た信号が半導体集積回路に入力された時の影響を検証す
ることができるとともに、選別時のＬＳＩテスタの条件
に近い環境を実現して高性能の半導体集積回路及び選別
用テストパターンを得ることができる半導体集積回路の
検証回路を提供することにある。Accordingly, an object of the present invention is to solve the above-mentioned problems and to verify the effect of a signal on which jitter or wander is applied to a semiconductor integrated circuit by simulation, and to evaluate the effect of sorting. An object of the present invention is to provide a verification circuit for a semiconductor integrated circuit that can realize an environment close to the conditions of an LSI tester and obtain a high-performance semiconductor integrated circuit and a screening test pattern.
【００１４】[0014]
【課題を解決するための手段】本発明による半導体集積
回路の検証回路は、複数の入力信号が入力される被検証
用半導体集積回路の動作を検証する半導体集積回路の検
証回路であって、所定の入力信号を遅延する複数の遅延
手段と、前記複数の遅延手段各々の出力のうちいずれか
一つを選択する選択手段と、前記選択手段において前記
複数の遅延手段各々の出力を非周期的に選択させるため
の選択信号を発生する選択信号発生手段とを備え、前記
所定の入力信号が前記被検証用半導体集積回路に到達す
る時間を非周期的に可変させるよう構成している。A verification circuit for a semiconductor integrated circuit according to the present invention is a verification circuit for a semiconductor integrated circuit for verifying the operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted. A plurality of delay means for delaying an input signal of the plurality of delay means, a selection means for selecting any one of the outputs of the plurality of delay means, and an output of each of the plurality of delay means in the selection means in an aperiodic manner Selection signal generating means for generating a selection signal for selection, wherein a time required for the predetermined input signal to reach the semiconductor integrated circuit to be verified is non-periodically varied.
【００１５】本発明による他の半導体集積回路の検証回
路は、複数の入力信号が入力される被検証用半導体集積
回路の動作をシミュレータ上で検証する半導体集積回路
の検証回路であって、所定の入力信号を遅延する複数の
遅延手段と、前記複数の遅延手段各々の出力のうちいず
れか一つを選択する選択手段と、前記選択手段において
前記複数の遅延手段各々の出力を非周期的に選択させる
ための選択信号を発生する選択信号発生手段とを前記シ
ミュレータに備え、前記所定の入力信号が前記被検証用
半導体集積回路に到達する時間を非周期的に可変させる
よう構成している。Another verification circuit for a semiconductor integrated circuit according to the present invention is a verification circuit for a semiconductor integrated circuit for verifying, on a simulator, the operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted, A plurality of delay means for delaying an input signal, a selection means for selecting any one of the outputs of the plurality of delay means, and an aperiodic selection of an output of each of the plurality of delay means in the selection means And a selection signal generating means for generating a selection signal for causing the predetermined input signal to arrive at the verification target semiconductor integrated circuit in an aperiodic manner.
【００１６】本発明による別の半導体集積回路の検証回
路は、複数の入力信号が入力される被検証用半導体集積
回路の動作を検証する半導体集積回路の検証回路であっ
て、所定の入力信号を遅延する複数の遅延手段と、前記
複数の遅延手段各々の出力のうちいずれか一つを選択す
る選択手段と、前記選択手段において前記複数の遅延手
段各々の出力を非周期的に選択させるための選択信号を
発生する選択信号発生手段とを前記被検証用半導体集積
回路に備え、前記所定の入力信号が前記被検証用半導体
集積回路に到達する時間を非周期的に可変させるよう構
成している。Another verification circuit for a semiconductor integrated circuit according to the present invention is a verification circuit for a semiconductor integrated circuit for verifying the operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted, wherein a predetermined input signal is received. A plurality of delay means for delaying, a selection means for selecting one of the outputs of the plurality of delay means, and an aperiodic selection of an output of each of the plurality of delay means in the selection means. A selection signal generating means for generating a selection signal is provided in the semiconductor integrated circuit for verification, and the time required for the predetermined input signal to reach the semiconductor integrated circuit for verification is non-periodically varied. .
【００１７】すなわち、本発明の半導体集積回路の検証
回路は、入力信号を遅延させることを目的とする複数個
の遅延ゲートと、遅延ゲートによる遅延時間を決定する
セレクタ回路と、セレクタ回路において非周期的に遅延
時間を選択可能な選択信号発生回路とを備え、入力信号
が被検証用半導体集積回路に到達する時間を非周期的に
可変させている。That is, a verification circuit for a semiconductor integrated circuit according to the present invention includes a plurality of delay gates for delaying an input signal, a selector circuit for determining a delay time by the delay gate, and a non-periodic circuit in the selector circuit. A selection signal generating circuit capable of selectively selecting a delay time, wherein a time required for the input signal to reach the semiconductor integrated circuit to be verified is aperiodically varied.
【００１８】上記の構成とすることで、入力信号に可変
的な遅延を加え、非周期的な選択信号発生回路とセレク
タ回路から被検証用半導体集積回路の入力信号に遅延を
非周期的に与えることができる。With the above arrangement, a variable delay is added to the input signal, and the delay is aperiodically applied to the input signal of the semiconductor integrated circuit to be verified from the aperiodic selection signal generation circuit and the selector circuit. be able to.
【００１９】このため、被検証用半導体集積回路の入力
信号に実動作と同様に、ジッタやワンダ等の成分がのっ
た信号や、半導体集積回路の選別時にＬＳＩテスタに起
因する入力信号の位相ずれとほぼ等価の信号を与えるこ
とができるため、容易にシミュレーションによって半導
体集積回路や選別用テストパターンの性能を検証するこ
とができる。For this reason, similarly to the actual operation, the input signal of the semiconductor integrated circuit to be verified has a signal with components such as jitter and wander, and the phase of the input signal caused by the LSI tester when selecting the semiconductor integrated circuit. Since a signal substantially equivalent to the shift can be given, the performance of the semiconductor integrated circuit and the test pattern for selection can be easily verified by simulation.
【００２０】つまり、半導体集積回路のジッタやワンダ
等のタイミング検証を容易にするとともに、テスタ上で
起こりうる入力端子間スキューを自動発生させ、誤動作
の確認を行うことができる。That is, it is possible to easily verify the timing of jitter and wander of the semiconductor integrated circuit, and to automatically generate a skew between input terminals which can occur on the tester, thereby confirming a malfunction.
【００２１】[0021]
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
る検証回路の構成を示すブロック図である。図におい
て、本発明の一実施例による検証回路は遅延回路１〜４
と、選択信号発生器５と、セレクタ回路６とから構成さ
れている。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a verification circuit according to one embodiment of the present invention. In the figure, a verification circuit according to an embodiment of the present invention includes delay circuits 1-4.
, A selection signal generator 5 and a selector circuit 6.
【００２２】上記の構成において、入力信号１０１は複
数種類の遅延回路１〜４を通してセレクタ回路６の入力
に接続されている。すなわち、セレクタ回路６には遅延
回路１〜４各々の出力ａ〜ｄが入力される。In the above configuration, the input signal 101 is connected to the input of the selector circuit 6 through a plurality of types of delay circuits 1-4. That is, the outputs a to d of the delay circuits 1 to 4 are input to the selector circuit 6.
【００２３】また、セレクタ回路６の選択端子には、テ
ストモード時に非周期的な選択信号を発生する選択信号
発生器５の出力が接続されているので、セレクタ回路６
からは選択信号発生器５の出力に応じて遅延回路１〜４
各々の出力が非周期的に選択されて出力される。したが
って、図示せぬ被検証用半導体集積回路に入力される信
号は非周期的に位相がずれて入力されるようになる。The output of the selection signal generator 5 for generating an aperiodic selection signal in the test mode is connected to the selection terminal of the selector circuit 6.
From the delay circuits 1-4 according to the output of the selection signal generator 5.
Each output is selected and output non-periodically. Therefore, a signal input to a semiconductor integrated circuit to be verified (not shown) is input non-periodically with a phase shift.
【００２４】選択信号発生器５はモード切替監視信号１
０２がテストモードを指示する時に非周期的な選択信号
を出力し、通常モードを指示する時に固定の選択信号を
出力する。そのため、選択信号発生器５としてはＰＮパ
ターン（Ｐｓｅｕｄｏ Ｎｏｉｓｅ Ｐａｔｔｅｒｎ）
生成器やＳＣＲ（Ｓｃｒａｍｂｌｅｒ）回路のように、
非周期性が高い信号を発生する回路が望ましい。The selection signal generator 5 outputs the mode switching monitor signal 1
02 outputs a non-periodic selection signal when instructing the test mode, and outputs a fixed selection signal when instructing the normal mode. Therefore, a PN pattern (Pseudo Noise Pattern) is used as the selection signal generator 5.
Like generators and SCR (Scrambler) circuits,
A circuit that generates a highly non-periodic signal is desirable.
【００２５】図２は本発明の一実施例による検証回路の
テストモード時の動作を示すタイムチャートである。こ
れら図１及び図２を参照して本発明の一実施例の動作に
ついて説明する。FIG. 2 is a time chart showing the operation in the test mode of the verification circuit according to one embodiment of the present invention. The operation of the embodiment of the present invention will be described with reference to FIGS.
【００２６】選択信号発生器５はテストモードを示すモ
ード切替監視信号１０２が入力されると、非周期的な選
択信号を発生し、その信号を選択信号としてセレクタ回
路６に出力する。When the mode switching monitor signal 102 indicating the test mode is input, the selection signal generator 5 generates an aperiodic selection signal and outputs the signal to the selector circuit 6 as a selection signal.
【００２７】セレクタ回路６はその入力端子に夫々遅延
量の異なる遅延回路１〜４で遅延された信号（遅延回路
１〜４各々の出力ａ〜ｄ）が入力されるため、被検証半
導体集積回路には位相の異なる信号が入力される。The selector circuit 6 receives signals (outputs a to d of the delay circuits 1 to 4) delayed by the delay circuits 1 to 4 having different delay amounts at its input terminals. Are input with signals having different phases.
【００２８】選択信号発生器５はモード切替監視信号１
０２によってテストモードと通常モードとのうちのいず
れかが指示されるので、その指示内容にしたがって出力
の切替を行う。つまり、通常モード時には選択信号発生
器５の出力が固定となり、被検Ｉ半導体集積回路への入
力信号の位相がずれないようにする。シミュレーション
時にテストモードが指示されると、選択信号発生器５の
出力が非周期的な選択信号となるので、被検証半導体集
積回路には位相がずれた信号が入力されることとなり、
被検証半導体集積回路において位相がずれた信号の入力
時の動作を確認することができる。The selection signal generator 5 outputs the mode switching monitor signal 1
02 indicates either the test mode or the normal mode, and the output is switched according to the instruction. That is, in the normal mode, the output of the selection signal generator 5 is fixed, so that the phase of the input signal to the I semiconductor integrated circuit under test does not shift. When the test mode is instructed during the simulation, the output of the selection signal generator 5 becomes an aperiodic selection signal, so that a signal having a phase shift is input to the semiconductor integrated circuit to be verified.
The operation at the time of inputting a signal having a phase shift in the semiconductor integrated circuit to be verified can be confirmed.
【００２９】図３は図１に示す検証回路による検証のた
めの構成例を示すブロック図である。図において、検証
回路７は遅延回路１−１〜１−３，２−１〜２−３，３
−１〜３−３，４−１〜４−３と、選択信号発生器５
と、セレクタ回路６−１〜６−３とから構成され、被検
証用半導体集積回路８はアンド回路９と、Ｄフリップフ
ロップ（以下、Ｄ−Ｆ／Ｆとする）１０とから構成され
ている。FIG. 3 is a block diagram showing a configuration example for verification by the verification circuit shown in FIG. In the figure, a verification circuit 7 includes delay circuits 1-1 to 1-3, 2-1 to 2-3, and 3
-1 to 3-3, 4-1 to 4-3 and a selection signal generator 5
And the selector circuits 6-1 to 6-3, and the semiconductor integrated circuit 8 to be verified includes an AND circuit 9 and a D flip-flop (hereinafter referred to as DF / F) 10. .
【００３０】尚、選択信号発生器５はセレクタ回路６−
１〜６−３各々に対応させて３つ設置することも可能で
あるが、本実施例では１つの選択信号発生器５からセレ
クタ回路６−１〜６−３各々に選択信号を出力するよう
にしている。The selection signal generator 5 has a selector circuit 6-
Although it is also possible to install three corresponding to each of 1 to 6-3, in the present embodiment, one selection signal generator 5 outputs a selection signal to each of the selector circuits 6-1 to 6-3. I have to.
【００３１】また、本実施例では被検証用半導体集積回
路８に入力信号Ｄ１，Ｄ２，Ｃ１という３本の入力信号
を入力するよう構成しているので、それら入力信号Ｄ
１，Ｄ２，Ｃ１としてセレクタ回路６−１〜６−３各々
の出力が被検証用半導体集積回路８に入力されるように
接続している。In this embodiment, three input signals D1, D2 and C1 are input to the semiconductor integrated circuit 8 to be verified.
1, D2 and C1 are connected so that the outputs of the selector circuits 6-1 to 6-3 are input to the semiconductor integrated circuit 8 to be verified.
【００３２】すなわち、セレクタ回路６−１の出力は入
力信号Ｄ１としてアンド回路９の一方の入力端に入力さ
れ、セレクタ回路６−２の出力は入力信号Ｄ２としてア
ンド回路９の他方の入力端に入力され、セレクタ回路６
−３の出力はＤ−ＦＦ１０のクロック入力端Ｃに入力さ
れるよう構成している。That is, the output of the selector circuit 6-1 is input to one input terminal of the AND circuit 9 as an input signal D1, and the output of the selector circuit 6-2 is input to the other input terminal of the AND circuit 9 as an input signal D2. Input to the selector circuit 6
-3 is configured to be input to the clock input terminal C of the D-FF 10.
【００３３】アンド回路９は入力信号Ｄ１，Ｄ２のアン
ドをとり、その結果をＤ−ＦＦ１０のデータ入力端に出
力する。Ｄ−ＦＦ１０はアンド回路９の出力をクロック
入力端Ｃに入力される入力信号Ｃ１に同期して保持し、
その保持内容を出力する。The AND circuit 9 performs an AND operation on the input signals D 1 and D 2 and outputs the result to the data input terminal of the D-FF 10. The D-FF 10 holds the output of the AND circuit 9 in synchronization with the input signal C1 input to the clock input terminal C,
Output the contents of the holding.
【００３４】選択信号発生器５には通常モードとテスト
モードとのいずれかを指示するためのモード切替監視信
号１０２が入力されている。セレクタ回路６−１〜６−
３各々にはデータ入力として入力信号１１１〜１１３が
入力され、各々遅延量の異なる遅延回路１−１〜１−
３，２−１〜２−３，３−１〜３−３，４−１〜４−３
を通して位相の異なる信号が入力されている。The mode switching monitor signal 102 for instructing one of the normal mode and the test mode is input to the selection signal generator 5. Selector circuits 6-1 to 6-
3, input signals 111 to 113 are input as data inputs, and the delay circuits 1-1 to 1-1 having different delay amounts respectively.
3,2-1 to 2-3,3-1 to 3-3,4-1 to 4-3
, Signals having different phases are input.
【００３５】モード切替監視信号１０２によってテスト
モードが指示されると、選択信号発生器５から非周期的
に選択信号がセレクタ回路６−１〜６−３各々に送ら
れ、モード切替監視信号１０２によって通常モードが指
示されると、選択信号発生器５から固定の選択信号がセ
レクタ回路６−１〜６−３各々に出力される。When a test mode is instructed by the mode switching monitor signal 102, a selection signal is sent from the selection signal generator 5 to each of the selector circuits 6-1 to 6-3 in an aperiodic manner. When the normal mode is instructed, a fixed selection signal is output from the selection signal generator 5 to each of the selector circuits 6-1 to 6-3.
【００３６】図４は図３に示す検証回路７の通常モード
時の動作を示すタイムチャートであり、図５は図３に示
す検証回路７のテストモード時の動作を示すタイムチャ
ートである。これら図３〜図５を参照して本発明の一実
施例による検証例について詳細に説明する。FIG. 4 is a time chart showing the operation of the verification circuit 7 shown in FIG. 3 in the normal mode, and FIG. 5 is a time chart showing the operation of the verification circuit 7 shown in FIG. 3 in the test mode. A verification example according to an embodiment of the present invention will be described in detail with reference to FIGS.
【００３７】図４は検証回路７を通常モードで動作させ
た時、被検証用半導体集積回路８に入力される信号の波
形を示している。この通常モード時には入力信号Ｄ１が
Ｌｏ（ロウ）レベルからＨｉ（ハイ）レベルに立ち上が
り、同じタイミングで入力信号Ｄ２がＨｉレベルからＬ
ｏレベルに立ち下がるとともに、入力信号Ｄ１，Ｄ２が
変化するのと同じタイミングで、入力信号Ｃ１がＬｏレ
ベルからＨｉレベルに立ち上がるとする。FIG. 4 shows a waveform of a signal input to the semiconductor integrated circuit 8 to be verified when the verification circuit 7 is operated in the normal mode. In the normal mode, the input signal D1 rises from the Lo (low) level to the Hi (high) level, and the input signal D2 changes from the Hi level to the L level at the same timing.
It is assumed that the input signal C1 rises from the Lo level to the Hi level at the same timing as the input signals D1 and D2 change as well as falling to the o level.
【００３８】この場合、アンド回路９の出力はＬｏレベ
ルのままなので、Ｄ−Ｆ／Ｆ１０の出力Ｑは入力信号Ｃ
１がＬｏレベルからＨｉレベルに立ち上がっても変化す
ることがない。In this case, since the output of the AND circuit 9 remains Lo level, the output Q of the DF / F 10
Even if 1 rises from Lo level to Hi level, it does not change.
【００３９】図５は検証回路７をテストモードで動作さ
せた時、被検証用半導体集積回路８に入力される信号の
波形を示している。このテストモード時には入力信号１
１１は遅延回路１−１とセレクタ回路６−１とを通して
被検証用半導体集積回路８に入力信号Ｄ１として入力さ
れる。FIG. 5 shows a waveform of a signal input to the semiconductor integrated circuit 8 to be verified when the verifying circuit 7 is operated in the test mode. In this test mode, input signal 1
Reference numeral 11 is input as an input signal D1 to the semiconductor integrated circuit 8 to be verified through the delay circuit 1-1 and the selector circuit 6-1.
【００４０】入力信号１２１は遅延回路１−２，２−
２，３−２，４−２とセレクタ回路６−２とを通して被
検証用半導体集積回路８に入力信号Ｄ２として入力され
る。入力信号１３１は遅延回路１−３，２−３，３−３
とセレクタ回路６−３とを通して被検証用半導体集積回
路８に入力信号Ｃ１として入力される。The input signal 121 is applied to delay circuits 1-2, 2-
2, 3-2, 4-2 and the selector circuit 6-2 are input to the semiconductor integrated circuit 8 to be verified as an input signal D2. The input signal 131 is applied to delay circuits 1-3, 2-3, and 3-3.
And the selector circuit 6-3, the signal is input to the semiconductor integrated circuit 8 to be verified as an input signal C1.
【００４１】入力信号Ｄ１のＬｏレベルからＨｉレベル
への立ち上がりに比べて、入力信号Ｄ２のＨｉレベルか
らＬｏレベルへの立ち下がりが遅延回路２−２，３−
２，４−２の分だけ遅くなるため、アンド回路９の出力
から遅延回路２−２，３−２，４−２の分の幅のＨｉレ
ベルの信号が出力される。The fall of the input signal D2 from the Hi level to the Lo level is shorter than the rise of the input signal D1 from the Lo level to the Hi level.
Since the signal is delayed by 2,4-2, a Hi-level signal having a width corresponding to the delay circuits 2-2, 3-2, 4-2 is output from the output of the AND circuit 9.
【００４２】また、入力信号Ｃ１はアンド回路９がＨｉ
レベルの区間でＬｏレベルからＨｉレベルに立ち上がる
ため、アンド回路９の出力であるＨｉレベルをＤ−Ｆ／
Ｆ１０に取込むので、その際に誤動作を観測することが
できる。The input signal C1 is output from the AND circuit 9 to Hi.
Since the signal rises from the Lo level to the Hi level in the level section, the Hi level which is the output of the AND circuit 9 is changed to the DF / F level.
Since it is taken into F10, a malfunction can be observed at that time.
【００４３】この誤動作を観測した半導体集積回路や半
導体集積回路選別用テストパターンを修正することによ
って、高精度の半導体集積回路や半導体集積回路検証用
テストパターンを得ることができる。本発明の一実施例
による検証回路７は被検証用半導体集積回路８内に具備
しても、また図示せぬシミュレータ側に同様の機能を具
備しても、上記と同様の検証が可能となる。By correcting a semiconductor integrated circuit or a test pattern for selecting a semiconductor integrated circuit in which this malfunction has been observed, a highly accurate semiconductor integrated circuit or a test pattern for verifying a semiconductor integrated circuit can be obtained. Even if the verification circuit 7 according to the embodiment of the present invention is provided in the semiconductor integrated circuit 8 to be verified or the simulator (not shown) has the same function, the same verification can be performed. .
【００４４】このように、被検証用半導体集積回路８も
しくはシミュレータに検証回路７を配設することで、被
検証用半導体集積回路８もしくはシミュレータにジッタ
やワンダ発生の機能を持たせることができるので、半導
体集積回路の設計時にシミュレーションによって、ジッ
タやワンダが入力された時の半導体集積回路の影響を検
証することができる。よって、ジッタやワンダが入力さ
れても誤動作しない半導体集積回路を提供することがで
きる。As described above, by arranging the verification circuit 7 in the verification target semiconductor integrated circuit 8 or the simulator, the verification target semiconductor integrated circuit 8 or the simulator can have a function of generating jitter or wander. In addition, when designing a semiconductor integrated circuit, the effect of the semiconductor integrated circuit when jitter or wander is input can be verified by simulation. Therefore, a semiconductor integrated circuit that does not malfunction even when jitter or wander is input can be provided.
【００４５】また、半導体集積回路の入力信号にＬＳＩ
テスタと同じように、位相ずれを起こさせて設計時にシ
ミュレーションによって検証することができるので、半
導体集積回路の品質や半導体集積回路の選別用テストパ
ターンの品質を向上させることができる。よって、半導
体集積回路の選別時にＬＳＩテスタに起因する入力信号
の位相ずれのために、良品の半導体集積回路を不良品と
選別することがなくなり、半導体集積回路の歩留まりの
低下を防ぐことができる。Further, the input signal of the semiconductor integrated circuit is
As in the case of the tester, it is possible to cause a phase shift and perform verification by simulation at the time of design, so that the quality of the semiconductor integrated circuit and the quality of the test pattern for selecting the semiconductor integrated circuit can be improved. Therefore, a non-defective semiconductor integrated circuit is not selected as a defective product due to a phase shift of an input signal caused by the LSI tester when the semiconductor integrated circuit is selected, and a decrease in the yield of the semiconductor integrated circuit can be prevented.
【００４６】[0046]
【発明の効果】以上説明したように本発明によれば、複
数の入力信号が入力される被検証用半導体集積回路の動
作を検証する半導体集積回路の検証回路において、所定
の入力信号を遅延しかつ互いに縦続接続された複数の遅
延手段と、複数の遅延手段各々の出力のうちいずれか一
つを選択する選択手段と、選択手段において複数の遅延
手段各々の出力を非周期的に選択させるための選択信号
を発生する選択信号発生手段とを備え、所定の入力信号
が被検証用半導体集積回路に到達する時間を非周期的に
可変させるよう構成することによって、シミュレーショ
ンによってジッタやワンダがのった信号が半導体集積回
路に入力された時の影響を検証することができるととも
に、選別時のＬＳＩテスタの条件に近い環境を実現して
高性能の半導体集積回路及び選別用テストパターンを得
ることができるという効果がある。As described above, according to the present invention, in a semiconductor integrated circuit verification circuit for verifying the operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are input, a predetermined input signal is delayed. And a plurality of delay units connected in cascade with each other, a selection unit for selecting any one of the outputs of the plurality of delay units, and a non-periodic selection of the output of each of the plurality of delay units in the selection unit. And a selection signal generating means for generating a selection signal of the type described above, and wherein the time required for a predetermined input signal to reach the semiconductor integrated circuit to be verified is varied in an aperiodic manner. The effect of the signal input to the semiconductor integrated circuit can be verified, and an environment close to the conditions of the LSI tester at the time of selection can be realized to realize a high performance semiconductor integrated circuit. There is an effect that it is possible to obtain a circuit and sorting the test pattern.
【図１】本発明の一実施例による検証回路の構成を示す
ブロック図である。FIG. 1 is a block diagram showing a configuration of a verification circuit according to one embodiment of the present invention.
【図２】本発明の一実施例による検証回路のテストモー
ド時の動作を示すタイムチャートである。FIG. 2 is a time chart showing an operation in a test mode of the verification circuit according to one embodiment of the present invention.
【図３】本発明の一実施例による検証回路による検証の
ための構成例を示すブロック図である。FIG. 3 is a block diagram showing a configuration example for verification by a verification circuit according to one embodiment of the present invention.
【図４】図３に示す検証回路の通常モード時の動作を示
すタイムチャートである。4 is a time chart illustrating an operation in a normal mode of the verification circuit illustrated in FIG. 3;
【図５】図３に示す検証回路のテストモード時の動作を
示すタイムチャートである。FIG. 5 is a time chart illustrating an operation in a test mode of the verification circuit illustrated in FIG. 3;
【図６】従来のジッタやワンダ等のタイミング検証用テ
ストパターンの一例を示す図である。FIG. 6 is a diagram showing an example of a conventional test pattern for timing verification such as jitter and wander.
【図７】（ａ）は従来例による被検証回路の一例を示す
図、（ｂ）は（ａ）の被検証回路に対するテストパター
ンの一例を示す図である。7A is a diagram illustrating an example of a circuit to be verified according to a conventional example, and FIG. 7B is a diagram illustrating an example of a test pattern for the circuit to be verified in FIG.
【図８】（ａ）は従来の入力端子間スキュー対策の一例
を示すタイムチャート、（ｂ）は従来の入力端子間スキ
ュー対策の他の例を示すタイムチャート、（ｃ）はテス
ト上の入力端子間スキューの発生例を示すタイムチャー
トである。8A is a time chart illustrating an example of a conventional countermeasure for skew between input terminals, FIG. 8B is a time chart illustrating another example of a conventional countermeasure for skew between input terminals, and FIG. 6 is a time chart illustrating an example of occurrence of skew between terminals.
１〜４，１−１〜１−３，２−１〜２−３，３−１〜３
−３，４−１〜４−３ 遅延回路 ５ 選択信号発生器 ６，６−１〜６−３ セレクタ回路 ７ 検証回路 ８ 被検証用半導体集積回路 ９ アンド回路 １０ Ｄフリップフロップ1-4,1-1-1-3,2-1-2-3,3-1-3
-3, 4-1 to 4-3 delay circuit 5 selection signal generator 6, 6-1 to 6-3 selector circuit 7 verification circuit 8 semiconductor integrated circuit to be verified 9 AND circuit 10 D flip-flop
Claims (9)
導体集積回路の動作を検証する半導体集積回路の検証回
路であって、所定の入力信号を遅延する複数の遅延手段
と、前記複数の遅延手段各々の出力のうちいずれか一つ
を選択する選択手段と、前記選択手段において前記複数
の遅延手段各々の出力を非周期的に選択させるための選
択信号を発生する選択信号発生手段とを有し、前記所定
の入力信号が前記被検証用半導体集積回路に到達する時
間を非周期的に可変させるよう構成したことを特徴とす
る検証回路。1. A verification circuit for a semiconductor integrated circuit for verifying an operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted, comprising: a plurality of delay means for delaying a predetermined input signal; Selecting means for selecting any one of the outputs of the delay means, and selecting signal generating means for generating a selection signal for causing the output of each of the plurality of delay means to be non-periodically selected in the selecting means. A verifying circuit configured to aperiodically vary a time required for the predetermined input signal to reach the semiconductor integrated circuit to be verified.
入力信号に対する遅延量が互いに異なるよう構成したこ
とを特徴とする請求項１記載の検証回路。2. The verification circuit according to claim 1, wherein each of the plurality of delay units is configured to have a different delay amount with respect to the predetermined input signal.
接続するよう構成したことを特徴とする請求項１または
請求項２記載の検証回路。3. The verification circuit according to claim 1, wherein each of the plurality of delay units is configured to be cascaded with each other.
導体集積回路の動作をシミュレータ上で検証する半導体
集積回路の検証回路であって、所定の入力信号を遅延す
る複数の遅延手段と、前記複数の遅延手段各々の出力の
うちいずれか一つを選択する選択手段と、前記選択手段
において前記複数の遅延手段各々の出力を非周期的に選
択させるための選択信号を発生する選択信号発生手段と
を前記シミュレータに有し、前記所定の入力信号が前記
被検証用半導体集積回路に到達する時間を非周期的に可
変させるよう構成したことを特徴とする検証回路。4. A verification circuit of a semiconductor integrated circuit for verifying, on a simulator, an operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted, a plurality of delay means for delaying a predetermined input signal, Selection means for selecting any one of the outputs of the plurality of delay means, and selection signal generation for generating a selection signal for causing the selection means to non-periodically select the output of each of the plurality of delay means Means in the simulator, wherein a time required for the predetermined input signal to reach the semiconductor integrated circuit to be verified is aperiodically varied.
入力信号に対する遅延量が互いに異なるよう構成したこ
とを特徴とする請求項４記載の検証回路。5. The verification circuit according to claim 4, wherein each of the plurality of delay units is configured to have a different delay amount with respect to the predetermined input signal.
接続するよう構成したことを特徴とする請求項４または
請求項５記載の検証回路。6. The verification circuit according to claim 4, wherein each of the plurality of delay units is configured to be cascaded with each other.
導体集積回路の動作を検証する半導体集積回路の検証回
路であって、所定の入力信号を遅延する複数の遅延手段
と、前記複数の遅延手段各々の出力のうちいずれか一つ
を選択する選択手段と、前記選択手段において前記複数
の遅延手段各々の出力を非周期的に選択させるための選
択信号を発生する選択信号発生手段とを前記被検証用半
導体集積回路に有し、前記所定の入力信号が前記被検証
用半導体集積回路に到達する時間を非周期的に可変させ
るよう構成したことを特徴とする検証回路。7. A verification circuit of a semiconductor integrated circuit for verifying an operation of a semiconductor integrated circuit to be verified to which a plurality of input signals are inputted, a plurality of delay means for delaying a predetermined input signal; Selecting means for selecting any one of the outputs of the delay means, and selecting signal generating means for generating a selection signal for causing the output of each of the plurality of delay means to be non-periodically selected in the selecting means. A verification circuit included in the verification target semiconductor integrated circuit, wherein a time required for the predetermined input signal to reach the verification target semiconductor integrated circuit is varied in an aperiodic manner.
入力信号に対する遅延量が互いに異なるよう構成したこ
とを特徴とする請求項７記載の検証回路。8. The verification circuit according to claim 7, wherein each of the plurality of delay units is configured to have a different delay amount with respect to the predetermined input signal.
接続するよう構成したことを特徴とする請求項７または
請求項８記載の検証回路。9. The verification circuit according to claim 7, wherein each of the plurality of delay units is configured to be cascaded with each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053112A JPH11248801A (en) | 1998-03-05 | 1998-03-05 | Verification circuit for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053112A JPH11248801A (en) | 1998-03-05 | 1998-03-05 | Verification circuit for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11248801A true JPH11248801A (en) | 1999-09-17 |
Family
ID=12933724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053112A Pending JPH11248801A (en) | 1998-03-05 | 1998-03-05 | Verification circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11248801A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072699A (en) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | Interface circuit |
-
1998
- 1998-03-05 JP JP10053112A patent/JPH11248801A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072699A (en) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | Interface circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6070260A (en) | Test methodology based on multiple skewed scan clocks | |
| US5878055A (en) | Method and apparatus for verifying a single phase clocking system including testing for latch early mode | |
| US6239611B1 (en) | Circuit and method for testing whether a programmable logic device complies with a zero-hold-time requirement | |
| EP0438322A2 (en) | Linear feedback shift register | |
| JPWO2008032701A1 (en) | Clock adjustment circuit and semiconductor integrated circuit device | |
| US20140101500A1 (en) | Circuits and methods for functional testing of integrated circuit chips | |
| US5867453A (en) | Self-setup non-overlap clock generator | |
| US10651836B1 (en) | Clock pulse generator | |
| JP2007108172A (en) | Apparatus for measuring on-chip characteristics of semiconductor circuit, and method therefor | |
| WO2021098077A1 (en) | True random number generator and true random number generation method | |
| JP2002289776A (en) | Semiconductor device | |
| US20070129923A1 (en) | Dynamic synchronizer simulation | |
| US7216279B2 (en) | Testing with high speed pulse generator | |
| JP2014001937A (en) | Scan test method, program and scan test circuit | |
| CN113360444A (en) | Data synchronous generation method based on daisy chain cascade data generation system | |
| KR20130126435A (en) | Digital signal generator and automatic test equipment having the same | |
| KR100750184B1 (en) | Indirect simulation method and apparatus of semiconductor integrated circuit | |
| CN113728241A (en) | Parallel path delay line | |
| US6237117B1 (en) | Method for testing circuit design using exhaustive test vector sequence | |
| JP5160039B2 (en) | Semiconductor device and method for adding test circuit thereof | |
| JPH11248801A (en) | Verification circuit for semiconductor integrated circuit | |
| US20040183578A1 (en) | Mixed signal delay locked loop characterization engine | |
| Ferry | FPGA-based universal embedded digital instrument | |
| US20040098241A1 (en) | System and method for clock domain grouping using data path relationships | |
| JP2001184372A (en) | Method and device for verifying rounding of waveform |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050218 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070306 |