JPH1124624A - マトリクス表示装置、及びマトリクス表示装置駆動方法 - Google Patents
マトリクス表示装置、及びマトリクス表示装置駆動方法Info
- Publication number
- JPH1124624A JPH1124624A JP17722497A JP17722497A JPH1124624A JP H1124624 A JPH1124624 A JP H1124624A JP 17722497 A JP17722497 A JP 17722497A JP 17722497 A JP17722497 A JP 17722497A JP H1124624 A JPH1124624 A JP H1124624A
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- Japan
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- scanning
- timing
- gate
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、複雑なデコーダを使用する
ことなしに、ゲートドライバのシフトレジスタのタイミ
ング制御を工夫して、一定の間隔で同じラインを２本表
示することにより、低コストで垂直走査線伸長機能を実
現するマトリクス表示装置及びマトリクス表示装置駆動
方法を提供することである。 【解決手段】 本発明に係る液晶表示装置においては、
コントローラ内部のカウンタ回路、及びリセット回路に
よって繰り返し生成され、セレクタ回路のセレクト端子
Ｓに入力されるセレクト信号によって、図６のタイムチ
ャートに示すようなタイミングで、ゲートパルスクロッ
ク信号ＧＰＣＫが、ゲートドライバー３に対して出力さ
れ、走査線３本毎に１本分の走査線を間増しして、垂直
走査線を４／３倍に伸長し、１８０本の映像信号を２４
０本に間増しすることが可能となるようにした。
ことなしに、ゲートドライバのシフトレジスタのタイミ
ング制御を工夫して、一定の間隔で同じラインを２本表
示することにより、低コストで垂直走査線伸長機能を実
現するマトリクス表示装置及びマトリクス表示装置駆動
方法を提供することである。 【解決手段】 本発明に係る液晶表示装置においては、
コントローラ内部のカウンタ回路、及びリセット回路に
よって繰り返し生成され、セレクタ回路のセレクト端子
Ｓに入力されるセレクト信号によって、図６のタイムチ
ャートに示すようなタイミングで、ゲートパルスクロッ
ク信号ＧＰＣＫが、ゲートドライバー３に対して出力さ
れ、走査線３本毎に１本分の走査線を間増しして、垂直
走査線を４／３倍に伸長し、１８０本の映像信号を２４
０本に間増しすることが可能となるようにした。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶テレビ、プラ
ズマディスプレイ等のマトリクス表示装置に係り、詳細
には、１６：９のワイド・アスペクト比を持つマトリク
ス表示装置、及びマトリクス表示装置駆動方法に関す
る。
ズマディスプレイ等のマトリクス表示装置に係り、詳細
には、１６：９のワイド・アスペクト比を持つマトリク
ス表示装置、及びマトリクス表示装置駆動方法に関す
る。
【０００２】
【従来の技術】白黒テレビ放送が始まって以来、科学技
術のめまぐるしい進歩によりテレビ等の表示装置も常に
進歩している。現在、日本や米国で一般に普及している
カラー・テレビ放送方式は、ＮＴＳＣ（National Telev
ision System Committee）方式であるが、このＮＴＳＣ
方式は、すでに市場に出回っていた白黒テレビ受像機で
も、白黒で視聴できるようにすることを前提に考案され
た。
術のめまぐるしい進歩によりテレビ等の表示装置も常に
進歩している。現在、日本や米国で一般に普及している
カラー・テレビ放送方式は、ＮＴＳＣ（National Telev
ision System Committee）方式であるが、このＮＴＳＣ
方式は、すでに市場に出回っていた白黒テレビ受像機で
も、白黒で視聴できるようにすることを前提に考案され
た。
【０００３】そして近年、テレビ受像機は画質の向上と
画面の大型化が進み、ＥＤＴＶ（Extended Definition
TV）、ＭＡＣ（Multiplexed Analogue Component）、Ｈ
ＤＴＶ（High Definition Television）等のＮＴＳＣ方
式に代わる新たな高画質テレビ方式の開発が進められて
いる。
画面の大型化が進み、ＥＤＴＶ（Extended Definition
TV）、ＭＡＣ（Multiplexed Analogue Component）、Ｈ
ＤＴＶ（High Definition Television）等のＮＴＳＣ方
式に代わる新たな高画質テレビ方式の開発が進められて
いる。
【０００４】これら新方式の中でＥＤＴＶ方式は、日本
においてはＮＴＳＣ方式を基準に現行方式と互換性を保
ったまま高画質化を図ろうというものである。白黒から
カラー化された際にも重要視された下位互換性を保つこ
とにより、消費者は新方式対応のテレビ受像機に買い換
えることなく新方式の放送を受信することもできる。
においてはＮＴＳＣ方式を基準に現行方式と互換性を保
ったまま高画質化を図ろうというものである。白黒から
カラー化された際にも重要視された下位互換性を保つこ
とにより、消費者は新方式対応のテレビ受像機に買い換
えることなく新方式の放送を受信することもできる。
【０００５】第１世代ＥＤＴＶ（ＥＤＴＶ−Ｉ）方式
は、アスペクト比は４：３のまま、映像信号を作り出す
ところでの高解像度化を図ろうというものである。しか
し、ＨＤＴＶでも検討され採用されているように、テレ
ビ画面のワイド化は、今まで以上に迫力ある映像を再現
し、臨場感を感じさせるには必要不可欠な要素となって
いる。そこで、第２世代ＥＤＴＶ（ＥＤＴＶ−ＩＩ）で
は、ワイド・アスペクト化と更なる高画質化を実現して
いる。
は、アスペクト比は４：３のまま、映像信号を作り出す
ところでの高解像度化を図ろうというものである。しか
し、ＨＤＴＶでも検討され採用されているように、テレ
ビ画面のワイド化は、今まで以上に迫力ある映像を再現
し、臨場感を感じさせるには必要不可欠な要素となって
いる。そこで、第２世代ＥＤＴＶ（ＥＤＴＶ−ＩＩ）で
は、ワイド・アスペクト化と更なる高画質化を実現して
いる。
【０００６】ところで、前述のようにアスペクト比４：
３の従来のテレビ受像機でもＥＤＴＶ−ＩＩの映像を表
示することはできるが、画面の左右が切れることなく全
て表示されるようにすると、画面の上部と画面の下部に
映像信号がない部分（通常は黒い部分）ができてしま
う。具体的には、有効水平走査線数約４８０本の内、上
下で合計１２０の水平走査期間が垂直無画部（全く信号
がない期間）となり、インタレース走査される関係から
垂直主画部（信号がある期間）は３６０本の半分の１８
０本となってしまう。
３の従来のテレビ受像機でもＥＤＴＶ−ＩＩの映像を表
示することはできるが、画面の左右が切れることなく全
て表示されるようにすると、画面の上部と画面の下部に
映像信号がない部分（通常は黒い部分）ができてしま
う。具体的には、有効水平走査線数約４８０本の内、上
下で合計１２０の水平走査期間が垂直無画部（全く信号
がない期間）となり、インタレース走査される関係から
垂直主画部（信号がある期間）は３６０本の半分の１８
０本となってしまう。
【０００７】垂直無画部をなくし全画面表示をするに
は、この１８０本の有効水平走査線を間増しして２４０
本にする必要があるが、従来はテレビ受像機内部のデコ
ーダにより演算をして行っていた。
は、この１８０本の有効水平走査線を間増しして２４０
本にする必要があるが、従来はテレビ受像機内部のデコ
ーダにより演算をして行っていた。
【０００８】
【発明が解決しようとする課題】しかしながら、水平走
査線を間増しするためのデコーダは画像処理のための複
雑な演算を行うため、複雑で大規模な回路になってしま
い、小型化、低コスト化の実現が困難であった。これら
の課題は、液晶表示パネル、プラズマ表示パネル等を使
用したテレビ受像機等においても同様である。
査線を間増しするためのデコーダは画像処理のための複
雑な演算を行うため、複雑で大規模な回路になってしま
い、小型化、低コスト化の実現が困難であった。これら
の課題は、液晶表示パネル、プラズマ表示パネル等を使
用したテレビ受像機等においても同様である。
【０００９】そこで、本発明の課題は、上記のような複
雑なデコーダを使用することなしに、ゲートドライバの
シフトレジスタのタイミング制御を工夫して、一定の間
隔で同じラインを２本表示することにより、低コストで
垂直走査線伸長機能を実現するマトリクス表示装置及び
マトリクス表示装置駆動方法を提供することである。
雑なデコーダを使用することなしに、ゲートドライバの
シフトレジスタのタイミング制御を工夫して、一定の間
隔で同じラインを２本表示することにより、低コストで
垂直走査線伸長機能を実現するマトリクス表示装置及び
マトリクス表示装置駆動方法を提供することである。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
複数の信号線と複数の走査線をマトリクス状に配設し、
これらの信号線と走査線の各交差部に表示素子を有する
マトリクス表示パネルと、基本クロック信号に基づい
て、映像信号をサンプリングするタイミングを設定する
サンプリング信号、及び走査タイミングを設定する走査
タイミング信号を生成するタイミング設定手段と、前記
タイミング設定手段により生成される走査タイミング信
号に応じた走査タイミングで前記複数の走査線を順次走
査する走査手段と、前記タイミング設定手段により生成
されるサンプリング信号に基づいて映像信号をサンプリ
ングして、前記複数の信号線を駆動する信号線駆動信号
を生成して前記各表示素子を駆動する信号線駆動手段
と、を備えたマトリクス表示装置において、前記タイミ
ング設定手段は、前記走査タイミング信号により設定さ
れる走査タイミングを計数する計数手段を備え、この走
査タイミングの計数値が所定値となる毎に前記走査線を
任意数増加させて走査するように当該走査タイミングを
設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて所定走査タイミング毎に前記走査線
を任意数増加させて走査することを特徴としている。
複数の信号線と複数の走査線をマトリクス状に配設し、
これらの信号線と走査線の各交差部に表示素子を有する
マトリクス表示パネルと、基本クロック信号に基づい
て、映像信号をサンプリングするタイミングを設定する
サンプリング信号、及び走査タイミングを設定する走査
タイミング信号を生成するタイミング設定手段と、前記
タイミング設定手段により生成される走査タイミング信
号に応じた走査タイミングで前記複数の走査線を順次走
査する走査手段と、前記タイミング設定手段により生成
されるサンプリング信号に基づいて映像信号をサンプリ
ングして、前記複数の信号線を駆動する信号線駆動信号
を生成して前記各表示素子を駆動する信号線駆動手段
と、を備えたマトリクス表示装置において、前記タイミ
ング設定手段は、前記走査タイミング信号により設定さ
れる走査タイミングを計数する計数手段を備え、この走
査タイミングの計数値が所定値となる毎に前記走査線を
任意数増加させて走査するように当該走査タイミングを
設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて所定走査タイミング毎に前記走査線
を任意数増加させて走査することを特徴としている。
【００１１】請求項１記載の発明のマトリクス表示装置
によれば、複数の信号線と複数の走査線をマトリクス状
に配設し、これらの信号線と走査線の各交差部に表示素
子を有するマトリクス表示パネルと、基本クロック信号
に基づいて、映像信号をサンプリングするタイミングを
設定するサンプリング信号、及び走査タイミングを設定
する走査タイミング信号を生成するタイミング設定手段
と、前記タイミング設定手段により生成される走査タイ
ミング信号に応じた走査タイミングで前記複数の走査線
を順次走査する走査手段と、前記タイミング設定手段に
より生成されるサンプリング信号に基づいて映像信号を
サンプリングして、前記複数の信号線を駆動する信号線
駆動信号を生成して前記各表示素子を駆動する信号線駆
動手段と、を備えたマトリクス表示装置において、前記
タイミング設定手段は、前記走査タイミング信号により
設定される走査タイミングを計数する計数手段を備え、
この走査タイミングの計数値が所定値となる毎に前記走
査線を任意数増加させて走査するように当該走査タイミ
ングを設定する走査タイミング信号を生成し、前記走査
手段は、前記タイミング設定手段により生成される走査
タイミング信号に応じて所定走査タイミング毎に前記走
査線を任意数増加させて走査する。
によれば、複数の信号線と複数の走査線をマトリクス状
に配設し、これらの信号線と走査線の各交差部に表示素
子を有するマトリクス表示パネルと、基本クロック信号
に基づいて、映像信号をサンプリングするタイミングを
設定するサンプリング信号、及び走査タイミングを設定
する走査タイミング信号を生成するタイミング設定手段
と、前記タイミング設定手段により生成される走査タイ
ミング信号に応じた走査タイミングで前記複数の走査線
を順次走査する走査手段と、前記タイミング設定手段に
より生成されるサンプリング信号に基づいて映像信号を
サンプリングして、前記複数の信号線を駆動する信号線
駆動信号を生成して前記各表示素子を駆動する信号線駆
動手段と、を備えたマトリクス表示装置において、前記
タイミング設定手段は、前記走査タイミング信号により
設定される走査タイミングを計数する計数手段を備え、
この走査タイミングの計数値が所定値となる毎に前記走
査線を任意数増加させて走査するように当該走査タイミ
ングを設定する走査タイミング信号を生成し、前記走査
手段は、前記タイミング設定手段により生成される走査
タイミング信号に応じて所定走査タイミング毎に前記走
査線を任意数増加させて走査する。
【００１２】請求項２記載の発明は、請求項１記載のマ
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後に前記信号線駆動手段により前記信号
線が駆動されない非信号線駆動期間となる毎に、複数の
前記走査線を同時に走査するように前記走査タイミング
を設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて、前記非信号線駆動期間毎に複数の
前記走査線を同時に走査することを特徴としている。
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後に前記信号線駆動手段により前記信号
線が駆動されない非信号線駆動期間となる毎に、複数の
前記走査線を同時に走査するように前記走査タイミング
を設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて、前記非信号線駆動期間毎に複数の
前記走査線を同時に走査することを特徴としている。
【００１３】請求項２記載の発明のマトリクス表示装置
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後に
前記信号線駆動手段により前記信号線が駆動されない非
信号線駆動期間となる毎に、複数の前記走査線を同時に
走査するように前記走査タイミングを設定する走査タイ
ミング信号を生成し、前記走査手段は、前記タイミング
設定手段により生成される走査タイミング信号に応じ
て、前記非信号線駆動期間毎に複数の前記走査線を同時
に走査する。
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後に
前記信号線駆動手段により前記信号線が駆動されない非
信号線駆動期間となる毎に、複数の前記走査線を同時に
走査するように前記走査タイミングを設定する走査タイ
ミング信号を生成し、前記走査手段は、前記タイミング
設定手段により生成される走査タイミング信号に応じ
て、前記非信号線駆動期間毎に複数の前記走査線を同時
に走査する。
【００１４】請求項３記載の発明は、請求項１記載のマ
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後の信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査するように前記走
査タイミングを設定する走査タイミング信号を生成し、
前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴としている。
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後の信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査するように前記走
査タイミングを設定する走査タイミング信号を生成し、
前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴としている。
【００１５】請求項３記載の発明のマトリクス表示装置
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後の
信号線駆動期間中の所定のタイミング毎に、複数の前記
走査線を順次走査するように前記走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により生成される走査タイミング
信号に応じて、前記信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査する。
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後の
信号線駆動期間中の所定のタイミング毎に、複数の前記
走査線を順次走査するように前記走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により生成される走査タイミング
信号に応じて、前記信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査する。
【００１６】したがって、走査タイミング信号を任意数
増加させて、簡易的に走査線を増加させることができる
ため、画像処理のための複雑な演算を行うために複雑で
大規模な回路となるデコーダを必要とせず、垂直走査線
を伸長する機能を、小型、低コストなマトリクス表示装
置で実現することができる。
増加させて、簡易的に走査線を増加させることができる
ため、画像処理のための複雑な演算を行うために複雑で
大規模な回路となるデコーダを必要とせず、垂直走査線
を伸長する機能を、小型、低コストなマトリクス表示装
置で実現することができる。
【００１７】請求項４記載の発明は、請求項１〜３のい
ずれかに記載のマトリクス表示装置において、前記映像
信号は、所定アスペクト比の映像を表示する信号であ
り、このアスペクト比は前記マトリクス表示パネルのア
スペクト比と相違し、前記タイミング設定手段は、前記
計数手段による前記走査タイミングの計数値が所定値と
なる毎に、前記映像信号のアスペクト比が前記マトリク
ス表示パネルのアスペクト比となるように前記走査線を
所定数増加させて走査するように走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により設定される走査タイミング
信号に応じて、前記映像信号のアスペクト比が前記マト
リクス表示パネルのアスペクト比となるように前記走査
線を所定数増加させて走査することを特徴としている。
ずれかに記載のマトリクス表示装置において、前記映像
信号は、所定アスペクト比の映像を表示する信号であ
り、このアスペクト比は前記マトリクス表示パネルのア
スペクト比と相違し、前記タイミング設定手段は、前記
計数手段による前記走査タイミングの計数値が所定値と
なる毎に、前記映像信号のアスペクト比が前記マトリク
ス表示パネルのアスペクト比となるように前記走査線を
所定数増加させて走査するように走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により設定される走査タイミング
信号に応じて、前記映像信号のアスペクト比が前記マト
リクス表示パネルのアスペクト比となるように前記走査
線を所定数増加させて走査することを特徴としている。
【００１８】請求項４記載の発明のマトリクス表示装置
によれば、請求項１〜３のいずれかに記載のマトリクス
表示装置において、前記映像信号は、所定アスペクト比
の映像を表示する信号であり、このアスペクト比は前記
マトリクス表示パネルのアスペクト比と相違し、前記タ
イミング設定手段は、前記計数手段による前記走査タイ
ミングの計数値が所定値となる毎に、前記映像信号のア
スペクト比が前記マトリクス表示パネルのアスペクト比
となるように前記走査線を所定数増加させて走査するよ
うに走査タイミングを設定する走査タイミング信号を生
成し、前記走査手段は、前記タイミング設定手段により
設定される走査タイミング信号に応じて、前記映像信号
のアスペクト比が前記マトリクス表示パネルのアスペク
ト比となるように前記走査線を所定数増加させて走査す
る。
によれば、請求項１〜３のいずれかに記載のマトリクス
表示装置において、前記映像信号は、所定アスペクト比
の映像を表示する信号であり、このアスペクト比は前記
マトリクス表示パネルのアスペクト比と相違し、前記タ
イミング設定手段は、前記計数手段による前記走査タイ
ミングの計数値が所定値となる毎に、前記映像信号のア
スペクト比が前記マトリクス表示パネルのアスペクト比
となるように前記走査線を所定数増加させて走査するよ
うに走査タイミングを設定する走査タイミング信号を生
成し、前記走査手段は、前記タイミング設定手段により
設定される走査タイミング信号に応じて、前記映像信号
のアスペクト比が前記マトリクス表示パネルのアスペク
ト比となるように前記走査線を所定数増加させて走査す
る。
【００１９】したがって、映像信号と表示パネルのアス
ペクト比が相違する場合にも、映像信号の走査線数を所
定数増加させることができる構成であるため、表示パネ
ルに最適な映像表示を、小型、低コストなマトリクス表
示装置で実現することができる。
ペクト比が相違する場合にも、映像信号の走査線数を所
定数増加させることができる構成であるため、表示パネ
ルに最適な映像表示を、小型、低コストなマトリクス表
示装置で実現することができる。
【００２０】請求項５記載の発明は、請求項４記載のマ
トリクス表示装置において、前記映像信号のアスペクト
比は１６：９であり、前記マトリクス表示パネルのアス
ペクト比は４：３であることを特徴としている。
トリクス表示装置において、前記映像信号のアスペクト
比は１６：９であり、前記マトリクス表示パネルのアス
ペクト比は４：３であることを特徴としている。
【００２１】請求項５記載の発明のマトリクス表示装置
によれば、請求項４記載のマトリクス表示装置におい
て、前記映像信号のアスペクト比は１６：９であるが、
前記マトリクス表示パネルのアスペクト比は４：３であ
って相違しており、前記タイミング設定手段は、前記計
数手段による前記走査タイミングの計数値が所定値とな
る毎に、前記映像信号のアスペクト比が４：３となるよ
うに前記走査線を所定数増加させて走査するように走査
タイミングを設定する走査タイミング信号を生成し、前
記走査手段は、前記タイミング設定手段により設定され
る走査タイミング信号に応じて、前記映像信号のアスペ
クト比が４：３となるように前記走査線を所定数増加さ
せて走査する。
によれば、請求項４記載のマトリクス表示装置におい
て、前記映像信号のアスペクト比は１６：９であるが、
前記マトリクス表示パネルのアスペクト比は４：３であ
って相違しており、前記タイミング設定手段は、前記計
数手段による前記走査タイミングの計数値が所定値とな
る毎に、前記映像信号のアスペクト比が４：３となるよ
うに前記走査線を所定数増加させて走査するように走査
タイミングを設定する走査タイミング信号を生成し、前
記走査手段は、前記タイミング設定手段により設定され
る走査タイミング信号に応じて、前記映像信号のアスペ
クト比が４：３となるように前記走査線を所定数増加さ
せて走査する。
【００２２】したがって、映像信号がいわゆるワイド画
面用の映像信号であり、表示パネルがアスペクト比４：
３の既存の表示パネルである場合にも、映像信号の走査
線数を所定数増加させることができる構成であるため、
アスペクト比１６：９のワイド画面用の映像信号の垂直
走査線を４／３倍に伸張して、アスペクト比４：３の表
示パネルに最適な映像表示を、小型、低コストなマトリ
クス表示装置で実現することができる。
面用の映像信号であり、表示パネルがアスペクト比４：
３の既存の表示パネルである場合にも、映像信号の走査
線数を所定数増加させることができる構成であるため、
アスペクト比１６：９のワイド画面用の映像信号の垂直
走査線を４／３倍に伸張して、アスペクト比４：３の表
示パネルに最適な映像表示を、小型、低コストなマトリ
クス表示装置で実現することができる。
【００２３】請求項６記載の発明は、複数の信号線と複
数の走査線をマトリクス状に配設し、これらの信号線と
走査線の各交差部に表示素子を有するマトリクス表示パ
ネルを駆動する際に、基本クロック信号に基づいて、映
像信号をサンプリングするタイミングを設定するサンプ
リング信号、及び走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じた走
査タイミングで前記複数の走査線を順次走査し、また前
記サンプリング信号に基づいて映像信号をサンプリング
して前記複数の信号線を駆動する信号線駆動信号を生成
して前記各表示素子を駆動するマトリクス表示装置駆動
方法において、前記走査タイミング信号により設定され
る走査タイミングを計数し、この走査タイミングの計数
値が所定値となる毎に前記走査線を任意数増加させて走
査するように当該走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じて所
定走査タイミング毎に前記走査線を任意数増加させて走
査することを特徴としている。
数の走査線をマトリクス状に配設し、これらの信号線と
走査線の各交差部に表示素子を有するマトリクス表示パ
ネルを駆動する際に、基本クロック信号に基づいて、映
像信号をサンプリングするタイミングを設定するサンプ
リング信号、及び走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じた走
査タイミングで前記複数の走査線を順次走査し、また前
記サンプリング信号に基づいて映像信号をサンプリング
して前記複数の信号線を駆動する信号線駆動信号を生成
して前記各表示素子を駆動するマトリクス表示装置駆動
方法において、前記走査タイミング信号により設定され
る走査タイミングを計数し、この走査タイミングの計数
値が所定値となる毎に前記走査線を任意数増加させて走
査するように当該走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じて所
定走査タイミング毎に前記走査線を任意数増加させて走
査することを特徴としている。
【００２４】請求項６記載の発明のマトリクス表示装置
駆動方法によれば、複数の信号線と複数の走査線をマト
リクス状に配設し、これらの信号線と走査線の各交差部
に表示素子を有するマトリクス表示パネルを駆動する際
に、基本クロック信号に基づいて、映像信号をサンプリ
ングするタイミングを設定するサンプリング信号、及び
走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じた走査タイミングで
前記複数の走査線を順次走査し、また前記サンプリング
信号に基づいて映像信号をサンプリングして前記複数の
信号線を駆動する信号線駆動信号を生成して前記各表示
素子を駆動するマトリクス表示装置駆動方法において、
前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査する。
駆動方法によれば、複数の信号線と複数の走査線をマト
リクス状に配設し、これらの信号線と走査線の各交差部
に表示素子を有するマトリクス表示パネルを駆動する際
に、基本クロック信号に基づいて、映像信号をサンプリ
ングするタイミングを設定するサンプリング信号、及び
走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じた走査タイミングで
前記複数の走査線を順次走査し、また前記サンプリング
信号に基づいて映像信号をサンプリングして前記複数の
信号線を駆動する信号線駆動信号を生成して前記各表示
素子を駆動するマトリクス表示装置駆動方法において、
前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査する。
【００２５】請求項７記載の発明は、請求項６記載のマ
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後に前記信号線が駆動され
ない非信号線駆動期間となる毎に、複数の前記走査線を
同時に走査するように前記走査タイミングを設定する走
査タイミング信号を生成し、この走査タイミング信号に
応じて、前記非信号線駆動期間毎に複数の前記走査線を
同時に走査することを特徴としている。
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後に前記信号線が駆動され
ない非信号線駆動期間となる毎に、複数の前記走査線を
同時に走査するように前記走査タイミングを設定する走
査タイミング信号を生成し、この走査タイミング信号に
応じて、前記非信号線駆動期間毎に複数の前記走査線を
同時に走査することを特徴としている。
【００２６】請求項７記載の発明のマトリクス表示装置
駆動方法によれば、請求項６記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後に前記信号線が駆動されない非信号線駆動
期間となる毎に、複数の前記走査線を同時に走査するよ
うに前記走査タイミングを設定する走査タイミング信号
を生成し、この走査タイミング信号に応じて、前記非信
号線駆動期間毎に複数の前記走査線を同時に走査する。
駆動方法によれば、請求項６記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後に前記信号線が駆動されない非信号線駆動
期間となる毎に、複数の前記走査線を同時に走査するよ
うに前記走査タイミングを設定する走査タイミング信号
を生成し、この走査タイミング信号に応じて、前記非信
号線駆動期間毎に複数の前記走査線を同時に走査する。
【００２７】請求項８記載の発明は、請求項６記載のマ
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後の信号線駆動期間中の所
定のタイミング毎に、複数の前記走査線を順次走査する
ように前記走査タイミングを設定する走査タイミング信
号を生成し、この走査タイミング信号に応じて、前記信
号線駆動期間中の所定のタイミング毎に、複数の前記走
査線を順次走査することを特徴としている。
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後の信号線駆動期間中の所
定のタイミング毎に、複数の前記走査線を順次走査する
ように前記走査タイミングを設定する走査タイミング信
号を生成し、この走査タイミング信号に応じて、前記信
号線駆動期間中の所定のタイミング毎に、複数の前記走
査線を順次走査することを特徴としている。
【００２８】請求項８記載の発明のマトリクス表示装置
駆動方法によれば、請求項６記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後の信号線駆動期間中の所定のタイミング毎
に、複数の前記走査線を順次走査するように前記走査タ
イミングを設定する走査タイミング信号を生成し、この
走査タイミング信号に応じて、前記信号線駆動期間中の
所定のタイミング毎に、複数の前記走査線を順次走査す
る。
駆動方法によれば、請求項６記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後の信号線駆動期間中の所定のタイミング毎
に、複数の前記走査線を順次走査するように前記走査タ
イミングを設定する走査タイミング信号を生成し、この
走査タイミング信号に応じて、前記信号線駆動期間中の
所定のタイミング毎に、複数の前記走査線を順次走査す
る。
【００２９】したがって、本発明の液晶駆動方法をマト
リクス表示装置に採用することにより、画像処理のため
の複雑な演算を行うために複雑で大規模な回路となるデ
コーダを必要としないため、マトリクス表示装置におい
て垂直走査線を伸長する機能を付加する際に、小型、低
コストで実現することができる。
リクス表示装置に採用することにより、画像処理のため
の複雑な演算を行うために複雑で大規模な回路となるデ
コーダを必要としないため、マトリクス表示装置におい
て垂直走査線を伸長する機能を付加する際に、小型、低
コストで実現することができる。
【００３０】
【発明の実施の形態】以下、図１〜図１１を参照して本
発明に係る液晶表示装置の実施の形態を詳細に説明す
る。
発明に係る液晶表示装置の実施の形態を詳細に説明す
る。
【００３１】（第１の実施の形態）前述のようにアスペ
クト比４：３の従来のテレビ受像機でもＥＤＴＶ−ＩＩ
の映像を表示することはできるが、画面の左右が切れる
ことなく全て表示されるようにすると、画面の上部と画
面の下部に映像信号がない部分（通常は黒い部分）がで
きてしまう。具体的には、有効水平走査線数約４８０本
の内、上下で合計１２０の水平走査期間が垂直無画部
（全く信号がない期間）となり、インタレース走査され
る関係から垂直主画部（信号がある期間）は３６０本の
半分の１８０本となってしまう。
クト比４：３の従来のテレビ受像機でもＥＤＴＶ−ＩＩ
の映像を表示することはできるが、画面の左右が切れる
ことなく全て表示されるようにすると、画面の上部と画
面の下部に映像信号がない部分（通常は黒い部分）がで
きてしまう。具体的には、有効水平走査線数約４８０本
の内、上下で合計１２０の水平走査期間が垂直無画部
（全く信号がない期間）となり、インタレース走査され
る関係から垂直主画部（信号がある期間）は３６０本の
半分の１８０本となってしまう。
【００３２】垂直無画部をなくし全画面表示をするに
は、この１８０本の有効水平走査線を間増しして２４０
本にする必要があるが、本第１の実施の形態の液晶表示
装置１では、走査線３本毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍に伸長し、１８０本の映像信
号を２４０本に間増しすることが可能な、液晶表示装置
１について、図１〜図６を参照して詳細に説明する。
は、この１８０本の有効水平走査線を間増しして２４０
本にする必要があるが、本第１の実施の形態の液晶表示
装置１では、走査線３本毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍に伸長し、１８０本の映像信
号を２４０本に間増しすることが可能な、液晶表示装置
１について、図１〜図６を参照して詳細に説明する。
【００３３】まず構成を説明する。
【００３４】図１は、液晶表示装置１の概略回路構成図
である。図１において、液晶表示装置１は、液晶パネル
２、ゲートドライバー３、ソースドライバー４、クロマ
インターフェース５、及びコントローラ６等から構成さ
れている。
である。図１において、液晶表示装置１は、液晶パネル
２、ゲートドライバー３、ソースドライバー４、クロマ
インターフェース５、及びコントローラ６等から構成さ
れている。
【００３５】図１において、液晶パネル２は、アクティ
ブマトリクス型が採用されており、図示はしないが、基
板上に複数の走査線（ゲートライン）Ｘｎと信号線（ソ
ースライン）Ｙｍがマトリクス状に配置されているとと
もに、これらの走査線Ｘｎと信号線Ｙｍの各交点にはｎ
チャンネルＭＯＳ型のＴＦＴ（Thin Film Transistor）
素子等からなるスイッチング素子（以下、ＴＦＴ素子と
いう）と、そのＴＦＴ素子の信号線側に画素電極が接続
されて液晶容量を構成することにより、多数の画素を形
成している。
ブマトリクス型が採用されており、図示はしないが、基
板上に複数の走査線（ゲートライン）Ｘｎと信号線（ソ
ースライン）Ｙｍがマトリクス状に配置されているとと
もに、これらの走査線Ｘｎと信号線Ｙｍの各交点にはｎ
チャンネルＭＯＳ型のＴＦＴ（Thin Film Transistor）
素子等からなるスイッチング素子（以下、ＴＦＴ素子と
いう）と、そのＴＦＴ素子の信号線側に画素電極が接続
されて液晶容量を構成することにより、多数の画素を形
成している。
【００３６】各ＴＦＴ素子（図示せず）は、そのゲート
電極がそれぞれ対応する走査線（ゲートライン）Ｘｎに
接続されており、そのソース電極がそれぞれ対応する信
号線（ソースライン）Ｙｍに接続されている。また、各
ＴＦＴ素子は、そのドレイン電極に液晶容量がそれぞれ
接続されており、液晶容量を構成する他方の電極には、
共通電圧（コモン電圧）の供給されるコモンライン（図
示せず）が接続されている。
電極がそれぞれ対応する走査線（ゲートライン）Ｘｎに
接続されており、そのソース電極がそれぞれ対応する信
号線（ソースライン）Ｙｍに接続されている。また、各
ＴＦＴ素子は、そのドレイン電極に液晶容量がそれぞれ
接続されており、液晶容量を構成する他方の電極には、
共通電圧（コモン電圧）の供給されるコモンライン（図
示せず）が接続されている。
【００３７】そして、液晶パネル２では、ゲートドライ
バー３及びソースドライバー４によって順次選択された
各ＴＦＴ素子に形成された各画素毎の液晶容量に画像デ
ータに対応するドレイン電圧（信号線駆動電圧）が印加
されて、その電荷が保持されることにより、映像が表示
される。
バー３及びソースドライバー４によって順次選択された
各ＴＦＴ素子に形成された各画素毎の液晶容量に画像デ
ータに対応するドレイン電圧（信号線駆動電圧）が印加
されて、その電荷が保持されることにより、映像が表示
される。
【００３８】ゲートドライバー３は、図２に示すよう
に、シフトレジスタ及びゲート回路等から構成されてお
り、コントローラ６から入力される垂直駆動制御信号に
基づいて、ゲート電圧（走査駆動電圧）を生成し、液晶
パネル２内の所定の走査線Ｘｎに印加して選択駆動す
る。
に、シフトレジスタ及びゲート回路等から構成されてお
り、コントローラ６から入力される垂直駆動制御信号に
基づいて、ゲート電圧（走査駆動電圧）を生成し、液晶
パネル２内の所定の走査線Ｘｎに印加して選択駆動す
る。
【００３９】ゲートドライバー３の回路構成例を示す図
２において、ゲートドライバー３は、反転コンパレータ
回路３１、反転ゲート回路３２、フリップフロップ３
３、ｎビットシフトレジスタ３４、ＡＮＤゲート回路３
５、及び出力バッファ回路３６により構成されている。
２において、ゲートドライバー３は、反転コンパレータ
回路３１、反転ゲート回路３２、フリップフロップ３
３、ｎビットシフトレジスタ３４、ＡＮＤゲート回路３
５、及び出力バッファ回路３６により構成されている。
【００４０】反転コンパレータ回路３１は、非反転入力
端子（＋）に入力されるゲート電圧を基準電圧として、
反転入力端子に入力されるゲートスタート信号ＧＳＲ
Ｔ、ゲートパルスクロック信号ＧＰＣＫ、ゲート出力リ
セット信号ＧＲＥＳの入力電圧が基準電圧を超えたとき
に、反転信号を出力する。
端子（＋）に入力されるゲート電圧を基準電圧として、
反転入力端子に入力されるゲートスタート信号ＧＳＲ
Ｔ、ゲートパルスクロック信号ＧＰＣＫ、ゲート出力リ
セット信号ＧＲＥＳの入力電圧が基準電圧を超えたとき
に、反転信号を出力する。
【００４１】反転ゲート回路３２は、反転コンパレータ
回路３１から入力される信号を更に反転して反転コンパ
レータ回路３１に入力された信号と同位相の信号にして
出力する。
回路３１から入力される信号を更に反転して反転コンパ
レータ回路３１に入力された信号と同位相の信号にして
出力する。
【００４２】フリップフロップ３３は、クロック端子Ｃ
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力する。
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力する。
【００４３】ｎビットシフトレジスタ３４は、フリップ
フロップ３３から入力される走査スタート信号ＳＴの走
査スタートタイミングに基づいてゲート電極駆動信号の
生成を開始し、反転ゲート回路３２から入力される走査
シフトクロック信号ＣＫのシフトクロックタイミングに
基づいて、生成したゲート電極駆動信号の内部のシフト
タイミングを制御してＡＮＤゲート回路３５に対して順
次出力する。
フロップ３３から入力される走査スタート信号ＳＴの走
査スタートタイミングに基づいてゲート電極駆動信号の
生成を開始し、反転ゲート回路３２から入力される走査
シフトクロック信号ＣＫのシフトクロックタイミングに
基づいて、生成したゲート電極駆動信号の内部のシフト
タイミングを制御してＡＮＤゲート回路３５に対して順
次出力する。
【００４４】ＡＮＤゲート回路３５は、ｎビットシフト
レジスタ３４から入力されるゲート電極駆動信号と、反
転ゲート回路３２から入力されるゲート出力リセット信
号ＲＥＳとの論理和をとって出力する回路である。した
がって、ＡＮＤゲート回路３５は、ゲート出力リセット
信号ＲＥＳがＨｉｇｈ信号のときは、ゲート電極駆動信
号を出力バッファ回路３６に対して出力し、ゲート出力
リセット信号ＲＥＳがＬｏｗ信号のときは、ゲート電極
駆動信号の出力を停止する。
レジスタ３４から入力されるゲート電極駆動信号と、反
転ゲート回路３２から入力されるゲート出力リセット信
号ＲＥＳとの論理和をとって出力する回路である。した
がって、ＡＮＤゲート回路３５は、ゲート出力リセット
信号ＲＥＳがＨｉｇｈ信号のときは、ゲート電極駆動信
号を出力バッファ回路３６に対して出力し、ゲート出力
リセット信号ＲＥＳがＬｏｗ信号のときは、ゲート電極
駆動信号の出力を停止する。
【００４５】出力バッファ回路３６は、ＡＮＤゲート回
路３５から入力されるゲート電極駆動信号の波形を整形
して液晶パネル２内のゲート電極Ｘ１〜Ｘｎに出力し
て、ゲート電極Ｘ１〜Ｘｎを駆動する。
路３５から入力されるゲート電極駆動信号の波形を整形
して液晶パネル２内のゲート電極Ｘ１〜Ｘｎに出力し
て、ゲート電極Ｘ１〜Ｘｎを駆動する。
【００４６】ソースドライバー４は、コントローラ６か
ら入力される制御信号の制御タイミングにより液晶パネ
ル２内の所定数の信号電極を順次選択駆動し、クロマイ
ンターフェース５から反転入力される画像データを、順
次選択した信号電極に転送して各ＴＦＴに接続された液
晶表示素子に映像信号に応じた電荷を蓄積させて、映像
を表示する。
ら入力される制御信号の制御タイミングにより液晶パネ
ル２内の所定数の信号電極を順次選択駆動し、クロマイ
ンターフェース５から反転入力される画像データを、順
次選択した信号電極に転送して各ＴＦＴに接続された液
晶表示素子に映像信号に応じた電荷を蓄積させて、映像
を表示する。
【００４７】クロマインターフェース５は、入力された
映像信号から複合同期信号ＣＳＹＮＣを分離して、コン
トローラ６に出力すると同時に、該入力された映像信号
をＲ，Ｇ，Ｂの各信号に分離して反転し、映像表示用の
画像データとして、コントローラ６から入力された水平
同期信号に基づいたタイミングで、ソースドライバー４
に対して出力する。
映像信号から複合同期信号ＣＳＹＮＣを分離して、コン
トローラ６に出力すると同時に、該入力された映像信号
をＲ，Ｇ，Ｂの各信号に分離して反転し、映像表示用の
画像データとして、コントローラ６から入力された水平
同期信号に基づいたタイミングで、ソースドライバー４
に対して出力する。
【００４８】コントローラ６は、クロマインターフェー
ス５から入力される複合同期信号ＣＳＹＮＣに基づい
て、水平同期信号を生成してクロマインターフェース５
に対して出力し、また、前記複合同期信号ＣＳＹＮＣに
基づいて、ゲートドライバー３、及びソースドライバー
４を駆動制御するための、ゲートパルスクロック信号Ｇ
ＰＣＫ、ゲート出力リセット信号ＧＲＥＳ、ゲートスタ
ート信号ＧＳＲＴ等の各種制御信号を生成して、ゲート
ドライバー３、及びソースドライバー４に対して出力す
る。
ス５から入力される複合同期信号ＣＳＹＮＣに基づい
て、水平同期信号を生成してクロマインターフェース５
に対して出力し、また、前記複合同期信号ＣＳＹＮＣに
基づいて、ゲートドライバー３、及びソースドライバー
４を駆動制御するための、ゲートパルスクロック信号Ｇ
ＰＣＫ、ゲート出力リセット信号ＧＲＥＳ、ゲートスタ
ート信号ＧＳＲＴ等の各種制御信号を生成して、ゲート
ドライバー３、及びソースドライバー４に対して出力す
る。
【００４９】このコントローラ６の内部回路の内、ゲー
トパルスクロック信号ＧＰＣＫ、ゲート出力リセット信
号ＧＲＥＳ、及びゲートスタート信号ＧＳＲＴの生成に
係わる部分の回路構成例を図３に示す。図３において、
コントローラ６は、立ち下がり同期式カウンタ６１、水
平デコーダ６２、セレクタ回路６３、ＪＫフリップフロ
ップ６４、フリップフロップ６５、６６、カウンタ回路
６７、リセット回路６８、ＪＫフリップフロップ６９、
ＡＮＤゲート７０、フリップフロップ７１、７２、ＯＲ
ゲート７３、７４、非同期式カウンタ７５、垂直デコー
ダ７６、及びフリップフロップ７７、７８等によって構
成されている。以下に、コントローラ６を構成する内部
回路の内、ゲートパルスクロック信号ＧＰＣＫ、ゲート
出力リセット信号ＧＲＥＳ、及びゲートスタート信号Ｇ
ＳＲＴの生成に係わる部分の各回路について説明する。
トパルスクロック信号ＧＰＣＫ、ゲート出力リセット信
号ＧＲＥＳ、及びゲートスタート信号ＧＳＲＴの生成に
係わる部分の回路構成例を図３に示す。図３において、
コントローラ６は、立ち下がり同期式カウンタ６１、水
平デコーダ６２、セレクタ回路６３、ＪＫフリップフロ
ップ６４、フリップフロップ６５、６６、カウンタ回路
６７、リセット回路６８、ＪＫフリップフロップ６９、
ＡＮＤゲート７０、フリップフロップ７１、７２、ＯＲ
ゲート７３、７４、非同期式カウンタ７５、垂直デコー
ダ７６、及びフリップフロップ７７、７８等によって構
成されている。以下に、コントローラ６を構成する内部
回路の内、ゲートパルスクロック信号ＧＰＣＫ、ゲート
出力リセット信号ＧＲＥＳ、及びゲートスタート信号Ｇ
ＳＲＴの生成に係わる部分の各回路について説明する。
【００５０】立ち下がり同期式カウンタ６１は、クロッ
ク端子Ｃｌｏｃｋに入力されるクロック反転信号ＣＫＢ
によってカウント動作を行い、当該カウント値を水平デ
コーダ６２に対して出力することによって、水平デコー
ダ６２を制御する。
ク端子Ｃｌｏｃｋに入力されるクロック反転信号ＣＫＢ
によってカウント動作を行い、当該カウント値を水平デ
コーダ６２に対して出力することによって、水平デコー
ダ６２を制御する。
【００５１】水平デコーダ６２は、立ち下がり同期式カ
ウンタ６１から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ６２
は、ゲートパルスクロック信号ＧＰＣＫを生成するため
の、ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇ
ｐｃｋ２ｓ、及びｇｐｃｋ２ｒをセレクタ回路６３に対
して出力し、ゲート出力リセット信号ＧＲＥＳを生成す
るための、ＧＲＥＳ生成信号ｇｒｅｓｓ、及びｇｒｅｓ
ｒをＪＫフリップフロップ６４に対して出力し、ゲート
スタート信号ＧＳＲＴを生成するための、ＧＳＲＴ生成
信号ｇｓｒｔｓ、及びｇｓｒｔｒをＪＫフリップフロッ
プ６９に対して出力する。また、水平デコーダ６２は、
パルス信号Ｐ１００Ｈを、フリップフロップ６５を介し
て立ち下がり同期式カウンタ６１のリセット端子Ｒｅｓ
ｅｔ、カウンタ回路６７、及びＯＲゲート７３に対して
出力し、パルス信号Ｐ２５Ｈを、フリップフロップ６６
を介してリセット回路６８、及びＯＲゲート７４に対し
て出力し、パルス信号Ｐ７５Ｈを、フリップフロップ７
１を介してＯＲゲート７４に対して出力し、パルス信号
Ｐ５０Ｈを、フリップフロップ７２を介してリセット回
路６８、ＯＲゲート７３、及びフリップフロップ７８に
対して出力する。ここで、パルス信号Ｐ１００Ｈは、水
平同期信号のタイミングに合わせて出力されるパルスで
あり、パルス信号Ｐ２５Ｈは、パルス信号Ｐ１００Ｈに
対して、１Ｈ（１水平期間：約６３．５μｓｅｃ）を４
等分した時間（約１５．９μｓｅｃ）だけ遅れて出力さ
れるパルスである（図５参照）。パルス信号Ｐ５０Ｈ
は、パルス信号Ｐ２５Ｈから更に約１５．９μｓｅｃ遅
れて出力されるパルスであり、パルス信号Ｐ７５Ｈは、
パルス信号Ｐ５０Ｈから更に約１５．９μｓｅｃ遅れて
出力されるパルスである（図５参照）。
ウンタ６１から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ６２
は、ゲートパルスクロック信号ＧＰＣＫを生成するため
の、ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇ
ｐｃｋ２ｓ、及びｇｐｃｋ２ｒをセレクタ回路６３に対
して出力し、ゲート出力リセット信号ＧＲＥＳを生成す
るための、ＧＲＥＳ生成信号ｇｒｅｓｓ、及びｇｒｅｓ
ｒをＪＫフリップフロップ６４に対して出力し、ゲート
スタート信号ＧＳＲＴを生成するための、ＧＳＲＴ生成
信号ｇｓｒｔｓ、及びｇｓｒｔｒをＪＫフリップフロッ
プ６９に対して出力する。また、水平デコーダ６２は、
パルス信号Ｐ１００Ｈを、フリップフロップ６５を介し
て立ち下がり同期式カウンタ６１のリセット端子Ｒｅｓ
ｅｔ、カウンタ回路６７、及びＯＲゲート７３に対して
出力し、パルス信号Ｐ２５Ｈを、フリップフロップ６６
を介してリセット回路６８、及びＯＲゲート７４に対し
て出力し、パルス信号Ｐ７５Ｈを、フリップフロップ７
１を介してＯＲゲート７４に対して出力し、パルス信号
Ｐ５０Ｈを、フリップフロップ７２を介してリセット回
路６８、ＯＲゲート７３、及びフリップフロップ７８に
対して出力する。ここで、パルス信号Ｐ１００Ｈは、水
平同期信号のタイミングに合わせて出力されるパルスで
あり、パルス信号Ｐ２５Ｈは、パルス信号Ｐ１００Ｈに
対して、１Ｈ（１水平期間：約６３．５μｓｅｃ）を４
等分した時間（約１５．９μｓｅｃ）だけ遅れて出力さ
れるパルスである（図５参照）。パルス信号Ｐ５０Ｈ
は、パルス信号Ｐ２５Ｈから更に約１５．９μｓｅｃ遅
れて出力されるパルスであり、パルス信号Ｐ７５Ｈは、
パルス信号Ｐ５０Ｈから更に約１５．９μｓｅｃ遅れて
出力されるパルスである（図５参照）。
【００５２】セレクタ回路６３は、ＪＫフリップフロッ
プ６３１、ＪＫフリップフロップ６３２、及びセレクタ
６３３によって構成されており、水平デコーダ６２から
入力されるＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１
ｒ、ｇｐｃｋ２ｓ、及びｇｐｃｋ２ｒに基づいて生成し
たゲートパルスクロック信号ＧＰＣＫをゲートドライバ
ー３に対して出力する。セレクタ回路６３のゲートパル
スクロック信号ＧＰＣＫ生成動作は、以下に説明する各
回路によるものである。
プ６３１、ＪＫフリップフロップ６３２、及びセレクタ
６３３によって構成されており、水平デコーダ６２から
入力されるＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１
ｒ、ｇｐｃｋ２ｓ、及びｇｐｃｋ２ｒに基づいて生成し
たゲートパルスクロック信号ＧＰＣＫをゲートドライバ
ー３に対して出力する。セレクタ回路６３のゲートパル
スクロック信号ＧＰＣＫ生成動作は、以下に説明する各
回路によるものである。
【００５３】ＪＫフリップフロップ６３１は、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ６２から端子Ｊに入力された
ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣＫ
生成信号ｇｐｃｋ１（図５参照）を生成して端子Ｘから
セレクタ６３３の入力端子Ａに対して出力する。
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ６２から端子Ｊに入力された
ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣＫ
生成信号ｇｐｃｋ１（図５参照）を生成して端子Ｘから
セレクタ６３３の入力端子Ａに対して出力する。
【００５４】ＪＫフリップフロップ６３２は、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ６２から端子Ｊに入力された
ＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣＫ
生成信号ｇｐｃｋ２（図５参照）を生成して端子Ｘから
セレクタ６３３の入力端子Ｂに対して出力する。
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ６２から端子Ｊに入力された
ＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣＫ
生成信号ｇｐｃｋ２（図５参照）を生成して端子Ｘから
セレクタ６３３の入力端子Ｂに対して出力する。
【００５５】セレクタ６３３は、図４に示すようにＡＮ
Ｄゲート６３３ａ、ＡＮＤゲート６３３ｂ、反転ゲート
６３３ｃ、及びＯＲゲート６３３ｄによって構成されて
いる。セレクタ６３３は、カウンタ回路６７からセレク
ト端子Ｓに入力されるセレクト信号がＬｏｗ信号である
ときは、該Ｌｏｗ信号を反転ゲート６３３ｃによって反
転して、Ｈｉｇｈ信号としてＡＮＤゲート６３３ａの一
方の入力とし、また、前記セレクト信号であるＬｏｗ信
号をＡＮＤゲート６３３ｂの一方の入力とすることによ
り、入力端子Ａに入力されるＧＰＣＫ生成信号ｇｐｃｋ
１を、ＯＲゲート６３３ｄを介して、出力端子Ｘからゲ
ートパルスクロック信号ＧＰＣＫとして、ゲートドライ
バー３に対して出力する。また、セレクタ６３３は、カ
ウンタ回路６７からセレクト端子Ｓに入力されるセレク
ト信号がＨｉｇｈ信号であるときは、該Ｈｉｇｈ信号を
反転ゲート６３３ｃによって反転して、Ｌｏｗ信号とし
てＡＮＤゲート６３３ａの一方の入力とし、また、前記
セレクト信号であるＨｉｇｈ信号をＡＮＤゲート６３３
ｂの一方の入力とすることにより、入力端子Ｂに入力さ
れるＧＰＣＫ生成信号ｇｐｃｋ２を、ＯＲゲート６３３
ｄを介して、出力端子Ｘからゲートパルスクロック信号
ＧＰＣＫとして、ゲートドライバー３に対して出力す
る。
Ｄゲート６３３ａ、ＡＮＤゲート６３３ｂ、反転ゲート
６３３ｃ、及びＯＲゲート６３３ｄによって構成されて
いる。セレクタ６３３は、カウンタ回路６７からセレク
ト端子Ｓに入力されるセレクト信号がＬｏｗ信号である
ときは、該Ｌｏｗ信号を反転ゲート６３３ｃによって反
転して、Ｈｉｇｈ信号としてＡＮＤゲート６３３ａの一
方の入力とし、また、前記セレクト信号であるＬｏｗ信
号をＡＮＤゲート６３３ｂの一方の入力とすることによ
り、入力端子Ａに入力されるＧＰＣＫ生成信号ｇｐｃｋ
１を、ＯＲゲート６３３ｄを介して、出力端子Ｘからゲ
ートパルスクロック信号ＧＰＣＫとして、ゲートドライ
バー３に対して出力する。また、セレクタ６３３は、カ
ウンタ回路６７からセレクト端子Ｓに入力されるセレク
ト信号がＨｉｇｈ信号であるときは、該Ｈｉｇｈ信号を
反転ゲート６３３ｃによって反転して、Ｌｏｗ信号とし
てＡＮＤゲート６３３ａの一方の入力とし、また、前記
セレクト信号であるＨｉｇｈ信号をＡＮＤゲート６３３
ｂの一方の入力とすることにより、入力端子Ｂに入力さ
れるＧＰＣＫ生成信号ｇｐｃｋ２を、ＯＲゲート６３３
ｄを介して、出力端子Ｘからゲートパルスクロック信号
ＧＰＣＫとして、ゲートドライバー３に対して出力す
る。
【００５６】以上が、セレクタ回路６３のゲートパルス
クロック信号ＧＰＣＫ生成動作を担う各回路についての
説明である。
クロック信号ＧＰＣＫ生成動作を担う各回路についての
説明である。
【００５７】ＪＫフリップフロップ６４は、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グの下で、水平デコーダ６２から端子Ｊに入力されたＧ
ＲＥＳ生成信号ｇｒｅｓｓ、及び端子Ｋに入力されたＧ
ＲＥＳ生成信号ｇｒｅｓｒに基づいて、ゲート出力リセ
ット信号ＧＲＥＳ（図５参照）を生成して端子Ｘからゲ
ートドライバー３に対して出力する。
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グの下で、水平デコーダ６２から端子Ｊに入力されたＧ
ＲＥＳ生成信号ｇｒｅｓｓ、及び端子Ｋに入力されたＧ
ＲＥＳ生成信号ｇｒｅｓｒに基づいて、ゲート出力リセ
ット信号ＧＲＥＳ（図５参照）を生成して端子Ｘからゲ
ートドライバー３に対して出力する。
【００５８】フリップフロップ６５は、水平デコーダ６
２から入力されるパルス信号Ｐ１００Ｈをラッチして、
クロック端子ＣＫに入力されるクロック反転信号ＣＫＢ
のタイミングに合わせてカウンタ回路６７に対して出力
する。フリップフロップ６６は、水平デコーダ６２から
入力されるパルス信号Ｐ２５Ｈをラッチして、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングに合わせてリセット回路６８に対して出力する。
２から入力されるパルス信号Ｐ１００Ｈをラッチして、
クロック端子ＣＫに入力されるクロック反転信号ＣＫＢ
のタイミングに合わせてカウンタ回路６７に対して出力
する。フリップフロップ６６は、水平デコーダ６２から
入力されるパルス信号Ｐ２５Ｈをラッチして、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングに合わせてリセット回路６８に対して出力する。
【００５９】カウンタ回路６７は、ＮＯＲラッチ６７
１、ＮＯＲラッチ６７２、及びＡＮＤゲート６７３によ
って構成される２ｂｉｔバイナリカウンタであり、フリ
ップフロップ６５から入力されるパルス信号Ｐ１００Ｈ
をカウントし、該カウント値が”３”になると、Ｈｉｇ
ｈ信号をセレクタ回路６３、及びリセット回路６８に対
して出力する。この、カウンタ回路６７の、パルス信号
Ｐ１００Ｈカウント動作は、以下に説明する各回路によ
るものである。
１、ＮＯＲラッチ６７２、及びＡＮＤゲート６７３によ
って構成される２ｂｉｔバイナリカウンタであり、フリ
ップフロップ６５から入力されるパルス信号Ｐ１００Ｈ
をカウントし、該カウント値が”３”になると、Ｈｉｇ
ｈ信号をセレクタ回路６３、及びリセット回路６８に対
して出力する。この、カウンタ回路６７の、パルス信号
Ｐ１００Ｈカウント動作は、以下に説明する各回路によ
るものである。
【００６０】ＮＯＲラッチ６７１は、フリップフロップ
６５から１発目のパルス信号Ｐ１００Ｈが入力される
と、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とし、更に、２発
目のパルス信号Ｐ１００Ｈが入力されると、該２発目の
パルス信号Ｐ１００Ｈの立ち下がりエッジで出力端子Ｘ
の出力をＬｏｗ信号とする。この、ＮＯＲラッチ６７１
の出力端子Ｘから出力される信号がＨｉｇｈ信号からＬ
ｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ６７
２は、出力端子Ｘの出力をＨｉｇｈ信号とする。更に、
ＮＯＲラッチ６７１に、フリップフロップ６５から３発
目のパルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッ
チ６７１は、出力端子Ｘの出力を再びＨｉｇｈ信号とす
る。該３発目のパルス信号Ｐ１００Ｈをうけた時点で、
ＮＯＲラッチ６７１、及びＮＯＲラッチ６７２の出力端
子Ｘから出力される信号はともにＨｉｇｈ信号となって
おり、ＡＮＤゲート６７３の２つの入力端子には、とも
にＨｉｇｈ信号が入力されることとなる。したがって、
ＡＮＤゲート６７３から出力される信号は、フリップフ
ロップ６５から入力されるパルス信号Ｐ１００Ｈが、３
発カウントされるとＨｉｇｈ信号となる。
６５から１発目のパルス信号Ｐ１００Ｈが入力される
と、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とし、更に、２発
目のパルス信号Ｐ１００Ｈが入力されると、該２発目の
パルス信号Ｐ１００Ｈの立ち下がりエッジで出力端子Ｘ
の出力をＬｏｗ信号とする。この、ＮＯＲラッチ６７１
の出力端子Ｘから出力される信号がＨｉｇｈ信号からＬ
ｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ６７
２は、出力端子Ｘの出力をＨｉｇｈ信号とする。更に、
ＮＯＲラッチ６７１に、フリップフロップ６５から３発
目のパルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッ
チ６７１は、出力端子Ｘの出力を再びＨｉｇｈ信号とす
る。該３発目のパルス信号Ｐ１００Ｈをうけた時点で、
ＮＯＲラッチ６７１、及びＮＯＲラッチ６７２の出力端
子Ｘから出力される信号はともにＨｉｇｈ信号となって
おり、ＡＮＤゲート６７３の２つの入力端子には、とも
にＨｉｇｈ信号が入力されることとなる。したがって、
ＡＮＤゲート６７３から出力される信号は、フリップフ
ロップ６５から入力されるパルス信号Ｐ１００Ｈが、３
発カウントされるとＨｉｇｈ信号となる。
【００６１】以上が、カウンタ回路６７のパルス信号Ｐ
１００Ｈカウント動作を担う各回路についての説明であ
る。
１００Ｈカウント動作を担う各回路についての説明であ
る。
【００６２】リセット回路６８は、フリップフロップ６
８１、反転ゲート６８２、フリップフロップ６８３、及
びＡＮＤゲート６８４によって構成されており、カウン
タ回路６７から入力されるＨｉｇｈ信号、フリップフロ
ップ６６を介して水平デコーダ６２から入力されるパル
ス信号Ｐ２５Ｈ、及びフリップフロップ７２を介して水
平デコーダ６２から入力されるパルス信号Ｐ５０Ｈに基
づいて、リセット信号（Ｈｉｇｈ信号）をカウンタ回路
６７のリセット端子Ｒに対して出力する。リセット回路
６８の、カウンタ回路６７リセット動作は、以下に説明
する各回路によるものである。
８１、反転ゲート６８２、フリップフロップ６８３、及
びＡＮＤゲート６８４によって構成されており、カウン
タ回路６７から入力されるＨｉｇｈ信号、フリップフロ
ップ６６を介して水平デコーダ６２から入力されるパル
ス信号Ｐ２５Ｈ、及びフリップフロップ７２を介して水
平デコーダ６２から入力されるパルス信号Ｐ５０Ｈに基
づいて、リセット信号（Ｈｉｇｈ信号）をカウンタ回路
６７のリセット端子Ｒに対して出力する。リセット回路
６８の、カウンタ回路６７リセット動作は、以下に説明
する各回路によるものである。
【００６３】カウンタ回路６７によるパルス信号Ｐ１０
０Ｈのカウント値が、”３”となっていないときは、Ａ
ＮＤゲート６７３からリセット回路６８に入力される信
号は、Ｌｏｗ信号であり、フリップフロップ６８１は、
該Ｌｏｗ信号を内部にラッチして、クロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力し、反転ゲー
ト６８２は、該Ｌｏｗ信号を反転して、Ｈｉｇｈ信号と
してフリップフロップ６８３に対して出力し、フリップ
フロップ６８３は、該Ｈｉｇｈ信号を内部にラッチし
て、クロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈ
のタイミングでＡＮＤゲート６８４の他方の入力端子に
対して出力する。
０Ｈのカウント値が、”３”となっていないときは、Ａ
ＮＤゲート６７３からリセット回路６８に入力される信
号は、Ｌｏｗ信号であり、フリップフロップ６８１は、
該Ｌｏｗ信号を内部にラッチして、クロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力し、反転ゲー
ト６８２は、該Ｌｏｗ信号を反転して、Ｈｉｇｈ信号と
してフリップフロップ６８３に対して出力し、フリップ
フロップ６８３は、該Ｈｉｇｈ信号を内部にラッチし
て、クロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈ
のタイミングでＡＮＤゲート６８４の他方の入力端子に
対して出力する。
【００６４】カウンタ回路６７によるパルス信号Ｐ１０
０Ｈのカウント値が、”３”となり、ＡＮＤゲート６７
３からリセット回路６８に入力される信号が、Ｈｉｇｈ
信号となると、フリップフロップ６８１は、該Ｈｉｇｈ
信号を内部にラッチし、反転ゲート６８２は、該Ｈｉｇ
ｈ信号を反転して、Ｌｏｗ信号としてフリップフロップ
６８３に対して出力し、フリップフロップ６８３は、該
Ｌｏｗ信号を内部にラッチする。このとき、フリップフ
ロップ６８３からＡＮＤゲート６８４の一方の端子に入
力される信号は、Ｈｉｇｈ信号となっており、フリップ
フロップ６８１からＡＮＤゲート６８４の他方の端子に
入力される信号は、Ｌｏｗ信号となっているので、ＡＮ
Ｄゲート６８４からカウンタ回路６７のリセット端子Ｒ
に対して出力される信号はＬｏｗ信号である。
０Ｈのカウント値が、”３”となり、ＡＮＤゲート６７
３からリセット回路６８に入力される信号が、Ｈｉｇｈ
信号となると、フリップフロップ６８１は、該Ｈｉｇｈ
信号を内部にラッチし、反転ゲート６８２は、該Ｈｉｇ
ｈ信号を反転して、Ｌｏｗ信号としてフリップフロップ
６８３に対して出力し、フリップフロップ６８３は、該
Ｌｏｗ信号を内部にラッチする。このとき、フリップフ
ロップ６８３からＡＮＤゲート６８４の一方の端子に入
力される信号は、Ｈｉｇｈ信号となっており、フリップ
フロップ６８１からＡＮＤゲート６８４の他方の端子に
入力される信号は、Ｌｏｗ信号となっているので、ＡＮ
Ｄゲート６８４からカウンタ回路６７のリセット端子Ｒ
に対して出力される信号はＬｏｗ信号である。
【００６５】そして、前記カウンタ回路６７から入力さ
れるＨｉｇｈ信号の、約１５．９μｓｅｃ後に、フリッ
プフロップ６６からフリップフロップ６８１のクロック
端子ＣＫにパルス信号Ｐ２５Ｈが入力されると、該パル
ス信号Ｐ２５Ｈの立ち下がりエッジで、フリップフロッ
プ６８１は、出力端子ＸからＡＮＤゲート６８４の一方
の入力端子に対して前記内部にラッチしたＨｉｇｈ信号
を出力する。このとき、ＡＮＤゲート６８４は、前記フ
リップフロップ６８３から入力されるＨｉｇｈ信号、及
び前記フリップフロップ６８１から入力されるＨｉｇｈ
信号をうけて、リセット信号としてＨｉｇｈ信号をカウ
ンタ回路６７のリセット端子Ｒに対して出力し、カウン
タ回路６７のカウント値をリセットする。
れるＨｉｇｈ信号の、約１５．９μｓｅｃ後に、フリッ
プフロップ６６からフリップフロップ６８１のクロック
端子ＣＫにパルス信号Ｐ２５Ｈが入力されると、該パル
ス信号Ｐ２５Ｈの立ち下がりエッジで、フリップフロッ
プ６８１は、出力端子ＸからＡＮＤゲート６８４の一方
の入力端子に対して前記内部にラッチしたＨｉｇｈ信号
を出力する。このとき、ＡＮＤゲート６８４は、前記フ
リップフロップ６８３から入力されるＨｉｇｈ信号、及
び前記フリップフロップ６８１から入力されるＨｉｇｈ
信号をうけて、リセット信号としてＨｉｇｈ信号をカウ
ンタ回路６７のリセット端子Ｒに対して出力し、カウン
タ回路６７のカウント値をリセットする。
【００６６】更に、パルス信号Ｐ２５Ｈの約１５．９μ
ｓｅｃ後に、フリップフロップ６８３のクロック端子Ｃ
Ｋにパルス信号Ｐ５０Ｈが入力されると、該パルス信号
Ｐ５０Ｈの立ち下がりエッジで、フリップフロップ６８
３は、出力端子ＸからＡＮＤゲート６８４の一方の入力
端子に対して前記内部にラッチしたＬｏｗ信号を出力す
る。該Ｌｏｗ信号を受けて、ＡＮＤゲート６８４は、Ｌ
ｏｗ信号をカウンタ回路６７のリセット端子Ｒに対して
出力し、カウンタ回路６７のリセットを解除する。
ｓｅｃ後に、フリップフロップ６８３のクロック端子Ｃ
Ｋにパルス信号Ｐ５０Ｈが入力されると、該パルス信号
Ｐ５０Ｈの立ち下がりエッジで、フリップフロップ６８
３は、出力端子ＸからＡＮＤゲート６８４の一方の入力
端子に対して前記内部にラッチしたＬｏｗ信号を出力す
る。該Ｌｏｗ信号を受けて、ＡＮＤゲート６８４は、Ｌ
ｏｗ信号をカウンタ回路６７のリセット端子Ｒに対して
出力し、カウンタ回路６７のリセットを解除する。
【００６７】以上が、リセット回路６８の、カウンタ回
路６７リセット動作を担う各回路についての説明であ
る。
路６７リセット動作を担う各回路についての説明であ
る。
【００６８】ＪＫフリップフロップ６９は、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グの下で、水平デコーダ６２から端子Ｊに入力されたＧ
ＳＲＴ生成信号ｇｓｒｔｓ、及び端子Ｋに入力されたＧ
ＳＲＴ生成信号ｇｓｒｔｒに基づいて、ＧＳＲＴ生成信
号ｇｓｒｔ（図５参照）を生成して端子ＸからＡＮＤゲ
ート７０に対して出力する。ＡＮＤゲート７０は、ＪＫ
フリップフロップ６９から入力されるＧＳＲＴ生成信号
ｇｓｒｔと、フリップフロップ７８から入力される垂直
同期ゲートスタート信号ＶＧＳＲＴのＡＮＤ演算を行っ
てゲートスタート信号ＧＳＲＴを生成して、ゲートドラ
イバー３に対して出力する。
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グの下で、水平デコーダ６２から端子Ｊに入力されたＧ
ＳＲＴ生成信号ｇｓｒｔｓ、及び端子Ｋに入力されたＧ
ＳＲＴ生成信号ｇｓｒｔｒに基づいて、ＧＳＲＴ生成信
号ｇｓｒｔ（図５参照）を生成して端子ＸからＡＮＤゲ
ート７０に対して出力する。ＡＮＤゲート７０は、ＪＫ
フリップフロップ６９から入力されるＧＳＲＴ生成信号
ｇｓｒｔと、フリップフロップ７８から入力される垂直
同期ゲートスタート信号ＶＧＳＲＴのＡＮＤ演算を行っ
てゲートスタート信号ＧＳＲＴを生成して、ゲートドラ
イバー３に対して出力する。
【００６９】フリップフロップ７１は、水平デコーダ６
２から入力されるパルス信号Ｐ７５Ｈをラッチして、ク
ロック端子ＣＫに入力されるクロック反転信号ＣＫＢの
タイミングに合わせてＯＲゲート７４に対して出力す
る。フリップフロップ７２は、水平デコーダ６２から入
力されるパルス信号Ｐ５０Ｈをラッチして、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グに合わせてリセット回路６８、ＯＲゲート７３、及び
フリップフロップ７８のクロック端子ＣＫに対して出力
する。
２から入力されるパルス信号Ｐ７５Ｈをラッチして、ク
ロック端子ＣＫに入力されるクロック反転信号ＣＫＢの
タイミングに合わせてＯＲゲート７４に対して出力す
る。フリップフロップ７２は、水平デコーダ６２から入
力されるパルス信号Ｐ５０Ｈをラッチして、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グに合わせてリセット回路６８、ＯＲゲート７３、及び
フリップフロップ７８のクロック端子ＣＫに対して出力
する。
【００７０】ＯＲゲート７３は、フリップフロップ６５
を介して入力されたパルス信号Ｐ１００Ｈ、及びフリッ
プフロップ７２を介して入力されたパルス信号Ｐ５０Ｈ
を入力として、ＯＲ演算を行い、非同期式カウンタ７５
に対して出力する。ＯＲゲート７４は、フリップフロッ
プ６６を介して入力されたパルス信号Ｐ２５Ｈ、及びフ
リップフロップ７１を介して入力されたパルス信号Ｐ７
５Ｈを入力として、ＯＲ演算を行い、フリップフロップ
７７のクロック端子ＣＫに対して出力する。
を介して入力されたパルス信号Ｐ１００Ｈ、及びフリッ
プフロップ７２を介して入力されたパルス信号Ｐ５０Ｈ
を入力として、ＯＲ演算を行い、非同期式カウンタ７５
に対して出力する。ＯＲゲート７４は、フリップフロッ
プ６６を介して入力されたパルス信号Ｐ２５Ｈ、及びフ
リップフロップ７１を介して入力されたパルス信号Ｐ７
５Ｈを入力として、ＯＲ演算を行い、フリップフロップ
７７のクロック端子ＣＫに対して出力する。
【００７１】非同期式カウンタ７５は、ＯＲゲート７３
を介してクロック端子に入力されるパルス信号Ｐ５０
Ｈ、及びパルス信号Ｐ１００Ｈによってカウント動作を
行い、当該カウント値を垂直デコーダ７６に対して出力
することによって、垂直デコーダ７６を制御する。
を介してクロック端子に入力されるパルス信号Ｐ５０
Ｈ、及びパルス信号Ｐ１００Ｈによってカウント動作を
行い、当該カウント値を垂直デコーダ７６に対して出力
することによって、垂直デコーダ７６を制御する。
【００７２】垂直デコーダ７６は、非同期式カウンタ７
５から入力された前記カウント値に従って、垂直同期ゲ
ートスタート信号ＶＧＳＲＴを生成するための、ＶＧＳ
ＲＴ生成信号ｖｇｓｒｔをフリップフロップ７７に対し
て出力する。
５から入力された前記カウント値に従って、垂直同期ゲ
ートスタート信号ＶＧＳＲＴを生成するための、ＶＧＳ
ＲＴ生成信号ｖｇｓｒｔをフリップフロップ７７に対し
て出力する。
【００７３】フリップフロップ７７は、垂直デコーダ７
６から入力されたＶＧＳＲＴ生成信号ｖｇｓｒｔを内部
にラッチして、ＯＲゲート７４を介してクロック端子Ｃ
Ｋに入力されるパルス信号Ｐ２５Ｈ、及びパルス信号Ｐ
７５Ｈのタイミングに従ってフリップフロップ７８に対
して出力する。フリップフロップ７８は、フリップフロ
ップ７７から入力されたＶＧＳＲＴ生成信号ｖｇｓｒｔ
を内部にラッチして、フリップフロップ７２を介してク
ロック端子ＣＫに入力されたパルス信号Ｐ５０Ｈのタイ
ミングに従って、垂直同期ゲートスタート信号ＶＧＳＲ
Ｔ（図５参照）としてＡＮＤゲート７０に対して出力す
る。
６から入力されたＶＧＳＲＴ生成信号ｖｇｓｒｔを内部
にラッチして、ＯＲゲート７４を介してクロック端子Ｃ
Ｋに入力されるパルス信号Ｐ２５Ｈ、及びパルス信号Ｐ
７５Ｈのタイミングに従ってフリップフロップ７８に対
して出力する。フリップフロップ７８は、フリップフロ
ップ７７から入力されたＶＧＳＲＴ生成信号ｖｇｓｒｔ
を内部にラッチして、フリップフロップ７２を介してク
ロック端子ＣＫに入力されたパルス信号Ｐ５０Ｈのタイ
ミングに従って、垂直同期ゲートスタート信号ＶＧＳＲ
Ｔ（図５参照）としてＡＮＤゲート７０に対して出力す
る。
【００７４】以上が、コントローラ６を構成する内部回
路の内、ゲートパルスクロック信号ＧＰＣＫ、ゲート出
力リセット信号ＧＲＥＳ、及びゲートスタート信号ＧＳ
ＲＴの生成に係わる部分の各回路についての説明であ
る。このコントローラ６内部のカウンタ回路６７、及び
リセット回路６８によって繰り返し生成され、セレクタ
回路６３のセレクト端子Ｓに入力されるセレクト信号に
よって、図６のタイムチャートに示すようなタイミング
で、ゲートパルスクロック信号ＧＰＣＫが、ゲートドラ
イバー３に対して出力されることとなり、一定の間隔で
同じラインを２本表示する当該ゲートパルスクロック信
号ＧＰＣＫのタイミングで、ゲートドライバー３が制御
されることにより、垂直走査線を４／３倍に伸長するこ
とができる構成となっている。
路の内、ゲートパルスクロック信号ＧＰＣＫ、ゲート出
力リセット信号ＧＲＥＳ、及びゲートスタート信号ＧＳ
ＲＴの生成に係わる部分の各回路についての説明であ
る。このコントローラ６内部のカウンタ回路６７、及び
リセット回路６８によって繰り返し生成され、セレクタ
回路６３のセレクト端子Ｓに入力されるセレクト信号に
よって、図６のタイムチャートに示すようなタイミング
で、ゲートパルスクロック信号ＧＰＣＫが、ゲートドラ
イバー３に対して出力されることとなり、一定の間隔で
同じラインを２本表示する当該ゲートパルスクロック信
号ＧＰＣＫのタイミングで、ゲートドライバー３が制御
されることにより、垂直走査線を４／３倍に伸長するこ
とができる構成となっている。
【００７５】以下に、垂直走査線を４／３倍に伸長する
液晶表示装置１の動作を説明する。まず、垂直走査線を
４／３倍に伸長するために、３発のゲートパルスクロッ
ク信号ＧＰＣＫ毎に１発のゲートパルスクロック信号Ｇ
ＰＣＫを間増しする、コントローラ６の動作について説
明する。
液晶表示装置１の動作を説明する。まず、垂直走査線を
４／３倍に伸長するために、３発のゲートパルスクロッ
ク信号ＧＰＣＫ毎に１発のゲートパルスクロック信号Ｇ
ＰＣＫを間増しする、コントローラ６の動作について説
明する。
【００７６】映像信号がクロマインターフェース５に入
力されると、該入力された映像信号から複合同期信号Ｃ
ＳＹＮＣが分離され、コントローラ６に出力されると同
時に、該入力された映像信号がＲ，Ｇ，Ｂの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ６から入力された水平同期信号に
基づいたタイミングで、ソースドライバー４に対して出
力される。
力されると、該入力された映像信号から複合同期信号Ｃ
ＳＹＮＣが分離され、コントローラ６に出力されると同
時に、該入力された映像信号がＲ，Ｇ，Ｂの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ６から入力された水平同期信号に
基づいたタイミングで、ソースドライバー４に対して出
力される。
【００７７】複合同期信号ＣＳＹＮＣが、コントローラ
６に入力されると、該複合同期信号ＣＳＹＮＣ、及び立
ち下がり同期式カウンタ６１がクロック端子Ｃｌｏｃｋ
に入力されるクロック反転信号ＣＫＢによってカウント
動作を行い、水平デコーダ６２に対して出力するカウン
ト値によって、水平デコーダ６２が制御される。
６に入力されると、該複合同期信号ＣＳＹＮＣ、及び立
ち下がり同期式カウンタ６１がクロック端子Ｃｌｏｃｋ
に入力されるクロック反転信号ＣＫＢによってカウント
動作を行い、水平デコーダ６２に対して出力するカウン
ト値によって、水平デコーダ６２が制御される。
【００７８】すなわち、水平デコーダ６２によって、ゲ
ートパルスクロック信号ＧＰＣＫを生成するための、Ｇ
ＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇｐｃｋ
２ｓ、及びｇｐｃｋ２ｒがセレクタ回路６３に対して出
力され、ゲート出力リセット信号ＧＲＥＳを生成するた
めの、ＧＲＥＳ生成信号ｇｒｅｓｓ、及びｇｒｅｓｒが
ＪＫフリップフロップ６４に対して出力され、ゲートス
タート信号ＧＳＲＴを生成するための、ＧＳＲＴ生成信
号ｇｓｒｔｓ、及びｇｓｒｔｒがＪＫフリップフロップ
６９に対して出力される。また、水平デコーダ６２によ
って、パルス信号Ｐ１００Ｈがフリップフロップ６５を
介して、立ち下がり同期式カウンタ６１のリセット端子
Ｒｅｓｅｔ、カウンタ回路６７、及びＯＲゲート７３に
対して出力され、パルス信号Ｐ２５Ｈがフリップフロッ
プ６６を介して、リセット回路６８、及びＯＲゲート７
４に対して出力され、パルス信号Ｐ７５Ｈがフリップフ
ロップ７１を介して、ＯＲゲート７４に対して出力さ
れ、パルス信号Ｐ５０Ｈがフリップフロップ７２を介し
て、リセット回路６８、ＯＲゲート７３、及びフリップ
フロップ７８に対して出力される。
ートパルスクロック信号ＧＰＣＫを生成するための、Ｇ
ＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇｐｃｋ
２ｓ、及びｇｐｃｋ２ｒがセレクタ回路６３に対して出
力され、ゲート出力リセット信号ＧＲＥＳを生成するた
めの、ＧＲＥＳ生成信号ｇｒｅｓｓ、及びｇｒｅｓｒが
ＪＫフリップフロップ６４に対して出力され、ゲートス
タート信号ＧＳＲＴを生成するための、ＧＳＲＴ生成信
号ｇｓｒｔｓ、及びｇｓｒｔｒがＪＫフリップフロップ
６９に対して出力される。また、水平デコーダ６２によ
って、パルス信号Ｐ１００Ｈがフリップフロップ６５を
介して、立ち下がり同期式カウンタ６１のリセット端子
Ｒｅｓｅｔ、カウンタ回路６７、及びＯＲゲート７３に
対して出力され、パルス信号Ｐ２５Ｈがフリップフロッ
プ６６を介して、リセット回路６８、及びＯＲゲート７
４に対して出力され、パルス信号Ｐ７５Ｈがフリップフ
ロップ７１を介して、ＯＲゲート７４に対して出力さ
れ、パルス信号Ｐ５０Ｈがフリップフロップ７２を介し
て、リセット回路６８、ＯＲゲート７３、及びフリップ
フロップ７８に対して出力される。
【００７９】水平デコーダ６２から、セレクタ回路６３
内の、ＪＫフリップフロップ６３１の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ１（図５参照）が生成され、端子Ｘ
からセレクタ６３３の入力端子Ａに対して出力される。
内の、ＪＫフリップフロップ６３１の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ１（図５参照）が生成され、端子Ｘ
からセレクタ６３３の入力端子Ａに対して出力される。
【００８０】水平デコーダ６２から、セレクタ回路６３
内の、ＪＫフリップフロップ６３２の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ２（図５参照）が生成され、端子Ｘ
からセレクタ６３３の入力端子Ｂに対して出力される。
内の、ＪＫフリップフロップ６３２の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ２（図５参照）が生成され、端子Ｘ
からセレクタ６３３の入力端子Ｂに対して出力される。
【００８１】図５に示すように、パルス信号Ｐ１００Ｈ
は、ＧＰＣＫ生成信号ｇｐｃｋ１、及びｇｐｃｋ２と同
じ１Ｈの周期で、ＧＰＣＫ生成信号ｇｐｃｋ１、及びｇ
ｐｃｋ２よりも僅かに早いタイミングで出力されてい
る。このパルス信号Ｐ１００Ｈは、水平デコーダ６２か
ら、フリップフロップ６５を介して、カウンタ回路６７
内のＮＯＲラッチ６７１に入力される。
は、ＧＰＣＫ生成信号ｇｐｃｋ１、及びｇｐｃｋ２と同
じ１Ｈの周期で、ＧＰＣＫ生成信号ｇｐｃｋ１、及びｇ
ｐｃｋ２よりも僅かに早いタイミングで出力されてい
る。このパルス信号Ｐ１００Ｈは、水平デコーダ６２か
ら、フリップフロップ６５を介して、カウンタ回路６７
内のＮＯＲラッチ６７１に入力される。
【００８２】フリップフロップ６５から１発目のパルス
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６７１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ６７２の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート６７３から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。したがっ
て、セレクタ６３３は、前記ＪＫフリップフロップ６３
１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲー
トパルスクロック信号ＧＰＣＫとして、ゲートドライバ
ー３に対して出力する。該ゲートパルスクロック信号Ｇ
ＰＣＫが、１発目のゲートパルスクロック信号ＧＰＣＫ
ということになる。
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６７１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ６７２の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート６７３から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。したがっ
て、セレクタ６３３は、前記ＪＫフリップフロップ６３
１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲー
トパルスクロック信号ＧＰＣＫとして、ゲートドライバ
ー３に対して出力する。該ゲートパルスクロック信号Ｇ
ＰＣＫが、１発目のゲートパルスクロック信号ＧＰＣＫ
ということになる。
【００８３】一方、このとき、ＡＮＤゲート６７３から
リセット回路６８内のフリップフロップ６８１に入力さ
れたＬｏｗ信号は、フリップフロップ６８１内部にラッ
チされ、フリップフロップ６８１のクロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力される。他
方、反転ゲート６８２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ６８３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ６
８３内部にラッチされて、フリップフロップ６８３のク
ロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈのタイ
ミングでＡＮＤゲート６８４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート６８
４からカウンタ回路６７のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
６７はリセットされていない。
リセット回路６８内のフリップフロップ６８１に入力さ
れたＬｏｗ信号は、フリップフロップ６８１内部にラッ
チされ、フリップフロップ６８１のクロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力される。他
方、反転ゲート６８２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ６８３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ６
８３内部にラッチされて、フリップフロップ６８３のク
ロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈのタイ
ミングでＡＮＤゲート６８４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート６８
４からカウンタ回路６７のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
６７はリセットされていない。
【００８４】更に、フリップフロップ６５から２発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ６７１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ６７２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ６７１の出
力端子Ｘの出力はＬｏｗ信号であるから、ＡＮＤゲート
６７３から、セレクタ回路６３内の、セレクタ６３３の
セレクト端子Ｓに対して出力されるセレクト信号は、依
然Ｌｏｗ信号である。したがって、セレクタ６３３は、
前記ＪＫフリップフロップ６３１から入力されるＧＰＣ
Ｋ生成信号ｇｐｃｋ１を、ゲートパルスクロック信号Ｇ
ＰＣＫとして、ゲートドライバー３に対して出力する。
該ゲートパルスクロック信号ＧＰＣＫが、２発目のゲー
トパルスクロック信号ＧＰＣＫということになる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ６７１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ６７２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ６７１の出
力端子Ｘの出力はＬｏｗ信号であるから、ＡＮＤゲート
６７３から、セレクタ回路６３内の、セレクタ６３３の
セレクト端子Ｓに対して出力されるセレクト信号は、依
然Ｌｏｗ信号である。したがって、セレクタ６３３は、
前記ＪＫフリップフロップ６３１から入力されるＧＰＣ
Ｋ生成信号ｇｐｃｋ１を、ゲートパルスクロック信号Ｇ
ＰＣＫとして、ゲートドライバー３に対して出力する。
該ゲートパルスクロック信号ＧＰＣＫが、２発目のゲー
トパルスクロック信号ＧＰＣＫということになる。
【００８５】一方、このとき、前記１発目のゲートパル
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路６７のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路６７はリセットされていない。
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路６７のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路６７はリセットされていない。
【００８６】更に、フリップフロップ６５から３発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ６７１、及びＮＯＲラッチ６７２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート６７３の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート６７３から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。したがって、セレクタ６３
３は、前記ＪＫフリップフロップ６３２から入力される
ＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロック
信号ＧＰＣＫとして、ゲートドライバー３に対して出力
する。ＧＰＣＫ生成信号ｇｐｃｋ２は、図５に示すよう
に２発の連続するパルス信号であるから、該ゲートパル
スクロック信号ＧＰＣＫが、３、及び４発目のゲートパ
ルスクロック信号ＧＰＣＫということになる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ６７１、及びＮＯＲラッチ６７２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート６７３の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート６７３から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。したがって、セレクタ６３
３は、前記ＪＫフリップフロップ６３２から入力される
ＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロック
信号ＧＰＣＫとして、ゲートドライバー３に対して出力
する。ＧＰＣＫ生成信号ｇｐｃｋ２は、図５に示すよう
に２発の連続するパルス信号であるから、該ゲートパル
スクロック信号ＧＰＣＫが、３、及び４発目のゲートパ
ルスクロック信号ＧＰＣＫということになる。
【００８７】一方、このとき、ＡＮＤゲート６７３から
リセット回路６８内のフリップフロップ６８１に入力さ
れたＨｉｇｈ信号は、フリップフロップ６８１内部にラ
ッチされ、フリップフロップ６８１のクロック端子ＣＫ
に入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤ
ゲート６８４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ６８３は、前記２発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート６８４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート６８４は、該
フリップフロップ６８３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ６８１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路６７のリセット端子Ｒに対して出力し、カウ
ンタ回路６７のカウント値をリセットする。
リセット回路６８内のフリップフロップ６８１に入力さ
れたＨｉｇｈ信号は、フリップフロップ６８１内部にラ
ッチされ、フリップフロップ６８１のクロック端子ＣＫ
に入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤ
ゲート６８４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ６８３は、前記２発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート６８４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート６８４は、該
フリップフロップ６８３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ６８１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路６７のリセット端子Ｒに対して出力し、カウ
ンタ回路６７のカウント値をリセットする。
【００８８】他方、反転ゲート６８２に入力されたＨｉ
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ６８３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ６８３内部にラッチされて、フリップフロッ
プ６８３のクロック端子ＣＫに入力されるパルス信号Ｐ
５０ＨのタイミングでＡＮＤゲート６８４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート６８４からカウンタ回路６７のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路６７のリセットは解除される。
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ６８３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ６８３内部にラッチされて、フリップフロッ
プ６８３のクロック端子ＣＫに入力されるパルス信号Ｐ
５０ＨのタイミングでＡＮＤゲート６８４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート６８４からカウンタ回路６７のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路６７のリセットは解除される。
【００８９】すなわち、カウンタ回路６７は、フリップ
フロップ６５から入力されるパルス信号Ｐ１００Ｈを３
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路６７は、約１５．９μｓｅｃ後のパルス信号
Ｐ２５Ｈのタイミングでリセット回路６８によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ５
０Ｈのタイミングでリセット回路６８によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
フロップ６５から入力されるパルス信号Ｐ１００Ｈを３
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路６７は、約１５．９μｓｅｃ後のパルス信号
Ｐ２５Ｈのタイミングでリセット回路６８によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ５
０Ｈのタイミングでリセット回路６８によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
【００９０】そして、このように繰り返されるコントロ
ーラ６の動作により、３発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを４
／３倍に増加させることができる。
ーラ６の動作により、３発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを４
／３倍に増加させることができる。
【００９１】次に、上述した動作により４／３倍に増加
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を４／３倍に伸長する液晶表示装置１の動作に
ついて、図６に示すタイムチャートの、ゲートパルスク
ロック信号ＧＰＣＫを表すＰ１〜Ｐ１５のタイミングに
沿って説明する。
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を４／３倍に伸長する液晶表示装置１の動作に
ついて、図６に示すタイムチャートの、ゲートパルスク
ロック信号ＧＰＣＫを表すＰ１〜Ｐ１５のタイミングに
沿って説明する。
【００９２】図６において、最上列に示す映像信号は、
図１におけるクロマインターフェース５に入力される映
像信号であり、第２列に示すゲートパルスクロック信号
ＧＰＣＫは、上述した動作によりコントローラ６によっ
て生成されゲートドライバー３に入力されるゲートパル
スクロック信号ＧＰＣＫを表しており、第３列のゲート
スタート信号ＧＳＲＴは、コントローラ６によって生成
されゲートドライバー３に入力されるゲートスタート信
号ＧＳＲＴを表している。
図１におけるクロマインターフェース５に入力される映
像信号であり、第２列に示すゲートパルスクロック信号
ＧＰＣＫは、上述した動作によりコントローラ６によっ
て生成されゲートドライバー３に入力されるゲートパル
スクロック信号ＧＰＣＫを表しており、第３列のゲート
スタート信号ＧＳＲＴは、コントローラ６によって生成
されゲートドライバー３に入力されるゲートスタート信
号ＧＳＲＴを表している。
【００９３】ゲート出力Ｘ１，Ｘ２，Ｘ３，…，Ｘ１
２，…（図６では、Ｘ１２以降を図示していない。）
は、図２に示すゲートドライバー３のバッファ回路３６
から、走査線（ゲートライン）Ｘｎにそれぞれ出力され
る電極駆動信号を表しており、Ｈｉｇｈ信号時に、当該
走査線（ゲートライン）をＯＮにすることを示してい
る。また、各ゲート出力Ｘｎを表す信号線上に示したＡ
L ，ＢL ，ＣL ，ＤL ，ＥL，ＦL ，ＧL は、最上段の
映像信号を表す波形の下に付した符号と対応しており、
各符号によって示されるタイミングの映像信号に対応す
る画像データが、ソースドライバー４から当該走査線
（ゲートライン）に出力されることを意味している。こ
のことを視覚的に説明するために、図６中では、ゲート
出力Ｘ１２の下部にソースドライバー出力を前記ＡL 等
の符号を用いて時系列で表現している。
２，…（図６では、Ｘ１２以降を図示していない。）
は、図２に示すゲートドライバー３のバッファ回路３６
から、走査線（ゲートライン）Ｘｎにそれぞれ出力され
る電極駆動信号を表しており、Ｈｉｇｈ信号時に、当該
走査線（ゲートライン）をＯＮにすることを示してい
る。また、各ゲート出力Ｘｎを表す信号線上に示したＡ
L ，ＢL ，ＣL ，ＤL ，ＥL，ＦL ，ＧL は、最上段の
映像信号を表す波形の下に付した符号と対応しており、
各符号によって示されるタイミングの映像信号に対応す
る画像データが、ソースドライバー４から当該走査線
（ゲートライン）に出力されることを意味している。こ
のことを視覚的に説明するために、図６中では、ゲート
出力Ｘ１２の下部にソースドライバー出力を前記ＡL 等
の符号を用いて時系列で表現している。
【００９４】更に、このソースドライバー出力の下部に
は、前記ＡL 等の符号の時系列に合わせて、液晶パネル
２の表示状態を表す図を示している。すなわち、液晶パ
ネル２の有効表示部の各走査線に、どの映像信号が表示
されているのかを、液晶パネル２を各走査線毎に分割し
たイメージを用いて示している。
は、前記ＡL 等の符号の時系列に合わせて、液晶パネル
２の表示状態を表す図を示している。すなわち、液晶パ
ネル２の有効表示部の各走査線に、どの映像信号が表示
されているのかを、液晶パネル２を各走査線毎に分割し
たイメージを用いて示している。
【００９５】図６において、まずゲートスタート信号Ｇ
ＳＲＴが、図２に示すゲートドライバー３に入力される
と、反転コンパレータ回路３１は、反転入力端子に入力
されるゲートスタート信号ＧＳＲＴが、基準電圧（非反
転入力端子（＋）に入力されるゲート電圧）を超えたと
して、ゲートスタート信号ＧＳＲＴの反転信号を反転ゲ
ート回路３２に対して出力し、反転ゲート回路３２は、
該信号を更に反転して反転コンパレータ回路３１に入力
されたゲートスタート信号ＧＳＲＴと同位相の信号にし
てフリップフロップ３３に対して出力する。
ＳＲＴが、図２に示すゲートドライバー３に入力される
と、反転コンパレータ回路３１は、反転入力端子に入力
されるゲートスタート信号ＧＳＲＴが、基準電圧（非反
転入力端子（＋）に入力されるゲート電圧）を超えたと
して、ゲートスタート信号ＧＳＲＴの反転信号を反転ゲ
ート回路３２に対して出力し、反転ゲート回路３２は、
該信号を更に反転して反転コンパレータ回路３１に入力
されたゲートスタート信号ＧＳＲＴと同位相の信号にし
てフリップフロップ３３に対して出力する。
【００９６】ゲートパルスクロック信号ＧＰＣＫとして
Ｐ１が発生すると、反転コンパレータ回路３１は、反転
入力端子に入力されるゲートパルスクロック信号ＧＰＣ
Ｋ（Ｐ１）が、基準電圧を超えたとして、ゲートパルス
クロック信号ＧＰＣＫ（Ｐ１）の反転信号を走査シフト
クロック反転信号ＣＫＢとして、反転ゲート回路３２、
及びフリップフロップ３３のクロック端子ＣＫに対して
出力し、反転ゲート回路３２は、該信号を更に反転して
反転コンパレータ回路３１に入力されたゲートパルスク
ロック信号ＧＰＣＫと同位相の信号にして、走査シフト
クロック信号ＣＫとして、フリップフロップ３３のクロ
ック端子ＣＫＢに対して出力する。
Ｐ１が発生すると、反転コンパレータ回路３１は、反転
入力端子に入力されるゲートパルスクロック信号ＧＰＣ
Ｋ（Ｐ１）が、基準電圧を超えたとして、ゲートパルス
クロック信号ＧＰＣＫ（Ｐ１）の反転信号を走査シフト
クロック反転信号ＣＫＢとして、反転ゲート回路３２、
及びフリップフロップ３３のクロック端子ＣＫに対して
出力し、反転ゲート回路３２は、該信号を更に反転して
反転コンパレータ回路３１に入力されたゲートパルスク
ロック信号ＧＰＣＫと同位相の信号にして、走査シフト
クロック信号ＣＫとして、フリップフロップ３３のクロ
ック端子ＣＫＢに対して出力する。
【００９７】フリップフロップ３３は、クロック端子Ｃ
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力し、ｎビ
ットシフトレジスタ３４の最前段のフリップフロップ
は、フリップフロップ３３から入力される走査スタート
信号ＳＴを内部にラッチする。
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力し、ｎビ
ットシフトレジスタ３４の最前段のフリップフロップ
は、フリップフロップ３３から入力される走査スタート
信号ＳＴを内部にラッチする。
【００９８】更に、ゲートパルスクロック信号ＧＰＣＫ
としてＰ２が発生すると、ｎビットシフトレジスタ３４
の最前段のフリップフロップは、前記ラッチした走査ス
タート信号ＳＴを、クロック端子ＣＫに入力される走査
シフトクロック信号ＣＫのタイミングで、ＡＮＤゲート
回路３５の走査線Ｘ１に接続されたＡＮＤゲート、及び
後段のフリップフロップに対して出力する。また、前記
Ｐ１が発生したときと同様の動作により、ｎビットシフ
トレジスタ３４の最前段のフリップフロップは、フリッ
プフロップ３３から入力される走査スタート信号ＳＴを
内部にラッチする。このように、ゲートドライバー３
は、ゲートスタート信号ＧＳＲＴをゲートパルスクロッ
ク信号ＧＰＣＫ２発で受けるため、ｎビットシフトレジ
スタ３４は、Ｈｉｇｈ信号を２つラッチする２ラッチｎ
ビットシフトレジスタとなり、以後の動作において、各
ゲート出力Ｘｎは、ゲートパルスクロック信号ＧＰＣＫ
を２発受ける期間ＯＮしていることとなる。
としてＰ２が発生すると、ｎビットシフトレジスタ３４
の最前段のフリップフロップは、前記ラッチした走査ス
タート信号ＳＴを、クロック端子ＣＫに入力される走査
シフトクロック信号ＣＫのタイミングで、ＡＮＤゲート
回路３５の走査線Ｘ１に接続されたＡＮＤゲート、及び
後段のフリップフロップに対して出力する。また、前記
Ｐ１が発生したときと同様の動作により、ｎビットシフ
トレジスタ３４の最前段のフリップフロップは、フリッ
プフロップ３３から入力される走査スタート信号ＳＴを
内部にラッチする。このように、ゲートドライバー３
は、ゲートスタート信号ＧＳＲＴをゲートパルスクロッ
ク信号ＧＰＣＫ２発で受けるため、ｎビットシフトレジ
スタ３４は、Ｈｉｇｈ信号を２つラッチする２ラッチｎ
ビットシフトレジスタとなり、以後の動作において、各
ゲート出力Ｘｎは、ゲートパルスクロック信号ＧＰＣＫ
を２発受ける期間ＯＮしていることとなる。
【００９９】ゲートパルスクロック信号ＧＰＣＫとし
て、Ｐ３、及びＰ４が発生している期間においては、該
ゲートパルスクロック信号ＧＰＣＫに対応するゲート出
力Ｘ１，Ｘ２，Ｘ３が液晶パネル２の有効表示範囲外で
あるため、ソースドライバー４から画像データの出力も
なく、走査線Ｘ１〜Ｘ３は無画部となる。
て、Ｐ３、及びＰ４が発生している期間においては、該
ゲートパルスクロック信号ＧＰＣＫに対応するゲート出
力Ｘ１，Ｘ２，Ｘ３が液晶パネル２の有効表示範囲外で
あるため、ソースドライバー４から画像データの出力も
なく、走査線Ｘ１〜Ｘ３は無画部となる。
【０１００】ゲートパルスクロック信号ＧＰＣＫとして
Ｐ５が発生すると、ｎビットシフトレジスタ３４をシフ
トしてきたＨｉｇｈ信号により、ゲート出力Ｘ４がＯＮ
となり、また、Ｐ５が発生する直前のパルス信号Ｐ１０
０Ｈは、カウンタ回路６７によって１発目のパルス信号
Ｐ１００Ｈとしてカウントされている。
Ｐ５が発生すると、ｎビットシフトレジスタ３４をシフ
トしてきたＨｉｇｈ信号により、ゲート出力Ｘ４がＯＮ
となり、また、Ｐ５が発生する直前のパルス信号Ｐ１０
０Ｈは、カウンタ回路６７によって１発目のパルス信号
Ｐ１００Ｈとしてカウントされている。
【０１０１】次のパルス信号Ｐ１００Ｈが、カウンタ回
路６７によって２発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ６が発生すると、ゲート出力Ｘ４はＯＮを保
ったまま、ゲート出力Ｘ５がＯＮとなり、同時にソース
ドライバー４からは、映像信号ＡL に対応する画像デー
タＡL が出力され、パネル表示状態の図に示すように、
有効表示部の１行目の走査線Ｌｉｎｅ１（走査線Ｘ
４）、及び２行目の走査線Ｌｉｎｅ２（走査線Ｘ５）
に、映像信号ＡL に対応する画像が同時に表示される。
路６７によって２発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ６が発生すると、ゲート出力Ｘ４はＯＮを保
ったまま、ゲート出力Ｘ５がＯＮとなり、同時にソース
ドライバー４からは、映像信号ＡL に対応する画像デー
タＡL が出力され、パネル表示状態の図に示すように、
有効表示部の１行目の走査線Ｌｉｎｅ１（走査線Ｘ
４）、及び２行目の走査線Ｌｉｎｅ２（走査線Ｘ５）
に、映像信号ＡL に対応する画像が同時に表示される。
【０１０２】次のパルス信号Ｐ１００Ｈが、カウンタ回
路６７によって３発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
Ｋとして、ＧＰＣＫ生成信号ｇｐｃｋ２によるＰ７が発
生すると、ゲート出力Ｘ４はＯＦＦとなり、ゲート出力
Ｘ５はＯＮを保ったまま、ゲート出力Ｘ６がＯＮとな
る。
路６７によって３発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
Ｋとして、ＧＰＣＫ生成信号ｇｐｃｋ２によるＰ７が発
生すると、ゲート出力Ｘ４はＯＦＦとなり、ゲート出力
Ｘ５はＯＮを保ったまま、ゲート出力Ｘ６がＯＮとな
る。
【０１０３】続いて、ＧＰＣＫ生成信号ｇｐｃｋ２によ
るＰ８が発生すると、ゲート出力Ｘ５はＯＦＦとなり、
ゲート出力Ｘ６はＯＮを保ったまま、ゲート出力Ｘ７が
ＯＮとなり、同時にソースドライバー４からは、映像信
号ＢL に対応する画像データＢL が出力され、有効表示
部の３行目の走査線Ｌｉｎｅ３（走査線Ｘ６）、及び４
行目の走査線Ｌｉｎｅ４（走査線Ｘ７）に、映像信号Ｂ
L に対応する画像が表示される。ただし、４行目の走査
線Ｌｉｎｅ４（走査線Ｘ７）に表示される映像信号ＢL
に対応する画像は、後述するように、次のタイミングで
出力される映像信号ＣL に対応する画像によって上書き
され、実質的には表示画像として有効でないので、図示
はしていない。
るＰ８が発生すると、ゲート出力Ｘ５はＯＦＦとなり、
ゲート出力Ｘ６はＯＮを保ったまま、ゲート出力Ｘ７が
ＯＮとなり、同時にソースドライバー４からは、映像信
号ＢL に対応する画像データＢL が出力され、有効表示
部の３行目の走査線Ｌｉｎｅ３（走査線Ｘ６）、及び４
行目の走査線Ｌｉｎｅ４（走査線Ｘ７）に、映像信号Ｂ
L に対応する画像が表示される。ただし、４行目の走査
線Ｌｉｎｅ４（走査線Ｘ７）に表示される映像信号ＢL
に対応する画像は、後述するように、次のタイミングで
出力される映像信号ＣL に対応する画像によって上書き
され、実質的には表示画像として有効でないので、図示
はしていない。
【０１０４】次のパルス信号Ｐ１００Ｈは、リセット回
路６８によってリセットされカウント値が”０”となっ
ているカウンタ回路６７によって、１発目のパルス信号
Ｐ１００Ｈとしてカウントされ、続いて、ゲートパルス
クロック信号ＧＰＣＫとしてＰ９が発生すると、ゲート
出力Ｘ６はＯＦＦとなり、ゲート出力Ｘ７はＯＮを保っ
たまま、ゲート出力Ｘ８がＯＮとなり、同時にソースド
ライバー４からは、映像信号ＣL に対応する画像データ
ＣL が出力され、パネル表示状態の図に示すように、有
効表示部の４行目の走査線Ｌｉｎｅ４（走査線Ｘ７）、
及び５行目の走査線Ｌｉｎｅ５（走査線Ｘ８）に、映像
信号ＣL に対応する画像が同時に表示される。ただし、
５行目の走査線Ｌｉｎｅ５（走査線Ｘ８）に表示される
映像信号ＣL に対応する画像は、次のタイミングで出力
される映像信号ＤL に対応する画像によって上書きさ
れ、実質的には表示画像として有効でないので、図示は
していない。
路６８によってリセットされカウント値が”０”となっ
ているカウンタ回路６７によって、１発目のパルス信号
Ｐ１００Ｈとしてカウントされ、続いて、ゲートパルス
クロック信号ＧＰＣＫとしてＰ９が発生すると、ゲート
出力Ｘ６はＯＦＦとなり、ゲート出力Ｘ７はＯＮを保っ
たまま、ゲート出力Ｘ８がＯＮとなり、同時にソースド
ライバー４からは、映像信号ＣL に対応する画像データ
ＣL が出力され、パネル表示状態の図に示すように、有
効表示部の４行目の走査線Ｌｉｎｅ４（走査線Ｘ７）、
及び５行目の走査線Ｌｉｎｅ５（走査線Ｘ８）に、映像
信号ＣL に対応する画像が同時に表示される。ただし、
５行目の走査線Ｌｉｎｅ５（走査線Ｘ８）に表示される
映像信号ＣL に対応する画像は、次のタイミングで出力
される映像信号ＤL に対応する画像によって上書きさ
れ、実質的には表示画像として有効でないので、図示は
していない。
【０１０５】以上の動作により、ソースドライバー４か
らの画像データＡL 〜ＣL が、ゲートパルスクロック信
号ＧＰＣＫのタイミングによって、液晶パネル２の有効
表示部の１〜４行目である走査線Ｌｉｎｅ１〜Ｌｉｎｅ
４（走査線Ｘ４〜走査線Ｘ７）までに４ライン分の画像
が表示されることになる。
らの画像データＡL 〜ＣL が、ゲートパルスクロック信
号ＧＰＣＫのタイミングによって、液晶パネル２の有効
表示部の１〜４行目である走査線Ｌｉｎｅ１〜Ｌｉｎｅ
４（走査線Ｘ４〜走査線Ｘ７）までに４ライン分の画像
が表示されることになる。
【０１０６】以後Ｐ１０〜Ｐ１５、更にそれ以降のゲー
トパルスクロック信号ＧＰＣＫによっても同様の動作が
繰り返されることにより、本実施の形態の液晶表示装置
１によって、走査線３本毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍に伸長し、１８０本の映像信
号を２４０本に間増しすることが可能となる。
トパルスクロック信号ＧＰＣＫによっても同様の動作が
繰り返されることにより、本実施の形態の液晶表示装置
１によって、走査線３本毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍に伸長し、１８０本の映像信
号を２４０本に間増しすることが可能となる。
【０１０７】なお、図６においては、ゲート出力Ｘ１〜
Ｘ１２の波形を、各帰線期間においてＬｏｗ信号とせず
に、ゲートパルスクロック信号ＧＰＣＫを２発受ける期
間において、常にＨｉｇｈ信号として表しているが、実
際には、図２に示すゲートドライバー３には、図５に示
すような、各帰線期間毎にＬｏｗ信号となるゲート出力
リセット信号ＧＲＥＳが入力されており、ゲート出力リ
セット信号ＧＲＥＳがＬｏｗ信号である期間において
は、ゲートドライバー３からのゲート出力Ｘ１〜Ｘｎ
は、ＡＮＤゲート回路３５によってＯＦＦとされる。
Ｘ１２の波形を、各帰線期間においてＬｏｗ信号とせず
に、ゲートパルスクロック信号ＧＰＣＫを２発受ける期
間において、常にＨｉｇｈ信号として表しているが、実
際には、図２に示すゲートドライバー３には、図５に示
すような、各帰線期間毎にＬｏｗ信号となるゲート出力
リセット信号ＧＲＥＳが入力されており、ゲート出力リ
セット信号ＧＲＥＳがＬｏｗ信号である期間において
は、ゲートドライバー３からのゲート出力Ｘ１〜Ｘｎ
は、ＡＮＤゲート回路３５によってＯＦＦとされる。
【０１０８】以上説明したように、本実施の形態の液晶
表示装置１においては、コントローラ６内部のカウンタ
回路６７、及びリセット回路６８によって繰り返し生成
され、セレクタ回路６３のセレクト端子Ｓに入力される
セレクト信号によって、図６のタイムチャートに示すよ
うなタイミングで、ゲートパルスクロック信号ＧＰＣＫ
が、ゲートドライバー３に対して出力され、走査線３本
毎に１本分の走査線を間増しして、垂直走査線を４／３
倍に伸長し、１８０本の映像信号を２４０本に間増しす
ることが可能となるようにした。
表示装置１においては、コントローラ６内部のカウンタ
回路６７、及びリセット回路６８によって繰り返し生成
され、セレクタ回路６３のセレクト端子Ｓに入力される
セレクト信号によって、図６のタイムチャートに示すよ
うなタイミングで、ゲートパルスクロック信号ＧＰＣＫ
が、ゲートドライバー３に対して出力され、走査線３本
毎に１本分の走査線を間増しして、垂直走査線を４／３
倍に伸長し、１８０本の映像信号を２４０本に間増しす
ることが可能となるようにした。
【０１０９】したがって、水平走査線を間増しするため
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、１８
０本の垂直走査線を２４０本に伸長する機能を実現する
液晶表示装置を提供することができる。
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、１８
０本の垂直走査線を２４０本に伸長する機能を実現する
液晶表示装置を提供することができる。
【０１１０】なお、本実施の形態の液晶表示装置１で
は、映像表示開始の１ライン目（図６中の画像データＡ
L による画像の走査線）を間増ししたが、これは、２ラ
イン目（ＢL ）または、３ライン目（ＣL ）を間増しす
ることとしてもよい。
は、映像表示開始の１ライン目（図６中の画像データＡ
L による画像の走査線）を間増ししたが、これは、２ラ
イン目（ＢL ）または、３ライン目（ＣL ）を間増しす
ることとしてもよい。
【０１１１】また、図６において、本実施の形態の液晶
表示装置１におけるゲートドライバー３では、ゲートス
タート信号ＧＳＲＴを１帰線期間の連続する２発のゲー
トパルスクロック信号ＧＰＣＫで受けることにより、ゲ
ートドライバー３を２ラッチ式のゲートドライバーとし
たが、１Ｈ毎に１発のゲートパルスクロック信号ＧＰＣ
Ｋを、２Ｈ期間のゲートスタート信号ＧＳＲＴによっ
て、２発受けることによって、ゲートドライバー３を２
ラッチ式のゲートドライバーとしてもよく、さらには、
図２に示したゲートドライバー３は、２ラッチ式のゲー
トドライバーであったが、これを１ラッチ式のゲートド
ライバーとしてもよい。
表示装置１におけるゲートドライバー３では、ゲートス
タート信号ＧＳＲＴを１帰線期間の連続する２発のゲー
トパルスクロック信号ＧＰＣＫで受けることにより、ゲ
ートドライバー３を２ラッチ式のゲートドライバーとし
たが、１Ｈ毎に１発のゲートパルスクロック信号ＧＰＣ
Ｋを、２Ｈ期間のゲートスタート信号ＧＳＲＴによっ
て、２発受けることによって、ゲートドライバー３を２
ラッチ式のゲートドライバーとしてもよく、さらには、
図２に示したゲートドライバー３は、２ラッチ式のゲー
トドライバーであったが、これを１ラッチ式のゲートド
ライバーとしてもよい。
【０１１２】（第２の実施の形態）前記第１の実施の形
態の液晶表示装置１では、走査線３本毎に１本分の走査
線を間増しして、垂直走査線を４／３倍に伸長し、１８
０本の映像信号を２４０本に間増しすることが可能とな
るようにしたが、小型の液晶表示装置などにおいては、
走査線数が２２０本のものが多く、このような場合に
は、垂直走査線を６／５倍に伸長し、１８０本の映像信
号を２１６本に間増しすることが有効である。
態の液晶表示装置１では、走査線３本毎に１本分の走査
線を間増しして、垂直走査線を４／３倍に伸長し、１８
０本の映像信号を２４０本に間増しすることが可能とな
るようにしたが、小型の液晶表示装置などにおいては、
走査線数が２２０本のものが多く、このような場合に
は、垂直走査線を６／５倍に伸長し、１８０本の映像信
号を２１６本に間増しすることが有効である。
【０１１３】本第２の実施の形態では、上述したよう
に、垂直走査線を６／５倍に伸長し、１８０本の映像信
号を２１６本に間増しすることが可能な、液晶表示装置
１０（図示省略）について、図７、８を参照して詳細に
説明する。また、本第２の実施の形態の液晶表示装置１
０の説明においては、特に断らない限り、図１〜５につ
いて前記第１の実施の形態で述べた内容が有効である。
に、垂直走査線を６／５倍に伸長し、１８０本の映像信
号を２１６本に間増しすることが可能な、液晶表示装置
１０（図示省略）について、図７、８を参照して詳細に
説明する。また、本第２の実施の形態の液晶表示装置１
０の説明においては、特に断らない限り、図１〜５につ
いて前記第１の実施の形態で述べた内容が有効である。
【０１１４】まず構成を説明する。本第２の実施の形態
の液晶表示装置１０は、図１に示した液晶表示装置１と
同じ構成であり、液晶パネル２、ゲートドライバー３、
ソースドライバー４、クロマインターフェース５、及び
コントローラ６等から構成されているが、コントローラ
６の内部回路構成を示す図３における、カウンタ回路６
７の構成が相異している。
の液晶表示装置１０は、図１に示した液晶表示装置１と
同じ構成であり、液晶パネル２、ゲートドライバー３、
ソースドライバー４、クロマインターフェース５、及び
コントローラ６等から構成されているが、コントローラ
６の内部回路構成を示す図３における、カウンタ回路６
７の構成が相異している。
【０１１５】すなわち、前記第１の実施の形態の液晶表
示装置１では、走査線３本毎に１本分の走査線を間増し
して、垂直走査線を４／３倍に伸長するため、カウンタ
回路６７は、パルス信号Ｐ１００Ｈを３発カウントする
２ｂｉｔバイナリカウンタとして構成されていた。とこ
ろが、本第２の実施の形態の液晶表示装置１０では、走
査線５本毎に１本分の走査線を間増しして、垂直走査線
を６／５倍に伸長するため、図３に示すカウンタ回路６
７を代替するカウンタ回路として、図７に示すカウンタ
回路８０を適用する。
示装置１では、走査線３本毎に１本分の走査線を間増し
して、垂直走査線を４／３倍に伸長するため、カウンタ
回路６７は、パルス信号Ｐ１００Ｈを３発カウントする
２ｂｉｔバイナリカウンタとして構成されていた。とこ
ろが、本第２の実施の形態の液晶表示装置１０では、走
査線５本毎に１本分の走査線を間増しして、垂直走査線
を６／５倍に伸長するため、図３に示すカウンタ回路６
７を代替するカウンタ回路として、図７に示すカウンタ
回路８０を適用する。
【０１１６】図７において、カウンタ回路８０は、ＮＯ
Ｒラッチ８０１、８０２、８０３、及びＡＮＤゲート８
０４によって構成される３ｂｉｔバイナリカウンタであ
り、フリップフロップ６５から入力されるパルス信号Ｐ
１００Ｈをカウントし、該カウント値が”５”になる
と、Ｈｉｇｈ信号をセレクタ回路６３、及びリセット回
路６８に対して出力する。この、カウンタ回路８０の、
パルス信号Ｐ１００Ｈカウント動作は、以下に説明する
各回路によるものである。
Ｒラッチ８０１、８０２、８０３、及びＡＮＤゲート８
０４によって構成される３ｂｉｔバイナリカウンタであ
り、フリップフロップ６５から入力されるパルス信号Ｐ
１００Ｈをカウントし、該カウント値が”５”になる
と、Ｈｉｇｈ信号をセレクタ回路６３、及びリセット回
路６８に対して出力する。この、カウンタ回路８０の、
パルス信号Ｐ１００Ｈカウント動作は、以下に説明する
各回路によるものである。
【０１１７】ＮＯＲラッチ８０１は、フリップフロップ
６５から１発目のパルス信号Ｐ１００Ｈが入力される
と、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とし、更に、２発
目のパルス信号Ｐ１００Ｈが入力されると、該２発目の
パルス信号Ｐ１００Ｈの立ち下がりエッジで出力端子Ｘ
の出力をＬｏｗ信号とする。この、ＮＯＲラッチ８０１
の出力端子Ｘから出力される信号がＨｉｇｈ信号からＬ
ｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ８０
２は、出力端子Ｘの出力をＨｉｇｈ信号とする。
６５から１発目のパルス信号Ｐ１００Ｈが入力される
と、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とし、更に、２発
目のパルス信号Ｐ１００Ｈが入力されると、該２発目の
パルス信号Ｐ１００Ｈの立ち下がりエッジで出力端子Ｘ
の出力をＬｏｗ信号とする。この、ＮＯＲラッチ８０１
の出力端子Ｘから出力される信号がＨｉｇｈ信号からＬ
ｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ８０
２は、出力端子Ｘの出力をＨｉｇｈ信号とする。
【０１１８】ＮＯＲラッチ８０１に、フリップフロップ
６５から３発目のパルス信号Ｐ１００Ｈが入力される
と、ＮＯＲラッチ８０１は、出力端子Ｘの出力を再びＨ
ｉｇｈ信号とする。該３発目のパルス信号Ｐ１００Ｈを
うけた時点で、ＮＯＲラッチ８０１、及びＮＯＲラッチ
８０２の出力端子Ｘから出力される信号はともにＨｉｇ
ｈ信号となっている。
６５から３発目のパルス信号Ｐ１００Ｈが入力される
と、ＮＯＲラッチ８０１は、出力端子Ｘの出力を再びＨ
ｉｇｈ信号とする。該３発目のパルス信号Ｐ１００Ｈを
うけた時点で、ＮＯＲラッチ８０１、及びＮＯＲラッチ
８０２の出力端子Ｘから出力される信号はともにＨｉｇ
ｈ信号となっている。
【０１１９】４発目のパルス信号Ｐ１００Ｈが入力され
ると、該４発目のパルス信号Ｐ１００Ｈの立ち下がりエ
ッジで、ＮＯＲラッチ８０１の出力端子Ｘの出力はＬｏ
ｗ信号となる。この、ＮＯＲラッチ８０１の出力端子Ｘ
から出力される信号がＨｉｇｈ信号からＬｏｗ信号とな
る立ち下がりエッジで、ＮＯＲラッチ８０２は、出力端
子Ｘの出力をＬｏｗ信号とする。また、ＮＯＲラッチ８
０２の出力端子Ｘから出力される信号がＨｉｇｈ信号か
らＬｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ
８０３は、出力端子Ｘの出力をＨｉｇｈ信号とする。
ると、該４発目のパルス信号Ｐ１００Ｈの立ち下がりエ
ッジで、ＮＯＲラッチ８０１の出力端子Ｘの出力はＬｏ
ｗ信号となる。この、ＮＯＲラッチ８０１の出力端子Ｘ
から出力される信号がＨｉｇｈ信号からＬｏｗ信号とな
る立ち下がりエッジで、ＮＯＲラッチ８０２は、出力端
子Ｘの出力をＬｏｗ信号とする。また、ＮＯＲラッチ８
０２の出力端子Ｘから出力される信号がＨｉｇｈ信号か
らＬｏｗ信号となる立ち下がりエッジで、ＮＯＲラッチ
８０３は、出力端子Ｘの出力をＨｉｇｈ信号とする。
【０１２０】更に、５発目のパルス信号Ｐ１００Ｈが入
力されると、該５発目のパルス信号Ｐ１００Ｈの立ち下
がりエッジでＮＯＲラッチ８０１の出力端子Ｘの出力は
Ｈｉｇｈ信号となる。該５発目のパルス信号Ｐ１００Ｈ
をうけた時点で、ＮＯＲラッチ８０１、及びＮＯＲラッ
チ８０３の出力端子Ｘから出力される信号はともにＨｉ
ｇｈ信号となっており、ＡＮＤゲート８０４の２つの入
力端子には、ともにＨｉｇｈ信号が入力されることとな
る。したがって、ＡＮＤゲート８０４から出力される信
号は、フリップフロップ６５から入力されるパルス信号
Ｐ１００Ｈが、５発カウントされるとＨｉｇｈ信号とな
る。
力されると、該５発目のパルス信号Ｐ１００Ｈの立ち下
がりエッジでＮＯＲラッチ８０１の出力端子Ｘの出力は
Ｈｉｇｈ信号となる。該５発目のパルス信号Ｐ１００Ｈ
をうけた時点で、ＮＯＲラッチ８０１、及びＮＯＲラッ
チ８０３の出力端子Ｘから出力される信号はともにＨｉ
ｇｈ信号となっており、ＡＮＤゲート８０４の２つの入
力端子には、ともにＨｉｇｈ信号が入力されることとな
る。したがって、ＡＮＤゲート８０４から出力される信
号は、フリップフロップ６５から入力されるパルス信号
Ｐ１００Ｈが、５発カウントされるとＨｉｇｈ信号とな
る。
【０１２１】以上が、カウンタ回路８０のパルス信号Ｐ
１００Ｈカウント動作を担う各回路についての説明であ
る。
１００Ｈカウント動作を担う各回路についての説明であ
る。
【０１２２】カウンタ回路８０以外の回路構成について
は、前記第１の実施の形態の液晶表示装置１と同じであ
るので、ここでは説明を省略するが、コントローラ６内
部のカウンタ回路８０、及びリセット回路６８によって
繰り返し生成され、セレクタ回路６３のセレクト端子Ｓ
に入力されるセレクト信号によって、図８のタイムチャ
ートに示すようなタイミングで、ゲートパルスクロック
信号ＧＰＣＫが、ゲートドライバー３に対して出力され
ることとなり、一定の間隔で同じラインを２本表示する
当該ゲートパルスクロック信号ＧＰＣＫのタイミング
で、ゲートドライバー３が制御されることにより、垂直
走査線を６／５倍に伸長することができる構成となって
いる。
は、前記第１の実施の形態の液晶表示装置１と同じであ
るので、ここでは説明を省略するが、コントローラ６内
部のカウンタ回路８０、及びリセット回路６８によって
繰り返し生成され、セレクタ回路６３のセレクト端子Ｓ
に入力されるセレクト信号によって、図８のタイムチャ
ートに示すようなタイミングで、ゲートパルスクロック
信号ＧＰＣＫが、ゲートドライバー３に対して出力され
ることとなり、一定の間隔で同じラインを２本表示する
当該ゲートパルスクロック信号ＧＰＣＫのタイミング
で、ゲートドライバー３が制御されることにより、垂直
走査線を６／５倍に伸長することができる構成となって
いる。
【０１２３】以下に、垂直走査線を６／５倍に伸長する
液晶表示装置１０の動作を説明する。まず、垂直走査線
を６／５倍に伸長するために、５発のゲートパルスクロ
ック信号ＧＰＣＫ毎に１発のゲートパルスクロック信号
ＧＰＣＫを間増しする、コントローラ６の動作につい
て、前記第１の実施の形態の液晶表示装置１との相異点
であるカウンタ回路８０の動作を中心に説明する。
液晶表示装置１０の動作を説明する。まず、垂直走査線
を６／５倍に伸長するために、５発のゲートパルスクロ
ック信号ＧＰＣＫ毎に１発のゲートパルスクロック信号
ＧＰＣＫを間増しする、コントローラ６の動作につい
て、前記第１の実施の形態の液晶表示装置１との相異点
であるカウンタ回路８０の動作を中心に説明する。
【０１２４】フリップフロップ６５から１発目のパルス
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８０１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ８０３の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート８０４から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。したがっ
て、セレクタ６３３は、前記ＪＫフリップフロップ６３
１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲー
トパルスクロック信号ＧＰＣＫとして、ゲートドライバ
ー３に対して出力する。該ゲートパルスクロック信号Ｇ
ＰＣＫが、１発目のゲートパルスクロック信号ＧＰＣＫ
ということになる。
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８０１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ８０３の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート８０４から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。したがっ
て、セレクタ６３３は、前記ＪＫフリップフロップ６３
１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲー
トパルスクロック信号ＧＰＣＫとして、ゲートドライバ
ー３に対して出力する。該ゲートパルスクロック信号Ｇ
ＰＣＫが、１発目のゲートパルスクロック信号ＧＰＣＫ
ということになる。
【０１２５】一方、このとき、ＡＮＤゲート８０４から
リセット回路６８内のフリップフロップ６８１に入力さ
れたＬｏｗ信号は、フリップフロップ６８１内部にラッ
チされ、フリップフロップ６８１のクロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力される。他
方、反転ゲート６８２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ６８３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ６
８３内部にラッチされて、フリップフロップ６８３のク
ロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈのタイ
ミングでＡＮＤゲート６８４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート６８
４からカウンタ回路８０のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
８０はリセットされていない。
リセット回路６８内のフリップフロップ６８１に入力さ
れたＬｏｗ信号は、フリップフロップ６８１内部にラッ
チされ、フリップフロップ６８１のクロック端子ＣＫに
入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤゲ
ート６８４の一方の入力端子に対して出力される。他
方、反転ゲート６８２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ６８３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ６
８３内部にラッチされて、フリップフロップ６８３のク
ロック端子ＣＫに入力されるパルス信号Ｐ５０Ｈのタイ
ミングでＡＮＤゲート６８４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート６８
４からカウンタ回路８０のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
８０はリセットされていない。
【０１２６】更に、フリップフロップ６５から２発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ８０１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ８０２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ８０１、及
びＮＯＲラッチ８０３の出力端子Ｘの出力は共にＬｏｗ
信号であるから、ＡＮＤゲート８０４から、セレクタ回
路６３内の、セレクタ６３３のセレクト端子Ｓに対して
出力されるセレクト信号は、依然Ｌｏｗ信号である。し
たがって、セレクタ６３３は、前記ＪＫフリップフロッ
プ６３１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１
を、ゲートパルスクロック信号ＧＰＣＫとして、ゲート
ドライバー３に対して出力する。該ゲートパルスクロッ
ク信号ＧＰＣＫが、２発目のゲートパルスクロック信号
ＧＰＣＫということになる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ８０１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ８０２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ８０１、及
びＮＯＲラッチ８０３の出力端子Ｘの出力は共にＬｏｗ
信号であるから、ＡＮＤゲート８０４から、セレクタ回
路６３内の、セレクタ６３３のセレクト端子Ｓに対して
出力されるセレクト信号は、依然Ｌｏｗ信号である。し
たがって、セレクタ６３３は、前記ＪＫフリップフロッ
プ６３１から入力されるＧＰＣＫ生成信号ｇｐｃｋ１
を、ゲートパルスクロック信号ＧＰＣＫとして、ゲート
ドライバー３に対して出力する。該ゲートパルスクロッ
ク信号ＧＰＣＫが、２発目のゲートパルスクロック信号
ＧＰＣＫということになる。
【０１２７】一方、このとき、前記１発目のゲートパル
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
【０１２８】更に、フリップフロップ６５から３発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ８０１、及びＮＯＲラッチ８０２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってい
る。このとき、ＮＯＲラッチ８０３の出力端子Ｘの出力
はＬｏｗ信号であるから、ＡＮＤゲート８０４から、セ
レクタ回路６３内の、セレクタ６３３のセレクト端子Ｓ
に対して出力されるセレクト信号は、Ｌｏｗ信号であ
る。したがって、セレクタ６３３は、前記ＪＫフリップ
フロップ６３１から入力されるＧＰＣＫ生成信号ｇｐｃ
ｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、ゲ
ートドライバー３に対して出力する。該ゲートパルスク
ロック信号ＧＰＣＫが、３発目のゲートパルスクロック
信号ＧＰＣＫということになる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ８０１、及びＮＯＲラッチ８０２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってい
る。このとき、ＮＯＲラッチ８０３の出力端子Ｘの出力
はＬｏｗ信号であるから、ＡＮＤゲート８０４から、セ
レクタ回路６３内の、セレクタ６３３のセレクト端子Ｓ
に対して出力されるセレクト信号は、Ｌｏｗ信号であ
る。したがって、セレクタ６３３は、前記ＪＫフリップ
フロップ６３１から入力されるＧＰＣＫ生成信号ｇｐｃ
ｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、ゲ
ートドライバー３に対して出力する。該ゲートパルスク
ロック信号ＧＰＣＫが、３発目のゲートパルスクロック
信号ＧＰＣＫということになる。
【０１２９】一方、このとき、前記１発目のゲートパル
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
【０１３０】更に、フリップフロップ６５から４発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該４発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＬｏｗ信号とする。こ
の、ＮＯＲラッチ８０１の出力端子Ｘから出力される信
号がＨｉｇｈ信号からＬｏｗ信号となる立ち下がりエッ
ジで、ＮＯＲラッチ８０２は、出力端子Ｘの出力をＬｏ
ｗ信号とする。また、ＮＯＲラッチ８０２の出力端子Ｘ
から出力される信号がＨｉｇｈ信号からＬｏｗ信号とな
る立ち下がりエッジで、ＮＯＲラッチ８０３は、出力端
子Ｘの出力をＨｉｇｈ信号とする。このとき、ＮＯＲラ
ッチ８０１の出力端子Ｘの出力はＬｏｗ信号であるか
ら、ＡＮＤゲート８０４から、セレクタ回路６３内の、
セレクタ６３３のセレクト端子Ｓに対して出力されるセ
レクト信号は、Ｌｏｗ信号である。したがって、セレク
タ６３３は、前記ＪＫフリップフロップ６３１から入力
されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲートパルスク
ロック信号ＧＰＣＫとして、ゲートドライバー３に対し
て出力する。該ゲートパルスクロック信号ＧＰＣＫが、
４発目のゲートパルスクロック信号ＧＰＣＫということ
になる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該４発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＬｏｗ信号とする。こ
の、ＮＯＲラッチ８０１の出力端子Ｘから出力される信
号がＨｉｇｈ信号からＬｏｗ信号となる立ち下がりエッ
ジで、ＮＯＲラッチ８０２は、出力端子Ｘの出力をＬｏ
ｗ信号とする。また、ＮＯＲラッチ８０２の出力端子Ｘ
から出力される信号がＨｉｇｈ信号からＬｏｗ信号とな
る立ち下がりエッジで、ＮＯＲラッチ８０３は、出力端
子Ｘの出力をＨｉｇｈ信号とする。このとき、ＮＯＲラ
ッチ８０１の出力端子Ｘの出力はＬｏｗ信号であるか
ら、ＡＮＤゲート８０４から、セレクタ回路６３内の、
セレクタ６３３のセレクト端子Ｓに対して出力されるセ
レクト信号は、Ｌｏｗ信号である。したがって、セレク
タ６３３は、前記ＪＫフリップフロップ６３１から入力
されるＧＰＣＫ生成信号ｇｐｃｋ１を、ゲートパルスク
ロック信号ＧＰＣＫとして、ゲートドライバー３に対し
て出力する。該ゲートパルスクロック信号ＧＰＣＫが、
４発目のゲートパルスクロック信号ＧＰＣＫということ
になる。
【０１３１】一方、このとき、前記１発目のゲートパル
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート６８４からカウンタ回路８０のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路８０はリセットされていない。
【０１３２】更に、フリップフロップ６５から５発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該５発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該５発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ８０１、及びＮＯＲラッチ８０３の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート８０４の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート８０４から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。したがって、セレクタ６３
３は、前記ＪＫフリップフロップ６３２から入力される
ＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロック
信号ＧＰＣＫとして、ゲートドライバー３に対して出力
する。ＧＰＣＫ生成信号ｇｐｃｋ２は、図５に示すよう
に２発の連続するパルス信号であるから、該ゲートパル
スクロック信号ＧＰＣＫが、５、及び６発目のゲートパ
ルスクロック信号ＧＰＣＫということになる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ８
０１は、該５発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該５発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ８０１、及びＮＯＲラッチ８０３の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート８０４の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート８０４から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。したがって、セレクタ６３
３は、前記ＪＫフリップフロップ６３２から入力される
ＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロック
信号ＧＰＣＫとして、ゲートドライバー３に対して出力
する。ＧＰＣＫ生成信号ｇｐｃｋ２は、図５に示すよう
に２発の連続するパルス信号であるから、該ゲートパル
スクロック信号ＧＰＣＫが、５、及び６発目のゲートパ
ルスクロック信号ＧＰＣＫということになる。
【０１３３】一方、このとき、ＡＮＤゲート８０４から
リセット回路６８内のフリップフロップ６８１に入力さ
れたＨｉｇｈ信号は、フリップフロップ６８１内部にラ
ッチされ、フリップフロップ６８１のクロック端子ＣＫ
に入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤ
ゲート６８４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ６８３は、前記４発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート６８４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート６８４は、該
フリップフロップ６８３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ６８１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路８０のリセット端子Ｒに対して出力し、カウ
ンタ回路８０のカウント値をリセットする。
リセット回路６８内のフリップフロップ６８１に入力さ
れたＨｉｇｈ信号は、フリップフロップ６８１内部にラ
ッチされ、フリップフロップ６８１のクロック端子ＣＫ
に入力されるパルス信号Ｐ２５ＨのタイミングでＡＮＤ
ゲート６８４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ６８３は、前記４発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート６８４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート６８４は、該
フリップフロップ６８３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ６８１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路８０のリセット端子Ｒに対して出力し、カウ
ンタ回路８０のカウント値をリセットする。
【０１３４】他方、反転ゲート６８２に入力されたＨｉ
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ６８３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ６８３内部にラッチされて、フリップフロッ
プ６８３のクロック端子ＣＫに入力されるパルス信号Ｐ
５０ＨのタイミングでＡＮＤゲート６８４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート６８４からカウンタ回路８０のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路８０のリセットは解除される。
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ６８３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ６８３内部にラッチされて、フリップフロッ
プ６８３のクロック端子ＣＫに入力されるパルス信号Ｐ
５０ＨのタイミングでＡＮＤゲート６８４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート６８４からカウンタ回路８０のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路８０のリセットは解除される。
【０１３５】すなわち、カウンタ回路８０は、フリップ
フロップ６５から入力されるパルス信号Ｐ１００Ｈを５
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路８０は、約１５．９μｓｅｃ後のパルス信号
Ｐ２５Ｈのタイミングでリセット回路６８によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ５
０Ｈのタイミングでリセット回路６８によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
フロップ６５から入力されるパルス信号Ｐ１００Ｈを５
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路８０は、約１５．９μｓｅｃ後のパルス信号
Ｐ２５Ｈのタイミングでリセット回路６８によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ５
０Ｈのタイミングでリセット回路６８によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
【０１３６】そして、このように繰り返されるコントロ
ーラ６の動作により、５発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを６
／５倍に増加させることができる。
ーラ６の動作により、５発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを６
／５倍に増加させることができる。
【０１３７】次に、上述した動作により６／５倍に増加
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を６／５倍に伸長する液晶表示装置１０の動作
について、図８に示すタイムチャートの、ゲートパルス
クロック信号ＧＰＣＫを表すＰ２１〜Ｐ２９のタイミン
グに沿って説明する。
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を６／５倍に伸長する液晶表示装置１０の動作
について、図８に示すタイムチャートの、ゲートパルス
クロック信号ＧＰＣＫを表すＰ２１〜Ｐ２９のタイミン
グに沿って説明する。
【０１３８】図８において、最上列に示す映像信号は、
図１におけるクロマインターフェース５に入力される映
像信号であり、第２列に示すゲートパルスクロック信号
ＧＰＣＫは、上述した動作によりコントローラ６によっ
て生成されゲートドライバー３に入力されるゲートパル
スクロック信号ＧＰＣＫを表しており、第３列のゲート
スタート信号ＧＳＲＴは、コントローラ６によって生成
されゲートドライバー３に入力されるゲートスタート信
号ＧＳＲＴを表している。
図１におけるクロマインターフェース５に入力される映
像信号であり、第２列に示すゲートパルスクロック信号
ＧＰＣＫは、上述した動作によりコントローラ６によっ
て生成されゲートドライバー３に入力されるゲートパル
スクロック信号ＧＰＣＫを表しており、第３列のゲート
スタート信号ＧＳＲＴは、コントローラ６によって生成
されゲートドライバー３に入力されるゲートスタート信
号ＧＳＲＴを表している。
【０１３９】ゲート出力Ｘ１，Ｘ２，Ｘ３，…，Ｘ１
１，…（図８では、Ｘ１１以降を図示していない。）
は、図２に示すゲートドライバー３のバッファ回路３６
から、走査線（ゲートライン）Ｘｎにそれぞれ出力され
る電極駆動信号を表しており、Ｈｉｇｈ信号時に、当該
走査線（ゲートライン）をＯＮにすることを示してい
る。また、各ゲート出力Ｘｎを表す信号線上に示した
，，，，，，，，は、最上段の映像
信号を表す波形の下に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー４から当該走査線（ゲー
トライン）に出力されることを意味している。このこと
を視覚的に説明するために、図８中では、ゲート出力Ｘ
１１の下部にソースドライバー出力を前記等の符号を
用いて時系列で表現している。
１，…（図８では、Ｘ１１以降を図示していない。）
は、図２に示すゲートドライバー３のバッファ回路３６
から、走査線（ゲートライン）Ｘｎにそれぞれ出力され
る電極駆動信号を表しており、Ｈｉｇｈ信号時に、当該
走査線（ゲートライン）をＯＮにすることを示してい
る。また、各ゲート出力Ｘｎを表す信号線上に示した
，，，，，，，，は、最上段の映像
信号を表す波形の下に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー４から当該走査線（ゲー
トライン）に出力されることを意味している。このこと
を視覚的に説明するために、図８中では、ゲート出力Ｘ
１１の下部にソースドライバー出力を前記等の符号を
用いて時系列で表現している。
【０１４０】図８において、まずゲートスタート信号Ｇ
ＳＲＴが、ゲートドライバー３に入力され、更に、該ゲ
ートスタート信号ＧＳＲＴがＯＮの期間中に、ゲートパ
ルスクロック信号ＧＰＣＫとして、Ｐ２１、及びＰ２２
が入力されることにより、ゲートドライバー３は、ゲー
トスタート信号ＧＳＲＴをゲートパルスクロック信号Ｇ
ＰＣＫ２発で受けるため、ｎビットシフトレジスタ３４
は、Ｈｉｇｈ信号を２つラッチする２ラッチｎビットシ
フトレジスタとなる。この動作は、図６において、ゲー
トパルスクロック信号ＧＰＣＫとして、Ｐ１、及びＰ２
が入力されたときの前記第１の実施の形態の液晶表示装
置１と同様の動作であるので、詳細な説明は省略する。
ＳＲＴが、ゲートドライバー３に入力され、更に、該ゲ
ートスタート信号ＧＳＲＴがＯＮの期間中に、ゲートパ
ルスクロック信号ＧＰＣＫとして、Ｐ２１、及びＰ２２
が入力されることにより、ゲートドライバー３は、ゲー
トスタート信号ＧＳＲＴをゲートパルスクロック信号Ｇ
ＰＣＫ２発で受けるため、ｎビットシフトレジスタ３４
は、Ｈｉｇｈ信号を２つラッチする２ラッチｎビットシ
フトレジスタとなる。この動作は、図６において、ゲー
トパルスクロック信号ＧＰＣＫとして、Ｐ１、及びＰ２
が入力されたときの前記第１の実施の形態の液晶表示装
置１と同様の動作であるので、詳細な説明は省略する。
【０１４１】また、ゲートパルスクロック信号ＧＰＣＫ
としてＰ２２が発生すると、ｎビットシフトレジスタ３
４をシフトしてきたＨｉｇｈ信号により、ゲート出力Ｘ
１がＯＮとなる。
としてＰ２２が発生すると、ｎビットシフトレジスタ３
４をシフトしてきたＨｉｇｈ信号により、ゲート出力Ｘ
１がＯＮとなる。
【０１４２】Ｐ２３直前のパルス信号Ｐ１００Ｈが、カ
ウンタ回路８０によって１発目のパルス信号Ｐ１００Ｈ
としてカウントされ、続いて、ゲートパルスクロック信
号ＧＰＣＫとしてＰ２３が発生すると、ゲート出力Ｘ１
はＯＮを保ったまま、ゲート出力Ｘ２がＯＮとなり、同
時にソースドライバー４からは、映像信号に対応する
画像データが出力され、表示部の１行目の走査線Ｘ
１、及び２行目の走査線Ｘ２に、映像信号に対応する
画像が同時に表示される。ただし、２行目の走査線Ｘ２
に表示される映像信号に対応する画像は、後述するよ
うに、次のタイミングで出力される映像信号に対応す
る画像によって上書きされ、実質的には表示画像として
有効でない。
ウンタ回路８０によって１発目のパルス信号Ｐ１００Ｈ
としてカウントされ、続いて、ゲートパルスクロック信
号ＧＰＣＫとしてＰ２３が発生すると、ゲート出力Ｘ１
はＯＮを保ったまま、ゲート出力Ｘ２がＯＮとなり、同
時にソースドライバー４からは、映像信号に対応する
画像データが出力され、表示部の１行目の走査線Ｘ
１、及び２行目の走査線Ｘ２に、映像信号に対応する
画像が同時に表示される。ただし、２行目の走査線Ｘ２
に表示される映像信号に対応する画像は、後述するよ
うに、次のタイミングで出力される映像信号に対応す
る画像によって上書きされ、実質的には表示画像として
有効でない。
【０１４３】次のパルス信号Ｐ１００Ｈが、カウンタ回
路８０によって２発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２４が発生すると、ゲート出力Ｘ１はＯＦＦ
となり、ゲート出力Ｘ２はＯＮを保ったまま、ゲート出
力Ｘ３がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の２行目の走査線Ｘ２、及び３行目の走査線Ｘ３
に、映像信号に対応する画像が同時に表示される。し
たがって、このＰ２４のタイミングで、前記Ｐ２３のタ
イミングで表示された、２行目の走査線Ｘ２に表示され
る映像信号に対応する画像は、映像信号に対応する
画像によって上書きされる。以降、有効な表示映像のみ
について言及し、後に上書きされる有効でない表示映像
については、言及しないこととする。
路８０によって２発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２４が発生すると、ゲート出力Ｘ１はＯＦＦ
となり、ゲート出力Ｘ２はＯＮを保ったまま、ゲート出
力Ｘ３がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の２行目の走査線Ｘ２、及び３行目の走査線Ｘ３
に、映像信号に対応する画像が同時に表示される。し
たがって、このＰ２４のタイミングで、前記Ｐ２３のタ
イミングで表示された、２行目の走査線Ｘ２に表示され
る映像信号に対応する画像は、映像信号に対応する
画像によって上書きされる。以降、有効な表示映像のみ
について言及し、後に上書きされる有効でない表示映像
については、言及しないこととする。
【０１４４】次のパルス信号Ｐ１００Ｈが、カウンタ回
路８０によって３発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２５が発生すると、ゲート出力Ｘ２はＯＦＦ
となり、ゲート出力Ｘ３はＯＮを保ったまま、ゲート出
力Ｘ４がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の３行目の走査線Ｘ３、映像信号に対応する画像
が表示される。
路８０によって３発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２５が発生すると、ゲート出力Ｘ２はＯＦＦ
となり、ゲート出力Ｘ３はＯＮを保ったまま、ゲート出
力Ｘ４がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の３行目の走査線Ｘ３、映像信号に対応する画像
が表示される。
【０１４５】次のパルス信号Ｐ１００Ｈが、カウンタ回
路８０によって４発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２６が発生すると、ゲート出力Ｘ３はＯＦＦ
となり、ゲート出力Ｘ４はＯＮを保ったまま、ゲート出
力Ｘ５がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の４行目の走査線Ｘ４、及び５行目の走査線Ｘ５
に、映像信号に対応する画像が同時に表示される。こ
の、走査線Ｘ５に表示される映像信号に対応する画像
は、後述するように、次の映像信号に対応する画像に
上書きされることなく、有効な表示画像となる。
路８０によって４発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
ＫとしてＰ２６が発生すると、ゲート出力Ｘ３はＯＦＦ
となり、ゲート出力Ｘ４はＯＮを保ったまま、ゲート出
力Ｘ５がＯＮとなり、同時にソースドライバー４から
は、映像信号に対応する画像データが出力され、表
示部の４行目の走査線Ｘ４、及び５行目の走査線Ｘ５
に、映像信号に対応する画像が同時に表示される。こ
の、走査線Ｘ５に表示される映像信号に対応する画像
は、後述するように、次の映像信号に対応する画像に
上書きされることなく、有効な表示画像となる。
【０１４６】次のパルス信号Ｐ１００Ｈが、カウンタ回
路８０によって５発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
Ｋとして、ＧＰＣＫ生成信号ｇｐｃｋ２によるＰ２７が
発生すると、ゲート出力Ｘ４はＯＦＦとなり、ゲート出
力Ｘ５はＯＮを保ったまま、ゲート出力Ｘ６がＯＮとな
る。
路８０によって５発目のパルス信号Ｐ１００Ｈとしてカ
ウントされ、続いて、ゲートパルスクロック信号ＧＰＣ
Ｋとして、ＧＰＣＫ生成信号ｇｐｃｋ２によるＰ２７が
発生すると、ゲート出力Ｘ４はＯＦＦとなり、ゲート出
力Ｘ５はＯＮを保ったまま、ゲート出力Ｘ６がＯＮとな
る。
【０１４７】続いて、ＧＰＣＫ生成信号ｇｐｃｋ２によ
るＰ２８が発生すると、ゲート出力Ｘ５はＯＦＦとな
り、ゲート出力Ｘ６はＯＮを保ったまま、ゲート出力Ｘ
７がＯＮとなり、同時にソースドライバー４からは、映
像信号に対応する画像データが出力され、表示部の
６行目の走査線Ｘ６に、映像信号に対応する画像が表
示される。Ｐ２７とＰ２８の２つのゲートパルスクロッ
ク信号ＧＰＣＫは、ひとつの帰線期間内に収まってお
り、この帰線期間内は映像が表示されないため、走査線
Ｘ５に表示される映像信号に対応する画像は、次の映
像信号に対応する画像に上書きされることなく、有効
な表示画像となる。
るＰ２８が発生すると、ゲート出力Ｘ５はＯＦＦとな
り、ゲート出力Ｘ６はＯＮを保ったまま、ゲート出力Ｘ
７がＯＮとなり、同時にソースドライバー４からは、映
像信号に対応する画像データが出力され、表示部の
６行目の走査線Ｘ６に、映像信号に対応する画像が表
示される。Ｐ２７とＰ２８の２つのゲートパルスクロッ
ク信号ＧＰＣＫは、ひとつの帰線期間内に収まってお
り、この帰線期間内は映像が表示されないため、走査線
Ｘ５に表示される映像信号に対応する画像は、次の映
像信号に対応する画像に上書きされることなく、有効
な表示画像となる。
【０１４８】次のパルス信号Ｐ１００Ｈは、リセット回
路６８によってリセットされカウント値が”０”となっ
ているカウンタ回路８０によって、１発目のパルス信号
Ｐ１００Ｈとしてカウントされ、続いて、ゲートパルス
クロック信号ＧＰＣＫとしてＰ２９が発生すると、ゲー
ト出力Ｘ６はＯＦＦとなり、ゲート出力Ｘ７はＯＮを保
ったまま、ゲート出力Ｘ８がＯＮとなり、同時にソース
ドライバー４からは、映像信号に対応する画像データ
が出力され、表示部の７行目の走査線Ｘ７に、映像信
号に対応する画像が同時に表示される。
路６８によってリセットされカウント値が”０”となっ
ているカウンタ回路８０によって、１発目のパルス信号
Ｐ１００Ｈとしてカウントされ、続いて、ゲートパルス
クロック信号ＧＰＣＫとしてＰ２９が発生すると、ゲー
ト出力Ｘ６はＯＦＦとなり、ゲート出力Ｘ７はＯＮを保
ったまま、ゲート出力Ｘ８がＯＮとなり、同時にソース
ドライバー４からは、映像信号に対応する画像データ
が出力され、表示部の７行目の走査線Ｘ７に、映像信
号に対応する画像が同時に表示される。
【０１４９】以上の動作により、ソースドライバー４か
らの画像データ〜が、ゲートパルスクロック信号Ｇ
ＰＣＫのタイミングによって、液晶パネル２の表示部の
１〜６行目である走査線Ｘ１〜走査線Ｘ６までに、６ラ
イン分の画像として表示されることになる。
らの画像データ〜が、ゲートパルスクロック信号Ｇ
ＰＣＫのタイミングによって、液晶パネル２の表示部の
１〜６行目である走査線Ｘ１〜走査線Ｘ６までに、６ラ
イン分の画像として表示されることになる。
【０１５０】Ｐ２９以降のゲートパルスクロック信号Ｇ
ＰＣＫによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置１０によって、走査線
５本毎に１本分の走査線を間増しして、垂直走査線を６
／５倍に伸長し、１８０本の映像信号を２１６本に間増
しすることが可能となる。
ＰＣＫによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置１０によって、走査線
５本毎に１本分の走査線を間増しして、垂直走査線を６
／５倍に伸長し、１８０本の映像信号を２１６本に間増
しすることが可能となる。
【０１５１】なお、図８においては、ゲート出力Ｘ１〜
Ｘ１１の波形を、各帰線期間においてＬｏｗ信号とせず
に、ゲートパルスクロック信号ＧＰＣＫを２発受ける期
間において、常にＨｉｇｈ信号として表しているが、実
際には、図２に示すゲートドライバー３には、図５に示
すような、各帰線期間毎にＬｏｗ信号となるゲート出力
リセット信号ＧＲＥＳが入力されており、ゲート出力リ
セット信号ＧＲＥＳがＬｏｗ信号である期間において
は、ゲートドライバー３からのゲート出力Ｘ１〜Ｘｎ
は、ＡＮＤゲート回路３５によってＯＦＦとされる。
Ｘ１１の波形を、各帰線期間においてＬｏｗ信号とせず
に、ゲートパルスクロック信号ＧＰＣＫを２発受ける期
間において、常にＨｉｇｈ信号として表しているが、実
際には、図２に示すゲートドライバー３には、図５に示
すような、各帰線期間毎にＬｏｗ信号となるゲート出力
リセット信号ＧＲＥＳが入力されており、ゲート出力リ
セット信号ＧＲＥＳがＬｏｗ信号である期間において
は、ゲートドライバー３からのゲート出力Ｘ１〜Ｘｎ
は、ＡＮＤゲート回路３５によってＯＦＦとされる。
【０１５２】以上説明したように、本実施の形態の液晶
表示装置１０においては、コントローラ６内部のカウン
タ回路８０、及びリセット回路６８によって繰り返し生
成され、セレクタ回路６３のセレクト端子Ｓに入力され
るセレクト信号によって、図８のタイムチャートに示す
ようなタイミングで、ゲートパルスクロック信号ＧＰＣ
Ｋが、ゲートドライバー３に対して出力され、走査線５
本毎に１本分の走査線を間増しして、垂直走査線を６／
５倍に伸長し、１８０本の映像信号を２１６本に間増し
することが可能となるようにした。
表示装置１０においては、コントローラ６内部のカウン
タ回路８０、及びリセット回路６８によって繰り返し生
成され、セレクタ回路６３のセレクト端子Ｓに入力され
るセレクト信号によって、図８のタイムチャートに示す
ようなタイミングで、ゲートパルスクロック信号ＧＰＣ
Ｋが、ゲートドライバー３に対して出力され、走査線５
本毎に１本分の走査線を間増しして、垂直走査線を６／
５倍に伸長し、１８０本の映像信号を２１６本に間増し
することが可能となるようにした。
【０１５３】したがって、走査線数が２２０本の小型の
液晶表示装置などにおいても、水平走査線を間増しする
ために、画像処理のための複雑な演算を行うために複雑
で大規模な回路となるデコーダを必要とせず、簡易的な
ゲートドライバー制御回路により、小型、低コストで、
１８０本の水平走査線を２１６本に伸長する機能を実現
する液晶表示装置を提供することができる。
液晶表示装置などにおいても、水平走査線を間増しする
ために、画像処理のための複雑な演算を行うために複雑
で大規模な回路となるデコーダを必要とせず、簡易的な
ゲートドライバー制御回路により、小型、低コストで、
１８０本の水平走査線を２１６本に伸長する機能を実現
する液晶表示装置を提供することができる。
【０１５４】なお、本実施の形態の液晶表示装置１０で
は、映像表示開始の４ライン目（図８中の画像データ
による画像の走査線）を間増ししたが、これは、１〜５
ライン目（〜）のいずれの走査線を間増しすること
としてもよい。（前記第１の実施の形態の液晶表示装置
１では、１ライン目を間増しする場合を説明した。すな
わち、画像表示をどのゲートパルスクロック信号ＧＰＣ
Ｋのタイミングで開始するかによって変更することがで
きる。）
は、映像表示開始の４ライン目（図８中の画像データ
による画像の走査線）を間増ししたが、これは、１〜５
ライン目（〜）のいずれの走査線を間増しすること
としてもよい。（前記第１の実施の形態の液晶表示装置
１では、１ライン目を間増しする場合を説明した。すな
わち、画像表示をどのゲートパルスクロック信号ＧＰＣ
Ｋのタイミングで開始するかによって変更することがで
きる。）
【０１５５】また、図８において、本実施の形態の液晶
表示装置１０におけるゲートドライバー３では、前記第
１の実施の形態の液晶表示装置１と同様に、ゲートスタ
ート信号ＧＳＲＴを１帰線期間の連続する２発のゲート
パルスクロック信号ＧＰＣＫで受けることにより、ゲー
トドライバー３を２ラッチ式のゲートドライバーとした
が、１Ｈ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を、２Ｈ期間のゲートスタート信号ＧＳＲＴによって、
２発受けることによって、ゲートドライバー３を２ラッ
チ式のゲートドライバーとしてもよく、さらには、図２
に示したゲートドライバー３は、２ラッチ式のゲートド
ライバーであったが、これを１ラッチ式のゲートドライ
バー３としてもよい。
表示装置１０におけるゲートドライバー３では、前記第
１の実施の形態の液晶表示装置１と同様に、ゲートスタ
ート信号ＧＳＲＴを１帰線期間の連続する２発のゲート
パルスクロック信号ＧＰＣＫで受けることにより、ゲー
トドライバー３を２ラッチ式のゲートドライバーとした
が、１Ｈ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を、２Ｈ期間のゲートスタート信号ＧＳＲＴによって、
２発受けることによって、ゲートドライバー３を２ラッ
チ式のゲートドライバーとしてもよく、さらには、図２
に示したゲートドライバー３は、２ラッチ式のゲートド
ライバーであったが、これを１ラッチ式のゲートドライ
バー３としてもよい。
【０１５６】更に、前記第１の実施の形態の液晶表示装
置１のカウンタ回路６７を、本第２の実施の形態の液晶
表示装置１０ではカウンタ回路８０に置き換えたよう
に、カウンタ回路６７、あるいはカウンタ回路８０を別
な回路構成として、走査線９本毎に２本分の走査線を間
増しして、垂直走査線を１１／９倍に伸長し、１８０本
の映像信号を２２０本に間増しする構成としてもよい。
置１のカウンタ回路６７を、本第２の実施の形態の液晶
表示装置１０ではカウンタ回路８０に置き換えたよう
に、カウンタ回路６７、あるいはカウンタ回路８０を別
な回路構成として、走査線９本毎に２本分の走査線を間
増しして、垂直走査線を１１／９倍に伸長し、１８０本
の映像信号を２２０本に間増しする構成としてもよい。
【０１５７】（第３の実施の形態）前記第１（第２）の
実施の形態の液晶表示装置１（液晶表示装置１０）で
は、走査線３本（５本）毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍（６／５倍）に伸長し、１８
０本の映像信号を２４０本（２１６本）に間増しするた
めに、ゲートパルスクロック信号ＧＰＣＫ３発（５発）
毎に、帰線期間内に収まるようにゲートパルスクロック
信号ＧＰＣＫを１発間増しした。この場合、通常の液晶
表示装置と同様に、走査線１ライン分の映像信号を１Ｈ
期間で出力するが、１Ｈ期間の中間でゲートパルスクロ
ック信号ＧＰＣＫを発生させて、ゲートドライバー３内
のｎビットシフトレジスタ３４を通常のタイミングより
も早く１ｂｉｔシフトさせて、１Ｈ期間内に２ライン分
の映像を表示させることも可能である。
実施の形態の液晶表示装置１（液晶表示装置１０）で
は、走査線３本（５本）毎に１本分の走査線を間増しし
て、垂直走査線を４／３倍（６／５倍）に伸長し、１８
０本の映像信号を２４０本（２１６本）に間増しするた
めに、ゲートパルスクロック信号ＧＰＣＫ３発（５発）
毎に、帰線期間内に収まるようにゲートパルスクロック
信号ＧＰＣＫを１発間増しした。この場合、通常の液晶
表示装置と同様に、走査線１ライン分の映像信号を１Ｈ
期間で出力するが、１Ｈ期間の中間でゲートパルスクロ
ック信号ＧＰＣＫを発生させて、ゲートドライバー３内
のｎビットシフトレジスタ３４を通常のタイミングより
も早く１ｂｉｔシフトさせて、１Ｈ期間内に２ライン分
の映像を表示させることも可能である。
【０１５８】本第３の実施の形態では、上述したよう
に、１Ｈ期間の中間でゲートパルスクロック信号ＧＰＣ
Ｋを発生させて、ゲートドライバー３内のｎビットシフ
トレジスタ３４を通常のタイミングよりも早く１ｂｉｔ
シフトさせて、１Ｈ期間内に２ライン分の映像を表示さ
せることにより、走査線３本毎に１本分の走査線を間増
しして、垂直走査線を４／３倍に伸長し、１８０本の映
像信号を２４０本に間増しする液晶表示装置１００（図
示省略）について、図９〜１１を参照して詳細に説明す
る。
に、１Ｈ期間の中間でゲートパルスクロック信号ＧＰＣ
Ｋを発生させて、ゲートドライバー３内のｎビットシフ
トレジスタ３４を通常のタイミングよりも早く１ｂｉｔ
シフトさせて、１Ｈ期間内に２ライン分の映像を表示さ
せることにより、走査線３本毎に１本分の走査線を間増
しして、垂直走査線を４／３倍に伸長し、１８０本の映
像信号を２４０本に間増しする液晶表示装置１００（図
示省略）について、図９〜１１を参照して詳細に説明す
る。
【０１５９】まず構成を説明する。本第３の実施の形態
の液晶表示装置１００は、図１に示した液晶表示装置１
と同じ構成であり、液晶パネル２、ゲートドライバー
３、ソースドライバー４、クロマインターフェース５、
及びコントローラ６等から構成されているが、コントロ
ーラ６の内部回路構成が、図３に示すものと相異する点
を有している。
の液晶表示装置１００は、図１に示した液晶表示装置１
と同じ構成であり、液晶パネル２、ゲートドライバー
３、ソースドライバー４、クロマインターフェース５、
及びコントローラ６等から構成されているが、コントロ
ーラ６の内部回路構成が、図３に示すものと相異する点
を有している。
【０１６０】本第３の実施の形態の液晶表示装置１００
を構成するコントローラ６の、内部回路構成を図９に示
す。図９においては、コントローラ６の内部回路構成の
内、本第３の実施の形態の液晶表示装置１００に係わる
部分のみを示し、また、図３に示すコントローラ６の内
部回路構成と同一の回路には、同符号を付して詳細な説
明を省略するものとする。また、図３に示した垂直デコ
ーダ７６等の回路も図示を省略している。
を構成するコントローラ６の、内部回路構成を図９に示
す。図９においては、コントローラ６の内部回路構成の
内、本第３の実施の形態の液晶表示装置１００に係わる
部分のみを示し、また、図３に示すコントローラ６の内
部回路構成と同一の回路には、同符号を付して詳細な説
明を省略するものとする。また、図３に示した垂直デコ
ーダ７６等の回路も図示を省略している。
【０１６１】図９において、コントローラ６は、立ち下
がり同期式カウンタ６１、水平デコーダ９４、セレクタ
回路６３、フリップフロップ６５、カウンタ回路６７、
セレクタ回路９０、フリップフロップ９１、フリップフ
ロップ９２、及びリセット回路９３等によって構成され
ている。以下に、コントローラ６を構成する内部回路の
内、ゲートパルスクロック信号ＧＰＣＫ、及びゲート出
力リセット信号ＧＲＥＳの生成に係わる部分の各回路に
ついて説明する。
がり同期式カウンタ６１、水平デコーダ９４、セレクタ
回路６３、フリップフロップ６５、カウンタ回路６７、
セレクタ回路９０、フリップフロップ９１、フリップフ
ロップ９２、及びリセット回路９３等によって構成され
ている。以下に、コントローラ６を構成する内部回路の
内、ゲートパルスクロック信号ＧＰＣＫ、及びゲート出
力リセット信号ＧＲＥＳの生成に係わる部分の各回路に
ついて説明する。
【０１６２】立ち下がり同期式カウンタ６１は、クロッ
ク端子Ｃｌｏｃｋに入力されるクロック反転信号ＣＫＢ
によってカウント動作を行い、当該カウント値を水平デ
コーダ９４に対して出力することによって、水平デコー
ダ９４を制御する。
ク端子Ｃｌｏｃｋに入力されるクロック反転信号ＣＫＢ
によってカウント動作を行い、当該カウント値を水平デ
コーダ９４に対して出力することによって、水平デコー
ダ９４を制御する。
【０１６３】水平デコーダ９４は、立ち下がり同期式カ
ウンタ６１から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ９４
は、ゲートパルスクロック信号ＧＰＣＫを生成するため
の、ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇ
ｐｃｋ２ｓ、及びｇｐｃｋ２ｒをセレクタ回路６３に対
して出力し、ゲート出力リセット信号ＧＲＥＳを生成す
るための、ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１
ｒ、ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒをセレクタ回路９
０に対して出力する。また、水平デコーダ９４は、パル
ス信号Ｐ１００Ｈを、フリップフロップ６５を介してカ
ウンタ回路６７に対して出力し、パルス信号Ｐ５０Ｈ
を、フリップフロップ９１を介してリセット回路９３に
対して出力し、パルス信号Ｐ７５Ｈを、フリップフロッ
プ９２を介してリセット回路９３に対して出力する。こ
こで、パルス信号Ｐ１００Ｈは、水平同期信号のタイミ
ングに合わせて出力されるパルスであり、パルス信号Ｐ
５０Ｈは、パルス信号Ｐ１００Ｈに対して、１Ｈ（１水
平期間：約６３．５μｓｅｃ）を２等分した時間（約３
１．８μｓｅｃ）だけ遅れて出力されるパルスである
（図１０参照）。パルス信号Ｐ７５Ｈは、パルス信号Ｐ
５０Ｈから更に１Ｈを４等分した時間（約１５．９μｓ
ｅｃ）だけ遅れて出力されるパルスである（図１０参
照）。
ウンタ６１から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ９４
は、ゲートパルスクロック信号ＧＰＣＫを生成するため
の、ＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇ
ｐｃｋ２ｓ、及びｇｐｃｋ２ｒをセレクタ回路６３に対
して出力し、ゲート出力リセット信号ＧＲＥＳを生成す
るための、ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１
ｒ、ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒをセレクタ回路９
０に対して出力する。また、水平デコーダ９４は、パル
ス信号Ｐ１００Ｈを、フリップフロップ６５を介してカ
ウンタ回路６７に対して出力し、パルス信号Ｐ５０Ｈ
を、フリップフロップ９１を介してリセット回路９３に
対して出力し、パルス信号Ｐ７５Ｈを、フリップフロッ
プ９２を介してリセット回路９３に対して出力する。こ
こで、パルス信号Ｐ１００Ｈは、水平同期信号のタイミ
ングに合わせて出力されるパルスであり、パルス信号Ｐ
５０Ｈは、パルス信号Ｐ１００Ｈに対して、１Ｈ（１水
平期間：約６３．５μｓｅｃ）を２等分した時間（約３
１．８μｓｅｃ）だけ遅れて出力されるパルスである
（図１０参照）。パルス信号Ｐ７５Ｈは、パルス信号Ｐ
５０Ｈから更に１Ｈを４等分した時間（約１５．９μｓ
ｅｃ）だけ遅れて出力されるパルスである（図１０参
照）。
【０１６４】セレクタ回路６３は、ＪＫフリップフロッ
プ６３１、ＪＫフリップフロップ６３２、及びセレクタ
６３３によって構成されており、水平デコーダ９４から
入力されるＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１
ｒ、ｇｐｃｋ２ｓ、及びｇｐｃｋ２ｒに基づいて生成し
たゲートパルスクロック信号ＧＰＣＫをゲートドライバ
ー３に対して出力する。
プ６３１、ＪＫフリップフロップ６３２、及びセレクタ
６３３によって構成されており、水平デコーダ９４から
入力されるＧＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１
ｒ、ｇｐｃｋ２ｓ、及びｇｐｃｋ２ｒに基づいて生成し
たゲートパルスクロック信号ＧＰＣＫをゲートドライバ
ー３に対して出力する。
【０１６５】セレクタ回路９０は、ＪＫフリップフロッ
プ９０１、ＪＫフリップフロップ９０２、及びセレクタ
９０３によって構成されており、水平デコーダ９４から
入力されるＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１
ｒ、ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒに基づいて生成し
たゲート出力リセット信号ＧＲＥＳをゲートドライバー
３に対して出力する。セレクタ回路９０のゲート出力リ
セット信号ＧＲＥＳ生成動作は、以下に説明する各回路
によるものである。
プ９０１、ＪＫフリップフロップ９０２、及びセレクタ
９０３によって構成されており、水平デコーダ９４から
入力されるＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１
ｒ、ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒに基づいて生成し
たゲート出力リセット信号ＧＲＥＳをゲートドライバー
３に対して出力する。セレクタ回路９０のゲート出力リ
セット信号ＧＲＥＳ生成動作は、以下に説明する各回路
によるものである。
【０１６６】ＪＫフリップフロップ９０１は、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ９４から端子Ｊに入力された
ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、及び端子Ｋに入力され
たＧＲＥＳ生成信号ｇｒｅｓ１ｒに基づいて、ＧＲＥＳ
生成信号ｇｒｅｓ１（図１０参照）を生成して端子Ｘか
らセレクタ９０３の入力端子Ａに対して出力する。
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ９４から端子Ｊに入力された
ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、及び端子Ｋに入力され
たＧＲＥＳ生成信号ｇｒｅｓ１ｒに基づいて、ＧＲＥＳ
生成信号ｇｒｅｓ１（図１０参照）を生成して端子Ｘか
らセレクタ９０３の入力端子Ａに対して出力する。
【０１６７】ＪＫフリップフロップ９０２は、クロック
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ９４から端子Ｊに入力された
ＧＲＥＳ生成信号ｇｒｅｓ２ｓ、及び端子Ｋに入力され
たＧＲＥＳ生成信号ｇｒｅｓ２ｒに基づいて、ＧＲＥＳ
生成信号ｇｒｅｓ２（図１０参照）を生成して端子Ｘか
らセレクタ９０３の入力端子Ｂに対して出力する。
端子ＣＫに入力されるクロック反転信号ＣＫＢのタイミ
ングの下で、水平デコーダ９４から端子Ｊに入力された
ＧＲＥＳ生成信号ｇｒｅｓ２ｓ、及び端子Ｋに入力され
たＧＲＥＳ生成信号ｇｒｅｓ２ｒに基づいて、ＧＲＥＳ
生成信号ｇｒｅｓ２（図１０参照）を生成して端子Ｘか
らセレクタ９０３の入力端子Ｂに対して出力する。
【０１６８】セレクタ９０３は、図４に示すセレクタ６
３３と同じ回路構成であり、カウンタ回路６７からセレ
クト端子Ｓに入力されるセレクト信号がＬｏｗ信号であ
るときは、入力端子Ａに入力されるＧＲＥＳ生成信号ｇ
ｒｅｓ１を、出力端子Ｘからゲート出力リセット信号Ｇ
ＲＥＳとして、ゲートドライバー３に対して出力する。
また、セレクタ９０３は、カウンタ回路６７からセレク
ト端子Ｓに入力されるセレクト信号がＨｉｇｈ信号であ
るときは、入力端子Ｂに入力されるＧＲＥＳ生成信号ｇ
ｒｅｓ２を、出力端子Ｘからゲート出力リセット信号Ｇ
ＲＥＳとして、ゲートドライバー３に対して出力する。
３３と同じ回路構成であり、カウンタ回路６７からセレ
クト端子Ｓに入力されるセレクト信号がＬｏｗ信号であ
るときは、入力端子Ａに入力されるＧＲＥＳ生成信号ｇ
ｒｅｓ１を、出力端子Ｘからゲート出力リセット信号Ｇ
ＲＥＳとして、ゲートドライバー３に対して出力する。
また、セレクタ９０３は、カウンタ回路６７からセレク
ト端子Ｓに入力されるセレクト信号がＨｉｇｈ信号であ
るときは、入力端子Ｂに入力されるＧＲＥＳ生成信号ｇ
ｒｅｓ２を、出力端子Ｘからゲート出力リセット信号Ｇ
ＲＥＳとして、ゲートドライバー３に対して出力する。
【０１６９】以上が、セレクタ回路９０のゲート出力リ
セット信号ＧＲＥＳ生成動作を担う各回路についての説
明である。
セット信号ＧＲＥＳ生成動作を担う各回路についての説
明である。
【０１７０】フリップフロップ６５は、水平デコーダ９
４から入力されるパルス信号Ｐ１００Ｈをラッチして、
クロック端子ＣＫに入力されるクロック反転信号ＣＫＢ
のタイミングに合わせて、カウンタ回路６７に対して出
力する。フリップフロップ９１は、水平デコーダ９４か
ら入力されるパルス信号Ｐ５０Ｈをラッチして、クロッ
ク端子ＣＫに入力されるクロック反転信号ＣＫＢのタイ
ミングに合わせて、リセット回路９３に対して出力す
る。フリップフロップ９２は、水平デコーダ９４から入
力されるパルス信号Ｐ７５Ｈをラッチして、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グに合わせて、リセット回路９３に対して出力する。
４から入力されるパルス信号Ｐ１００Ｈをラッチして、
クロック端子ＣＫに入力されるクロック反転信号ＣＫＢ
のタイミングに合わせて、カウンタ回路６７に対して出
力する。フリップフロップ９１は、水平デコーダ９４か
ら入力されるパルス信号Ｐ５０Ｈをラッチして、クロッ
ク端子ＣＫに入力されるクロック反転信号ＣＫＢのタイ
ミングに合わせて、リセット回路９３に対して出力す
る。フリップフロップ９２は、水平デコーダ９４から入
力されるパルス信号Ｐ７５Ｈをラッチして、クロック端
子ＣＫに入力されるクロック反転信号ＣＫＢのタイミン
グに合わせて、リセット回路９３に対して出力する。
【０１７１】カウンタ回路６７は、ＮＯＲラッチ６７
１、ＮＯＲラッチ６７２、及びＡＮＤゲート６７３によ
って構成される２ｂｉｔバイナリカウンタであり、フリ
ップフロップ６５から入力されるパルス信号Ｐ１００Ｈ
をカウントし、該カウント値が”３”になると、Ｈｉｇ
ｈ信号をセレクタ回路６３、セレクタ回路９０、及びリ
セット回路６８に対して出力する。
１、ＮＯＲラッチ６７２、及びＡＮＤゲート６７３によ
って構成される２ｂｉｔバイナリカウンタであり、フリ
ップフロップ６５から入力されるパルス信号Ｐ１００Ｈ
をカウントし、該カウント値が”３”になると、Ｈｉｇ
ｈ信号をセレクタ回路６３、セレクタ回路９０、及びリ
セット回路６８に対して出力する。
【０１７２】リセット回路９３は、フリップフロップ９
３１、反転ゲート９３２、フリップフロップ９３３、及
びＡＮＤゲート９３４によって構成されており、カウン
タ回路６７から入力されるＨｉｇｈ信号、フリップフロ
ップ９１を介して水平デコーダ９４から入力されるパル
ス信号Ｐ５０Ｈ、及びフリップフロップ９２を介して水
平デコーダ９４から入力されるパルス信号Ｐ７５Ｈに基
づいて、リセット信号（Ｈｉｇｈ信号）をカウンタ回路
６７のリセット端子Ｒに対して出力する。リセット回路
９３の、カウンタ回路６７リセット動作は、以下に説明
する各回路によるものである。
３１、反転ゲート９３２、フリップフロップ９３３、及
びＡＮＤゲート９３４によって構成されており、カウン
タ回路６７から入力されるＨｉｇｈ信号、フリップフロ
ップ９１を介して水平デコーダ９４から入力されるパル
ス信号Ｐ５０Ｈ、及びフリップフロップ９２を介して水
平デコーダ９４から入力されるパルス信号Ｐ７５Ｈに基
づいて、リセット信号（Ｈｉｇｈ信号）をカウンタ回路
６７のリセット端子Ｒに対して出力する。リセット回路
９３の、カウンタ回路６７リセット動作は、以下に説明
する各回路によるものである。
【０１７３】カウンタ回路６７によるパルス信号Ｐ１０
０Ｈのカウント値が、”３”となっていないときは、Ａ
ＮＤゲート６７３からリセット回路９３に入力される信
号は、Ｌｏｗ信号であり、フリップフロップ９３１は、
該Ｌｏｗ信号を内部にラッチして、クロック端子ＣＫに
入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤゲ
ート９３４の一方の入力端子に対して出力し、反転ゲー
ト９３２は、該Ｌｏｗ信号を反転して、Ｈｉｇｈ信号と
してフリップフロップ９３３に対して出力し、フリップ
フロップ９３３は、該Ｈｉｇｈ信号を内部にラッチし
て、クロック端子ＣＫに入力されるパルス信号Ｐ７５Ｈ
のタイミングでＡＮＤゲート９３４の他方の入力端子に
対して出力する。
０Ｈのカウント値が、”３”となっていないときは、Ａ
ＮＤゲート６７３からリセット回路９３に入力される信
号は、Ｌｏｗ信号であり、フリップフロップ９３１は、
該Ｌｏｗ信号を内部にラッチして、クロック端子ＣＫに
入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤゲ
ート９３４の一方の入力端子に対して出力し、反転ゲー
ト９３２は、該Ｌｏｗ信号を反転して、Ｈｉｇｈ信号と
してフリップフロップ９３３に対して出力し、フリップ
フロップ９３３は、該Ｈｉｇｈ信号を内部にラッチし
て、クロック端子ＣＫに入力されるパルス信号Ｐ７５Ｈ
のタイミングでＡＮＤゲート９３４の他方の入力端子に
対して出力する。
【０１７４】カウンタ回路６７によるパルス信号Ｐ１０
０Ｈのカウント値が、”３”となり、ＡＮＤゲート６７
３からリセット回路９３に入力される信号が、Ｈｉｇｈ
信号となると、フリップフロップ９３１は、該Ｈｉｇｈ
信号を内部にラッチし、反転ゲート９３２は、該Ｈｉｇ
ｈ信号を反転して、Ｌｏｗ信号としてフリップフロップ
９３３に対して出力し、フリップフロップ９３３は、該
Ｌｏｗ信号を内部にラッチする。このとき、フリップフ
ロップ９３３からＡＮＤゲート９３４の一方の端子に入
力される信号は、Ｈｉｇｈ信号となっており、フリップ
フロップ９３１からＡＮＤゲート９３４の他方の端子に
入力される信号は、Ｌｏｗ信号となっているので、ＡＮ
Ｄゲート９３４からカウンタ回路６７のリセット端子Ｒ
に対して出力される信号はＬｏｗ信号である。
０Ｈのカウント値が、”３”となり、ＡＮＤゲート６７
３からリセット回路９３に入力される信号が、Ｈｉｇｈ
信号となると、フリップフロップ９３１は、該Ｈｉｇｈ
信号を内部にラッチし、反転ゲート９３２は、該Ｈｉｇ
ｈ信号を反転して、Ｌｏｗ信号としてフリップフロップ
９３３に対して出力し、フリップフロップ９３３は、該
Ｌｏｗ信号を内部にラッチする。このとき、フリップフ
ロップ９３３からＡＮＤゲート９３４の一方の端子に入
力される信号は、Ｈｉｇｈ信号となっており、フリップ
フロップ９３１からＡＮＤゲート９３４の他方の端子に
入力される信号は、Ｌｏｗ信号となっているので、ＡＮ
Ｄゲート９３４からカウンタ回路６７のリセット端子Ｒ
に対して出力される信号はＬｏｗ信号である。
【０１７５】そして、前記カウンタ回路６７から入力さ
れるＨｉｇｈ信号の、約３１．８μｓｅｃ後に、フリッ
プフロップ９１からフリップフロップ９３１のクロック
端子ＣＫにパルス信号Ｐ５０Ｈが入力されると、該パル
ス信号Ｐ５０Ｈの立ち下がりエッジで、フリップフロッ
プ９３１は、出力端子ＸからＡＮＤゲート９３４の一方
の入力端子に対して前記内部にラッチしたＨｉｇｈ信号
を出力する。このとき、ＡＮＤゲート９３４は、前記フ
リップフロップ９３３から入力されるＨｉｇｈ信号、及
び前記フリップフロップ９３１から入力されるＨｉｇｈ
信号をうけて、リセット信号としてＨｉｇｈ信号をカウ
ンタ回路６７のリセット端子Ｒに対して出力し、カウン
タ回路６７のカウント値をリセットする。
れるＨｉｇｈ信号の、約３１．８μｓｅｃ後に、フリッ
プフロップ９１からフリップフロップ９３１のクロック
端子ＣＫにパルス信号Ｐ５０Ｈが入力されると、該パル
ス信号Ｐ５０Ｈの立ち下がりエッジで、フリップフロッ
プ９３１は、出力端子ＸからＡＮＤゲート９３４の一方
の入力端子に対して前記内部にラッチしたＨｉｇｈ信号
を出力する。このとき、ＡＮＤゲート９３４は、前記フ
リップフロップ９３３から入力されるＨｉｇｈ信号、及
び前記フリップフロップ９３１から入力されるＨｉｇｈ
信号をうけて、リセット信号としてＨｉｇｈ信号をカウ
ンタ回路６７のリセット端子Ｒに対して出力し、カウン
タ回路６７のカウント値をリセットする。
【０１７６】更に、パルス信号Ｐ５０Ｈの約１５．９μ
ｓｅｃ後に、フリップフロップ９３３のクロック端子Ｃ
Ｋにパルス信号Ｐ７５Ｈが入力されると、該パルス信号
Ｐ７５Ｈの立ち下がりエッジで、フリップフロップ９３
３は、出力端子ＸからＡＮＤゲート９３４の一方の入力
端子に対して前記内部にラッチしたＬｏｗ信号を出力す
る。該Ｌｏｗ信号を受けて、ＡＮＤゲート９３４は、Ｌ
ｏｗ信号をカウンタ回路６７のリセット端子Ｒに対して
出力し、カウンタ回路６７のリセットを解除する。
ｓｅｃ後に、フリップフロップ９３３のクロック端子Ｃ
Ｋにパルス信号Ｐ７５Ｈが入力されると、該パルス信号
Ｐ７５Ｈの立ち下がりエッジで、フリップフロップ９３
３は、出力端子ＸからＡＮＤゲート９３４の一方の入力
端子に対して前記内部にラッチしたＬｏｗ信号を出力す
る。該Ｌｏｗ信号を受けて、ＡＮＤゲート９３４は、Ｌ
ｏｗ信号をカウンタ回路６７のリセット端子Ｒに対して
出力し、カウンタ回路６７のリセットを解除する。
【０１７７】以上が、リセット回路９３の、カウンタ回
路６７リセット動作を担う各回路についての説明であ
る。
路６７リセット動作を担う各回路についての説明であ
る。
【０１７８】以上が、コントローラ６を構成する内部回
路の内、ゲートパルスクロック信号ＧＰＣＫ、及びゲー
ト出力リセット信号ＧＲＥＳの生成に係わる部分の各回
路についての説明である。このコントローラ６内部のカ
ウンタ回路６７、及びリセット回路９３によって繰り返
し生成され、セレクタ回路６３、及びセレクタ回路９０
のセレクト端子Ｓに入力されるセレクト信号によって、
図１１のタイムチャートに示すようなタイミングで、ゲ
ートパルスクロック信号ＧＰＣＫが、ゲートドライバー
３に対して出力されることとなり、一定の間隔で同じラ
インを２本表示する当該ゲートパルスクロック信号ＧＰ
ＣＫのタイミングで、ゲートドライバー３が制御される
ことにより、垂直走査線を４／３倍に伸長することがで
きる構成となっている。
路の内、ゲートパルスクロック信号ＧＰＣＫ、及びゲー
ト出力リセット信号ＧＲＥＳの生成に係わる部分の各回
路についての説明である。このコントローラ６内部のカ
ウンタ回路６７、及びリセット回路９３によって繰り返
し生成され、セレクタ回路６３、及びセレクタ回路９０
のセレクト端子Ｓに入力されるセレクト信号によって、
図１１のタイムチャートに示すようなタイミングで、ゲ
ートパルスクロック信号ＧＰＣＫが、ゲートドライバー
３に対して出力されることとなり、一定の間隔で同じラ
インを２本表示する当該ゲートパルスクロック信号ＧＰ
ＣＫのタイミングで、ゲートドライバー３が制御される
ことにより、垂直走査線を４／３倍に伸長することがで
きる構成となっている。
【０１７９】以下に、垂直走査線を４／３倍に伸長する
液晶表示装置１００の動作を説明する。まず、垂直走査
線を４／３倍に伸長するために、３発のゲートパルスク
ロック信号ＧＰＣＫ毎に１発のゲートパルスクロック信
号ＧＰＣＫを間増しする、コントローラ６の動作につい
て説明する。
液晶表示装置１００の動作を説明する。まず、垂直走査
線を４／３倍に伸長するために、３発のゲートパルスク
ロック信号ＧＰＣＫ毎に１発のゲートパルスクロック信
号ＧＰＣＫを間増しする、コントローラ６の動作につい
て説明する。
【０１８０】映像信号がクロマインターフェース５に入
力されると、該入力された映像信号から複合同期信号Ｃ
ＳＹＮＣが分離され、コントローラ６に出力されると同
時に、該入力された映像信号がＲ，Ｇ，Ｂの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ６から入力された水平同期信号に
基づいたタイミングで、ソースドライバー４に対して出
力される。
力されると、該入力された映像信号から複合同期信号Ｃ
ＳＹＮＣが分離され、コントローラ６に出力されると同
時に、該入力された映像信号がＲ，Ｇ，Ｂの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ６から入力された水平同期信号に
基づいたタイミングで、ソースドライバー４に対して出
力される。
【０１８１】複合同期信号ＣＳＹＮＣが、コントローラ
６に入力されると、該複合同期信号ＣＳＹＮＣ、及び立
ち下がり同期式カウンタ６１がクロック端子Ｃｌｏｃｋ
に入力されるクロック反転信号ＣＫＢによってカウント
動作を行い、水平デコーダ９４に対して出力するカウン
ト値によって、水平デコーダ９４が制御される。
６に入力されると、該複合同期信号ＣＳＹＮＣ、及び立
ち下がり同期式カウンタ６１がクロック端子Ｃｌｏｃｋ
に入力されるクロック反転信号ＣＫＢによってカウント
動作を行い、水平デコーダ９４に対して出力するカウン
ト値によって、水平デコーダ９４が制御される。
【０１８２】すなわち、水平デコーダ９４によって、ゲ
ートパルスクロック信号ＧＰＣＫを生成するための、Ｇ
ＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇｐｃｋ
２ｓ、及びｇｐｃｋ２ｒがセレクタ回路６３に対して出
力され、ゲート出力リセット信号ＧＲＥＳを生成するた
めの、ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１ｒ、
ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒがセレクタ回路９０に
対して出力される。また、水平デコーダ９４によって、
パルス信号Ｐ１００Ｈが、フリップフロップ６５を介し
てカウンタ回路６７に対して出力され、パルス信号Ｐ５
０Ｈが、フリップフロップ９１を介してリセット回路９
３に対して出力され、パルス信号Ｐ７５Ｈが、フリップ
フロップ９２を介してリセット回路９３に対して出力さ
れる。
ートパルスクロック信号ＧＰＣＫを生成するための、Ｇ
ＰＣＫ生成信号ｇｐｃｋ１ｓ、ｇｐｃｋ１ｒ、ｇｐｃｋ
２ｓ、及びｇｐｃｋ２ｒがセレクタ回路６３に対して出
力され、ゲート出力リセット信号ＧＲＥＳを生成するた
めの、ＧＲＥＳ生成信号ｇｒｅｓ１ｓ、ｇｒｅｓ１ｒ、
ｇｒｅｓ２ｓ、及びｇｒｅｓ２ｒがセレクタ回路９０に
対して出力される。また、水平デコーダ９４によって、
パルス信号Ｐ１００Ｈが、フリップフロップ６５を介し
てカウンタ回路６７に対して出力され、パルス信号Ｐ５
０Ｈが、フリップフロップ９１を介してリセット回路９
３に対して出力され、パルス信号Ｐ７５Ｈが、フリップ
フロップ９２を介してリセット回路９３に対して出力さ
れる。
【０１８３】水平デコーダ９４から、セレクタ回路６３
内の、ＪＫフリップフロップ６３１の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ１（図１０参照）が生成され、端子
Ｘからセレクタ６３３の入力端子Ａに対して出力され
る。
内の、ＪＫフリップフロップ６３１の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ１ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ１ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ１（図１０参照）が生成され、端子
Ｘからセレクタ６３３の入力端子Ａに対して出力され
る。
【０１８４】水平デコーダ９４から、セレクタ回路６３
内の、ＪＫフリップフロップ６３２の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ２（図１０参照）が生成され、端子
Ｘからセレクタ６３３の入力端子Ｂに対して出力され
る。
内の、ＪＫフリップフロップ６３２の端子Ｊに入力され
たＧＰＣＫ生成信号ｇｐｃｋ２ｓ、及び端子Ｋに入力さ
れたＧＰＣＫ生成信号ｇｐｃｋ２ｒに基づいて、ＧＰＣ
Ｋ生成信号ｇｐｃｋ２（図１０参照）が生成され、端子
Ｘからセレクタ６３３の入力端子Ｂに対して出力され
る。
【０１８５】図１０に示すように、パルス信号Ｐ１００
Ｈは、ＧＰＣＫ生成信号ｇｐｃｋ１と同じ１Ｈの周期
で、ＧＰＣＫ生成信号ｇｐｃｋ１よりも僅かに遅いタイ
ミングで出力されている。このパルス信号Ｐ１００Ｈ
は、水平デコーダ９４から、フリップフロップ６５を介
して、カウンタ回路６７内のＮＯＲラッチ６７１に入力
される。
Ｈは、ＧＰＣＫ生成信号ｇｐｃｋ１と同じ１Ｈの周期
で、ＧＰＣＫ生成信号ｇｐｃｋ１よりも僅かに遅いタイ
ミングで出力されている。このパルス信号Ｐ１００Ｈ
は、水平デコーダ９４から、フリップフロップ６５を介
して、カウンタ回路６７内のＮＯＲラッチ６７１に入力
される。
【０１８６】フリップフロップ６５からカウンタ回路６
７に、１発目のパルス信号Ｐ１００Ｈが入力される直前
には、ＡＮＤゲート６７３から、セレクタ回路６３内
の、セレクタ６３３のセレクト端子Ｓに対して出力され
るセレクト信号は、Ｌｏｗ信号である（後述するリセッ
ト回路９３によるカウンタ回路６７リセット動作によ
る）。したがって、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、１発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
７に、１発目のパルス信号Ｐ１００Ｈが入力される直前
には、ＡＮＤゲート６７３から、セレクタ回路６３内
の、セレクタ６３３のセレクト端子Ｓに対して出力され
るセレクト信号は、Ｌｏｗ信号である（後述するリセッ
ト回路９３によるカウンタ回路６７リセット動作によ
る）。したがって、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、１発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
【０１８７】フリップフロップ６５から１発目のパルス
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６７１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ６７２の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート６７３から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。
信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６７１
は、該１発目のパルス信号Ｐ１００Ｈの立ち下がりエッ
ジで出力端子Ｘの出力をＨｉｇｈ信号とする。このと
き、ＮＯＲラッチ６７２の出力端子Ｘの出力はＬｏｗ信
号であるから、ＡＮＤゲート６７３から、セレクタ回路
６３内の、セレクタ６３３のセレクト端子Ｓに対して出
力されるセレクト信号は、Ｌｏｗ信号である。
【０１８８】したがって、フリップフロップ６５からカ
ウンタ回路６７に、２発目のパルス信号Ｐ１００Ｈが入
力される直前には、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、２発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
ウンタ回路６７に、２発目のパルス信号Ｐ１００Ｈが入
力される直前には、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、２発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
【０１８９】一方、このとき、ＡＮＤゲート６７３から
リセット回路９３内のフリップフロップ９３１に入力さ
れたＬｏｗ信号は、フリップフロップ９３１内部にラッ
チされ、フリップフロップ９３１のクロック端子ＣＫに
入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤゲ
ート９３４の一方の入力端子に対して出力される。他
方、反転ゲート９３２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ９３３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ９
３３内部にラッチされて、フリップフロップ９３３のク
ロック端子ＣＫに入力されるパルス信号Ｐ７５Ｈのタイ
ミングでＡＮＤゲート９３４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート９３
４からカウンタ回路６７のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
６７はリセットされていない。
リセット回路９３内のフリップフロップ９３１に入力さ
れたＬｏｗ信号は、フリップフロップ９３１内部にラッ
チされ、フリップフロップ９３１のクロック端子ＣＫに
入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤゲ
ート９３４の一方の入力端子に対して出力される。他
方、反転ゲート９３２に入力されたＬｏｗ信号は、反転
されてＨｉｇｈ信号としてフリップフロップ９３３に対
して出力され、該Ｈｉｇｈ信号は、フリップフロップ９
３３内部にラッチされて、フリップフロップ９３３のク
ロック端子ＣＫに入力されるパルス信号Ｐ７５Ｈのタイ
ミングでＡＮＤゲート９３４の他方の入力端子に対して
出力される。したがって、このとき、ＡＮＤゲート９３
４からカウンタ回路６７のリセット端子Ｒに入力される
リセット信号は、Ｌｏｗ信号であるので、カウンタ回路
６７はリセットされていない。
【０１９０】更に、フリップフロップ６５から２発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ６７１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ６７２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ６７１の出
力端子Ｘの出力はＬｏｗ信号であるから、ＡＮＤゲート
６７３から、セレクタ回路６３内の、セレクタ６３３の
セレクト端子Ｓに対して出力されるセレクト信号は、依
然Ｌｏｗ信号である。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該２発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力をＬｏｗ信号とする。この、
ＮＯＲラッチ６７１の出力端子Ｘから出力される信号が
Ｈｉｇｈ信号からＬｏｗ信号となる立ち下がりエッジ
で、ＮＯＲラッチ６７２は、出力端子Ｘの出力をＨｉｇ
ｈ信号とする。このとき、前記ＮＯＲラッチ６７１の出
力端子Ｘの出力はＬｏｗ信号であるから、ＡＮＤゲート
６７３から、セレクタ回路６３内の、セレクタ６３３の
セレクト端子Ｓに対して出力されるセレクト信号は、依
然Ｌｏｗ信号である。
【０１９１】したがって、フリップフロップ６５からカ
ウンタ回路６７に、３発目のパルス信号Ｐ１００Ｈが入
力される直前には、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、３発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
ウンタ回路６７に、３発目のパルス信号Ｐ１００Ｈが入
力される直前には、セレクタ６３３は、前記ＪＫフリッ
プフロップ６３１から入力されるＧＰＣＫ生成信号ｇｐ
ｃｋ１を、ゲートパルスクロック信号ＧＰＣＫとして、
ゲートドライバー３に対して出力する。該ゲートパルス
クロック信号ＧＰＣＫが、３発目のゲートパルスクロッ
ク信号ＧＰＣＫということになる。また、セレクタ回路
９０は、前記ＪＫフリップフロップ９０１から入力され
るＧＲＥＳ生成信号ｇｒｅｓ１を、ゲート出力リセット
信号ＧＲＥＳとして、ゲートドライバー３に対して出力
する。
【０１９２】一方、このとき、前記１発目のゲートパル
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート９３４からカウンタ回路６７のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路６７はリセットされていない。
スクロック信号ＧＰＣＫが生成された後の動作と同様、
ＡＮＤゲート９３４からカウンタ回路６７のリセット端
子Ｒに入力されるリセット信号は、Ｌｏｗ信号であるの
で、カウンタ回路６７はリセットされていない。
【０１９３】更に、フリップフロップ６５から３発目の
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ６７１、及びＮＯＲラッチ６７２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート６７３の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート６７３から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。
パルス信号Ｐ１００Ｈが入力されると、ＮＯＲラッチ６
７１は、該３発目のパルス信号Ｐ１００Ｈの立ち下がり
エッジで出力端子Ｘの出力を再びＨｉｇｈ信号とする。
該３発目のパルス信号Ｐ１００Ｈをうけた時点で、ＮＯ
Ｒラッチ６７１、及びＮＯＲラッチ６７２の出力端子Ｘ
から出力される信号はともにＨｉｇｈ信号となってお
り、ＡＮＤゲート６７３の２つの入力端子には、ともに
Ｈｉｇｈ信号が入力されることとなる。このとき、ＡＮ
Ｄゲート６７３から、セレクタ回路６３内の、セレクタ
６３３のセレクト端子Ｓに対して出力されるセレクト信
号は、Ｈｉｇｈ信号となる。
【０１９４】したがって、フリップフロップ６５からカ
ウンタ回路６７に、３発目のパルス信号Ｐ１００Ｈが入
力された後には、セレクタ６３３は、前記ＪＫフリップ
フロップ６３２から入力されるＧＰＣＫ生成信号ｇｐｃ
ｋ２を、ゲートパルスクロック信号ＧＰＣＫとして、ゲ
ートドライバー３に対して出力する。ＧＰＣＫ生成信号
ｇｐｃｋ２は、図１０に示すようにＧＰＣＫ生成信号ｇ
ｐｃｋ１の１Ｈの期間を２等分した周期で発生されるパ
ルス信号であるから、前記３発目のゲートパルスクロッ
ク信号ＧＰＣＫの約３１．８μｓｅｃ後に４発目のゲー
トパルスクロック信号ＧＰＣＫが発生されることにな
る。また、セレクタ回路９０は、前記ＧＰＣＫ生成信号
ｇｐｃｋ２による４発目のゲートパルスクロック信号Ｇ
ＰＣＫと同時に、前記ＪＫフリップフロップ９０２から
入力されるＧＲＥＳ生成信号ｇｒｅｓ２を、ゲート出力
リセット信号ＧＲＥＳとして、ゲートドライバー３に対
して出力する。
ウンタ回路６７に、３発目のパルス信号Ｐ１００Ｈが入
力された後には、セレクタ６３３は、前記ＪＫフリップ
フロップ６３２から入力されるＧＰＣＫ生成信号ｇｐｃ
ｋ２を、ゲートパルスクロック信号ＧＰＣＫとして、ゲ
ートドライバー３に対して出力する。ＧＰＣＫ生成信号
ｇｐｃｋ２は、図１０に示すようにＧＰＣＫ生成信号ｇ
ｐｃｋ１の１Ｈの期間を２等分した周期で発生されるパ
ルス信号であるから、前記３発目のゲートパルスクロッ
ク信号ＧＰＣＫの約３１．８μｓｅｃ後に４発目のゲー
トパルスクロック信号ＧＰＣＫが発生されることにな
る。また、セレクタ回路９０は、前記ＧＰＣＫ生成信号
ｇｐｃｋ２による４発目のゲートパルスクロック信号Ｇ
ＰＣＫと同時に、前記ＪＫフリップフロップ９０２から
入力されるＧＲＥＳ生成信号ｇｒｅｓ２を、ゲート出力
リセット信号ＧＲＥＳとして、ゲートドライバー３に対
して出力する。
【０１９５】一方、このとき、ＡＮＤゲート６７３から
リセット回路９３内のフリップフロップ９３１に入力さ
れたＨｉｇｈ信号は、フリップフロップ９３１内部にラ
ッチされ、フリップフロップ９３１のクロック端子ＣＫ
に入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤ
ゲート９３４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ９３３は、前記２発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート９３４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート９３４は、該
フリップフロップ９３３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ９３１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路６７のリセット端子Ｒに対して出力し、カウ
ンタ回路６７のカウント値をリセットする。
リセット回路９３内のフリップフロップ９３１に入力さ
れたＨｉｇｈ信号は、フリップフロップ９３１内部にラ
ッチされ、フリップフロップ９３１のクロック端子ＣＫ
に入力されるパルス信号Ｐ５０ＨのタイミングでＡＮＤ
ゲート９３４の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ９３３は、前記２発目
のゲートパルスクロック信号ＧＰＣＫが生成された後の
状態を保っており、ＡＮＤゲート９３４に対してＨｉｇ
ｈ信号を出力しているから、ＡＮＤゲート９３４は、該
フリップフロップ９３３から入力されるＨｉｇｈ信号、
及び前記フリップフロップ９３１から入力されるＨｉｇ
ｈ信号をうけて、リセット信号としてＨｉｇｈ信号をカ
ウンタ回路６７のリセット端子Ｒに対して出力し、カウ
ンタ回路６７のカウント値をリセットする。
【０１９６】このカウンタ回路６７のリセットのタイミ
ングは、上述したようにパルス信号Ｐ５０Ｈのタイミン
グで行われるが、図１０に示すように、パルス信号Ｐ５
０Ｈが発生するのは、ＧＰＣＫ生成信号ｇｐｃｋ２の僅
かに後であるので、前記３発目のゲートパルスクロック
信号ＧＰＣＫの約３１．８μｓｅｃ後に４発目のゲート
パルスクロック信号ＧＰＣＫが発生された後に、カウン
タ回路６７はリセットされることとなる。
ングは、上述したようにパルス信号Ｐ５０Ｈのタイミン
グで行われるが、図１０に示すように、パルス信号Ｐ５
０Ｈが発生するのは、ＧＰＣＫ生成信号ｇｐｃｋ２の僅
かに後であるので、前記３発目のゲートパルスクロック
信号ＧＰＣＫの約３１．８μｓｅｃ後に４発目のゲート
パルスクロック信号ＧＰＣＫが発生された後に、カウン
タ回路６７はリセットされることとなる。
【０１９７】他方、反転ゲート９３２に入力されたＨｉ
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ９３３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ９３３内部にラッチされて、フリップフロッ
プ９３３のクロック端子ＣＫに入力されるパルス信号Ｐ
７５ＨのタイミングでＡＮＤゲート９３４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート９３４からカウンタ回路６７のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路６７のリセットは解除される。
ｇｈ信号は、反転されてＬｏｗ信号としてフリップフロ
ップ９３３に対して出力され、該Ｌｏｗ信号は、フリッ
プフロップ９３３内部にラッチされて、フリップフロッ
プ９３３のクロック端子ＣＫに入力されるパルス信号Ｐ
７５ＨのタイミングでＡＮＤゲート９３４の他方の入力
端子に対して出力される。したがって、このとき、ＡＮ
Ｄゲート９３４からカウンタ回路６７のリセット端子Ｒ
に入力されるリセット信号は、Ｌｏｗ信号となるので、
カウンタ回路６７のリセットは解除される。
【０１９８】このカウンタ回路６７のリセット解除のタ
イミングは、上述したようにパルス信号Ｐ７５Ｈのタイ
ミングで行われるが、図１０に示すように、パルス信号
Ｐ７５Ｈは、パルス信号Ｐ５０Ｈの発生後、次のＧＰＣ
Ｋ生成信号ｇｐｃｋ１の発生前に発生されるので、次の
ＧＰＣＫ生成信号ｇｐｃｋ１から新たにカウント動作を
繰り返すことができる。
イミングは、上述したようにパルス信号Ｐ７５Ｈのタイ
ミングで行われるが、図１０に示すように、パルス信号
Ｐ７５Ｈは、パルス信号Ｐ５０Ｈの発生後、次のＧＰＣ
Ｋ生成信号ｇｐｃｋ１の発生前に発生されるので、次の
ＧＰＣＫ生成信号ｇｐｃｋ１から新たにカウント動作を
繰り返すことができる。
【０１９９】すなわち、カウンタ回路６７は、フリップ
フロップ６５から入力されるパルス信号Ｐ１００Ｈを３
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路６７は、約３１．８μｓｅｃ後のパルス信号
Ｐ５０Ｈのタイミングでリセット回路９３によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ７
５Ｈのタイミングでリセット回路９３によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
フロップ６５から入力されるパルス信号Ｐ１００Ｈを３
発カウントして、セレクト信号としてＨｉｇｈ信号をセ
レクタ回路６３内のセレクタ６３３のセレクト端子Ｓに
入力して、ゲートパルスクロック信号ＧＰＣＫとして、
ＧＰＣＫ生成信号ｇｐｃｋ２を出力させる。その後、カ
ウンタ回路６７は、約３１．８μｓｅｃ後のパルス信号
Ｐ５０Ｈのタイミングでリセット回路９３によってリセ
ットされ、更に約１５．９μｓｅｃ後のパルス信号Ｐ７
５Ｈのタイミングでリセット回路９３によってリセット
を解除され、次のパルス信号Ｐ１００Ｈを再び１発目の
パルス信号Ｐ１００Ｈとしてカウントすることにより、
同様の動作を繰り返す。
【０２００】そして、このように繰り返されるコントロ
ーラ６の動作により、３発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを４
／３倍に増加させることができる。
ーラ６の動作により、３発のゲートパルスクロック信号
ＧＰＣＫ毎に１発のゲートパルスクロック信号ＧＰＣＫ
を間増しして、ゲートパルスクロック信号ＧＰＣＫを４
／３倍に増加させることができる。
【０２０１】次に、上述した動作により４／３倍に増加
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を４／３倍に伸長する液晶表示装置１００の動
作について、図１１に示すタイムチャートの、ゲートパ
ルスクロック信号ＧＰＣＫを表すＰ３１〜Ｐ３６のタイ
ミングに沿って説明する。
されたゲートパルスクロック信号ＧＰＣＫによって、垂
直走査線を４／３倍に伸長する液晶表示装置１００の動
作について、図１１に示すタイムチャートの、ゲートパ
ルスクロック信号ＧＰＣＫを表すＰ３１〜Ｐ３６のタイ
ミングに沿って説明する。
【０２０２】図１１において、最上列に示す映像信号
は、図１におけるクロマインターフェース５に入力され
る映像信号であり、各映像信号の上部にそれぞれの映像
信号を表す符号を付している。第２列に示すゲート出力
リセット信号ＧＲＥＳは、上述した動作によりコントロ
ーラ６によって生成されゲートドライバー３に入力され
るゲート出力リセット信号ＧＲＥＳを表しており、Ｈｉ
ｇｈ信号時に、図２に示したゲートドライバー３内のＡ
ＮＤゲート回路３５からゲート電極駆動信号を出力し
て、走査線（ゲートライン）をＯＮにすることを示して
いる。また、ゲート出力リセット信号ＧＲＥＳを表す信
号線上に示したＡ，Ｂ，Ｃ，Ｄ，Ｅは、最上段の映像信
号を表す波形の上部に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー４から走査線（ゲートラ
イン）に出力されることを意味している。第３列に示す
ゲートパルスクロック信号ＧＰＣＫは、上述した動作に
よりコントローラ６によって生成されゲートドライバー
３に入力されるゲートパルスクロック信号ＧＰＣＫを表
している。また、最下列に示すライン数は、液晶パネル
２の表示部の走査線（ゲートライン）Ｘｎの、その時間
までの表示ライン数を表している。
は、図１におけるクロマインターフェース５に入力され
る映像信号であり、各映像信号の上部にそれぞれの映像
信号を表す符号を付している。第２列に示すゲート出力
リセット信号ＧＲＥＳは、上述した動作によりコントロ
ーラ６によって生成されゲートドライバー３に入力され
るゲート出力リセット信号ＧＲＥＳを表しており、Ｈｉ
ｇｈ信号時に、図２に示したゲートドライバー３内のＡ
ＮＤゲート回路３５からゲート電極駆動信号を出力し
て、走査線（ゲートライン）をＯＮにすることを示して
いる。また、ゲート出力リセット信号ＧＲＥＳを表す信
号線上に示したＡ，Ｂ，Ｃ，Ｄ，Ｅは、最上段の映像信
号を表す波形の上部に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー４から走査線（ゲートラ
イン）に出力されることを意味している。第３列に示す
ゲートパルスクロック信号ＧＰＣＫは、上述した動作に
よりコントローラ６によって生成されゲートドライバー
３に入力されるゲートパルスクロック信号ＧＰＣＫを表
している。また、最下列に示すライン数は、液晶パネル
２の表示部の走査線（ゲートライン）Ｘｎの、その時間
までの表示ライン数を表している。
【０２０３】まず、図１１には図示しないゲートスター
ト信号ＧＳＲＴが、図２に示すゲートドライバー３に入
力されると、反転コンパレータ回路３１は、反転入力端
子に入力されるゲートスタート信号ＧＳＲＴが、基準電
圧（非反転入力端子（＋）に入力されるゲート電圧）を
超えたとして、ゲートスタート信号ＧＳＲＴの反転信号
を反転ゲート回路３２に対して出力し、反転ゲート回路
３２は、該信号を更に反転して反転コンパレータ回路３
１に入力されたゲートスタート信号ＧＳＲＴと同位相の
信号にしてフリップフロップ３３に対して出力する。
ト信号ＧＳＲＴが、図２に示すゲートドライバー３に入
力されると、反転コンパレータ回路３１は、反転入力端
子に入力されるゲートスタート信号ＧＳＲＴが、基準電
圧（非反転入力端子（＋）に入力されるゲート電圧）を
超えたとして、ゲートスタート信号ＧＳＲＴの反転信号
を反転ゲート回路３２に対して出力し、反転ゲート回路
３２は、該信号を更に反転して反転コンパレータ回路３
１に入力されたゲートスタート信号ＧＳＲＴと同位相の
信号にしてフリップフロップ３３に対して出力する。
【０２０４】ゲートパルスクロック信号ＧＰＣＫとして
Ｐ３１が発生すると、反転コンパレータ回路３１は、反
転入力端子に入力されるゲートパルスクロック信号ＧＰ
ＣＫ（Ｐ３１）が、基準電圧を超えたとして、ゲートパ
ルスクロック信号ＧＰＣＫ（Ｐ３１）の反転信号を走査
シフトクロック反転信号ＣＫＢとして、反転ゲート回路
３２、及びフリップフロップ３３のクロック端子ＣＫに
対して出力し、反転ゲート回路３２は、該信号を更に反
転して反転コンパレータ回路３１に入力されたゲートパ
ルスクロック信号ＧＰＣＫと同位相の信号にして、走査
シフトクロック信号ＣＫとして、フリップフロップ３３
のクロック端子ＣＫＢに対して出力する。
Ｐ３１が発生すると、反転コンパレータ回路３１は、反
転入力端子に入力されるゲートパルスクロック信号ＧＰ
ＣＫ（Ｐ３１）が、基準電圧を超えたとして、ゲートパ
ルスクロック信号ＧＰＣＫ（Ｐ３１）の反転信号を走査
シフトクロック反転信号ＣＫＢとして、反転ゲート回路
３２、及びフリップフロップ３３のクロック端子ＣＫに
対して出力し、反転ゲート回路３２は、該信号を更に反
転して反転コンパレータ回路３１に入力されたゲートパ
ルスクロック信号ＧＰＣＫと同位相の信号にして、走査
シフトクロック信号ＣＫとして、フリップフロップ３３
のクロック端子ＣＫＢに対して出力する。
【０２０５】フリップフロップ３３は、クロック端子Ｃ
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力し、ｎビ
ットシフトレジスタ３４の最前段のフリップフロップ
は、フリップフロップ３３から入力される走査スタート
信号ＳＴを内部にラッチする。また、Ｐ３１直後に図９
に示す水平デコーダ９４から、フリップフロップ６５を
介してカウンタ回路６７に入力されるパルス信号Ｐ１０
０Ｈが、１発目のパルス信号Ｐ１００Ｈとしてカウント
されている。
Ｋに入力される走査シフトクロック反転信号ＣＫＢ、及
びクロック端子ＣＫＢに入力される走査シフトクロック
信号ＣＫに基づいて、端子Ｉに入力されるゲートスター
ト信号ＧＳＲＴをラッチし、走査スタート信号ＳＴとし
て、ｎビットシフトレジスタ３４に対して出力し、ｎビ
ットシフトレジスタ３４の最前段のフリップフロップ
は、フリップフロップ３３から入力される走査スタート
信号ＳＴを内部にラッチする。また、Ｐ３１直後に図９
に示す水平デコーダ９４から、フリップフロップ６５を
介してカウンタ回路６７に入力されるパルス信号Ｐ１０
０Ｈが、１発目のパルス信号Ｐ１００Ｈとしてカウント
されている。
【０２０６】更に、ゲートパルスクロック信号ＧＰＣＫ
としてＰ３２が発生すると、ｎビットシフトレジスタ３
４の最前段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ１に接続されたＡＮＤゲート、及
び第２段のフリップフロップに対して出力し、第２段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ａに対応する画像データＡが出力され、Ｐ３２後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの期間に、液晶パネル２の１ライン目の走
査線として、映像信号Ａに対応する画像データＡが表示
される。また、Ｐ３２直後に図９に示す水平デコーダ９
４から、フリップフロップ６５を介してカウンタ回路６
７に入力されるパルス信号Ｐ１００Ｈが、２発目のパル
ス信号Ｐ１００Ｈとしてカウントされている。
としてＰ３２が発生すると、ｎビットシフトレジスタ３
４の最前段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ１に接続されたＡＮＤゲート、及
び第２段のフリップフロップに対して出力し、第２段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ａに対応する画像データＡが出力され、Ｐ３２後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの期間に、液晶パネル２の１ライン目の走
査線として、映像信号Ａに対応する画像データＡが表示
される。また、Ｐ３２直後に図９に示す水平デコーダ９
４から、フリップフロップ６５を介してカウンタ回路６
７に入力されるパルス信号Ｐ１００Ｈが、２発目のパル
ス信号Ｐ１００Ｈとしてカウントされている。
【０２０７】更に、ゲートパルスクロック信号ＧＰＣＫ
としてＰ３３が発生すると、ｎビットシフトレジスタ３
４の第２段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ２に接続されたＡＮＤゲート、及
び第３段のフリップフロップに対して出力し、第３段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ｂに対応する画像データＢが出力され、Ｐ３３後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの半分の期間に、液晶パネル２の２ライン
目の走査線として、映像信号Ｂに対応する画像データＢ
が表示される。また、Ｐ３３直後に図９に示す水平デコ
ーダ９４から、フリップフロップ６５を介してカウンタ
回路６７に入力されるパルス信号Ｐ１００Ｈが、３発目
のパルス信号Ｐ１００Ｈとしてカウントされている。
としてＰ３３が発生すると、ｎビットシフトレジスタ３
４の第２段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ２に接続されたＡＮＤゲート、及
び第３段のフリップフロップに対して出力し、第３段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ｂに対応する画像データＢが出力され、Ｐ３３後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの半分の期間に、液晶パネル２の２ライン
目の走査線として、映像信号Ｂに対応する画像データＢ
が表示される。また、Ｐ３３直後に図９に示す水平デコ
ーダ９４から、フリップフロップ６５を介してカウンタ
回路６７に入力されるパルス信号Ｐ１００Ｈが、３発目
のパルス信号Ｐ１００Ｈとしてカウントされている。
【０２０８】パルス信号Ｐ１００Ｈを３発カウントした
カウンタ回路６７は、セレクト信号として、Ｈｉｇｈ信
号をセレクタ回路６３、及びセレクタ回路９０に対して
出力する。したがって、セレクタ回路６３内部のセレク
タ６３３は、ＪＫフリップフロップ６３２から入力され
るＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロッ
ク信号ＧＰＣＫ（図１１に示すＰ３４）としてゲートド
ライバー３に対して出力する。また、セレクタ回路９０
内部のセレクタ９０３は、ＪＫフリップフロップ９０２
から入力されるＧＲＥＳ生成信号ｇｒｅｓ２を、ゲート
出力リセット信号ＧＲＥＳとしてゲートドライバー３に
対して出力する。すなわち、ゲートパルスクロック信号
ＧＰＣＫであるＰ３４に対応する時間に、図１１に示す
ように、ゲート出力リセット信号ＧＲＥＳはＬｏｗ信号
を発生している。
カウンタ回路６７は、セレクト信号として、Ｈｉｇｈ信
号をセレクタ回路６３、及びセレクタ回路９０に対して
出力する。したがって、セレクタ回路６３内部のセレク
タ６３３は、ＪＫフリップフロップ６３２から入力され
るＧＰＣＫ生成信号ｇｐｃｋ２を、ゲートパルスクロッ
ク信号ＧＰＣＫ（図１１に示すＰ３４）としてゲートド
ライバー３に対して出力する。また、セレクタ回路９０
内部のセレクタ９０３は、ＪＫフリップフロップ９０２
から入力されるＧＲＥＳ生成信号ｇｒｅｓ２を、ゲート
出力リセット信号ＧＲＥＳとしてゲートドライバー３に
対して出力する。すなわち、ゲートパルスクロック信号
ＧＰＣＫであるＰ３４に対応する時間に、図１１に示す
ように、ゲート出力リセット信号ＧＲＥＳはＬｏｗ信号
を発生している。
【０２０９】上述したような動作により、ゲートパルス
クロック信号ＧＰＣＫとしてＰ３４が発生すると、ｎビ
ットシフトレジスタ３４の第３段のフリップフロップ
は、前記ラッチした走査スタート信号ＳＴを、クロック
端子ＣＫに入力される走査シフトクロック信号ＣＫのタ
イミングで、ＡＮＤゲート回路３５の走査線Ｘ３に接続
されたＡＮＤゲート、及び第４段のフリップフロップに
対して出力し、第４段のフリップフロップは、該走査ス
タート信号を内部にラッチする。このとき、依然ソース
ドライバー４からは、映像信号Ｂに対応する画像データ
Ｂが出力されており、Ｐ３４後のゲート出力リセット信
号ＧＲＥＳがＨｉｇｈ信号となっている１Ｈの半分の期
間に、液晶パネル２の３ライン目の走査線として、映像
信号Ｂに対応する画像データＢが表示される。また、Ｐ
３４直後に図９に示す水平デコーダ９４から、フリップ
フロップ９１を介してリセット回路９３に入力されるパ
ルス信号Ｐ５０Ｈによって、カウンタ回路６７のカウン
ト値はリセットされ、更に水平デコーダ９４から、フリ
ップフロップ９２を介してリセット回路９３に入力され
るパルス信号Ｐ７５Ｈによって、カウンタ回路６７のリ
セットが解除される。
クロック信号ＧＰＣＫとしてＰ３４が発生すると、ｎビ
ットシフトレジスタ３４の第３段のフリップフロップ
は、前記ラッチした走査スタート信号ＳＴを、クロック
端子ＣＫに入力される走査シフトクロック信号ＣＫのタ
イミングで、ＡＮＤゲート回路３５の走査線Ｘ３に接続
されたＡＮＤゲート、及び第４段のフリップフロップに
対して出力し、第４段のフリップフロップは、該走査ス
タート信号を内部にラッチする。このとき、依然ソース
ドライバー４からは、映像信号Ｂに対応する画像データ
Ｂが出力されており、Ｐ３４後のゲート出力リセット信
号ＧＲＥＳがＨｉｇｈ信号となっている１Ｈの半分の期
間に、液晶パネル２の３ライン目の走査線として、映像
信号Ｂに対応する画像データＢが表示される。また、Ｐ
３４直後に図９に示す水平デコーダ９４から、フリップ
フロップ９１を介してリセット回路９３に入力されるパ
ルス信号Ｐ５０Ｈによって、カウンタ回路６７のカウン
ト値はリセットされ、更に水平デコーダ９４から、フリ
ップフロップ９２を介してリセット回路９３に入力され
るパルス信号Ｐ７５Ｈによって、カウンタ回路６７のリ
セットが解除される。
【０２１０】更に、ゲートパルスクロック信号ＧＰＣＫ
としてＰ３５が発生すると、ｎビットシフトレジスタ３
４の第４段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ４に接続されたＡＮＤゲート、及
び第５段のフリップフロップに対して出力し、第５段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ｃに対応する画像データＣが出力され、Ｐ３５後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの期間に、液晶パネル２の４ライン目の走
査線として、映像信号Ｃに対応する画像データＣが表示
される。また、Ｐ３５直後に図９に示す水平デコーダ９
４から、フリップフロップ６５を介してカウンタ回路６
７に入力されるパルス信号Ｐ１００Ｈが、１発目のパル
ス信号Ｐ１００Ｈとしてカウントされている。
としてＰ３５が発生すると、ｎビットシフトレジスタ３
４の第４段のフリップフロップは、前記ラッチした走査
スタート信号ＳＴを、クロック端子ＣＫに入力される走
査シフトクロック信号ＣＫのタイミングで、ＡＮＤゲー
ト回路３５の走査線Ｘ４に接続されたＡＮＤゲート、及
び第５段のフリップフロップに対して出力し、第５段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー４からは、映
像信号Ｃに対応する画像データＣが出力され、Ｐ３５後
のゲート出力リセット信号ＧＲＥＳがＨｉｇｈ信号とな
っている１Ｈの期間に、液晶パネル２の４ライン目の走
査線として、映像信号Ｃに対応する画像データＣが表示
される。また、Ｐ３５直後に図９に示す水平デコーダ９
４から、フリップフロップ６５を介してカウンタ回路６
７に入力されるパルス信号Ｐ１００Ｈが、１発目のパル
ス信号Ｐ１００Ｈとしてカウントされている。
【０２１１】以上の動作により、ソースドライバー４か
らの画像データＡ〜Ｃが、ゲートパルスクロック信号Ｇ
ＰＣＫのタイミングによって、液晶パネル２の表示部の
１〜４行目である走査線Ｘ１〜走査線Ｘ４までに、４ラ
イン分の画像として表示されることになる。
らの画像データＡ〜Ｃが、ゲートパルスクロック信号Ｇ
ＰＣＫのタイミングによって、液晶パネル２の表示部の
１〜４行目である走査線Ｘ１〜走査線Ｘ４までに、４ラ
イン分の画像として表示されることになる。
【０２１２】Ｐ３６以降のゲートパルスクロック信号Ｇ
ＰＣＫによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置１００によって、走査
線３本毎に１本分の走査線を間増しして、垂直走査線を
４／３倍に伸長し、１８０本の映像信号を２４０本に間
増しすることが可能となる。
ＰＣＫによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置１００によって、走査
線３本毎に１本分の走査線を間増しして、垂直走査線を
４／３倍に伸長し、１８０本の映像信号を２４０本に間
増しすることが可能となる。
【０２１３】以上説明したように、本実施の形態の液晶
表示装置１００においては、コントローラ６内部のカウ
ンタ回路６７、及びリセット回路９３によって繰り返し
生成され、セレクタ回路６３、及びセレクタ回路９０の
セレクト端子Ｓに入力されるセレクト信号によって、図
１１のタイムチャートに示すようなタイミングで、ゲー
トパルスクロック信号ＧＰＣＫ、及びゲート出力リセッ
ト信号ＧＲＥＳが、ゲートドライバー３に対して出力さ
れ、走査線３本毎に１本分の走査線を間増しして、垂直
走査線を４／３倍に伸長し、１８０本の映像信号を２４
０本に間増しすることが可能となるようにした。
表示装置１００においては、コントローラ６内部のカウ
ンタ回路６７、及びリセット回路９３によって繰り返し
生成され、セレクタ回路６３、及びセレクタ回路９０の
セレクト端子Ｓに入力されるセレクト信号によって、図
１１のタイムチャートに示すようなタイミングで、ゲー
トパルスクロック信号ＧＰＣＫ、及びゲート出力リセッ
ト信号ＧＲＥＳが、ゲートドライバー３に対して出力さ
れ、走査線３本毎に１本分の走査線を間増しして、垂直
走査線を４／３倍に伸長し、１８０本の映像信号を２４
０本に間増しすることが可能となるようにした。
【０２１４】したがって、水平走査線を間増しするため
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、１８
０本の水平走査線を２４０本に伸長する機能を実現する
液晶表示装置を提供することができる。
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、１８
０本の水平走査線を２４０本に伸長する機能を実現する
液晶表示装置を提供することができる。
【０２１５】なお、本第３の実施の形態の液晶表示装置
１００では、映像表示開始の２ライン目（図１１中の画
像データＢによる画像の走査線）を間増ししたが、これ
は、１ライン目（Ａ）または、３ライン目（Ｃ）を間増
しすることとしてもよい。
１００では、映像表示開始の２ライン目（図１１中の画
像データＢによる画像の走査線）を間増ししたが、これ
は、１ライン目（Ａ）または、３ライン目（Ｃ）を間増
しすることとしてもよい。
【０２１６】また、図９のカウンタ回路６７を別な構成
の回路として、垂直走査線を６／５倍、あるいは１１／
９倍に伸長することとしてもよい。
の回路として、垂直走査線を６／５倍、あるいは１１／
９倍に伸長することとしてもよい。
【０２１７】なお、前記第１から３の実施の形態の説明
において示した各回路構成図は、本発明を実現するため
の１例としての回路構成を示しており、本発明の趣旨を
逸脱しない範囲で、同一の機能を有する別の回路構成と
してもよいことは勿論である。また、垂直走査線を伸長
する倍率についても、適宜自由に設定可能である。
において示した各回路構成図は、本発明を実現するため
の１例としての回路構成を示しており、本発明の趣旨を
逸脱しない範囲で、同一の機能を有する別の回路構成と
してもよいことは勿論である。また、垂直走査線を伸長
する倍率についても、適宜自由に設定可能である。
【０２１８】また、前記第１から３の実施の形態として
は、本発明を適用した場合の一例として、液晶表示装置
に本発明を適用した場合について詳細に説明したが、本
発明の適用対象は液晶表示装置のみならず、マトリクス
型の表示パネルを有するプラズマディスプレイ等、その
他のマトリクス表示装置にも及ぶことは勿論である。
は、本発明を適用した場合の一例として、液晶表示装置
に本発明を適用した場合について詳細に説明したが、本
発明の適用対象は液晶表示装置のみならず、マトリクス
型の表示パネルを有するプラズマディスプレイ等、その
他のマトリクス表示装置にも及ぶことは勿論である。
【０２１９】
【発明の効果】請求項１〜３のいずれかに記載の発明に
よれば、走査タイミング信号を任意数増加させて、簡易
的に走査線を増加させることができるため、画像処理の
ための複雑な演算を行うために複雑で大規模な回路とな
るデコーダを必要とせず、垂直走査線を伸長する機能
を、小型、低コストなマトリクス表示装置で実現するこ
とができる。
よれば、走査タイミング信号を任意数増加させて、簡易
的に走査線を増加させることができるため、画像処理の
ための複雑な演算を行うために複雑で大規模な回路とな
るデコーダを必要とせず、垂直走査線を伸長する機能
を、小型、低コストなマトリクス表示装置で実現するこ
とができる。
【０２２０】請求項４記載の発明によれば、映像信号と
表示パネルのアスペクト比が相違する場合にも、映像信
号の走査線数を所定数増加させることができる構成であ
るため、表示パネルに最適な映像表示を、小型、低コス
トなマトリクス表示装置で実現することができる。
表示パネルのアスペクト比が相違する場合にも、映像信
号の走査線数を所定数増加させることができる構成であ
るため、表示パネルに最適な映像表示を、小型、低コス
トなマトリクス表示装置で実現することができる。
【０２２１】請求項５記載の発明によれば、映像信号が
いわゆるワイド画面用の映像信号であり、表示パネルが
アスペクト比４：３の既存の表示パネルである場合に
も、映像信号の走査線数を所定数増加させることができ
る構成であるため、アスペクト比１６：９のワイド画面
用の映像信号の垂直走査線を４／３倍に伸張して、アス
ペクト比４：３の表示パネルに最適な映像表示を、小
型、低コストなマトリクス表示装置で実現することがで
きる。
いわゆるワイド画面用の映像信号であり、表示パネルが
アスペクト比４：３の既存の表示パネルである場合に
も、映像信号の走査線数を所定数増加させることができ
る構成であるため、アスペクト比１６：９のワイド画面
用の映像信号の垂直走査線を４／３倍に伸張して、アス
ペクト比４：３の表示パネルに最適な映像表示を、小
型、低コストなマトリクス表示装置で実現することがで
きる。
【０２２２】請求項６〜８のいずれかに記載の発明によ
れば、本発明の液晶駆動方法を液晶表示装置に採用する
ことにより、画像処理のための複雑な演算を行うために
複雑で大規模な回路となるデコーダを必要としないた
め、液晶表示装置において垂直走査線を伸長する機能を
付加する際に、小型、低コストで実現することができ
る。
れば、本発明の液晶駆動方法を液晶表示装置に採用する
ことにより、画像処理のための複雑な演算を行うために
複雑で大規模な回路となるデコーダを必要としないた
め、液晶表示装置において垂直走査線を伸長する機能を
付加する際に、小型、低コストで実現することができ
る。
【図１】本発明に係る液晶表示装置１の概略回路構成
図。
図。
【図２】図１に示すゲートドライバー３の回路構成例を
示す図。
示す図。
【図３】図１に示すコントローラ６の回路構成例を示す
図。
図。
【図４】図３に示すコントローラ６内のセレクタ回路６
３を構成するセレクタ６３３の回路構成例を示す図。
３を構成するセレクタ６３３の回路構成例を示す図。
【図５】図３に示すコントローラ６を制御するための各
種制御信号を示すタイムチャート。
種制御信号を示すタイムチャート。
【図６】図３に示すコントローラ６によって生成された
ゲートパルスクロック信号ＧＰＣＫによって、垂直走査
線を４／３倍に伸長する動作を示すタイムチャート。
ゲートパルスクロック信号ＧＰＣＫによって、垂直走査
線を４／３倍に伸長する動作を示すタイムチャート。
【図７】本発明の第２の実施の形態の液晶表示装置１０
において、図３に示すコントローラ６内のカウンタ回路
６７を代替するために適用する、カウンタ回路８０の回
路構成例を示す図。
において、図３に示すコントローラ６内のカウンタ回路
６７を代替するために適用する、カウンタ回路８０の回
路構成例を示す図。
【図８】図３に示すコントローラ６によって生成された
ゲートパルスクロック信号ＧＰＣＫによって、垂直走査
線を６／５倍に伸長する動作を示すタイムチャート。
ゲートパルスクロック信号ＧＰＣＫによって、垂直走査
線を６／５倍に伸長する動作を示すタイムチャート。
【図９】本発明の第３の実施の形態の液晶表示装置１０
０において、図３に示すコントローラ６を代替する回路
として適用する、コントローラ６の回路構成例を示す
図。
０において、図３に示すコントローラ６を代替する回路
として適用する、コントローラ６の回路構成例を示す
図。
【図１０】図９に示すコントローラ６を制御するための
各種制御信号を示すタイムチャート。
各種制御信号を示すタイムチャート。
【図１１】図９に示すコントローラ６によって生成され
たゲートパルスクロック信号ＧＰＣＫによって、垂直走
査線を４／３倍に伸長する動作を示すタイムチャート。
たゲートパルスクロック信号ＧＰＣＫによって、垂直走
査線を４／３倍に伸長する動作を示すタイムチャート。
１ 液晶表示装置 ２ 液晶パネル ３ ゲートドライバー ３１ 反転コンパレータ回路 ３２ 反転ゲート回路 ３３ フリップフロップ ３４ ｎビットシフトレジスタ ３５ ＡＮＤゲート回路 ３６ バッファ回路 ４ ソースドライバー ５ クロマインターフェース ６ コントローラ ６１ 立ち下がり同期式カウンタ ６２ 水平デコーダ ６３ セレクタ回路 ６３１，６３２ ＪＫフリップフロップ ６３３ セレクタ ６３３ａ、６３３ｂ ＡＮＤゲート ６３３ｃ 反転ゲート ６３３ｄ ＯＲゲート ６４ ＪＫフリップフロップ ６５，６６ フリップフロップ ６７ カウンタ回路 ６７１，６７２ ＮＯＲラッチ ６７３ ＡＮＤゲート ６８ リセット回路 ６８１，６８３ フリップフロップ ６８２ 反転ゲート ６８４ ＡＮＤゲート ６９ ＪＫフリップフロップ ７０ ＡＮＤゲート ７１，７２ フリップフロップ ７３，７４ ＯＲゲート ７５ 非同期式カウンタ ７６ 垂直デコーダ ７７，７８ フリップフロップ １０ 液晶表示装置 ８０ カウンタ回路 ８０１，８０２，８０３ ＮＯＲラッチ ８０４ ＡＮＤゲート １００ 液晶表示装置 ９０ セレクタ回路 ９０１，９０２ ＪＫフリップフロップ ９０３ セレクタ ９１，９２ フリップフロップ ９３ リセット回路 ９３１，９３３ フリップフロップ ９３２ 反転ゲート ９３４ ＡＮＤゲート ９４ 水平デコーダ
Claims (8)
- 【請求項１】複数の信号線と複数の走査線をマトリクス
状に配設し、これらの信号線と走査線の各交差部に表示
素子を有するマトリクス表示パネルと、 基本クロック信号に基づいて、映像信号をサンプリング
するタイミングを設定するサンプリング信号、及び走査
タイミングを設定する走査タイミング信号を生成するタ
イミング設定手段と、 前記タイミング設定手段により生成される走査タイミン
グ信号に応じた走査タイミングで前記複数の走査線を順
次走査する走査手段と、 前記タイミング設定手段により生成されるサンプリング
信号に基づいて映像信号をサンプリングして、前記複数
の信号線を駆動する信号線駆動信号を生成して前記各表
示素子を駆動する信号線駆動手段と、 を備えたマトリクス表示装置において、 前記タイミング設定手段は、 前記走査タイミング信号により設定される走査タイミン
グを計数する計数手段を備え、この走査タイミングの計
数値が所定値となる毎に前記走査線を任意数増加させて
走査するように当該走査タイミングを設定する走査タイ
ミング信号を生成し、 前記走査手段は、 前記タイミング設定手段により生成される走査タイミン
グ信号に応じて所定走査タイミング毎に前記走査線を任
意数増加させて走査することを特徴とするマトリクス表
示装置。 - 【請求項２】前記タイミング設定手段は、前記計数手段
による前記走査タイミングの計数値が所定値となった後
に前記信号線駆動手段により前記信号線が駆動されない
非信号線駆動期間となる毎に、複数の前記走査線を同時
に走査するように前記走査タイミングを設定する走査タ
イミング信号を生成し、 前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記非信号線駆動期
間毎に複数の前記走査線を同時に走査することを特徴と
する請求項１記載のマトリクス表示装置。 - 【請求項３】前記タイミング設定手段は、前記計数手段
による前記走査タイミングの計数値が所定値となった後
の信号線駆動期間中の所定のタイミング毎に、複数の前
記走査線を順次走査するように前記走査タイミングを設
定する走査タイミング信号を生成し、 前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴とする請求項１記載のマトリクス表示
装置。 - 【請求項４】前記映像信号は、所定アスペクト比の映像
を表示する信号であり、このアスペクト比は前記マトリ
クス表示パネルのアスペクト比と相違し、 前記タイミング設定手段は、前記計数手段による前記走
査タイミングの計数値が所定値となる毎に、前記映像信
号のアスペクト比が前記マトリクス表示パネルのアスペ
クト比となるように前記走査線を所定数増加させて走査
するように走査タイミングを設定する走査タイミング信
号を生成し、 前記走査手段は、前記タイミング設定手段により設定さ
れる走査タイミング信号に応じて、前記映像信号のアス
ペクト比が前記マトリクス表示パネルのアスペクト比と
なるように前記走査線を所定数増加させて走査すること
を特徴とする請求項１〜３のいずれかに記載のマトリク
ス表示装置。 - 【請求項５】前記映像信号のアスペクト比は１６：９で
あり、前記マトリクス表示パネルのアスペクト比は４：
３であることを特徴とする請求項４記載のマトリクス表
示装置。 - 【請求項６】複数の信号線と複数の走査線をマトリクス
状に配設し、これらの信号線と走査線の各交差部に表示
素子を有するマトリクス表示パネルを駆動する際に、 基本クロック信号に基づいて、映像信号をサンプリング
するタイミングを設定するサンプリング信号、及び走査
タイミングを設定する走査タイミング信号を生成し、こ
の走査タイミング信号に応じた走査タイミングで前記複
数の走査線を順次走査し、また前記サンプリング信号に
基づいて映像信号をサンプリングして前記複数の信号線
を駆動する信号線駆動信号を生成して前記各表示素子を
駆動するマトリクス表示装置駆動方法において、 前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査することを特
徴とするマトリクス表示装置駆動方法。 - 【請求項７】前記走査タイミングの計数値が所定値とな
った後に前記信号線が駆動されない非信号線駆動期間と
なる毎に、複数の前記走査線を同時に走査するように前
記走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて、前記非信号線駆
動期間毎に複数の前記走査線を同時に走査することを特
徴とする請求項６記載のマトリクス表示装置駆動方法。 - 【請求項８】前記走査タイミングの計数値が所定値とな
った後の信号線駆動期間中の所定のタイミング毎に、複
数の前記走査線を順次走査するように前記走査タイミン
グを設定する走査タイミング信号を生成し、この走査タ
イミング信号に応じて、前記信号線駆動期間中の所定の
タイミング毎に、複数の前記走査線を順次走査すること
を特徴とする請求項６記載のマトリクス表示装置駆動方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722497A JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17722497A JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124624A true JPH1124624A (ja) | 1999-01-29 |
Family
ID=16027333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17722497A Pending JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1124624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737567A (en) * | 1985-10-18 | 1988-04-12 | Nippon Ester Co., Ltd. | Phosphorus containing copoleyster |
| KR20140137716A (ko) * | 2013-05-23 | 2014-12-03 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
-
1997
- 1997-07-02 JP JP17722497A patent/JPH1124624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737567A (en) * | 1985-10-18 | 1988-04-12 | Nippon Ester Co., Ltd. | Phosphorus containing copoleyster |
| KR20140137716A (ko) * | 2013-05-23 | 2014-12-03 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
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