JPH1124624A - マトリクス表示装置、及びマトリクス表示装置駆動方法 - Google Patents
マトリクス表示装置、及びマトリクス表示装置駆動方法Info
- Publication number
- JPH1124624A JPH1124624A JP17722497A JP17722497A JPH1124624A JP H1124624 A JPH1124624 A JP H1124624A JP 17722497 A JP17722497 A JP 17722497A JP 17722497 A JP17722497 A JP 17722497A JP H1124624 A JPH1124624 A JP H1124624A
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- signal
- scanning
- timing
- gate
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- Pending
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 本発明の課題は、複雑なデコーダを使用する
ことなしに、ゲートドライバのシフトレジスタのタイミ
ング制御を工夫して、一定の間隔で同じラインを2本表
示することにより、低コストで垂直走査線伸長機能を実
現するマトリクス表示装置及びマトリクス表示装置駆動
方法を提供することである。 【解決手段】 本発明に係る液晶表示装置においては、
コントローラ内部のカウンタ回路、及びリセット回路に
よって繰り返し生成され、セレクタ回路のセレクト端子
Sに入力されるセレクト信号によって、図6のタイムチ
ャートに示すようなタイミングで、ゲートパルスクロッ
ク信号GPCKが、ゲートドライバー3に対して出力さ
れ、走査線3本毎に1本分の走査線を間増しして、垂直
走査線を4/3倍に伸長し、180本の映像信号を24
0本に間増しすることが可能となるようにした。
ことなしに、ゲートドライバのシフトレジスタのタイミ
ング制御を工夫して、一定の間隔で同じラインを2本表
示することにより、低コストで垂直走査線伸長機能を実
現するマトリクス表示装置及びマトリクス表示装置駆動
方法を提供することである。 【解決手段】 本発明に係る液晶表示装置においては、
コントローラ内部のカウンタ回路、及びリセット回路に
よって繰り返し生成され、セレクタ回路のセレクト端子
Sに入力されるセレクト信号によって、図6のタイムチ
ャートに示すようなタイミングで、ゲートパルスクロッ
ク信号GPCKが、ゲートドライバー3に対して出力さ
れ、走査線3本毎に1本分の走査線を間増しして、垂直
走査線を4/3倍に伸長し、180本の映像信号を24
0本に間増しすることが可能となるようにした。
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、液晶テレビ、プラ
ズマディスプレイ等のマトリクス表示装置に係り、詳細
には、16:9のワイド・アスペクト比を持つマトリク
ス表示装置、及びマトリクス表示装置駆動方法に関す
る。
ズマディスプレイ等のマトリクス表示装置に係り、詳細
には、16:9のワイド・アスペクト比を持つマトリク
ス表示装置、及びマトリクス表示装置駆動方法に関す
る。
【0002】
【従来の技術】白黒テレビ放送が始まって以来、科学技
術のめまぐるしい進歩によりテレビ等の表示装置も常に
進歩している。現在、日本や米国で一般に普及している
カラー・テレビ放送方式は、NTSC(National Telev
ision System Committee)方式であるが、このNTSC
方式は、すでに市場に出回っていた白黒テレビ受像機で
も、白黒で視聴できるようにすることを前提に考案され
た。
術のめまぐるしい進歩によりテレビ等の表示装置も常に
進歩している。現在、日本や米国で一般に普及している
カラー・テレビ放送方式は、NTSC(National Telev
ision System Committee)方式であるが、このNTSC
方式は、すでに市場に出回っていた白黒テレビ受像機で
も、白黒で視聴できるようにすることを前提に考案され
た。
【0003】そして近年、テレビ受像機は画質の向上と
画面の大型化が進み、EDTV(Extended Definition
TV)、MAC(Multiplexed Analogue Component)、H
DTV(High Definition Television)等のNTSC方
式に代わる新たな高画質テレビ方式の開発が進められて
いる。
画面の大型化が進み、EDTV(Extended Definition
TV)、MAC(Multiplexed Analogue Component)、H
DTV(High Definition Television)等のNTSC方
式に代わる新たな高画質テレビ方式の開発が進められて
いる。
【0004】これら新方式の中でEDTV方式は、日本
においてはNTSC方式を基準に現行方式と互換性を保
ったまま高画質化を図ろうというものである。白黒から
カラー化された際にも重要視された下位互換性を保つこ
とにより、消費者は新方式対応のテレビ受像機に買い換
えることなく新方式の放送を受信することもできる。
においてはNTSC方式を基準に現行方式と互換性を保
ったまま高画質化を図ろうというものである。白黒から
カラー化された際にも重要視された下位互換性を保つこ
とにより、消費者は新方式対応のテレビ受像機に買い換
えることなく新方式の放送を受信することもできる。
【0005】第1世代EDTV(EDTV−I)方式
は、アスペクト比は4:3のまま、映像信号を作り出す
ところでの高解像度化を図ろうというものである。しか
し、HDTVでも検討され採用されているように、テレ
ビ画面のワイド化は、今まで以上に迫力ある映像を再現
し、臨場感を感じさせるには必要不可欠な要素となって
いる。そこで、第2世代EDTV(EDTV−II)で
は、ワイド・アスペクト化と更なる高画質化を実現して
いる。
は、アスペクト比は4:3のまま、映像信号を作り出す
ところでの高解像度化を図ろうというものである。しか
し、HDTVでも検討され採用されているように、テレ
ビ画面のワイド化は、今まで以上に迫力ある映像を再現
し、臨場感を感じさせるには必要不可欠な要素となって
いる。そこで、第2世代EDTV(EDTV−II)で
は、ワイド・アスペクト化と更なる高画質化を実現して
いる。
【0006】ところで、前述のようにアスペクト比4:
3の従来のテレビ受像機でもEDTV−IIの映像を表
示することはできるが、画面の左右が切れることなく全
て表示されるようにすると、画面の上部と画面の下部に
映像信号がない部分(通常は黒い部分)ができてしま
う。具体的には、有効水平走査線数約480本の内、上
下で合計120の水平走査期間が垂直無画部(全く信号
がない期間)となり、インタレース走査される関係から
垂直主画部(信号がある期間)は360本の半分の18
0本となってしまう。
3の従来のテレビ受像機でもEDTV−IIの映像を表
示することはできるが、画面の左右が切れることなく全
て表示されるようにすると、画面の上部と画面の下部に
映像信号がない部分(通常は黒い部分)ができてしま
う。具体的には、有効水平走査線数約480本の内、上
下で合計120の水平走査期間が垂直無画部(全く信号
がない期間)となり、インタレース走査される関係から
垂直主画部(信号がある期間)は360本の半分の18
0本となってしまう。
【0007】垂直無画部をなくし全画面表示をするに
は、この180本の有効水平走査線を間増しして240
本にする必要があるが、従来はテレビ受像機内部のデコ
ーダにより演算をして行っていた。
は、この180本の有効水平走査線を間増しして240
本にする必要があるが、従来はテレビ受像機内部のデコ
ーダにより演算をして行っていた。
【0008】
【発明が解決しようとする課題】しかしながら、水平走
査線を間増しするためのデコーダは画像処理のための複
雑な演算を行うため、複雑で大規模な回路になってしま
い、小型化、低コスト化の実現が困難であった。これら
の課題は、液晶表示パネル、プラズマ表示パネル等を使
用したテレビ受像機等においても同様である。
査線を間増しするためのデコーダは画像処理のための複
雑な演算を行うため、複雑で大規模な回路になってしま
い、小型化、低コスト化の実現が困難であった。これら
の課題は、液晶表示パネル、プラズマ表示パネル等を使
用したテレビ受像機等においても同様である。
【0009】そこで、本発明の課題は、上記のような複
雑なデコーダを使用することなしに、ゲートドライバの
シフトレジスタのタイミング制御を工夫して、一定の間
隔で同じラインを2本表示することにより、低コストで
垂直走査線伸長機能を実現するマトリクス表示装置及び
マトリクス表示装置駆動方法を提供することである。
雑なデコーダを使用することなしに、ゲートドライバの
シフトレジスタのタイミング制御を工夫して、一定の間
隔で同じラインを2本表示することにより、低コストで
垂直走査線伸長機能を実現するマトリクス表示装置及び
マトリクス表示装置駆動方法を提供することである。
【0010】
【課題を解決するための手段】請求項1記載の発明は、
複数の信号線と複数の走査線をマトリクス状に配設し、
これらの信号線と走査線の各交差部に表示素子を有する
マトリクス表示パネルと、基本クロック信号に基づい
て、映像信号をサンプリングするタイミングを設定する
サンプリング信号、及び走査タイミングを設定する走査
タイミング信号を生成するタイミング設定手段と、前記
タイミング設定手段により生成される走査タイミング信
号に応じた走査タイミングで前記複数の走査線を順次走
査する走査手段と、前記タイミング設定手段により生成
されるサンプリング信号に基づいて映像信号をサンプリ
ングして、前記複数の信号線を駆動する信号線駆動信号
を生成して前記各表示素子を駆動する信号線駆動手段
と、を備えたマトリクス表示装置において、前記タイミ
ング設定手段は、前記走査タイミング信号により設定さ
れる走査タイミングを計数する計数手段を備え、この走
査タイミングの計数値が所定値となる毎に前記走査線を
任意数増加させて走査するように当該走査タイミングを
設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて所定走査タイミング毎に前記走査線
を任意数増加させて走査することを特徴としている。
複数の信号線と複数の走査線をマトリクス状に配設し、
これらの信号線と走査線の各交差部に表示素子を有する
マトリクス表示パネルと、基本クロック信号に基づい
て、映像信号をサンプリングするタイミングを設定する
サンプリング信号、及び走査タイミングを設定する走査
タイミング信号を生成するタイミング設定手段と、前記
タイミング設定手段により生成される走査タイミング信
号に応じた走査タイミングで前記複数の走査線を順次走
査する走査手段と、前記タイミング設定手段により生成
されるサンプリング信号に基づいて映像信号をサンプリ
ングして、前記複数の信号線を駆動する信号線駆動信号
を生成して前記各表示素子を駆動する信号線駆動手段
と、を備えたマトリクス表示装置において、前記タイミ
ング設定手段は、前記走査タイミング信号により設定さ
れる走査タイミングを計数する計数手段を備え、この走
査タイミングの計数値が所定値となる毎に前記走査線を
任意数増加させて走査するように当該走査タイミングを
設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて所定走査タイミング毎に前記走査線
を任意数増加させて走査することを特徴としている。
【0011】請求項1記載の発明のマトリクス表示装置
によれば、複数の信号線と複数の走査線をマトリクス状
に配設し、これらの信号線と走査線の各交差部に表示素
子を有するマトリクス表示パネルと、基本クロック信号
に基づいて、映像信号をサンプリングするタイミングを
設定するサンプリング信号、及び走査タイミングを設定
する走査タイミング信号を生成するタイミング設定手段
と、前記タイミング設定手段により生成される走査タイ
ミング信号に応じた走査タイミングで前記複数の走査線
を順次走査する走査手段と、前記タイミング設定手段に
より生成されるサンプリング信号に基づいて映像信号を
サンプリングして、前記複数の信号線を駆動する信号線
駆動信号を生成して前記各表示素子を駆動する信号線駆
動手段と、を備えたマトリクス表示装置において、前記
タイミング設定手段は、前記走査タイミング信号により
設定される走査タイミングを計数する計数手段を備え、
この走査タイミングの計数値が所定値となる毎に前記走
査線を任意数増加させて走査するように当該走査タイミ
ングを設定する走査タイミング信号を生成し、前記走査
手段は、前記タイミング設定手段により生成される走査
タイミング信号に応じて所定走査タイミング毎に前記走
査線を任意数増加させて走査する。
によれば、複数の信号線と複数の走査線をマトリクス状
に配設し、これらの信号線と走査線の各交差部に表示素
子を有するマトリクス表示パネルと、基本クロック信号
に基づいて、映像信号をサンプリングするタイミングを
設定するサンプリング信号、及び走査タイミングを設定
する走査タイミング信号を生成するタイミング設定手段
と、前記タイミング設定手段により生成される走査タイ
ミング信号に応じた走査タイミングで前記複数の走査線
を順次走査する走査手段と、前記タイミング設定手段に
より生成されるサンプリング信号に基づいて映像信号を
サンプリングして、前記複数の信号線を駆動する信号線
駆動信号を生成して前記各表示素子を駆動する信号線駆
動手段と、を備えたマトリクス表示装置において、前記
タイミング設定手段は、前記走査タイミング信号により
設定される走査タイミングを計数する計数手段を備え、
この走査タイミングの計数値が所定値となる毎に前記走
査線を任意数増加させて走査するように当該走査タイミ
ングを設定する走査タイミング信号を生成し、前記走査
手段は、前記タイミング設定手段により生成される走査
タイミング信号に応じて所定走査タイミング毎に前記走
査線を任意数増加させて走査する。
【0012】請求項2記載の発明は、請求項1記載のマ
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後に前記信号線駆動手段により前記信号
線が駆動されない非信号線駆動期間となる毎に、複数の
前記走査線を同時に走査するように前記走査タイミング
を設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて、前記非信号線駆動期間毎に複数の
前記走査線を同時に走査することを特徴としている。
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後に前記信号線駆動手段により前記信号
線が駆動されない非信号線駆動期間となる毎に、複数の
前記走査線を同時に走査するように前記走査タイミング
を設定する走査タイミング信号を生成し、前記走査手段
は、前記タイミング設定手段により生成される走査タイ
ミング信号に応じて、前記非信号線駆動期間毎に複数の
前記走査線を同時に走査することを特徴としている。
【0013】請求項2記載の発明のマトリクス表示装置
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後に
前記信号線駆動手段により前記信号線が駆動されない非
信号線駆動期間となる毎に、複数の前記走査線を同時に
走査するように前記走査タイミングを設定する走査タイ
ミング信号を生成し、前記走査手段は、前記タイミング
設定手段により生成される走査タイミング信号に応じ
て、前記非信号線駆動期間毎に複数の前記走査線を同時
に走査する。
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後に
前記信号線駆動手段により前記信号線が駆動されない非
信号線駆動期間となる毎に、複数の前記走査線を同時に
走査するように前記走査タイミングを設定する走査タイ
ミング信号を生成し、前記走査手段は、前記タイミング
設定手段により生成される走査タイミング信号に応じ
て、前記非信号線駆動期間毎に複数の前記走査線を同時
に走査する。
【0014】請求項3記載の発明は、請求項1記載のマ
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後の信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査するように前記走
査タイミングを設定する走査タイミング信号を生成し、
前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴としている。
トリクス表示装置において、前記タイミング設定手段
は、前記計数手段による前記走査タイミングの計数値が
所定値となった後の信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査するように前記走
査タイミングを設定する走査タイミング信号を生成し、
前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴としている。
【0015】請求項3記載の発明のマトリクス表示装置
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後の
信号線駆動期間中の所定のタイミング毎に、複数の前記
走査線を順次走査するように前記走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により生成される走査タイミング
信号に応じて、前記信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査する。
によれば、前記タイミング設定手段は、前記計数手段に
よる前記走査タイミングの計数値が所定値となった後の
信号線駆動期間中の所定のタイミング毎に、複数の前記
走査線を順次走査するように前記走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により生成される走査タイミング
信号に応じて、前記信号線駆動期間中の所定のタイミン
グ毎に、複数の前記走査線を順次走査する。
【0016】したがって、走査タイミング信号を任意数
増加させて、簡易的に走査線を増加させることができる
ため、画像処理のための複雑な演算を行うために複雑で
大規模な回路となるデコーダを必要とせず、垂直走査線
を伸長する機能を、小型、低コストなマトリクス表示装
置で実現することができる。
増加させて、簡易的に走査線を増加させることができる
ため、画像処理のための複雑な演算を行うために複雑で
大規模な回路となるデコーダを必要とせず、垂直走査線
を伸長する機能を、小型、低コストなマトリクス表示装
置で実現することができる。
【0017】請求項4記載の発明は、請求項1〜3のい
ずれかに記載のマトリクス表示装置において、前記映像
信号は、所定アスペクト比の映像を表示する信号であ
り、このアスペクト比は前記マトリクス表示パネルのア
スペクト比と相違し、前記タイミング設定手段は、前記
計数手段による前記走査タイミングの計数値が所定値と
なる毎に、前記映像信号のアスペクト比が前記マトリク
ス表示パネルのアスペクト比となるように前記走査線を
所定数増加させて走査するように走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により設定される走査タイミング
信号に応じて、前記映像信号のアスペクト比が前記マト
リクス表示パネルのアスペクト比となるように前記走査
線を所定数増加させて走査することを特徴としている。
ずれかに記載のマトリクス表示装置において、前記映像
信号は、所定アスペクト比の映像を表示する信号であ
り、このアスペクト比は前記マトリクス表示パネルのア
スペクト比と相違し、前記タイミング設定手段は、前記
計数手段による前記走査タイミングの計数値が所定値と
なる毎に、前記映像信号のアスペクト比が前記マトリク
ス表示パネルのアスペクト比となるように前記走査線を
所定数増加させて走査するように走査タイミングを設定
する走査タイミング信号を生成し、前記走査手段は、前
記タイミング設定手段により設定される走査タイミング
信号に応じて、前記映像信号のアスペクト比が前記マト
リクス表示パネルのアスペクト比となるように前記走査
線を所定数増加させて走査することを特徴としている。
【0018】請求項4記載の発明のマトリクス表示装置
によれば、請求項1〜3のいずれかに記載のマトリクス
表示装置において、前記映像信号は、所定アスペクト比
の映像を表示する信号であり、このアスペクト比は前記
マトリクス表示パネルのアスペクト比と相違し、前記タ
イミング設定手段は、前記計数手段による前記走査タイ
ミングの計数値が所定値となる毎に、前記映像信号のア
スペクト比が前記マトリクス表示パネルのアスペクト比
となるように前記走査線を所定数増加させて走査するよ
うに走査タイミングを設定する走査タイミング信号を生
成し、前記走査手段は、前記タイミング設定手段により
設定される走査タイミング信号に応じて、前記映像信号
のアスペクト比が前記マトリクス表示パネルのアスペク
ト比となるように前記走査線を所定数増加させて走査す
る。
によれば、請求項1〜3のいずれかに記載のマトリクス
表示装置において、前記映像信号は、所定アスペクト比
の映像を表示する信号であり、このアスペクト比は前記
マトリクス表示パネルのアスペクト比と相違し、前記タ
イミング設定手段は、前記計数手段による前記走査タイ
ミングの計数値が所定値となる毎に、前記映像信号のア
スペクト比が前記マトリクス表示パネルのアスペクト比
となるように前記走査線を所定数増加させて走査するよ
うに走査タイミングを設定する走査タイミング信号を生
成し、前記走査手段は、前記タイミング設定手段により
設定される走査タイミング信号に応じて、前記映像信号
のアスペクト比が前記マトリクス表示パネルのアスペク
ト比となるように前記走査線を所定数増加させて走査す
る。
【0019】したがって、映像信号と表示パネルのアス
ペクト比が相違する場合にも、映像信号の走査線数を所
定数増加させることができる構成であるため、表示パネ
ルに最適な映像表示を、小型、低コストなマトリクス表
示装置で実現することができる。
ペクト比が相違する場合にも、映像信号の走査線数を所
定数増加させることができる構成であるため、表示パネ
ルに最適な映像表示を、小型、低コストなマトリクス表
示装置で実現することができる。
【0020】請求項5記載の発明は、請求項4記載のマ
トリクス表示装置において、前記映像信号のアスペクト
比は16:9であり、前記マトリクス表示パネルのアス
ペクト比は4:3であることを特徴としている。
トリクス表示装置において、前記映像信号のアスペクト
比は16:9であり、前記マトリクス表示パネルのアス
ペクト比は4:3であることを特徴としている。
【0021】請求項5記載の発明のマトリクス表示装置
によれば、請求項4記載のマトリクス表示装置におい
て、前記映像信号のアスペクト比は16:9であるが、
前記マトリクス表示パネルのアスペクト比は4:3であ
って相違しており、前記タイミング設定手段は、前記計
数手段による前記走査タイミングの計数値が所定値とな
る毎に、前記映像信号のアスペクト比が4:3となるよ
うに前記走査線を所定数増加させて走査するように走査
タイミングを設定する走査タイミング信号を生成し、前
記走査手段は、前記タイミング設定手段により設定され
る走査タイミング信号に応じて、前記映像信号のアスペ
クト比が4:3となるように前記走査線を所定数増加さ
せて走査する。
によれば、請求項4記載のマトリクス表示装置におい
て、前記映像信号のアスペクト比は16:9であるが、
前記マトリクス表示パネルのアスペクト比は4:3であ
って相違しており、前記タイミング設定手段は、前記計
数手段による前記走査タイミングの計数値が所定値とな
る毎に、前記映像信号のアスペクト比が4:3となるよ
うに前記走査線を所定数増加させて走査するように走査
タイミングを設定する走査タイミング信号を生成し、前
記走査手段は、前記タイミング設定手段により設定され
る走査タイミング信号に応じて、前記映像信号のアスペ
クト比が4:3となるように前記走査線を所定数増加さ
せて走査する。
【0022】したがって、映像信号がいわゆるワイド画
面用の映像信号であり、表示パネルがアスペクト比4:
3の既存の表示パネルである場合にも、映像信号の走査
線数を所定数増加させることができる構成であるため、
アスペクト比16:9のワイド画面用の映像信号の垂直
走査線を4/3倍に伸張して、アスペクト比4:3の表
示パネルに最適な映像表示を、小型、低コストなマトリ
クス表示装置で実現することができる。
面用の映像信号であり、表示パネルがアスペクト比4:
3の既存の表示パネルである場合にも、映像信号の走査
線数を所定数増加させることができる構成であるため、
アスペクト比16:9のワイド画面用の映像信号の垂直
走査線を4/3倍に伸張して、アスペクト比4:3の表
示パネルに最適な映像表示を、小型、低コストなマトリ
クス表示装置で実現することができる。
【0023】請求項6記載の発明は、複数の信号線と複
数の走査線をマトリクス状に配設し、これらの信号線と
走査線の各交差部に表示素子を有するマトリクス表示パ
ネルを駆動する際に、基本クロック信号に基づいて、映
像信号をサンプリングするタイミングを設定するサンプ
リング信号、及び走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じた走
査タイミングで前記複数の走査線を順次走査し、また前
記サンプリング信号に基づいて映像信号をサンプリング
して前記複数の信号線を駆動する信号線駆動信号を生成
して前記各表示素子を駆動するマトリクス表示装置駆動
方法において、前記走査タイミング信号により設定され
る走査タイミングを計数し、この走査タイミングの計数
値が所定値となる毎に前記走査線を任意数増加させて走
査するように当該走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じて所
定走査タイミング毎に前記走査線を任意数増加させて走
査することを特徴としている。
数の走査線をマトリクス状に配設し、これらの信号線と
走査線の各交差部に表示素子を有するマトリクス表示パ
ネルを駆動する際に、基本クロック信号に基づいて、映
像信号をサンプリングするタイミングを設定するサンプ
リング信号、及び走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じた走
査タイミングで前記複数の走査線を順次走査し、また前
記サンプリング信号に基づいて映像信号をサンプリング
して前記複数の信号線を駆動する信号線駆動信号を生成
して前記各表示素子を駆動するマトリクス表示装置駆動
方法において、前記走査タイミング信号により設定され
る走査タイミングを計数し、この走査タイミングの計数
値が所定値となる毎に前記走査線を任意数増加させて走
査するように当該走査タイミングを設定する走査タイミ
ング信号を生成し、この走査タイミング信号に応じて所
定走査タイミング毎に前記走査線を任意数増加させて走
査することを特徴としている。
【0024】請求項6記載の発明のマトリクス表示装置
駆動方法によれば、複数の信号線と複数の走査線をマト
リクス状に配設し、これらの信号線と走査線の各交差部
に表示素子を有するマトリクス表示パネルを駆動する際
に、基本クロック信号に基づいて、映像信号をサンプリ
ングするタイミングを設定するサンプリング信号、及び
走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じた走査タイミングで
前記複数の走査線を順次走査し、また前記サンプリング
信号に基づいて映像信号をサンプリングして前記複数の
信号線を駆動する信号線駆動信号を生成して前記各表示
素子を駆動するマトリクス表示装置駆動方法において、
前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査する。
駆動方法によれば、複数の信号線と複数の走査線をマト
リクス状に配設し、これらの信号線と走査線の各交差部
に表示素子を有するマトリクス表示パネルを駆動する際
に、基本クロック信号に基づいて、映像信号をサンプリ
ングするタイミングを設定するサンプリング信号、及び
走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じた走査タイミングで
前記複数の走査線を順次走査し、また前記サンプリング
信号に基づいて映像信号をサンプリングして前記複数の
信号線を駆動する信号線駆動信号を生成して前記各表示
素子を駆動するマトリクス表示装置駆動方法において、
前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査する。
【0025】請求項7記載の発明は、請求項6記載のマ
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後に前記信号線が駆動され
ない非信号線駆動期間となる毎に、複数の前記走査線を
同時に走査するように前記走査タイミングを設定する走
査タイミング信号を生成し、この走査タイミング信号に
応じて、前記非信号線駆動期間毎に複数の前記走査線を
同時に走査することを特徴としている。
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後に前記信号線が駆動され
ない非信号線駆動期間となる毎に、複数の前記走査線を
同時に走査するように前記走査タイミングを設定する走
査タイミング信号を生成し、この走査タイミング信号に
応じて、前記非信号線駆動期間毎に複数の前記走査線を
同時に走査することを特徴としている。
【0026】請求項7記載の発明のマトリクス表示装置
駆動方法によれば、請求項6記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後に前記信号線が駆動されない非信号線駆動
期間となる毎に、複数の前記走査線を同時に走査するよ
うに前記走査タイミングを設定する走査タイミング信号
を生成し、この走査タイミング信号に応じて、前記非信
号線駆動期間毎に複数の前記走査線を同時に走査する。
駆動方法によれば、請求項6記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後に前記信号線が駆動されない非信号線駆動
期間となる毎に、複数の前記走査線を同時に走査するよ
うに前記走査タイミングを設定する走査タイミング信号
を生成し、この走査タイミング信号に応じて、前記非信
号線駆動期間毎に複数の前記走査線を同時に走査する。
【0027】請求項8記載の発明は、請求項6記載のマ
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後の信号線駆動期間中の所
定のタイミング毎に、複数の前記走査線を順次走査する
ように前記走査タイミングを設定する走査タイミング信
号を生成し、この走査タイミング信号に応じて、前記信
号線駆動期間中の所定のタイミング毎に、複数の前記走
査線を順次走査することを特徴としている。
トリクス表示装置駆動方法において、前記走査タイミン
グの計数値が所定値となった後の信号線駆動期間中の所
定のタイミング毎に、複数の前記走査線を順次走査する
ように前記走査タイミングを設定する走査タイミング信
号を生成し、この走査タイミング信号に応じて、前記信
号線駆動期間中の所定のタイミング毎に、複数の前記走
査線を順次走査することを特徴としている。
【0028】請求項8記載の発明のマトリクス表示装置
駆動方法によれば、請求項6記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後の信号線駆動期間中の所定のタイミング毎
に、複数の前記走査線を順次走査するように前記走査タ
イミングを設定する走査タイミング信号を生成し、この
走査タイミング信号に応じて、前記信号線駆動期間中の
所定のタイミング毎に、複数の前記走査線を順次走査す
る。
駆動方法によれば、請求項6記載のマトリクス表示装置
駆動方法において、前記走査タイミングの計数値が所定
値となった後の信号線駆動期間中の所定のタイミング毎
に、複数の前記走査線を順次走査するように前記走査タ
イミングを設定する走査タイミング信号を生成し、この
走査タイミング信号に応じて、前記信号線駆動期間中の
所定のタイミング毎に、複数の前記走査線を順次走査す
る。
【0029】したがって、本発明の液晶駆動方法をマト
リクス表示装置に採用することにより、画像処理のため
の複雑な演算を行うために複雑で大規模な回路となるデ
コーダを必要としないため、マトリクス表示装置におい
て垂直走査線を伸長する機能を付加する際に、小型、低
コストで実現することができる。
リクス表示装置に採用することにより、画像処理のため
の複雑な演算を行うために複雑で大規模な回路となるデ
コーダを必要としないため、マトリクス表示装置におい
て垂直走査線を伸長する機能を付加する際に、小型、低
コストで実現することができる。
【0030】
【発明の実施の形態】以下、図1〜図11を参照して本
発明に係る液晶表示装置の実施の形態を詳細に説明す
る。
発明に係る液晶表示装置の実施の形態を詳細に説明す
る。
【0031】(第1の実施の形態)前述のようにアスペ
クト比4:3の従来のテレビ受像機でもEDTV−II
の映像を表示することはできるが、画面の左右が切れる
ことなく全て表示されるようにすると、画面の上部と画
面の下部に映像信号がない部分(通常は黒い部分)がで
きてしまう。具体的には、有効水平走査線数約480本
の内、上下で合計120の水平走査期間が垂直無画部
(全く信号がない期間)となり、インタレース走査され
る関係から垂直主画部(信号がある期間)は360本の
半分の180本となってしまう。
クト比4:3の従来のテレビ受像機でもEDTV−II
の映像を表示することはできるが、画面の左右が切れる
ことなく全て表示されるようにすると、画面の上部と画
面の下部に映像信号がない部分(通常は黒い部分)がで
きてしまう。具体的には、有効水平走査線数約480本
の内、上下で合計120の水平走査期間が垂直無画部
(全く信号がない期間)となり、インタレース走査され
る関係から垂直主画部(信号がある期間)は360本の
半分の180本となってしまう。
【0032】垂直無画部をなくし全画面表示をするに
は、この180本の有効水平走査線を間増しして240
本にする必要があるが、本第1の実施の形態の液晶表示
装置1では、走査線3本毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍に伸長し、180本の映像信
号を240本に間増しすることが可能な、液晶表示装置
1について、図1〜図6を参照して詳細に説明する。
は、この180本の有効水平走査線を間増しして240
本にする必要があるが、本第1の実施の形態の液晶表示
装置1では、走査線3本毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍に伸長し、180本の映像信
号を240本に間増しすることが可能な、液晶表示装置
1について、図1〜図6を参照して詳細に説明する。
【0033】まず構成を説明する。
【0034】図1は、液晶表示装置1の概略回路構成図
である。図1において、液晶表示装置1は、液晶パネル
2、ゲートドライバー3、ソースドライバー4、クロマ
インターフェース5、及びコントローラ6等から構成さ
れている。
である。図1において、液晶表示装置1は、液晶パネル
2、ゲートドライバー3、ソースドライバー4、クロマ
インターフェース5、及びコントローラ6等から構成さ
れている。
【0035】図1において、液晶パネル2は、アクティ
ブマトリクス型が採用されており、図示はしないが、基
板上に複数の走査線(ゲートライン)Xnと信号線(ソ
ースライン)Ymがマトリクス状に配置されているとと
もに、これらの走査線Xnと信号線Ymの各交点にはn
チャンネルMOS型のTFT(Thin Film Transistor)
素子等からなるスイッチング素子(以下、TFT素子と
いう)と、そのTFT素子の信号線側に画素電極が接続
されて液晶容量を構成することにより、多数の画素を形
成している。
ブマトリクス型が採用されており、図示はしないが、基
板上に複数の走査線(ゲートライン)Xnと信号線(ソ
ースライン)Ymがマトリクス状に配置されているとと
もに、これらの走査線Xnと信号線Ymの各交点にはn
チャンネルMOS型のTFT(Thin Film Transistor)
素子等からなるスイッチング素子(以下、TFT素子と
いう)と、そのTFT素子の信号線側に画素電極が接続
されて液晶容量を構成することにより、多数の画素を形
成している。
【0036】各TFT素子(図示せず)は、そのゲート
電極がそれぞれ対応する走査線(ゲートライン)Xnに
接続されており、そのソース電極がそれぞれ対応する信
号線(ソースライン)Ymに接続されている。また、各
TFT素子は、そのドレイン電極に液晶容量がそれぞれ
接続されており、液晶容量を構成する他方の電極には、
共通電圧(コモン電圧)の供給されるコモンライン(図
示せず)が接続されている。
電極がそれぞれ対応する走査線(ゲートライン)Xnに
接続されており、そのソース電極がそれぞれ対応する信
号線(ソースライン)Ymに接続されている。また、各
TFT素子は、そのドレイン電極に液晶容量がそれぞれ
接続されており、液晶容量を構成する他方の電極には、
共通電圧(コモン電圧)の供給されるコモンライン(図
示せず)が接続されている。
【0037】そして、液晶パネル2では、ゲートドライ
バー3及びソースドライバー4によって順次選択された
各TFT素子に形成された各画素毎の液晶容量に画像デ
ータに対応するドレイン電圧(信号線駆動電圧)が印加
されて、その電荷が保持されることにより、映像が表示
される。
バー3及びソースドライバー4によって順次選択された
各TFT素子に形成された各画素毎の液晶容量に画像デ
ータに対応するドレイン電圧(信号線駆動電圧)が印加
されて、その電荷が保持されることにより、映像が表示
される。
【0038】ゲートドライバー3は、図2に示すよう
に、シフトレジスタ及びゲート回路等から構成されてお
り、コントローラ6から入力される垂直駆動制御信号に
基づいて、ゲート電圧(走査駆動電圧)を生成し、液晶
パネル2内の所定の走査線Xnに印加して選択駆動す
る。
に、シフトレジスタ及びゲート回路等から構成されてお
り、コントローラ6から入力される垂直駆動制御信号に
基づいて、ゲート電圧(走査駆動電圧)を生成し、液晶
パネル2内の所定の走査線Xnに印加して選択駆動す
る。
【0039】ゲートドライバー3の回路構成例を示す図
2において、ゲートドライバー3は、反転コンパレータ
回路31、反転ゲート回路32、フリップフロップ3
3、nビットシフトレジスタ34、ANDゲート回路3
5、及び出力バッファ回路36により構成されている。
2において、ゲートドライバー3は、反転コンパレータ
回路31、反転ゲート回路32、フリップフロップ3
3、nビットシフトレジスタ34、ANDゲート回路3
5、及び出力バッファ回路36により構成されている。
【0040】反転コンパレータ回路31は、非反転入力
端子(+)に入力されるゲート電圧を基準電圧として、
反転入力端子に入力されるゲートスタート信号GSR
T、ゲートパルスクロック信号GPCK、ゲート出力リ
セット信号GRESの入力電圧が基準電圧を超えたとき
に、反転信号を出力する。
端子(+)に入力されるゲート電圧を基準電圧として、
反転入力端子に入力されるゲートスタート信号GSR
T、ゲートパルスクロック信号GPCK、ゲート出力リ
セット信号GRESの入力電圧が基準電圧を超えたとき
に、反転信号を出力する。
【0041】反転ゲート回路32は、反転コンパレータ
回路31から入力される信号を更に反転して反転コンパ
レータ回路31に入力された信号と同位相の信号にして
出力する。
回路31から入力される信号を更に反転して反転コンパ
レータ回路31に入力された信号と同位相の信号にして
出力する。
【0042】フリップフロップ33は、クロック端子C
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力する。
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力する。
【0043】nビットシフトレジスタ34は、フリップ
フロップ33から入力される走査スタート信号STの走
査スタートタイミングに基づいてゲート電極駆動信号の
生成を開始し、反転ゲート回路32から入力される走査
シフトクロック信号CKのシフトクロックタイミングに
基づいて、生成したゲート電極駆動信号の内部のシフト
タイミングを制御してANDゲート回路35に対して順
次出力する。
フロップ33から入力される走査スタート信号STの走
査スタートタイミングに基づいてゲート電極駆動信号の
生成を開始し、反転ゲート回路32から入力される走査
シフトクロック信号CKのシフトクロックタイミングに
基づいて、生成したゲート電極駆動信号の内部のシフト
タイミングを制御してANDゲート回路35に対して順
次出力する。
【0044】ANDゲート回路35は、nビットシフト
レジスタ34から入力されるゲート電極駆動信号と、反
転ゲート回路32から入力されるゲート出力リセット信
号RESとの論理和をとって出力する回路である。した
がって、ANDゲート回路35は、ゲート出力リセット
信号RESがHigh信号のときは、ゲート電極駆動信
号を出力バッファ回路36に対して出力し、ゲート出力
リセット信号RESがLow信号のときは、ゲート電極
駆動信号の出力を停止する。
レジスタ34から入力されるゲート電極駆動信号と、反
転ゲート回路32から入力されるゲート出力リセット信
号RESとの論理和をとって出力する回路である。した
がって、ANDゲート回路35は、ゲート出力リセット
信号RESがHigh信号のときは、ゲート電極駆動信
号を出力バッファ回路36に対して出力し、ゲート出力
リセット信号RESがLow信号のときは、ゲート電極
駆動信号の出力を停止する。
【0045】出力バッファ回路36は、ANDゲート回
路35から入力されるゲート電極駆動信号の波形を整形
して液晶パネル2内のゲート電極X1〜Xnに出力し
て、ゲート電極X1〜Xnを駆動する。
路35から入力されるゲート電極駆動信号の波形を整形
して液晶パネル2内のゲート電極X1〜Xnに出力し
て、ゲート電極X1〜Xnを駆動する。
【0046】ソースドライバー4は、コントローラ6か
ら入力される制御信号の制御タイミングにより液晶パネ
ル2内の所定数の信号電極を順次選択駆動し、クロマイ
ンターフェース5から反転入力される画像データを、順
次選択した信号電極に転送して各TFTに接続された液
晶表示素子に映像信号に応じた電荷を蓄積させて、映像
を表示する。
ら入力される制御信号の制御タイミングにより液晶パネ
ル2内の所定数の信号電極を順次選択駆動し、クロマイ
ンターフェース5から反転入力される画像データを、順
次選択した信号電極に転送して各TFTに接続された液
晶表示素子に映像信号に応じた電荷を蓄積させて、映像
を表示する。
【0047】クロマインターフェース5は、入力された
映像信号から複合同期信号CSYNCを分離して、コン
トローラ6に出力すると同時に、該入力された映像信号
をR,G,Bの各信号に分離して反転し、映像表示用の
画像データとして、コントローラ6から入力された水平
同期信号に基づいたタイミングで、ソースドライバー4
に対して出力する。
映像信号から複合同期信号CSYNCを分離して、コン
トローラ6に出力すると同時に、該入力された映像信号
をR,G,Bの各信号に分離して反転し、映像表示用の
画像データとして、コントローラ6から入力された水平
同期信号に基づいたタイミングで、ソースドライバー4
に対して出力する。
【0048】コントローラ6は、クロマインターフェー
ス5から入力される複合同期信号CSYNCに基づい
て、水平同期信号を生成してクロマインターフェース5
に対して出力し、また、前記複合同期信号CSYNCに
基づいて、ゲートドライバー3、及びソースドライバー
4を駆動制御するための、ゲートパルスクロック信号G
PCK、ゲート出力リセット信号GRES、ゲートスタ
ート信号GSRT等の各種制御信号を生成して、ゲート
ドライバー3、及びソースドライバー4に対して出力す
る。
ス5から入力される複合同期信号CSYNCに基づい
て、水平同期信号を生成してクロマインターフェース5
に対して出力し、また、前記複合同期信号CSYNCに
基づいて、ゲートドライバー3、及びソースドライバー
4を駆動制御するための、ゲートパルスクロック信号G
PCK、ゲート出力リセット信号GRES、ゲートスタ
ート信号GSRT等の各種制御信号を生成して、ゲート
ドライバー3、及びソースドライバー4に対して出力す
る。
【0049】このコントローラ6の内部回路の内、ゲー
トパルスクロック信号GPCK、ゲート出力リセット信
号GRES、及びゲートスタート信号GSRTの生成に
係わる部分の回路構成例を図3に示す。図3において、
コントローラ6は、立ち下がり同期式カウンタ61、水
平デコーダ62、セレクタ回路63、JKフリップフロ
ップ64、フリップフロップ65、66、カウンタ回路
67、リセット回路68、JKフリップフロップ69、
ANDゲート70、フリップフロップ71、72、OR
ゲート73、74、非同期式カウンタ75、垂直デコー
ダ76、及びフリップフロップ77、78等によって構
成されている。以下に、コントローラ6を構成する内部
回路の内、ゲートパルスクロック信号GPCK、ゲート
出力リセット信号GRES、及びゲートスタート信号G
SRTの生成に係わる部分の各回路について説明する。
トパルスクロック信号GPCK、ゲート出力リセット信
号GRES、及びゲートスタート信号GSRTの生成に
係わる部分の回路構成例を図3に示す。図3において、
コントローラ6は、立ち下がり同期式カウンタ61、水
平デコーダ62、セレクタ回路63、JKフリップフロ
ップ64、フリップフロップ65、66、カウンタ回路
67、リセット回路68、JKフリップフロップ69、
ANDゲート70、フリップフロップ71、72、OR
ゲート73、74、非同期式カウンタ75、垂直デコー
ダ76、及びフリップフロップ77、78等によって構
成されている。以下に、コントローラ6を構成する内部
回路の内、ゲートパルスクロック信号GPCK、ゲート
出力リセット信号GRES、及びゲートスタート信号G
SRTの生成に係わる部分の各回路について説明する。
【0050】立ち下がり同期式カウンタ61は、クロッ
ク端子Clockに入力されるクロック反転信号CKB
によってカウント動作を行い、当該カウント値を水平デ
コーダ62に対して出力することによって、水平デコー
ダ62を制御する。
ク端子Clockに入力されるクロック反転信号CKB
によってカウント動作を行い、当該カウント値を水平デ
コーダ62に対して出力することによって、水平デコー
ダ62を制御する。
【0051】水平デコーダ62は、立ち下がり同期式カ
ウンタ61から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ62
は、ゲートパルスクロック信号GPCKを生成するため
の、GPCK生成信号gpck1s、gpck1r、g
pck2s、及びgpck2rをセレクタ回路63に対
して出力し、ゲート出力リセット信号GRESを生成す
るための、GRES生成信号gress、及びgres
rをJKフリップフロップ64に対して出力し、ゲート
スタート信号GSRTを生成するための、GSRT生成
信号gsrts、及びgsrtrをJKフリップフロッ
プ69に対して出力する。また、水平デコーダ62は、
パルス信号P100Hを、フリップフロップ65を介し
て立ち下がり同期式カウンタ61のリセット端子Res
et、カウンタ回路67、及びORゲート73に対して
出力し、パルス信号P25Hを、フリップフロップ66
を介してリセット回路68、及びORゲート74に対し
て出力し、パルス信号P75Hを、フリップフロップ7
1を介してORゲート74に対して出力し、パルス信号
P50Hを、フリップフロップ72を介してリセット回
路68、ORゲート73、及びフリップフロップ78に
対して出力する。ここで、パルス信号P100Hは、水
平同期信号のタイミングに合わせて出力されるパルスで
あり、パルス信号P25Hは、パルス信号P100Hに
対して、1H(1水平期間:約63.5μsec)を4
等分した時間(約15.9μsec)だけ遅れて出力さ
れるパルスである(図5参照)。パルス信号P50H
は、パルス信号P25Hから更に約15.9μsec遅
れて出力されるパルスであり、パルス信号P75Hは、
パルス信号P50Hから更に約15.9μsec遅れて
出力されるパルスである(図5参照)。
ウンタ61から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ62
は、ゲートパルスクロック信号GPCKを生成するため
の、GPCK生成信号gpck1s、gpck1r、g
pck2s、及びgpck2rをセレクタ回路63に対
して出力し、ゲート出力リセット信号GRESを生成す
るための、GRES生成信号gress、及びgres
rをJKフリップフロップ64に対して出力し、ゲート
スタート信号GSRTを生成するための、GSRT生成
信号gsrts、及びgsrtrをJKフリップフロッ
プ69に対して出力する。また、水平デコーダ62は、
パルス信号P100Hを、フリップフロップ65を介し
て立ち下がり同期式カウンタ61のリセット端子Res
et、カウンタ回路67、及びORゲート73に対して
出力し、パルス信号P25Hを、フリップフロップ66
を介してリセット回路68、及びORゲート74に対し
て出力し、パルス信号P75Hを、フリップフロップ7
1を介してORゲート74に対して出力し、パルス信号
P50Hを、フリップフロップ72を介してリセット回
路68、ORゲート73、及びフリップフロップ78に
対して出力する。ここで、パルス信号P100Hは、水
平同期信号のタイミングに合わせて出力されるパルスで
あり、パルス信号P25Hは、パルス信号P100Hに
対して、1H(1水平期間:約63.5μsec)を4
等分した時間(約15.9μsec)だけ遅れて出力さ
れるパルスである(図5参照)。パルス信号P50H
は、パルス信号P25Hから更に約15.9μsec遅
れて出力されるパルスであり、パルス信号P75Hは、
パルス信号P50Hから更に約15.9μsec遅れて
出力されるパルスである(図5参照)。
【0052】セレクタ回路63は、JKフリップフロッ
プ631、JKフリップフロップ632、及びセレクタ
633によって構成されており、水平デコーダ62から
入力されるGPCK生成信号gpck1s、gpck1
r、gpck2s、及びgpck2rに基づいて生成し
たゲートパルスクロック信号GPCKをゲートドライバ
ー3に対して出力する。セレクタ回路63のゲートパル
スクロック信号GPCK生成動作は、以下に説明する各
回路によるものである。
プ631、JKフリップフロップ632、及びセレクタ
633によって構成されており、水平デコーダ62から
入力されるGPCK生成信号gpck1s、gpck1
r、gpck2s、及びgpck2rに基づいて生成し
たゲートパルスクロック信号GPCKをゲートドライバ
ー3に対して出力する。セレクタ回路63のゲートパル
スクロック信号GPCK生成動作は、以下に説明する各
回路によるものである。
【0053】JKフリップフロップ631は、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ62から端子Jに入力された
GPCK生成信号gpck1s、及び端子Kに入力され
たGPCK生成信号gpck1rに基づいて、GPCK
生成信号gpck1(図5参照)を生成して端子Xから
セレクタ633の入力端子Aに対して出力する。
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ62から端子Jに入力された
GPCK生成信号gpck1s、及び端子Kに入力され
たGPCK生成信号gpck1rに基づいて、GPCK
生成信号gpck1(図5参照)を生成して端子Xから
セレクタ633の入力端子Aに対して出力する。
【0054】JKフリップフロップ632は、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ62から端子Jに入力された
GPCK生成信号gpck2s、及び端子Kに入力され
たGPCK生成信号gpck2rに基づいて、GPCK
生成信号gpck2(図5参照)を生成して端子Xから
セレクタ633の入力端子Bに対して出力する。
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ62から端子Jに入力された
GPCK生成信号gpck2s、及び端子Kに入力され
たGPCK生成信号gpck2rに基づいて、GPCK
生成信号gpck2(図5参照)を生成して端子Xから
セレクタ633の入力端子Bに対して出力する。
【0055】セレクタ633は、図4に示すようにAN
Dゲート633a、ANDゲート633b、反転ゲート
633c、及びORゲート633dによって構成されて
いる。セレクタ633は、カウンタ回路67からセレク
ト端子Sに入力されるセレクト信号がLow信号である
ときは、該Low信号を反転ゲート633cによって反
転して、High信号としてANDゲート633aの一
方の入力とし、また、前記セレクト信号であるLow信
号をANDゲート633bの一方の入力とすることによ
り、入力端子Aに入力されるGPCK生成信号gpck
1を、ORゲート633dを介して、出力端子Xからゲ
ートパルスクロック信号GPCKとして、ゲートドライ
バー3に対して出力する。また、セレクタ633は、カ
ウンタ回路67からセレクト端子Sに入力されるセレク
ト信号がHigh信号であるときは、該High信号を
反転ゲート633cによって反転して、Low信号とし
てANDゲート633aの一方の入力とし、また、前記
セレクト信号であるHigh信号をANDゲート633
bの一方の入力とすることにより、入力端子Bに入力さ
れるGPCK生成信号gpck2を、ORゲート633
dを介して、出力端子Xからゲートパルスクロック信号
GPCKとして、ゲートドライバー3に対して出力す
る。
Dゲート633a、ANDゲート633b、反転ゲート
633c、及びORゲート633dによって構成されて
いる。セレクタ633は、カウンタ回路67からセレク
ト端子Sに入力されるセレクト信号がLow信号である
ときは、該Low信号を反転ゲート633cによって反
転して、High信号としてANDゲート633aの一
方の入力とし、また、前記セレクト信号であるLow信
号をANDゲート633bの一方の入力とすることによ
り、入力端子Aに入力されるGPCK生成信号gpck
1を、ORゲート633dを介して、出力端子Xからゲ
ートパルスクロック信号GPCKとして、ゲートドライ
バー3に対して出力する。また、セレクタ633は、カ
ウンタ回路67からセレクト端子Sに入力されるセレク
ト信号がHigh信号であるときは、該High信号を
反転ゲート633cによって反転して、Low信号とし
てANDゲート633aの一方の入力とし、また、前記
セレクト信号であるHigh信号をANDゲート633
bの一方の入力とすることにより、入力端子Bに入力さ
れるGPCK生成信号gpck2を、ORゲート633
dを介して、出力端子Xからゲートパルスクロック信号
GPCKとして、ゲートドライバー3に対して出力す
る。
【0056】以上が、セレクタ回路63のゲートパルス
クロック信号GPCK生成動作を担う各回路についての
説明である。
クロック信号GPCK生成動作を担う各回路についての
説明である。
【0057】JKフリップフロップ64は、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グの下で、水平デコーダ62から端子Jに入力されたG
RES生成信号gress、及び端子Kに入力されたG
RES生成信号gresrに基づいて、ゲート出力リセ
ット信号GRES(図5参照)を生成して端子Xからゲ
ートドライバー3に対して出力する。
子CKに入力されるクロック反転信号CKBのタイミン
グの下で、水平デコーダ62から端子Jに入力されたG
RES生成信号gress、及び端子Kに入力されたG
RES生成信号gresrに基づいて、ゲート出力リセ
ット信号GRES(図5参照)を生成して端子Xからゲ
ートドライバー3に対して出力する。
【0058】フリップフロップ65は、水平デコーダ6
2から入力されるパルス信号P100Hをラッチして、
クロック端子CKに入力されるクロック反転信号CKB
のタイミングに合わせてカウンタ回路67に対して出力
する。フリップフロップ66は、水平デコーダ62から
入力されるパルス信号P25Hをラッチして、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングに合わせてリセット回路68に対して出力する。
2から入力されるパルス信号P100Hをラッチして、
クロック端子CKに入力されるクロック反転信号CKB
のタイミングに合わせてカウンタ回路67に対して出力
する。フリップフロップ66は、水平デコーダ62から
入力されるパルス信号P25Hをラッチして、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングに合わせてリセット回路68に対して出力する。
【0059】カウンタ回路67は、NORラッチ67
1、NORラッチ672、及びANDゲート673によ
って構成される2bitバイナリカウンタであり、フリ
ップフロップ65から入力されるパルス信号P100H
をカウントし、該カウント値が”3”になると、Hig
h信号をセレクタ回路63、及びリセット回路68に対
して出力する。この、カウンタ回路67の、パルス信号
P100Hカウント動作は、以下に説明する各回路によ
るものである。
1、NORラッチ672、及びANDゲート673によ
って構成される2bitバイナリカウンタであり、フリ
ップフロップ65から入力されるパルス信号P100H
をカウントし、該カウント値が”3”になると、Hig
h信号をセレクタ回路63、及びリセット回路68に対
して出力する。この、カウンタ回路67の、パルス信号
P100Hカウント動作は、以下に説明する各回路によ
るものである。
【0060】NORラッチ671は、フリップフロップ
65から1発目のパルス信号P100Hが入力される
と、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とし、更に、2発
目のパルス信号P100Hが入力されると、該2発目の
パルス信号P100Hの立ち下がりエッジで出力端子X
の出力をLow信号とする。この、NORラッチ671
の出力端子Xから出力される信号がHigh信号からL
ow信号となる立ち下がりエッジで、NORラッチ67
2は、出力端子Xの出力をHigh信号とする。更に、
NORラッチ671に、フリップフロップ65から3発
目のパルス信号P100Hが入力されると、NORラッ
チ671は、出力端子Xの出力を再びHigh信号とす
る。該3発目のパルス信号P100Hをうけた時点で、
NORラッチ671、及びNORラッチ672の出力端
子Xから出力される信号はともにHigh信号となって
おり、ANDゲート673の2つの入力端子には、とも
にHigh信号が入力されることとなる。したがって、
ANDゲート673から出力される信号は、フリップフ
ロップ65から入力されるパルス信号P100Hが、3
発カウントされるとHigh信号となる。
65から1発目のパルス信号P100Hが入力される
と、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とし、更に、2発
目のパルス信号P100Hが入力されると、該2発目の
パルス信号P100Hの立ち下がりエッジで出力端子X
の出力をLow信号とする。この、NORラッチ671
の出力端子Xから出力される信号がHigh信号からL
ow信号となる立ち下がりエッジで、NORラッチ67
2は、出力端子Xの出力をHigh信号とする。更に、
NORラッチ671に、フリップフロップ65から3発
目のパルス信号P100Hが入力されると、NORラッ
チ671は、出力端子Xの出力を再びHigh信号とす
る。該3発目のパルス信号P100Hをうけた時点で、
NORラッチ671、及びNORラッチ672の出力端
子Xから出力される信号はともにHigh信号となって
おり、ANDゲート673の2つの入力端子には、とも
にHigh信号が入力されることとなる。したがって、
ANDゲート673から出力される信号は、フリップフ
ロップ65から入力されるパルス信号P100Hが、3
発カウントされるとHigh信号となる。
【0061】以上が、カウンタ回路67のパルス信号P
100Hカウント動作を担う各回路についての説明であ
る。
100Hカウント動作を担う各回路についての説明であ
る。
【0062】リセット回路68は、フリップフロップ6
81、反転ゲート682、フリップフロップ683、及
びANDゲート684によって構成されており、カウン
タ回路67から入力されるHigh信号、フリップフロ
ップ66を介して水平デコーダ62から入力されるパル
ス信号P25H、及びフリップフロップ72を介して水
平デコーダ62から入力されるパルス信号P50Hに基
づいて、リセット信号(High信号)をカウンタ回路
67のリセット端子Rに対して出力する。リセット回路
68の、カウンタ回路67リセット動作は、以下に説明
する各回路によるものである。
81、反転ゲート682、フリップフロップ683、及
びANDゲート684によって構成されており、カウン
タ回路67から入力されるHigh信号、フリップフロ
ップ66を介して水平デコーダ62から入力されるパル
ス信号P25H、及びフリップフロップ72を介して水
平デコーダ62から入力されるパルス信号P50Hに基
づいて、リセット信号(High信号)をカウンタ回路
67のリセット端子Rに対して出力する。リセット回路
68の、カウンタ回路67リセット動作は、以下に説明
する各回路によるものである。
【0063】カウンタ回路67によるパルス信号P10
0Hのカウント値が、”3”となっていないときは、A
NDゲート673からリセット回路68に入力される信
号は、Low信号であり、フリップフロップ681は、
該Low信号を内部にラッチして、クロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力し、反転ゲー
ト682は、該Low信号を反転して、High信号と
してフリップフロップ683に対して出力し、フリップ
フロップ683は、該High信号を内部にラッチし
て、クロック端子CKに入力されるパルス信号P50H
のタイミングでANDゲート684の他方の入力端子に
対して出力する。
0Hのカウント値が、”3”となっていないときは、A
NDゲート673からリセット回路68に入力される信
号は、Low信号であり、フリップフロップ681は、
該Low信号を内部にラッチして、クロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力し、反転ゲー
ト682は、該Low信号を反転して、High信号と
してフリップフロップ683に対して出力し、フリップ
フロップ683は、該High信号を内部にラッチし
て、クロック端子CKに入力されるパルス信号P50H
のタイミングでANDゲート684の他方の入力端子に
対して出力する。
【0064】カウンタ回路67によるパルス信号P10
0Hのカウント値が、”3”となり、ANDゲート67
3からリセット回路68に入力される信号が、High
信号となると、フリップフロップ681は、該High
信号を内部にラッチし、反転ゲート682は、該Hig
h信号を反転して、Low信号としてフリップフロップ
683に対して出力し、フリップフロップ683は、該
Low信号を内部にラッチする。このとき、フリップフ
ロップ683からANDゲート684の一方の端子に入
力される信号は、High信号となっており、フリップ
フロップ681からANDゲート684の他方の端子に
入力される信号は、Low信号となっているので、AN
Dゲート684からカウンタ回路67のリセット端子R
に対して出力される信号はLow信号である。
0Hのカウント値が、”3”となり、ANDゲート67
3からリセット回路68に入力される信号が、High
信号となると、フリップフロップ681は、該High
信号を内部にラッチし、反転ゲート682は、該Hig
h信号を反転して、Low信号としてフリップフロップ
683に対して出力し、フリップフロップ683は、該
Low信号を内部にラッチする。このとき、フリップフ
ロップ683からANDゲート684の一方の端子に入
力される信号は、High信号となっており、フリップ
フロップ681からANDゲート684の他方の端子に
入力される信号は、Low信号となっているので、AN
Dゲート684からカウンタ回路67のリセット端子R
に対して出力される信号はLow信号である。
【0065】そして、前記カウンタ回路67から入力さ
れるHigh信号の、約15.9μsec後に、フリッ
プフロップ66からフリップフロップ681のクロック
端子CKにパルス信号P25Hが入力されると、該パル
ス信号P25Hの立ち下がりエッジで、フリップフロッ
プ681は、出力端子XからANDゲート684の一方
の入力端子に対して前記内部にラッチしたHigh信号
を出力する。このとき、ANDゲート684は、前記フ
リップフロップ683から入力されるHigh信号、及
び前記フリップフロップ681から入力されるHigh
信号をうけて、リセット信号としてHigh信号をカウ
ンタ回路67のリセット端子Rに対して出力し、カウン
タ回路67のカウント値をリセットする。
れるHigh信号の、約15.9μsec後に、フリッ
プフロップ66からフリップフロップ681のクロック
端子CKにパルス信号P25Hが入力されると、該パル
ス信号P25Hの立ち下がりエッジで、フリップフロッ
プ681は、出力端子XからANDゲート684の一方
の入力端子に対して前記内部にラッチしたHigh信号
を出力する。このとき、ANDゲート684は、前記フ
リップフロップ683から入力されるHigh信号、及
び前記フリップフロップ681から入力されるHigh
信号をうけて、リセット信号としてHigh信号をカウ
ンタ回路67のリセット端子Rに対して出力し、カウン
タ回路67のカウント値をリセットする。
【0066】更に、パルス信号P25Hの約15.9μ
sec後に、フリップフロップ683のクロック端子C
Kにパルス信号P50Hが入力されると、該パルス信号
P50Hの立ち下がりエッジで、フリップフロップ68
3は、出力端子XからANDゲート684の一方の入力
端子に対して前記内部にラッチしたLow信号を出力す
る。該Low信号を受けて、ANDゲート684は、L
ow信号をカウンタ回路67のリセット端子Rに対して
出力し、カウンタ回路67のリセットを解除する。
sec後に、フリップフロップ683のクロック端子C
Kにパルス信号P50Hが入力されると、該パルス信号
P50Hの立ち下がりエッジで、フリップフロップ68
3は、出力端子XからANDゲート684の一方の入力
端子に対して前記内部にラッチしたLow信号を出力す
る。該Low信号を受けて、ANDゲート684は、L
ow信号をカウンタ回路67のリセット端子Rに対して
出力し、カウンタ回路67のリセットを解除する。
【0067】以上が、リセット回路68の、カウンタ回
路67リセット動作を担う各回路についての説明であ
る。
路67リセット動作を担う各回路についての説明であ
る。
【0068】JKフリップフロップ69は、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グの下で、水平デコーダ62から端子Jに入力されたG
SRT生成信号gsrts、及び端子Kに入力されたG
SRT生成信号gsrtrに基づいて、GSRT生成信
号gsrt(図5参照)を生成して端子XからANDゲ
ート70に対して出力する。ANDゲート70は、JK
フリップフロップ69から入力されるGSRT生成信号
gsrtと、フリップフロップ78から入力される垂直
同期ゲートスタート信号VGSRTのAND演算を行っ
てゲートスタート信号GSRTを生成して、ゲートドラ
イバー3に対して出力する。
子CKに入力されるクロック反転信号CKBのタイミン
グの下で、水平デコーダ62から端子Jに入力されたG
SRT生成信号gsrts、及び端子Kに入力されたG
SRT生成信号gsrtrに基づいて、GSRT生成信
号gsrt(図5参照)を生成して端子XからANDゲ
ート70に対して出力する。ANDゲート70は、JK
フリップフロップ69から入力されるGSRT生成信号
gsrtと、フリップフロップ78から入力される垂直
同期ゲートスタート信号VGSRTのAND演算を行っ
てゲートスタート信号GSRTを生成して、ゲートドラ
イバー3に対して出力する。
【0069】フリップフロップ71は、水平デコーダ6
2から入力されるパルス信号P75Hをラッチして、ク
ロック端子CKに入力されるクロック反転信号CKBの
タイミングに合わせてORゲート74に対して出力す
る。フリップフロップ72は、水平デコーダ62から入
力されるパルス信号P50Hをラッチして、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グに合わせてリセット回路68、ORゲート73、及び
フリップフロップ78のクロック端子CKに対して出力
する。
2から入力されるパルス信号P75Hをラッチして、ク
ロック端子CKに入力されるクロック反転信号CKBの
タイミングに合わせてORゲート74に対して出力す
る。フリップフロップ72は、水平デコーダ62から入
力されるパルス信号P50Hをラッチして、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グに合わせてリセット回路68、ORゲート73、及び
フリップフロップ78のクロック端子CKに対して出力
する。
【0070】ORゲート73は、フリップフロップ65
を介して入力されたパルス信号P100H、及びフリッ
プフロップ72を介して入力されたパルス信号P50H
を入力として、OR演算を行い、非同期式カウンタ75
に対して出力する。ORゲート74は、フリップフロッ
プ66を介して入力されたパルス信号P25H、及びフ
リップフロップ71を介して入力されたパルス信号P7
5Hを入力として、OR演算を行い、フリップフロップ
77のクロック端子CKに対して出力する。
を介して入力されたパルス信号P100H、及びフリッ
プフロップ72を介して入力されたパルス信号P50H
を入力として、OR演算を行い、非同期式カウンタ75
に対して出力する。ORゲート74は、フリップフロッ
プ66を介して入力されたパルス信号P25H、及びフ
リップフロップ71を介して入力されたパルス信号P7
5Hを入力として、OR演算を行い、フリップフロップ
77のクロック端子CKに対して出力する。
【0071】非同期式カウンタ75は、ORゲート73
を介してクロック端子に入力されるパルス信号P50
H、及びパルス信号P100Hによってカウント動作を
行い、当該カウント値を垂直デコーダ76に対して出力
することによって、垂直デコーダ76を制御する。
を介してクロック端子に入力されるパルス信号P50
H、及びパルス信号P100Hによってカウント動作を
行い、当該カウント値を垂直デコーダ76に対して出力
することによって、垂直デコーダ76を制御する。
【0072】垂直デコーダ76は、非同期式カウンタ7
5から入力された前記カウント値に従って、垂直同期ゲ
ートスタート信号VGSRTを生成するための、VGS
RT生成信号vgsrtをフリップフロップ77に対し
て出力する。
5から入力された前記カウント値に従って、垂直同期ゲ
ートスタート信号VGSRTを生成するための、VGS
RT生成信号vgsrtをフリップフロップ77に対し
て出力する。
【0073】フリップフロップ77は、垂直デコーダ7
6から入力されたVGSRT生成信号vgsrtを内部
にラッチして、ORゲート74を介してクロック端子C
Kに入力されるパルス信号P25H、及びパルス信号P
75Hのタイミングに従ってフリップフロップ78に対
して出力する。フリップフロップ78は、フリップフロ
ップ77から入力されたVGSRT生成信号vgsrt
を内部にラッチして、フリップフロップ72を介してク
ロック端子CKに入力されたパルス信号P50Hのタイ
ミングに従って、垂直同期ゲートスタート信号VGSR
T(図5参照)としてANDゲート70に対して出力す
る。
6から入力されたVGSRT生成信号vgsrtを内部
にラッチして、ORゲート74を介してクロック端子C
Kに入力されるパルス信号P25H、及びパルス信号P
75Hのタイミングに従ってフリップフロップ78に対
して出力する。フリップフロップ78は、フリップフロ
ップ77から入力されたVGSRT生成信号vgsrt
を内部にラッチして、フリップフロップ72を介してク
ロック端子CKに入力されたパルス信号P50Hのタイ
ミングに従って、垂直同期ゲートスタート信号VGSR
T(図5参照)としてANDゲート70に対して出力す
る。
【0074】以上が、コントローラ6を構成する内部回
路の内、ゲートパルスクロック信号GPCK、ゲート出
力リセット信号GRES、及びゲートスタート信号GS
RTの生成に係わる部分の各回路についての説明であ
る。このコントローラ6内部のカウンタ回路67、及び
リセット回路68によって繰り返し生成され、セレクタ
回路63のセレクト端子Sに入力されるセレクト信号に
よって、図6のタイムチャートに示すようなタイミング
で、ゲートパルスクロック信号GPCKが、ゲートドラ
イバー3に対して出力されることとなり、一定の間隔で
同じラインを2本表示する当該ゲートパルスクロック信
号GPCKのタイミングで、ゲートドライバー3が制御
されることにより、垂直走査線を4/3倍に伸長するこ
とができる構成となっている。
路の内、ゲートパルスクロック信号GPCK、ゲート出
力リセット信号GRES、及びゲートスタート信号GS
RTの生成に係わる部分の各回路についての説明であ
る。このコントローラ6内部のカウンタ回路67、及び
リセット回路68によって繰り返し生成され、セレクタ
回路63のセレクト端子Sに入力されるセレクト信号に
よって、図6のタイムチャートに示すようなタイミング
で、ゲートパルスクロック信号GPCKが、ゲートドラ
イバー3に対して出力されることとなり、一定の間隔で
同じラインを2本表示する当該ゲートパルスクロック信
号GPCKのタイミングで、ゲートドライバー3が制御
されることにより、垂直走査線を4/3倍に伸長するこ
とができる構成となっている。
【0075】以下に、垂直走査線を4/3倍に伸長する
液晶表示装置1の動作を説明する。まず、垂直走査線を
4/3倍に伸長するために、3発のゲートパルスクロッ
ク信号GPCK毎に1発のゲートパルスクロック信号G
PCKを間増しする、コントローラ6の動作について説
明する。
液晶表示装置1の動作を説明する。まず、垂直走査線を
4/3倍に伸長するために、3発のゲートパルスクロッ
ク信号GPCK毎に1発のゲートパルスクロック信号G
PCKを間増しする、コントローラ6の動作について説
明する。
【0076】映像信号がクロマインターフェース5に入
力されると、該入力された映像信号から複合同期信号C
SYNCが分離され、コントローラ6に出力されると同
時に、該入力された映像信号がR,G,Bの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ6から入力された水平同期信号に
基づいたタイミングで、ソースドライバー4に対して出
力される。
力されると、該入力された映像信号から複合同期信号C
SYNCが分離され、コントローラ6に出力されると同
時に、該入力された映像信号がR,G,Bの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ6から入力された水平同期信号に
基づいたタイミングで、ソースドライバー4に対して出
力される。
【0077】複合同期信号CSYNCが、コントローラ
6に入力されると、該複合同期信号CSYNC、及び立
ち下がり同期式カウンタ61がクロック端子Clock
に入力されるクロック反転信号CKBによってカウント
動作を行い、水平デコーダ62に対して出力するカウン
ト値によって、水平デコーダ62が制御される。
6に入力されると、該複合同期信号CSYNC、及び立
ち下がり同期式カウンタ61がクロック端子Clock
に入力されるクロック反転信号CKBによってカウント
動作を行い、水平デコーダ62に対して出力するカウン
ト値によって、水平デコーダ62が制御される。
【0078】すなわち、水平デコーダ62によって、ゲ
ートパルスクロック信号GPCKを生成するための、G
PCK生成信号gpck1s、gpck1r、gpck
2s、及びgpck2rがセレクタ回路63に対して出
力され、ゲート出力リセット信号GRESを生成するた
めの、GRES生成信号gress、及びgresrが
JKフリップフロップ64に対して出力され、ゲートス
タート信号GSRTを生成するための、GSRT生成信
号gsrts、及びgsrtrがJKフリップフロップ
69に対して出力される。また、水平デコーダ62によ
って、パルス信号P100Hがフリップフロップ65を
介して、立ち下がり同期式カウンタ61のリセット端子
Reset、カウンタ回路67、及びORゲート73に
対して出力され、パルス信号P25Hがフリップフロッ
プ66を介して、リセット回路68、及びORゲート7
4に対して出力され、パルス信号P75Hがフリップフ
ロップ71を介して、ORゲート74に対して出力さ
れ、パルス信号P50Hがフリップフロップ72を介し
て、リセット回路68、ORゲート73、及びフリップ
フロップ78に対して出力される。
ートパルスクロック信号GPCKを生成するための、G
PCK生成信号gpck1s、gpck1r、gpck
2s、及びgpck2rがセレクタ回路63に対して出
力され、ゲート出力リセット信号GRESを生成するた
めの、GRES生成信号gress、及びgresrが
JKフリップフロップ64に対して出力され、ゲートス
タート信号GSRTを生成するための、GSRT生成信
号gsrts、及びgsrtrがJKフリップフロップ
69に対して出力される。また、水平デコーダ62によ
って、パルス信号P100Hがフリップフロップ65を
介して、立ち下がり同期式カウンタ61のリセット端子
Reset、カウンタ回路67、及びORゲート73に
対して出力され、パルス信号P25Hがフリップフロッ
プ66を介して、リセット回路68、及びORゲート7
4に対して出力され、パルス信号P75Hがフリップフ
ロップ71を介して、ORゲート74に対して出力さ
れ、パルス信号P50Hがフリップフロップ72を介し
て、リセット回路68、ORゲート73、及びフリップ
フロップ78に対して出力される。
【0079】水平デコーダ62から、セレクタ回路63
内の、JKフリップフロップ631の端子Jに入力され
たGPCK生成信号gpck1s、及び端子Kに入力さ
れたGPCK生成信号gpck1rに基づいて、GPC
K生成信号gpck1(図5参照)が生成され、端子X
からセレクタ633の入力端子Aに対して出力される。
内の、JKフリップフロップ631の端子Jに入力され
たGPCK生成信号gpck1s、及び端子Kに入力さ
れたGPCK生成信号gpck1rに基づいて、GPC
K生成信号gpck1(図5参照)が生成され、端子X
からセレクタ633の入力端子Aに対して出力される。
【0080】水平デコーダ62から、セレクタ回路63
内の、JKフリップフロップ632の端子Jに入力され
たGPCK生成信号gpck2s、及び端子Kに入力さ
れたGPCK生成信号gpck2rに基づいて、GPC
K生成信号gpck2(図5参照)が生成され、端子X
からセレクタ633の入力端子Bに対して出力される。
内の、JKフリップフロップ632の端子Jに入力され
たGPCK生成信号gpck2s、及び端子Kに入力さ
れたGPCK生成信号gpck2rに基づいて、GPC
K生成信号gpck2(図5参照)が生成され、端子X
からセレクタ633の入力端子Bに対して出力される。
【0081】図5に示すように、パルス信号P100H
は、GPCK生成信号gpck1、及びgpck2と同
じ1Hの周期で、GPCK生成信号gpck1、及びg
pck2よりも僅かに早いタイミングで出力されてい
る。このパルス信号P100Hは、水平デコーダ62か
ら、フリップフロップ65を介して、カウンタ回路67
内のNORラッチ671に入力される。
は、GPCK生成信号gpck1、及びgpck2と同
じ1Hの周期で、GPCK生成信号gpck1、及びg
pck2よりも僅かに早いタイミングで出力されてい
る。このパルス信号P100Hは、水平デコーダ62か
ら、フリップフロップ65を介して、カウンタ回路67
内のNORラッチ671に入力される。
【0082】フリップフロップ65から1発目のパルス
信号P100Hが入力されると、NORラッチ671
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ672の出力端子Xの出力はLow信
号であるから、ANDゲート673から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。したがっ
て、セレクタ633は、前記JKフリップフロップ63
1から入力されるGPCK生成信号gpck1を、ゲー
トパルスクロック信号GPCKとして、ゲートドライバ
ー3に対して出力する。該ゲートパルスクロック信号G
PCKが、1発目のゲートパルスクロック信号GPCK
ということになる。
信号P100Hが入力されると、NORラッチ671
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ672の出力端子Xの出力はLow信
号であるから、ANDゲート673から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。したがっ
て、セレクタ633は、前記JKフリップフロップ63
1から入力されるGPCK生成信号gpck1を、ゲー
トパルスクロック信号GPCKとして、ゲートドライバ
ー3に対して出力する。該ゲートパルスクロック信号G
PCKが、1発目のゲートパルスクロック信号GPCK
ということになる。
【0083】一方、このとき、ANDゲート673から
リセット回路68内のフリップフロップ681に入力さ
れたLow信号は、フリップフロップ681内部にラッ
チされ、フリップフロップ681のクロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力される。他
方、反転ゲート682に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ683に対
して出力され、該High信号は、フリップフロップ6
83内部にラッチされて、フリップフロップ683のク
ロック端子CKに入力されるパルス信号P50Hのタイ
ミングでANDゲート684の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート68
4からカウンタ回路67のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
67はリセットされていない。
リセット回路68内のフリップフロップ681に入力さ
れたLow信号は、フリップフロップ681内部にラッ
チされ、フリップフロップ681のクロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力される。他
方、反転ゲート682に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ683に対
して出力され、該High信号は、フリップフロップ6
83内部にラッチされて、フリップフロップ683のク
ロック端子CKに入力されるパルス信号P50Hのタイ
ミングでANDゲート684の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート68
4からカウンタ回路67のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
67はリセットされていない。
【0084】更に、フリップフロップ65から2発目の
パルス信号P100Hが入力されると、NORラッチ6
71は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ671の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ672は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ671の出
力端子Xの出力はLow信号であるから、ANDゲート
673から、セレクタ回路63内の、セレクタ633の
セレクト端子Sに対して出力されるセレクト信号は、依
然Low信号である。したがって、セレクタ633は、
前記JKフリップフロップ631から入力されるGPC
K生成信号gpck1を、ゲートパルスクロック信号G
PCKとして、ゲートドライバー3に対して出力する。
該ゲートパルスクロック信号GPCKが、2発目のゲー
トパルスクロック信号GPCKということになる。
パルス信号P100Hが入力されると、NORラッチ6
71は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ671の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ672は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ671の出
力端子Xの出力はLow信号であるから、ANDゲート
673から、セレクタ回路63内の、セレクタ633の
セレクト端子Sに対して出力されるセレクト信号は、依
然Low信号である。したがって、セレクタ633は、
前記JKフリップフロップ631から入力されるGPC
K生成信号gpck1を、ゲートパルスクロック信号G
PCKとして、ゲートドライバー3に対して出力する。
該ゲートパルスクロック信号GPCKが、2発目のゲー
トパルスクロック信号GPCKということになる。
【0085】一方、このとき、前記1発目のゲートパル
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路67のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路67はリセットされていない。
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路67のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路67はリセットされていない。
【0086】更に、フリップフロップ65から3発目の
パルス信号P100Hが入力されると、NORラッチ6
71は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ671、及びNORラッチ672の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート673の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート673から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。したがって、セレクタ63
3は、前記JKフリップフロップ632から入力される
GPCK生成信号gpck2を、ゲートパルスクロック
信号GPCKとして、ゲートドライバー3に対して出力
する。GPCK生成信号gpck2は、図5に示すよう
に2発の連続するパルス信号であるから、該ゲートパル
スクロック信号GPCKが、3、及び4発目のゲートパ
ルスクロック信号GPCKということになる。
パルス信号P100Hが入力されると、NORラッチ6
71は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ671、及びNORラッチ672の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート673の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート673から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。したがって、セレクタ63
3は、前記JKフリップフロップ632から入力される
GPCK生成信号gpck2を、ゲートパルスクロック
信号GPCKとして、ゲートドライバー3に対して出力
する。GPCK生成信号gpck2は、図5に示すよう
に2発の連続するパルス信号であるから、該ゲートパル
スクロック信号GPCKが、3、及び4発目のゲートパ
ルスクロック信号GPCKということになる。
【0087】一方、このとき、ANDゲート673から
リセット回路68内のフリップフロップ681に入力さ
れたHigh信号は、フリップフロップ681内部にラ
ッチされ、フリップフロップ681のクロック端子CK
に入力されるパルス信号P25HのタイミングでAND
ゲート684の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ683は、前記2発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート684に対してHig
h信号を出力しているから、ANDゲート684は、該
フリップフロップ683から入力されるHigh信号、
及び前記フリップフロップ681から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路67のリセット端子Rに対して出力し、カウ
ンタ回路67のカウント値をリセットする。
リセット回路68内のフリップフロップ681に入力さ
れたHigh信号は、フリップフロップ681内部にラ
ッチされ、フリップフロップ681のクロック端子CK
に入力されるパルス信号P25HのタイミングでAND
ゲート684の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ683は、前記2発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート684に対してHig
h信号を出力しているから、ANDゲート684は、該
フリップフロップ683から入力されるHigh信号、
及び前記フリップフロップ681から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路67のリセット端子Rに対して出力し、カウ
ンタ回路67のカウント値をリセットする。
【0088】他方、反転ゲート682に入力されたHi
gh信号は、反転されてLow信号としてフリップフロ
ップ683に対して出力され、該Low信号は、フリッ
プフロップ683内部にラッチされて、フリップフロッ
プ683のクロック端子CKに入力されるパルス信号P
50HのタイミングでANDゲート684の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート684からカウンタ回路67のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路67のリセットは解除される。
gh信号は、反転されてLow信号としてフリップフロ
ップ683に対して出力され、該Low信号は、フリッ
プフロップ683内部にラッチされて、フリップフロッ
プ683のクロック端子CKに入力されるパルス信号P
50HのタイミングでANDゲート684の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート684からカウンタ回路67のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路67のリセットは解除される。
【0089】すなわち、カウンタ回路67は、フリップ
フロップ65から入力されるパルス信号P100Hを3
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路67は、約15.9μsec後のパルス信号
P25Hのタイミングでリセット回路68によってリセ
ットされ、更に約15.9μsec後のパルス信号P5
0Hのタイミングでリセット回路68によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
フロップ65から入力されるパルス信号P100Hを3
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路67は、約15.9μsec後のパルス信号
P25Hのタイミングでリセット回路68によってリセ
ットされ、更に約15.9μsec後のパルス信号P5
0Hのタイミングでリセット回路68によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
【0090】そして、このように繰り返されるコントロ
ーラ6の動作により、3発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを4
/3倍に増加させることができる。
ーラ6の動作により、3発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを4
/3倍に増加させることができる。
【0091】次に、上述した動作により4/3倍に増加
されたゲートパルスクロック信号GPCKによって、垂
直走査線を4/3倍に伸長する液晶表示装置1の動作に
ついて、図6に示すタイムチャートの、ゲートパルスク
ロック信号GPCKを表すP1〜P15のタイミングに
沿って説明する。
されたゲートパルスクロック信号GPCKによって、垂
直走査線を4/3倍に伸長する液晶表示装置1の動作に
ついて、図6に示すタイムチャートの、ゲートパルスク
ロック信号GPCKを表すP1〜P15のタイミングに
沿って説明する。
【0092】図6において、最上列に示す映像信号は、
図1におけるクロマインターフェース5に入力される映
像信号であり、第2列に示すゲートパルスクロック信号
GPCKは、上述した動作によりコントローラ6によっ
て生成されゲートドライバー3に入力されるゲートパル
スクロック信号GPCKを表しており、第3列のゲート
スタート信号GSRTは、コントローラ6によって生成
されゲートドライバー3に入力されるゲートスタート信
号GSRTを表している。
図1におけるクロマインターフェース5に入力される映
像信号であり、第2列に示すゲートパルスクロック信号
GPCKは、上述した動作によりコントローラ6によっ
て生成されゲートドライバー3に入力されるゲートパル
スクロック信号GPCKを表しており、第3列のゲート
スタート信号GSRTは、コントローラ6によって生成
されゲートドライバー3に入力されるゲートスタート信
号GSRTを表している。
【0093】ゲート出力X1,X2,X3,…,X1
2,…(図6では、X12以降を図示していない。)
は、図2に示すゲートドライバー3のバッファ回路36
から、走査線(ゲートライン)Xnにそれぞれ出力され
る電極駆動信号を表しており、High信号時に、当該
走査線(ゲートライン)をONにすることを示してい
る。また、各ゲート出力Xnを表す信号線上に示したA
L ,BL ,CL ,DL ,EL,FL ,GL は、最上段の
映像信号を表す波形の下に付した符号と対応しており、
各符号によって示されるタイミングの映像信号に対応す
る画像データが、ソースドライバー4から当該走査線
(ゲートライン)に出力されることを意味している。こ
のことを視覚的に説明するために、図6中では、ゲート
出力X12の下部にソースドライバー出力を前記AL 等
の符号を用いて時系列で表現している。
2,…(図6では、X12以降を図示していない。)
は、図2に示すゲートドライバー3のバッファ回路36
から、走査線(ゲートライン)Xnにそれぞれ出力され
る電極駆動信号を表しており、High信号時に、当該
走査線(ゲートライン)をONにすることを示してい
る。また、各ゲート出力Xnを表す信号線上に示したA
L ,BL ,CL ,DL ,EL,FL ,GL は、最上段の
映像信号を表す波形の下に付した符号と対応しており、
各符号によって示されるタイミングの映像信号に対応す
る画像データが、ソースドライバー4から当該走査線
(ゲートライン)に出力されることを意味している。こ
のことを視覚的に説明するために、図6中では、ゲート
出力X12の下部にソースドライバー出力を前記AL 等
の符号を用いて時系列で表現している。
【0094】更に、このソースドライバー出力の下部に
は、前記AL 等の符号の時系列に合わせて、液晶パネル
2の表示状態を表す図を示している。すなわち、液晶パ
ネル2の有効表示部の各走査線に、どの映像信号が表示
されているのかを、液晶パネル2を各走査線毎に分割し
たイメージを用いて示している。
は、前記AL 等の符号の時系列に合わせて、液晶パネル
2の表示状態を表す図を示している。すなわち、液晶パ
ネル2の有効表示部の各走査線に、どの映像信号が表示
されているのかを、液晶パネル2を各走査線毎に分割し
たイメージを用いて示している。
【0095】図6において、まずゲートスタート信号G
SRTが、図2に示すゲートドライバー3に入力される
と、反転コンパレータ回路31は、反転入力端子に入力
されるゲートスタート信号GSRTが、基準電圧(非反
転入力端子(+)に入力されるゲート電圧)を超えたと
して、ゲートスタート信号GSRTの反転信号を反転ゲ
ート回路32に対して出力し、反転ゲート回路32は、
該信号を更に反転して反転コンパレータ回路31に入力
されたゲートスタート信号GSRTと同位相の信号にし
てフリップフロップ33に対して出力する。
SRTが、図2に示すゲートドライバー3に入力される
と、反転コンパレータ回路31は、反転入力端子に入力
されるゲートスタート信号GSRTが、基準電圧(非反
転入力端子(+)に入力されるゲート電圧)を超えたと
して、ゲートスタート信号GSRTの反転信号を反転ゲ
ート回路32に対して出力し、反転ゲート回路32は、
該信号を更に反転して反転コンパレータ回路31に入力
されたゲートスタート信号GSRTと同位相の信号にし
てフリップフロップ33に対して出力する。
【0096】ゲートパルスクロック信号GPCKとして
P1が発生すると、反転コンパレータ回路31は、反転
入力端子に入力されるゲートパルスクロック信号GPC
K(P1)が、基準電圧を超えたとして、ゲートパルス
クロック信号GPCK(P1)の反転信号を走査シフト
クロック反転信号CKBとして、反転ゲート回路32、
及びフリップフロップ33のクロック端子CKに対して
出力し、反転ゲート回路32は、該信号を更に反転して
反転コンパレータ回路31に入力されたゲートパルスク
ロック信号GPCKと同位相の信号にして、走査シフト
クロック信号CKとして、フリップフロップ33のクロ
ック端子CKBに対して出力する。
P1が発生すると、反転コンパレータ回路31は、反転
入力端子に入力されるゲートパルスクロック信号GPC
K(P1)が、基準電圧を超えたとして、ゲートパルス
クロック信号GPCK(P1)の反転信号を走査シフト
クロック反転信号CKBとして、反転ゲート回路32、
及びフリップフロップ33のクロック端子CKに対して
出力し、反転ゲート回路32は、該信号を更に反転して
反転コンパレータ回路31に入力されたゲートパルスク
ロック信号GPCKと同位相の信号にして、走査シフト
クロック信号CKとして、フリップフロップ33のクロ
ック端子CKBに対して出力する。
【0097】フリップフロップ33は、クロック端子C
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力し、nビ
ットシフトレジスタ34の最前段のフリップフロップ
は、フリップフロップ33から入力される走査スタート
信号STを内部にラッチする。
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力し、nビ
ットシフトレジスタ34の最前段のフリップフロップ
は、フリップフロップ33から入力される走査スタート
信号STを内部にラッチする。
【0098】更に、ゲートパルスクロック信号GPCK
としてP2が発生すると、nビットシフトレジスタ34
の最前段のフリップフロップは、前記ラッチした走査ス
タート信号STを、クロック端子CKに入力される走査
シフトクロック信号CKのタイミングで、ANDゲート
回路35の走査線X1に接続されたANDゲート、及び
後段のフリップフロップに対して出力する。また、前記
P1が発生したときと同様の動作により、nビットシフ
トレジスタ34の最前段のフリップフロップは、フリッ
プフロップ33から入力される走査スタート信号STを
内部にラッチする。このように、ゲートドライバー3
は、ゲートスタート信号GSRTをゲートパルスクロッ
ク信号GPCK2発で受けるため、nビットシフトレジ
スタ34は、High信号を2つラッチする2ラッチn
ビットシフトレジスタとなり、以後の動作において、各
ゲート出力Xnは、ゲートパルスクロック信号GPCK
を2発受ける期間ONしていることとなる。
としてP2が発生すると、nビットシフトレジスタ34
の最前段のフリップフロップは、前記ラッチした走査ス
タート信号STを、クロック端子CKに入力される走査
シフトクロック信号CKのタイミングで、ANDゲート
回路35の走査線X1に接続されたANDゲート、及び
後段のフリップフロップに対して出力する。また、前記
P1が発生したときと同様の動作により、nビットシフ
トレジスタ34の最前段のフリップフロップは、フリッ
プフロップ33から入力される走査スタート信号STを
内部にラッチする。このように、ゲートドライバー3
は、ゲートスタート信号GSRTをゲートパルスクロッ
ク信号GPCK2発で受けるため、nビットシフトレジ
スタ34は、High信号を2つラッチする2ラッチn
ビットシフトレジスタとなり、以後の動作において、各
ゲート出力Xnは、ゲートパルスクロック信号GPCK
を2発受ける期間ONしていることとなる。
【0099】ゲートパルスクロック信号GPCKとし
て、P3、及びP4が発生している期間においては、該
ゲートパルスクロック信号GPCKに対応するゲート出
力X1,X2,X3が液晶パネル2の有効表示範囲外で
あるため、ソースドライバー4から画像データの出力も
なく、走査線X1〜X3は無画部となる。
て、P3、及びP4が発生している期間においては、該
ゲートパルスクロック信号GPCKに対応するゲート出
力X1,X2,X3が液晶パネル2の有効表示範囲外で
あるため、ソースドライバー4から画像データの出力も
なく、走査線X1〜X3は無画部となる。
【0100】ゲートパルスクロック信号GPCKとして
P5が発生すると、nビットシフトレジスタ34をシフ
トしてきたHigh信号により、ゲート出力X4がON
となり、また、P5が発生する直前のパルス信号P10
0Hは、カウンタ回路67によって1発目のパルス信号
P100Hとしてカウントされている。
P5が発生すると、nビットシフトレジスタ34をシフ
トしてきたHigh信号により、ゲート出力X4がON
となり、また、P5が発生する直前のパルス信号P10
0Hは、カウンタ回路67によって1発目のパルス信号
P100Hとしてカウントされている。
【0101】次のパルス信号P100Hが、カウンタ回
路67によって2発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP6が発生すると、ゲート出力X4はONを保
ったまま、ゲート出力X5がONとなり、同時にソース
ドライバー4からは、映像信号AL に対応する画像デー
タAL が出力され、パネル表示状態の図に示すように、
有効表示部の1行目の走査線Line1(走査線X
4)、及び2行目の走査線Line2(走査線X5)
に、映像信号AL に対応する画像が同時に表示される。
路67によって2発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP6が発生すると、ゲート出力X4はONを保
ったまま、ゲート出力X5がONとなり、同時にソース
ドライバー4からは、映像信号AL に対応する画像デー
タAL が出力され、パネル表示状態の図に示すように、
有効表示部の1行目の走査線Line1(走査線X
4)、及び2行目の走査線Line2(走査線X5)
に、映像信号AL に対応する画像が同時に表示される。
【0102】次のパルス信号P100Hが、カウンタ回
路67によって3発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
Kとして、GPCK生成信号gpck2によるP7が発
生すると、ゲート出力X4はOFFとなり、ゲート出力
X5はONを保ったまま、ゲート出力X6がONとな
る。
路67によって3発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
Kとして、GPCK生成信号gpck2によるP7が発
生すると、ゲート出力X4はOFFとなり、ゲート出力
X5はONを保ったまま、ゲート出力X6がONとな
る。
【0103】続いて、GPCK生成信号gpck2によ
るP8が発生すると、ゲート出力X5はOFFとなり、
ゲート出力X6はONを保ったまま、ゲート出力X7が
ONとなり、同時にソースドライバー4からは、映像信
号BL に対応する画像データBL が出力され、有効表示
部の3行目の走査線Line3(走査線X6)、及び4
行目の走査線Line4(走査線X7)に、映像信号B
L に対応する画像が表示される。ただし、4行目の走査
線Line4(走査線X7)に表示される映像信号BL
に対応する画像は、後述するように、次のタイミングで
出力される映像信号CL に対応する画像によって上書き
され、実質的には表示画像として有効でないので、図示
はしていない。
るP8が発生すると、ゲート出力X5はOFFとなり、
ゲート出力X6はONを保ったまま、ゲート出力X7が
ONとなり、同時にソースドライバー4からは、映像信
号BL に対応する画像データBL が出力され、有効表示
部の3行目の走査線Line3(走査線X6)、及び4
行目の走査線Line4(走査線X7)に、映像信号B
L に対応する画像が表示される。ただし、4行目の走査
線Line4(走査線X7)に表示される映像信号BL
に対応する画像は、後述するように、次のタイミングで
出力される映像信号CL に対応する画像によって上書き
され、実質的には表示画像として有効でないので、図示
はしていない。
【0104】次のパルス信号P100Hは、リセット回
路68によってリセットされカウント値が”0”となっ
ているカウンタ回路67によって、1発目のパルス信号
P100Hとしてカウントされ、続いて、ゲートパルス
クロック信号GPCKとしてP9が発生すると、ゲート
出力X6はOFFとなり、ゲート出力X7はONを保っ
たまま、ゲート出力X8がONとなり、同時にソースド
ライバー4からは、映像信号CL に対応する画像データ
CL が出力され、パネル表示状態の図に示すように、有
効表示部の4行目の走査線Line4(走査線X7)、
及び5行目の走査線Line5(走査線X8)に、映像
信号CL に対応する画像が同時に表示される。ただし、
5行目の走査線Line5(走査線X8)に表示される
映像信号CL に対応する画像は、次のタイミングで出力
される映像信号DL に対応する画像によって上書きさ
れ、実質的には表示画像として有効でないので、図示は
していない。
路68によってリセットされカウント値が”0”となっ
ているカウンタ回路67によって、1発目のパルス信号
P100Hとしてカウントされ、続いて、ゲートパルス
クロック信号GPCKとしてP9が発生すると、ゲート
出力X6はOFFとなり、ゲート出力X7はONを保っ
たまま、ゲート出力X8がONとなり、同時にソースド
ライバー4からは、映像信号CL に対応する画像データ
CL が出力され、パネル表示状態の図に示すように、有
効表示部の4行目の走査線Line4(走査線X7)、
及び5行目の走査線Line5(走査線X8)に、映像
信号CL に対応する画像が同時に表示される。ただし、
5行目の走査線Line5(走査線X8)に表示される
映像信号CL に対応する画像は、次のタイミングで出力
される映像信号DL に対応する画像によって上書きさ
れ、実質的には表示画像として有効でないので、図示は
していない。
【0105】以上の動作により、ソースドライバー4か
らの画像データAL 〜CL が、ゲートパルスクロック信
号GPCKのタイミングによって、液晶パネル2の有効
表示部の1〜4行目である走査線Line1〜Line
4(走査線X4〜走査線X7)までに4ライン分の画像
が表示されることになる。
らの画像データAL 〜CL が、ゲートパルスクロック信
号GPCKのタイミングによって、液晶パネル2の有効
表示部の1〜4行目である走査線Line1〜Line
4(走査線X4〜走査線X7)までに4ライン分の画像
が表示されることになる。
【0106】以後P10〜P15、更にそれ以降のゲー
トパルスクロック信号GPCKによっても同様の動作が
繰り返されることにより、本実施の形態の液晶表示装置
1によって、走査線3本毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍に伸長し、180本の映像信
号を240本に間増しすることが可能となる。
トパルスクロック信号GPCKによっても同様の動作が
繰り返されることにより、本実施の形態の液晶表示装置
1によって、走査線3本毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍に伸長し、180本の映像信
号を240本に間増しすることが可能となる。
【0107】なお、図6においては、ゲート出力X1〜
X12の波形を、各帰線期間においてLow信号とせず
に、ゲートパルスクロック信号GPCKを2発受ける期
間において、常にHigh信号として表しているが、実
際には、図2に示すゲートドライバー3には、図5に示
すような、各帰線期間毎にLow信号となるゲート出力
リセット信号GRESが入力されており、ゲート出力リ
セット信号GRESがLow信号である期間において
は、ゲートドライバー3からのゲート出力X1〜Xn
は、ANDゲート回路35によってOFFとされる。
X12の波形を、各帰線期間においてLow信号とせず
に、ゲートパルスクロック信号GPCKを2発受ける期
間において、常にHigh信号として表しているが、実
際には、図2に示すゲートドライバー3には、図5に示
すような、各帰線期間毎にLow信号となるゲート出力
リセット信号GRESが入力されており、ゲート出力リ
セット信号GRESがLow信号である期間において
は、ゲートドライバー3からのゲート出力X1〜Xn
は、ANDゲート回路35によってOFFとされる。
【0108】以上説明したように、本実施の形態の液晶
表示装置1においては、コントローラ6内部のカウンタ
回路67、及びリセット回路68によって繰り返し生成
され、セレクタ回路63のセレクト端子Sに入力される
セレクト信号によって、図6のタイムチャートに示すよ
うなタイミングで、ゲートパルスクロック信号GPCK
が、ゲートドライバー3に対して出力され、走査線3本
毎に1本分の走査線を間増しして、垂直走査線を4/3
倍に伸長し、180本の映像信号を240本に間増しす
ることが可能となるようにした。
表示装置1においては、コントローラ6内部のカウンタ
回路67、及びリセット回路68によって繰り返し生成
され、セレクタ回路63のセレクト端子Sに入力される
セレクト信号によって、図6のタイムチャートに示すよ
うなタイミングで、ゲートパルスクロック信号GPCK
が、ゲートドライバー3に対して出力され、走査線3本
毎に1本分の走査線を間増しして、垂直走査線を4/3
倍に伸長し、180本の映像信号を240本に間増しす
ることが可能となるようにした。
【0109】したがって、水平走査線を間増しするため
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、18
0本の垂直走査線を240本に伸長する機能を実現する
液晶表示装置を提供することができる。
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、18
0本の垂直走査線を240本に伸長する機能を実現する
液晶表示装置を提供することができる。
【0110】なお、本実施の形態の液晶表示装置1で
は、映像表示開始の1ライン目(図6中の画像データA
L による画像の走査線)を間増ししたが、これは、2ラ
イン目(BL )または、3ライン目(CL )を間増しす
ることとしてもよい。
は、映像表示開始の1ライン目(図6中の画像データA
L による画像の走査線)を間増ししたが、これは、2ラ
イン目(BL )または、3ライン目(CL )を間増しす
ることとしてもよい。
【0111】また、図6において、本実施の形態の液晶
表示装置1におけるゲートドライバー3では、ゲートス
タート信号GSRTを1帰線期間の連続する2発のゲー
トパルスクロック信号GPCKで受けることにより、ゲ
ートドライバー3を2ラッチ式のゲートドライバーとし
たが、1H毎に1発のゲートパルスクロック信号GPC
Kを、2H期間のゲートスタート信号GSRTによっ
て、2発受けることによって、ゲートドライバー3を2
ラッチ式のゲートドライバーとしてもよく、さらには、
図2に示したゲートドライバー3は、2ラッチ式のゲー
トドライバーであったが、これを1ラッチ式のゲートド
ライバーとしてもよい。
表示装置1におけるゲートドライバー3では、ゲートス
タート信号GSRTを1帰線期間の連続する2発のゲー
トパルスクロック信号GPCKで受けることにより、ゲ
ートドライバー3を2ラッチ式のゲートドライバーとし
たが、1H毎に1発のゲートパルスクロック信号GPC
Kを、2H期間のゲートスタート信号GSRTによっ
て、2発受けることによって、ゲートドライバー3を2
ラッチ式のゲートドライバーとしてもよく、さらには、
図2に示したゲートドライバー3は、2ラッチ式のゲー
トドライバーであったが、これを1ラッチ式のゲートド
ライバーとしてもよい。
【0112】(第2の実施の形態)前記第1の実施の形
態の液晶表示装置1では、走査線3本毎に1本分の走査
線を間増しして、垂直走査線を4/3倍に伸長し、18
0本の映像信号を240本に間増しすることが可能とな
るようにしたが、小型の液晶表示装置などにおいては、
走査線数が220本のものが多く、このような場合に
は、垂直走査線を6/5倍に伸長し、180本の映像信
号を216本に間増しすることが有効である。
態の液晶表示装置1では、走査線3本毎に1本分の走査
線を間増しして、垂直走査線を4/3倍に伸長し、18
0本の映像信号を240本に間増しすることが可能とな
るようにしたが、小型の液晶表示装置などにおいては、
走査線数が220本のものが多く、このような場合に
は、垂直走査線を6/5倍に伸長し、180本の映像信
号を216本に間増しすることが有効である。
【0113】本第2の実施の形態では、上述したよう
に、垂直走査線を6/5倍に伸長し、180本の映像信
号を216本に間増しすることが可能な、液晶表示装置
10(図示省略)について、図7、8を参照して詳細に
説明する。また、本第2の実施の形態の液晶表示装置1
0の説明においては、特に断らない限り、図1〜5につ
いて前記第1の実施の形態で述べた内容が有効である。
に、垂直走査線を6/5倍に伸長し、180本の映像信
号を216本に間増しすることが可能な、液晶表示装置
10(図示省略)について、図7、8を参照して詳細に
説明する。また、本第2の実施の形態の液晶表示装置1
0の説明においては、特に断らない限り、図1〜5につ
いて前記第1の実施の形態で述べた内容が有効である。
【0114】まず構成を説明する。本第2の実施の形態
の液晶表示装置10は、図1に示した液晶表示装置1と
同じ構成であり、液晶パネル2、ゲートドライバー3、
ソースドライバー4、クロマインターフェース5、及び
コントローラ6等から構成されているが、コントローラ
6の内部回路構成を示す図3における、カウンタ回路6
7の構成が相異している。
の液晶表示装置10は、図1に示した液晶表示装置1と
同じ構成であり、液晶パネル2、ゲートドライバー3、
ソースドライバー4、クロマインターフェース5、及び
コントローラ6等から構成されているが、コントローラ
6の内部回路構成を示す図3における、カウンタ回路6
7の構成が相異している。
【0115】すなわち、前記第1の実施の形態の液晶表
示装置1では、走査線3本毎に1本分の走査線を間増し
して、垂直走査線を4/3倍に伸長するため、カウンタ
回路67は、パルス信号P100Hを3発カウントする
2bitバイナリカウンタとして構成されていた。とこ
ろが、本第2の実施の形態の液晶表示装置10では、走
査線5本毎に1本分の走査線を間増しして、垂直走査線
を6/5倍に伸長するため、図3に示すカウンタ回路6
7を代替するカウンタ回路として、図7に示すカウンタ
回路80を適用する。
示装置1では、走査線3本毎に1本分の走査線を間増し
して、垂直走査線を4/3倍に伸長するため、カウンタ
回路67は、パルス信号P100Hを3発カウントする
2bitバイナリカウンタとして構成されていた。とこ
ろが、本第2の実施の形態の液晶表示装置10では、走
査線5本毎に1本分の走査線を間増しして、垂直走査線
を6/5倍に伸長するため、図3に示すカウンタ回路6
7を代替するカウンタ回路として、図7に示すカウンタ
回路80を適用する。
【0116】図7において、カウンタ回路80は、NO
Rラッチ801、802、803、及びANDゲート8
04によって構成される3bitバイナリカウンタであ
り、フリップフロップ65から入力されるパルス信号P
100Hをカウントし、該カウント値が”5”になる
と、High信号をセレクタ回路63、及びリセット回
路68に対して出力する。この、カウンタ回路80の、
パルス信号P100Hカウント動作は、以下に説明する
各回路によるものである。
Rラッチ801、802、803、及びANDゲート8
04によって構成される3bitバイナリカウンタであ
り、フリップフロップ65から入力されるパルス信号P
100Hをカウントし、該カウント値が”5”になる
と、High信号をセレクタ回路63、及びリセット回
路68に対して出力する。この、カウンタ回路80の、
パルス信号P100Hカウント動作は、以下に説明する
各回路によるものである。
【0117】NORラッチ801は、フリップフロップ
65から1発目のパルス信号P100Hが入力される
と、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とし、更に、2発
目のパルス信号P100Hが入力されると、該2発目の
パルス信号P100Hの立ち下がりエッジで出力端子X
の出力をLow信号とする。この、NORラッチ801
の出力端子Xから出力される信号がHigh信号からL
ow信号となる立ち下がりエッジで、NORラッチ80
2は、出力端子Xの出力をHigh信号とする。
65から1発目のパルス信号P100Hが入力される
と、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とし、更に、2発
目のパルス信号P100Hが入力されると、該2発目の
パルス信号P100Hの立ち下がりエッジで出力端子X
の出力をLow信号とする。この、NORラッチ801
の出力端子Xから出力される信号がHigh信号からL
ow信号となる立ち下がりエッジで、NORラッチ80
2は、出力端子Xの出力をHigh信号とする。
【0118】NORラッチ801に、フリップフロップ
65から3発目のパルス信号P100Hが入力される
と、NORラッチ801は、出力端子Xの出力を再びH
igh信号とする。該3発目のパルス信号P100Hを
うけた時点で、NORラッチ801、及びNORラッチ
802の出力端子Xから出力される信号はともにHig
h信号となっている。
65から3発目のパルス信号P100Hが入力される
と、NORラッチ801は、出力端子Xの出力を再びH
igh信号とする。該3発目のパルス信号P100Hを
うけた時点で、NORラッチ801、及びNORラッチ
802の出力端子Xから出力される信号はともにHig
h信号となっている。
【0119】4発目のパルス信号P100Hが入力され
ると、該4発目のパルス信号P100Hの立ち下がりエ
ッジで、NORラッチ801の出力端子Xの出力はLo
w信号となる。この、NORラッチ801の出力端子X
から出力される信号がHigh信号からLow信号とな
る立ち下がりエッジで、NORラッチ802は、出力端
子Xの出力をLow信号とする。また、NORラッチ8
02の出力端子Xから出力される信号がHigh信号か
らLow信号となる立ち下がりエッジで、NORラッチ
803は、出力端子Xの出力をHigh信号とする。
ると、該4発目のパルス信号P100Hの立ち下がりエ
ッジで、NORラッチ801の出力端子Xの出力はLo
w信号となる。この、NORラッチ801の出力端子X
から出力される信号がHigh信号からLow信号とな
る立ち下がりエッジで、NORラッチ802は、出力端
子Xの出力をLow信号とする。また、NORラッチ8
02の出力端子Xから出力される信号がHigh信号か
らLow信号となる立ち下がりエッジで、NORラッチ
803は、出力端子Xの出力をHigh信号とする。
【0120】更に、5発目のパルス信号P100Hが入
力されると、該5発目のパルス信号P100Hの立ち下
がりエッジでNORラッチ801の出力端子Xの出力は
High信号となる。該5発目のパルス信号P100H
をうけた時点で、NORラッチ801、及びNORラッ
チ803の出力端子Xから出力される信号はともにHi
gh信号となっており、ANDゲート804の2つの入
力端子には、ともにHigh信号が入力されることとな
る。したがって、ANDゲート804から出力される信
号は、フリップフロップ65から入力されるパルス信号
P100Hが、5発カウントされるとHigh信号とな
る。
力されると、該5発目のパルス信号P100Hの立ち下
がりエッジでNORラッチ801の出力端子Xの出力は
High信号となる。該5発目のパルス信号P100H
をうけた時点で、NORラッチ801、及びNORラッ
チ803の出力端子Xから出力される信号はともにHi
gh信号となっており、ANDゲート804の2つの入
力端子には、ともにHigh信号が入力されることとな
る。したがって、ANDゲート804から出力される信
号は、フリップフロップ65から入力されるパルス信号
P100Hが、5発カウントされるとHigh信号とな
る。
【0121】以上が、カウンタ回路80のパルス信号P
100Hカウント動作を担う各回路についての説明であ
る。
100Hカウント動作を担う各回路についての説明であ
る。
【0122】カウンタ回路80以外の回路構成について
は、前記第1の実施の形態の液晶表示装置1と同じであ
るので、ここでは説明を省略するが、コントローラ6内
部のカウンタ回路80、及びリセット回路68によって
繰り返し生成され、セレクタ回路63のセレクト端子S
に入力されるセレクト信号によって、図8のタイムチャ
ートに示すようなタイミングで、ゲートパルスクロック
信号GPCKが、ゲートドライバー3に対して出力され
ることとなり、一定の間隔で同じラインを2本表示する
当該ゲートパルスクロック信号GPCKのタイミング
で、ゲートドライバー3が制御されることにより、垂直
走査線を6/5倍に伸長することができる構成となって
いる。
は、前記第1の実施の形態の液晶表示装置1と同じであ
るので、ここでは説明を省略するが、コントローラ6内
部のカウンタ回路80、及びリセット回路68によって
繰り返し生成され、セレクタ回路63のセレクト端子S
に入力されるセレクト信号によって、図8のタイムチャ
ートに示すようなタイミングで、ゲートパルスクロック
信号GPCKが、ゲートドライバー3に対して出力され
ることとなり、一定の間隔で同じラインを2本表示する
当該ゲートパルスクロック信号GPCKのタイミング
で、ゲートドライバー3が制御されることにより、垂直
走査線を6/5倍に伸長することができる構成となって
いる。
【0123】以下に、垂直走査線を6/5倍に伸長する
液晶表示装置10の動作を説明する。まず、垂直走査線
を6/5倍に伸長するために、5発のゲートパルスクロ
ック信号GPCK毎に1発のゲートパルスクロック信号
GPCKを間増しする、コントローラ6の動作につい
て、前記第1の実施の形態の液晶表示装置1との相異点
であるカウンタ回路80の動作を中心に説明する。
液晶表示装置10の動作を説明する。まず、垂直走査線
を6/5倍に伸長するために、5発のゲートパルスクロ
ック信号GPCK毎に1発のゲートパルスクロック信号
GPCKを間増しする、コントローラ6の動作につい
て、前記第1の実施の形態の液晶表示装置1との相異点
であるカウンタ回路80の動作を中心に説明する。
【0124】フリップフロップ65から1発目のパルス
信号P100Hが入力されると、NORラッチ801
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ803の出力端子Xの出力はLow信
号であるから、ANDゲート804から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。したがっ
て、セレクタ633は、前記JKフリップフロップ63
1から入力されるGPCK生成信号gpck1を、ゲー
トパルスクロック信号GPCKとして、ゲートドライバ
ー3に対して出力する。該ゲートパルスクロック信号G
PCKが、1発目のゲートパルスクロック信号GPCK
ということになる。
信号P100Hが入力されると、NORラッチ801
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ803の出力端子Xの出力はLow信
号であるから、ANDゲート804から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。したがっ
て、セレクタ633は、前記JKフリップフロップ63
1から入力されるGPCK生成信号gpck1を、ゲー
トパルスクロック信号GPCKとして、ゲートドライバ
ー3に対して出力する。該ゲートパルスクロック信号G
PCKが、1発目のゲートパルスクロック信号GPCK
ということになる。
【0125】一方、このとき、ANDゲート804から
リセット回路68内のフリップフロップ681に入力さ
れたLow信号は、フリップフロップ681内部にラッ
チされ、フリップフロップ681のクロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力される。他
方、反転ゲート682に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ683に対
して出力され、該High信号は、フリップフロップ6
83内部にラッチされて、フリップフロップ683のク
ロック端子CKに入力されるパルス信号P50Hのタイ
ミングでANDゲート684の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート68
4からカウンタ回路80のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
80はリセットされていない。
リセット回路68内のフリップフロップ681に入力さ
れたLow信号は、フリップフロップ681内部にラッ
チされ、フリップフロップ681のクロック端子CKに
入力されるパルス信号P25HのタイミングでANDゲ
ート684の一方の入力端子に対して出力される。他
方、反転ゲート682に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ683に対
して出力され、該High信号は、フリップフロップ6
83内部にラッチされて、フリップフロップ683のク
ロック端子CKに入力されるパルス信号P50Hのタイ
ミングでANDゲート684の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート68
4からカウンタ回路80のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
80はリセットされていない。
【0126】更に、フリップフロップ65から2発目の
パルス信号P100Hが入力されると、NORラッチ8
01は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ801の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ802は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ801、及
びNORラッチ803の出力端子Xの出力は共にLow
信号であるから、ANDゲート804から、セレクタ回
路63内の、セレクタ633のセレクト端子Sに対して
出力されるセレクト信号は、依然Low信号である。し
たがって、セレクタ633は、前記JKフリップフロッ
プ631から入力されるGPCK生成信号gpck1
を、ゲートパルスクロック信号GPCKとして、ゲート
ドライバー3に対して出力する。該ゲートパルスクロッ
ク信号GPCKが、2発目のゲートパルスクロック信号
GPCKということになる。
パルス信号P100Hが入力されると、NORラッチ8
01は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ801の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ802は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ801、及
びNORラッチ803の出力端子Xの出力は共にLow
信号であるから、ANDゲート804から、セレクタ回
路63内の、セレクタ633のセレクト端子Sに対して
出力されるセレクト信号は、依然Low信号である。し
たがって、セレクタ633は、前記JKフリップフロッ
プ631から入力されるGPCK生成信号gpck1
を、ゲートパルスクロック信号GPCKとして、ゲート
ドライバー3に対して出力する。該ゲートパルスクロッ
ク信号GPCKが、2発目のゲートパルスクロック信号
GPCKということになる。
【0127】一方、このとき、前記1発目のゲートパル
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
【0128】更に、フリップフロップ65から3発目の
パルス信号P100Hが入力されると、NORラッチ8
01は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ801、及びNORラッチ802の出力端子X
から出力される信号はともにHigh信号となってい
る。このとき、NORラッチ803の出力端子Xの出力
はLow信号であるから、ANDゲート804から、セ
レクタ回路63内の、セレクタ633のセレクト端子S
に対して出力されるセレクト信号は、Low信号であ
る。したがって、セレクタ633は、前記JKフリップ
フロップ631から入力されるGPCK生成信号gpc
k1を、ゲートパルスクロック信号GPCKとして、ゲ
ートドライバー3に対して出力する。該ゲートパルスク
ロック信号GPCKが、3発目のゲートパルスクロック
信号GPCKということになる。
パルス信号P100Hが入力されると、NORラッチ8
01は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ801、及びNORラッチ802の出力端子X
から出力される信号はともにHigh信号となってい
る。このとき、NORラッチ803の出力端子Xの出力
はLow信号であるから、ANDゲート804から、セ
レクタ回路63内の、セレクタ633のセレクト端子S
に対して出力されるセレクト信号は、Low信号であ
る。したがって、セレクタ633は、前記JKフリップ
フロップ631から入力されるGPCK生成信号gpc
k1を、ゲートパルスクロック信号GPCKとして、ゲ
ートドライバー3に対して出力する。該ゲートパルスク
ロック信号GPCKが、3発目のゲートパルスクロック
信号GPCKということになる。
【0129】一方、このとき、前記1発目のゲートパル
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
【0130】更に、フリップフロップ65から4発目の
パルス信号P100Hが入力されると、NORラッチ8
01は、該4発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びLow信号とする。こ
の、NORラッチ801の出力端子Xから出力される信
号がHigh信号からLow信号となる立ち下がりエッ
ジで、NORラッチ802は、出力端子Xの出力をLo
w信号とする。また、NORラッチ802の出力端子X
から出力される信号がHigh信号からLow信号とな
る立ち下がりエッジで、NORラッチ803は、出力端
子Xの出力をHigh信号とする。このとき、NORラ
ッチ801の出力端子Xの出力はLow信号であるか
ら、ANDゲート804から、セレクタ回路63内の、
セレクタ633のセレクト端子Sに対して出力されるセ
レクト信号は、Low信号である。したがって、セレク
タ633は、前記JKフリップフロップ631から入力
されるGPCK生成信号gpck1を、ゲートパルスク
ロック信号GPCKとして、ゲートドライバー3に対し
て出力する。該ゲートパルスクロック信号GPCKが、
4発目のゲートパルスクロック信号GPCKということ
になる。
パルス信号P100Hが入力されると、NORラッチ8
01は、該4発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びLow信号とする。こ
の、NORラッチ801の出力端子Xから出力される信
号がHigh信号からLow信号となる立ち下がりエッ
ジで、NORラッチ802は、出力端子Xの出力をLo
w信号とする。また、NORラッチ802の出力端子X
から出力される信号がHigh信号からLow信号とな
る立ち下がりエッジで、NORラッチ803は、出力端
子Xの出力をHigh信号とする。このとき、NORラ
ッチ801の出力端子Xの出力はLow信号であるか
ら、ANDゲート804から、セレクタ回路63内の、
セレクタ633のセレクト端子Sに対して出力されるセ
レクト信号は、Low信号である。したがって、セレク
タ633は、前記JKフリップフロップ631から入力
されるGPCK生成信号gpck1を、ゲートパルスク
ロック信号GPCKとして、ゲートドライバー3に対し
て出力する。該ゲートパルスクロック信号GPCKが、
4発目のゲートパルスクロック信号GPCKということ
になる。
【0131】一方、このとき、前記1発目のゲートパル
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート684からカウンタ回路80のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路80はリセットされていない。
【0132】更に、フリップフロップ65から5発目の
パルス信号P100Hが入力されると、NORラッチ8
01は、該5発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該5発目のパルス信号P100Hをうけた時点で、NO
Rラッチ801、及びNORラッチ803の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート804の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート804から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。したがって、セレクタ63
3は、前記JKフリップフロップ632から入力される
GPCK生成信号gpck2を、ゲートパルスクロック
信号GPCKとして、ゲートドライバー3に対して出力
する。GPCK生成信号gpck2は、図5に示すよう
に2発の連続するパルス信号であるから、該ゲートパル
スクロック信号GPCKが、5、及び6発目のゲートパ
ルスクロック信号GPCKということになる。
パルス信号P100Hが入力されると、NORラッチ8
01は、該5発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該5発目のパルス信号P100Hをうけた時点で、NO
Rラッチ801、及びNORラッチ803の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート804の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート804から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。したがって、セレクタ63
3は、前記JKフリップフロップ632から入力される
GPCK生成信号gpck2を、ゲートパルスクロック
信号GPCKとして、ゲートドライバー3に対して出力
する。GPCK生成信号gpck2は、図5に示すよう
に2発の連続するパルス信号であるから、該ゲートパル
スクロック信号GPCKが、5、及び6発目のゲートパ
ルスクロック信号GPCKということになる。
【0133】一方、このとき、ANDゲート804から
リセット回路68内のフリップフロップ681に入力さ
れたHigh信号は、フリップフロップ681内部にラ
ッチされ、フリップフロップ681のクロック端子CK
に入力されるパルス信号P25HのタイミングでAND
ゲート684の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ683は、前記4発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート684に対してHig
h信号を出力しているから、ANDゲート684は、該
フリップフロップ683から入力されるHigh信号、
及び前記フリップフロップ681から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路80のリセット端子Rに対して出力し、カウ
ンタ回路80のカウント値をリセットする。
リセット回路68内のフリップフロップ681に入力さ
れたHigh信号は、フリップフロップ681内部にラ
ッチされ、フリップフロップ681のクロック端子CK
に入力されるパルス信号P25HのタイミングでAND
ゲート684の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ683は、前記4発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート684に対してHig
h信号を出力しているから、ANDゲート684は、該
フリップフロップ683から入力されるHigh信号、
及び前記フリップフロップ681から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路80のリセット端子Rに対して出力し、カウ
ンタ回路80のカウント値をリセットする。
【0134】他方、反転ゲート682に入力されたHi
gh信号は、反転されてLow信号としてフリップフロ
ップ683に対して出力され、該Low信号は、フリッ
プフロップ683内部にラッチされて、フリップフロッ
プ683のクロック端子CKに入力されるパルス信号P
50HのタイミングでANDゲート684の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート684からカウンタ回路80のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路80のリセットは解除される。
gh信号は、反転されてLow信号としてフリップフロ
ップ683に対して出力され、該Low信号は、フリッ
プフロップ683内部にラッチされて、フリップフロッ
プ683のクロック端子CKに入力されるパルス信号P
50HのタイミングでANDゲート684の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート684からカウンタ回路80のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路80のリセットは解除される。
【0135】すなわち、カウンタ回路80は、フリップ
フロップ65から入力されるパルス信号P100Hを5
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路80は、約15.9μsec後のパルス信号
P25Hのタイミングでリセット回路68によってリセ
ットされ、更に約15.9μsec後のパルス信号P5
0Hのタイミングでリセット回路68によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
フロップ65から入力されるパルス信号P100Hを5
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路80は、約15.9μsec後のパルス信号
P25Hのタイミングでリセット回路68によってリセ
ットされ、更に約15.9μsec後のパルス信号P5
0Hのタイミングでリセット回路68によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
【0136】そして、このように繰り返されるコントロ
ーラ6の動作により、5発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを6
/5倍に増加させることができる。
ーラ6の動作により、5発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを6
/5倍に増加させることができる。
【0137】次に、上述した動作により6/5倍に増加
されたゲートパルスクロック信号GPCKによって、垂
直走査線を6/5倍に伸長する液晶表示装置10の動作
について、図8に示すタイムチャートの、ゲートパルス
クロック信号GPCKを表すP21〜P29のタイミン
グに沿って説明する。
されたゲートパルスクロック信号GPCKによって、垂
直走査線を6/5倍に伸長する液晶表示装置10の動作
について、図8に示すタイムチャートの、ゲートパルス
クロック信号GPCKを表すP21〜P29のタイミン
グに沿って説明する。
【0138】図8において、最上列に示す映像信号は、
図1におけるクロマインターフェース5に入力される映
像信号であり、第2列に示すゲートパルスクロック信号
GPCKは、上述した動作によりコントローラ6によっ
て生成されゲートドライバー3に入力されるゲートパル
スクロック信号GPCKを表しており、第3列のゲート
スタート信号GSRTは、コントローラ6によって生成
されゲートドライバー3に入力されるゲートスタート信
号GSRTを表している。
図1におけるクロマインターフェース5に入力される映
像信号であり、第2列に示すゲートパルスクロック信号
GPCKは、上述した動作によりコントローラ6によっ
て生成されゲートドライバー3に入力されるゲートパル
スクロック信号GPCKを表しており、第3列のゲート
スタート信号GSRTは、コントローラ6によって生成
されゲートドライバー3に入力されるゲートスタート信
号GSRTを表している。
【0139】ゲート出力X1,X2,X3,…,X1
1,…(図8では、X11以降を図示していない。)
は、図2に示すゲートドライバー3のバッファ回路36
から、走査線(ゲートライン)Xnにそれぞれ出力され
る電極駆動信号を表しており、High信号時に、当該
走査線(ゲートライン)をONにすることを示してい
る。また、各ゲート出力Xnを表す信号線上に示した
,,,,,,,,は、最上段の映像
信号を表す波形の下に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー4から当該走査線(ゲー
トライン)に出力されることを意味している。このこと
を視覚的に説明するために、図8中では、ゲート出力X
11の下部にソースドライバー出力を前記等の符号を
用いて時系列で表現している。
1,…(図8では、X11以降を図示していない。)
は、図2に示すゲートドライバー3のバッファ回路36
から、走査線(ゲートライン)Xnにそれぞれ出力され
る電極駆動信号を表しており、High信号時に、当該
走査線(ゲートライン)をONにすることを示してい
る。また、各ゲート出力Xnを表す信号線上に示した
,,,,,,,,は、最上段の映像
信号を表す波形の下に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー4から当該走査線(ゲー
トライン)に出力されることを意味している。このこと
を視覚的に説明するために、図8中では、ゲート出力X
11の下部にソースドライバー出力を前記等の符号を
用いて時系列で表現している。
【0140】図8において、まずゲートスタート信号G
SRTが、ゲートドライバー3に入力され、更に、該ゲ
ートスタート信号GSRTがONの期間中に、ゲートパ
ルスクロック信号GPCKとして、P21、及びP22
が入力されることにより、ゲートドライバー3は、ゲー
トスタート信号GSRTをゲートパルスクロック信号G
PCK2発で受けるため、nビットシフトレジスタ34
は、High信号を2つラッチする2ラッチnビットシ
フトレジスタとなる。この動作は、図6において、ゲー
トパルスクロック信号GPCKとして、P1、及びP2
が入力されたときの前記第1の実施の形態の液晶表示装
置1と同様の動作であるので、詳細な説明は省略する。
SRTが、ゲートドライバー3に入力され、更に、該ゲ
ートスタート信号GSRTがONの期間中に、ゲートパ
ルスクロック信号GPCKとして、P21、及びP22
が入力されることにより、ゲートドライバー3は、ゲー
トスタート信号GSRTをゲートパルスクロック信号G
PCK2発で受けるため、nビットシフトレジスタ34
は、High信号を2つラッチする2ラッチnビットシ
フトレジスタとなる。この動作は、図6において、ゲー
トパルスクロック信号GPCKとして、P1、及びP2
が入力されたときの前記第1の実施の形態の液晶表示装
置1と同様の動作であるので、詳細な説明は省略する。
【0141】また、ゲートパルスクロック信号GPCK
としてP22が発生すると、nビットシフトレジスタ3
4をシフトしてきたHigh信号により、ゲート出力X
1がONとなる。
としてP22が発生すると、nビットシフトレジスタ3
4をシフトしてきたHigh信号により、ゲート出力X
1がONとなる。
【0142】P23直前のパルス信号P100Hが、カ
ウンタ回路80によって1発目のパルス信号P100H
としてカウントされ、続いて、ゲートパルスクロック信
号GPCKとしてP23が発生すると、ゲート出力X1
はONを保ったまま、ゲート出力X2がONとなり、同
時にソースドライバー4からは、映像信号に対応する
画像データが出力され、表示部の1行目の走査線X
1、及び2行目の走査線X2に、映像信号に対応する
画像が同時に表示される。ただし、2行目の走査線X2
に表示される映像信号に対応する画像は、後述するよ
うに、次のタイミングで出力される映像信号に対応す
る画像によって上書きされ、実質的には表示画像として
有効でない。
ウンタ回路80によって1発目のパルス信号P100H
としてカウントされ、続いて、ゲートパルスクロック信
号GPCKとしてP23が発生すると、ゲート出力X1
はONを保ったまま、ゲート出力X2がONとなり、同
時にソースドライバー4からは、映像信号に対応する
画像データが出力され、表示部の1行目の走査線X
1、及び2行目の走査線X2に、映像信号に対応する
画像が同時に表示される。ただし、2行目の走査線X2
に表示される映像信号に対応する画像は、後述するよ
うに、次のタイミングで出力される映像信号に対応す
る画像によって上書きされ、実質的には表示画像として
有効でない。
【0143】次のパルス信号P100Hが、カウンタ回
路80によって2発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP24が発生すると、ゲート出力X1はOFF
となり、ゲート出力X2はONを保ったまま、ゲート出
力X3がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の2行目の走査線X2、及び3行目の走査線X3
に、映像信号に対応する画像が同時に表示される。し
たがって、このP24のタイミングで、前記P23のタ
イミングで表示された、2行目の走査線X2に表示され
る映像信号に対応する画像は、映像信号に対応する
画像によって上書きされる。以降、有効な表示映像のみ
について言及し、後に上書きされる有効でない表示映像
については、言及しないこととする。
路80によって2発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP24が発生すると、ゲート出力X1はOFF
となり、ゲート出力X2はONを保ったまま、ゲート出
力X3がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の2行目の走査線X2、及び3行目の走査線X3
に、映像信号に対応する画像が同時に表示される。し
たがって、このP24のタイミングで、前記P23のタ
イミングで表示された、2行目の走査線X2に表示され
る映像信号に対応する画像は、映像信号に対応する
画像によって上書きされる。以降、有効な表示映像のみ
について言及し、後に上書きされる有効でない表示映像
については、言及しないこととする。
【0144】次のパルス信号P100Hが、カウンタ回
路80によって3発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP25が発生すると、ゲート出力X2はOFF
となり、ゲート出力X3はONを保ったまま、ゲート出
力X4がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の3行目の走査線X3、映像信号に対応する画像
が表示される。
路80によって3発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP25が発生すると、ゲート出力X2はOFF
となり、ゲート出力X3はONを保ったまま、ゲート出
力X4がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の3行目の走査線X3、映像信号に対応する画像
が表示される。
【0145】次のパルス信号P100Hが、カウンタ回
路80によって4発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP26が発生すると、ゲート出力X3はOFF
となり、ゲート出力X4はONを保ったまま、ゲート出
力X5がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の4行目の走査線X4、及び5行目の走査線X5
に、映像信号に対応する画像が同時に表示される。こ
の、走査線X5に表示される映像信号に対応する画像
は、後述するように、次の映像信号に対応する画像に
上書きされることなく、有効な表示画像となる。
路80によって4発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
KとしてP26が発生すると、ゲート出力X3はOFF
となり、ゲート出力X4はONを保ったまま、ゲート出
力X5がONとなり、同時にソースドライバー4から
は、映像信号に対応する画像データが出力され、表
示部の4行目の走査線X4、及び5行目の走査線X5
に、映像信号に対応する画像が同時に表示される。こ
の、走査線X5に表示される映像信号に対応する画像
は、後述するように、次の映像信号に対応する画像に
上書きされることなく、有効な表示画像となる。
【0146】次のパルス信号P100Hが、カウンタ回
路80によって5発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
Kとして、GPCK生成信号gpck2によるP27が
発生すると、ゲート出力X4はOFFとなり、ゲート出
力X5はONを保ったまま、ゲート出力X6がONとな
る。
路80によって5発目のパルス信号P100Hとしてカ
ウントされ、続いて、ゲートパルスクロック信号GPC
Kとして、GPCK生成信号gpck2によるP27が
発生すると、ゲート出力X4はOFFとなり、ゲート出
力X5はONを保ったまま、ゲート出力X6がONとな
る。
【0147】続いて、GPCK生成信号gpck2によ
るP28が発生すると、ゲート出力X5はOFFとな
り、ゲート出力X6はONを保ったまま、ゲート出力X
7がONとなり、同時にソースドライバー4からは、映
像信号に対応する画像データが出力され、表示部の
6行目の走査線X6に、映像信号に対応する画像が表
示される。P27とP28の2つのゲートパルスクロッ
ク信号GPCKは、ひとつの帰線期間内に収まってお
り、この帰線期間内は映像が表示されないため、走査線
X5に表示される映像信号に対応する画像は、次の映
像信号に対応する画像に上書きされることなく、有効
な表示画像となる。
るP28が発生すると、ゲート出力X5はOFFとな
り、ゲート出力X6はONを保ったまま、ゲート出力X
7がONとなり、同時にソースドライバー4からは、映
像信号に対応する画像データが出力され、表示部の
6行目の走査線X6に、映像信号に対応する画像が表
示される。P27とP28の2つのゲートパルスクロッ
ク信号GPCKは、ひとつの帰線期間内に収まってお
り、この帰線期間内は映像が表示されないため、走査線
X5に表示される映像信号に対応する画像は、次の映
像信号に対応する画像に上書きされることなく、有効
な表示画像となる。
【0148】次のパルス信号P100Hは、リセット回
路68によってリセットされカウント値が”0”となっ
ているカウンタ回路80によって、1発目のパルス信号
P100Hとしてカウントされ、続いて、ゲートパルス
クロック信号GPCKとしてP29が発生すると、ゲー
ト出力X6はOFFとなり、ゲート出力X7はONを保
ったまま、ゲート出力X8がONとなり、同時にソース
ドライバー4からは、映像信号に対応する画像データ
が出力され、表示部の7行目の走査線X7に、映像信
号に対応する画像が同時に表示される。
路68によってリセットされカウント値が”0”となっ
ているカウンタ回路80によって、1発目のパルス信号
P100Hとしてカウントされ、続いて、ゲートパルス
クロック信号GPCKとしてP29が発生すると、ゲー
ト出力X6はOFFとなり、ゲート出力X7はONを保
ったまま、ゲート出力X8がONとなり、同時にソース
ドライバー4からは、映像信号に対応する画像データ
が出力され、表示部の7行目の走査線X7に、映像信
号に対応する画像が同時に表示される。
【0149】以上の動作により、ソースドライバー4か
らの画像データ〜が、ゲートパルスクロック信号G
PCKのタイミングによって、液晶パネル2の表示部の
1〜6行目である走査線X1〜走査線X6までに、6ラ
イン分の画像として表示されることになる。
らの画像データ〜が、ゲートパルスクロック信号G
PCKのタイミングによって、液晶パネル2の表示部の
1〜6行目である走査線X1〜走査線X6までに、6ラ
イン分の画像として表示されることになる。
【0150】P29以降のゲートパルスクロック信号G
PCKによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置10によって、走査線
5本毎に1本分の走査線を間増しして、垂直走査線を6
/5倍に伸長し、180本の映像信号を216本に間増
しすることが可能となる。
PCKによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置10によって、走査線
5本毎に1本分の走査線を間増しして、垂直走査線を6
/5倍に伸長し、180本の映像信号を216本に間増
しすることが可能となる。
【0151】なお、図8においては、ゲート出力X1〜
X11の波形を、各帰線期間においてLow信号とせず
に、ゲートパルスクロック信号GPCKを2発受ける期
間において、常にHigh信号として表しているが、実
際には、図2に示すゲートドライバー3には、図5に示
すような、各帰線期間毎にLow信号となるゲート出力
リセット信号GRESが入力されており、ゲート出力リ
セット信号GRESがLow信号である期間において
は、ゲートドライバー3からのゲート出力X1〜Xn
は、ANDゲート回路35によってOFFとされる。
X11の波形を、各帰線期間においてLow信号とせず
に、ゲートパルスクロック信号GPCKを2発受ける期
間において、常にHigh信号として表しているが、実
際には、図2に示すゲートドライバー3には、図5に示
すような、各帰線期間毎にLow信号となるゲート出力
リセット信号GRESが入力されており、ゲート出力リ
セット信号GRESがLow信号である期間において
は、ゲートドライバー3からのゲート出力X1〜Xn
は、ANDゲート回路35によってOFFとされる。
【0152】以上説明したように、本実施の形態の液晶
表示装置10においては、コントローラ6内部のカウン
タ回路80、及びリセット回路68によって繰り返し生
成され、セレクタ回路63のセレクト端子Sに入力され
るセレクト信号によって、図8のタイムチャートに示す
ようなタイミングで、ゲートパルスクロック信号GPC
Kが、ゲートドライバー3に対して出力され、走査線5
本毎に1本分の走査線を間増しして、垂直走査線を6/
5倍に伸長し、180本の映像信号を216本に間増し
することが可能となるようにした。
表示装置10においては、コントローラ6内部のカウン
タ回路80、及びリセット回路68によって繰り返し生
成され、セレクタ回路63のセレクト端子Sに入力され
るセレクト信号によって、図8のタイムチャートに示す
ようなタイミングで、ゲートパルスクロック信号GPC
Kが、ゲートドライバー3に対して出力され、走査線5
本毎に1本分の走査線を間増しして、垂直走査線を6/
5倍に伸長し、180本の映像信号を216本に間増し
することが可能となるようにした。
【0153】したがって、走査線数が220本の小型の
液晶表示装置などにおいても、水平走査線を間増しする
ために、画像処理のための複雑な演算を行うために複雑
で大規模な回路となるデコーダを必要とせず、簡易的な
ゲートドライバー制御回路により、小型、低コストで、
180本の水平走査線を216本に伸長する機能を実現
する液晶表示装置を提供することができる。
液晶表示装置などにおいても、水平走査線を間増しする
ために、画像処理のための複雑な演算を行うために複雑
で大規模な回路となるデコーダを必要とせず、簡易的な
ゲートドライバー制御回路により、小型、低コストで、
180本の水平走査線を216本に伸長する機能を実現
する液晶表示装置を提供することができる。
【0154】なお、本実施の形態の液晶表示装置10で
は、映像表示開始の4ライン目(図8中の画像データ
による画像の走査線)を間増ししたが、これは、1〜5
ライン目(〜)のいずれの走査線を間増しすること
としてもよい。(前記第1の実施の形態の液晶表示装置
1では、1ライン目を間増しする場合を説明した。すな
わち、画像表示をどのゲートパルスクロック信号GPC
Kのタイミングで開始するかによって変更することがで
きる。)
は、映像表示開始の4ライン目(図8中の画像データ
による画像の走査線)を間増ししたが、これは、1〜5
ライン目(〜)のいずれの走査線を間増しすること
としてもよい。(前記第1の実施の形態の液晶表示装置
1では、1ライン目を間増しする場合を説明した。すな
わち、画像表示をどのゲートパルスクロック信号GPC
Kのタイミングで開始するかによって変更することがで
きる。)
【0155】また、図8において、本実施の形態の液晶
表示装置10におけるゲートドライバー3では、前記第
1の実施の形態の液晶表示装置1と同様に、ゲートスタ
ート信号GSRTを1帰線期間の連続する2発のゲート
パルスクロック信号GPCKで受けることにより、ゲー
トドライバー3を2ラッチ式のゲートドライバーとした
が、1H毎に1発のゲートパルスクロック信号GPCK
を、2H期間のゲートスタート信号GSRTによって、
2発受けることによって、ゲートドライバー3を2ラッ
チ式のゲートドライバーとしてもよく、さらには、図2
に示したゲートドライバー3は、2ラッチ式のゲートド
ライバーであったが、これを1ラッチ式のゲートドライ
バー3としてもよい。
表示装置10におけるゲートドライバー3では、前記第
1の実施の形態の液晶表示装置1と同様に、ゲートスタ
ート信号GSRTを1帰線期間の連続する2発のゲート
パルスクロック信号GPCKで受けることにより、ゲー
トドライバー3を2ラッチ式のゲートドライバーとした
が、1H毎に1発のゲートパルスクロック信号GPCK
を、2H期間のゲートスタート信号GSRTによって、
2発受けることによって、ゲートドライバー3を2ラッ
チ式のゲートドライバーとしてもよく、さらには、図2
に示したゲートドライバー3は、2ラッチ式のゲートド
ライバーであったが、これを1ラッチ式のゲートドライ
バー3としてもよい。
【0156】更に、前記第1の実施の形態の液晶表示装
置1のカウンタ回路67を、本第2の実施の形態の液晶
表示装置10ではカウンタ回路80に置き換えたよう
に、カウンタ回路67、あるいはカウンタ回路80を別
な回路構成として、走査線9本毎に2本分の走査線を間
増しして、垂直走査線を11/9倍に伸長し、180本
の映像信号を220本に間増しする構成としてもよい。
置1のカウンタ回路67を、本第2の実施の形態の液晶
表示装置10ではカウンタ回路80に置き換えたよう
に、カウンタ回路67、あるいはカウンタ回路80を別
な回路構成として、走査線9本毎に2本分の走査線を間
増しして、垂直走査線を11/9倍に伸長し、180本
の映像信号を220本に間増しする構成としてもよい。
【0157】(第3の実施の形態)前記第1(第2)の
実施の形態の液晶表示装置1(液晶表示装置10)で
は、走査線3本(5本)毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍(6/5倍)に伸長し、18
0本の映像信号を240本(216本)に間増しするた
めに、ゲートパルスクロック信号GPCK3発(5発)
毎に、帰線期間内に収まるようにゲートパルスクロック
信号GPCKを1発間増しした。この場合、通常の液晶
表示装置と同様に、走査線1ライン分の映像信号を1H
期間で出力するが、1H期間の中間でゲートパルスクロ
ック信号GPCKを発生させて、ゲートドライバー3内
のnビットシフトレジスタ34を通常のタイミングより
も早く1bitシフトさせて、1H期間内に2ライン分
の映像を表示させることも可能である。
実施の形態の液晶表示装置1(液晶表示装置10)で
は、走査線3本(5本)毎に1本分の走査線を間増しし
て、垂直走査線を4/3倍(6/5倍)に伸長し、18
0本の映像信号を240本(216本)に間増しするた
めに、ゲートパルスクロック信号GPCK3発(5発)
毎に、帰線期間内に収まるようにゲートパルスクロック
信号GPCKを1発間増しした。この場合、通常の液晶
表示装置と同様に、走査線1ライン分の映像信号を1H
期間で出力するが、1H期間の中間でゲートパルスクロ
ック信号GPCKを発生させて、ゲートドライバー3内
のnビットシフトレジスタ34を通常のタイミングより
も早く1bitシフトさせて、1H期間内に2ライン分
の映像を表示させることも可能である。
【0158】本第3の実施の形態では、上述したよう
に、1H期間の中間でゲートパルスクロック信号GPC
Kを発生させて、ゲートドライバー3内のnビットシフ
トレジスタ34を通常のタイミングよりも早く1bit
シフトさせて、1H期間内に2ライン分の映像を表示さ
せることにより、走査線3本毎に1本分の走査線を間増
しして、垂直走査線を4/3倍に伸長し、180本の映
像信号を240本に間増しする液晶表示装置100(図
示省略)について、図9〜11を参照して詳細に説明す
る。
に、1H期間の中間でゲートパルスクロック信号GPC
Kを発生させて、ゲートドライバー3内のnビットシフ
トレジスタ34を通常のタイミングよりも早く1bit
シフトさせて、1H期間内に2ライン分の映像を表示さ
せることにより、走査線3本毎に1本分の走査線を間増
しして、垂直走査線を4/3倍に伸長し、180本の映
像信号を240本に間増しする液晶表示装置100(図
示省略)について、図9〜11を参照して詳細に説明す
る。
【0159】まず構成を説明する。本第3の実施の形態
の液晶表示装置100は、図1に示した液晶表示装置1
と同じ構成であり、液晶パネル2、ゲートドライバー
3、ソースドライバー4、クロマインターフェース5、
及びコントローラ6等から構成されているが、コントロ
ーラ6の内部回路構成が、図3に示すものと相異する点
を有している。
の液晶表示装置100は、図1に示した液晶表示装置1
と同じ構成であり、液晶パネル2、ゲートドライバー
3、ソースドライバー4、クロマインターフェース5、
及びコントローラ6等から構成されているが、コントロ
ーラ6の内部回路構成が、図3に示すものと相異する点
を有している。
【0160】本第3の実施の形態の液晶表示装置100
を構成するコントローラ6の、内部回路構成を図9に示
す。図9においては、コントローラ6の内部回路構成の
内、本第3の実施の形態の液晶表示装置100に係わる
部分のみを示し、また、図3に示すコントローラ6の内
部回路構成と同一の回路には、同符号を付して詳細な説
明を省略するものとする。また、図3に示した垂直デコ
ーダ76等の回路も図示を省略している。
を構成するコントローラ6の、内部回路構成を図9に示
す。図9においては、コントローラ6の内部回路構成の
内、本第3の実施の形態の液晶表示装置100に係わる
部分のみを示し、また、図3に示すコントローラ6の内
部回路構成と同一の回路には、同符号を付して詳細な説
明を省略するものとする。また、図3に示した垂直デコ
ーダ76等の回路も図示を省略している。
【0161】図9において、コントローラ6は、立ち下
がり同期式カウンタ61、水平デコーダ94、セレクタ
回路63、フリップフロップ65、カウンタ回路67、
セレクタ回路90、フリップフロップ91、フリップフ
ロップ92、及びリセット回路93等によって構成され
ている。以下に、コントローラ6を構成する内部回路の
内、ゲートパルスクロック信号GPCK、及びゲート出
力リセット信号GRESの生成に係わる部分の各回路に
ついて説明する。
がり同期式カウンタ61、水平デコーダ94、セレクタ
回路63、フリップフロップ65、カウンタ回路67、
セレクタ回路90、フリップフロップ91、フリップフ
ロップ92、及びリセット回路93等によって構成され
ている。以下に、コントローラ6を構成する内部回路の
内、ゲートパルスクロック信号GPCK、及びゲート出
力リセット信号GRESの生成に係わる部分の各回路に
ついて説明する。
【0162】立ち下がり同期式カウンタ61は、クロッ
ク端子Clockに入力されるクロック反転信号CKB
によってカウント動作を行い、当該カウント値を水平デ
コーダ94に対して出力することによって、水平デコー
ダ94を制御する。
ク端子Clockに入力されるクロック反転信号CKB
によってカウント動作を行い、当該カウント値を水平デ
コーダ94に対して出力することによって、水平デコー
ダ94を制御する。
【0163】水平デコーダ94は、立ち下がり同期式カ
ウンタ61から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ94
は、ゲートパルスクロック信号GPCKを生成するため
の、GPCK生成信号gpck1s、gpck1r、g
pck2s、及びgpck2rをセレクタ回路63に対
して出力し、ゲート出力リセット信号GRESを生成す
るための、GRES生成信号gres1s、gres1
r、gres2s、及びgres2rをセレクタ回路9
0に対して出力する。また、水平デコーダ94は、パル
ス信号P100Hを、フリップフロップ65を介してカ
ウンタ回路67に対して出力し、パルス信号P50H
を、フリップフロップ91を介してリセット回路93に
対して出力し、パルス信号P75Hを、フリップフロッ
プ92を介してリセット回路93に対して出力する。こ
こで、パルス信号P100Hは、水平同期信号のタイミ
ングに合わせて出力されるパルスであり、パルス信号P
50Hは、パルス信号P100Hに対して、1H(1水
平期間:約63.5μsec)を2等分した時間(約3
1.8μsec)だけ遅れて出力されるパルスである
(図10参照)。パルス信号P75Hは、パルス信号P
50Hから更に1Hを4等分した時間(約15.9μs
ec)だけ遅れて出力されるパルスである(図10参
照)。
ウンタ61から入力された前記カウント値に従って、各
種制御信号を出力する。すなわち、水平デコーダ94
は、ゲートパルスクロック信号GPCKを生成するため
の、GPCK生成信号gpck1s、gpck1r、g
pck2s、及びgpck2rをセレクタ回路63に対
して出力し、ゲート出力リセット信号GRESを生成す
るための、GRES生成信号gres1s、gres1
r、gres2s、及びgres2rをセレクタ回路9
0に対して出力する。また、水平デコーダ94は、パル
ス信号P100Hを、フリップフロップ65を介してカ
ウンタ回路67に対して出力し、パルス信号P50H
を、フリップフロップ91を介してリセット回路93に
対して出力し、パルス信号P75Hを、フリップフロッ
プ92を介してリセット回路93に対して出力する。こ
こで、パルス信号P100Hは、水平同期信号のタイミ
ングに合わせて出力されるパルスであり、パルス信号P
50Hは、パルス信号P100Hに対して、1H(1水
平期間:約63.5μsec)を2等分した時間(約3
1.8μsec)だけ遅れて出力されるパルスである
(図10参照)。パルス信号P75Hは、パルス信号P
50Hから更に1Hを4等分した時間(約15.9μs
ec)だけ遅れて出力されるパルスである(図10参
照)。
【0164】セレクタ回路63は、JKフリップフロッ
プ631、JKフリップフロップ632、及びセレクタ
633によって構成されており、水平デコーダ94から
入力されるGPCK生成信号gpck1s、gpck1
r、gpck2s、及びgpck2rに基づいて生成し
たゲートパルスクロック信号GPCKをゲートドライバ
ー3に対して出力する。
プ631、JKフリップフロップ632、及びセレクタ
633によって構成されており、水平デコーダ94から
入力されるGPCK生成信号gpck1s、gpck1
r、gpck2s、及びgpck2rに基づいて生成し
たゲートパルスクロック信号GPCKをゲートドライバ
ー3に対して出力する。
【0165】セレクタ回路90は、JKフリップフロッ
プ901、JKフリップフロップ902、及びセレクタ
903によって構成されており、水平デコーダ94から
入力されるGRES生成信号gres1s、gres1
r、gres2s、及びgres2rに基づいて生成し
たゲート出力リセット信号GRESをゲートドライバー
3に対して出力する。セレクタ回路90のゲート出力リ
セット信号GRES生成動作は、以下に説明する各回路
によるものである。
プ901、JKフリップフロップ902、及びセレクタ
903によって構成されており、水平デコーダ94から
入力されるGRES生成信号gres1s、gres1
r、gres2s、及びgres2rに基づいて生成し
たゲート出力リセット信号GRESをゲートドライバー
3に対して出力する。セレクタ回路90のゲート出力リ
セット信号GRES生成動作は、以下に説明する各回路
によるものである。
【0166】JKフリップフロップ901は、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ94から端子Jに入力された
GRES生成信号gres1s、及び端子Kに入力され
たGRES生成信号gres1rに基づいて、GRES
生成信号gres1(図10参照)を生成して端子Xか
らセレクタ903の入力端子Aに対して出力する。
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ94から端子Jに入力された
GRES生成信号gres1s、及び端子Kに入力され
たGRES生成信号gres1rに基づいて、GRES
生成信号gres1(図10参照)を生成して端子Xか
らセレクタ903の入力端子Aに対して出力する。
【0167】JKフリップフロップ902は、クロック
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ94から端子Jに入力された
GRES生成信号gres2s、及び端子Kに入力され
たGRES生成信号gres2rに基づいて、GRES
生成信号gres2(図10参照)を生成して端子Xか
らセレクタ903の入力端子Bに対して出力する。
端子CKに入力されるクロック反転信号CKBのタイミ
ングの下で、水平デコーダ94から端子Jに入力された
GRES生成信号gres2s、及び端子Kに入力され
たGRES生成信号gres2rに基づいて、GRES
生成信号gres2(図10参照)を生成して端子Xか
らセレクタ903の入力端子Bに対して出力する。
【0168】セレクタ903は、図4に示すセレクタ6
33と同じ回路構成であり、カウンタ回路67からセレ
クト端子Sに入力されるセレクト信号がLow信号であ
るときは、入力端子Aに入力されるGRES生成信号g
res1を、出力端子Xからゲート出力リセット信号G
RESとして、ゲートドライバー3に対して出力する。
また、セレクタ903は、カウンタ回路67からセレク
ト端子Sに入力されるセレクト信号がHigh信号であ
るときは、入力端子Bに入力されるGRES生成信号g
res2を、出力端子Xからゲート出力リセット信号G
RESとして、ゲートドライバー3に対して出力する。
33と同じ回路構成であり、カウンタ回路67からセレ
クト端子Sに入力されるセレクト信号がLow信号であ
るときは、入力端子Aに入力されるGRES生成信号g
res1を、出力端子Xからゲート出力リセット信号G
RESとして、ゲートドライバー3に対して出力する。
また、セレクタ903は、カウンタ回路67からセレク
ト端子Sに入力されるセレクト信号がHigh信号であ
るときは、入力端子Bに入力されるGRES生成信号g
res2を、出力端子Xからゲート出力リセット信号G
RESとして、ゲートドライバー3に対して出力する。
【0169】以上が、セレクタ回路90のゲート出力リ
セット信号GRES生成動作を担う各回路についての説
明である。
セット信号GRES生成動作を担う各回路についての説
明である。
【0170】フリップフロップ65は、水平デコーダ9
4から入力されるパルス信号P100Hをラッチして、
クロック端子CKに入力されるクロック反転信号CKB
のタイミングに合わせて、カウンタ回路67に対して出
力する。フリップフロップ91は、水平デコーダ94か
ら入力されるパルス信号P50Hをラッチして、クロッ
ク端子CKに入力されるクロック反転信号CKBのタイ
ミングに合わせて、リセット回路93に対して出力す
る。フリップフロップ92は、水平デコーダ94から入
力されるパルス信号P75Hをラッチして、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グに合わせて、リセット回路93に対して出力する。
4から入力されるパルス信号P100Hをラッチして、
クロック端子CKに入力されるクロック反転信号CKB
のタイミングに合わせて、カウンタ回路67に対して出
力する。フリップフロップ91は、水平デコーダ94か
ら入力されるパルス信号P50Hをラッチして、クロッ
ク端子CKに入力されるクロック反転信号CKBのタイ
ミングに合わせて、リセット回路93に対して出力す
る。フリップフロップ92は、水平デコーダ94から入
力されるパルス信号P75Hをラッチして、クロック端
子CKに入力されるクロック反転信号CKBのタイミン
グに合わせて、リセット回路93に対して出力する。
【0171】カウンタ回路67は、NORラッチ67
1、NORラッチ672、及びANDゲート673によ
って構成される2bitバイナリカウンタであり、フリ
ップフロップ65から入力されるパルス信号P100H
をカウントし、該カウント値が”3”になると、Hig
h信号をセレクタ回路63、セレクタ回路90、及びリ
セット回路68に対して出力する。
1、NORラッチ672、及びANDゲート673によ
って構成される2bitバイナリカウンタであり、フリ
ップフロップ65から入力されるパルス信号P100H
をカウントし、該カウント値が”3”になると、Hig
h信号をセレクタ回路63、セレクタ回路90、及びリ
セット回路68に対して出力する。
【0172】リセット回路93は、フリップフロップ9
31、反転ゲート932、フリップフロップ933、及
びANDゲート934によって構成されており、カウン
タ回路67から入力されるHigh信号、フリップフロ
ップ91を介して水平デコーダ94から入力されるパル
ス信号P50H、及びフリップフロップ92を介して水
平デコーダ94から入力されるパルス信号P75Hに基
づいて、リセット信号(High信号)をカウンタ回路
67のリセット端子Rに対して出力する。リセット回路
93の、カウンタ回路67リセット動作は、以下に説明
する各回路によるものである。
31、反転ゲート932、フリップフロップ933、及
びANDゲート934によって構成されており、カウン
タ回路67から入力されるHigh信号、フリップフロ
ップ91を介して水平デコーダ94から入力されるパル
ス信号P50H、及びフリップフロップ92を介して水
平デコーダ94から入力されるパルス信号P75Hに基
づいて、リセット信号(High信号)をカウンタ回路
67のリセット端子Rに対して出力する。リセット回路
93の、カウンタ回路67リセット動作は、以下に説明
する各回路によるものである。
【0173】カウンタ回路67によるパルス信号P10
0Hのカウント値が、”3”となっていないときは、A
NDゲート673からリセット回路93に入力される信
号は、Low信号であり、フリップフロップ931は、
該Low信号を内部にラッチして、クロック端子CKに
入力されるパルス信号P50HのタイミングでANDゲ
ート934の一方の入力端子に対して出力し、反転ゲー
ト932は、該Low信号を反転して、High信号と
してフリップフロップ933に対して出力し、フリップ
フロップ933は、該High信号を内部にラッチし
て、クロック端子CKに入力されるパルス信号P75H
のタイミングでANDゲート934の他方の入力端子に
対して出力する。
0Hのカウント値が、”3”となっていないときは、A
NDゲート673からリセット回路93に入力される信
号は、Low信号であり、フリップフロップ931は、
該Low信号を内部にラッチして、クロック端子CKに
入力されるパルス信号P50HのタイミングでANDゲ
ート934の一方の入力端子に対して出力し、反転ゲー
ト932は、該Low信号を反転して、High信号と
してフリップフロップ933に対して出力し、フリップ
フロップ933は、該High信号を内部にラッチし
て、クロック端子CKに入力されるパルス信号P75H
のタイミングでANDゲート934の他方の入力端子に
対して出力する。
【0174】カウンタ回路67によるパルス信号P10
0Hのカウント値が、”3”となり、ANDゲート67
3からリセット回路93に入力される信号が、High
信号となると、フリップフロップ931は、該High
信号を内部にラッチし、反転ゲート932は、該Hig
h信号を反転して、Low信号としてフリップフロップ
933に対して出力し、フリップフロップ933は、該
Low信号を内部にラッチする。このとき、フリップフ
ロップ933からANDゲート934の一方の端子に入
力される信号は、High信号となっており、フリップ
フロップ931からANDゲート934の他方の端子に
入力される信号は、Low信号となっているので、AN
Dゲート934からカウンタ回路67のリセット端子R
に対して出力される信号はLow信号である。
0Hのカウント値が、”3”となり、ANDゲート67
3からリセット回路93に入力される信号が、High
信号となると、フリップフロップ931は、該High
信号を内部にラッチし、反転ゲート932は、該Hig
h信号を反転して、Low信号としてフリップフロップ
933に対して出力し、フリップフロップ933は、該
Low信号を内部にラッチする。このとき、フリップフ
ロップ933からANDゲート934の一方の端子に入
力される信号は、High信号となっており、フリップ
フロップ931からANDゲート934の他方の端子に
入力される信号は、Low信号となっているので、AN
Dゲート934からカウンタ回路67のリセット端子R
に対して出力される信号はLow信号である。
【0175】そして、前記カウンタ回路67から入力さ
れるHigh信号の、約31.8μsec後に、フリッ
プフロップ91からフリップフロップ931のクロック
端子CKにパルス信号P50Hが入力されると、該パル
ス信号P50Hの立ち下がりエッジで、フリップフロッ
プ931は、出力端子XからANDゲート934の一方
の入力端子に対して前記内部にラッチしたHigh信号
を出力する。このとき、ANDゲート934は、前記フ
リップフロップ933から入力されるHigh信号、及
び前記フリップフロップ931から入力されるHigh
信号をうけて、リセット信号としてHigh信号をカウ
ンタ回路67のリセット端子Rに対して出力し、カウン
タ回路67のカウント値をリセットする。
れるHigh信号の、約31.8μsec後に、フリッ
プフロップ91からフリップフロップ931のクロック
端子CKにパルス信号P50Hが入力されると、該パル
ス信号P50Hの立ち下がりエッジで、フリップフロッ
プ931は、出力端子XからANDゲート934の一方
の入力端子に対して前記内部にラッチしたHigh信号
を出力する。このとき、ANDゲート934は、前記フ
リップフロップ933から入力されるHigh信号、及
び前記フリップフロップ931から入力されるHigh
信号をうけて、リセット信号としてHigh信号をカウ
ンタ回路67のリセット端子Rに対して出力し、カウン
タ回路67のカウント値をリセットする。
【0176】更に、パルス信号P50Hの約15.9μ
sec後に、フリップフロップ933のクロック端子C
Kにパルス信号P75Hが入力されると、該パルス信号
P75Hの立ち下がりエッジで、フリップフロップ93
3は、出力端子XからANDゲート934の一方の入力
端子に対して前記内部にラッチしたLow信号を出力す
る。該Low信号を受けて、ANDゲート934は、L
ow信号をカウンタ回路67のリセット端子Rに対して
出力し、カウンタ回路67のリセットを解除する。
sec後に、フリップフロップ933のクロック端子C
Kにパルス信号P75Hが入力されると、該パルス信号
P75Hの立ち下がりエッジで、フリップフロップ93
3は、出力端子XからANDゲート934の一方の入力
端子に対して前記内部にラッチしたLow信号を出力す
る。該Low信号を受けて、ANDゲート934は、L
ow信号をカウンタ回路67のリセット端子Rに対して
出力し、カウンタ回路67のリセットを解除する。
【0177】以上が、リセット回路93の、カウンタ回
路67リセット動作を担う各回路についての説明であ
る。
路67リセット動作を担う各回路についての説明であ
る。
【0178】以上が、コントローラ6を構成する内部回
路の内、ゲートパルスクロック信号GPCK、及びゲー
ト出力リセット信号GRESの生成に係わる部分の各回
路についての説明である。このコントローラ6内部のカ
ウンタ回路67、及びリセット回路93によって繰り返
し生成され、セレクタ回路63、及びセレクタ回路90
のセレクト端子Sに入力されるセレクト信号によって、
図11のタイムチャートに示すようなタイミングで、ゲ
ートパルスクロック信号GPCKが、ゲートドライバー
3に対して出力されることとなり、一定の間隔で同じラ
インを2本表示する当該ゲートパルスクロック信号GP
CKのタイミングで、ゲートドライバー3が制御される
ことにより、垂直走査線を4/3倍に伸長することがで
きる構成となっている。
路の内、ゲートパルスクロック信号GPCK、及びゲー
ト出力リセット信号GRESの生成に係わる部分の各回
路についての説明である。このコントローラ6内部のカ
ウンタ回路67、及びリセット回路93によって繰り返
し生成され、セレクタ回路63、及びセレクタ回路90
のセレクト端子Sに入力されるセレクト信号によって、
図11のタイムチャートに示すようなタイミングで、ゲ
ートパルスクロック信号GPCKが、ゲートドライバー
3に対して出力されることとなり、一定の間隔で同じラ
インを2本表示する当該ゲートパルスクロック信号GP
CKのタイミングで、ゲートドライバー3が制御される
ことにより、垂直走査線を4/3倍に伸長することがで
きる構成となっている。
【0179】以下に、垂直走査線を4/3倍に伸長する
液晶表示装置100の動作を説明する。まず、垂直走査
線を4/3倍に伸長するために、3発のゲートパルスク
ロック信号GPCK毎に1発のゲートパルスクロック信
号GPCKを間増しする、コントローラ6の動作につい
て説明する。
液晶表示装置100の動作を説明する。まず、垂直走査
線を4/3倍に伸長するために、3発のゲートパルスク
ロック信号GPCK毎に1発のゲートパルスクロック信
号GPCKを間増しする、コントローラ6の動作につい
て説明する。
【0180】映像信号がクロマインターフェース5に入
力されると、該入力された映像信号から複合同期信号C
SYNCが分離され、コントローラ6に出力されると同
時に、該入力された映像信号がR,G,Bの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ6から入力された水平同期信号に
基づいたタイミングで、ソースドライバー4に対して出
力される。
力されると、該入力された映像信号から複合同期信号C
SYNCが分離され、コントローラ6に出力されると同
時に、該入力された映像信号がR,G,Bの各信号に分
離され、更に反転されて生成された映像表示用の画像デ
ータが、コントローラ6から入力された水平同期信号に
基づいたタイミングで、ソースドライバー4に対して出
力される。
【0181】複合同期信号CSYNCが、コントローラ
6に入力されると、該複合同期信号CSYNC、及び立
ち下がり同期式カウンタ61がクロック端子Clock
に入力されるクロック反転信号CKBによってカウント
動作を行い、水平デコーダ94に対して出力するカウン
ト値によって、水平デコーダ94が制御される。
6に入力されると、該複合同期信号CSYNC、及び立
ち下がり同期式カウンタ61がクロック端子Clock
に入力されるクロック反転信号CKBによってカウント
動作を行い、水平デコーダ94に対して出力するカウン
ト値によって、水平デコーダ94が制御される。
【0182】すなわち、水平デコーダ94によって、ゲ
ートパルスクロック信号GPCKを生成するための、G
PCK生成信号gpck1s、gpck1r、gpck
2s、及びgpck2rがセレクタ回路63に対して出
力され、ゲート出力リセット信号GRESを生成するた
めの、GRES生成信号gres1s、gres1r、
gres2s、及びgres2rがセレクタ回路90に
対して出力される。また、水平デコーダ94によって、
パルス信号P100Hが、フリップフロップ65を介し
てカウンタ回路67に対して出力され、パルス信号P5
0Hが、フリップフロップ91を介してリセット回路9
3に対して出力され、パルス信号P75Hが、フリップ
フロップ92を介してリセット回路93に対して出力さ
れる。
ートパルスクロック信号GPCKを生成するための、G
PCK生成信号gpck1s、gpck1r、gpck
2s、及びgpck2rがセレクタ回路63に対して出
力され、ゲート出力リセット信号GRESを生成するた
めの、GRES生成信号gres1s、gres1r、
gres2s、及びgres2rがセレクタ回路90に
対して出力される。また、水平デコーダ94によって、
パルス信号P100Hが、フリップフロップ65を介し
てカウンタ回路67に対して出力され、パルス信号P5
0Hが、フリップフロップ91を介してリセット回路9
3に対して出力され、パルス信号P75Hが、フリップ
フロップ92を介してリセット回路93に対して出力さ
れる。
【0183】水平デコーダ94から、セレクタ回路63
内の、JKフリップフロップ631の端子Jに入力され
たGPCK生成信号gpck1s、及び端子Kに入力さ
れたGPCK生成信号gpck1rに基づいて、GPC
K生成信号gpck1(図10参照)が生成され、端子
Xからセレクタ633の入力端子Aに対して出力され
る。
内の、JKフリップフロップ631の端子Jに入力され
たGPCK生成信号gpck1s、及び端子Kに入力さ
れたGPCK生成信号gpck1rに基づいて、GPC
K生成信号gpck1(図10参照)が生成され、端子
Xからセレクタ633の入力端子Aに対して出力され
る。
【0184】水平デコーダ94から、セレクタ回路63
内の、JKフリップフロップ632の端子Jに入力され
たGPCK生成信号gpck2s、及び端子Kに入力さ
れたGPCK生成信号gpck2rに基づいて、GPC
K生成信号gpck2(図10参照)が生成され、端子
Xからセレクタ633の入力端子Bに対して出力され
る。
内の、JKフリップフロップ632の端子Jに入力され
たGPCK生成信号gpck2s、及び端子Kに入力さ
れたGPCK生成信号gpck2rに基づいて、GPC
K生成信号gpck2(図10参照)が生成され、端子
Xからセレクタ633の入力端子Bに対して出力され
る。
【0185】図10に示すように、パルス信号P100
Hは、GPCK生成信号gpck1と同じ1Hの周期
で、GPCK生成信号gpck1よりも僅かに遅いタイ
ミングで出力されている。このパルス信号P100H
は、水平デコーダ94から、フリップフロップ65を介
して、カウンタ回路67内のNORラッチ671に入力
される。
Hは、GPCK生成信号gpck1と同じ1Hの周期
で、GPCK生成信号gpck1よりも僅かに遅いタイ
ミングで出力されている。このパルス信号P100H
は、水平デコーダ94から、フリップフロップ65を介
して、カウンタ回路67内のNORラッチ671に入力
される。
【0186】フリップフロップ65からカウンタ回路6
7に、1発目のパルス信号P100Hが入力される直前
には、ANDゲート673から、セレクタ回路63内
の、セレクタ633のセレクト端子Sに対して出力され
るセレクト信号は、Low信号である(後述するリセッ
ト回路93によるカウンタ回路67リセット動作によ
る)。したがって、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、1発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
7に、1発目のパルス信号P100Hが入力される直前
には、ANDゲート673から、セレクタ回路63内
の、セレクタ633のセレクト端子Sに対して出力され
るセレクト信号は、Low信号である(後述するリセッ
ト回路93によるカウンタ回路67リセット動作によ
る)。したがって、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、1発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
【0187】フリップフロップ65から1発目のパルス
信号P100Hが入力されると、NORラッチ671
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ672の出力端子Xの出力はLow信
号であるから、ANDゲート673から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。
信号P100Hが入力されると、NORラッチ671
は、該1発目のパルス信号P100Hの立ち下がりエッ
ジで出力端子Xの出力をHigh信号とする。このと
き、NORラッチ672の出力端子Xの出力はLow信
号であるから、ANDゲート673から、セレクタ回路
63内の、セレクタ633のセレクト端子Sに対して出
力されるセレクト信号は、Low信号である。
【0188】したがって、フリップフロップ65からカ
ウンタ回路67に、2発目のパルス信号P100Hが入
力される直前には、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、2発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
ウンタ回路67に、2発目のパルス信号P100Hが入
力される直前には、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、2発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
【0189】一方、このとき、ANDゲート673から
リセット回路93内のフリップフロップ931に入力さ
れたLow信号は、フリップフロップ931内部にラッ
チされ、フリップフロップ931のクロック端子CKに
入力されるパルス信号P50HのタイミングでANDゲ
ート934の一方の入力端子に対して出力される。他
方、反転ゲート932に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ933に対
して出力され、該High信号は、フリップフロップ9
33内部にラッチされて、フリップフロップ933のク
ロック端子CKに入力されるパルス信号P75Hのタイ
ミングでANDゲート934の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート93
4からカウンタ回路67のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
67はリセットされていない。
リセット回路93内のフリップフロップ931に入力さ
れたLow信号は、フリップフロップ931内部にラッ
チされ、フリップフロップ931のクロック端子CKに
入力されるパルス信号P50HのタイミングでANDゲ
ート934の一方の入力端子に対して出力される。他
方、反転ゲート932に入力されたLow信号は、反転
されてHigh信号としてフリップフロップ933に対
して出力され、該High信号は、フリップフロップ9
33内部にラッチされて、フリップフロップ933のク
ロック端子CKに入力されるパルス信号P75Hのタイ
ミングでANDゲート934の他方の入力端子に対して
出力される。したがって、このとき、ANDゲート93
4からカウンタ回路67のリセット端子Rに入力される
リセット信号は、Low信号であるので、カウンタ回路
67はリセットされていない。
【0190】更に、フリップフロップ65から2発目の
パルス信号P100Hが入力されると、NORラッチ6
71は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ671の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ672は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ671の出
力端子Xの出力はLow信号であるから、ANDゲート
673から、セレクタ回路63内の、セレクタ633の
セレクト端子Sに対して出力されるセレクト信号は、依
然Low信号である。
パルス信号P100Hが入力されると、NORラッチ6
71は、該2発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力をLow信号とする。この、
NORラッチ671の出力端子Xから出力される信号が
High信号からLow信号となる立ち下がりエッジ
で、NORラッチ672は、出力端子Xの出力をHig
h信号とする。このとき、前記NORラッチ671の出
力端子Xの出力はLow信号であるから、ANDゲート
673から、セレクタ回路63内の、セレクタ633の
セレクト端子Sに対して出力されるセレクト信号は、依
然Low信号である。
【0191】したがって、フリップフロップ65からカ
ウンタ回路67に、3発目のパルス信号P100Hが入
力される直前には、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、3発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
ウンタ回路67に、3発目のパルス信号P100Hが入
力される直前には、セレクタ633は、前記JKフリッ
プフロップ631から入力されるGPCK生成信号gp
ck1を、ゲートパルスクロック信号GPCKとして、
ゲートドライバー3に対して出力する。該ゲートパルス
クロック信号GPCKが、3発目のゲートパルスクロッ
ク信号GPCKということになる。また、セレクタ回路
90は、前記JKフリップフロップ901から入力され
るGRES生成信号gres1を、ゲート出力リセット
信号GRESとして、ゲートドライバー3に対して出力
する。
【0192】一方、このとき、前記1発目のゲートパル
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート934からカウンタ回路67のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路67はリセットされていない。
スクロック信号GPCKが生成された後の動作と同様、
ANDゲート934からカウンタ回路67のリセット端
子Rに入力されるリセット信号は、Low信号であるの
で、カウンタ回路67はリセットされていない。
【0193】更に、フリップフロップ65から3発目の
パルス信号P100Hが入力されると、NORラッチ6
71は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ671、及びNORラッチ672の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート673の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート673から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。
パルス信号P100Hが入力されると、NORラッチ6
71は、該3発目のパルス信号P100Hの立ち下がり
エッジで出力端子Xの出力を再びHigh信号とする。
該3発目のパルス信号P100Hをうけた時点で、NO
Rラッチ671、及びNORラッチ672の出力端子X
から出力される信号はともにHigh信号となってお
り、ANDゲート673の2つの入力端子には、ともに
High信号が入力されることとなる。このとき、AN
Dゲート673から、セレクタ回路63内の、セレクタ
633のセレクト端子Sに対して出力されるセレクト信
号は、High信号となる。
【0194】したがって、フリップフロップ65からカ
ウンタ回路67に、3発目のパルス信号P100Hが入
力された後には、セレクタ633は、前記JKフリップ
フロップ632から入力されるGPCK生成信号gpc
k2を、ゲートパルスクロック信号GPCKとして、ゲ
ートドライバー3に対して出力する。GPCK生成信号
gpck2は、図10に示すようにGPCK生成信号g
pck1の1Hの期間を2等分した周期で発生されるパ
ルス信号であるから、前記3発目のゲートパルスクロッ
ク信号GPCKの約31.8μsec後に4発目のゲー
トパルスクロック信号GPCKが発生されることにな
る。また、セレクタ回路90は、前記GPCK生成信号
gpck2による4発目のゲートパルスクロック信号G
PCKと同時に、前記JKフリップフロップ902から
入力されるGRES生成信号gres2を、ゲート出力
リセット信号GRESとして、ゲートドライバー3に対
して出力する。
ウンタ回路67に、3発目のパルス信号P100Hが入
力された後には、セレクタ633は、前記JKフリップ
フロップ632から入力されるGPCK生成信号gpc
k2を、ゲートパルスクロック信号GPCKとして、ゲ
ートドライバー3に対して出力する。GPCK生成信号
gpck2は、図10に示すようにGPCK生成信号g
pck1の1Hの期間を2等分した周期で発生されるパ
ルス信号であるから、前記3発目のゲートパルスクロッ
ク信号GPCKの約31.8μsec後に4発目のゲー
トパルスクロック信号GPCKが発生されることにな
る。また、セレクタ回路90は、前記GPCK生成信号
gpck2による4発目のゲートパルスクロック信号G
PCKと同時に、前記JKフリップフロップ902から
入力されるGRES生成信号gres2を、ゲート出力
リセット信号GRESとして、ゲートドライバー3に対
して出力する。
【0195】一方、このとき、ANDゲート673から
リセット回路93内のフリップフロップ931に入力さ
れたHigh信号は、フリップフロップ931内部にラ
ッチされ、フリップフロップ931のクロック端子CK
に入力されるパルス信号P50HのタイミングでAND
ゲート934の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ933は、前記2発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート934に対してHig
h信号を出力しているから、ANDゲート934は、該
フリップフロップ933から入力されるHigh信号、
及び前記フリップフロップ931から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路67のリセット端子Rに対して出力し、カウ
ンタ回路67のカウント値をリセットする。
リセット回路93内のフリップフロップ931に入力さ
れたHigh信号は、フリップフロップ931内部にラ
ッチされ、フリップフロップ931のクロック端子CK
に入力されるパルス信号P50HのタイミングでAND
ゲート934の一方の入力端子に対して出力される。更
に、このとき、フリップフロップ933は、前記2発目
のゲートパルスクロック信号GPCKが生成された後の
状態を保っており、ANDゲート934に対してHig
h信号を出力しているから、ANDゲート934は、該
フリップフロップ933から入力されるHigh信号、
及び前記フリップフロップ931から入力されるHig
h信号をうけて、リセット信号としてHigh信号をカ
ウンタ回路67のリセット端子Rに対して出力し、カウ
ンタ回路67のカウント値をリセットする。
【0196】このカウンタ回路67のリセットのタイミ
ングは、上述したようにパルス信号P50Hのタイミン
グで行われるが、図10に示すように、パルス信号P5
0Hが発生するのは、GPCK生成信号gpck2の僅
かに後であるので、前記3発目のゲートパルスクロック
信号GPCKの約31.8μsec後に4発目のゲート
パルスクロック信号GPCKが発生された後に、カウン
タ回路67はリセットされることとなる。
ングは、上述したようにパルス信号P50Hのタイミン
グで行われるが、図10に示すように、パルス信号P5
0Hが発生するのは、GPCK生成信号gpck2の僅
かに後であるので、前記3発目のゲートパルスクロック
信号GPCKの約31.8μsec後に4発目のゲート
パルスクロック信号GPCKが発生された後に、カウン
タ回路67はリセットされることとなる。
【0197】他方、反転ゲート932に入力されたHi
gh信号は、反転されてLow信号としてフリップフロ
ップ933に対して出力され、該Low信号は、フリッ
プフロップ933内部にラッチされて、フリップフロッ
プ933のクロック端子CKに入力されるパルス信号P
75HのタイミングでANDゲート934の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート934からカウンタ回路67のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路67のリセットは解除される。
gh信号は、反転されてLow信号としてフリップフロ
ップ933に対して出力され、該Low信号は、フリッ
プフロップ933内部にラッチされて、フリップフロッ
プ933のクロック端子CKに入力されるパルス信号P
75HのタイミングでANDゲート934の他方の入力
端子に対して出力される。したがって、このとき、AN
Dゲート934からカウンタ回路67のリセット端子R
に入力されるリセット信号は、Low信号となるので、
カウンタ回路67のリセットは解除される。
【0198】このカウンタ回路67のリセット解除のタ
イミングは、上述したようにパルス信号P75Hのタイ
ミングで行われるが、図10に示すように、パルス信号
P75Hは、パルス信号P50Hの発生後、次のGPC
K生成信号gpck1の発生前に発生されるので、次の
GPCK生成信号gpck1から新たにカウント動作を
繰り返すことができる。
イミングは、上述したようにパルス信号P75Hのタイ
ミングで行われるが、図10に示すように、パルス信号
P75Hは、パルス信号P50Hの発生後、次のGPC
K生成信号gpck1の発生前に発生されるので、次の
GPCK生成信号gpck1から新たにカウント動作を
繰り返すことができる。
【0199】すなわち、カウンタ回路67は、フリップ
フロップ65から入力されるパルス信号P100Hを3
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路67は、約31.8μsec後のパルス信号
P50Hのタイミングでリセット回路93によってリセ
ットされ、更に約15.9μsec後のパルス信号P7
5Hのタイミングでリセット回路93によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
フロップ65から入力されるパルス信号P100Hを3
発カウントして、セレクト信号としてHigh信号をセ
レクタ回路63内のセレクタ633のセレクト端子Sに
入力して、ゲートパルスクロック信号GPCKとして、
GPCK生成信号gpck2を出力させる。その後、カ
ウンタ回路67は、約31.8μsec後のパルス信号
P50Hのタイミングでリセット回路93によってリセ
ットされ、更に約15.9μsec後のパルス信号P7
5Hのタイミングでリセット回路93によってリセット
を解除され、次のパルス信号P100Hを再び1発目の
パルス信号P100Hとしてカウントすることにより、
同様の動作を繰り返す。
【0200】そして、このように繰り返されるコントロ
ーラ6の動作により、3発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを4
/3倍に増加させることができる。
ーラ6の動作により、3発のゲートパルスクロック信号
GPCK毎に1発のゲートパルスクロック信号GPCK
を間増しして、ゲートパルスクロック信号GPCKを4
/3倍に増加させることができる。
【0201】次に、上述した動作により4/3倍に増加
されたゲートパルスクロック信号GPCKによって、垂
直走査線を4/3倍に伸長する液晶表示装置100の動
作について、図11に示すタイムチャートの、ゲートパ
ルスクロック信号GPCKを表すP31〜P36のタイ
ミングに沿って説明する。
されたゲートパルスクロック信号GPCKによって、垂
直走査線を4/3倍に伸長する液晶表示装置100の動
作について、図11に示すタイムチャートの、ゲートパ
ルスクロック信号GPCKを表すP31〜P36のタイ
ミングに沿って説明する。
【0202】図11において、最上列に示す映像信号
は、図1におけるクロマインターフェース5に入力され
る映像信号であり、各映像信号の上部にそれぞれの映像
信号を表す符号を付している。第2列に示すゲート出力
リセット信号GRESは、上述した動作によりコントロ
ーラ6によって生成されゲートドライバー3に入力され
るゲート出力リセット信号GRESを表しており、Hi
gh信号時に、図2に示したゲートドライバー3内のA
NDゲート回路35からゲート電極駆動信号を出力し
て、走査線(ゲートライン)をONにすることを示して
いる。また、ゲート出力リセット信号GRESを表す信
号線上に示したA,B,C,D,Eは、最上段の映像信
号を表す波形の上部に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー4から走査線(ゲートラ
イン)に出力されることを意味している。第3列に示す
ゲートパルスクロック信号GPCKは、上述した動作に
よりコントローラ6によって生成されゲートドライバー
3に入力されるゲートパルスクロック信号GPCKを表
している。また、最下列に示すライン数は、液晶パネル
2の表示部の走査線(ゲートライン)Xnの、その時間
までの表示ライン数を表している。
は、図1におけるクロマインターフェース5に入力され
る映像信号であり、各映像信号の上部にそれぞれの映像
信号を表す符号を付している。第2列に示すゲート出力
リセット信号GRESは、上述した動作によりコントロ
ーラ6によって生成されゲートドライバー3に入力され
るゲート出力リセット信号GRESを表しており、Hi
gh信号時に、図2に示したゲートドライバー3内のA
NDゲート回路35からゲート電極駆動信号を出力し
て、走査線(ゲートライン)をONにすることを示して
いる。また、ゲート出力リセット信号GRESを表す信
号線上に示したA,B,C,D,Eは、最上段の映像信
号を表す波形の上部に付した符号と対応しており、各符
号によって示されるタイミングの映像信号に対応する画
像データが、ソースドライバー4から走査線(ゲートラ
イン)に出力されることを意味している。第3列に示す
ゲートパルスクロック信号GPCKは、上述した動作に
よりコントローラ6によって生成されゲートドライバー
3に入力されるゲートパルスクロック信号GPCKを表
している。また、最下列に示すライン数は、液晶パネル
2の表示部の走査線(ゲートライン)Xnの、その時間
までの表示ライン数を表している。
【0203】まず、図11には図示しないゲートスター
ト信号GSRTが、図2に示すゲートドライバー3に入
力されると、反転コンパレータ回路31は、反転入力端
子に入力されるゲートスタート信号GSRTが、基準電
圧(非反転入力端子(+)に入力されるゲート電圧)を
超えたとして、ゲートスタート信号GSRTの反転信号
を反転ゲート回路32に対して出力し、反転ゲート回路
32は、該信号を更に反転して反転コンパレータ回路3
1に入力されたゲートスタート信号GSRTと同位相の
信号にしてフリップフロップ33に対して出力する。
ト信号GSRTが、図2に示すゲートドライバー3に入
力されると、反転コンパレータ回路31は、反転入力端
子に入力されるゲートスタート信号GSRTが、基準電
圧(非反転入力端子(+)に入力されるゲート電圧)を
超えたとして、ゲートスタート信号GSRTの反転信号
を反転ゲート回路32に対して出力し、反転ゲート回路
32は、該信号を更に反転して反転コンパレータ回路3
1に入力されたゲートスタート信号GSRTと同位相の
信号にしてフリップフロップ33に対して出力する。
【0204】ゲートパルスクロック信号GPCKとして
P31が発生すると、反転コンパレータ回路31は、反
転入力端子に入力されるゲートパルスクロック信号GP
CK(P31)が、基準電圧を超えたとして、ゲートパ
ルスクロック信号GPCK(P31)の反転信号を走査
シフトクロック反転信号CKBとして、反転ゲート回路
32、及びフリップフロップ33のクロック端子CKに
対して出力し、反転ゲート回路32は、該信号を更に反
転して反転コンパレータ回路31に入力されたゲートパ
ルスクロック信号GPCKと同位相の信号にして、走査
シフトクロック信号CKとして、フリップフロップ33
のクロック端子CKBに対して出力する。
P31が発生すると、反転コンパレータ回路31は、反
転入力端子に入力されるゲートパルスクロック信号GP
CK(P31)が、基準電圧を超えたとして、ゲートパ
ルスクロック信号GPCK(P31)の反転信号を走査
シフトクロック反転信号CKBとして、反転ゲート回路
32、及びフリップフロップ33のクロック端子CKに
対して出力し、反転ゲート回路32は、該信号を更に反
転して反転コンパレータ回路31に入力されたゲートパ
ルスクロック信号GPCKと同位相の信号にして、走査
シフトクロック信号CKとして、フリップフロップ33
のクロック端子CKBに対して出力する。
【0205】フリップフロップ33は、クロック端子C
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力し、nビ
ットシフトレジスタ34の最前段のフリップフロップ
は、フリップフロップ33から入力される走査スタート
信号STを内部にラッチする。また、P31直後に図9
に示す水平デコーダ94から、フリップフロップ65を
介してカウンタ回路67に入力されるパルス信号P10
0Hが、1発目のパルス信号P100Hとしてカウント
されている。
Kに入力される走査シフトクロック反転信号CKB、及
びクロック端子CKBに入力される走査シフトクロック
信号CKに基づいて、端子Iに入力されるゲートスター
ト信号GSRTをラッチし、走査スタート信号STとし
て、nビットシフトレジスタ34に対して出力し、nビ
ットシフトレジスタ34の最前段のフリップフロップ
は、フリップフロップ33から入力される走査スタート
信号STを内部にラッチする。また、P31直後に図9
に示す水平デコーダ94から、フリップフロップ65を
介してカウンタ回路67に入力されるパルス信号P10
0Hが、1発目のパルス信号P100Hとしてカウント
されている。
【0206】更に、ゲートパルスクロック信号GPCK
としてP32が発生すると、nビットシフトレジスタ3
4の最前段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X1に接続されたANDゲート、及
び第2段のフリップフロップに対して出力し、第2段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Aに対応する画像データAが出力され、P32後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの期間に、液晶パネル2の1ライン目の走
査線として、映像信号Aに対応する画像データAが表示
される。また、P32直後に図9に示す水平デコーダ9
4から、フリップフロップ65を介してカウンタ回路6
7に入力されるパルス信号P100Hが、2発目のパル
ス信号P100Hとしてカウントされている。
としてP32が発生すると、nビットシフトレジスタ3
4の最前段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X1に接続されたANDゲート、及
び第2段のフリップフロップに対して出力し、第2段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Aに対応する画像データAが出力され、P32後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの期間に、液晶パネル2の1ライン目の走
査線として、映像信号Aに対応する画像データAが表示
される。また、P32直後に図9に示す水平デコーダ9
4から、フリップフロップ65を介してカウンタ回路6
7に入力されるパルス信号P100Hが、2発目のパル
ス信号P100Hとしてカウントされている。
【0207】更に、ゲートパルスクロック信号GPCK
としてP33が発生すると、nビットシフトレジスタ3
4の第2段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X2に接続されたANDゲート、及
び第3段のフリップフロップに対して出力し、第3段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Bに対応する画像データBが出力され、P33後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの半分の期間に、液晶パネル2の2ライン
目の走査線として、映像信号Bに対応する画像データB
が表示される。また、P33直後に図9に示す水平デコ
ーダ94から、フリップフロップ65を介してカウンタ
回路67に入力されるパルス信号P100Hが、3発目
のパルス信号P100Hとしてカウントされている。
としてP33が発生すると、nビットシフトレジスタ3
4の第2段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X2に接続されたANDゲート、及
び第3段のフリップフロップに対して出力し、第3段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Bに対応する画像データBが出力され、P33後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの半分の期間に、液晶パネル2の2ライン
目の走査線として、映像信号Bに対応する画像データB
が表示される。また、P33直後に図9に示す水平デコ
ーダ94から、フリップフロップ65を介してカウンタ
回路67に入力されるパルス信号P100Hが、3発目
のパルス信号P100Hとしてカウントされている。
【0208】パルス信号P100Hを3発カウントした
カウンタ回路67は、セレクト信号として、High信
号をセレクタ回路63、及びセレクタ回路90に対して
出力する。したがって、セレクタ回路63内部のセレク
タ633は、JKフリップフロップ632から入力され
るGPCK生成信号gpck2を、ゲートパルスクロッ
ク信号GPCK(図11に示すP34)としてゲートド
ライバー3に対して出力する。また、セレクタ回路90
内部のセレクタ903は、JKフリップフロップ902
から入力されるGRES生成信号gres2を、ゲート
出力リセット信号GRESとしてゲートドライバー3に
対して出力する。すなわち、ゲートパルスクロック信号
GPCKであるP34に対応する時間に、図11に示す
ように、ゲート出力リセット信号GRESはLow信号
を発生している。
カウンタ回路67は、セレクト信号として、High信
号をセレクタ回路63、及びセレクタ回路90に対して
出力する。したがって、セレクタ回路63内部のセレク
タ633は、JKフリップフロップ632から入力され
るGPCK生成信号gpck2を、ゲートパルスクロッ
ク信号GPCK(図11に示すP34)としてゲートド
ライバー3に対して出力する。また、セレクタ回路90
内部のセレクタ903は、JKフリップフロップ902
から入力されるGRES生成信号gres2を、ゲート
出力リセット信号GRESとしてゲートドライバー3に
対して出力する。すなわち、ゲートパルスクロック信号
GPCKであるP34に対応する時間に、図11に示す
ように、ゲート出力リセット信号GRESはLow信号
を発生している。
【0209】上述したような動作により、ゲートパルス
クロック信号GPCKとしてP34が発生すると、nビ
ットシフトレジスタ34の第3段のフリップフロップ
は、前記ラッチした走査スタート信号STを、クロック
端子CKに入力される走査シフトクロック信号CKのタ
イミングで、ANDゲート回路35の走査線X3に接続
されたANDゲート、及び第4段のフリップフロップに
対して出力し、第4段のフリップフロップは、該走査ス
タート信号を内部にラッチする。このとき、依然ソース
ドライバー4からは、映像信号Bに対応する画像データ
Bが出力されており、P34後のゲート出力リセット信
号GRESがHigh信号となっている1Hの半分の期
間に、液晶パネル2の3ライン目の走査線として、映像
信号Bに対応する画像データBが表示される。また、P
34直後に図9に示す水平デコーダ94から、フリップ
フロップ91を介してリセット回路93に入力されるパ
ルス信号P50Hによって、カウンタ回路67のカウン
ト値はリセットされ、更に水平デコーダ94から、フリ
ップフロップ92を介してリセット回路93に入力され
るパルス信号P75Hによって、カウンタ回路67のリ
セットが解除される。
クロック信号GPCKとしてP34が発生すると、nビ
ットシフトレジスタ34の第3段のフリップフロップ
は、前記ラッチした走査スタート信号STを、クロック
端子CKに入力される走査シフトクロック信号CKのタ
イミングで、ANDゲート回路35の走査線X3に接続
されたANDゲート、及び第4段のフリップフロップに
対して出力し、第4段のフリップフロップは、該走査ス
タート信号を内部にラッチする。このとき、依然ソース
ドライバー4からは、映像信号Bに対応する画像データ
Bが出力されており、P34後のゲート出力リセット信
号GRESがHigh信号となっている1Hの半分の期
間に、液晶パネル2の3ライン目の走査線として、映像
信号Bに対応する画像データBが表示される。また、P
34直後に図9に示す水平デコーダ94から、フリップ
フロップ91を介してリセット回路93に入力されるパ
ルス信号P50Hによって、カウンタ回路67のカウン
ト値はリセットされ、更に水平デコーダ94から、フリ
ップフロップ92を介してリセット回路93に入力され
るパルス信号P75Hによって、カウンタ回路67のリ
セットが解除される。
【0210】更に、ゲートパルスクロック信号GPCK
としてP35が発生すると、nビットシフトレジスタ3
4の第4段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X4に接続されたANDゲート、及
び第5段のフリップフロップに対して出力し、第5段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Cに対応する画像データCが出力され、P35後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの期間に、液晶パネル2の4ライン目の走
査線として、映像信号Cに対応する画像データCが表示
される。また、P35直後に図9に示す水平デコーダ9
4から、フリップフロップ65を介してカウンタ回路6
7に入力されるパルス信号P100Hが、1発目のパル
ス信号P100Hとしてカウントされている。
としてP35が発生すると、nビットシフトレジスタ3
4の第4段のフリップフロップは、前記ラッチした走査
スタート信号STを、クロック端子CKに入力される走
査シフトクロック信号CKのタイミングで、ANDゲー
ト回路35の走査線X4に接続されたANDゲート、及
び第5段のフリップフロップに対して出力し、第5段の
フリップフロップは、該走査スタート信号を内部にラッ
チする。それと同時に、ソースドライバー4からは、映
像信号Cに対応する画像データCが出力され、P35後
のゲート出力リセット信号GRESがHigh信号とな
っている1Hの期間に、液晶パネル2の4ライン目の走
査線として、映像信号Cに対応する画像データCが表示
される。また、P35直後に図9に示す水平デコーダ9
4から、フリップフロップ65を介してカウンタ回路6
7に入力されるパルス信号P100Hが、1発目のパル
ス信号P100Hとしてカウントされている。
【0211】以上の動作により、ソースドライバー4か
らの画像データA〜Cが、ゲートパルスクロック信号G
PCKのタイミングによって、液晶パネル2の表示部の
1〜4行目である走査線X1〜走査線X4までに、4ラ
イン分の画像として表示されることになる。
らの画像データA〜Cが、ゲートパルスクロック信号G
PCKのタイミングによって、液晶パネル2の表示部の
1〜4行目である走査線X1〜走査線X4までに、4ラ
イン分の画像として表示されることになる。
【0212】P36以降のゲートパルスクロック信号G
PCKによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置100によって、走査
線3本毎に1本分の走査線を間増しして、垂直走査線を
4/3倍に伸長し、180本の映像信号を240本に間
増しすることが可能となる。
PCKによっても同様の動作が繰り返されることによ
り、本実施の形態の液晶表示装置100によって、走査
線3本毎に1本分の走査線を間増しして、垂直走査線を
4/3倍に伸長し、180本の映像信号を240本に間
増しすることが可能となる。
【0213】以上説明したように、本実施の形態の液晶
表示装置100においては、コントローラ6内部のカウ
ンタ回路67、及びリセット回路93によって繰り返し
生成され、セレクタ回路63、及びセレクタ回路90の
セレクト端子Sに入力されるセレクト信号によって、図
11のタイムチャートに示すようなタイミングで、ゲー
トパルスクロック信号GPCK、及びゲート出力リセッ
ト信号GRESが、ゲートドライバー3に対して出力さ
れ、走査線3本毎に1本分の走査線を間増しして、垂直
走査線を4/3倍に伸長し、180本の映像信号を24
0本に間増しすることが可能となるようにした。
表示装置100においては、コントローラ6内部のカウ
ンタ回路67、及びリセット回路93によって繰り返し
生成され、セレクタ回路63、及びセレクタ回路90の
セレクト端子Sに入力されるセレクト信号によって、図
11のタイムチャートに示すようなタイミングで、ゲー
トパルスクロック信号GPCK、及びゲート出力リセッ
ト信号GRESが、ゲートドライバー3に対して出力さ
れ、走査線3本毎に1本分の走査線を間増しして、垂直
走査線を4/3倍に伸長し、180本の映像信号を24
0本に間増しすることが可能となるようにした。
【0214】したがって、水平走査線を間増しするため
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、18
0本の水平走査線を240本に伸長する機能を実現する
液晶表示装置を提供することができる。
に、画像処理のための複雑な演算を行うために複雑で大
規模な回路となるデコーダを必要とせず、簡易的なゲー
トドライバー制御回路により、小型、低コストで、18
0本の水平走査線を240本に伸長する機能を実現する
液晶表示装置を提供することができる。
【0215】なお、本第3の実施の形態の液晶表示装置
100では、映像表示開始の2ライン目(図11中の画
像データBによる画像の走査線)を間増ししたが、これ
は、1ライン目(A)または、3ライン目(C)を間増
しすることとしてもよい。
100では、映像表示開始の2ライン目(図11中の画
像データBによる画像の走査線)を間増ししたが、これ
は、1ライン目(A)または、3ライン目(C)を間増
しすることとしてもよい。
【0216】また、図9のカウンタ回路67を別な構成
の回路として、垂直走査線を6/5倍、あるいは11/
9倍に伸長することとしてもよい。
の回路として、垂直走査線を6/5倍、あるいは11/
9倍に伸長することとしてもよい。
【0217】なお、前記第1から3の実施の形態の説明
において示した各回路構成図は、本発明を実現するため
の1例としての回路構成を示しており、本発明の趣旨を
逸脱しない範囲で、同一の機能を有する別の回路構成と
してもよいことは勿論である。また、垂直走査線を伸長
する倍率についても、適宜自由に設定可能である。
において示した各回路構成図は、本発明を実現するため
の1例としての回路構成を示しており、本発明の趣旨を
逸脱しない範囲で、同一の機能を有する別の回路構成と
してもよいことは勿論である。また、垂直走査線を伸長
する倍率についても、適宜自由に設定可能である。
【0218】また、前記第1から3の実施の形態として
は、本発明を適用した場合の一例として、液晶表示装置
に本発明を適用した場合について詳細に説明したが、本
発明の適用対象は液晶表示装置のみならず、マトリクス
型の表示パネルを有するプラズマディスプレイ等、その
他のマトリクス表示装置にも及ぶことは勿論である。
は、本発明を適用した場合の一例として、液晶表示装置
に本発明を適用した場合について詳細に説明したが、本
発明の適用対象は液晶表示装置のみならず、マトリクス
型の表示パネルを有するプラズマディスプレイ等、その
他のマトリクス表示装置にも及ぶことは勿論である。
【0219】
【発明の効果】請求項1〜3のいずれかに記載の発明に
よれば、走査タイミング信号を任意数増加させて、簡易
的に走査線を増加させることができるため、画像処理の
ための複雑な演算を行うために複雑で大規模な回路とな
るデコーダを必要とせず、垂直走査線を伸長する機能
を、小型、低コストなマトリクス表示装置で実現するこ
とができる。
よれば、走査タイミング信号を任意数増加させて、簡易
的に走査線を増加させることができるため、画像処理の
ための複雑な演算を行うために複雑で大規模な回路とな
るデコーダを必要とせず、垂直走査線を伸長する機能
を、小型、低コストなマトリクス表示装置で実現するこ
とができる。
【0220】請求項4記載の発明によれば、映像信号と
表示パネルのアスペクト比が相違する場合にも、映像信
号の走査線数を所定数増加させることができる構成であ
るため、表示パネルに最適な映像表示を、小型、低コス
トなマトリクス表示装置で実現することができる。
表示パネルのアスペクト比が相違する場合にも、映像信
号の走査線数を所定数増加させることができる構成であ
るため、表示パネルに最適な映像表示を、小型、低コス
トなマトリクス表示装置で実現することができる。
【0221】請求項5記載の発明によれば、映像信号が
いわゆるワイド画面用の映像信号であり、表示パネルが
アスペクト比4:3の既存の表示パネルである場合に
も、映像信号の走査線数を所定数増加させることができ
る構成であるため、アスペクト比16:9のワイド画面
用の映像信号の垂直走査線を4/3倍に伸張して、アス
ペクト比4:3の表示パネルに最適な映像表示を、小
型、低コストなマトリクス表示装置で実現することがで
きる。
いわゆるワイド画面用の映像信号であり、表示パネルが
アスペクト比4:3の既存の表示パネルである場合に
も、映像信号の走査線数を所定数増加させることができ
る構成であるため、アスペクト比16:9のワイド画面
用の映像信号の垂直走査線を4/3倍に伸張して、アス
ペクト比4:3の表示パネルに最適な映像表示を、小
型、低コストなマトリクス表示装置で実現することがで
きる。
【0222】請求項6〜8のいずれかに記載の発明によ
れば、本発明の液晶駆動方法を液晶表示装置に採用する
ことにより、画像処理のための複雑な演算を行うために
複雑で大規模な回路となるデコーダを必要としないた
め、液晶表示装置において垂直走査線を伸長する機能を
付加する際に、小型、低コストで実現することができ
る。
れば、本発明の液晶駆動方法を液晶表示装置に採用する
ことにより、画像処理のための複雑な演算を行うために
複雑で大規模な回路となるデコーダを必要としないた
め、液晶表示装置において垂直走査線を伸長する機能を
付加する際に、小型、低コストで実現することができ
る。
【図1】本発明に係る液晶表示装置1の概略回路構成
図。
図。
【図2】図1に示すゲートドライバー3の回路構成例を
示す図。
示す図。
【図3】図1に示すコントローラ6の回路構成例を示す
図。
図。
【図4】図3に示すコントローラ6内のセレクタ回路6
3を構成するセレクタ633の回路構成例を示す図。
3を構成するセレクタ633の回路構成例を示す図。
【図5】図3に示すコントローラ6を制御するための各
種制御信号を示すタイムチャート。
種制御信号を示すタイムチャート。
【図6】図3に示すコントローラ6によって生成された
ゲートパルスクロック信号GPCKによって、垂直走査
線を4/3倍に伸長する動作を示すタイムチャート。
ゲートパルスクロック信号GPCKによって、垂直走査
線を4/3倍に伸長する動作を示すタイムチャート。
【図7】本発明の第2の実施の形態の液晶表示装置10
において、図3に示すコントローラ6内のカウンタ回路
67を代替するために適用する、カウンタ回路80の回
路構成例を示す図。
において、図3に示すコントローラ6内のカウンタ回路
67を代替するために適用する、カウンタ回路80の回
路構成例を示す図。
【図8】図3に示すコントローラ6によって生成された
ゲートパルスクロック信号GPCKによって、垂直走査
線を6/5倍に伸長する動作を示すタイムチャート。
ゲートパルスクロック信号GPCKによって、垂直走査
線を6/5倍に伸長する動作を示すタイムチャート。
【図9】本発明の第3の実施の形態の液晶表示装置10
0において、図3に示すコントローラ6を代替する回路
として適用する、コントローラ6の回路構成例を示す
図。
0において、図3に示すコントローラ6を代替する回路
として適用する、コントローラ6の回路構成例を示す
図。
【図10】図9に示すコントローラ6を制御するための
各種制御信号を示すタイムチャート。
各種制御信号を示すタイムチャート。
【図11】図9に示すコントローラ6によって生成され
たゲートパルスクロック信号GPCKによって、垂直走
査線を4/3倍に伸長する動作を示すタイムチャート。
たゲートパルスクロック信号GPCKによって、垂直走
査線を4/3倍に伸長する動作を示すタイムチャート。
1 液晶表示装置 2 液晶パネル 3 ゲートドライバー 31 反転コンパレータ回路 32 反転ゲート回路 33 フリップフロップ 34 nビットシフトレジスタ 35 ANDゲート回路 36 バッファ回路 4 ソースドライバー 5 クロマインターフェース 6 コントローラ 61 立ち下がり同期式カウンタ 62 水平デコーダ 63 セレクタ回路 631,632 JKフリップフロップ 633 セレクタ 633a、633b ANDゲート 633c 反転ゲート 633d ORゲート 64 JKフリップフロップ 65,66 フリップフロップ 67 カウンタ回路 671,672 NORラッチ 673 ANDゲート 68 リセット回路 681,683 フリップフロップ 682 反転ゲート 684 ANDゲート 69 JKフリップフロップ 70 ANDゲート 71,72 フリップフロップ 73,74 ORゲート 75 非同期式カウンタ 76 垂直デコーダ 77,78 フリップフロップ 10 液晶表示装置 80 カウンタ回路 801,802,803 NORラッチ 804 ANDゲート 100 液晶表示装置 90 セレクタ回路 901,902 JKフリップフロップ 903 セレクタ 91,92 フリップフロップ 93 リセット回路 931,933 フリップフロップ 932 反転ゲート 934 ANDゲート 94 水平デコーダ
Claims (8)
- 【請求項1】複数の信号線と複数の走査線をマトリクス
状に配設し、これらの信号線と走査線の各交差部に表示
素子を有するマトリクス表示パネルと、 基本クロック信号に基づいて、映像信号をサンプリング
するタイミングを設定するサンプリング信号、及び走査
タイミングを設定する走査タイミング信号を生成するタ
イミング設定手段と、 前記タイミング設定手段により生成される走査タイミン
グ信号に応じた走査タイミングで前記複数の走査線を順
次走査する走査手段と、 前記タイミング設定手段により生成されるサンプリング
信号に基づいて映像信号をサンプリングして、前記複数
の信号線を駆動する信号線駆動信号を生成して前記各表
示素子を駆動する信号線駆動手段と、 を備えたマトリクス表示装置において、 前記タイミング設定手段は、 前記走査タイミング信号により設定される走査タイミン
グを計数する計数手段を備え、この走査タイミングの計
数値が所定値となる毎に前記走査線を任意数増加させて
走査するように当該走査タイミングを設定する走査タイ
ミング信号を生成し、 前記走査手段は、 前記タイミング設定手段により生成される走査タイミン
グ信号に応じて所定走査タイミング毎に前記走査線を任
意数増加させて走査することを特徴とするマトリクス表
示装置。 - 【請求項2】前記タイミング設定手段は、前記計数手段
による前記走査タイミングの計数値が所定値となった後
に前記信号線駆動手段により前記信号線が駆動されない
非信号線駆動期間となる毎に、複数の前記走査線を同時
に走査するように前記走査タイミングを設定する走査タ
イミング信号を生成し、 前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記非信号線駆動期
間毎に複数の前記走査線を同時に走査することを特徴と
する請求項1記載のマトリクス表示装置。 - 【請求項3】前記タイミング設定手段は、前記計数手段
による前記走査タイミングの計数値が所定値となった後
の信号線駆動期間中の所定のタイミング毎に、複数の前
記走査線を順次走査するように前記走査タイミングを設
定する走査タイミング信号を生成し、 前記走査手段は、前記タイミング設定手段により生成さ
れる走査タイミング信号に応じて、前記信号線駆動期間
中の所定のタイミング毎に、複数の前記走査線を順次走
査することを特徴とする請求項1記載のマトリクス表示
装置。 - 【請求項4】前記映像信号は、所定アスペクト比の映像
を表示する信号であり、このアスペクト比は前記マトリ
クス表示パネルのアスペクト比と相違し、 前記タイミング設定手段は、前記計数手段による前記走
査タイミングの計数値が所定値となる毎に、前記映像信
号のアスペクト比が前記マトリクス表示パネルのアスペ
クト比となるように前記走査線を所定数増加させて走査
するように走査タイミングを設定する走査タイミング信
号を生成し、 前記走査手段は、前記タイミング設定手段により設定さ
れる走査タイミング信号に応じて、前記映像信号のアス
ペクト比が前記マトリクス表示パネルのアスペクト比と
なるように前記走査線を所定数増加させて走査すること
を特徴とする請求項1〜3のいずれかに記載のマトリク
ス表示装置。 - 【請求項5】前記映像信号のアスペクト比は16:9で
あり、前記マトリクス表示パネルのアスペクト比は4:
3であることを特徴とする請求項4記載のマトリクス表
示装置。 - 【請求項6】複数の信号線と複数の走査線をマトリクス
状に配設し、これらの信号線と走査線の各交差部に表示
素子を有するマトリクス表示パネルを駆動する際に、 基本クロック信号に基づいて、映像信号をサンプリング
するタイミングを設定するサンプリング信号、及び走査
タイミングを設定する走査タイミング信号を生成し、こ
の走査タイミング信号に応じた走査タイミングで前記複
数の走査線を順次走査し、また前記サンプリング信号に
基づいて映像信号をサンプリングして前記複数の信号線
を駆動する信号線駆動信号を生成して前記各表示素子を
駆動するマトリクス表示装置駆動方法において、 前記走査タイミング信号により設定される走査タイミン
グを計数し、この走査タイミングの計数値が所定値とな
る毎に前記走査線を任意数増加させて走査するように当
該走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて所定走査タイミン
グ毎に前記走査線を任意数増加させて走査することを特
徴とするマトリクス表示装置駆動方法。 - 【請求項7】前記走査タイミングの計数値が所定値とな
った後に前記信号線が駆動されない非信号線駆動期間と
なる毎に、複数の前記走査線を同時に走査するように前
記走査タイミングを設定する走査タイミング信号を生成
し、この走査タイミング信号に応じて、前記非信号線駆
動期間毎に複数の前記走査線を同時に走査することを特
徴とする請求項6記載のマトリクス表示装置駆動方法。 - 【請求項8】前記走査タイミングの計数値が所定値とな
った後の信号線駆動期間中の所定のタイミング毎に、複
数の前記走査線を順次走査するように前記走査タイミン
グを設定する走査タイミング信号を生成し、この走査タ
イミング信号に応じて、前記信号線駆動期間中の所定の
タイミング毎に、複数の前記走査線を順次走査すること
を特徴とする請求項6記載のマトリクス表示装置駆動方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17722497A JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17722497A JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1124624A true JPH1124624A (ja) | 1999-01-29 |
Family
ID=16027333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17722497A Pending JPH1124624A (ja) | 1997-07-02 | 1997-07-02 | マトリクス表示装置、及びマトリクス表示装置駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1124624A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4737567A (en) * | 1985-10-18 | 1988-04-12 | Nippon Ester Co., Ltd. | Phosphorus containing copoleyster |
KR20140137716A (ko) * | 2013-05-23 | 2014-12-03 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
-
1997
- 1997-07-02 JP JP17722497A patent/JPH1124624A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4737567A (en) * | 1985-10-18 | 1988-04-12 | Nippon Ester Co., Ltd. | Phosphorus containing copoleyster |
KR20140137716A (ko) * | 2013-05-23 | 2014-12-03 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 구동 방법 |
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