JPH11243433A - Radio communication device and its quadature amplitude modulating demodulating circuit - Google Patents
Radio communication device and its quadature amplitude modulating demodulating circuitInfo
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- JPH11243433A JPH11243433A JP10358037A JP35803798A JPH11243433A JP H11243433 A JPH11243433 A JP H11243433A JP 10358037 A JP10358037 A JP 10358037A JP 35803798 A JP35803798 A JP 35803798A JP H11243433 A JPH11243433 A JP H11243433A
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】この発明は、例えば２ｍ（ｍ
は２以上の自然数またはｍ＝３，５，７…）値直交振幅
変調方式を採用した無線通信装置に設けられる直交振幅
変復調回路の改良に関する。TECHNICAL FIELD The present invention relates to, for example, 2 m (m
The present invention relates to an improvement of a quadrature amplitude modulation / demodulation circuit provided in a wireless communication device employing a quadrature amplitude modulation method using a natural number of 2 or more or m = 3, 5, 7...
【０００２】[0002]
【従来の技術】近年、通信ニーズの増大や通信技術の発
展に伴い種々の通信システムが開発されており、その中
にディジタルマイクロ波無線通信システムがある。この
種のシステムは、例えばマイクロ波からなる搬送波を多
値直交振幅変調（多値ＱＡＭ：Quadrature Aｍplitude
Ｍodulation ）方式を用いて変調することでディジタル
データを無線伝送するもので、アナログ無線伝送システ
ムや有線ディジタル伝送システムに比べて、安価にして
高品質のデータ伝送が可能である。2. Description of the Related Art In recent years, various communication systems have been developed with an increase in communication needs and development of communication technology, and among them, there is a digital microwave radio communication system. This type of system uses, for example, a multi-level quadrature amplitude modulation (multi-level QAM: Quadrature Amplitude) for a carrier composed of microwaves.
Modulation) is used to transmit digital data wirelessly by modulating it. Compared to analog wireless transmission systems and wired digital transmission systems, low-cost and high-quality data transmission is possible.
【０００３】直交振幅変調方式を採用したディジタルマ
イクロ波無線通信システムでは、従来より２2ｍ（ｍ＝
１，２，３，…）値ＱＡＭ信号の変復調方式が用いられ
ており、その中で現在ではＩチャネルとＱチャネルの信
号数を等しくした１６ＱＡＭ方式や６４ＱＡＭ方式が実
用化されている。また、近年の通信ニーズの増大によ
り、さらに伝送レートの高い多値ＱＡＭ方式についても
実用化のための検討が行われている。In a digital microwave radio communication system employing a quadrature amplitude modulation system, a conventional 2 2 m (m =
(1, 2, 3,...) -Valued QAM signal modulation / demodulation system is used, and among them, 16QAM system and 64QAM system in which the number of I-channel and Q-channel signals are equalized are currently in practical use. Also, with the increase in communication needs in recent years, a study for practical use of a multi-level QAM system with a higher transmission rate has been conducted.
【０００４】ところで、多値ＱＡＭ方式の変復調方式で
は、ＩチャネルおよびＱチャネルの２系列の信号を互い
に直交させてベクトル合成を行う。このため、受信側で
引き込む位相状態により信号点配置が変化してしまうこ
とを防ぐため、ＩチャネルとＱチャネルの信号数を等し
くした２2ｍ（ｍ＝１，２，３，…）値つまり、４値、
１６値、２５６値…をとる多値ＱＡＭ方式を採用するこ
とになる。In the modulation / demodulation system of the multi-level QAM system, vector synthesis is performed by orthogonally intersecting two series of I-channel and Q-channel signals. For this reason, in order to prevent the signal point arrangement from changing due to the phase state pulled in on the receiving side, a 2 2m (m = 1, 2, 3,...) Value in which the number of signals of the I channel and the Q channel is equal, that is, Quaternary,
A multi-value QAM system that takes 16 values, 256 values,... Will be adopted.
【０００５】しかしながら、従来の２2ｍ（ｍ＝１，
２，３，…）値ＱＡＭ方式の変復調方式では、ｍの値を
１増やすことで伝送容量は増加してゆくが、例えば図１
１に示すように振幅の変動幅が増加するため送信部等に
用いられる高周波電力増幅器等には直線性の高いものを
用いる必要が生じ、さらに無線伝送における伝送品質の
問題等、技術的に解決しなければならない問題が多数発
生するため、簡単には伝送容量を増やすことができなか
った。However, the conventional 2 2m (m = 1,
In the modulation / demodulation system of the (2, 3,...) Value QAM system, increasing the value of m by 1 increases the transmission capacity.
As shown in FIG. 1, since the amplitude fluctuation width increases, it is necessary to use a high-linearity power amplifier or the like used in a transmission unit or the like, and further, technically solves problems such as transmission quality in wireless transmission. Since many problems must be solved, the transmission capacity cannot be easily increased.
【０００６】[0006]
【発明が解決しようとする課題】このように、多値ＱＡ
Ｍ方式を用いたディジタルマイクロ波無線通信システム
では、伝送容量の不足が問題となったときに、伝送容量
を増やそうとすると、信号点配置が４倍の多値ＱＡＭ方
式を用いることにより、無線伝送における伝送品質の問
題が発生して、実現が困難となってくる。As described above, the multi-value QA
In the digital microwave radio communication system using the M system, when the transmission capacity becomes an issue when the shortage of the transmission capacity becomes a problem, the radio transmission is performed by using the multi-level QAM system in which the signal point arrangement is quadrupled. , A problem of transmission quality occurs, and it becomes difficult to realize the problem.
【０００７】この発明は、上記事情に着目してなされた
もので、その目的とするところは、高周波電力増幅器等
の直線性の影響を受け難くして、従来の装置より伝送容
量を増加させることができる無線通信装置とその直交振
幅変復調回路を提供することにある。The present invention has been made in view of the above circumstances. It is an object of the present invention to reduce the influence of linearity of a high-frequency power amplifier or the like and to increase the transmission capacity as compared with a conventional device. And a quadrature amplitude modulation / demodulation circuit thereof.
【０００８】またこの発明の他の目的は、マッピングお
よびデマッピング回路を汎用ゲートアレイやＰＬＤ等の
簡単な回路により構成することを可能とし、これにより
メモリによる変換テーブルを用いる回路に比べて回路規
模の小型化を図り、かつ変換速度の高速化を図り得る無
線通信装置とその直交振幅変復調回路を提供することに
ある。Another object of the present invention is to enable the mapping and demapping circuit to be constituted by a simple circuit such as a general-purpose gate array or a PLD, whereby the circuit scale is reduced as compared with a circuit using a conversion table by a memory. It is an object of the present invention to provide a wireless communication device and a quadrature amplitude modulation / demodulation circuit capable of reducing the size of the device and increasing the conversion speed.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に、この発明に係わる無線通信装置とその直交振幅変調
回路は、ｍ系列のディジタル信号の二次元位相平面上に
おける信号点配置を変換して変調に供するマッピング回
路を備え、このマッピング回路において、系列数変換回
路により、上記ｍ系列のディジタル信号をＩチャネルと
Ｑチャネルに振り分けるとともに、両チャネルの系列数
を同一にするべく一方のチャネルの系列数を変換し、こ
の系列数変換回路から出力されたｍ＋１系列のディジタ
ル信号から、信号点配置の変換対象となるビットパター
ンを検出して、この検出された変換対象のビットパター
ンを所定の変換規則に従ってパターン変換して出力し、
かつ信号点配置の変換対象外のビットパターンについて
は変換せずにそのまま出力するようにしたものである。In order to achieve the above object, a wireless communication apparatus and a quadrature amplitude modulation circuit according to the present invention convert a signal point arrangement on a two-dimensional phase plane of an m-sequence digital signal. In this mapping circuit, the m-sequence digital signal is divided into an I channel and a Q channel by a sequence number conversion circuit, and one of the channels is arranged to equalize the number of sequences of both channels. The number of sequences is converted, a bit pattern to be converted of the signal point arrangement is detected from the digital signal of the m + 1 sequence output from the number-of-sequence conversion circuit, and the detected bit pattern to be converted is converted into a predetermined conversion format. Convert the pattern according to the rules and output,
In addition, a bit pattern that is not subject to conversion of the signal point arrangement is output as it is without conversion.
【００１０】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、復調信号の二次元位相平面上にお
ける信号点配置を逆変換してｍ系列のディジタル信号を
再生するデマッピング回路を設け、このデマッピング回
路において、復調信号から信号点配置の変換対象となる
ビットパターンを検出し、この検出された変換対象のビ
ットパターンを所定の変換規則に従いパターン変換して
出力するとともに、信号点配置の対象外のビットパター
ンについては変換せずにそのまま出力し、さらにこの出
力されたディジタル信号系列のＩチャネルまたはＱチャ
ネルの系列数を変換してマッピング前のｍ系列のディジ
タル信号系列を出力するようにしたものである。Further, the radio communication apparatus and the quadrature amplitude demodulation circuit according to the present invention are provided with a demapping circuit for inversely transforming the signal point arrangement on the two-dimensional phase plane of the demodulated signal to reproduce an m-sequence digital signal, In this demapping circuit, a bit pattern to be converted in signal point arrangement is detected from the demodulated signal, and the detected bit pattern to be converted is subjected to pattern conversion in accordance with a predetermined conversion rule and output. Non-target bit patterns are output without conversion, and the number of I-channel or Q-channel sequences of the output digital signal sequence is converted to output an m-sequence digital signal sequence before mapping. It was done.
【００１１】すなわちこの発明は、ＩチャネルとＱチャ
ネルの信号系列数を等しくするための事前変換を行うこ
とで、信号点配置の変換前のビットパターンと変換後の
ビットパターンとの間に簡単な規則性が生じる点に着目
し、変調側において、上記信号系列数の変換を行った上
で、その変換後のディジタル信号系列から変換対象のビ
ットパターンを検出して、その検出結果を基に変換対象
のビットパターンをパターン変換するようにしている。
また復調側においては、それと反対の処理を行うように
回路を構成している。That is, according to the present invention, by performing pre-conversion for equalizing the number of signal sequences of the I channel and the Q channel, a simple conversion between the bit pattern before conversion and the bit pattern after conversion of the signal point constellation is performed. Focusing on the point where regularity occurs, the modulation side converts the number of signal sequences, detects the bit pattern to be converted from the converted digital signal sequence, and performs conversion based on the detection result. The target bit pattern is subjected to pattern conversion.
On the demodulation side, a circuit is configured to perform the opposite processing.
【００１２】したがってこの発明によれば、１２８ＱＡ
Ｍ方式でありながら、ＩチャネルとＱチャネルとの信号
数を等しくすることができ、これにより大容量でかつ伝
送品質の良好なディジタルマイクロ波無線伝送を実現す
ることができる。Therefore, according to the present invention, 128QA
Despite the M system, the number of signals on the I channel and the Q channel can be equalized, thereby realizing digital microwave radio transmission with large capacity and good transmission quality.
【００１３】またそれに加え、系列数の変換と、変換対
象のビットパターンの検出およびその変換を行うことに
よりマッピングおよびデマッピングを実現でき、これに
よりマッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となる。このため、メモリによる変換テーブル
を用いる従来の回路に比べて回路規模を小型化すること
ができ、さらには変換速度の高速化を図ることができ
る。[0013] In addition, mapping and demapping can be realized by converting the number of streams and detecting and converting the bit pattern to be converted, whereby the mapping and demapping circuit can be implemented by a general-purpose gate array, PLD, or the like. It is possible to configure with a simple circuit used. Therefore, the circuit scale can be reduced as compared with a conventional circuit using a conversion table using a memory, and the conversion speed can be increased.
【００１４】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、前記マッピング回路での前記ｍ系
列のディジタル信号の二次元位相平面上における信号点
配置の変換を、回転対称符号配置上にて実施するように
したものである。また、前記デマッピング回路での前記
復調信号の二次元位相平面上における信号点配置の逆変
換を、回転対称符号配置上にて実施するようにしたもの
である。The radio communication apparatus and the quadrature amplitude demodulation circuit thereof according to the present invention may be arranged such that the mapping circuit converts the signal point arrangement of the m-sequence digital signal on a two-dimensional phase plane into a rotationally symmetric code arrangement. It is intended to be implemented. Further, the inverse conversion of the signal point arrangement on the two-dimensional phase plane of the demodulated signal in the demapping circuit is performed on a rotationally symmetric code arrangement.
【００１５】通常の場合、この種の無線通信装置にあっ
ては、データの送受信を誤りなく行うために差動論理演
算処理を行う。この差動論理演算を行う際には、通常、
ビット誤り時における他系列への波及が最も少ない回転
対称配置符号が用いられる。そこで、上記のような手段
を講じることにより、差動論理演算用の回転対称配置符
号データを一度の変換処理で得ることが可能となり、装
置構成の簡略化を図ることができるようになる。Normally, in this type of wireless communication apparatus, differential logical operation processing is performed in order to transmit and receive data without error. When performing this differential logic operation, usually,
A rotationally symmetric arrangement code that has the least spread to other streams at the time of a bit error is used. Therefore, by adopting the above-described means, it becomes possible to obtain rotationally symmetric arrangement code data for differential logical operation by one conversion process, thereby simplifying the device configuration.
【００１６】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、第１の変調多値数を有する多値直
交振幅変調方式にて変調された信号を受信する能力を有
した受信手段と、前記受信手段からのアナログの受信信
号を、複数の系列のディジタル信号に変換するアナログ
／ディジタル変換手段と、復調すべき多値直交振幅変調
信号に対応する第２の変調多値数（前記第１の変調多値
数以下の自然数）を指定するための指定手段と、前記複
数の系列のディジタル信号をそれぞれ論理反転する反転
手段と、この反転手段から送出されるそれぞれ反転され
た前記複数の系列のディジタル信号のうち前記復調すべ
き多値直交振幅変調信号における主信号の次に高次の系
列に位置する系列のディジタル信号を、前記指定手段に
より指定された前記第２の変調多値数に基づき選択して
出力する選択手段と、この選択手段からのディジタル信
号が与えられ、このディジタル信号を積分して前記アナ
ログ／ディジタル変換手段のオフセット制御に供するル
ープフィルタとを具備することを特徴とする。Further, the radio communication apparatus and the quadrature amplitude demodulation circuit according to the present invention include a receiving means having a capability of receiving a signal modulated by a multi-level quadrature amplitude modulation method having a first modulation multi-level number. An analog / digital conversion means for converting an analog reception signal from the reception means into a plurality of series of digital signals, and a second modulation multilevel number corresponding to the multilevel quadrature amplitude modulation signal to be demodulated (the Designation means for designating a natural number equal to or less than one modulation multi-value number), inversion means for logically inverting the digital signals of the plurality of streams, respectively, and the plurality of inverted streams sent from the inversion means. Out of the digital signal of the multi-level quadrature amplitude modulation signal to be demodulated, a digital signal of a sequence located in the next higher order sequence than the main signal, Selecting means for selecting and outputting based on the second modulation multi-level number, a loop filter receiving a digital signal from the selecting means, integrating the digital signal and providing offset control of the analog / digital converting means; It is characterized by having.
【００１７】このように、前記復調すべき多値直交振幅
変調信号における主信号の次に高次の系列に位置する系
列のディジタル信号（誤差信号と称される）を反転し、
これをループフィルタを介してアナログ／ディジタル変
換手段に与えることで、そのオフセット位置調整に負の
フィードバックをかけることができる。また指定手段に
より、ユーザの所望により受信する多値変調信号の変調
多値数（信号点の数）を可変でき、これにより様々な多
値変調信号を受信できるようになる。In this manner, the digital signal (referred to as an error signal) of a sequence located in the next higher order sequence than the main signal in the multilevel quadrature amplitude modulation signal to be demodulated is inverted,
By giving this to the analog / digital conversion means via the loop filter, negative feedback can be applied to the offset position adjustment. Further, the designation means can change the modulation multi-level number (the number of signal points) of the multi-level modulation signal to be received as desired by the user, thereby enabling various multi-level modulation signals to be received.
【００１８】また、前記アナログ／ディジタル変換手段
がＤＲＥ（Decision Range Expanded）法に対応するも
のである場合に、前記アナログ／ディジタル変換手段に
おける識別領域外に、前記受信手段からのアナログの受
信信号が存在するか否かを検出する検出手段と、この検
出手段により、前記受信手段からのアナログの受信信号
が前記識別領域外に存在する旨が検出された場合に、そ
のときの前記ループフィルタの出力を所定時間ホールド
するホールド手段とを具備することを特徴とする。In the case where the analog / digital conversion means corresponds to a DRE (Decision Range Expanded) method, an analog reception signal from the reception means is provided outside the identification area of the analog / digital conversion means. Detecting means for detecting whether or not the signal is present; and, when the detecting means detects that an analog received signal from the receiving means is present outside the identification area, the output of the loop filter at that time is detected. For a predetermined time.
【００１９】このように、識別範囲外にて受信信号が検
出された場合、そのときの前記ループフィルタの出力を
ホールドすることで、オフセット位置の修正を十分に加
えることができ、擬似安定を避けることが可能となる。As described above, when a received signal is detected outside the identification range, the offset position can be sufficiently corrected by holding the output of the loop filter at that time, thereby avoiding pseudo-stability. It becomes possible.
【００２０】またこの発明に係わる無線通信装置とその
直交振幅復調回路は、第１の変調多値数を有する多値直
交振幅変調方式にて変調された信号を受信する能力を有
した受信手段と、前記受信手段からのアナログの受信信
号を、複数の系列のディジタル信号に変換するアナログ
／ディジタル変換手段と、復調すべき多値直交振幅変調
信号に対応する第２の変調多値数（前記第１の変調多値
数以下の自然数）を指定するための指定手段と、前記復
調すべき多値直交振幅変調信号における最低次の系列に
位置する系列のディジタル信号と、それ以外の系列に位
置するディジタル信号のそれぞれとの排他的論理和を各
系列につき演算する排他的論理和手段と、この排他的論
理和手段から送出される演算結果のうち、前記復調すべ
き多値直交振幅変調信号における主信号の次に高次の系
列に位置する系列に対応する演算結果を、前記指定手段
により指定された前記第２の変調多値数に基づき選択し
て出力する選択手段と、この選択手段からの信号が与え
られ、この信号を積分して前記アナログ／ディジタル変
換手段のＡＧＣ（Autoｍatic Gain Control）制御に供
するループフィルタとを具備することを特徴とする。The radio communication apparatus according to the present invention and the quadrature amplitude demodulation circuit thereof include a receiving means having a capability of receiving a signal modulated by a multilevel quadrature amplitude modulation method having a first modulation multilevel number. An analog / digital conversion means for converting an analog reception signal from the reception means into a plurality of series of digital signals, and a second modulation multilevel number corresponding to the multilevel quadrature amplitude modulation signal to be demodulated (the A natural number less than or equal to one modulation multi-level number), a digital signal of a series positioned at the lowest order in the multi-level quadrature amplitude modulation signal to be demodulated, and a digital signal positioned at other series. Exclusive OR means for calculating an exclusive OR with each of the digital signals for each stream; and among the operation results sent from the exclusive OR means, the multi-level quadrature amplitude change to be demodulated. Selecting means for selecting and outputting an operation result corresponding to a sequence located in a higher-order sequence next to the main signal in the signal based on the second modulation multi-level number specified by the specifying means; And a loop filter for receiving a signal from the means and integrating the signal to provide AGC (Automatic Gain Control) control of the analog / digital conversion means.
【００２１】このように、多値直交振幅変調信号におけ
る最低次の系列に位置する系列のディジタル信号（ＭＳ
Ｂと称される）と、誤差信号との排他的論理和をとり、
これをループフィルタを介してアナログ／ディジタル変
換手段に与えることで、そのＡＧＣのゲイン調整を最適
な値に制御することができる。また指定手段により、ユ
ーザの所望により受信する多値変調信号の変調多値数
（信号点の数）を可変でき、これにより様々な多値変調
信号を受信できるようになる。As described above, the digital signal (MS) of the sequence located at the lowest order in the multilevel quadrature amplitude modulation signal
B) and the exclusive OR with the error signal.
By providing this to the analog / digital conversion means via a loop filter, the AGC gain adjustment can be controlled to an optimum value. Further, the designation means can change the modulation multi-level number (the number of signal points) of the multi-level modulation signal to be received as desired by the user, thereby enabling various multi-level modulation signals to be received.
【００２２】[0022]
【発明の実施の形態】（第１の実施形態）以下、この発
明に係わる直交振幅変復調回路の第１の実施形態を説明
する。なお、この実施形態では、１２８ＱＡＭ（２７値
ＱＡＭ）方式の直交振幅変復調回路を例にとって説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) Hereinafter, a first embodiment of a quadrature amplitude modulation / demodulation circuit according to the present invention will be described. In this embodiment, it will be described as an example a quadrature amplitude modulation and demodulation circuit 128 QAM (2 7 value QAM) scheme.
【００２３】図１はこの実施形態における直交振幅変調
回路の構成を示す回路ブロック図である。同図におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７は、先ず
信号点配置変換回路１１に入力される。信号点配置変換
回路１１は、マッピング回路１１１と、加算論理回路
（ＳＭＬＯＧ）１１２と、ＩチャネルおよびＱチャネル
用のロールオフフィルタ（ＲＯＦ）１１３，１１４とか
ら構成される。FIG. 1 is a circuit block diagram showing the configuration of the quadrature amplitude modulation circuit in this embodiment. In the figure, transmission digital data D1 to D7 of seven sequences are first input to a signal point arrangement conversion circuit 11. The signal point arrangement conversion circuit 11 includes a mapping circuit 111, an addition logic circuit (SMLOG) 112, and roll-off filters (ROF) 113 and 114 for I and Q channels.
【００２４】マッピング回路１１１は、上記送信ディジ
タルデータＤ１〜Ｄ７を二次元位相平面上に信号点配置
する際に、この信号点配置をＩチャネルとＱチャネルと
で同一になるように変換する。加算論理回路１１２は、
上記マッピング回路１１１から出力されたマッピングデ
ータＭＩ１〜ＭＱ４の位相の不確定性を除去するための
演算を行う。ロールオフフィルタ１１３，１１４は、上
記加算論理回路１１２から出力されたマッピングデータ
ＭＩ１′〜ＭＱ４′に対し符号間干渉を低減するための
ロールオフ整形を行う。When arranging the transmission digital data D1 to D7 on the two-dimensional phase plane, the mapping circuit 111 converts the arrangement of the signal points so that the I and Q channels have the same arrangement. The addition logic circuit 112
An operation for removing the uncertainty of the phase of the mapping data MI1 to MQ4 output from the mapping circuit 111 is performed. The roll-off filters 113 and 114 perform roll-off shaping on the mapping data MI1 'to MQ4' output from the addition logic circuit 112 to reduce intersymbol interference.
【００２５】上記各ロールオフフィルタ１１３，１１４
から出力されたＩチャネルおよびＱチャネルの送信マッ
ピングデータは、それぞれディジタル／アナログ変換器
（Ｄ／Ａ）１２，１３でアナログ信号に変換されたのち
低域通過フィルタ１４，１５を介して直交変調回路１６
に入力される。直交変調回路１６は、局部発振器１９か
ら発生された中間周波信号を上記送信ベースバンド信号
により変調した信号を出力する。この変調された送信中
間周波信号は、低域通過フィルタ１７を介して中間周波
増幅器１８で増幅されたのち、図示しない送信回路に入
力される。Each of the above-mentioned roll-off filters 113 and 114
Are converted into analog signals by digital / analog converters (D / A) 12 and 13, respectively, and then transmitted through low-pass filters 14 and 15 to a quadrature modulation circuit. 16
Is input to The quadrature modulation circuit 16 outputs a signal obtained by modulating the intermediate frequency signal generated from the local oscillator 19 with the transmission baseband signal. The modulated transmission intermediate frequency signal is amplified by an intermediate frequency amplifier 18 via a low-pass filter 17 and then input to a transmission circuit (not shown).
【００２６】一方、直交振幅復調回路は次のように構成
される。図２はその構成を示す回路ブロック図である。
図示しない受信回路から出力された受信中間周波信号
は、自動利得制御増幅器２１で信号レベルが調整された
のちロールオフフィルタ（ＲＯＦ）２２および受信中間
周波増幅器２３を介して直交復調回路２４に入力され
る。直交復調回路２４は、上記入力された受信中間周波
信号を電圧制御発振器（ＶＣＯ）２４１から発生した基
準搬送波とミキシングすることにより復調し、ベースバ
ンドの復調信号を出力する。なお、上記ＶＣＯ２４１か
ら発生される基準搬送波の周波数は、制御回路（ＣＯＮ
Ｔ）３２およびループフィルタ３３からなる搬送波同期
回路により受信搬送波周波数に同期している。また、３
１はクロック再生回路である。On the other hand, the quadrature amplitude demodulation circuit is configured as follows. FIG. 2 is a circuit block diagram showing the configuration.
A reception intermediate frequency signal output from a reception circuit (not shown) is input to a quadrature demodulation circuit 24 via a roll-off filter (ROF) 22 and a reception intermediate frequency amplifier 23 after the signal level is adjusted by an automatic gain control amplifier 21. You. The quadrature demodulation circuit 24 demodulates the input received intermediate frequency signal by mixing it with a reference carrier generated from a voltage controlled oscillator (VCO) 241 to output a baseband demodulated signal. The frequency of the reference carrier generated from the VCO 241 is determined by the control circuit (CON
T) and a carrier synchronization circuit comprising a loop filter 33 synchronizes with the reception carrier frequency. Also, 3
1 is a clock recovery circuit.
【００２７】直交復調回路２４から出力されたＩチャネ
ルおよびＱチャネルの復調信号は、それぞれ低域通過フ
ィルタ２５，２６および増幅器２７，２８を介してアナ
ログ／ディジタル変換器（Ａ／Ｄ）２９，３０に入力さ
れ、ここでディジタル信号に変換される。そして、この
受信ディジタルデータＭＩ１′〜ＭＱ４′は信号点配置
変換回路３４に入力される。The I- and Q-channel demodulated signals output from the quadrature demodulation circuit 24 are passed through low-pass filters 25 and 26 and amplifiers 27 and 28, respectively, to analog / digital converters (A / D) 29 and 30. , Where it is converted to a digital signal. The received digital data MI1 'to MQ4' are input to the signal point arrangement conversion circuit 34.
【００２８】信号点配置変換回路３４は、差分論理回路
（ＤＩＦＦＬＯＧ）３４１と、デマッピング回路３４２
とから構成される。差分論理回路３４１では、入力され
た受信ディジタルデータＭＩ１′〜ＭＱ４′の位相の不
確定性を除去するための論理演算が行われる。デマッピ
ング回路４２は、上記差分論理回路３４１から出力され
た受信ディジタルデータＭＩ１〜ＭＱ４の二次元位相平
面上における信号点配置をマッピング前の状態に戻すた
めの変換処理を行うもので、このデマッピング後のデー
タを受信ディジタルデータＤ１〜Ｄ７として出力する。The signal point arrangement conversion circuit 34 includes a difference logic circuit (DIFFLOG) 341 and a demapping circuit 342.
It is composed of The differential logic circuit 341 performs a logical operation for removing the uncertainty of the phase of the input received digital data MI1 'to MQ4'. The demapping circuit 42 performs a conversion process for returning the signal point arrangement on the two-dimensional phase plane of the received digital data MI1 to MQ4 output from the difference logic circuit 341 to a state before mapping. The latter data is output as received digital data D1 to D7.
【００２９】ところで、上記マッピング回路１１１およ
びデマッピング回路３４２はそれぞれ次のように構成さ
れる。図３および図４はそれぞれその回路構成図であ
る。The mapping circuit 111 and the demapping circuit 342 are constructed as follows. 3 and 4 are circuit diagrams respectively.
【００３０】先ずマッピング回路１１１は、ビット数変
換回路１１１ａと、変換信号検出回路１１１ｂと、信号
変換回路１１１ｃとを備えている。ビット数変換回路１
１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７の
うち、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ
６の最上位データＤ２をインバータＩＮＶを使用して論
理反転することにより、上記３系列のＱチャネルデータ
Ｄ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータＤ
２，Ｄ２／，Ｄ４，Ｄ６に変換する。First, the mapping circuit 111 includes a bit number conversion circuit 111a, a conversion signal detection circuit 111b, and a signal conversion circuit 111c. Bit number conversion circuit 1
11a is Q channel data D2, D4, D composed of three series of transmission digital data D1 to D7 of seven series.
6 by using the inverter INV to logically invert the three most significant data D2, thereby converting the three series of Q channel data D2, D4 and D6 into the four series of data D
2, D2 //, D4, D6.
【００３１】信号変換回路１１１ｃは、上記ビット数変
換回路１１１ａによりビット数変換されて８系列となっ
た送信ディジタルデータをもとに、最上位ビットがＩチ
ャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ
２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱチ
ャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２／，
Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そして、
このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，
Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ１に
入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ
３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャネルの
下位２ビット目Ｄ５をインバータＩＮＶで論理反転し
て、選択回路ＳＥＬ１に入力する。The signal conversion circuit 111c, based on the transmission digital data which has been converted into 8 series by the bit number conversion by the bit number conversion circuit 111a, has a first data group D1, D2 in which the most significant bit starts from the I channel. , D3, D
2 /, D5, D4, D7, D6 and a second data group D2, D1, D2 //, in which the most significant bit starts from the Q channel.
D3, D4, D5, D6, and D7 are generated. And
Among them, the first data groups D1, D2, D3, D2 //,
D5, D4, D7, and D6 are directly input to the selection circuit SEL1. On the other hand, the second data groups D2, D1, D2 // D
3, D4, D5, D6, and D7 logically invert the lower second bit D5 of the I channel therein by the inverter INV and input the result to the selection circuit SEL1.
【００３２】変換信号検出回路１１１ｂは、２個の排他
的論理和ゲートとその出力を論理積処理する論理積ゲー
トとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５
から信号点配置の変換対象を表すビットパターンを検出
する。ここで変換対象となる信号点配置は、図５に示す
ようにＢ１，Ｂ２であるため、変換対象を表すビットパ
ターンは「０００」および「１１１」である。The conversion signal detection circuit 111b is composed of two exclusive OR gates and an AND gate for performing an AND operation on the output of the exclusive OR gate. The I-channel data D1, D3, D5
, A bit pattern representing the conversion target of the signal point arrangement is detected. Here, the signal point constellations to be converted are B1 and B2 as shown in FIG. 5, so the bit patterns representing the conversion targets are “000” and “111”.
【００３３】選択回路ＳＥＬ１は、上記変換信号検出回
路１１１ｂにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群Ｄ２，Ｄ１，Ｄ
２／，Ｄ３，Ｄ４，Ｄ５／，Ｄ６，Ｄ７を選択し、一方
上記変換対象を表すビットパターンが検出されていない
ときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２
／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、この
選択回路ＳＥＬ１で選択されたデータ群を、送信マッピ
ングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，
ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。When the conversion signal detection circuit 111b detects a bit pattern representing a conversion object, the selection circuit SEL1 outputs the second data group D2, D1, D2.
2 /, D3, D4, D5 /, D6, and D7, and when the bit pattern representing the conversion target is not detected, the first data group D1, D2, D3, D2 is selected.
/, D5, D4, D7, D6 are selected. Then, the data group selected by the selection circuit SEL1 is transmitted to the transmission mapping data MI1, MQ1, MI2, MQ2, MI3,
The modulation is performed as MQ3, MI4, and MQ4.
【００３４】次にデマッピング回路３４２は、変換信号
検出回路３４２ａと、信号変換回路３４２ｂと、ビット
数変換回路３４２ｃとを備えている。このうち先ず変換
信号検出回路３４２ａは、排他的論理和ゲートと、その
出力を反転して出力するインバータとからなり、受信デ
ータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうちのデータＭＩ１，ＭＩ２から
変換対象を表すビットパターンを検出する。ここで変換
対象となる信号点配置は、図５に示すようにＢ１′，Ｂ
２′であるため、変換対象を表すビットパターンは「０
０」および「１１」となる。Next, the demapping circuit 342 includes a conversion signal detection circuit 342a, a signal conversion circuit 342b, and a bit number conversion circuit 342c. The conversion signal detection circuit 342a comprises an exclusive OR gate and an inverter for inverting and outputting the output of the conversion signal detection circuit 342a, and the reception data MI1, MQ1, MI2, MQ2, MI3, MQ
3, a bit pattern representing a conversion target is detected from the data MI1 and MI2 of the MQ4. Here, the signal point arrangement to be converted is represented by B1 ′, B1 as shown in FIG.
2 ′, the bit pattern representing the conversion target is “0”.
0 "and" 11 ".
【００３５】信号変換回路３４２ｂは、上記受信データ
ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，Ｍ
Ｉ４，ＭＱ４が、最上位ビットがＩチャネルから始まる
第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ
３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチャ
ネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ
２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分け
る。そして、このうちの第１のデータ群ＭＩ１，ＭＱ
１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４
をそのまま選択回路ＳＥＬ２に入力する。一方第２のデ
ータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ
３，ＭＱ４，ＭＩ４は、その中のＭＱ３をインバータＩ
ＮＶで論理反転したのち、選択回路ＳＥＬ２に入力す
る。The signal conversion circuit 342b receives the received data MI1, MQ1, MI2, MQ2, MI3, MQ3, M
I4 and MQ4 are the first data groups MI1, MQ1, MI2, MQ2, and MI1, in which the most significant bit starts from the I channel.
3, MQ3, MI4, MQ4 and a second data group MQ1, MI1, MQ whose most significant bit starts from the Q channel.
2, MI2, MQ3, MI3, MQ4, and MI4. Then, the first data group MI1, MQ1
1, MI2, MQ2, MI3, MQ3, MI4, MQ4
Is input to the selection circuit SEL2 as it is. On the other hand, the second data groups MQ1, MI1, MQ2, MI2, MQ3, MI
3, MQ4 and MI4 connect MQ3 therein to inverter I
After the logic is inverted by NV, it is input to the selection circuit SEL2.
【００３６】選択回路ＳＥＬ２は、上記変換信号検出回
路３４２ａにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群ＭＱ１，ＭＩ
１，ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３，ＭＱ４，ＭＩ
４を選択して出力し、一方上記変換対象を表すビットパ
ターンが検出されていないときには上記第１のデータ群
ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，Ｍ
Ｉ４，ＭＱ４を選択して出力する。When the conversion signal detection circuit 342a detects a bit pattern representing a conversion object, the selection circuit SEL2 outputs the second data group MQ1, MI
1, MQ2, MI2, MQ3 /, MI3, MQ4, MI
4 is selected and output. On the other hand, when the bit pattern representing the conversion target is not detected, the first data group MI1, MQ1, MI2, MQ2, MI3, MQ3, M
I4 and MQ4 are selected and output.
【００３７】ビット数変換回路３４２ｃは、上記選択回
路ＳＥＬ２から出力されたデータ群の上位４ビット目を
削除し、残りの７ビットを受信ディジタルデータＤ１〜
Ｄ７として図示しないデータ処理回路へ供給する。The bit number conversion circuit 342c deletes the fourth most significant bit of the data group output from the selection circuit SEL2 and replaces the remaining seven bits with the reception digital data D1 to D1.
The data is supplied to a data processing circuit (not shown) as D7.
【００３８】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路１１１
において、７系列の送信ディジタルデータＤ１〜Ｄ７の
うちＱチャネルデータＤ２，Ｄ４，Ｄ６がビット数変換
回路１１１ａで先ず３ビットから４ビットに変換され
る。このビット数変換は、図６に示すごとくＱチャネル
の最上位データを論理反転してこの反転後のデータを上
位２ビット目に挿入することにより行われる。そして、
このビット数変換されて８系列となった送信ディジタル
データは、変換信号検出回路１１１ｂおよび信号変換回
路１１１ｃに入力される。Next, the operation of the apparatus configured as described above will be described. In the transmitting device, the mapping circuit 111
, The Q-channel data D2, D4, and D6 of the seven series of transmission digital data D1 to D7 are first converted from 3 bits to 4 bits by the bit number conversion circuit 111a. This bit number conversion is performed by logically inverting the most significant data of the Q channel as shown in FIG. 6 and inserting the inverted data into the second most significant bit. And
The transmission digital data that has been converted into eight series by converting the number of bits is input to the conversion signal detection circuit 111b and the signal conversion circuit 111c.
【００３９】変換信号検出回路１１１ｂでは、上記８系
列の送信ディジタルデータのうちＩチャネルデータの上
位３ビットを監視することで、信号点配置の変換対象に
対応するビットパターンが検出される。すなわち、１２
８ＱＡＭ方式の場合、図５に示すように変換対象の信号
点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その
上位３ビットが「０００」および「１１１」である。こ
のため、Ｉチャネルデータの上位３ビットが「０００」
および「１１１」であるか否かを監視することで、信号
点配置の変換対象に対応するビットパターンを検出でき
る。The conversion signal detection circuit 111b detects the bit pattern corresponding to the conversion target of the signal point arrangement by monitoring the upper 3 bits of the I channel data in the above-mentioned eight series of transmission digital data. That is, 12
In the case of the 8QAM system, as shown in FIG. 5, the upper three bits of the I channel data corresponding to the signal point arrangements B1 and B2 to be converted are “000” and “111”. Therefore, the upper 3 bits of the I channel data are “000”.
By monitoring whether it is "111" or not, a bit pattern corresponding to the conversion target of the signal point arrangement can be detected.
【００４０】信号変換回路１１１ｃでは、送信ディジタ
ルデータの系列の並べ替えと、１個の論理反転用インバ
ータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換信
号検出回路１１１ｂで検出された変換対象のビットパタ
ーンが所定の変換規則に従って変換される。すなわち、
図５に示すように変換対象の信号点配置Ｂ１，Ｂ２をＢ
１′，Ｂ２′に変換するには、図６に示すようにＩチャ
ネルについてはＱチャネルと同じ値とし、Ｑチャネルに
ついてはＩチャネルデータの下位２ビット目を反転した
ものとすればよい。したがって、この変換規則に従って
回路を構成すれば、図３に示した信号変換回路１１１ｃ
となり、この回路により変換対象の信号点配置に対応す
るビットパターンの変換が行われる。すなわち、メモリ
テーブルを用いることなく、ゲート回路などを使用した
簡単な回路構成で信号点変換が実現できる。The signal conversion circuit 111c rearranges the sequence of the transmission digital data, and uses the one logical inversion inverter INV and the selection circuit SEL1 to select the bit pattern to be converted detected by the conversion signal detection circuit 111b. Is converted according to a predetermined conversion rule. That is,
As shown in FIG. 5, the signal point arrangements B1 and B2 to be converted are represented by B
In order to convert the data into 1 'and B2', as shown in FIG. 6, the I channel has the same value as the Q channel, and the Q channel has the inverted lower second bit of the I channel data. Therefore, if a circuit is configured according to this conversion rule, the signal conversion circuit 111c shown in FIG.
The conversion of the bit pattern corresponding to the signal point arrangement to be converted is performed by this circuit. That is, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table.
【００４１】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。The mapping data MI 1, MQ 1, MI 2, MQ 2, MI 3, MQ which have been subjected to the signal point conversion are
After the phase uncertainty is removed by the addition logic circuit 112 and the roll-off shaping for reducing the inter-symbol interference is performed by the roll-off filter 113, the analog signal is processed by the D / A 12 and 13. Is converted to Then, after being converted into a modulated wave signal of an intermediate frequency by the quadrature modulation circuit 16, it is wirelessly transmitted from a transmission circuit (not shown).
【００４２】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。On the other hand, in the receiving apparatus, the level of the received intermediate frequency signal output from the receiving circuit (not shown) is adjusted by the automatic gain control amplifier 21, and then the roll-off filter 2 is turned on.
In 2, roll-off shaping is performed to reduce intersymbol interference, and is further amplified by an intermediate frequency amplifier 23, input to a quadrature demodulation circuit 24, and quadrature demodulated here. The demodulated signals are input to A / Ds 29 and 30 via intermediate frequency filters 25 and 26 and intermediate frequency amplifiers 27 and 28, where they are converted into digital signals. The demodulated digital data is input to the signal point arrangement conversion circuit 23, where an operation for removing the phase uncertainty is first performed by the difference logic circuit 341, and then the demapping circuit 3
42.
【００４３】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａおよび信号変換回路３４２ｂに入力される。
変換信号検出回路３４２ａでは、上記８系列の復調ディ
ジタルデータのうちＱチャネルデータの上位２ビットを
監視することで、信号点配置の変換対象に対応するビッ
トパターンが検出される。すなわち、デマッピング対象
となる信号点配置Ｂ１′，Ｂ２′に対応するＱチャネル
データは、図５に示すようにその上位２ビットが「０
０」および「１１」である。このため、Ｑチャネルデー
タの上位２ビットが「００」および「１１」であるか否
かを監視することで、デマッピング対象のビットパター
ンを検出できる。In the demapping circuit 342, the input demodulated digital data MI1, MQ1, MI2, MQ
2, MI3, MQ3, MI4, and MQ4 are input to the conversion signal detection circuit 342a and the signal conversion circuit 342b.
The conversion signal detection circuit 342a detects the bit pattern corresponding to the conversion target of the signal point arrangement by monitoring the upper two bits of the Q channel data in the demodulated digital data of the eight sequences. That is, as shown in FIG. 5, the upper two bits of the Q channel data corresponding to the signal point arrangements B1 ′ and B2 ′ to be de-mapped are “0”.
0 "and" 11 ". Therefore, by monitoring whether or not the upper two bits of the Q channel data are “00” and “11”, the bit pattern to be demapped can be detected.
【００４４】信号変換回路３４２ｂでは、復調ディジタ
ルデータの系列の並べ替えと、１個の論理反転用インバ
ータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換信
号検出回路３４２ａで検出されたデマッピング対象のビ
ットパターンが所定の変換規則に従って変換される。す
なわち、図５に示すようにデマッピング対象の信号点配
置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換す
るには、図６に示すようにＱチャネルについてはＩチャ
ネルと同じ値とし、ＩチャネルについてはＱチャネルデ
ータの下位２ビット目を反転したものとすればよい。し
たがって、この変換規則に従って回路を構成すれば、図
４に示した信号変換回路３４２ｂとなり、この回路によ
り変換対象の信号点配置に対応するビットパターンの変
換が行われる。The signal conversion circuit 342b rearranges the sequence of the demodulated digital data, and uses the one logic inverting inverter INV and the selection circuit SEL2 to detect the bits to be de-mapped detected by the conversion signal detection circuit 342a. The pattern is converted according to a predetermined conversion rule. That is, in order to convert the signal point constellations B1 'and B2' to be demapped into the original signal point constellations B1 and B2 as shown in FIG. 5, the Q channel has the same value as the I channel as shown in FIG. For the I channel, the second lower bit of the Q channel data may be inverted. Therefore, if a circuit is configured according to this conversion rule, the signal conversion circuit 342b shown in FIG. 4 is used, and the conversion of the bit pattern corresponding to the signal point arrangement to be converted is performed by this circuit.
【００４５】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。That is, also for the demapping circuit 342, signal point conversion can be realized with a simple circuit configuration using a gate circuit and the like without using a memory table, similarly to the mapping circuit 111 described above.
【００４６】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位２ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。The demodulated digital data of the eight series obtained by signal conversion is deleted by the bit number conversion circuit 342c to form the seven series by removing the upper 2 bits, and then the data processing circuit (not shown) is used as reproduced received digital data. Is input to
【００４７】以上述べたようにこの実施形態では、送信
側のマッピング回路３４２において、７系列の送信ディ
ジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，
Ｄ４，Ｄ６をビット数変換回路１１１ａで３ビットから
４ビットに変換する。そして、変換信号検出回路１１１
ｂで上記ビット数変換後の送信ディジタルデータから信
号点配置の変換対象、つまりマッピング対象となるビッ
トパターンを検出し、この検出されたビットパターンを
信号変換回路１１１ｃで所定の変換規則に従ってパター
ン変換して変調に供するようにしている。As described above, in the present embodiment, the mapping circuit 342 on the transmitting side sets the Q channel data D2 out of the seven series of transmission digital data D1 to D7.
D4 and D6 are converted from 3 bits to 4 bits by the bit number conversion circuit 111a. Then, the conversion signal detection circuit 111
In b, the conversion target of the signal point arrangement, that is, the bit pattern to be mapped is detected from the transmission digital data after the bit number conversion, and the detected bit pattern is subjected to pattern conversion by the signal conversion circuit 111c according to a predetermined conversion rule. For modulation.
【００４８】また、受信側のデマッピング回路３４２に
おいては、復調されたディジタルデータから配置を元に
戻すべき信号点、つまりデマッピング対象となるビット
パターンを変換信号検出回路３４２ａで検出し、この検
出したビットパターンを上記マッピング時の変換規則と
は逆の変換規則に従って信号変換回路３４２ｂで変換す
る。そして、この変換された受信ディジタルデータのＱ
チャネルデータを、ビット数変換回路３４２ｃで４ビッ
トとから３ビットに変換することで、７系列の受信ディ
ジタルデータＤ１〜Ｄ７を再生するようにしている。Further, in the demapping circuit 342 on the receiving side, the converted signal detection circuit 342a detects a signal point whose arrangement is to be restored from the demodulated digital data, that is, a bit pattern to be demapped. The converted bit pattern is converted by the signal conversion circuit 342b according to a conversion rule reverse to the conversion rule at the time of mapping. The Q of the converted received digital data
The channel data is converted from 4 bits to 3 bits by the bit number conversion circuit 342c to reproduce the 7-series received digital data D1 to D7.
【００４９】したがってこの実施形態によれば、１２８
ＱＡＭ方式でありながら、ＩチャネルとＱチャネルとの
信号数を等しくすることができ、これにより大容量でか
つ伝送品質の良好なディジタルマイクロ波無線伝送を実
現することができる。Therefore, according to this embodiment, 128
Although the QAM system is used, the number of signals of the I channel and the Q channel can be equalized, thereby realizing digital microwave radio transmission with large capacity and good transmission quality.
【００５０】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現しているので、マッ
ピングおよびデマッピング回路を汎用ゲートアレイやＰ
ＬＤ等を使用した簡単な回路により構成することが可能
となり、この結果メモリによる変換テーブルを用いる従
来の回路に比べて回路規模を小型化することができ、さ
らには変換速度の高速化を図ることができる。Further, since the mapping and demapping processing is realized by converting the number of streams and detecting and converting the bit pattern to be converted, the mapping and demapping circuit can be implemented by a general-purpose gate array or P-gate.
The circuit can be configured by a simple circuit using an LD or the like. As a result, the circuit scale can be reduced as compared with a conventional circuit using a conversion table using a memory, and the conversion speed can be increased. Can be.
【００５１】（第２の実施形態）図７および図８はそれ
ぞれこの発明に係わるマッピング回路およびデマッピン
グ回路の第２の実施形態を示す回路構成図である。(Second Embodiment) FIGS. 7 and 8 are circuit diagrams showing a mapping circuit and a demapping circuit according to a second embodiment of the present invention.
【００５２】先ずマッピング回路１１１は、ビット数変
換回路１１１ａと、変換信号検出回路１１１ｂと、信号
変換回路１１１ｃ′とを備えている。ビット数変換回路
１１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７
のうち、３系列からなるＱチャネルデータＤ２，Ｄ４，
Ｄ６の最上位データＤ２をインバータＩＮＶを使用して
論理反転することにより、上記３系列のＱチャネルデー
タＤ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータ
Ｄ２，Ｄ２／，Ｄ４，Ｄ６に変換する。First, the mapping circuit 111 includes a bit number conversion circuit 111a, a conversion signal detection circuit 111b, and a signal conversion circuit 111c '. The bit number conversion circuit 111a includes seven series of transmission digital data D1 to D7.
Of these, Q channel data D2, D4,
By logically inverting the most significant data D2 of D6 using the inverter INV, the three series of Q channel data D2, D4, and D6 are converted into four series of data D2, D2 //, D4, and D6 that are the same as the I channel. I do.
【００５３】信号変換回路１１１ｃ′は、上記ビット数
変換回路１１１ａによりビット数変換されて８系列とな
った送信ディジタルデータをもとに、最上位ビットがＩ
チャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，
Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱ
チャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２
／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そし
て、このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２
／，Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ
１に入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２
／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャ
ネルの上位２ビットＤ１，Ｄ３および最下位ビットＤ７
をインバータＩＮＶでそれぞれ論理反転して、選択回路
ＳＥＬ１に入力する。The signal conversion circuit 111c 'sets the most significant bit to I based on the transmission digital data which has been converted into 8 series by the bit number conversion by the bit number conversion circuit 111a.
First data group D1, D2, D3 starting from channel
D2 //, D5, D4, D7, D6 and the most significant bit is Q
Second data group D2, D1, D2 starting from channel
/, D3, D4, D5, D6, and D7. Then, the first data group D1, D2, D3, D2 among these
/, D5, D4, D7, D6 are directly selected by the selection circuit SEL
Enter 1 On the other hand, the second data groups D2, D1, D2
/, D3, D4, D5, D6, D7 are the upper two bits D1, D3 and the least significant bit D7 of the I channel therein.
Are logically inverted by the inverter INV and input to the selection circuit SEL1.
【００５４】変換信号検出回路１１１ｂは、２個の排他
的論理和ゲートとその出力を論理積処理する論理積ゲー
トとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５
から信号点配置の変換対象を表すビットパターンを検出
する。ここで変換対象となる信号点配置は、図５に示す
ようにＢ１，Ｂ２であるため、変換対象を表すビットパ
ターンは「０００」および「１１１」である。The conversion signal detection circuit 111b is composed of two exclusive OR gates and an AND gate for performing an AND operation on the output of the exclusive OR gate, and the I channel data D1, D3, D5
, A bit pattern representing the conversion target of the signal point arrangement is detected. Here, the signal point constellations to be converted are B1 and B2 as shown in FIG. 5, so the bit patterns representing the conversion targets are “000” and “111”.
【００５５】選択回路ＳＥＬ１は、上記変換信号検出回
路１１１ｂにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群Ｄ２，Ｄ１／，
Ｄ２／，Ｄ３／，Ｄ４，Ｄ５，Ｄ６，Ｄ７／を選択し、
一方上記変換対象を表すビットパターンが検出されてい
ないときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ
２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、こ
の選択回路ＳＥＬ１で選択されたデータ群を、送信マッ
ピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ
３，ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。When the conversion signal detection circuit 111b detects a bit pattern representing a conversion target, the selection circuit SEL1 outputs the second data group D2, D1 /,.
Select D2 //, D3 /, D4, D5, D6, D7 /
On the other hand, when the bit pattern representing the conversion object is not detected, the first data group D1, D2, D3, D
2 /, D5, D4, D7, D6 are selected. The data group selected by the selection circuit SEL1 is transmitted to the transmission mapping data MI1, MQ1, MI2, MQ2, MI2.
3, MQ3, MI4, and MQ4 for modulation.
【００５６】次にデマッピング回路３４２は、変換信号
検出回路３４２ａと、信号変換回路３４２ｂ′と、ビッ
ト数変換回路３４２ｃとを備えている。このうち先ず変
換信号検出回路３４２ａは、排他的論理和ゲートと、そ
の出力を反転して出力するインバータとからなり、受信
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうちのデータＭＱ１，ＭＱ２から
変換対象を表すビットパターンを検出する。ここで変換
対象となる信号点配置は、図５に示すようにＢ１′，Ｂ
２′であるため、変換対象を表すビットパターンは「０
０」および「１１」となる。Next, the demapping circuit 342 includes a conversion signal detection circuit 342a, a signal conversion circuit 342b ', and a bit number conversion circuit 342c. The conversion signal detection circuit 342a comprises an exclusive OR gate and an inverter for inverting and outputting the output of the conversion signal detection circuit 342a, and the reception data MI1, MQ1, MI2, MQ2, MI3, MQ
3, a bit pattern representing a conversion target is detected from data MQ1 and MQ2 of MI4 and MQ4. Here, the signal point arrangement to be converted is represented by B1 ′, B1 as shown in FIG.
2 ′, the bit pattern representing the conversion target is “0”.
0 "and" 11 ".
【００５７】信号変換回路３４２ｂ′は、上記受信デー
タＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，
ＭＩ４，ＭＱ４が、最上位ビットがＩチャネルから始ま
る第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，Ｍ
Ｉ３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチ
ャネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ
２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分け
る。そして、このうちの第１のデータ群ＭＩ１，ＭＱ
１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４
をそのまま選択回路ＳＥＬ２に入力する。一方第２のデ
ータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ
３，ＭＱ４，ＭＩ４は、その中のＭＱ１，ＭＱ２，ＭＱ
４をそれぞれインバータＩＮＶで論理反転したのち、選
択回路ＳＥＬ２に入力する。The signal conversion circuit 342b 'receives the received data MI1, MQ1, MI2, MQ2, MI3, MQ3,
MI4, MQ4 are the first data groups MI1, MQ1, MI2, MQ2, M2 whose most significant bits start from the I channel.
I3, MQ3, MI4, and MQ4, and second data groups MQ1, MI1, and MQ whose most significant bits start from the Q channel
2, MI2, MQ3, MI3, MQ4, and MI4. Then, the first data group MI1, MQ1
1, MI2, MQ2, MI3, MQ3, MI4, MQ4
Is input to the selection circuit SEL2 as it is. On the other hand, the second data groups MQ1, MI1, MQ2, MI2, MQ3, MI
3, MQ4, and MI4 are MQ1, MQ2, and MQ therein.
4 are inverted by the inverter INV, and then input to the selection circuit SEL2.
【００５８】選択回路ＳＥＬ２は、上記変換信号検出回
路３４２ａにおいて変換対象を表すビットパターンが検
出されたときには、上記第２のデータ群ＭＱ１／，ＭＩ
１，ＭＱ２／，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４／，Ｍ
Ｉ４を選択して出力し、一方上記変換対象を表すビット
パターンが検出されていないときには上記第１のデータ
群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，
ＭＩ４，ＭＱ４を選択して出力する。When the conversion signal detection circuit 342a detects a bit pattern representing an object to be converted, the selection circuit SEL2 outputs the second data group MQ1 /, MI
1, MQ2 //, MI2, MQ3, MI3, MQ4 /, M
I4 is selected and output. On the other hand, when the bit pattern representing the conversion object is not detected, the first data group MI1, MQ1, MI2, MQ2, MI3, MQ3,
MI4 and MQ4 are selected and output.
【００５９】ビット数変換回路３４２ｃは、上記選択回
路ＳＥＬ２から出力されたデータ群の上位４ビット目を
削除し、残りの７ビットを受信ディジタルデータＤ１〜
Ｄ７として図示しないデータ処理回路へ供給する。The bit number conversion circuit 342c deletes the fourth most significant bit of the data group output from the selection circuit SEL2 and replaces the remaining seven bits with the reception digital data D1 to D1.
The data is supplied to a data processing circuit (not shown) as D7.
【００６０】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱ
チャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１
１１ａで先ず３ビットから４ビットに変換される。この
ビット数変換は、図１０に示すごとくＱチャネルの最上
位データを論理反転してこの反転後のデータを上位２ビ
ット目に挿入することにより行われる。そして、このビ
ット数変換されて８系列となった送信ディジタルデータ
は、変換信号検出回路１１１ｂおよび信号変換回路１１
１ｃ′に入力される。Next, the operation of the apparatus configured as described above will be described. In the transmitting device, the mapping circuit uses Q out of the seven series of transmission digital data D1 to D7.
Channel data D2, D4 and D6 are converted to bit number conversion circuit 1
At 11a, 3 bits are first converted to 4 bits. This bit number conversion is performed by logically inverting the most significant data of the Q channel as shown in FIG. 10 and inserting the inverted data into the second most significant bit. The transmission digital data that has been converted into 8 series by the number of bits is converted into a converted signal detection circuit 111b and a signal conversion circuit 11b.
1c '.
【００６１】変換信号検出回路１１１ｂでは、上記８系
列の送信ディジタルデータのうちＩチャネルデータの上
位４ビットを監視することで、信号点配置の変換対象に
対応するビットパターンが検出される。すなわち、１２
８ＱＡＭ方式の場合、図９に示すように変換対象の信号
点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その
上位３ビットが「０００」および「１１１」である。こ
のため、Ｉチャネルデータの上位３ビットが「０００」
および「１１１」であるか否かを監視することで、信号
点配置の変換対象に対応するビットパターンを検出でき
る。The conversion signal detection circuit 111b detects the bit pattern corresponding to the conversion target of the signal point arrangement by monitoring the upper 4 bits of the I channel data in the above-mentioned eight series of transmission digital data. That is, 12
In the case of the 8QAM system, as shown in FIG. 9, upper three bits of I channel data corresponding to signal point constellations B1 and B2 to be converted are “000” and “111”. Therefore, the upper 3 bits of the I channel data are “000”.
By monitoring whether it is "111" or not, a bit pattern corresponding to the conversion target of the signal point arrangement can be detected.
【００６２】信号変換回路１１１ｃ′では、送信ディジ
タルデータの系列の並べ替えと、３個の論理反転用イン
バータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換
信号検出回路１１１ｂで検出された変換対象のビットパ
ターンが所定の変換規則に従って変換される。すなわ
ち、図９に示すように変換対象の信号点配置Ｂ１，Ｂ２
をＢ１′，Ｂ２′に変換するには、図１０に示すように
ＩチャネルについてはＱチャネルと同じ値とし、Ｑチャ
ネルについてはＩチャネルデータの上位２ビットおよび
最下位ビットを反転したものとすればよい。したがっ
て、この変換規則に従って回路を構成すれば、図７に示
した信号変換回路１１１ｃ′となり、この回路により変
換対象の信号点配置に対応するビットパターンの変換が
行われる。すなわち、メモリテーブルを用いることな
く、ゲート回路などを使用した簡単な回路構成で信号点
変換が実現できる。The signal conversion circuit 111c 'rearranges the sequence of the transmission digital data, and uses the three logical inversion inverters INV and the selection circuit SEL1 to select the conversion target bit detected by the conversion signal detection circuit 111b. The pattern is converted according to a predetermined conversion rule. That is, as shown in FIG.
Is converted to B1 'and B2', as shown in FIG. 10, the I channel has the same value as the Q channel, and the Q channel has the upper two bits and the least significant bit of the I channel data inverted. I just need. Therefore, if a circuit is configured according to this conversion rule, the signal conversion circuit 111c 'shown in FIG. 7 is obtained, and the conversion of the bit pattern corresponding to the signal point arrangement to be converted is performed by this circuit. That is, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table.
【００６３】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。The mapping data MI 1, MQ 1, MI 2, MQ 2, MI 3, MQ which have undergone signal point conversion are
After the phase uncertainty is removed by the addition logic circuit 112 and the roll-off shaping for reducing the inter-symbol interference is performed by the roll-off filter 113, the analog signal is processed by the D / A 12 and 13. Is converted to Then, after being converted into a modulated wave signal of an intermediate frequency by the quadrature modulation circuit 16, it is wirelessly transmitted from a transmission circuit (not shown).
【００６４】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。On the other hand, in the receiving apparatus, the level of the received intermediate frequency signal output from the receiving circuit (not shown) is adjusted by the automatic gain control amplifier 21, and then the roll-off filter 2 is turned on.
In 2, roll-off shaping is performed to reduce intersymbol interference, and is further amplified by an intermediate frequency amplifier 23, input to a quadrature demodulation circuit 24, and quadrature demodulated here. The demodulated signals are input to A / Ds 29 and 30 via intermediate frequency filters 25 and 26 and intermediate frequency amplifiers 27 and 28, where they are converted into digital signals. The demodulated digital data is input to the signal point arrangement conversion circuit 23, where an operation for removing the phase uncertainty is first performed by the difference logic circuit 341, and then the demapping circuit 3
42.
【００６５】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａおよび信号変換回路３４２ｂ′に入力され
る。変換信号検出回路３４２ａでは、上記８系列の復調
ディジタルデータのうちＱチャネルデータの上位２ビッ
トＭＱ１，ＭＱ２を監視することで、信号点配置の変換
対象に対応するビットパターンが検出される。すなわ
ち、デマッピング対象となる信号点配置Ｂ１′，Ｂ２′
に対応するＱチャネルデータは、図９に示すようにその
上位２ビットが「００」および「１１」である。このた
め、Ｑチャネルデータの上位２ビットが「００」および
「１１」であるか否かを監視することで、デマッピング
対象のビットパターンを検出できる。In the demapping circuit 342, the input demodulated digital data MI1, MQ1, MI2, MQ
2, MI3, MQ3, MI4, and MQ4 are input to the conversion signal detection circuit 342a and the signal conversion circuit 342b '. The conversion signal detection circuit 342a detects the bit pattern corresponding to the conversion target of the signal point arrangement by monitoring the upper two bits MQ1 and MQ2 of the Q channel data in the eight series of demodulated digital data. That is, signal point arrangements B1 'and B2' to be de-mapped
As shown in FIG. 9, the upper two bits of the Q-channel data corresponding to are "00" and "11". Therefore, by monitoring whether or not the upper two bits of the Q channel data are “00” and “11”, the bit pattern to be demapped can be detected.
【００６６】信号変換回路３４２ｂ′では、復調ディジ
タルデータの系列の並べ替えと、３個の論理反転用イン
バータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換
信号検出回路３４２ａで検出されたデマッピング対象の
ビットパターンが所定の変換規則に従って変換される。
すなわち、図９に示すようにデマッピング対象の信号点
配置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換
するには、図１０に示すようにＱチャネルについてはＩ
チャネルと同じ値とし、ＩチャネルについてはＱチャネ
ルデータの上位２ビットおよび最下位ビットを反転した
ものとすればよい。したがって、この変換規則に従って
回路を構成すれば、図８に示した信号変換回路３４２
ｂ′となり、この回路により変換対象の信号点配置に対
応するビットパターンの変換が行われる。In the signal conversion circuit 342b ', the sequence of the demodulated digital data is rearranged, the three inverters INV for logical inversion, and the selection circuit SEL2 select the demapped data detected by the conversion signal detection circuit 342a. The bit pattern is converted according to a predetermined conversion rule.
That is, in order to convert the signal point constellations B1 'and B2' to be demapped into the original signal point constellations B1 and B2 as shown in FIG.
The same value as that of the channel is used, and for the I channel, the upper two bits and the least significant bit of the Q channel data may be inverted. Therefore, if a circuit is configured according to this conversion rule, the signal conversion circuit 342 shown in FIG.
b ′, and this circuit converts the bit pattern corresponding to the signal point arrangement to be converted.
【００６７】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。That is, also for the demapping circuit 342, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table, similarly to the mapping circuit 111 described above.
【００６８】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位４ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。The demodulated digital data of the eight series obtained by the signal conversion is deleted by the bit number conversion circuit 342c to form the seventh series by removing the upper 4th bit, and then reproduced as digital data processing circuit (not shown). Is input to
【００６９】以上述べたように第２の実施形態において
も、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチ
ャネルとの信号数を等しくすることができ、これにより
大容量でかつ伝送品質の良好なディジタルマイクロ波無
線伝送を実現することができる。As described above, also in the second embodiment, the number of signals of the I channel and the Q channel can be equalized in spite of the 128 QAM system, thereby providing a large-capacity digital transmission with good transmission quality. Microwave wireless transmission can be realized.
【００７０】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現している。このた
め、マッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となり、この結果メモリによる変換テーブルを
用いる従来の回路に比べて回路規模を小型化することが
でき、さらには変換速度の高速化を図ることができる。The mapping and demapping processing is realized by converting the number of streams, detecting the bit pattern to be converted, and performing the conversion. For this reason, the mapping and demapping circuits can be configured by simple circuits using a general-purpose gate array, PLD, or the like. As a result, the circuit scale can be reduced as compared with a conventional circuit using a conversion table using a memory. And the conversion speed can be increased.
【００７１】（第３の実施形態）上記第１および第２の
実施形態にて示したマッピングの仕方は、いずれも自然
２進符号配置上での変換と呼ばれるものである。本実施
形態では、これとは別種のマッピングの仕方、すなわち
回転対称符号配置上にてマッピングを行う場合について
説明する。(Third Embodiment) The mapping methods shown in the first and second embodiments are both called conversion on a natural binary code arrangement. In the present embodiment, another type of mapping, that is, a case where mapping is performed on a rotationally symmetric code arrangement will be described.
【００７２】図１２および図１３はそれぞれこの発明に
係わるマッピング回路およびデマッピング回路の第３の
実施形態を示す回路構成図である。FIGS. 12 and 13 are circuit diagrams showing a third embodiment of the mapping circuit and the demapping circuit according to the present invention, respectively.
【００７３】先ずマッピング回路１１１は、ビット数変
換回路１１１ａ′と、変換信号検出回路１１１ｂ′と、
信号変換回路１１１ｃ′′とを備えている。ビット数変
換回路１１１ａ′は、７系列の送信ディジタルデータＤ
１〜Ｄ７に、ＴＴＬレベルのＨ（High）なるもう１系列
の信号を付加し、８系列のディジタルデータとする。そ
の際、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ
６のうち中位データＤ４をインバータＩＮＶを使用して
論理反転する。First, the mapping circuit 111 includes a bit number conversion circuit 111a ', a conversion signal detection circuit 111b',
And a signal conversion circuit 111c ''. The bit number conversion circuit 111a 'includes seven series of transmission digital data D
Another series of TTL level H (High) signals are added to 1 to D7 to create eight series of digital data. At this time, Q channel data D2, D4, D
The logical data of the middle data D4 out of 6 is inverted using the inverter INV.
【００７４】信号変換回路１１１ｃ′′は、上記ビット
数変換回路１１１ａ′によりビット数変換されて８系列
となった送信ディジタルデータのうち、Ｄ３，Ｈ，Ｄ４
／，Ｄ５をもとに、第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ
４／と、第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを
生成する。ここで、第２のデータ群Ｈ，Ｄ３，Ｄ４／，
Ｄ５／を生成する際、もとのＩチャネルの上位３ビット
Ｄ５をインバータＩＮＶにより論理反転する。そして、
これらの第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ４／と、第
２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを選択回路Ｓ
ＥＬ３に入力する。The signal conversion circuit 111c '' converts D3, H, and D4 of the transmission digital data which has been converted into eight streams by the bit number conversion by the bit number conversion circuit 111a '.
/, D5, the first data group D3, H, D5, D
4 / and the second data groups H, D3, D4 /, D5 /. Here, the second data groups H, D3, D4 /,
When generating D5 /, the upper 3 bits D5 of the original I channel are logically inverted by the inverter INV. And
The first data group D3, H, D5, D4 / and the second data group H, D3, D4 /, D5 / are selected by the selection circuit S.
Input to EL3.
【００７５】変換信号検出回路１１１ｂ′は、１個のイ
ンバータＩＮＶと２個の論理積ゲートとからなり、上記
ＩチャネルデータＤ３，Ｄ５およびＨから信号点配置の
変換対象を表すビットパターンを検出する。ここでは、
（Ｄ３，Ｄ５）＝（０，０）の場合に、変換すべき信号
である旨が検出される。The conversion signal detection circuit 111b 'is composed of one inverter INV and two AND gates, and detects a bit pattern representing a signal point arrangement conversion target from the I channel data D3, D5 and H. . here,
When (D3, D5) = (0, 0), it is detected that the signal is a signal to be converted.
【００７６】選択回路ＳＥＬ３は、上記変換信号検出回
路１１１ｂ′において変換対象を表すビットパターンが
検出されたときには、上記第２のデータ群Ｈ，Ｄ３，Ｄ
４／，Ｄ５／を選択し、一方上記変換対象を表すビット
パターンが検出されていないときには上記第１のデータ
群Ｄ３，Ｈ，Ｄ５，Ｄ４／を選択する。そして、この選
択回路ＳＥＬ３で選択されたデータ群を、送信マッピン
グデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，Ｍ
Ｑ３，ＭＩ４，ＭＱ４として変調に供する。When the conversion signal detection circuit 111b 'detects a bit pattern representing a conversion target, the selection circuit SEL3 outputs the second data group H, D3, D
4 /, D5 /, while the first data group D3, H, D5, D4 / is selected when the bit pattern representing the conversion target is not detected. The data group selected by the selection circuit SEL3 is transmitted to the transmission mapping data MI1, MQ1, MI2, MQ2, MI3, M
The modulation is performed as Q3, MI4, and MQ4.
【００７７】次にデマッピング回路３４２は、変換信号
検出回路３４２ａ′と、信号変換回路３４２ｂ′′と、
ビット数変換回路３４２ｃ′とを備えている。このうち
先ず変換信号検出回路３４２ａ′は、２個の論理積ゲー
トと２個のインバータとからなり、受信データＭＩ１，
ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，Ｍ
Ｑ４のうちのＭＩ２，ＭＱ２，ＭＱ３から変換対象を表
すビットパターンを検出する。Next, the demapping circuit 342 includes a conversion signal detection circuit 342a ′, a signal conversion circuit 342b ″,
And a bit number conversion circuit 342c '. The conversion signal detection circuit 342a 'includes two AND gates and two inverters.
MQ1, MI2, MQ2, MI3, MQ3, MI4, M
A bit pattern representing a conversion target is detected from MI2, MQ2, and MQ3 of Q4.
【００７８】信号変換回路３４２ｂ′′は、上記受信デ
ータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４のうち、ＭＩ２，ＭＱ２，ＭＩ３，
ＭＱ３を取り込み、最上位ビットがＩチャネルから始ま
る第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３と、
最上位ビットがＱチャネルから始まる第２のデータ群Ｍ
Ｑ２，ＭＩ２，ＭＱ３／，ＭＩ３とを生成する。ここ
で、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３
を生成する際、もとのＱチャネルの上位３ビットＭＱ３
をインバータＩＮＶにより論理反転する。そして、これ
らの第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３
と、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３
とを選択回路ＳＥＬ４に入力する。The signal conversion circuit 342b "" receives the received data MI1, MQ1, MI2, MQ2, MI3, MQ
3, MI4 and MQ4, MI2, MQ2, MI3
A first data group MI2, MQ2, MI3, MQ3 in which the most significant bit starts from the I channel;
Second data group M whose most significant bit starts from Q channel
Q2, MI2, MQ3 /, MI3 are generated. Here, the second data groups MQ2, MI2, MQ3 /, MI3
Is generated, the upper 3 bits MQ3 of the original Q channel are used.
Is logically inverted by the inverter INV. Then, these first data groups MI2, MQ2, MI3, MQ3
And the second data group MQ2, MI2, MQ3 /, MI3
Are input to the selection circuit SEL4.
【００７９】選択回路ＳＥＬ４は、上記変換信号検出回
路３４２ａ′において変換対象を表すビットパターンが
検出されたときには、上記第２のデータ群ＭＱ２，ＭＩ
２，ＭＱ３／，ＭＩ３を選択して出力し、一方上記変換
対象を表すビットパターンが検出されていないときには
上記第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３を
選択して出力する。When the conversion signal detection circuit 342a 'detects a bit pattern representing a conversion object, the selection circuit SEL4 outputs the second data group MQ2, MI
2, MQ3 /, and MI3 are selected and output. On the other hand, when the bit pattern representing the conversion target is not detected, the first data groups MI2, MQ2, MI3, and MQ3 are selected and output.
【００８０】ビット数変換回路３４２ｃ′は、上記選択
回路ＳＥＬ４から出力されたデータ群の上位２ビット目
を削除し、残りの３ビットおよび受信データＭＩ１，Ｍ
Ｑ１，ＭＩ４，ＭＱ４を受信ディジタルデータＤ１〜Ｄ
７として図示しないデータ処理回路へ供給する。The bit number conversion circuit 342c 'deletes the upper 2 bits of the data group output from the selection circuit SEL4, and removes the remaining 3 bits and the received data MI1, M
Q1, MI4 and MQ4 are received digital data D1 to D
7 is supplied to a data processing circuit (not shown).
【００８１】次に、以上のように構成された装置の動作
を説明する。送信側の装置では、マッピング回路におい
て、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱ
チャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１
１１ａ′で先ず３ビットから４ビットに変換される。こ
のビット数変換は、図１４に示すごとくＤ２、Ｄ４の間
にＨを挿入し、かつＤ４を論理反転することにより行わ
れる。そして、このビット数変換されて計８系列となっ
た送信ディジタルデータは、変換信号検出回路１１１
ｂ′および信号変換回路１１１ｃ′に入力される。Next, the operation of the apparatus configured as described above will be described. In the transmitting device, the mapping circuit uses Q out of the seven series of transmission digital data D1 to D7.
Channel data D2, D4 and D6 are converted to bit number conversion circuit 1
At 11a ', 3 bits are first converted to 4 bits. This bit number conversion is performed by inserting H between D2 and D4 and inverting the logic of D4 as shown in FIG. The transmission digital data that has been converted into a total of eight sequences by converting the number of bits is converted into a converted signal detection circuit 111
b 'and the signal conversion circuit 111c'.
【００８２】変換信号検出回路１１１ｂ′では、上記８
系列の送信ディジタルデータのうちＩチャネルデータＤ
３，Ｄ５を監視することで、信号点配置の変換対象に対
応するビットパターンが検出される。The conversion signal detection circuit 111b '
I-channel data D in the transmission digital data of the series
By monitoring D3 and D5, a bit pattern corresponding to the conversion target of the signal point arrangement is detected.
【００８３】図１５、図１６を参照して、本実施形態に
おける変換対称となるビットパターンの検出の仕方を説
明する。図１５は、回転対称符号配置上での１２８ＱＡ
Ｍ方式における変換対象の信号点配置の例を示す図であ
る。ここでは、規則性を持たせたマッピングを行うた
め、図１５におけるＢ１〜Ｂ４の各点（図中白丸にて示
す）を変換対称とする。Referring to FIGS. 15 and 16, a description will be given of a method of detecting a conversion-symmetric bit pattern in the present embodiment. FIG. 15 shows 128 QA on a rotationally symmetric code arrangement.
FIG. 3 is a diagram illustrating an example of a signal point arrangement to be converted in the M system. Here, in order to perform mapping with regularity, the points B1 to B4 in FIG. 15 (indicated by white circles in the figure) are set to be conversion symmetric.
【００８４】図１６に、２５６ＱＡＭにおける回転対称
符号配置を示す。なお煩雑を避けるため、必要最小限の
部分のみを示す。回転対称符号配置による信号点の配置
は、自然２進符号配置に対してグレイ変換を施して得ら
れた信号点配置のうち、所定位置にある点の位置を置換
することで与えられる。図１５との対比において、マッ
ピング時に変換すべき位置にある点は、図中網掛け部分
にて示される箇所にある。FIG. 16 shows a rotationally symmetric code arrangement in 256QAM. In order to avoid complication, only the minimum necessary parts are shown. The arrangement of the signal points by the rotationally symmetric code arrangement is given by replacing the position of a point at a predetermined position in the signal point arrangement obtained by performing the gray conversion on the natural binary code arrangement. In comparison with FIG. 15, the point at the position to be converted at the time of mapping is a point indicated by a shaded portion in the figure.
【００８５】この部分に位置する点は、図から明らかな
ように、いずれも「第２パスが（０１）であり、かつ第
３パスが（００）または（０１）である」という特徴を
持っている。そこで、ＩチャネルデータＤ３，Ｄ５を監
視し、これらが共に０となる場合を検出することで、信
号点配置の変換対象に対応するビットパターンを検出で
きることになる。As is apparent from the figure, the points located in this portion have the characteristic that "the second path is (01) and the third path is (00) or (01)". ing. Therefore, by monitoring the I-channel data D3 and D5 and detecting a case where they both become 0, it is possible to detect a bit pattern corresponding to the conversion target of the signal point arrangement.
【００８６】信号変換回路１１１ｃ′では、送信ディジ
タルデータの系列の並べ替えと、論理反転用インバータ
ＩＮＶと、選択回路ＳＥＬ３とにより、上記変換信号検
出回路１１１ｂ′で検出された変換対象のビットパター
ンが所定の変換規則に従って変換される。すなわち、図
１５に示すように変換対象の信号点配置Ｂ１，Ｂ２，Ｂ
３，Ｂ４をＢ１′，Ｂ２′，Ｂ３′，Ｂ４′に変換する
には、図１７に示すようにＩチャネルについては第２、
第３パスをＱチャネルと入れ替え、Ｑチャネルについて
は第２、第３パスをＩチャネルと入れ替え、さらにＱチ
ャネルデータの第３パスを反転したものとすればよい。
したがって、この変換規則に従って回路を構成すれば、
図１２に示した信号変換回路１１１ｃ′′となり、この
回路により変換対象の信号点配置に対応するビットパタ
ーンの変換が行われる。これにより、本実施形態におい
ても、メモリテーブルを用いることなく、ゲート回路な
どを使用した簡単な回路構成で信号点変換が実現でき
る。In the signal conversion circuit 111c ', the bit pattern to be converted detected by the conversion signal detection circuit 111b' is rearranged by the sequence of the transmission digital data, the inverter INV for logical inversion, and the selection circuit SEL3. It is converted according to a predetermined conversion rule. That is, as shown in FIG. 15, the signal point arrangements B1, B2, B
3, B4 into B1 ', B2', B3 ', B4', the second for the I channel as shown in FIG.
The third path may be replaced with the Q channel, the second and third paths of the Q channel may be replaced with the I channel, and the third path of the Q channel data may be inverted.
Therefore, if a circuit is configured according to this conversion rule,
This becomes the signal conversion circuit 111c '' shown in FIG. 12, and the conversion of the bit pattern corresponding to the signal point arrangement to be converted is performed by this circuit. Thus, also in the present embodiment, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table.
【００８７】そうして信号点変換がなされたマッピング
データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ
３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確
定が除去され、さらにロールオフフィルタ１１３で符号
間干渉を低減するためのロールオフ整形が施されたの
ち、Ｄ／Ａ１２，１３によりアナログ信号に変換され
る。そして、直交変調回路１６で中間周波の変調波信号
に変換されたのち図示しない送信回路から無線送信され
る。The mapping data MI 1, MQ 1, MI 2, MQ 2, MI 3, MQ which have undergone signal point conversion are
After the phase uncertainty is removed by the addition logic circuit 112 and the roll-off shaping for reducing the inter-symbol interference is performed by the roll-off filter 113, the analog signal is processed by the D / A 12 and 13. Is converted to Then, after being converted into a modulated wave signal of an intermediate frequency by the quadrature modulation circuit 16, it is wirelessly transmitted from a transmission circuit (not shown).
【００８８】一方、受信側の装置では、図示しない受信
回路から出力された受信中間周波信号が自動利得制御増
幅器２１でレベル調整されたのちロールオフフィルタ２
２で符号間干渉を低減するためにロールオフ整形が施さ
れ、さらに中間周波増幅器２３で増幅されたのち直交復
調回路２４に入力されて、ここで直交復調される。そし
て、その復調信号は中間周波フィルタ２５，２６および
中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に
入力されて、ここでディジタル信号に変換される。この
復調ディジタルデータは、信号点配置変換回路２３に入
力され、ここで先ず差分論理回路３４１で位相の不確定
性を除去する演算が行われ、続いてデマッピング回路３
４２に入力される。On the other hand, in the receiving apparatus, the level of the received intermediate frequency signal output from the receiving circuit (not shown) is adjusted by the automatic gain control amplifier 21, and then the roll-off filter 2 is turned on.
In 2, roll-off shaping is performed to reduce intersymbol interference, and is further amplified by an intermediate frequency amplifier 23, input to a quadrature demodulation circuit 24, and quadrature demodulated here. The demodulated signals are input to A / Ds 29 and 30 via intermediate frequency filters 25 and 26 and intermediate frequency amplifiers 27 and 28, where they are converted into digital signals. The demodulated digital data is input to the signal point arrangement conversion circuit 23, where an operation for removing the phase uncertainty is first performed by the difference logic circuit 341, and then the demapping circuit 3
42.
【００８９】デマッピング回路３４２では、入力された
復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ
２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回
路３４２ａ′および信号変換回路３４２ｂ′′に入力さ
れる。変換信号検出回路３４２ａ′では、上記８系列の
復調ディジタルデータのうちＭＩ２，ＭＱ２，ＭＱ３を
監視することで、信号点配置の変換対象に対応するビッ
トパターンが検出される。すなわち、デマッピング対象
となる信号点配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′に対
応するデータは、図１７に示すように、Ｉチャネルにつ
いてはその上位２ビットが「１」、Ｑチャネルについて
はその上位２ビットおよび３ビットが「０１」である。
このため、ＭＩ２，ＭＱ２，ＭＱ３が（１０１）である
か否かを監視することで、デマッピング対象のビットパ
ターンを検出できる。In the demapping circuit 342, the input demodulated digital data MI1, MQ1, MI2, MQ
2, MI3, MQ3, MI4, and MQ4 are input to the conversion signal detection circuit 342a 'and the signal conversion circuit 342b''. The converted signal detecting circuit 342a 'detects the bit pattern corresponding to the conversion target of the signal point arrangement by monitoring MI2, MQ2, and MQ3 of the eight series of demodulated digital data. That is, as shown in FIG. 17, the data corresponding to the signal point constellations B1 ', B2', B3 ', and B4' to be demapped have the upper two bits of "1" for the I channel and "1" for the Q channel. The upper two bits and three bits are “01”.
Therefore, by monitoring whether or not MI2, MQ2, and MQ3 are (101), the bit pattern to be demapped can be detected.
【００９０】信号変換回路３４２ｂ′′では、復調ディ
ジタルデータの系列の並べ替えと、論理反転用インバー
タＩＮＶと、選択回路ＳＥＬ４とにより、上記変換信号
検出回路３４２ａ′で検出されたデマッピング対象のビ
ットパターンが所定の変換規則に従って変換される。す
なわち、図１５に示すようにデマッピング対象の信号点
配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′を元の信号点配置
Ｂ１，Ｂ２，Ｂ３，Ｂ４に戻すには、図１７に示すよう
にＱチャネルについては第２、第３パスをＩチャネルと
入れ替え、Ｉチャネルについては第２、第３パスをＱチ
ャネルと入れ替え、さらにＩチャネルデータの第３パス
を反転したものとすればよい。したがって、この変換規
則に従って回路を構成すれば、図１３に示した信号変換
回路３４２ｂ′′となり、この回路により変換対象の信
号点配置に対応するビットパターンの変換が行われる。
これにより、本実施形態においても、メモリテーブルを
用いることなく、ゲート回路などを使用した簡単な回路
構成で信号点変換が実現できる。In the signal conversion circuit 342b '', the sequence of the demodulated digital data is rearranged, the inverter INV for logical inversion, and the selection circuit SEL4 select the bit to be de-mapped detected by the conversion signal detection circuit 342a '. The pattern is converted according to a predetermined conversion rule. That is, in order to return the signal point arrangements B1 ', B2', B3 ', B4' to be demapped to the original signal point arrangements B1, B2, B3, B4 as shown in FIG. 15, as shown in FIG. For the Q channel, the second and third paths may be replaced with I channels, for the I channel, the second and third paths may be replaced with Q channels, and the third path of I channel data may be inverted. Therefore, if a circuit is configured in accordance with this conversion rule, the signal conversion circuit 342b '' shown in FIG. 13 is used, and the conversion of the bit pattern corresponding to the signal point arrangement to be converted is performed by this circuit.
Thus, also in the present embodiment, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table.
【００９１】すなわち、デマッピング回路３４２につい
ても、先に述べたマッピング回路１１１と同様に、メモ
リテーブルを用いることなくゲート回路等を使用した簡
単な回路構成で信号点変換が実現できる。That is, also for the demapping circuit 342, signal point conversion can be realized with a simple circuit configuration using a gate circuit or the like without using a memory table, similarly to the mapping circuit 111 described above.
【００９２】そして信号変換された８系列の復調ディジ
タルデータは、ビット数変換回路３４２ｃによりその上
位４ビット目が削除されて７系列にされたのち、再生さ
れた受信ディジタルデータとして図示しないデータ処理
回路に入力される。The signal-converted eight-sequence demodulated digital data is deleted by the bit number conversion circuit 342c to remove the fourth most significant bit to form a seven-sequence digital data. Is input to
【００９３】以上述べたように第３の実施形態において
も、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチ
ャネルとの信号数を等しくすることができ、これにより
大容量でかつ伝送品質の良好なディジタルマイクロ波無
線伝送を実現することができる。As described above, even in the third embodiment, the number of signals of the I channel and the Q channel can be equalized in spite of the 128 QAM system, whereby a large capacity and good transmission quality digital signal can be obtained. Microwave wireless transmission can be realized.
【００９４】また、系列数の変換と、変換対象のビット
パターンの検出およびその変換を行うことによりマッピ
ングおよびデマッピング処理を実現している。このた
め、マッピングおよびデマッピング回路を汎用ゲートア
レイやＰＬＤ等を使用した簡単な回路により構成するこ
とが可能となり、この結果メモリによる変換テーブルを
用いる従来の回路に比べて回路規模を小型化することが
でき、さらには変換速度の高速化を図ることができる。The mapping and demapping processing is realized by converting the number of streams, detecting the bit pattern to be converted, and converting the bit pattern. For this reason, the mapping and demapping circuits can be configured by simple circuits using a general-purpose gate array, PLD, or the like. As a result, the circuit scale can be reduced as compared with a conventional circuit using a conversion table using a memory. And the conversion speed can be increased.
【００９５】さらには、マッピング、デマッピングを回
転対称符号配置上にて行うことならではの利点として、
回路構成をさらに簡易化できるようになることが挙げら
れる。すなわち上記したように、２ｍ（ｍ＝３、５、７
・・・）値ＱＡＭ方式の変復調方式では、同期検波復調
において生じる４通りの引き込み位相によらずデータを
正しく再生するために、マッピング、デマッピングおよ
び和分、差分演算（差動論理演算）を行う。Further, as an advantage unique to performing mapping and demapping on a rotationally symmetric code arrangement,
The circuit configuration can be further simplified. That is, as described above, 2 m (m = 3, 5, 7
...) In the modulation / demodulation method of the value QAM method, mapping, demapping, summation, and difference operation (differential logic operation) are performed in order to correctly reproduce data regardless of the four types of pull-in phases generated in synchronous detection demodulation. Do.
【００９６】差動論理演算を行う際には、通常、ビット
誤り時における他系列への波及が最も少ない回転対称配
置符号が用いられる。ところが、変復調回路で使用され
るディジタル／アナログ変換器およびアナログ／ディジ
タル変換器は、通常、自然２進符号にて処理を行うた
め、差動論理演算後に自然２進配置に変換する必要があ
る。When performing a differential logic operation, usually, a rotationally symmetric arrangement code which has the least influence on other streams at the time of a bit error is used. However, since the digital / analog converter and the analog / digital converter used in the modulation / demodulation circuit usually perform processing using a natural binary code, it is necessary to convert to a natural binary arrangement after a differential logical operation.
【００９７】このため、マッピング、デマッピングを自
然２進符号配置上にて行う従来方式では、図１８（ｂ）
に示すように、送信側では、自然２進符号配置上（Ｎａ
ｔｕｒａｌ）でのマッピング→自然２進符号配置からグ
レイ（Ｇｒｅｙ）符号配置への変換→グレイ符号配置か
ら回転対称符号配置（Ｑ．Ｓ．（Quadrant Symmetric
：回転対称））への変換→和分演算→回転対称符号配
置からグレイ符号配置への変換→グレイ符号配置から自
然２進符号配置への変換といった段階を経た上で、Ｄ／
Ａ変換および変調処理を行うことになる。また受信側で
は、復調からＡ／Ｄ変換処理を経たのち、グレイ符号配
置から自然２進符号配置への変換→自然２進符号配置か
ら回転対称符号配置への変換→差分演算→回転対称符号
配置からグレイ符号配置への変換→グレイ符号配置から
自然２進符号配置への変換→自然２進符号配置上（Ｎａ
ｔｕｒａｌ）でのデマッピングといった段階を踏むこと
になる。For this reason, in the conventional system in which mapping and demapping are performed on a natural binary code arrangement, FIG.
As shown in the figure, on the transmitting side, on the natural binary code arrangement (Na
Tal) → conversion from natural binary code arrangement to Gray code arrangement → Gray code arrangement to rotationally symmetric code arrangement (QS (Quadrant Symmetric)
: Rotational symmetry)) → Summation operation → Conversion from rotationally symmetric code arrangement to Gray code arrangement → Conversion from Gray code arrangement to natural binary code arrangement
A conversion and modulation processing will be performed. On the receiving side, after demodulation and A / D conversion processing, conversion from gray code arrangement to natural binary code arrangement → conversion from natural binary code arrangement to rotationally symmetric code arrangement → difference operation → rotationally symmetric code arrangement From a gray code arrangement to a natural binary code arrangement → on a natural binary code arrangement (Na
Tal) demapping.
【００９８】一方、本実施形態による構成では、図１８
（ａ）に示すように、送信側ではマッピング直後に和分
演算処理を施すことが可能となる。また受信側において
も、差分演算処理の直後にデマッピングを行うことが可
能となる。これは、マッピング、デマッピング処理を回
転対称符号配置上にて行っていることによるもので、こ
れにより回路規模を小さくでき、ひいては装置のさらな
る簡略化、小型化、軽量化に寄与できる。On the other hand, in the configuration according to the present embodiment, FIG.
As shown in (a), the transmitting side can perform the sum calculation processing immediately after the mapping. Also, on the receiving side, demapping can be performed immediately after the difference calculation processing. This is because the mapping and demapping processes are performed on the rotationally symmetric code arrangement, thereby making it possible to reduce the circuit scale, and further contribute to further simplification, miniaturization, and weight reduction of the device.
【００９９】（第４の実施形態）上記第１〜第３の実施
形態では、固定ビットレート（従って固定的な伝送容
量）にて行われる通信を想定していた。本実施形態で
は、ユーザの希望に応じて伝送容量を自在に変化させら
れるようにした例を説明する。(Fourth Embodiment) In the first to third embodiments, communication performed at a fixed bit rate (accordingly, a fixed transmission capacity) is assumed. In the present embodiment, an example will be described in which the transmission capacity can be freely changed according to the user's request.
【０１００】図１９はこの実施形態における直交振幅復
調回路の構成を示す回路ブロック図である。同図におけ
る直交振幅復調回路は図２に示す直交振幅復調回路とほ
ぼ同様の構成をしているが、制御回路（ＣＯＮＴ）およ
びデマッピング回路において異なっており、区別のため
に制御回路に３７、デマッピング回路に３６１、信号点
配置変換回路に３６なる符号をそれぞれ付して説明す
る。なお、図１９におけるループフィルタ３３２、３３
３（ループフィルタ３３１は図２の符号３３と同じも
の）、インタフェース部（Ｉ／Ｆ）４０、操作部５０お
よびこれらに係わる制御信号線は図２に示されていない
が、いずれも既存であり、本実施形態において新規に付
加されたものではない。FIG. 19 is a circuit block diagram showing a configuration of a quadrature amplitude demodulation circuit in this embodiment. The quadrature amplitude demodulation circuit in the figure has substantially the same configuration as the quadrature amplitude demodulation circuit shown in FIG. 2, but differs in the control circuit (CONT) and the demapping circuit. The demapping circuit is denoted by reference numeral 361, and the signal point arrangement conversion circuit is denoted by reference numeral 36. The loop filters 332, 33 in FIG.
2 (the loop filter 331 is the same as the reference numeral 33 in FIG. 2), an interface unit (I / F) 40, an operation unit 50, and control signal lines related thereto are not shown in FIG. , Are not newly added in the present embodiment.
【０１０１】デマッピング回路３６１は、与えられる制
御信号に応じて、そのデマッピング機能のオン／オフを
切り替えることが可能なものである。すなわち、デマッ
ピング機能がオフされた場合には、与えられたデータ信
号をそのまま透過的に出力する。The demapping circuit 361 can switch on / off the demapping function according to a given control signal. That is, when the demapping function is turned off, a given data signal is transparently output as it is.
【０１０２】操作部５０は、操作者（ユーザ）の操作に
応じ、インタフェース部４０を介して制御回路３７への
指示や、デマッピング回路への制御信号（すなわち、デ
マッピング機能のオン／オフを切り替えるための信号）
を与える。さらに、伝送レートに応じてデータの取得位
置を切り替えるための制御信号も与える。The operation unit 50 responds to the operation of the operator (user) by issuing an instruction to the control circuit 37 via the interface unit 40 and a control signal to the demapping circuit (ie, turning on / off the demapping function). Signal for switching)
give. Further, a control signal for switching a data acquisition position according to the transmission rate is also provided.
【０１０３】ところで、制御回路３７は次のように構成
される。図２０はその主要部構成を示すブロック図であ
る。すなわち制御回路３７は、インバータ（ＩＮＶ）３
７１と、排他的論理和ゲート（ＥＸ−ＯＲ）３７２と、
セレクタ（ＳＥＬ）３７４、３７５とを備えている。The control circuit 37 is configured as follows. FIG. 20 is a block diagram showing the configuration of the main part. That is, the control circuit 37 controls the inverter (INV) 3
71, an exclusive OR gate (EX-OR) 372,
And selectors (SEL) 374, 375.
【０１０４】すなわち、図１９のアナログ／ディジタル
変換器２９、３０からそれぞれ出力された各々８系列の
Ｉチャネル、Ｑチャネルデータは、差分論理回路（ＤＩ
ＦＦＬＯＧ）３４１に与えられると共に、その手前で分
岐されて制御回路３７に導かれる。That is, the eight-channel I-channel and Q-channel data output from the analog / digital converters 29 and 30 in FIG.
FFLOG) 341, and is branched before this and guided to the control circuit 37.
【０１０５】制御回路３７に与えられたＩチャネル、Ｑ
チャネルデータは、共にインバータ３７１と排他的論理
和ゲート３７２とに与えられる。インバータ３７１で
は、これらの計１６系列のＩチャネル、Ｑチャネルデー
タが論理反転され、セレクタ３７４に送出される。I channel and Q applied to control circuit 37
The channel data is both supplied to the inverter 371 and the exclusive OR gate 372. The inverter 371 logically inverts these 16 series of I-channel and Q-channel data and sends them to the selector 374.
【０１０６】一方、排他的論理和ゲート３７２に与えら
れたＩチャネル、Ｑチャネルデータは、それぞれのチャ
ネルのＭＳＢ（Ｍost Significant Bit）すなわちＤ１
と、それ以下のビット（Ｄ２〜Ｄ８）との排他的論理和
演算を施され（従って各チャネルごとに７個、計１４個
の演算結果が出力される）、その結果がセレクタ３７５
に送出される。On the other hand, the I-channel and Q-channel data given to exclusive OR gate 372 include the MSB (Most Significant Bit) of each channel, that is, D1
And exclusive OR operation with the lower bits (D2 to D8) are performed (thus, a total of 14 operation results are output for each channel, seven for each channel).
Sent to
【０１０７】セレクタ３７４、３７５は、与えられたデ
ータのうち、指定されたビットレート（すなわち２ｍ値
ＱＡＭ変調方式におけるｍの値）に応じた位置にあるデ
ータを各チャネルごとに選択的に出力し、アナログ／デ
ィジタル変換器２９、３０におけるオフセット制御およ
び自動利得制御増幅器２１によるＡＧＣ（Autoｍatic G
ain Control）制御に供する。Selectors 374 and 375 selectively output data at a position corresponding to a specified bit rate (ie, the value of m in the 2m QAM modulation method) among the given data, for each channel. , AGC (Automatic G) by the offset control and automatic gain control amplifier 21 in the analog / digital converters 29 and 30
ain Control).
【０１０８】次に、以上のように構成された装置の動作
を説明する。なお、この装置は、本来２５６ＱＡＭ変調
方式による受信能力を備えたものとし、この中で、ユー
ザの要求に応じて変調方式の切り替え（例えば４ＱＰＳ
Ｋ、１６、６４、１２８ＱＡＭなど）を行うものとす
る。受信側の装置において、Ａ／Ｄ２９、３０から出力
される復調ディジタルデータは、信号点配置変換回路３
６の差分論理回路３４１および制御回路３７に与えられ
る。差分論理回路３４１では、上記復調ディジタルデー
タの位相の不確定性を除去する演算が行われ、続いてデ
マッピング回路３６１を介して受信ディジタルデータＤ
１〜Ｄ８が出力される。Next, the operation of the apparatus configured as described above will be described. It is to be noted that this apparatus is originally provided with a receiving capability of the 256 QAM modulation scheme, and among these, switching of the modulation scheme (for example, 4 QPS
K, 16, 64, 128 QAM, etc.). In the receiving side device, the demodulated digital data output from the A / Ds 29 and 30 are
6 is provided to the differential logic circuit 341 and the control circuit 37. In the difference logic circuit 341, an operation for removing the uncertainty of the phase of the demodulated digital data is performed.
1 to D8 are output.
【０１０９】一方、制御部３７では、アナログ／ディジ
タル変換器２９、３０におけるデータ識別の際のオフセ
ット量の調節、および自動利得制御増幅器２１によるＡ
ＧＣの利得の調節を行うための処理が行われる。On the other hand, the control section 37 adjusts the offset amount at the time of data discrimination in the analog / digital converters 29 and 30 and controls the A / A by the automatic gain control amplifier 21.
Processing for adjusting the gain of the GC is performed.
【０１１０】まず、図２１、図２２を参照してオフセッ
ト制御に関する説明を行う。なおここでは、変調方式と
して６４ＱＡＭ、１６ＱＡＭ、４ＱＰＳＫをとりあげ、
これらの方式を切り替える場合を想定した説明を行う。First, the offset control will be described with reference to FIGS. In this case, 64QAM, 16QAM, and 4QPSK are taken as modulation methods.
Description will be made assuming a case where these methods are switched.
【０１１１】図２１に、６４ＱＡＭにおける自然２進符
号配置での信号点配置図を示す。図２１において、１６
ＱＡＭ方式における識別ポイント（ＬＳＢ：Least Sign
ificant Bit ）は、図中×印で示す１６個の位置に対応
する。図中◇印にて示す位置は、４ＱＰＳＫ方式におけ
る識別ポイントに対応し、一般にＭＳＢと称される。ま
た、図中黒丸印で示す位置は６４ＱＡＭ方式における識
別ポイントに対応するもので、この点は（１６ＱＡＭに
対する誤差信号）と称される。FIG. 21 shows a signal point arrangement diagram in a natural binary code arrangement in 64QAM. In FIG. 21, 16
Identification point (LSB: Least Sign) in QAM system
significant bits) correspond to the 16 positions indicated by crosses in the figure. A position indicated by a mark in the figure corresponds to an identification point in the 4QPSK system, and is generally called an MSB. The positions indicated by black circles in the figure correspond to the identification points in the 64QAM system, and these points are called (error signals for 16QAM).
【０１１２】図２２に、１６ＱＡＭ方式でのＩチャネル
に係わる識別ポイントを示す。オフセット制御とは、各
識別ポイントの位置をシフトして、最適位置にアジャス
トすることである。１６ＱＡＭの場合、第１、第２パス
のデータＤ１、Ｄ２までが主信号と称され、その下位ビ
ットＤ３が誤差信号と呼ばれる。本実施形態では、１６
ＱＡＭの場合、誤差信号Ｄ３を論理反転する。FIG. 22 shows identification points related to the I channel in the 16QAM system. The offset control is to shift the position of each identification point and adjust to the optimum position. In the case of 16QAM, up to the data D1 and D2 of the first and second passes are called a main signal, and the lower bit D3 is called an error signal. In the present embodiment, 16
In the case of QAM, the error signal D3 is logically inverted.
【０１１３】図２１において、オフセット制御とはデー
タ識別を行う際の誤差範囲の中心に識別ポイントを位置
させることと捉えられる。例えば、図中右下の×印（１
１００に対応）に着目すると、図中Ａ，Ｂ，Ｃ，Ｄより
なる第１の網掛け部分を、その誤差範囲として利用する
ことができる。In FIG. 21, the offset control is regarded as positioning the identification point at the center of the error range when performing data identification. For example, an X mark (1
Focusing on (corresponding to 100), the first shaded portion consisting of A, B, C, and D in the figure can be used as the error range.
【０１１４】例えば上記点（１１００）に対応する識別
ポイントが図中Ａ、Ｂに偏った場合、６４ＱＡＭによる
出力データが（ｘｘｘｘｘ１）に偏ることになる（ｘｘ
ｘｘｘは１０１００に対応）。つまりＱチャネルの第３
パスデータＤ３が１に偏ることになる。逆に、点（１１
００）に対応する識別ポイントが図中Ｃ、Ｄに偏った場
合、Ｑチャネルの第３パスデータＤ３が０に偏ることに
なる。同様に、識別ポイントが図中Ａ、Ｃに偏った場合
はＩチャネルのＤ３が０に、Ｂ、Ｄに偏った場合はＩチ
ャネルのＤ３が１にそれぞれ偏ることになる。For example, when the identification point corresponding to the point (1100) is biased to A and B in the figure, the output data by 64QAM is biased to (xxxxxx1) (xx
xxx corresponds to 10100). That is, the third of the Q channel
The path data D3 is biased toward 1. Conversely, the point (11
When the identification point corresponding to (00) is biased to C and D in the figure, the third path data D3 of the Q channel is biased to 0. Similarly, when the identification points are biased toward A and C in the figure, D3 of the I channel is biased to 0, and when the identification points are biased to B and D, the D3 of the I channel is biased to 1.
【０１１５】そこで、このことを利用して、０または１
への偏りを無くすべく（換言すれば０と１の数の比率
（マーク率）を０．５とするべく）負のフィードバック
をかけることで、識別ポイントを丁度良い位置にアジャ
ストすることが可能となる。すなわち、１６ＱＡＭの場
合、誤差信号としてのＤ３データを論理反転し（インバ
ータ３７１による）、これをループフィルタ３３３によ
り平均化してオフセット制御に供することで、アナログ
／ディジタル変換器２９、３０のオフセット制御を自動
的に行うことが可能となる。Therefore, taking advantage of this fact, 0 or 1
By applying negative feedback in order to eliminate the bias toward (in other words, to set the ratio of the number of 0s and 1s (mark rate) to 0.5), it is possible to adjust the discrimination point to a just good position. Become. That is, in the case of 16QAM, the D3 data as an error signal is logically inverted (by the inverter 371), averaged by the loop filter 333 and subjected to offset control, thereby controlling the offset of the analog / digital converters 29 and 30. This can be done automatically.
【０１１６】次に、図２１、図２３を参照してＡＧＣ制
御に関する説明を行う。図２１において、ＡＧＣ制御と
は、Ｉ軸、Ｑ軸の交点からの受信信号の距離を最適な長
さに制御することと捉えることができる。例えば６４Ｑ
ＡＭ方式においては、アナログ／ディジタル変換器２
９、３０の識別ポイントは図中黒丸印である。Next, the AGC control will be described with reference to FIGS. In FIG. 21, AGC control can be understood as controlling the distance of the received signal from the intersection of the I axis and the Q axis to an optimum length. For example, 64Q
In the AM system, the analog / digital converter 2
The identification points 9 and 30 are black circles in the figure.
【０１１７】いま仮に、６４ＱＡＭ方式にて受信を行っ
ていたところ、１６ＱＡＭ方式にて送出された無線電波
を受信する必要が生じたとする。そうすると、この無線
電波に対してＡＧＣ制御を行い、受信信号の位置を×印
に合わせ込む必要がある。Now, suppose that the reception was performed by the 64QAM system, and it became necessary to receive the radio wave transmitted by the 16QAM system. Then, it is necessary to perform AGC control on this radio wave to match the position of the received signal with the mark x.
【０１１８】そこで本実施形態では、排他的論理和回路
３７２を設け、受信信号のＭＳＢと、変調方式に応じた
誤差信号とのＥＸ−ＯＲを取り、これを利用してＡＧＣ
制御に供するようにしている。Therefore, in the present embodiment, an exclusive OR circuit 372 is provided to take the EX-OR of the MSB of the received signal and the error signal according to the modulation method, and use this to perform AGC.
It is used for control.
【０１１９】例えば、上記１６ＱＡＭによる無線電波に
対する受信利得が最適値よりも低い状態を考える。この
場合、第１パスが（１１）の領域においては、受信信号
は図中△印で示すようにシフトしている（他の領域にお
いても同様）。ここで例えば点（ｐ）に注目すると、そ
の６４ＱＡＭによる出力データが（１１１１００）に偏
ることになる。すなわち誤差信号が（００）に偏る。そ
こで、ＭＳＢ（１１）と誤差信号（００）とのＥＸ−Ｏ
Ｒを取ると、その結果が１に偏ることになる。逆に、受
信利得が高すぎる場合には、ＥＸ−ＯＲ出力は０に偏る
ことになる。For example, consider a state in which the reception gain for radio waves by 16QAM is lower than the optimum value. In this case, in the area where the first path is (11), the received signal is shifted as indicated by the symbol in the figure (the same applies to other areas). Here, for example, when attention is paid to the point (p), the output data by 64QAM is biased to (111100). That is, the error signal is biased toward (00). Then, the EX-O of the MSB (11) and the error signal (00) is obtained.
If we take R, the result will be biased towards 1. Conversely, if the receiving gain is too high, the EX-OR output will be biased to zero.
【０１２０】そこで、このことを利用して、ＥＸ−ＯＲ
出力の０または１への偏りを無くすべくフィードバック
をかけることで、受信利得を丁度良い値にセットするこ
とが可能となる。すなわち、１６ＱＡＭの場合、ＭＳＢ
としてのＤ１データと、誤差信号としてのＤ３データと
の排他的論理和を取り（排他的論理和ゲート３７２によ
る）、これをループフィルタ３３２により平均化してＡ
ＧＣ制御に供することで、自動利得制御増幅器２１のＡ
ＧＣ制御を自動的に行うことが可能となる。Therefore, taking advantage of this fact, the EX-OR
By applying feedback so as to eliminate the bias of the output toward 0 or 1, it is possible to set the reception gain to a just good value. That is, in the case of 16QAM, the MSB
The exclusive OR of the D1 data as D1 and the D3 data as the error signal is obtained (by the exclusive OR gate 372), and this is averaged by the loop filter 332 to obtain A.
By providing for GC control, A
GC control can be automatically performed.
【０１２１】なお、オフセット制御、ＡＧＣ制御共に、
受信ビットレートに応じていずれの反転結果およびＥＸ
−ＯＲの結果を選択するかは、セレクタ３７４、３７５
により決定する。図２０において、各セレクタにはＱＡ
Ｍ ＤＡＴＡ Ａ、Ｂなる制御信号が与えられている
が、これによりセレクタ３７４、３７５を切り替えるよ
うにする。すなわち、これらの制御信号が、操作部５０
を介してユーザの意志により与えられる制御信号であ
る。また、誤差信号以下のビットは、受信復調の際に必
要ないので、それ以下のビットを切り捨てるようにす
る。In both the offset control and the AGC control,
Any inversion result and EX according to the reception bit rate
The selector 374, 375 determines whether to select the result of -OR.
Determined by In FIG. 20, each selector has a QA
Although control signals M DATA A and B are given, the selectors 374 and 375 are switched by this. That is, these control signals are transmitted to the operation unit 50.
Is a control signal given by the user's will through Also, bits below the error signal are not required for reception demodulation, so bits below that are discarded.
【０１２２】このように本実施形態では、制御部３７に
インバータ（ＩＮＶ）３７１と、排他的論理和ゲート
（ＥＸ−ＯＲ）３７２と、セレクタ（ＳＥＬ）３７４、
３７５とを設けている。アナログ／ディジタル変換器２
９、３０からの各々８系列のＩチャネル、Ｑチャネルデ
ータをそれぞれインバータ（ＩＮＶ）３７１と、排他的
論理和ゲート（ＥＸ−ＯＲ）３７２とに与える。そし
て、受信ビットレートに応じて、誤差信号の反転を平均
化してこれを増幅器２７、２８に与えることで、アナロ
グ／ディジタル変換器２９、３０のオフセット制御を行
う。また、ＭＳＢと誤差信号との排他的論理和を平均化
してこれを自動利得制御増幅器２１に与えることで、ア
ナログ／ディジタル変換器２９、３０のＡＧＣ制御を行
うようにしている。As described above, in the present embodiment, the control unit 37 has the inverter (INV) 371, the exclusive OR gate (EX-OR) 372, the selector (SEL) 374,
375 are provided. Analog / digital converter 2
Eight-channel I-channel data and Q-channel data from Q30 are supplied to an inverter (INV) 371 and an exclusive OR gate (EX-OR) 372, respectively. Then, according to the reception bit rate, the inversion of the error signal is averaged and applied to the amplifiers 27 and 28 to perform offset control of the analog / digital converters 29 and 30. The AGC control of the analog / digital converters 29 and 30 is performed by averaging the exclusive OR of the MSB and the error signal and applying the average to the automatic gain control amplifier 21.
【０１２３】このようにしたので、例えばユニット交換
などを行うこと無しに、ユーザの要望により直交変調方
式の変更、伝送容量の変更を手軽に行うことが可能とな
る。なお、３２ＱＡＭや１２８ＱＡＭなどの変調方式に
おいても、同様の考え方により伝送容量の変更が可能で
あり、その際にはデマッピング回路３６１の機能をオン
すれば良い。With this configuration, it is possible to easily change the quadrature modulation method and change the transmission capacity at the request of the user without, for example, replacing the unit. It should be noted that the transmission capacity can be changed in a modulation scheme such as 32QAM or 128QAM based on the same concept, and in that case, the function of the demapping circuit 361 may be turned on.
【０１２４】（第５の実施形態）次に、本発明の第５の
実施形態を、図１９および図２４〜図２８を参照して説
明する。ここでは、Ａ／Ｄコンバータ（図１９の符号２
９、３０）に対するオフセット制御方式の改良に関する
実施の形態を説明する。これに先立ち、ＤＲＥ（Decisi
on Range Expanded）法と呼ばれるデータ識別の一手法
を説明しておく。(Fifth Embodiment) Next, a fifth embodiment of the present invention will be described with reference to FIG. 19 and FIGS. Here, an A / D converter (reference numeral 2 in FIG. 19) is used.
An embodiment relating to the improvement of the offset control method for (9, 30) will be described. Prior to this, DRE (Decisi
One method of data identification called the “on Range Expanded” method will be described.
【０１２５】図２４は、１２８ＱＡＭ（２７値ＱＡＭ）
方式の信号に対するＡ／Ｄコンバータ（一般のため符号
は付さない）の識別の仕方を示す図である。同図中、黒
丸で示す復調ベースバンド信号は、通常時にはＡ／Ｄコ
ンバータの識別領域内に収まり、正しい値のデータに識
別される。一方、フェージングなどにより波形歪みが生
じた場合には、特に端に位置する信号がＡ／Ｄコンバー
タの識別領域を越えてしまう（オーバーフロー）ことが
あり、正確な受信復調を行えなくなってしまう。[0125] FIG. 24, 128QAM (2 7 value QAM)
FIG. 3 is a diagram illustrating a method of identifying an A / D converter (not denoted by a reference numeral for general purpose) with respect to a signal of a system. In the figure, a demodulated baseband signal indicated by a black circle is normally included in the identification area of the A / D converter, and is identified as data having a correct value. On the other hand, if waveform distortion occurs due to fading or the like, a signal located particularly at the end may exceed the identification area of the A / D converter (overflow), and accurate reception and demodulation cannot be performed.
【０１２６】これを避けるため、従来からＤＲＥ法が適
用されている。図２５は、１２８ＱＡＭ方式の信号に対
する、ＤＲＥ法を適用した際のＡ／Ｄコンバータの識別
の仕方を示す図である。すなわちＤＲＥ法とは、Ａ／Ｄ
コンバータ入力信号の振幅を整数分の一にし、これによ
り見かけ上のＡ／Ｄコンバータの識別範囲を拡大するも
のである。図２５では、Ａ／Ｄコンバータ入力信号の振
幅を１／２（ＤＲＥ１／２と称される）としたものを表
している。Ａ／Ｄコンバータ入力信号の振幅を１／２に
することにより、再生信号は第２パス以下が１ビット分
だけ下位ビット側にシフトすることになる。In order to avoid this, the DRE method has been conventionally applied. FIG. 25 is a diagram illustrating a method of identifying an A / D converter when the DRE method is applied to a signal of the 128 QAM system. That is, the DRE method refers to A / D
The amplitude of the converter input signal is reduced to a fraction of an integer, thereby expanding the apparent identification range of the A / D converter. FIG. 25 shows the case where the amplitude of the A / D converter input signal is set to 1/2 (referred to as DRE1 / 2). By reducing the amplitude of the input signal of the A / D converter to 1/2, the reproduced signal is shifted to the lower bit side by one bit in the second and subsequent paths.
【０１２７】ところで、Ａ／Ｄコンバータのオフセット
調整が必要であることは、この実施形態においても同様
である。従来は、Ａ／Ｄコンバータ出力のビットレート
に応じた誤差信号を反転し、これを積分した信号をもと
に誤差信号のマーク率が０．５になるようにフイードバ
ック制御をかけるようにしていた。また、ＤＲＥ１／２
では、Ａ／Ｄコンバータの入力信号の振幅が１／２であ
るため、復調ベースバンド信号の集束点が存在してはな
らない領域（図２５中矢印にて示す領域：便宜上、禁止
領域と称する）がある。この領域に集束点が入り込んだ
際には、オフセット電圧を逆方向に制御することで対処
している。Incidentally, the fact that the offset adjustment of the A / D converter is necessary is the same in this embodiment. Conventionally, an error signal corresponding to the bit rate of the output of the A / D converter is inverted, and feedback control is performed on the basis of the integrated signal so that the mark ratio of the error signal becomes 0.5. . Also, DRE1 / 2
In this case, since the amplitude of the input signal of the A / D converter is １ ／, a region where the converging point of the demodulated baseband signal must not exist (a region indicated by an arrow in FIG. 25: referred to as a prohibited region for convenience). There is. When the focal point enters this area, the offset voltage is controlled in the opposite direction to cope with the problem.
【０１２８】しかしながらこのやり方では、特に多値Ｑ
ＡＭ方式の場合、禁止領域にて信号が検出されオフセッ
ト電圧を逆方向に制御したとしても、信号点（集束点）
の数が多いことから積分後の値の変化が少なく、正しい
オフセット位置に戻す事ができない場合がある。このよ
うな事情から、例えば電源投入直後にオフセット電圧が
不安定であった場合、復調ベースバンド信号のオフセッ
ト電圧が位置で安定せず、誤ったオフセットで安定して
しまう虞がある（疑似安定）という不具合が有った。図
２６に、オフセット位置が正側に擬似安定している様子
を示す。However, in this method, in particular, the multi-valued Q
In the case of the AM system, even if a signal is detected in the forbidden region and the offset voltage is controlled in the reverse direction, the signal point (convergence point)
Is large, the change in the value after integration is small, and it may not be possible to return to the correct offset position. Under such circumstances, for example, if the offset voltage is unstable immediately after the power is turned on, the offset voltage of the demodulated baseband signal may not be stabilized at the position but may be stabilized at an erroneous offset (pseudo-stability). There was a problem. FIG. 26 shows a state where the offset position is pseudo-stable to the positive side.
【０１２９】そこで本実施形態では、図２７に示すオフ
セット制御回路を開示する。このオフセット制御回路
は、図１９の直交振幅復調回路における制御回路（ＣＯ
ＮＴ）３７に設けられ、オフセット回路３７５と、識別
領域検出回路３７６と、クロック（ＣＬＫ）禁止時間制
御回路３７７と、クロック（ＣＬＫ）禁止回路３７８
と、フリップ・フロップ（Ｆ・Ｆ）３７９とを備えてい
る。Therefore, the present embodiment discloses an offset control circuit shown in FIG. This offset control circuit is a control circuit (CO) in the quadrature amplitude demodulation circuit of FIG.
NT) 37, an offset circuit 375, an identification area detection circuit 376, a clock (CLK) inhibition time control circuit 377, and a clock (CLK) inhibition circuit 378.
And a flip-flop (FF) 379.
【０１３０】図２７において、識別領域検出回路３７６
は、図２５の禁止領域を監視してこの領域内での信号の
有無を検出する。この禁止領域内で信号が検出される
と、識別領域検出回路３７６はその旨を示すパルスをＣ
ＬＫ禁止時間制御回路３７７に送出する。またこのと
き、オフセット回路３７５により正しい方向へのオフセ
ット制御信号が送出される。このオフセット制御信号
は、フリップ・フロップ（Ｆ・Ｆ）３７９にてラッチさ
れたうえでループフィルタ３３３に与えられ、Ａ／Ｄコ
ンバータ２９、３０のオフセット制御に供される。In FIG. 27, the identification area detection circuit 376
Monitors the prohibited area of FIG. 25 and detects the presence or absence of a signal in this area. When a signal is detected in this prohibited area, the identification area detection circuit 376 outputs a pulse indicating this to C
It is sent to the LK inhibition time control circuit 377. At this time, the offset circuit 375 sends an offset control signal in a correct direction. This offset control signal is latched by a flip-flop (FF) 379 and then applied to a loop filter 333 to be subjected to offset control of the A / D converters 29 and 30.
【０１３１】ＣＬＫ禁止時間制御回路３７７では、識別
領域検出回路３７６から上記パルスが与えられてから、
所定の時間Ｔだけクロック禁止信号を出力する。すなわ
ち‘Ｈ’がアクティブであるならば、‘Ｌ’を出力す
る。このクロック禁止信号はＣＬＫ禁止回路３７８に与
えられ、クロック再生回路３１から与えられるクロック
信号との論理積（ＡＮＤ）が取られる。そして、クロッ
ク禁止信号とクロック信号とのＡＮＤがフリップ・フロ
ップ（Ｆ・Ｆ）３７９に与えられ、この信号に応じて上
記オフセット制御信号がラッチされることになる。In the CLK inhibition time control circuit 377, after the above-mentioned pulse is given from the identification area detection circuit 376,
The clock inhibit signal is output for a predetermined time T. That is, if 'H' is active, 'L' is output. This clock inhibition signal is applied to the CLK inhibition circuit 378, and the logical product (AND) of the clock inhibition signal with the clock signal applied from the clock recovery circuit 31 is obtained. Then, the AND of the clock inhibition signal and the clock signal is applied to the flip-flop (FF) 379, and the offset control signal is latched according to this signal.
【０１３２】このように構成することで、フリップ・フ
ロップ（Ｆ・Ｆ）３７９へのクロック信号の供給が、Ｃ
ＬＫ禁止時間制御回路３７７にて設定されたクロック禁
止時間Ｔのあいだだけ停止されることになる。よって、
この時間Ｔだけオフセット制御信号が保持され、オフセ
ット制御が連続的に加えられることになる。これにより
オフセット制御量を大きくでき、擬似安定を避けて正し
いオフセット電圧で安定させることが可能となる。With this configuration, the supply of the clock signal to the flip-flop (FF) 379 is controlled by C
The operation is stopped only during the clock inhibition time T set by the LK inhibition time control circuit 377. Therefore,
The offset control signal is held for this time T, and the offset control is continuously applied. As a result, the offset control amount can be increased, and it is possible to avoid pseudo-stability and to stabilize with a correct offset voltage.
【０１３３】図２８を参照して、このことをさらに詳し
く説明する。オフセット回路３７５によりＬＳＢの誤差
信号が反転され、例えば１２８ＱＡＭ方式では図２８の
識別領域内に示す論理演算結果が出力される。This will be described in more detail with reference to FIG. The LSB error signal is inverted by the offset circuit 375, and for example, in the 128 QAM system, a logical operation result shown in the identification area of FIG. 28 is output.
【０１３４】ここで、図２８の太枠で示す禁止領域に信
号が存在する場合、識別領域検出回路３７６からは
‘Ｈ’レベルのパルスが出力される。このパルスを受け
たＣＬＫ禁止時間制御回路３７７は、例えば１６クロッ
クに相当する時間Ｔのあいだだけ、クロック禁止回路３
７８に対して禁止信号（‘Ｌ’レベルの信号）を与え
る。これにより、Ｔの期間だけ、フリップ・フロップ
（Ｆ・Ｆ）３７９ヘのクロック供給が停止される。Here, when a signal exists in the prohibited area shown by the thick frame in FIG. 28, an “H” level pulse is output from the identification area detection circuit 376. The CLK prohibition time control circuit 377 receiving this pulse outputs the clock prohibition circuit 3 only for a time T corresponding to, for example, 16 clocks.
A prohibition signal (“L” level signal) is given to the signal 78. As a result, the supply of the clock to the flip-flop (FF) 379 is stopped only during the period T.
【０１３５】このようにすることで、図２８の領域で
信号が検出された場合、ループフィルタ３３３を介して
Ａ／Ｄコンバータ２９、３０に与えられるオフセット制
御信号は強制的に０にラッチされ、これが数クロック
（例えば１６クロック）分保持される。同様に領域で
信号が検出されると、オフセット制御信号は強制的に１
にラッチされ、これが数クロック分保持される。In this way, when a signal is detected in the region of FIG. 28, the offset control signals applied to A / D converters 29 and 30 via loop filter 333 are forcibly latched to 0, This is held for several clocks (for example, 16 clocks). Similarly, when a signal is detected in the area, the offset control signal is forcibly set to 1
And this is held for several clocks.
【０１３６】したがって、存在すべきでない領域に信号
が検出された際には、オフセット制御信号が長時間に渡
り（あるいは必要な時間だけ）保持される。これにより
擬似引き込み時のオフセット制御量が増加し、擬似安定
状態を発生させること無く、受信信号を正しい状態に引
き込むことが可能になる。Therefore, when a signal is detected in an area that should not exist, the offset control signal is held for a long time (or for a necessary time). As a result, the offset control amount at the time of pseudo pull-in increases, and it becomes possible to pull the received signal into a correct state without generating a pseudo-stable state.
【０１３７】このように本実施の形態では、識別領域検
出回路３７６によりＡ／Ｄコンバータ２９、３０の識別
領域外（禁止領域）での信号の有無を検出し、禁止領域
に信号有りの場合に、クロック禁止時間制御回路３７７
にクロック禁止信号を出力させる。このクロック禁止信
号を、クロック信号とともにクロック禁止回路３７８に
与えて論理積をとり、所定時間だけクロックの供給を停
止させる。そして、オフセット回路３７５からのオフセ
ット制御信号をクロック禁止回路３７８を介したクロッ
ク信号によりラッチして、ループフィルタ３３３を介し
てＡ／Ｄコンバータ２９、３０に与えるようにしてい
る。As described above, in the present embodiment, the presence / absence of a signal outside the identification area of the A / D converters 29 and 30 (prohibited area) is detected by the identification area detection circuit 376. , Clock inhibition time control circuit 377
Output the clock inhibit signal. The clock inhibition signal is supplied to the clock inhibition circuit 378 together with the clock signal to obtain a logical product, and the supply of the clock is stopped for a predetermined time. Then, the offset control signal from the offset circuit 375 is latched by the clock signal passed through the clock inhibition circuit 378, and supplied to the A / D converters 29 and 30 via the loop filter 333.
【０１３８】このようにしたので、ＤＲＥ法を用いるこ
とによるオフセット制御量の減少が帳消しになるのみな
らず、クロック禁止期間Ｔの取り方によってはむしろオ
フセット制御量を大きくすることが可能となる。したが
って、Ａ／Ｄコンバータにおいてデータの識別を行う際
のオフセット位置が、誤った位置（電圧）で安定してし
まうことを防止することが可能となり、擬似安定を防
ぎ、常に正しい受信復調を行うことが可能となる。すな
わち、温度による電圧変動等の外的影響や、電源投入
時、受信信号入力開始時の引き込み過程によらず、正確
なオフセットで同期させる事が可能な無線通信装置を提
供する事が可能となる。With this configuration, not only is the decrease in the amount of offset control due to the use of the DRE method canceled, but also the amount of offset control can be increased depending on how the clock inhibition period T is set. Therefore, it is possible to prevent the offset position at the time of identifying data in the A / D converter from being stabilized at an erroneous position (voltage), prevent pseudo-stability, and always perform correct reception demodulation. Becomes possible. That is, it is possible to provide a wireless communication device capable of synchronizing with an accurate offset regardless of external influences such as voltage fluctuations due to temperature, power-on, and a pull-in process at the start of reception signal input. .
【０１３９】（その他の実施形態）なお、この発明は上
記各実施形態に限定されるものではない。例えば、上記
第１および第２の実施形態ではマッピング回路およびデ
マッピング回路をともにゲート回路を使用して構成した
が、図６および図１０に示した変換前後のデータをメモ
りテーブルに記憶しておき、このメモリテーブルに対し
変換前のデータをアドレスとして与えることで、当該メ
モりテーブルから対応する変換後のデータを読み出すよ
うに構成することで、マッピングおよびデマッピングを
行うように構成してもよい。(Other Embodiments) The present invention is not limited to the above embodiments. For example, in the first and second embodiments, both the mapping circuit and the demapping circuit are configured using gate circuits, but the data before and after the conversion shown in FIGS. 6 and 10 are stored in a memory table. The mapping and demapping may be performed by providing the pre-conversion data to the memory table as an address and reading out the corresponding post-conversion data from the memory table. Good.
【０１４０】また上記第４実施形態において、図２０に
おけるインバータ（ＩＮＶ）３７１の位置はこれに限ら
ず、例えばセレクタ３７４から出力される信号を反転す
るようにしても良い。また、セレクタ３７４、３７５に
ついてもこの位置に限らない。排他的論理和ゲート３７
２の形式や入力端子の数などに応じて、適宜その位置と
選択の仕方を変えれば良い。In the fourth embodiment, the position of the inverter (INV) 371 in FIG. 20 is not limited to this, and the signal output from the selector 374 may be inverted. Further, the selectors 374 and 375 are not limited to this position. Exclusive OR gate 37
The position and the method of selection may be changed as appropriate according to the type 2 and the number of input terminals.
【０１４１】また、マッピング回路およびデマッピング
回路のビット数変換回路、変換信号検出回路および信号
変換回路の回路構成等についても、この発明の要旨を逸
脱しない範囲で種々変形して実施できる。Also, the bit number conversion circuit of the mapping circuit and the demapping circuit, the circuit configuration of the converted signal detection circuit and the signal conversion circuit, etc. can be variously modified without departing from the gist of the present invention.
【０１４２】[0142]
【発明の効果】以上詳述したようにこの発明では、変調
側で、ＩチャネルとＱチャネルとの間で信号系列数を等
しくする変換を行った上で、その変換後のディジタル信
号系列から変換対象のビットパターンを検出して、その
検出結果を基に変換対象のビットパターンをパターン変
換するように回路を構成している。また復調側ではそれ
と反対の処理を行うように回路を構成している。As described above in detail, according to the present invention, the modulation side performs conversion for equalizing the number of signal sequences between the I channel and the Q channel, and converts the converted digital signal sequence from the converted digital signal sequence. The circuit is configured to detect a target bit pattern and pattern-convert the conversion target bit pattern based on the detection result. On the demodulation side, a circuit is configured to perform the opposite processing.
【０１４３】したがってこの発明によれば、高周波系の
電力増幅器等の直線性の影響を受けることがなく、従来
の装置より伝送容量を増加させることでできる無線通信
装置とその直交振幅変復調回路を提供することができ
る。Therefore, according to the present invention, there is provided a radio communication apparatus and a quadrature amplitude modulation / demodulation circuit thereof which are not affected by the linearity of a high frequency power amplifier or the like and which can increase the transmission capacity as compared with the conventional apparatus. can do.
【０１４４】また、マッピングおよびデマッピング回路
を汎用ゲートアレイやＰＬＤ等の簡単な回路により構成
することが可能となり、これによりメモリによる変換テ
ーブルを用いる回路に比べて回路規模の小型化を図り、
かつ変換速度の高速化を図り得る無線通信装置とその直
交振幅変復調回路を提供することができる。Further, the mapping and demapping circuit can be constituted by a simple circuit such as a general-purpose gate array or PLD, whereby the circuit size can be reduced as compared with a circuit using a conversion table using a memory.
In addition, it is possible to provide a wireless communication device capable of increasing the conversion speed and a quadrature amplitude modulation / demodulation circuit thereof.
【０１４５】また本発明によれば、マッピング回路、デ
マッピング回路での前記ｍ系列のディジタル信号の二次
元位相平面上における信号点配置の変換、逆変換を、回
転対称符号配置上にて実施するようにしたので、このこ
とによっても構成の簡易化に寄与できる。According to the present invention, the conversion and inverse conversion of the signal point arrangement on the two-dimensional phase plane of the m-sequence digital signal in the mapping circuit and the demapping circuit are performed on the rotationally symmetric code arrangement. As described above, this also contributes to simplification of the configuration.
【０１４６】また本発明によれば、ユーザの希望に応じ
て伝送容量を自在に変化させられることができ、またＤ
ＲＥ対応アナログ／ディジタル変換器のオフセット制御
における擬似安定を避けることが可能となる。According to the present invention, the transmission capacity can be freely changed according to the user's request.
It is possible to avoid pseudo-stability in the offset control of the analog / digital converter supporting RE.
【図１】 この発明に係わる直交振幅変調回路の第１の
実施形態を示す回路ブロック図。FIG. 1 is a circuit block diagram showing a first embodiment of a quadrature amplitude modulation circuit according to the present invention.
【図２】 この発明に係わる直交振幅復調回路の第１の
実施形態を示す回路ブロック図。FIG. 2 is a circuit block diagram showing a first embodiment of a quadrature amplitude demodulation circuit according to the present invention.
【図３】 図１に示した直交振幅変調回路におけるマッ
ピング回路の回路構成図。FIG. 3 is a circuit configuration diagram of a mapping circuit in the quadrature amplitude modulation circuit shown in FIG.
【図４】 図２に示した直交振幅復調回路におけるデマ
ッピング回路の回路構成図。4 is a circuit configuration diagram of a demapping circuit in the quadrature amplitude demodulation circuit shown in FIG.
【図５】 図３および図４に示すマッピング回路および
デマッピング回路による信号点配置変換動作を説明する
ための図。FIG. 5 is a diagram for explaining a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 3 and 4;
【図６】 図３および図４に示すマッピング回路および
デマッピング回路による信号点配置変換動作の変換規則
を示す図。FIG. 6 is a view showing a conversion rule of a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 3 and 4;
【図７】 この発明に係わるマッピング回路の第２の実
施形態を示す回路構成図。FIG. 7 is a circuit configuration diagram showing a second embodiment of the mapping circuit according to the present invention.
【図８】 この発明に係わるデマッピング回路の第２の
実施形態を示す回路構成図。FIG. 8 is a circuit diagram showing a second embodiment of the demapping circuit according to the present invention.
【図９】 図７および図８に示すマッピング回路および
デマッピング回路による信号点配置変換動作を説明する
ための図。FIG. 9 is a diagram for explaining a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 7 and 8;
【図１０】 図７および図８に示すマッピング回路およ
びデマッピング回路による信号点配置変換動作の変換規
則を示す図。FIG. 10 is a view showing a conversion rule of a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 7 and 8;
【図１１】 ２2ｍ（ｍ＝１，２，３，…）ＱＡＭ方式
の振幅変動幅を説明するための図。FIG. 11 is a diagram for explaining the amplitude fluctuation width of the 2 2m (m = 1, 2, 3,...) QAM system.
【図１２】 この発明に係わるマッピング回路の第３の
実施形態を示す回路構成図。FIG. 12 is a circuit configuration diagram showing a third embodiment of the mapping circuit according to the present invention.
【図１３】 この発明に係わるデマッピング回路の第３
の実施形態を示す回路構成図。FIG. 13 shows a third example of the demapping circuit according to the present invention.
FIG. 2 is a circuit configuration diagram showing the embodiment.
【図１４】 この発明の第３の実施形態におけるビット
数変換の仕方を説明するための図。FIG. 14 is a view for explaining how to convert the number of bits in the third embodiment of the present invention.
【図１５】 図１２および図１３に示すマッピング回路
およびデマッピング回路による信号点配置変換動作を説
明するための図。FIG. 15 is a diagram for explaining a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 12 and 13;
【図１６】 ２５６ＱＡＭにおける回転対称符号配置を
示す図。FIG. 16 is a diagram showing a rotationally symmetric code arrangement in 256QAM.
【図１７】 図１２および図１３に示すマッピング回路
およびデマッピング回路による信号点配置変換動作の変
換規則を示す図。FIG. 17 is a diagram showing a conversion rule of a signal point arrangement conversion operation by the mapping circuit and the demapping circuit shown in FIGS. 12 and 13;
【図１８】 この発明の第３の実施形態に係わる変調お
よび復調の仕方を、従来方式との比較において示した系
統図。FIG. 18 is a system diagram showing a modulation and demodulation method according to a third embodiment of the present invention in comparison with a conventional method.
【図１９】 この発明の第４の実施形態に係わる直交振
幅復調回路の構成を示す回路ブロック図。FIG. 19 is a circuit block diagram showing a configuration of a quadrature amplitude demodulation circuit according to a fourth embodiment of the present invention.
【図２０】 図１９の制御回路３７の主要部構成を示す
ブロック図。FIG. 20 is a block diagram showing a main part configuration of a control circuit 37 in FIG. 19;
【図２１】 ６４ＱＡＭにおける自然２進符号配置での
信号点配置図を示す図。FIG. 21 is a diagram showing a signal point arrangement diagram in a natural binary code arrangement in 64QAM.
【図２２】 １６ＱＡＭ方式でのＩチャネルに係わる識
別ポイントを示す図。FIG. 22 is a diagram showing identification points related to an I channel in 16QAM.
【図２３】 １６ＱＡＭ方式でのＩチャネルに係わるＡ
ＧＣ制御の仕方を説明するための図。FIG. 23 shows A related to the I channel in the 16QAM system.
FIG. 4 is a diagram for explaining how to perform GC control.
【図２４】 １２８ＱＡＭ方式の信号に対するＡ／Ｄコ
ンバータの識別の仕方を示す図。FIG. 24 is a diagram showing a method of identifying an A / D converter for a 128-QAM signal.
【図２５】 １２８ＱＡＭ方式の信号に対する、ＤＲＥ
法を適用した際のＡ／Ｄコンバータの識別の仕方を示す
図。FIG. 25 shows a DRE for a signal of the 128 QAM system.
The figure which shows the identification method of A / D converter at the time of applying a method.
【図２６】 オフセット位置が正側に擬似安定している
様子を示す図。FIG. 26 is a diagram showing a state where the offset position is pseudo-stable to the positive side.
【図２７】 本発明の第５の実施形態に係わるオフセッ
ト制御回路の構成を示すブロック図。FIG. 27 is a block diagram showing a configuration of an offset control circuit according to a fifth embodiment of the present invention.
【図２８】 本発明の第５の実施形態におけるオフセッ
ト制御の原理を説明するための図。FIG. 28 is a view for explaining the principle of offset control according to the fifth embodiment of the present invention.
１１…信号点配置変換回路 １２，１３…ディジタル／アナログ変換回路（Ｄ／Ａ） １４，１５…低域通過フィルタ １６…直交変調回路 １７…中間周波フィルタ １８…中間周波増幅器 １９…局部発振器 １１１…マッピング回路 １１２…加算論理回路（ＳＵＭＬＯＧ） １１３，１１４…ロールオフフイルタ ２１…自動利得制御増幅器 ２２…ロールオフフィルタ ２３…受信中間周波増幅器 ２４…直交復調回路 ２５，２６…低域通過フィルタ ２７，２８…増幅器 ２９，３０…アナログ／ディジタル変換器（Ａ／Ｄ） ３１…クロック再生回路 ３２…制御回路（ＣＯＮＴ） ３３、３３１、３３２、３３３…ループフィルタ ３４…信号点配置変換回路 ３７…制御回路（ＣＯＮＴ） ３７１…インバータ（ＩＮＶ） ３７２…排他的論理和ゲート（ＥＸ−ＯＲ） ３７４、３７５…セレクタ（ＳＥＬ） ４０…インタフェース部（Ｉ／Ｆ） ５０…操作部 ３４１…差分論理回路（ＤＩＦＦＬＯＧ） ３４２…デマッピング回路 １１１ａ，１１１ａ′，３４２ｃ，３４２ｃ′…ビット
数変換回路 １１１ｂ，１１１ｂ′，３４２ａ，３４２ａ′…変換信
号検出回路 １１１ｃ，３４２ｂ，１１１ｃ′，１１１ｃ′′，３４
２ｂ′，３４２ｂ′′…信号変換回路 ３７５…オフセット回路 ３７６…識別領域検出回路 ３７７…クロック（ＣＬＫ）禁止時間制御回路 ３７８…クロック（ＣＬＫ）禁止回路 ３７９…フリップ・フロップ11 signal point arrangement conversion circuit 12, 13 digital / analog conversion circuit (D / A) 14, 15 low-pass filter 16 orthogonal modulation circuit 17 intermediate frequency filter 18 intermediate frequency amplifier 19 local oscillator 111 Mapping circuit 112 Addition logic circuit (SUMLOG) 113, 114 Roll-off filter 21 Automatic gain control amplifier 22 Roll-off filter 23 Receive intermediate frequency amplifier 24 Quadrature demodulation circuit 25, 26 Low-pass filter 27, 28 ... Amplifiers 29, 30 ... Analog / digital converters (A / D) 31 ... Clock recovery circuit 32 ... Control circuit (CONT) 33, 331, 332, 333 ... Loop filter 34 ... Signal point arrangement conversion circuit 37 ... Control circuit ( CONT) 371 ... Inverter (INV) 372 ... Exclusive OR gate EX-OR) 374, 375 selector (SEL) 40 interface unit (I / F) 50 operation unit 341 difference logic circuit (DIFFLOG) 342 demapping circuit 111a, 111a ', 342c, 342c' ... number of bits Conversion circuits 111b, 111b ', 342a, 342a' ... conversion signal detection circuits 111c, 342b, 111c ', 111c ", 34
2b ′, 342b ″ Signal conversion circuit 375 Offset circuit 376 Identification area detection circuit 377 Clock (CLK) inhibition time control circuit 378 Clock (CLK) inhibition circuit 379 Flip flop
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋谷 智 神奈川県川崎市川崎区日進町７番地１ 東 京エレクトロニックシステムズ株式会社内 (72)発明者 茅場 瑞樹 神奈川県川崎市川崎区日進町７番地１ 東 京エレクトロニックシステムズ株式会社内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Satoshi Hashiya 7-1-1 Nisshin-cho, Kawasaki-ku, Kawasaki-shi, Kanagawa Prefecture Inside Tokyo Electronic Systems Co., Ltd. Tokyo Electronic Systems Co., Ltd.
Claims (14)
タル信号を２ｍ値直交振幅変調する直交振幅変調回路に
おいて、 前記ｍ系列のディジタル信号の二次元位相平面上におけ
る信号点配置を変換して変調に供するマッピング回路を
具備し、 このマッピング回路は、 前記ｍ系列のディジタル信号をＩチャネルとＱチャネル
に振り分けるとともに、両チャネルの系列数を同一にす
るべく一方のチャネルの系列数を変換する系列数変換回
路と、 この系列数変換回路から出力されたｍ＋１系列のディジ
タル信号から、信号点配置の変換対象となるビットパタ
ーンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
ンを所定の変換規則に従ってパターン変換して出力し、
一方信号点配置の変換対象外のビットパターンを変換せ
ずに出力する信号点配置変換回路とを備えたことを特徴
とする直交振幅変調回路。1. A quadrature amplitude modulation circuit for modulating an m-sequence (m = 3, 5, 7,...) Digital signal by 2 m- value quadrature amplitude modulation, comprising: a signal point on a two-dimensional phase plane of the m-sequence digital signal. A mapping circuit for converting the arrangement to be used for modulation; the mapping circuit distributes the m-sequence digital signal to an I channel and a Q channel, and sets a sequence of one channel to equalize the number of sequences of both channels. A number-of-sequences conversion circuit for converting the number, a detection circuit for detecting a bit pattern to be converted of the signal point arrangement from the m + 1-sequence digital signal output from the number-of-sequences conversion circuit, The converted bit pattern to be converted is subjected to pattern conversion according to a predetermined conversion rule and output,
On the other hand, a quadrature amplitude modulation circuit comprising: a signal point arrangement conversion circuit that outputs a bit pattern that is not to be converted in signal point arrangement without converting it.
ィジタル信号の二次元位相平面上における信号点配置の
変換を、回転対称符号配置上にて実施することを特徴と
する請求項１に記載の直交振幅変調回路。2. The mapping circuit according to claim 1, wherein the mapping circuit converts the signal point arrangement of the m-sequence digital signal on a two-dimensional phase plane on a rotationally symmetric code arrangement. Quadrature amplitude modulation circuit.
値直交振幅変調方式に従いｍ系列のディジタル信号に復
調する直交振幅復調回路において、 復調信号の二次元位相平面上における信号点配置を逆変
換してｍ系列のディジタル信号を再生するデマッピング
回路を具備し、 このデマッピング回路は、 前記復調信号から信号点配置の変換対象となるビットパ
ターンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
ンを所定の変換規則に従いパターン変換して出力し、一
方信号点配置の対象外のビットパターンを変換せずに出
力する信号点配置変換回路と、 この信号点配置変換回路から出力されたディジタル信号
系列のＩチャネルまたはＱチャネルの系列数を変換して
マッピング前のｍ系列のディジタル信号系列を出力する
系列数変換回路とを備えたことを特徴とする直交振幅復
調回路。3. The received signal is 2 m (m = 3, 5, 7,...)
A quadrature amplitude demodulation circuit for demodulating an m-sequence digital signal in accordance with a value quadrature amplitude modulation method, comprising a demapping circuit for inversely transforming a signal point arrangement of a demodulated signal on a two-dimensional phase plane to reproduce an m-sequence digital signal. The demapping circuit includes a detection circuit for detecting a conversion target bit pattern from the demodulated signal, and a conversion target bit pattern detected by the detection circuit according to a predetermined conversion rule. A signal point arrangement conversion circuit for converting and outputting a bit pattern which is not subjected to signal point arrangement without conversion, and an I channel or Q channel of a digital signal sequence output from the signal point arrangement conversion circuit. And a sequence number conversion circuit for converting the number of sequences and outputting an m-sequence digital signal sequence before mapping. Quadrature amplitude demodulation circuit of symptoms.
の二次元位相平面上における信号点配置の逆変換を、回
転対称符号配置上にて実施することを特徴とする請求項
３に記載の直交振幅復調回路。4. The quadrature according to claim 3, wherein the demapping circuit performs an inverse transformation of a signal point arrangement on the two-dimensional phase plane of the demodulated signal on a rotationally symmetric code arrangement. Amplitude demodulation circuit.
タル信号を直交振幅変調回路で２ｍ値直交振幅変調して
送信する無線通信装置において、 前記直交振幅変調回路に、ｍ系列のディジタル信号の二
次元位相平面上における信号点配置を変換して変調に供
するマッピング回路を設け、 かつこのマッピング回路には、 前記ｍ系列のディジタル信号をＩチャネルとＱチャネル
に振り分けるとともに、両チャネルの系列数を同一にす
るべく一方のチャネルの系列数を変換する系列数変換回
路と、 この系列数変換回路から出力されたｍ＋１系列のディジ
タル信号から、信号点配置の変換対象となるビットパタ
ーンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
ンを所定の変換規則に従いパターン変換して出力し、一
方信号点配置の変換対象外のビットパターンを変換せず
に出力する信号点配置変換回路とを備えたことを特徴と
する無線通信装置。In the wireless communication apparatus transmits the 2 m quadrature amplitude modulates a digital signal by quadrature amplitude modulation circuit 5. The m-sequence (m = 3,5,7, ...), the quadrature amplitude modulation circuit, m A mapping circuit is provided for converting the signal point arrangement on the two-dimensional phase plane of the digital signal of the series for modulation, and the mapping circuit distributes the digital signal of the m series to the I channel and the Q channel. A sequence number conversion circuit for converting the number of sequences of one channel to make the number of channels the same, and a bit pattern to be converted for signal point arrangement based on the m + 1 sequence digital signal output from the number of sequences conversion circuit And a pattern conversion circuit for converting the bit pattern to be converted detected by the detection circuit according to a predetermined conversion rule. And a signal point arrangement conversion circuit for outputting a bit pattern which is not subject to the conversion of the signal point arrangement without conversion.
ィジタル信号の二次元位相平面上における信号点配置の
変換を、回転対称符号配置上にて実施することを特徴と
する請求項５に記載の無線通信装置。6. The mapping circuit according to claim 5, wherein the mapping circuit converts the signal point arrangement on the two-dimensional phase plane of the m-sequence digital signal on a rotationally symmetric code arrangement. Wireless communication device.
＝３，５，７，…）値直交振幅変調方式に従いｍ系列の
ディジタル信号に復調する無線通信装置において、 前記直交振幅復調回路に、復調信号の二次元位相平面上
における信号点配置を逆変換してｍ系列のディジタル信
号を再生するデマッピング回路を設け、 かつこのデマッピング回路には、 前記復調信号から信号点配置の変換対象となるビットパ
ターンを検出するための検出回路と、 この検出回路により検出された変換対象のビットパター
ンを所定の変換規則に従いパターン変換して出力し、一
方信号点配置の対象外のビットパターンを変換せずに出
力する信号点配置変換回路と、 この信号点配置変換回路から出力されたディジタル信号
系列のＩチャネルまたはＱチャネルの系列数を変換して
マッピング前のｍ系列のディジタル信号系列を出力する
系列数変換回路とを備えたことを特徴とする無線通信装
置。7. A quadrature amplitude demodulation circuit converts a received signal into 2 m (m
= 3,5,7, ...) value In a wireless communication apparatus that demodulates into an m-sequence digital signal in accordance with the quadrature amplitude modulation method, the quadrature amplitude demodulation circuit inversely converts a signal point arrangement of the demodulated signal on a two-dimensional phase plane. A demapping circuit for reproducing an m-sequence digital signal; and a demapping circuit for detecting a bit pattern to be converted in signal point arrangement from the demodulated signal; A signal point arrangement conversion circuit for pattern-converting and outputting a bit pattern to be converted detected according to a predetermined conversion rule, and outputting without converting a bit pattern not to be subjected to signal point arrangement; An m-sequence digital signal system before mapping by converting the number of I-channel or Q-channel sequences of the digital signal sequence output from the conversion circuit. Radio communication apparatus characterized by comprising a sequence number conversion circuit for outputting.
の二次元位相平面上における信号点配置の逆変換を、回
転対称符号配置上にて実施することを特徴とする請求項
７に記載の無線通信装置。8. The radio according to claim 7, wherein the demapping circuit performs an inverse transformation of a signal point arrangement on the two-dimensional phase plane of the demodulated signal on a rotationally symmetric code arrangement. Communication device.
変調方式にて変調された信号を受信する能力を有した受
信手段と、 前記受信手段からのアナログの受信信号を、複数の系列
のディジタル信号に変換するアナログ／ディジタル変換
手段と、 復調すべき多値直交振幅変調信号に対応する第２の変調
多値数（前記第１の変調多値数以下の自然数）を指定す
るための指定手段と、 前記複数の系列のディジタル信号をそれぞれ論理反転す
る反転手段と、 この反転手段から送出されるそれぞれ反転された前記複
数の系列のディジタル信号のうち、前記復調すべき多値
直交振幅変調信号における主信号の次に高次の系列に位
置する系列のディジタル信号を、前記指定手段により指
定された前記第２の変調多値数に基づき選択して出力す
る選択手段と、 この選択手段からのディジタル信号が与えられ、このデ
ィジタル信号を積分して前記アナログ／ディジタル変換
手段のオフセット制御に供するループフィルタとを具備
することを特徴とする無線通信装置。9. A receiving means capable of receiving a signal modulated by a multi-level quadrature amplitude modulation method having a first modulation multi-level number, an analog receiving signal from the receiving means, Analog-to-digital conversion means for converting into a series of digital signals, and a second modulation multi-level number (a natural number equal to or less than the first modulation multi-level number) corresponding to the multi-level quadrature amplitude modulation signal to be demodulated. Designation means; and inversion means for logically inverting the plurality of series of digital signals, respectively, of the plurality of series of inverted digital signals sent from the inversion means, the multi-level quadrature amplitude to be demodulated. Selecting means for selecting and outputting a digital signal of a sequence located in a higher-order sequence next to the main signal in the modulated signal based on the second modulation multi-level number specified by the specifying means; Given digital signal from the selecting means, a radio communication apparatus characterized by comprising a loop filter to provide by integrating the digital signal to the offset control of the analog / digital converter.
ＤＲＥ（Decision Range Expanded）法に対応するもの
である場合に、 前記アナログ／ディジタル変換手段における識別領域外
に、前記受信手段からのアナログの受信信号が存在する
か否かを検出する検出手段と、 この検出手段により、前記受信手段からのアナログの受
信信号が前記識別領域外に存在する旨が検出された場合
に、そのときの前記ループフィルタの出力を所定時間ホ
ールドするホールド手段とを具備することを特徴とする
請求項９に記載の無線通信装置。10. When the analog / digital conversion means corresponds to a DRE (Decision Range Expanded) method, an analog reception signal from the reception means is provided outside an identification area of the analog / digital conversion means. Detecting means for detecting whether or not the loop filter is present; and detecting, by the detecting means, that an analog reception signal from the receiving means is present outside the identification area. 10. A wireless communication apparatus according to claim 9, further comprising: holding means for holding for a predetermined time.
幅変調方式にて変調された信号を受信する能力を有した
受信手段と、復調すべき多値直交振幅変調信号に対応す
る第２の変調多値数（前記第１の変調多値数以下の自然
数）を指定するための指定手段とを備える無線通信装置
で使用される直交振幅復調回路であって、 前記受信手段からのアナログの受信信号を、複数の系列
のディジタル信号に変換するアナログ／ディジタル変換
手段と、 前記複数の系列のディジタル信号をそれぞれ論理反転す
る反転手段と、 この反転手段から送出されるそれぞれ反転された前記複
数の系列のディジタル信号のうち、前記復調すべき多値
直交振幅変調信号における主信号の次に高次の系列に位
置する系列のディジタル信号を、前記指定手段により指
定された前記第２の変調多値数に基づき選択して出力す
る選択手段と、 この選択手段からのディジタル信号が与えられ、このデ
ィジタル信号を積分して前記アナログ／ディジタル変換
手段のオフセット制御に供するループフィルタとを具備
することを特徴とする直交振幅復調回路。11. A receiving means capable of receiving a signal modulated by a multi-level quadrature amplitude modulation method having a first modulation multi-level number, and a second means corresponding to a multi-level quadrature amplitude modulation signal to be demodulated. 2. A quadrature amplitude demodulation circuit used in a wireless communication apparatus comprising: a designation unit for designating a modulation multi-level number (a natural number equal to or less than the first modulation multi-level number) of 2; Analog / digital converting means for converting the received signal into digital signals of a plurality of streams, inverting means for logically inverting the digital signals of the plurality of streams, and the plurality of inverted signals sent from the inverting means, respectively. Out of the series of digital signals, a digital signal of a series located in a higher-order series next to the main signal in the multilevel quadrature amplitude modulation signal to be demodulated is designated by the designation means. Selecting means for selecting and outputting based on the second modulation multi-valued number; a digital signal supplied from the selecting means; a loop for integrating the digital signal and providing an offset control of the analog / digital converting means A quadrature amplitude demodulation circuit comprising a filter.
ＤＲＥ（Decision Range Expanded）法に対応するもの
である場合に、 前記アナログ／ディジタル変換手段における識別領域外
に、前記受信手段からのアナログの受信信号が存在する
か否かを検出する検出手段と、 この検出手段により、前記受信手段からのアナログの受
信信号が前記識別領域外に存在する旨が検出された場合
に、そのときの前記ループフィルタの出力を所定時間ホ
ールドするホールド手段とを具備することを特徴とする
請求項１１に記載の直交振幅復調回路。12. When the analog / digital conversion means corresponds to a DRE (Decision Range Expanded) method, an analog reception signal from the reception means is out of the identification area of the analog / digital conversion means. Detecting means for detecting whether or not the loop filter is present; and detecting, by the detecting means, that an analog reception signal from the receiving means is present outside the identification area. 12. A quadrature amplitude demodulation circuit according to claim 11, further comprising: holding means for holding the signal for a predetermined time.
幅変調方式にて変調された信号を受信する能力を有した
受信手段と、 前記受信手段からのアナログの受信信号を、複数の系列
のディジタル信号に変換するアナログ／ディジタル変換
手段と、 復調すべき多値直交振幅変調信号に対応する第２の変調
多値数（前記第１の変調多値数以下の自然数）を指定す
るための指定手段と、 前記復調すべき多値直交振幅変調信号における最低次の
系列に位置する系列のディジタル信号と、それ以外の系
列に位置するディジタル信号のそれぞれとの排他的論理
和を各系列につき演算する排他的論理和手段と、 この排他的論理和手段から送出される演算結果のうち、
前記復調すべき多値直交振幅変調信号における主信号の
次に高次の系列に位置する系列に対応する演算結果を、
前記指定手段により指定された前記第２の変調多値数に
基づき選択して出力する選択手段と、 この選択手段からの信号が与えられ、この信号を積分し
て前記アナログ／ディジタル変換手段のＡＧＣ（Autoｍ
atic Gain Control）制御に供するループフィルタとを
具備することを特徴とする無線通信装置。13. A receiving means capable of receiving a signal modulated by a multi-level quadrature amplitude modulation system having a first modulation multi-level number, a plurality of analog reception signals from the receiving means, Analog-to-digital conversion means for converting into a series of digital signals, and a second modulation multi-level number (a natural number equal to or less than the first modulation multi-level number) corresponding to the multi-level quadrature amplitude modulation signal to be demodulated. Means for specifying the exclusive OR of each of the digital signals of the sequence located in the lowest order sequence in the multilevel quadrature amplitude modulation signal to be demodulated and the digital signals located in the other sequences for each sequence. Exclusive OR means for performing an operation, and of operation results transmitted from the exclusive OR means,
The operation result corresponding to the sequence located in the next higher-order sequence of the main signal in the multilevel quadrature amplitude modulation signal to be demodulated,
Selecting means for selecting and outputting based on the second modulation multi-level number specified by the specifying means; receiving a signal from the selecting means, integrating the signal and AGC of the analog / digital converting means (Autom
and a loop filter for performing atic gain control.
幅変調方式にて変調された信号を受信する能力を有した
受信手段と、復調すべき多値直交振幅変調信号に対応す
る第２の変調多値数（前記第１の変調多値数以下の自然
数）を指定するための指定手段とを備える無線通信装置
で使用される直交振幅復調回路であって、 前記受信手段からのアナログの受信信号を、複数の系列
のディジタル信号に変換するアナログ／ディジタル変換
手段と、 前記復調すべき多値直交振幅変調信号における最低次の
系列に位置する系列のディジタル信号と、それ以外の系
列に位置するディジタル信号のそれぞれとの排他的論理
和を各系列につき演算する排他的論理和手段と、 この排他的論理和手段から送出される演算結果のうち、
前記復調すべき多値直交振幅変調信号における主信号の
次に高次の系列に位置する系列に対応する演算結果を、
前記指定手段により指定された前記第２の変調多値数に
基づき選択して出力する選択手段と、 この選択手段からの信号が与えられ、この信号を積分し
て前記アナログ／ディジタル変換手段のＡＧＣ（Autoｍ
atic Gain Control）制御に供するループフィルタとを
具備することを特徴とする直交振幅復調回路。14. A receiving means capable of receiving a signal modulated by a multi-level quadrature amplitude modulation method having a first modulation multi-level number, and a receiving means corresponding to a multi-level quadrature amplitude modulation signal to be demodulated. 2. A quadrature amplitude demodulation circuit used in a wireless communication apparatus comprising: a designation unit for designating a modulation multi-level number (a natural number equal to or less than the first modulation multi-level number) of 2; Analog-to-digital conversion means for converting the received signal into a plurality of series of digital signals; a series of digital signals positioned at the lowest order in the multi-level quadrature amplitude modulation signal to be demodulated; Exclusive OR means for calculating an exclusive OR with each of the located digital signals for each sequence; and among operation results sent from the exclusive OR means,
The operation result corresponding to the sequence located in the next higher-order sequence of the main signal in the multilevel quadrature amplitude modulation signal to be demodulated,
Selecting means for selecting and outputting based on the second modulation multi-level number specified by the specifying means; receiving a signal from the selecting means, integrating the signal and AGC of the analog / digital converting means (Autom
a quadrature amplitude demodulation circuit comprising: a loop filter for performing atic gain control.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35803798A JP3610356B2 (en) | 1997-12-16 | 1998-12-16 | Wireless communication apparatus and quadrature amplitude demodulation circuit thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34637797 | 1997-12-16 | ||
| JP9-346377 | 1997-12-16 | ||
| JP35803798A JP3610356B2 (en) | 1997-12-16 | 1998-12-16 | Wireless communication apparatus and quadrature amplitude demodulation circuit thereof |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003402210A Division JP4053972B2 (en) | 1997-12-16 | 2003-12-01 | Wireless communication apparatus and quadrature amplitude demodulation circuit thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11243433A true JPH11243433A (en) | 1999-09-07 |
| JP3610356B2 JP3610356B2 (en) | 2005-01-12 |
Family
ID=26578260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35803798A Expired - Fee Related JP3610356B2 (en) | 1997-12-16 | 1998-12-16 | Wireless communication apparatus and quadrature amplitude demodulation circuit thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3610356B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
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| JP2015162752A (en) * | 2014-02-26 | 2015-09-07 | 日本放送協会 | Transmitter, receiver, chip and digital broadcasting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3610356B2 (en) | 2005-01-12 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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