JPH11243332A - Cmos gate circuit - Google Patents
Cmos gate circuitInfo
- Publication number
- JPH11243332A JPH11243332A JP10145846A JP14584698A JPH11243332A JP H11243332 A JPH11243332 A JP H11243332A JP 10145846 A JP10145846 A JP 10145846A JP 14584698 A JP14584698 A JP 14584698A JP H11243332 A JPH11243332 A JP H11243332A
- Authority
- JP
- Japan
- Prior art keywords
- output
- mos transistor
- channel mos
- circuit
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は高速論理回路に係
り、特に、貫通電流を阻止し、消費電力が小さく、且つ
製造プロセスを変えることなく実現出来るＣＭＯＳゲー
ト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed logic circuit, and more particularly to a CMOS gate circuit which can prevent a through current, consumes low power, and can be realized without changing a manufacturing process.
【０００２】通信装置や情報処理装置はその通信容量の
拡大や情報処理能力の向上のため高速化の要請が強く、
使用するＣＭＯＳゲート回路にも高速化が要求される。There is a strong demand for high-speed communication devices and information processing devices in order to increase their communication capacity and improve information processing capability.
Higher speed is also required for the CMOS gate circuit used.
【０００３】[0003]
【従来の技術】図１３は従来のＣＭＯＳゲート回路であ
る。図１３において１は入力対出力極性が反転されるイ
ンバータを表し、２はＰチャネル型ＭＯＳトランジス
タ、３はＮチャネル型ＭＯＳトランジスタを示す。ま
た、該Ｐチャネル型ＭＯＳトランジスタ２と該Ｎチャネ
ル型ＭＯＳトランジスタ３の組み合わせによってさらに
１と同様な一個のインバータが構成される。従って図１
３は入出力極性が一致するノン・インバーティング・ゲ
ートを示す。１４は図１３のデータ出力端子から後段を
見た時の浮遊容量を示す。FIG. 13 shows a conventional CMOS gate circuit. In FIG. 13, 1 indicates an inverter whose input-to-output polarity is inverted, 2 indicates a P-channel MOS transistor, and 3 indicates an N-channel MOS transistor. Further, one inverter similar to 1 is further constituted by the combination of the P-channel MOS transistor 2 and the N-channel MOS transistor 3. Therefore, FIG.
Reference numeral 3 denotes a non-inverting gate whose input and output polarities match. Reference numeral 14 denotes a stray capacitance when the latter stage is viewed from the data output terminal in FIG.
【０００４】図１４は図１３の回路の真理値表である。
データ入力が０の場合にはデータ出力も０であり、デー
タ入力が１の場合にはデータ出力も対応して１である。
図１６はゲート出力として０と１および不定出力（高イ
ンピーダンス状態）の三つの状態を有する従来のスリー
・ステート・ＣＭＯＳゲート回路である。図１６におい
て１はインバータ、２はＰチャネル型ＭＯＳトランジス
タ、３はＮチャネル型ＭＯＳトランジスタを示し、図１
３と同様に該Ｐチャネル型ＭＯＳトランジスタ２と該Ｎ
チャネル型ＭＯＳトランジスタ３とで一個のインバータ
が構成される。５は出力反転の論理積回路、６は出力反
転の論理和回路である。FIG. 14 is a truth table of the circuit of FIG.
When the data input is 0, the data output is also 0, and when the data input is 1, the data output is 1 accordingly.
FIG. 16 shows a conventional three-state CMOS gate circuit having three states of 0 and 1 and an undefined output (high impedance state) as gate outputs. In FIG. 16, reference numeral 1 denotes an inverter, 2 denotes a P-channel MOS transistor, and 3 denotes an N-channel MOS transistor.
3, the P-channel MOS transistor 2 and the N
One inverter is constituted by the channel type MOS transistor 3. Reference numeral 5 denotes an output inversion logical product circuit, and reference numeral 6 denotes an output inversion logical sum circuit.
【０００５】図１６ではデータ入力と制御信号とは論理
積と論理和操作後の各出力を反転して、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３で構成されるインバータに供給される。In FIG. 16, the data input and the control signal are inverted for each output after the logical product and logical sum operation, and supplied to an inverter composed of the P-channel MOS transistor 2 and the N-channel MOS transistor 3. Is done.
【０００６】図１６の作用は次のようになる。まず制御
信号が１である場合、該論理積回路５の第二入力は０と
なるので該論理積回路５は１を出力する。この時、論理
和回路６の第二入力には１が供給され、該論理和回路６
は０を出力する。The operation of FIG. 16 is as follows. First, when the control signal is 1, the second input of the AND circuit 5 becomes 0, so that the AND circuit 5 outputs 1. At this time, 1 is supplied to the second input of the OR circuit 6, and the OR circuit 6
Outputs 0.
【０００７】従って制御信号が１の場合、該Ｐチャネル
型ＭＯＳトランジスタ２と該Ｎチャネル型ＭＯＳトラン
ジスタ３は共にオフとなり、データ出力のレベルは不定
（高インピーダンス状態）となる。Therefore, when the control signal is 1, both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 are turned off, and the level of the data output becomes indefinite (high impedance state).
【０００８】一方、逆に制御信号が０の場合はインバー
タ１出力が１に固定されるので、該論理積回路５はデー
タ入力を反転出力し、データ入力が０の時に１を、また
データ入力が１の時に０を出力する。またこの時、該論
理和回路６の第二入力には０が固定的に供給されるので
該回路６もデータ入力を反転出力するよう作用し、デー
タ入力が０の時に１を、またデータ入力が１の時に０を
出力する。On the other hand, when the control signal is 0, the output of the inverter 1 is fixed at 1, so that the AND circuit 5 inverts the data input, and outputs 1 when the data input is 0, and also outputs 1 when the data input is 0. Outputs 0 when is 1. Also, at this time, since 0 is fixedly supplied to the second input of the OR circuit 6, the circuit 6 also acts to invert the data input and outputs 1 when the data input is 0, and also outputs 1 when the data input is 0. Outputs 0 when is 1.
【０００９】従って制御信号が０の場合は図１６の回路
はノン・インバーティング・ゲートとして動作する。図
１７は図１６の構成の上記動作を示す真理値表である。Therefore, when the control signal is 0, the circuit of FIG. 16 operates as a non-inverting gate. FIG. 17 is a truth table showing the above operation of the configuration of FIG.
【００１０】[0010]
【発明が解決しようとする課題】図１５は図１３の構成
の動作を説明する図である。まず、データ入力が０から
１に変化するとインバータ１の出力が１から０に下が
り、該Ｐチャネル型ＭＯＳトランジスタ２がオンとなっ
て、ソースに供給された電源電圧で浮遊容量１４を充電
することによりデータ出力が１に変化する。FIG. 15 is a diagram for explaining the operation of the configuration shown in FIG. First, when the data input changes from 0 to 1, the output of the inverter 1 drops from 1 to 0, the P-channel MOS transistor 2 turns on, and the floating capacitor 14 is charged with the power supply voltage supplied to the source. Changes the data output to 1.
【００１１】この時の該Ｐチャネル型ＭＯＳトランジス
タ２のソース対ドレイン間オン抵抗をＲ、浮遊容量１４
の容量をＣとすれば、データ出力は充電時定数τ、即ち τ＝Ｒ・Ｃ で立ち上がり変化する。At this time, the on-resistance between the source and the drain of the P-channel MOS transistor 2 is R, and the floating capacitance 14 is
, The data output rises with a charging time constant τ, that is, τ = RC.
【００１２】一方、データ入力が１から０に下がると該
インバータ１の出力が０から１に上がるので、該Ｐチャ
ネル型ＭＯＳトランジスタ２に代わって該Ｎチャネル型
ＭＯＳトランジスタ３がオンとなり該浮遊容量１４の電
荷を放電する。この時の該Ｎチャネル型ＭＯＳトランジ
スタ３のソース対ドレイン間オン抵抗をＲとすれば、デ
ータ出力は上記入力が０から１に変化した時と同様に時
定数τで立ち下がり変化する。On the other hand, when the data input falls from 1 to 0, the output of the inverter 1 rises from 0 to 1, so that the N-channel MOS transistor 3 replaces the P-channel MOS transistor 2 and the floating capacitance is turned on. Discharge 14 charges. If the on-resistance between the source and the drain of the N-channel MOS transistor 3 at this time is R, the data output falls with a time constant τ in the same manner as when the input changes from 0 to 1.
【００１３】従って、図１３の回路では該浮遊容量１４
によってデータ出力の立ち上がりと立ち下がりとに波形
歪みが生じ、データ入力に対して出力応答遅延を生ず
る。次に図１８は図１６で制御信号が０の場合の動作を
示している。図１６において制御信号は０であるのでイ
ンバータ１は１を出力している。従ってデータ入力が０
から１に変化すると該論理積回路５（ＮＡＮＤと略記し
ている）の出力と該論理和回路６（ＮＯＲと略記してい
る）の出力は共に１から０に変化する。Therefore, in the circuit of FIG.
As a result, waveform distortion occurs at the rise and fall of the data output, causing an output response delay with respect to the data input. Next, FIG. 18 shows the operation when the control signal is 0 in FIG. In FIG. 16, since the control signal is 0, the inverter 1 outputs 1. Therefore, data input is 0
From 1 to 1, the output of the AND circuit 5 (abbreviated as NAND) and the output of the OR circuit 6 (abbreviated as NOR) both change from 1 to 0.
【００１４】これにより、データ入力が０から１に変化
する時には該Ｐチャネル型ＭＯＳトランジスタ２がオン
となって該浮遊容量１４を充電する。この時の該Ｐチャ
ネル型ＭＯＳトランジスタ２のオン抵抗をＲとし、該浮
遊容量１４の容量をＣとすれば、データ出力は時定数τ
で立ち上がり変化することになり、前記図１３と同様に
データ入力に対する出力応答遅延を生ずる。As a result, when the data input changes from 0 to 1, the P-channel MOS transistor 2 is turned on to charge the floating capacitance. Assuming that the on-resistance of the P-channel MOS transistor 2 at this time is R and the capacitance of the stray capacitance 14 is C, the data output becomes a time constant τ
, Which causes an output response delay with respect to the data input as in FIG.
【００１５】一方、データ入力が１から０に変化する時
には該論理積回路５と該論理和回路６は共に０から１に
変化するので、この時には該Ｎチャネル型ＭＯＳトラン
ジスタ３がオンとなって該浮遊容量１４の電荷を放電す
る。この時の該Ｎチャネル型ＭＯＳトランジスタ３のオ
ン抵抗がＲであるとすれば、上記の入力が０から１に変
化する場合と同様にデータ出力は時定数τで立ち下がり
変化し、該出力応答遅延を生ずる。On the other hand, when the data input changes from 1 to 0, both the AND circuit 5 and the OR circuit 6 change from 0 to 1, so that the N-channel MOS transistor 3 is turned on at this time. The floating capacitor 14 is discharged. Assuming that the on-resistance of the N-channel MOS transistor 3 at this time is R, the data output falls with a time constant τ, as in the case where the input changes from 0 to 1. Causes a delay.
【００１６】以上の如く図１３や図１６の従来のＣＭＯ
Ｓゲートには、第一の問題として容量性負荷による波形
歪みで出力応答遅延を生ずる負荷依存性の問題があっ
た。該出力応答遅延は該ゲートが集積回路の緩衝用出力
段に使用される場合に、該集積回路外部の配線に分布す
る大きな浮遊容量を負うため顕著に増大する。As described above, the conventional CMO shown in FIGS.
The first problem of the S gate is a load dependency problem that causes an output response delay due to waveform distortion due to a capacitive load. The output response delay is significantly increased when the gate is used for a buffer output stage of an integrated circuit because of the large stray capacitance distributed to the wiring outside the integrated circuit.
【００１７】上記の浮遊容量による該出力応答遅延を低
減するには、ゲートの動作インピーダンスを低下させ該
時定数τを小さくする必要があり、このために該Ｎチャ
ネル型ＭＯＳトランジスタおよび該Ｐチャネル型ＭＯＳ
トランジスタのゲート幅を太くするか、またはゲート長
を短くして駆動能力を高める方法がある。In order to reduce the output response delay caused by the above-mentioned stray capacitance, it is necessary to lower the operating impedance of the gate and to reduce the time constant τ. Therefore, the N-channel type MOS transistor and the P-channel type MOS
There is a method in which the gate width of the transistor is increased or the gate length is reduced to increase the driving capability.
【００１８】しかしながら、前者の方法ではトランジス
タのチップ面積が増大して高集積化を阻害することとな
り、一方、後者の方法では微細化のために漏れ電流増大
や静電気耐圧の低下を招く。更に、いずれもゲートの動
作インピーダンス低下に伴って後段に接続されるインピ
ーダンス整端回路での直流電流の増加をもたらし、消費
電力が増加する。However, the former method increases the chip area of the transistor and hinders high integration, while the latter method causes an increase in leakage current and a decrease in electrostatic breakdown voltage due to miniaturization. Further, in any case, a decrease in the operating impedance of the gate causes an increase in the DC current in the impedance trimming circuit connected to the subsequent stage, thereby increasing power consumption.
【００１９】次に第二の問題として図１３や図１６の従
来のＣＭＯＳゲート回路には、データ入力変化時に該Ｐ
チャネル型ＭＯＳトランジスタ２および該Ｎチャネル型
ＭＯＳトランジスタ３が同時に瞬間的にオンとなって、
衝撃電流が流れる貫通電流と呼ばれる問題があった。Next, as a second problem, the conventional CMOS gate circuit shown in FIGS.
The channel type MOS transistor 2 and the N-channel type MOS transistor 3 are simultaneously instantaneously turned on,
There is a problem called a through current through which an impact current flows.
【００２０】図１９は貫通電流の発生の模様を説明する
図である。図１９は該Ｐチャネル型ＭＯＳトランジスタ
２および該Ｎチャネル型ＭＯＳトランジスタ３のゲート
入力電圧と該両ＭＯＳトランジスタの閾値電圧、ＣＭＯ
Ｓゲート回路出力電圧、貫通電流との関係を示してい
る。ＶｓはＣＭＯＳゲート回路の電源電圧、Ｖth−Ｐは
該Ｐチャネル型ＭＯＳトランジスタ２の閾値電圧点、Ｖ
th−Ｎは該Ｎチャネル型ＭＯＳトランジスタ３の閾値電
圧点、またｔは時間である。FIG. 19 is a diagram for explaining a pattern of generation of a through current. FIG. 19 shows the gate input voltages of the P-channel MOS transistor 2 and the N-channel MOS transistor 3, the threshold voltages of the two MOS transistors,
The relationship between the output voltage of the S gate circuit and the through current is shown. Vs is the power supply voltage of the CMOS gate circuit, Vth-P is the threshold voltage point of the P-channel MOS transistor 2,
th-N is a threshold voltage point of the N-channel MOS transistor 3, and t is time.
【００２１】図１３や図１６のＰチャネル型ＭＯＳトラ
ンジスタ２とＮチャネル型ＭＯＳトランジスタ３は共に
前段のインバータ１の出力を受けているが、該両ＭＯＳ
トランジスタの閾値電圧点は図１９の如くＶth−ＰとＶ
th−Ｎで異なる。Both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 shown in FIGS. 13 and 16 receive the output of the inverter 1 in the preceding stage.
The threshold voltage point of the transistor is Vth-P and Vth as shown in FIG.
Different at th-N.
【００２２】該インバータ１の出力が１の場合に該Ｎチ
ャネル型ＭＯＳトランジスタ３が、また逆に該出力が０
の場合に該Ｐチャネル型ＭＯＳトランジスタ２がオンと
なって、該両ＭＯＳトランジスタ間は排他的にオンオフ
作用が行われる。When the output of the inverter 1 is 1, the N-channel MOS transistor 3 is turned off, and
In this case, the P-channel type MOS transistor 2 is turned on, and an ON / OFF action is exclusively performed between the two MOS transistors.
【００２３】然るに、データ入力が変化する過程では次
のように一時的に該排他的作用を喪失する場合がある。
例えば、図１３のデータ入力が０から１に変化する場合
には、図１９でゲート入力電圧（即ちインバータ１の出
力レベル）が１から０に低下して行き、該Ｐチャネル型
ＭＯＳトランジスタ２のゲート対ドレイン間閾値電圧点
Ｖth−Ｐを下回る時点で該トランジスタ３がまずオンと
なり（図１９のｂで示す期間）、次に該ゲート入力電圧
が更に低下して該Ｎチャネル型ＭＯＳトランジスタ３の
ゲート対ドレイン間閾値電圧Ｖth−Ｎ以下となった時点
で該トランジスタ２がオフとなる（図１９のｃで示す期
間）。However, in the process of changing the data input, the exclusive function may be temporarily lost as follows.
For example, when the data input in FIG. 13 changes from 0 to 1, the gate input voltage (ie, the output level of the inverter 1) decreases from 1 to 0 in FIG. When the voltage falls below the threshold voltage point Vth-P between the gate and the drain, the transistor 3 is first turned on (period indicated by b in FIG. 19), and then the gate input voltage further decreases and the N-channel MOS transistor 3 When the gate-drain threshold voltage Vth-N or less, the transistor 2 is turned off (period indicated by c in FIG. 19).
【００２４】即ち、ゲート入力電圧の変化に連れてオフ
だった該Ｐチャネル型ＭＯＳトランジスタ２がまずオン
に向かい、次にオンだった該Ｎチャネル型ＭＯＳトラン
ジスタ３がオフに向かう。逆に、図１３のデータ入力が
１から０になる場合は、図１９のｃ、ｄ、ａで示す期間
に対応して順に上記と逆にオフだった該Ｎチャネル型Ｍ
ＯＳトランジスタ３がまずオンに向かい、代わって該Ｐ
チャネル型ＭＯＳトランジスタ２がオフに向かう順序
に、該両ＭＯＳトランジスタの排他的作用が進行する。That is, the P-channel MOS transistor 2, which has been off with the change of the gate input voltage, first turns on, and the N-channel MOS transistor 3, which has been on, then turns off. Conversely, when the data input of FIG. 13 changes from 1 to 0, the N-channel type M which is turned off in the reverse order in the order corresponding to the periods indicated by c, d, and a in FIG.
OS transistor 3 first turns on, and the P
The exclusive action of both MOS transistors proceeds in the order in which the channel MOS transistors 2 are turned off.
【００２５】図２０は上記図１９に示す該期間ａからｄ
に対応する該Ｐチャネル型ＭＯＳトランジスタ２および
該Ｎチャネル型ＭＯＳトランジスタ３の動作状態を示し
ているが、期間ｂとｄでは該Ｐチャネル型ＭＯＳトラン
ジスタ２および該Ｎチャネル型ＭＯＳトランジスタ３の
双方がオン状態となる。FIG. 20 shows the period from a to d shown in FIG.
3 shows the operating states of the P-channel MOS transistor 2 and the N-channel MOS transistor 3 corresponding to the above. In periods b and d, both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 It turns on.
【００２６】このように図１３の該両ＭＯＳトランジス
タのオンオフ交番時にはゲート入力電圧の変化に伴って
該両ＭＯＳトランジスタのオンが重複する期間が生ず
る。この結果、該インバータ１の出力変化が終止点に到
達して該両ＭＯＳトランジスタの排他的作用が確定する
までの該期間ｂおよびｄにおいて、該両ＭＯＳトランジ
スタのオンに伴う短絡的電流が流れることとなる。これ
が貫通電流と呼ばれるデータ入力変化過程で発生する異
常電流である。As described above, when the two MOS transistors are turned on and off alternately in FIG. 13, a period in which the two MOS transistors are turned on is overlapped with the change in the gate input voltage. As a result, in the periods b and d until the output change of the inverter 1 reaches the end point and the exclusive operation of the two MOS transistors is determined, a short-circuit current accompanying the turning on of the two MOS transistors flows. Becomes This is an abnormal current called a through current generated in a data input change process.
【００２７】該インバータ１の出力変化時間はＣＭＯＳ
ゲート回路の速度に対応して小さく貫通電流は瞬間的で
あるからＣＭＯＳゲート回路の論理的作用は維持される
が、瞬間的な大電流が無効に流れ、また前記第一の問題
点の波形歪みによって出力変化過程が長くなるほど増大
して、異常発熱や寄生サイリスタ現象（ラッチアップと
呼ばれる現象）などの重大な障害を引き起こす原因とな
る。The output change time of the inverter 1 is CMOS
Since the through current is small corresponding to the speed of the gate circuit and the through current is instantaneous, the logical operation of the CMOS gate circuit is maintained, but the instantaneous large current flows ineffectively and the waveform distortion of the first problem occurs. As a result, the output change process increases as the output process lengthens, and causes serious troubles such as abnormal heat generation and a parasitic thyristor phenomenon (a phenomenon called latch-up).
【００２８】更に、その衝撃的負荷変動が周囲の回路に
電気的擾乱を与え、構成装置の高速化と安定化を阻む大
きな要因になる。本発明は上記第一の問題点に鑑み、通
常の製造プロセスを変えることなく浮遊容量の影響を低
減出来る低消費電力のＣＭＯＳゲートを提供することを
目的としている。Further, the impulsive load fluctuation gives an electric disturbance to a peripheral circuit, and becomes a major factor which hinders high speed and stabilization of the constituent devices. SUMMARY OF THE INVENTION In view of the first problem, an object of the present invention is to provide a low power consumption CMOS gate capable of reducing the influence of stray capacitance without changing a normal manufacturing process.
【００２９】更に本発明は上記第二の問題点に鑑み、通
常の製造プロセスを変えることなく容易に貫通電流を阻
止出来るＣＭＯＳゲートを提供することを目的としてい
る。Further, the present invention has been made in view of the above-mentioned second problem, and has as its object to provide a CMOS gate which can easily prevent a through current without changing a normal manufacturing process.
【００３０】[0030]
【課題を解決するための手段】本発明は、前記第一の容
量負荷依存性問題を解決するために、図１３のＣＭＯＳ
ゲート回路に通常の回路素子を用いて新たな第二のＰチ
ャネル型ＭＯＳトランジスタおよび新たな第二のＮチャ
ネル型ＭＯＳトランジスタを付加し、前記Ｐチャネル型
ＭＯＳトランジスタ２がオンしてデータ出力が立ち上が
り変化する期間は該付加した第二のＰチャネル型ＭＯＳ
トランジスタもオンして該浮遊容量１４を充電し、また
前記Ｎチャネル型ＭＯＳトランジスタ３がオンしてデー
タ出力が立ち下がり変化する期間は該付加した第二のＮ
チャネル型ＭＯＳトランジスタもオンして該浮遊容量１
４の電荷を放電する如く構成し、通常のゲートを出力変
化時のみ並列動作させてＣＭＯＳゲート回路の高速化を
達成するものである。According to the present invention, there is provided a CMOS circuit shown in FIG.
A new second P-channel MOS transistor and a new second N-channel MOS transistor are added to the gate circuit by using a normal circuit element, and the P-channel MOS transistor 2 is turned on to start data output. The changing period is the added second P-channel MOS.
The transistor is also turned on to charge the floating capacitor 14, and the added second N is used during the period when the N-channel MOS transistor 3 is turned on and the data output falls.
The channel type MOS transistor is also turned on and the stray capacitance 1
4 is configured to discharge the electric charge of 4 and ordinary gates are operated in parallel only when the output changes, thereby achieving a high-speed CMOS gate circuit.
【００３１】上記本発明の原理によれば、例えば図１３
のＣＭＯＳゲート回路で該第二の通常のＰチャネル型Ｍ
ＯＳトランジスタと該Ｐチャネル型ＭＯＳトランジスタ
２、該第二の通常のＮチャネル型ＭＯＳトランジスタと
該Ｎチャネル型ＭＯＳトランジスタ３とのディメンジョ
ンが同じならば、前記オン抵抗Ｒは１／２に低減される
から、容量性負荷による出力応答遅延の時定数を１／２
に低減出来る。According to the principle of the present invention, for example, FIG.
Of the second normal P-channel type M
If the dimensions of the OS transistor and the P-channel MOS transistor 2 and the dimensions of the second normal N-channel MOS transistor and the N-channel MOS transistor 3 are the same, the on-resistance R is reduced to half. , The time constant of the output response delay due to the capacitive load
Can be reduced to
【００３２】しかも、付加した該第二のＰチャネル型Ｍ
ＯＳトランジスタと該第二のＮチャネル型ＭＯＳトラン
ジスタは、データ出力の立ち上がり変化時と立ち下がり
変化時のみオンとするように構成するから、通常、高速
化のため送受ゲート間の送端と受端に設けられるインピ
ーダンス整端回路において費消されるべき定常的負荷電
流を大幅に低減することが出来、単に、第二のＰチャネ
ル型ＭＯＳトランジスタと第二のＮチャネル型ＭＯＳト
ランジスタとを付加して、各々を前記Ｐチャネル型ＭＯ
Ｓトランジスタ２および前記Ｎチャネル型ＭＯＳトラン
ジスタ３とに並列接続せしめる場合とは異なり、定常的
な消費電力の増加を抑圧しながら通常のＣＭＯＳゲート
回路の応答を高速化することが出来る。Moreover, the added second P-channel type M
Since the OS transistor and the second N-channel MOS transistor are configured to be turned on only when the data output rises and falls, the sending end and the receiving end between the sending and receiving gates are usually used for high speed operation. Can significantly reduce the steady load current to be consumed in the impedance trimming circuit provided by simply adding a second P-channel MOS transistor and a second N-channel MOS transistor, Each of the P-channel type MOs
Unlike the case where the S transistor 2 and the N-channel MOS transistor 3 are connected in parallel, the response of a normal CMOS gate circuit can be sped up while suppressing a steady increase in power consumption.
【００３３】次に本発明は前記第二の問題である貫通電
流を解決するため、図１３のＣＭＯＳゲート回路に通常
の回路素子を用いた遅延用ゲートおよび通常の回路素子
を用いた貫通抑止用ゲートとを付加し、次のように貫通
電流を阻止する。Next, the present invention solves the second problem, that is, the through current, by using a delay gate using a normal circuit element in the CMOS gate circuit of FIG. A gate is added to block a through current as follows.
【００３４】即ち、貫通電流は前記のように、該インバ
ータ１出力が変化する過程で該Ｐチャネル型ＭＯＳトラ
ンジスタ２と該Ｎチャネル型ＭＯＳトランジスタ３の両
ＭＯＳトランジスタが過度的にオンとなって発生するか
ら、本発明では、上記遅延用ゲートにより該インバータ
１の出力確定時間に相当する遅延信号を作成し、該両Ｍ
ＯＳトランジスタがオンまたはオフ動作を交番するデー
タ入力変化時は、該遅延期間中は該両ＭＯＳトランジス
タをオフとし、データ入力が確定する該遅延期間以降に
該両ＭＯＳトランジスタのいずれかの排他的オン作用を
行うように、該抑止ゲートを構成して貫通電流を阻止す
る。That is, as described above, the through current is generated when both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 are excessively turned on during the process of changing the output of the inverter 1. Therefore, in the present invention, a delay signal corresponding to the output determination time of the inverter 1 is generated by the delay gate,
When the OS transistor turns on or off alternately, the two MOS transistors are turned off during the delay period, and after the delay period when the data input is determined, either of the two MOS transistors is exclusively turned on. In effect, the suppression gate is configured to block through current.
【００３５】[0035]
【発明の実施の形態】図１は本発明の高速化の第一の実
施の形態を示し、ノン・インバーティング・ゲートに本
発明を適用したものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a first embodiment of the present invention for increasing the speed, in which the present invention is applied to a non-inverting gate.
【００３６】図１において１はインバータである。２は
Ｐチャネル型ＭＯＳトランジスタ、３はＮチャネル型Ｍ
ＯＳトランジスタで、該Ｐチャネル型ＭＯＳトランジス
タ２およびＮチャネル型ＭＯＳトランジスタ３によって
インバータを構成している。従って、図１の構成はノン
・インバーティング・ゲートである。In FIG. 1, reference numeral 1 denotes an inverter. 2 is a P-channel type MOS transistor, 3 is an N-channel type M transistor
With the OS transistor, the P-channel MOS transistor 2 and the N-channel MOS transistor 3 constitute an inverter. Therefore, the configuration of FIG. 1 is a non-inverting gate.
【００３７】４は遅延インバータ、５は出力反転の論理
積回路、６は出力反転の論理和回路、７は新たに付加す
る第二のＰチャネル型ＭＯＳトランジスタ、８は新たに
付加する第二のＮチャネル型ＭＯＳトランジスタ、１４
は図１の出力端子から後段を見た時の浮遊容量である。4 is a delay inverter, 5 is an AND circuit for inverting output, 6 is an OR circuit for inverting output, 7 is a second P-channel MOS transistor to be newly added, and 8 is a second to be newly added. N-channel MOS transistor, 14
Is the stray capacitance when the latter stage is viewed from the output terminal of FIG.
【００３８】図１は前記図１３の構成に該遅延インバー
タ４、該出力反転の論理積回路５、出力反転の論理和回
路６、該第二のＰチャネル型ＭＯＳトランジスタ７およ
び該第二のＮチャネル型ＭＯＳトランジスタ８を付加し
て高速化するものである。FIG. 1 shows the configuration of FIG. 13 in which the delay inverter 4, the output inversion AND circuit 5, the output inversion OR circuit 6, the second P-channel MOS transistor 7 and the second N The speed is increased by adding a channel type MOS transistor 8.
【００３９】図２は図１の構成の動作を説明する図で、
その動作は以下のようになる。該論理積回路５にはデー
タ入力と、該インバータ４によってデータ入力を遅延反
転したデータ入力とが供給されているから、該論理積回
路５の出力はデータ入力の立ち上がりから該遅延インバ
ータ４の出力の立ち下がりまでの一定期間０になる。FIG. 2 is a diagram for explaining the operation of the configuration of FIG.
The operation is as follows. Since a data input and a data input obtained by delaying and inverting the data input by the inverter 4 are supplied to the AND circuit 5, the output of the AND circuit 5 changes from the rise of the data input to the output of the delay inverter 4. It becomes 0 for a certain period until the fall of.
【００４０】該論理積回路５の出力が該第二のＰチャネ
ル型ＭＯＳトランジスタ７のゲートに供給されているの
で、該トランジスタ７は該論理積回路５が０を出力して
いる該一定期間だけオンになる。Since the output of the AND circuit 5 is supplied to the gate of the second P-channel type MOS transistor 7, the transistor 7 operates only during the certain period during which the AND circuit 5 outputs 0. Turn on.
【００４１】一方、この期間は該Ｐチャネル型ＭＯＳト
ランジスタ２のゲートには０が供給されていて該Ｐチャ
ネル型ＭＯＳトランジスタ２もオンになっている。従っ
て、該論理積回路５がオンしている期間は該浮遊容量１
４は該Ｐチャネル型ＭＯＳトランジスタ２と該第二のＰ
チャネル型ＭＯＳトランジスタ７の両方によって充電さ
れる。該Ｐチャネル型ＭＯＳトランジスタ２と該第二の
Ｐチャネル型ＭＯＳトランジスタ７が同じディメンジョ
ンとするとオン抵抗はＲ×１／２であり、立ち上がりの
時定数はτ×１／２に減少する。On the other hand, during this period, 0 is supplied to the gate of the P-channel MOS transistor 2 and the P-channel MOS transistor 2 is also turned on. Therefore, while the AND circuit 5 is ON, the stray capacitance 1
4 is the P-channel MOS transistor 2 and the second P-type MOS transistor 2.
It is charged by both channel type MOS transistors 7. If the P-channel MOS transistor 2 and the second P-channel MOS transistor 7 have the same dimensions, the on-resistance is R × １ ／ and the rising time constant is reduced to τ ××.
【００４２】同様に、該論理和回路６にはデータ入力
と、該遅延インバータ４によってデータ入力を遅延・反
転したデータ入力とが供給されているので、該論理和回
路６はデータ入力の立ち下がりから該遅延インバータ４
の出力の立ち上がりまでの一定期間１になる。Similarly, since a data input and a data input obtained by delaying and inverting the data input by the delay inverter 4 are supplied to the OR circuit 6, the OR circuit 6 operates at the falling edge of the data input. From the delay inverter 4
Becomes 1 for a certain period until the output rises.
【００４３】該論理和回路６の出力が該第二のＮチャネ
ル型ＭＯＳトランジスタ８のゲートに供給されているの
で、該トランジスタ８は該論理和回路６が１を出力して
いる該一定期間オンになる。Since the output of the OR circuit 6 is supplied to the gate of the second N-channel MOS transistor 8, the transistor 8 is turned on for a certain period during which the OR circuit 6 outputs 1. become.
【００４４】ところで、この期間には該Ｎチャネル型Ｍ
ＯＳトランジスタ３のゲートには１が供給されていて、
該Ｎチャネル型ＭＯＳトランジスタ３もオンになってい
る。従って、該論理和回路６がオンしている期間に該浮
遊容量１４は、該Ｎチャネル型ＭＯＳトランジスタ３と
該第二のＮチャネル型ＭＯＳトランジスタ８の両方によ
り電荷を放電される。該Ｎチャネル型ＭＯＳトランジス
タ３と該第二のＮチャネル型ＭＯＳトランジスタ８が同
じディメンジョンであれば、該浮遊容量側から見たオン
抵抗はＲ×１／２であり、この時の立ち下がり時定数は
τ×１／２に減少する。図２はデータ出力の実線（本発
明の回路）と破線（従来の回路）でこの模様を示してい
る。During this period, the N-channel type M
1 is supplied to the gate of the OS transistor 3, and
The N-channel MOS transistor 3 is also turned on. Accordingly, while the OR circuit 6 is on, the floating capacitor 14 is discharged by both the N-channel MOS transistor 3 and the second N-channel MOS transistor 8. If the N-channel MOS transistor 3 and the second N-channel MOS transistor 8 have the same dimensions, the on-resistance viewed from the floating capacitance side is R × １ ／, and the falling time constant at this time is R × １ ／. Decreases to τ × １ ／. FIG. 2 shows this pattern by a solid line (circuit of the present invention) and a broken line (conventional circuit) of data output.
【００４５】ここで該第二のＰチャネル型ＭＯＳトラン
ジスタ７と該第二のＮチャネル型ＭＯＳトランジスタ８
は上記した如くデータの立ち上がり時と立ち下がり時し
かオンしないから、インピーダンス整端回路で費消され
る平均電力は前記した通り微小であり、ここにおいて本
発明の高速化による消費電力増加を抑圧したＣＭＯＳゲ
ート回路の高速化が果たされる。Here, the second P-channel MOS transistor 7 and the second N-channel MOS transistor 8
As described above, the average power consumed by the impedance trimming circuit is very small as described above because the power is turned on only at the rise and fall of the data as described above. The speed of the gate circuit is increased.
【００４６】即ち、Ｐチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯＳトランジスタのドレイン同士を接続
したＣＭＯＳゲート回路において、新たに第二のＰチャ
ネル型ＭＯＳトランジスタと第二のＮチャネル型ＭＯＳ
トランジスタを付加し、データ出力の立ち下がり変化時
だけ該第二のＮチャネル型ＭＯＳトランジスタをオンに
し、データ出力の立ち上がり変化時だけ該Ｐチャネル型
ＭＯＳトランジスタをオンにするように制御する。That is, in a CMOS gate circuit in which the drains of a P-channel MOS transistor and an N-channel MOS transistor are connected to each other, a second P-channel MOS transistor and a second N-channel MOS transistor are newly added.
A transistor is added, and control is performed such that the second N-channel MOS transistor is turned on only when the data output falls, and the P-channel MOS transistor is turned on only when the data output changes.
【００４７】尚、ＭＯＳトランジスタのオン抵抗はＭＯ
Ｓトランジスタ自体のディメンジョンに反比例するの
で、該第二のＰチャネル型ＭＯＳトランジスタ７と該第
二のＮチャネル型ＭＯＳトランジスタ８のディメンジョ
ンを許容される範囲で大きくすれば図１の構成の応答は
更に高速化される。The ON resistance of the MOS transistor is MO
Since the dimension of the second P-channel MOS transistor 7 and the second N-channel MOS transistor 8 is increased in an allowable range, the response of the configuration of FIG. Speed up.
【００４８】また、図１では付加するＰチャネル型ＭＯ
ＳトランジスタもＮチャネル型ＭＯＳトランジスタも１
個であるものとしたが、当然複数個であってもよく各々
の数が異なっても差し支えない。FIG. 1 shows an additional P-channel type MO.
1 for both S and N channel MOS transistors
Although the number is assumed to be plural, the number may naturally be plural and each number may be different.
【００４９】図３は本発明の高速化の第二の実施の形態
であり、スリー・ステート・ＣＭＯＳゲート回路を高速
化する場合を示している。図３において、１はインバー
タ、２はＰチャネル型ＭＯＳトランジスタ、３はＮチャ
ネル型ＭＯＳトランジスタ、４は遅延インバータ、５は
出力反転の論理積回路、６は出力反転の論理和回路、７
は第二のＰチャネル型ＭＯＳトランジスタ、８は第二の
Ｎチャネル型ＭＯＳトランジスタ、９は三入力の出力反
転の論理積回路、１０は三入力の出力反転の論理和回
路、１４は図３の構成におけるデータ出力端子から後段
を見た時の浮遊容量である。FIG. 3 shows a second embodiment of the high speed operation of the present invention, in which the speed of a three-state CMOS gate circuit is increased. In FIG. 3, 1 is an inverter, 2 is a P-channel MOS transistor, 3 is an N-channel MOS transistor, 4 is a delay inverter, 5 is an AND circuit of output inversion, 6 is an OR circuit of output inversion, and 7
3 is a second P-channel MOS transistor, 8 is a second N-channel MOS transistor, 9 is a logical AND circuit of three-input output inversion, 10 is a logical OR circuit of three-input output inversion, and 14 is a circuit of FIG. This is the stray capacitance when the subsequent stage is viewed from the data output terminal in the configuration.
【００５０】図３の構成は、図１６の構成に該遅延イン
バータ４、該第二のＰチャネル型ＭＯＳトランジスタ
７、該第二のＮチャネル型ＭＯＳトランジスタ８、該三
入力の出力反転の論理積回路９、該三入力の出力反転の
論理和回路１０を付加して高速化を図るものである。The configuration of FIG. 3 differs from the configuration of FIG. 16 in that the logical product of the delay inverter 4, the second P-channel MOS transistor 7, the second N-channel MOS transistor 8, and the inverted output of the three inputs. The circuit 9 and the OR circuit 10 for inverting the output of the three inputs are added to increase the speed.
【００５１】図４は図３の構成の動作を説明する図で制
御信号が０の場合について図示しておりその動作は次の
ようになる。制御信号が０であるから該インバータ１は
常に１を出力している。従ってデータ入力と該インバー
タ１を入力されている該論理積回路５と該論理和回路６
の出力はデータ入力を反転したものになっている。FIG. 4 is a diagram for explaining the operation of the configuration shown in FIG. 3 and shows the case where the control signal is 0. The operation is as follows. Since the control signal is 0, the inverter 1 always outputs 1. Therefore, the logical product circuit 5 and the logical sum circuit 6 to which the data input and the inverter 1 are input are provided.
Is an inverted version of the data input.
【００５２】一方、該遅延インバータ４はデータ入力を
該遅延インバータ４の遅延量だけ遅延、反転させて出力
している。従って、データ入力と該インバータ１の出力
と該遅延インバータ４の出力を供給される該三入力の出
力反転の論理積回路９（図４では３ＮＡＮＤと略記して
いる）の出力は、データ入力の立ち上がりから該遅延イ
ンバータ４の出力の立ち下がりまでの一定期間０にな
る。該三入力の出力反転の論理積回路９の出力は該第二
のＰチャネル型ＭＯＳトランジスタ７のゲートに供給さ
れているので、該第二のＰチャネル型ＭＯＳトランジス
タ７は該三入力の出力反転の論理積回路９の出力が０の
該一定期間だけオンになる。この時、該Ｐチャネル型Ｍ
ＯＳトランジスタ２のゲートにはやはり０が供給されて
いるので、該Ｐチャネル型ＭＯＳトランジスタ２と該第
二のＰチャネル型ＭＯＳトランジスタ７は該三入力の出
力反転の論理積回路９の出力が０の一定期間だけ同時に
オンになる。このため浮遊容量１４側から見たインピー
ダンスが低下して、図３の構成のデータ出力の立ち上が
りの応答は図１６に比較して高速化される。On the other hand, the delay inverter 4 outputs the data input after delaying and inverting the data input by the delay amount of the delay inverter 4. Therefore, the output of the AND circuit 9 (abbreviated as 3NAND in FIG. 4) of the three-input output inversion supplied with the data input, the output of the inverter 1 and the output of the delay inverter 4 is the data input. It becomes 0 for a certain period from the rising to the falling of the output of the delay inverter 4. Since the output of the AND circuit 9 for inverting the output of the three inputs is supplied to the gate of the second P-channel MOS transistor 7, the output of the second P-channel MOS transistor 7 is inverted. Of the AND circuit 9 is turned on for the certain period of time of 0. At this time, the P-channel type M
Since 0 is also supplied to the gate of the OS transistor 2, the P-channel MOS transistor 2 and the second P-channel MOS transistor 7 output 0 from the three-input inverted AND circuit 9. For a certain period of time. As a result, the impedance seen from the floating capacitor 14 side decreases, and the response of the rising edge of the data output of the configuration of FIG. 3 is faster than that of FIG.
【００５３】同様に、データ入力と該インバータ１の出
力と該遅延インバータ４の出力を供給される該三入力の
出力反転の論理和回路１０（図４では３ＮＯＲと略記し
ている）の出力は、データ入力の立ち下がりから該遅延
インバータ４の出力の立ち上がりまでの一定期間だけ１
になる。該三入力の出力反転の論理和回路１０の出力は
該第二のＮチャネル型ＭＯＳトランジスタ８のゲートに
供給されているので、該第二のＮチャネル型ＭＯＳトラ
ンジスタ８は該三入力の出力反転の論理和回路１０の出
力が１の一定期間だけオンになる。この時、該Ｎチャネ
ル型ＭＯＳトランジスタ３のゲートにはやはり１が供給
されているので、該Ｎチャネル型ＭＯＳトランジスタ３
と該第二のＮチャネル型ＭＯＳトランジスタ８は該三入
力の出力反転の論理和回路１０の出力が１の一定期間だ
け同時にオンになる。このため浮遊容量１４側から見た
インピーダンスが低下して、図３の構成のデータ出力の
立ち下がりの応答は図１６に比較して高速化される。Similarly, the output of the three-input inverted OR circuit 10 (abbreviated as 3NOR in FIG. 4) supplied with the data input, the output of the inverter 1 and the output of the delay inverter 4 is , For a fixed period from the falling edge of the data input to the rising edge of the output of the delay inverter 4.
become. Since the output of the OR circuit 10 of the three-input output inversion is supplied to the gate of the second N-channel MOS transistor 8, the second N-channel MOS transistor 8 performs the three-input output inversion. Of the OR circuit 10 is turned on only for a certain period of time. At this time, since 1 is also supplied to the gate of the N-channel MOS transistor 3, the N-channel MOS transistor 3
And the second N-channel type MOS transistor 8 are simultaneously turned on for a certain period of time when the output of the OR circuit 10 for inverting the output of the three inputs is 1. As a result, the impedance seen from the floating capacitor 14 side is reduced, and the response of the falling edge of the data output of the configuration of FIG. 3 is faster than that of FIG.
【００５４】図５は本発明の高速化の第三の実施の形態
で、図３と同様にスリー・ステート・ＣＭＯＳゲート回
路を高速化する場合を示している。図５において１はイ
ンバータ、２はＰチャネル型ＭＯＳトランジスタ、３は
Ｎチャネル型ＭＯＳトランジスタ、５は出力反転の論理
積回路、６は出力反転の論理和回路、７は第二のＰチャ
ネル型ＭＯＳトランジスタ、８は第二のＮチャネル型Ｍ
ＯＳトランジスタ、１１は遅延ノン・インバータ、１２
は論理和回路、１３は論理積回路、１４は図５の構成に
おいて後段を見た時の浮遊容量である。FIG. 5 shows a third embodiment of the present invention, in which the speed of a three-state CMOS gate circuit is increased as in FIG. In FIG. 5, 1 is an inverter, 2 is a P-channel MOS transistor, 3 is an N-channel MOS transistor, 5 is an output inversion AND circuit, 6 is an output inversion OR circuit, and 7 is a second P-channel MOS transistor. The transistor 8 is a second N-channel type M
OS transistor, 11 is a delay non-inverter, 12
Is a logical sum circuit, 13 is a logical product circuit, and 14 is a stray capacitance when the latter stage is viewed in the configuration of FIG.
【００５５】図５の構成は図１６の構成に該遅延ノン・
インバータ１１、該第二のＰチャネル型ＭＯＳトランジ
スタ７、該第二のＮチャネル型ＭＯＳトランジスタ８、
該論理積回路１３、該論理和回路１２を付加して高速化
を図るものである。The configuration of FIG. 5 is different from the configuration of FIG.
An inverter 11, the second P-channel MOS transistor 7, the second N-channel MOS transistor 8,
The logical product circuit 13 and the logical sum circuit 12 are added to increase the speed.
【００５６】図６は図５の構成の動作を説明する図で、
制御信号が０の場合について図示しておりその動作は次
のようになる。制御信号が０であるから該インバータ１
は常に１を出力している。従って該論理積回路５の出力
はデータ入力を反転したものになる。また、該論理和回
路６には制御信号がそのまま供給されているので、該論
理和回路６の出力もまたデータ入力を反転したものにな
る。FIG. 6 is a diagram for explaining the operation of the configuration of FIG.
The case where the control signal is 0 is shown and the operation is as follows. Since the control signal is 0, the inverter 1
Always outputs 1. Therefore, the output of the AND circuit 5 is obtained by inverting the data input. Also, since the control signal is supplied to the OR circuit 6 as it is, the output of the OR circuit 6 is also the inverted data input.
【００５７】従って、該遅延ノン・インバータ１１の出
力と該論理積回路５の出力を供給されている該論理和回
路１２は、データ入力の立ち上がりから該遅延ノン・イ
ンバータ１１の出力の立ち上がりまでの一定期間だけ０
を出力する。該論理和回路１２の出力は該第二のＰチャ
ネル型ＭＯＳトランジスタ７のゲートに供給されている
ので、該第二のＰチャネル型ＭＯＳトランジスタ７はこ
の一定期間だけオンになる。この時該Ｐチャネル型ＭＯ
Ｓトランジスタ２もオンであるので、該Ｐチャネル型Ｍ
ＯＳトランジスタ２と該第二のＰチャネル型ＭＯＳトラ
ンジスタ７は、データ入力の立ち上がりから該遅延ノン
・インバータ１１の出力の立ち上がりのでの一定期間だ
け同時にオンになる。このため、該浮遊容量１４側から
見たインピーダンスが低下して、データ出力の立ち上が
り時の時定数が減少する。Accordingly, the OR circuit 12, which is supplied with the output of the delay non-inverter 11 and the output of the AND circuit 5, operates from the rise of the data input to the rise of the output of the delay non-inverter 11. 0 only for a certain period
Is output. Since the output of the OR circuit 12 is supplied to the gate of the second P-channel MOS transistor 7, the second P-channel MOS transistor 7 is turned on only during this fixed period. At this time, the P-channel type MO
Since the S transistor 2 is also on, the P-channel type M
The OS transistor 2 and the second P-channel MOS transistor 7 are simultaneously turned on for a certain period from the rise of the data input to the rise of the output of the delay non-inverter 11. For this reason, the impedance seen from the floating capacitor 14 side decreases, and the time constant at the time of rising of the data output decreases.
【００５８】同様に、該遅延ノン・インバータ１１の出
力と該出力反転の論理和回路６の出力を供給されている
該論理積回路１３は、データ入力の立ち下がりから該遅
延ノン・インバータ１１の出力の立ち下がりまでの一定
期間だけ１を出力する。該論理積回路１３の出力は該第
二のＮチャネル型ＭＯＳトランジスタ８のゲートに供給
されているので、該第二のＮチャネル型ＭＯＳトランジ
スタ８はこの期間だけオンになる。この時、該Ｎチャネ
ル型ＭＯＳトランジスタ３もオンであるので、該Ｎチャ
ネル型ＭＯＳトランジスタ３と該第二のＮチャネル型Ｍ
ＯＳトランジスタ８は、データ入力の立ち下がりから該
遅延ノン・インバータ１１の出力の立ち下がりまでの一
定期間だけ同時にオンになる。このため該浮遊容量１４
側から見たインピーダンスが低下してデータ出力の立ち
下がり時の時定数が減少する。Similarly, the AND circuit 13 which is supplied with the output of the delay non-inverter 11 and the output of the OR circuit 6 of the output inversion outputs the output of the delay non-inverter 11 from the falling edge of the data input. 1 is output only for a certain period until the output falls. Since the output of the AND circuit 13 is supplied to the gate of the second N-channel MOS transistor 8, the second N-channel MOS transistor 8 is turned on only during this period. At this time, since the N-channel MOS transistor 3 is also on, the N-channel MOS transistor 3 and the second N-channel MOS transistor 3 are turned on.
The OS transistor 8 is simultaneously turned on for a certain period from the fall of the data input to the fall of the output of the delay non-inverter 11. Therefore, the stray capacitance 14
The impedance seen from the side decreases, and the time constant at the time of falling of the data output decreases.
【００５９】上記のように、図５の構成の応答は図１６
の構成に対して高速化される。ところで、図５の構成は
図３の構成に対して変形を加えたものである。従ってス
リー・ステート・ＣＭＯＳゲート回路の高速化について
高速化の手段は単一ではないことが分かる。As described above, the response of the configuration of FIG.
Speedup for the configuration of The configuration of FIG. 5 is obtained by modifying the configuration of FIG. Therefore, it can be understood that there is not a single means for increasing the speed of the three-state CMOS gate circuit.
【００６０】即ち、図５の構成も図３と同様に、Ｐチャ
ネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラン
ジスタのドレイン同士を接続した構成を有するスリー・
ステート・ＣＭＯＳゲート回路において、新たに第二の
Ｐチャネル型ＭＯＳトランジスタと第二のＮチャネル型
ＭＯＳトランジスタを付加し、データ出力の立ち下がり
時だけ該第二のＮチャネル型ＭＯＳトランジスタをオン
にし、データ出力の立ち上がり時だけ該Ｐチャネル型Ｍ
ＯＳトランジスタをオンにするように構成して、消費電
力増加を抑圧しつつＣＭＯＳゲート回路の高速化を果た
している。That is, similarly to FIG. 3, the configuration of FIG. 5 has a configuration in which the drains of the P-channel MOS transistor and the N-channel MOS transistor are connected to each other.
In the state CMOS gate circuit, a second P-channel MOS transistor and a second N-channel MOS transistor are newly added, and the second N-channel MOS transistor is turned on only when the data output falls, Only when the data output rises, the P-channel type M
The configuration is such that the OS transistor is turned on, thereby increasing the speed of the CMOS gate circuit while suppressing an increase in power consumption.
【００６１】次に、図７は本発明の貫通電流阻止の第一
の実施の形態である。２はＰチャネル型ＭＯＳトランジ
スタ、３はＮチャネル型ＭＯＳトランジスタ、１１は遅
延ノンインバータ、５は出力反転の論理積回路、６は出
力反転の論理和回路である。また１４はデータ出力端か
ら後段を見たときの浮遊容量を示す。FIG. 7 shows a first embodiment of the through current blocking according to the present invention. 2 is a P-channel type MOS transistor, 3 is an N-channel type MOS transistor, 11 is a delay non-inverter, 5 is an output inversion logical product circuit, and 6 is an output inversion logical sum circuit. Numeral 14 indicates a stray capacitance when the latter stage is viewed from the data output terminal.
【００６２】図８は図７の構成の動作を説明する図であ
り、その動作は次のようになる。データ入力が１に立ち
上がると、まず該データ入力と該遅延ノンインバータ１
１で遅延した該データ入力との論理和がこの時点で１で
あるから、出力反転の論理和回路６の出力（ＮＯＲの出
力と略記している）は０となる。これによりＮチャネル
型ＭＯＳトランジスタ３がオフとなる。一方、該遅延ノ
ンインバータ１１の出力と該データ入力との論理積によ
り、該遅延ノンインバータ１１の遅延時間に対応した時
点で出力反転の論理積回路５の出力（ＮＡＮＤの出力と
略記している）が０になる。これによりＰチャネル型Ｍ
ＯＳトランジスタ２がオンとなって該ゲート回路の出力
が該データ入力に対応して１となる。FIG. 8 is a diagram for explaining the operation of the configuration of FIG. 7, and the operation is as follows. When the data input rises to 1, the data input and the delay non-inverter 1
Since the logical sum with the data input delayed by 1 is 1 at this point, the output of the inverted OR circuit 6 (abbreviated as NOR output) becomes 0. Thereby, the N-channel MOS transistor 3 is turned off. On the other hand, the logical product of the output of the delay non-inverter 11 and the data input indicates the output of the output inversion logical product circuit 5 at the time corresponding to the delay time of the delay non-inverter 11 (abbreviated as NAND output). ) Becomes 0. Thereby, the P channel type M
The OS transistor 2 is turned on, and the output of the gate circuit becomes 1 corresponding to the data input.
【００６３】次に、データ入力が０になると該論理積回
路５の出力（ＮＡＮＤの出力）が直ちに１となり、該Ｐ
チャネル型ＭＯＳトランジスタ２がオフになる。他方、
データ入力が０になると該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理和回路６の出力
（ＮＯＲの出力）が１になる。これにより該Ｎチャネル
型ＭＯＳトランジスタ３がオンとなって該ゲート回路の
出力が該データ入力に対応して０となる。Next, when the data input becomes 0, the output of the AND circuit 5 (the output of the NAND circuit) immediately becomes 1, and
The channel type MOS transistor 2 is turned off. On the other hand,
When the data input becomes 0, the output of the output OR circuit 6 (the output of the NOR circuit) becomes 1 at the time corresponding to the delay time of the delay non-inverter 11. As a result, the N-channel MOS transistor 3 is turned on, and the output of the gate circuit becomes 0 corresponding to the data input.
【００６４】以上の動作は以下の順になっている。図８
に示す期間Ｂ、Ｃに対応して順に、データ入力の立ち上
がり時には、まず該Ｎチャネル型ＭＯＳトランジスタ３
がオフとなり（期間Ｂ）、次に該遅延ノンインバータ１
１の遅延に対応して該Ｐチャネル型ＭＯＳトランジスタ
２がオンとなる（期間Ｃ）。The above operation is in the following order. FIG.
When the data input rises in order in correspondence with periods B and C shown in FIG.
Is turned off (period B), and then the delay non-inverter 1
The P-channel MOS transistor 2 is turned on in response to the delay of 1 (period C).
【００６５】データ入力の立ち下がり時には図８に示す
期間Ｄ、Ａに対応して順に、まず該Ｐチャネル型ＭＯＳ
トランジスタ２がオフになり（期間Ｄ）、次に該遅延に
対応して該Ｎチャネル型ＭＯＳトランジスタ３がオンと
なる（期間Ａ）。At the time of falling of the data input, the P-channel MOS is first turned on in order corresponding to the periods D and A shown in FIG.
The transistor 2 is turned off (period D), and the N-channel MOS transistor 3 is turned on in response to the delay (period A).
【００６６】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。That is, during the change period of the data input based on the delay time of the delay non-inverter 11, both the P-channel MOS transistor 2 and the N-channel MOS transistor 3 are turned off so as to pass through. Blocking current.
【００６７】図９は本発明の貫通電流阻止の第二の実施
の形態であり、図１６のスリー・ステート・ＣＭＯＳゲ
ート回路の貫通電流阻止を行う場合を示している。１は
インバータ、２はＰチャネル型ＭＯＳトランジスタ、３
はＮチャネル型ＭＯＳトランジスタ、１１は遅延ノンイ
ンバータ、５は出力反転の論理積回路、６は出力反転の
論理和回路、１４はデータ出力端から後段を見たときの
浮遊容量を示す。FIG. 9 shows a second embodiment of the through current blocking according to the present invention, in which the through current blocking of the three-state CMOS gate circuit of FIG. 16 is performed. 1 is an inverter, 2 is a P-channel MOS transistor, 3
Denotes an N-channel type MOS transistor, 11 denotes a delay non-inverter, 5 denotes an output inversion AND circuit, 6 denotes an output inversion OR circuit, and 14 denotes a stray capacitance when a subsequent stage is viewed from the data output terminal.
【００６８】図１０は図９の構成の動作を説明する図で
制御信号が０の場合について図示しており、その動作は
図８の場合と同様に次のようになる。制御信号が０であ
るから該インバータ１は常に１を出力し、該論理積回路
５の出力はデータ入力を反転したものになる。また、該
論理和回路６にも制御信号が供給され、制御信号が０で
あるから該論理和回路６の出力もデータ入力を反転した
ものになる。FIG. 10 is a diagram for explaining the operation of the configuration of FIG. 9 and illustrates the case where the control signal is 0. The operation is as follows, as in the case of FIG. Since the control signal is 0, the inverter 1 always outputs 1, and the output of the AND circuit 5 is obtained by inverting the data input. The control signal is also supplied to the OR circuit 6, and since the control signal is 0, the output of the OR circuit 6 is also the inverted data input.
【００６９】データ入力が１に立ち上がると該データ入
力と該遅延ノンインバータ１１で遅延した該データ入力
との論理和が１であるから、出力反転の論理和回路６の
出力（３ＮＯＲの出力と略記している）は０となる。こ
れによりＮチャネル型ＭＯＳトランジスタ３がオフとな
る。一方、該遅延ノンインバータ１１の出力と該データ
入力との論理積により、該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理積回路５の出力
（３ＮＡＮＤの出力と略記している）が０になる。これ
によりＰチャネル型ＭＯＳトランジスタ２がオンとなっ
て該ゲート回路の出力が該データ入力に対応して１とな
る。When the data input rises to 1, the logical sum of the data input and the data input delayed by the delay non-inverter 11 is 1, so that the output of the output OR circuit 6 (the output of 3NOR) is obtained. Is 0). Thereby, the N-channel MOS transistor 3 is turned off. On the other hand, the logical product of the output of the delay non-inverter 11 and the data input indicates the output of the AND circuit 5 whose output is inverted at the time corresponding to the delay time of the delay non-inverter 11 (abbreviated as the output of 3NAND). ) Becomes 0. As a result, the P-channel MOS transistor 2 is turned on, and the output of the gate circuit becomes 1 corresponding to the data input.
【００７０】次に、データ入力が０になると該論理積回
路５の出力（３ＮＡＮＤの出力）が直ちに１となり、該
Ｐチャネル型ＭＯＳトランジスタ２がオフになる。他
方、データ入力が０になると該遅延ノンインバータ１１
の遅延時間に対応した時点で出力反転の論理和回路６の
出力（３ＮＯＲの出力）が１になる。これにより該Ｎチ
ャネル型ＭＯＳトランジスタ３がオンとなって該ゲート
回路の出力が該データ入力に対応して０となる。Next, when the data input becomes 0, the output of the AND circuit 5 (the output of 3NAND) immediately becomes 1, and the P-channel MOS transistor 2 is turned off. On the other hand, when the data input becomes 0, the delay non-inverter 11
At the time corresponding to the delay time of (1), the output of the output OR circuit 6 (the output of 3NOR) becomes 1. As a result, the N-channel MOS transistor 3 is turned on, and the output of the gate circuit becomes 0 corresponding to the data input.
【００７１】以上の動作は以下の順になっている。図１
０に示す期間Ｂ、Ｃに対応して順に、データ入力の立ち
上がり時には、まず該Ｎチャネル型ＭＯＳトランジスタ
３がオフとなり（期間Ｂ）、次に該遅延ノンインバータ
１１の遅延に対応して該Ｐチャネル型ＭＯＳトランジス
タ２がオンとなる（期間Ｃ）。The above operation is in the following order. FIG.
0, the N-channel MOS transistor 3 is turned off (period B) at the time of rising of the data input in order in response to the periods B and C shown in FIG. The channel type MOS transistor 2 is turned on (period C).
【００７２】データ入力の立ち下がり時には図１０の期
間Ｄ、Ａに対応して順に、まず該Ｐチャネル型ＭＯＳト
ランジスタ２がオフになり（期間Ｄ）、次に該遅延に対
応して該Ｎチャネル型ＭＯＳトランジスタ３がオンとな
る（期間Ａ）。When the data input falls, the P-channel MOS transistor 2 is turned off (period D) in order corresponding to periods D and A in FIG. 10, and then the N-channel MOS transistor 2 is turned off in response to the delay. The type MOS transistor 3 is turned on (period A).
【００７３】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。That is, during the change period of the data input based on the delay time of the delay non-inverter 11, both the P-channel type MOS transistor 2 and the N-channel type MOS transistor 3 are turned off so as to pass through. Blocking current.
【００７４】次に、図１１に本発明の高速化と貫通電流
阻止の並行実施の形態を示す。図１１において１はイン
バータ、２はＰチャネル型ＭＯＳトランジスタ、３はＮ
チャネル型ＭＯＳトランジスタ、４は遅延インバータ、
５は出力反転の論理積回路、６は出力反転の論理和回
路、７は第二のＰチャネル型ＭＯＳトランジスタ、８は
第二のＮチャネル型ＭＯＳトランジスタ、９は三入力の
出力反転の論理積回路、１１は遅延ノンインバータ、１
０は三入力の出力反転の論理和回路、１４は図１１の構
成におけるデータ出力端子から後段を見た時の浮遊容量
である。Next, FIG. 11 shows a parallel embodiment of the present invention for increasing the speed and preventing the through current. In FIG. 11, 1 is an inverter, 2 is a P-channel MOS transistor, and 3 is N
Channel type MOS transistor, 4 is a delay inverter,
5 is an output inversion AND circuit, 6 is an output inversion OR circuit, 7 is a second P-channel MOS transistor, 8 is a second N-channel MOS transistor, and 9 is a three-input AND output inversion. Circuit, 11 is a delay non-inverter, 1
Numeral 0 denotes a logical OR circuit for inverting the output of three inputs, and numeral 14 denotes a stray capacitance when the subsequent stage is viewed from the data output terminal in the configuration of FIG.
【００７５】図１１の構成は、前記図３の本発明の高速
化の第二の実施の形態を基にして、更に該遅延ノンイン
バータ１１を付加し、高速化並びに貫通電流阻止とを同
時に図るものである。The configuration shown in FIG. 11 is based on the second embodiment of the high-speed operation of the present invention shown in FIG. 3, and the delay non-inverter 11 is further added to simultaneously increase the operation speed and prevent the through current. Things.
【００７６】図１２は図１１の構成の動作を説明する図
で、制御信号が０の場合について図示しているが、まず
本発明の高速化の動作を主要に説明する。まずデータ出
力の立ち上がりの場合は、データ入力が１に立ち上がる
と制御信号が０であるから該インバータ１は１を出力し
ており、データ入力と該インバータ１の出力を入力され
ている該論理積回路５と該論理和回路６の出力はデータ
入力を反転したものになっている。FIG. 12 is a diagram for explaining the operation of the configuration shown in FIG. 11, and shows the case where the control signal is 0. First, the operation for speeding up the present invention will be mainly described. First, when the data output rises, the inverter 1 outputs 1 because the control signal is 0 when the data input rises to 1. The logical product of the data input and the output of the inverter 1 is input. The outputs of the circuit 5 and the OR circuit 6 are obtained by inverting the data input.
【００７７】一方、該遅延インバータ４はデータ入力を
該遅延ノンインバータ１１で遅延させ、更に該遅延イン
バータ４の遅延量だけ遅延、反転させて出力している。
従って、データ入力と該インバータ１の出力と該遅延イ
ンバータ４の出力を供給される該三入力の出力反転の論
理積回路９（図１２では３ＮＡＮＤ９出力と略記してい
る）の出力は、該遅延ノンインバータ１１の立ち上がり
から該遅延インバータ４の出力の立ち下がりまでの一定
期間０になる。該三入力の出力反転の論理積回路９の出
力は該第二のＰチャネル型ＭＯＳトランジスタ７のゲー
トに供給されているので、該第二のＰチャネル型ＭＯＳ
トランジスタ７は該三入力の出力反転の論理積回路９の
出力が０の該一定期間オンになる。この時、該Ｐチャネ
ル型ＭＯＳトランジスタ２のゲートにはやはり０が供給
されているので、該Ｐチャネル型ＭＯＳトランジスタ２
と該第二のＰチャネル型ＭＯＳトランジスタ７は該三入
力の出力反転の論理積回路９の出力０の該一定期間（図
１２に示す期間Ｅ）同時にオンになる。On the other hand, the delay inverter 4 delays the data input by the delay non-inverter 11, and further delays and inverts the data input by the delay amount of the delay inverter 4 and outputs the delayed data.
Accordingly, the output of the AND circuit 9 (in FIG. 12, abbreviated as 3NAND9 output) of the three-input output inversion supplied with the data input, the output of the inverter 1 and the output of the delay inverter 4 is the delay signal. It becomes 0 for a certain period from the rise of the non-inverter 11 to the fall of the output of the delay inverter 4. Since the output of the AND circuit 9 for inverting the output of the three inputs is supplied to the gate of the second P-channel MOS transistor 7, the output of the second P-channel MOS transistor 7 is
The transistor 7 is turned on for the fixed period when the output of the AND circuit 9 for inverting the three inputs is zero. At this time, since 0 is also supplied to the gate of the P-channel MOS transistor 2, the P-channel MOS transistor 2
And the second P-channel type MOS transistor 7 are simultaneously turned on for a predetermined period (period E shown in FIG. 12) of the output 0 of the AND circuit 9 of the output inversion of the three inputs.
【００７８】このため浮遊容量１４側から見たインピー
ダンスが低下してデータ出力の立ち上がり応答が図１６
に比較して高速化され、本発明の高速化が果たされる。
一方、データ出力の立ち下がりの場合は同様に、データ
入力が０に立ち下がると該遅延ノンインバータ１１の出
力と該遅延インバータ４の出力を供給される該三入力の
出力反転の論理和回路１０の出力（図１２では３ＮＯＲ
１０出力と略記している）は、該遅延ノンインバータ１
１出力の立ち下がりから該遅延インバータ４の出力の立
ち上がりまでの一定期間１になる。該三入力の出力反転
の論理和回路１０の出力は該第二のＮチャネル型ＭＯＳ
トランジスタ８のゲートに供給されているので、該第二
のＮチャネル型ＭＯＳトランジスタ８は該三入力の出力
反転の論理和回路１０の出力が１の該一定期間オンにな
る。この時、該Ｎチャネル型ＭＯＳトランジスタ３のゲ
ートにもやはり１が供給されているので、該Ｎチャネル
型ＭＯＳトランジスタ３と該第二のＮチャネル型ＭＯＳ
トランジスタ８とは該三入力の出力反転の論理和回路１
０の出力が１の該一定期間（図１２に示す期間Ｆ）同時
にオンになる。このため浮遊容量１４側から見たインピ
ーダンスが低下して、データ出力の立ち下がりの応答は
図１６に比較して高速化され、本発明の高速化が果たさ
れる。As a result, the impedance seen from the side of the stray capacitance 14 decreases, and the rising response of the data output is reduced as shown in FIG.
And the speeding up of the present invention is achieved.
On the other hand, in the case of the falling of the data output, similarly, when the data input falls to 0, the output of the delay non-inverter 11 and the output of the delay inverter 4 are supplied with the inverted OR circuit 10 of the three inputs. Output (3 NOR in FIG. 12)
10 output) is the delay non-inverter 1
It becomes 1 for a certain period from the fall of one output to the rise of the output of the delay inverter 4. The output of the OR circuit 10 for inverting the output of the three inputs is the second N-channel type MOS.
Since the second N-channel MOS transistor 8 is supplied to the gate of the transistor 8, the output of the OR circuit 10 of the three-input output inversion is ON for the certain period of time. At this time, since 1 is also supplied to the gate of the N-channel MOS transistor 3, the N-channel MOS transistor 3 and the second N-channel MOS transistor 3
The transistor 8 is a logical OR circuit 1 for inverting the output of the three inputs.
The output of 0 is turned on at the same time as the constant period of 1 (period F shown in FIG. 12). Therefore, the impedance seen from the floating capacitor 14 side is reduced, and the response of the falling edge of the data output is speeded up as compared with FIG. 16, and the speeding up of the present invention is achieved.
【００７９】次に図１２により、図１１の該Ｐチャネル
型ＭＯＳトランジスタ２と該Ｎチャネル型ＭＯＳトラン
ジスタ３とで構成されるインバータゲートにおける、本
発明の貫通電流の阻止作用について主要に説明する。Referring to FIG. 12, the function of preventing the through current of the present invention in the inverter gate composed of P-channel MOS transistor 2 and N-channel MOS transistor 3 in FIG. 11 will be mainly described.
【００８０】データ入力が１に立ち上がると該データ入
力と該遅延ノンインバータ１１で遅延した該データ入力
との論理和が１であるから、出力反転の論理和回路６の
出力（３ＮＯＲ出力と略記している）は０となる。これ
によりＮチャネル型ＭＯＳトランジスタ３がオフとな
る。一方、該遅延ノンインバータ１１の出力と該データ
入力との論理積により、該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理積回路５の出力
（３ＮＡＮＤ出力と略記している）が０になる。これに
よりＰチャネル型ＭＯＳトランジスタ２がオンとなって
該ゲート回路の出力が該データ入力に対応して１とな
る。When the data input rises to 1, the logical sum of the data input and the data input delayed by the delay non-inverter 11 is 1, so the output of the inverted OR circuit 6 (abbreviated as 3NOR output). Is 0. Thereby, the N-channel MOS transistor 3 is turned off. On the other hand, the logical product of the output of the delay non-inverter 11 and the data input indicates the output of the AND circuit 5 whose output is inverted at the time corresponding to the delay time of the delay non-inverter 11 (abbreviated as 3NAND output). Becomes 0. As a result, the P-channel MOS transistor 2 is turned on, and the output of the gate circuit becomes 1 corresponding to the data input.
【００８１】次に、データ入力が０になると該論理積回
路５の出力（３ＮＡＮＤ出力）が直ちに１となり、該Ｐ
チャネル型ＭＯＳトランジスタ２がオフになる。他方、
データ入力が０になると該遅延ノンインバータ１１の遅
延時間に対応した時点で出力反転の論理和回路６の出力
（３ＮＯＲ出力）が１になる。これにより該Ｎチャネル
型ＭＯＳトランジスタ３がオンとなって該ゲート回路の
出力が該データ入力に対応して０となる。Next, when the data input becomes 0, the output (3 NAND output) of the AND circuit 5 becomes 1 immediately,
The channel type MOS transistor 2 is turned off. On the other hand,
When the data input becomes 0, the output (3NOR output) of the output inversion OR circuit 6 becomes 1 at the time corresponding to the delay time of the delay non-inverter 11. As a result, the N-channel MOS transistor 3 is turned on, and the output of the gate circuit becomes 0 corresponding to the data input.
【００８２】以上の動作は以下の順になっている。図１
２に示す期間Ｂ、Ｃに対応して順にデータ入力の立ち上
がり時にまず該Ｎチャネル型ＭＯＳトランジスタ３がオ
フとなり（期間Ｂ）、次に該遅延ノンインバータ１１の
遅延に対応して該Ｐチャネル型ＭＯＳトランジスタ２が
オンとなる（期間Ｃ）。The above operation is in the following order. FIG.
In response to periods B and C shown in FIG. 2, the N-channel MOS transistor 3 is first turned off at the time of rising of data input (period B), and then the P-channel MOS transistor 3 is responded to the delay of the delay non-inverter 11. The MOS transistor 2 is turned on (period C).
【００８３】データ入力の立ち下がり時には図１０に示
す期間Ｄ、Ａに対応して順にまず該Ｐチャネル型ＭＯＳ
トランジスタ２がオフになり（期間Ｄ）、次に該遅延に
対応して該Ｎチャネル型ＭＯＳトランジスタ３がオンと
なる（期間Ａ）。At the time of falling of the data input, the P-channel type MOS transistor is first turned on in order corresponding to the periods D and A shown in FIG.
The transistor 2 is turned off (period D), and the N-channel MOS transistor 3 is turned on in response to the delay (period A).
【００８４】即ち、該遅延ノンインバータ１１の遅延時
間を基にしたデータ入力の変化期間に、該Ｐチャネル型
ＭＯＳトランジスタ２および該Ｎチャネル型ＭＯＳトラ
ンジスタ３の双方をオフに遷移させるようにして貫通電
流を阻止している。That is, during the change period of the data input based on the delay time of the delay non-inverter 11, both the P-channel type MOS transistor 2 and the N-channel type MOS transistor 3 are turned off so as to pass through. Blocking current.
【００８５】以上、図１１においては前記図３の本発明
の高速化の第二の実施の形態と、前記図９の本発明の貫
通電流阻止の第二の実施の形態とを並行して実施する場
合を示したが、上記例の如く本発明の高速化と貫通電流
阻止の実施の形態とは独立にまたは並行して実施するこ
とが出来、かつ実施に伴って各々の効果を独立にまたは
並行して発揮出来ることが明らかである。As described above, in FIG. 11, the second embodiment of the speed-up of the present invention shown in FIG. 3 and the second embodiment of the through current blocking of the present invention shown in FIG. 9 are implemented in parallel. However, as shown in the above example, the speed-up and the through current blocking embodiments of the present invention can be implemented independently or in parallel, and each effect can be achieved independently or in conjunction with the implementation. It is clear that they can be performed in parallel.
【００８６】[0086]
【発明の効果】以上詳述した如く本発明によれば、通常
のＣＭＯＳゲート回路の製造プロセスを変更することな
く消費電力の増加を抑圧しながら容量性負荷依存性を低
減し、かつ、貫通電流を阻止したＣＭＯＳゲート回路を
提供することが出来るから、構成装置の高速化と安定化
に顕著な効果を奏する。As described above in detail, according to the present invention, it is possible to reduce the dependency on the capacitive load while suppressing the increase in power consumption without changing the manufacturing process of a normal CMOS gate circuit, and to reduce the through current. Therefore, it is possible to provide a CMOS gate circuit in which the above-mentioned problems are prevented, so that a remarkable effect is attained for speeding up and stabilizing the constituent devices.
【図１】本発明の高速化の第一の実施の形態である。FIG. 1 shows a first embodiment of a high-speed operation according to the present invention.
【図２】図１の構成の動作を説明する図である。FIG. 2 is a diagram illustrating the operation of the configuration of FIG.
【図３】本発明の高速化の第二の実施の形態である。FIG. 3 is a second embodiment of the speed-up of the present invention.
【図４】図３の構成の動作を説明する図である。FIG. 4 is a diagram illustrating the operation of the configuration of FIG. 3;
【図５】本発明の高速化の第三の実施の形態である。FIG. 5 is a third embodiment of the speed-up of the present invention.
【図６】図５の構成の動作を説明する図である。6 is a diagram for explaining the operation of the configuration of FIG. 5;
【図７】本発明の貫通電流阻止の第一の実施の形態であ
る。FIG. 7 is a first embodiment of the through current blocking of the present invention.
【図８】図７の構成の動作を説明する図である。FIG. 8 is a diagram illustrating the operation of the configuration of FIG. 7;
【図９】本発明の貫通電流阻止の第二の実施の形態であ
る。FIG. 9 shows a second embodiment of the through current blocking according to the present invention.
【図１０】図９の構成の動作を説明する図である。。FIG. 10 is a diagram for explaining the operation of the configuration of FIG. 9; .
【図１１】本発明の高速化と貫通電流阻止の並行実施の
形態である。FIG. 11 is a parallel embodiment of speeding-up and blocking of a through current according to the present invention.
【図１２】図１１の構成の動作を説明する図である。FIG. 12 is a diagram for explaining the operation of the configuration of FIG. 11;
【図１３】従来のＣＭＯＳゲート回路である。FIG. 13 shows a conventional CMOS gate circuit.
【図１４】図１３の構成の真理値表である。FIG. 14 is a truth table of the configuration of FIG. 13;
【図１５】図１３の構成の動作を説明する図である。FIG. 15 is a diagram illustrating the operation of the configuration of FIG.
【図１６】従来のスリー・ステート・ＣＭＯＳゲート回
路である。FIG. 16 shows a conventional three-state CMOS gate circuit.
【図１７】図１６の構成の真理値表である。FIG. 17 is a truth table of the configuration of FIG. 16;
【図１８】図１６の構成の動作を説明する図である。18 is a diagram illustrating the operation of the configuration in FIG.
【図１９】ゲート入力電圧と閾値電圧を説明する図であ
る。FIG. 19 is a diagram illustrating a gate input voltage and a threshold voltage.
【図２０】図１９における回路の動作状態表である。FIG. 20 is an operation state table of the circuit in FIG. 19;
１ インバータ ２ Ｐチャネル型ＭＯＳトランジスタ ３ Ｎチャネル型ＭＯＳトランジスタ ４ 遅延インバータ ５ 出力反転の論理積回路 ６ 出力反転の論理和回路 ７ 第二のＰチャネル型ＭＯＳトランジスタ ８ 第二のＮチャネル型ＭＯＳトランジスタ ９ ３入力の出力反転の論理積回路 １０ ３入力の出力反転の論理和回路 １１ 遅延ノン・インバータ １２ 論理和回路 １３ 論理積回路 １４ 浮遊容量 DESCRIPTION OF SYMBOLS 1 Inverter 2 P-channel type MOS transistor 3 N-channel type MOS transistor 4 Delay inverter 5 AND circuit of output inversion 6 OR circuit of output inversion 7 Second P-channel type MOS transistor 8 Second N-channel type MOS transistor 9 AND circuit for inverting output of 3 inputs 10 OR circuit for inverting output of 3 inputs 11 Delayed non-inverter 12 OR circuit 13 AND circuit 14 Floating capacitance
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀江 昌幸 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 諏訪 進 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Masayuki Horie 2-3-9 Shin-Yokohama, Kohoku-ku, Yokohama, Kanagawa Prefecture In-house Fujitsu Digital Technology Co., Ltd. (72) Susumu Suwa, 2-chome Shin-Yokohama, Kohoku-ku, Yokohama, Kanagawa No.3-9 Fujitsu Digital Technology Stock Company In-house
Claims (5)
と第一のＮチャネル型ＭＯＳトランジスタのドレイン同
士を接続した構成を有するＣＭＯＳゲート回路におい
て、 第二のＰチャネル型ＭＯＳトランジスタと第二のＮチャ
ネル型ＭＯＳトランジスタを付加し、該第二のＰチャネ
ル型ＭＯＳトランジスタと該第二のＮチャネル型ＭＯＳ
トランジスタのドレイン同士を接続し、該接続点を該第
一のＰチャネル型ＭＯＳトランジスタと第一のＮチャネ
ル型ＭＯＳトランジスタのドレイン同士の接続点に接続
し、 該第二のＰチャネル型ＭＯＳトランジスタは該ＣＭＯＳ
ゲート回路のデータ出力の立ち上がり開始から所定の時
間オンにし、 該第二のＮチャネル型ＭＯＳトランジスタは該ＣＭＯＳ
ゲート回路のデータ出力の立ち下がり開始から所定の時
間オンにする構成を備えることを特徴とするＣＭＯＳゲ
ート回路。1. A CMOS gate circuit having a configuration in which drains of a first P-channel MOS transistor and a first N-channel MOS transistor are connected to each other, wherein a second P-channel MOS transistor and a second N-channel MOS transistor are connected. A second P-channel MOS transistor and a second N-channel MOS transistor.
The drains of the transistors are connected to each other, and the connection point is connected to the connection point between the drains of the first P-channel MOS transistor and the first N-channel MOS transistor. The CMOS
The second N-channel MOS transistor is turned on for a predetermined time from the start of the rise of the data output of the gate circuit,
A CMOS gate circuit comprising a configuration in which the gate circuit is turned on for a predetermined time from the start of falling of the data output of the gate circuit.
一のインバータと、第一のＰチャネル型ＭＯＳトランジ
スタと第一のＮチャネル型ＭＯＳトランジスタのドレイ
ン同士を接続してなり、該第一のインバータの出力を受
ける第二のインバータとを備えるＣＭＯＳゲート回路に
おいて、 該データ入力を遅延させて反転する遅延インバータと、
該データ入力と該遅延インバータの出力を受ける出力反
転の論理積回路と、該データ入力と該遅延インバータの
出力を受ける出力反転の論理和回路と、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレインの接続点にドレ
インを接続され、該出力反転の論理積回路の出力をゲー
トに受ける第二のＰチャネル型ＭＯＳトランジスタと、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレインの接続点にドレ
インを接続され、該出力反転の論理和回路の出力をゲー
トに受ける第二のＮチャネル型ＭＯＳトランジスタとを
備えることを特徴とするＣＭＯＳゲート回路。A first inverter for receiving the data input and inverting and outputting the data, and a drain of the first P-channel MOS transistor and a drain of the first N-channel MOS transistor connected to each other; A second inverter receiving the output of the inverter of claim 1, a delay inverter for delaying and inverting the data input;
An output inverting AND circuit for receiving the data input and the output of the delay inverter, an output inverting OR circuit for receiving the data input and the output of the delay inverter, A second P-channel MOS transistor having a drain connected to a connection point of a drain of the N-channel MOS transistor and receiving an output of the AND circuit of the output inversion at a gate; A second N-channel MOS transistor having a drain connected to a connection point of the drain of the first N-channel MOS transistor and having a gate receiving the output of the output inversion OR circuit; circuit.
のインバータと、データ入力と該第一のインバータの出
力を受ける第一の出力反転の論理積回路と、データ入力
と制御信号を受ける第一の出力反転の論理和回路と、第
一のＰチャネル型ＭＯＳトランジスタと第一のＮチャネ
ル型ＭＯＳトランジスタのドレイン同士を接続してな
り、該第一の出力反転の論理積回路の出力を該第一のＰ
チャネル型ＭＯＳトランジスタが受け、該第一の出力反
転の論理和回路の出力を該第一のＮチャネル型ＭＯＳト
ランジスタが受ける第二のインバータとを備えるゲート
回路において、 データ入力を反転、遅延させる遅延インバータと、デー
タ入力と該遅延インバータの出力と該第一のインバータ
の出力を受ける第二の出力反転の論理積回路と、データ
入力と制御信号と該遅延インバータの出力を受ける第二
の出力反転の論理和回路と、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該第二の出力反転の論理積回路の
出力をゲートに受ける第二のＰチャネル型ＭＯＳトラン
ジスタと、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該第二の出力反転の論理和回路の
出力をゲートに受ける第二のＮチャネル型ＭＯＳトラン
ジスタとを備えることを特徴とするＣＭＯＳゲート回
路。3. A first inverter for receiving and inverting and outputting a control signal, a logical product circuit of a first output inversion receiving a data input and an output of the first inverter, and a data input and a control signal. A first output inversion OR circuit, and the drains of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other. To the first P
A second inverter receiving the channel type MOS transistor and receiving the output of the first output inversion OR circuit by the first N-channel type MOS transistor; An inverter, an AND circuit for receiving a data input, an output of the delay inverter, and an output of the first inverter, and a second output inversion receiving a data input, a control signal, and an output of the delay inverter And a drain connected to a connection point between the drains of the first P-channel MOS transistor and the first N-channel MOS transistor, and gate the output of the second output inverted AND circuit. A second P-channel MOS transistor, a first P-channel MOS transistor and a first N-channel MOS Is a drain connected to the connection point of the drains of transistors, CMOS gate circuit, characterized in that it comprises a second N-channel type MOS transistor for receiving an output of the OR circuit of the second output inversion gate.
のインバータと、データ入力と該第一のインバータの出
力を受ける出力反転の論理積回路と、データ入力と制御
信号を受ける出力反転の論理和回路と、第一のＰチャネ
ル型ＭＯＳトランジスタと第一のＮチャネル型ＭＯＳト
ランジスタのドレイン同士を接続してなり、該第一の出
力反転の論理積回路の出力を該第一のＰチャネル型ＭＯ
Ｓトランジスタが受け、該第一の出力反転の論理和回路
の出力を該第一のＮチャネル型ＭＯＳトランジスタが受
ける第二のインバータとを備えるＣＭＯＳゲート回路に
おいて、 データ入力を遅延させる遅延ノン・インバータと、該遅
延ノン・インバータの出力と該出力反転の論理積回路の
出力を受ける論理和回路と、該遅延ノン・インバータ出
力と該出力反転論理和回路の出力を受ける論理積回路
と、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該論理和回路の出力をゲートに受
ける第二のＰチャネル型ＭＯＳトランジスタと、 該第一のＰチャネル型ＭＯＳトランジスタと第一のＮチ
ャネル型ＭＯＳトランジスタのドレイン同士の接続点に
ドレインを接続され、該論理積回路の出力をゲートに受
ける第二のＮチャネル型ＭＯＳトランジスタとを備える
ことを特徴とするＣＭＯＳゲート回路。4. A first inverter for receiving and inverting and outputting a control signal, an AND circuit for inverting output receiving a data input and an output of the first inverter, and an output inverting receiving a data input and a control signal. And the drains of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, and the output of the AND circuit of the first output inversion is connected to the first P-channel MOS transistor. Channel type MO
A non-inverter for delaying data input in a CMOS gate circuit comprising: a second inverter receiving an S transistor and receiving the output of the first output inverted OR circuit by the first N-channel MOS transistor An OR circuit receiving an output of the delay non-inverter and an output of the AND circuit of the output inversion, an AND circuit receiving the output of the delay non-inverter and the output of the output inversion OR circuit, A second P-channel MOS transistor having a drain connected to a connection point between the drains of the one P-channel MOS transistor and the first N-channel MOS transistor and receiving an output of the OR circuit at a gate; A drain is connected to a connection point between the drains of one P-channel MOS transistor and the first N-channel MOS transistor. Are continued, CMOS gate circuit, characterized in that it comprises a second N-channel type MOS transistor for receiving an output of the logical product circuit to the gate.
ートと、データ入力と該遅延ゲートの出力を受ける出力
反転の論理積回路と、データ入力と該遅延ゲートの出力
を受ける出力反転の論理和回路と、Ｐチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタのドレ
イン同士を接続してなるインバータとを備えるＣＭＯＳ
ゲート回路であって、 該出力反転の論理積回路の出力を該Ｐチャネル型ＭＯＳ
トランジスタのゲートに受け、該出力反転の論理和回路
の出力を該Ｎチャネル型ＭＯＳトランジスタのゲートに
受けるよう構成して、該遅延ゲートの遅延時間に対応す
る期間は該Ｐチャネル型ＭＯＳトランジスタと該Ｎチャ
ネル型ＭＯＳトランジスタの両該トランジスタを非活性
とすることを特徴とするＣＭＯＳゲート回路。5. A delay gate for delaying and outputting a data input, an AND circuit of an output inversion receiving the data input and the output of the delay gate, and a logical sum of an output inversion receiving the data input and the output of the delay gate Circuit and P-channel MOS
CMOS including transistor and inverter formed by connecting drains of N-channel MOS transistors
A gate circuit, wherein the output of the AND circuit of the output inversion is a P-channel MOS
The output of the OR circuit of the output inversion is received at the gate of the N-channel MOS transistor, and the period corresponding to the delay time of the delay gate is the same as that of the P-channel MOS transistor. A CMOS gate circuit wherein both of the N-channel MOS transistors are deactivated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10145846A JPH11243332A (en) | 1997-12-24 | 1998-05-27 | Cmos gate circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35462097 | 1997-12-24 | ||
| JP9-354620 | 1997-12-24 | ||
| JP10145846A JPH11243332A (en) | 1997-12-24 | 1998-05-27 | Cmos gate circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243332A true JPH11243332A (en) | 1999-09-07 |
Family
ID=26476864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10145846A Withdrawn JPH11243332A (en) | 1997-12-24 | 1998-05-27 | Cmos gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243332A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012060764A (en) * | 2010-09-08 | 2012-03-22 | Seiko Instruments Inc | Charge and discharge control circuit, and battery device |
| JP2017028370A (en) * | 2015-07-16 | 2017-02-02 | ローム株式会社 | Driver circuit and digital amplifier having the same |
-
1998
- 1998-05-27 JP JP10145846A patent/JPH11243332A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012060764A (en) * | 2010-09-08 | 2012-03-22 | Seiko Instruments Inc | Charge and discharge control circuit, and battery device |
| JP2017028370A (en) * | 2015-07-16 | 2017-02-02 | ローム株式会社 | Driver circuit and digital amplifier having the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5073726A (en) | Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit | |
| US7521978B2 (en) | Clock driver | |
| KR100197188B1 (en) | Voltage level converting circuit | |
| KR20040098566A (en) | Level shift circuit | |
| US6600340B2 (en) | Noise tolerant wide-fanin domino circuits | |
| US20040085092A1 (en) | Level shifter | |
| KR100323792B1 (en) | Mos transistor output circuit | |
| US5508639A (en) | CMOS clock drivers with inductive coupling | |
| JPH0389624A (en) | Semiconductor integrated circuit | |
| US6798238B2 (en) | Semiconductor integrated circuit | |
| JPH11243332A (en) | Cmos gate circuit | |
| US11271549B2 (en) | Semiconductor device for controlling voltage at an input node of a circuit during a low power mode | |
| US7394294B2 (en) | Complementary pass-transistor logic circuit and semiconductor device | |
| US6859071B2 (en) | Pseudofooter circuit for dynamic CMOS (Complementary metal-oxide-semiconductor) logic | |
| JP3125764B2 (en) | Logic circuit | |
| JP2767909B2 (en) | Output buffer circuit | |
| JPH05110419A (en) | Cmos inverter circuit | |
| JPH09214324A (en) | Cmos logic circuit | |
| JPH07142968A (en) | Semiconductor integrated circuit | |
| JPH0766711A (en) | Output circuit | |
| JP3022812B2 (en) | Output buffer circuit | |
| JPH0332113A (en) | Semiconductor integrated circuit | |
| JPH0677805A (en) | Output buffer circuit | |
| JP3226535B2 (en) | Output buffer circuit | |
| KR100485691B1 (en) | Conflict prevention method of synchronous data bus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |