JPH11239193A - Clock synchronization communication equipment - Google Patents
Clock synchronization communication equipmentInfo
- Publication number
- JPH11239193A JPH11239193A JP10041713A JP4171398A JPH11239193A JP H11239193 A JPH11239193 A JP H11239193A JP 10041713 A JP10041713 A JP 10041713A JP 4171398 A JP4171398 A JP 4171398A JP H11239193 A JPH11239193 A JP H11239193A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- transfer
- serial
- communication device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はクロック同期式通信
装置に関する。The present invention relates to a clock synchronous communication device.
【0002】[0002]
【従来の技術】従来一般的に用いられているクロック同
期式(3線式)シリアル通信について以下に説明する。2. Description of the Related Art A clock synchronous (3-wire) serial communication generally used in the related art will be described below.
【0003】たとえば、8ビットの送受信バッファを備
えた第1のクロック同期式通信装置と第2のクロック同
期式通信装置とで送受信を行う場合は、以下のような操
作で通信を行う。For example, when transmitting and receiving between a first clock synchronous communication device and a second clock synchronous communication device having an 8-bit transmission / reception buffer, communication is performed by the following operation.
【0004】まず、通信クロックの選択を行う。このと
き、第1のクロック同期式通信装置で内部クロックを選
択した場合は、第2のクロック同期式通信装置では外部
クロックを指定する必要がある。また、第1のクロック
同期式通信装置で外部クロックを指定した場合は、第2
のクロック同期式通信装置では、内部クロックを指定す
る必要がある(以下の説明は、第1のクロック同期式通
信装置(図1のクロック同期式通信装置1)が内部クロ
ック、第2のクロック同期式通信装置(図1のクロック
同期式通信装置2)が外部クロックで動作する場合であ
る。)。First, a communication clock is selected. At this time, when the internal clock is selected in the first clock synchronous communication device, it is necessary to specify the external clock in the second clock synchronous communication device. If an external clock is designated by the first clock synchronous communication device, the second
In the clock synchronous communication device of (1), it is necessary to specify an internal clock (in the following description, the first clock synchronous communication device (the clock synchronous communication device 1 in FIG. 1) uses the internal clock and the second clock synchronization (This is a case where the clock communication device (the clock synchronous communication device 2 in FIG. 1) operates with an external clock.)
【0005】次に、シリアル転送ビット設定レジスタに
8ビット転送の設定を行う。たとえば、2 ビット転送を
行う場合は、シリアル転送ビット設定レジスタに2ビッ
ト転送の設定を行う。Next, 8-bit transfer is set in the serial transfer bit setting register. For example, when performing 2-bit transfer, 2-bit transfer is set in the serial transfer bit setting register.
【0006】最後に、専用レジスタにシリアル転送許可
の設定を行うことにより、シリアル通信の準備は完了す
る。[0006] Finally, by setting serial transfer permission in the dedicated register, preparation for serial communication is completed.
【0007】なお、この専用レジスタは、本発明の動作
とは、直接関係しないため、詳細な説明は省く。[0007] Since the dedicated register is not directly related to the operation of the present invention, a detailed description is omitted.
【0008】通信の動作の開始について図面を参照して
説明する。The start of the communication operation will be described with reference to the drawings.
【0009】図1は一般的なクロック同期式通信装置ど
うしの接続を示す図である。FIG. 1 is a diagram showing connections between general clock synchronous communication devices.
【0010】ここでは、図1に示すように、クロック同
期式通信装置1とクロック同期式通信装置2とが通信す
る場合について説明する。Here, a description will be given of a case where a clock synchronous communication device 1 and a clock synchronous communication device 2 communicate with each other as shown in FIG.
【0011】図2は一般的なクロック同期式通信装置の
概略ブロック図である。FIG. 2 is a schematic block diagram of a general clock synchronous communication device.
【0012】クロック同期式通信装置1または2は、図
2に示すように、内部バス3と、方向制御回路4と、シ
リアルI/Oシフト・レジスタ5と、シリアル・クロッ
ク・カウンタ6と、割り込み発生回路7と、シリアル・
クロック制御回路8と、セレクタ9と、シリアル転送ビ
ット設定レジスタ10と、入出力バッファ11〜14と
で構成されている。As shown in FIG. 2, the clock synchronous communication device 1 or 2 comprises an internal bus 3, a direction control circuit 4, a serial I / O shift register 5, a serial clock counter 6, an interrupt The generator 7 and the serial
It comprises a clock control circuit 8, a selector 9, a serial transfer bit setting register 10, and input / output buffers 11 to 14.
【0013】また、図10は、図2に示したシリアル・
クロック制御回路8の内部ブロック図である。FIG. 10 is a block diagram showing the serial interface shown in FIG.
FIG. 3 is an internal block diagram of a clock control circuit 8;
【0014】この従来例において、シリアル・クロック
制御回路8は、クロック出力制御回路15と、比較器1
6と、カウンタ17と、転送ビット幅設定部18とから
構成される。In this conventional example, the serial clock control circuit 8 comprises a clock output control circuit 15 and a comparator 1
6, a counter 17, and a transfer bit width setting unit 18.
【0015】さらに、図3(a)は、図2に示した割り
込み発生回路7の内部ブロック図である。FIG. 3A is an internal block diagram of the interrupt generation circuit 7 shown in FIG.
【0016】この従来例において、割り込み発生回路7
は、カウント値設定回路19と、比較器20とから構成
される。なお、図3(a)では比較器20の出力のIN
TCSIがカウント値設定回路19に入力されている
が、この従来例においては、INTCSIはカウント値
設定回路19に入力されない。In this conventional example, an interrupt generation circuit 7
Comprises a count value setting circuit 19 and a comparator 20. In FIG. 3A, the IN of the output of the comparator 20 is shown.
Although TCSI is input to the count value setting circuit 19, in this conventional example, INTCSI is not input to the count value setting circuit 19.
【0017】さらに、図9は、図3(a)に示したカウ
ント値設定回路19の内部ブロック図である。FIG. 9 is an internal block diagram of the count value setting circuit 19 shown in FIG.
【0018】この従来例において、カウント値設定回路
19は、転送ビット幅設定部21から構成される。In this conventional example, the count value setting circuit 19 includes a transfer bit width setting unit 21.
【0019】通信の動作の開始について説明すると、ま
ず、クロック同期式通信装置2のシリアルI/Oシフト
・レジスタ5に“AA”(任意)のデータを書き込む。
このとき、クロック同期式通信装置2は送受信可能な状
態となり、外部からのクロック入力待ちとなる。To start the communication operation, first, "AA" (arbitrary) data is written to the serial I / O shift register 5 of the clock synchronous communication device 2.
At this time, the clock-synchronous communication device 2 is ready for transmission and reception, and waits for an external clock input.
【0020】次に、クロック同期式通信装置1のシリア
ルI/Oシフト・レジスタ5に“55”(任意)のデー
タを書き込むことにより、起動信号が発生し、シリアル
・クロック制御回路8は、この起動信号を受けて、外部
出力通信クロックおよび内部出力通信クロックの出力を
開始する。Next, by writing "55" (arbitrary) data into the serial I / O shift register 5 of the clock synchronous communication device 1, a start signal is generated, and the serial clock control circuit 8 In response to the start signal, the output of the external output communication clock and the internal output communication clock is started.
【0021】外部出力通信クロックはSCKとして出力
され、また、同時に、内部出力通信クロックは、シリア
ル・クロック・カウンタ6およびシリアルI/Oシフト
・レジスタ5に出力される。シリアル・クロック制御回
路8内での外部出力通信クロックおよび内部出力通信ク
ロックの出力の停止は、図10に示す比較器16からの
信号で行う。The external output communication clock is output as SCK, and at the same time, the internal output communication clock is output to serial clock counter 6 and serial I / O shift register 5. The output of the external output communication clock and the internal output communication clock in the serial clock control circuit 8 is stopped by a signal from the comparator 16 shown in FIG.
【0022】比較器16には、転送ビット設定信号の入
力により転送ビット幅設定部18で設定された値と、ク
ロック出力制御回路15より出力する通信クロックの立
ち上がりによりカウンタ17でカウントした値とが入力
されており、比較器16では、常にその入力されている
双方の値の比較を行っている。The value set by the transfer bit width setting unit 18 in response to the input of the transfer bit setting signal and the value counted by the counter 17 when the communication clock output from the clock output control circuit 15 rises are input to the comparator 16. The values are input, and the comparator 16 always compares the two input values.
【0023】この比較の結果が一致した場合は、転送終
了と判定して、クロック出力制御回路15へ一致信号を
出力し、クロック出力制御回路15は、通信クロックの
出力を停止する。If the result of the comparison is a coincidence, it is determined that the transfer is completed, and a coincidence signal is output to the clock output control circuit 15, and the clock output control circuit 15 stops outputting the communication clock.
【0024】図2に示す割り込み発生回路7においても
同様に、カウント値設定回路19(図3(a)に示す)
内の転送ビット幅設定部21(図9に示す)では、転送
ビット設定信号を受け、転送カウント値として比較器2
0(図3(a)に示す)に転送カウント数を出力する。Similarly, in the interrupt generation circuit 7 shown in FIG. 2, the count value setting circuit 19 (shown in FIG. 3A)
The transfer bit width setting unit 21 (shown in FIG. 9) receives the transfer bit setting signal and sets the transfer bit width as the transfer count value.
The transfer count number is output to 0 (shown in FIG. 3A).
【0025】比較器20においては、シリアル・クロッ
ク・カウンタ6(図1に示す)で生成されるカウント値
と、上記の転送カウント数との比較を常に行っており、
一致した場合は、INTCSIを発生し、転送の終了を
外部に知らせる。The comparator 20 always compares the count value generated by the serial clock counter 6 (shown in FIG. 1) with the above-mentioned transfer count number.
If they match, INTCSI is generated to notify the end of the transfer to the outside.
【0026】以上の操作により、図11に示すタイミン
グチャートのように通信が行われる。With the above operation, communication is performed as shown in the timing chart of FIG.
【0027】また、この従来例における通信は図12に
示すフローチャートにしたがって行われる。Communication in this conventional example is performed according to a flowchart shown in FIG.
【0028】[0028]
【発明が解決しようとする課題】ここで、問題となるの
は、図15に示すように、2ビットのデータ(データ
A、データC)の送信と8ビットのデータ(データB、
データD)の送信とを交互に行う場合である。このと
き、図15のように、データAを送信した後データBを
送信する前、データBを送信した後データCを送信する
前、および、データCを送信した後データDを送信する
前には、シリアル転送ビット設定レジスタ10を毎回設
定し直す必要があり、多大なデータを転送するシステム
においては、このシリアル転送ビット設定レジスタ10
をアクセスする時間および割り込み処理の煩雑化が大き
な負荷となっていた。The problem here is that transmission of 2-bit data (data A, data C) and transmission of 8-bit data (data B,
This is a case where transmission of data D) is performed alternately. At this time, as shown in FIG. 15, before transmitting data B after transmitting data A, before transmitting data C after transmitting data B, and before transmitting data D after transmitting data C. It is necessary to reset the serial transfer bit setting register 10 every time. In a system transferring a large amount of data, the serial transfer bit setting register 10
Access time and the complexity of interrupt processing have been heavy loads.
【0029】本発明は上記の点にかんがみてなされたも
ので、クロック同期式通信装置において複数種類の長さ
のデータを送信する際に処理時間を短縮するとともに処
理の煩雑化を避けることができるクロック同期式通信装
置を提供することを目的とする。The present invention has been made in view of the above points, and can reduce the processing time and avoid complicated processing when transmitting data of plural lengths in a clock synchronous communication device. An object of the present invention is to provide a clock synchronous communication device.
【0030】[0030]
【課題を解決するための手段】本発明は上記の目的を達
成するために、複数のデータ長のデータ転送を行うクロ
ック同期式通信装置において、割り込み終了判定信号
(INTCSI)に基づいて、転送するデータのデータ
長の切り替えを行うことを特徴とする。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a clock synchronous communication device for transferring data of a plurality of data lengths, based on an interrupt end determination signal (INTCSI). The data length of the data is switched.
【0031】また、請求項1に記載のクロック同期式通
信装置において、前記割り込み終了判定信号(INTC
SI)に基づいて、割り込み信号の判別を行うことを特
徴とする。Further, in the clock synchronous communication apparatus according to claim 1, the interrupt end determination signal (INTC
SI), the interrupt signal is determined.
【0032】また、請求項2に記載のクロック同期式通
信装置において、前記割り込み信号の判別が、INTC
SIDとINTCSIMの判別であることを特徴とす
る。Further, in the clock synchronous communication device according to the second aspect, the determination of the interrupt signal is determined by INTC.
It is characterized by the distinction between SID and INTCSIM.
【0033】また、請求項1に記載のクロック同期式通
信装置において、前記割り込み終了判定信号(INTC
SI)が入力されることによって出力を反転させるフリ
ップフロップ回路を設け、該フリップフロップ回路の出
力に基づいて、前記転送するデータのデータ長の切り替
えを行うことを特徴とする。Further, in the clock synchronous communication device according to claim 1, the interrupt end determination signal (INTC
A flip-flop circuit that inverts the output when SI) is input is provided, and the data length of the data to be transferred is switched based on the output of the flip-flop circuit.
【0034】また、請求項1ないし4のいずれか1項に
記載のクロック同期式通信装置において、前記転送する
データのデータ長の種類が2種類であることを特徴とす
る。Further, in the clock synchronous communication apparatus according to any one of claims 1 to 4, the data to be transferred has two types of data length.
【0035】また、請求項5に記載のクロック同期式通
信装置において、前記2種類のデータ長が2ビットと8
ビットであることを特徴とする。Further, in the clock synchronous communication apparatus according to claim 5, the two types of data lengths are 2 bits and 8 bits.
Bit.
【0036】[0036]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0037】本発明は、クロック同期式通信装置におい
て、上述した、シリアル・クロック制御回路および割り
込み発生回路に、転送ビットの変更がリアルタイムに行
える回路を付加したことを特徴としている。The present invention is characterized in that, in the clock synchronous communication device, a circuit capable of changing a transfer bit in real time is added to the serial clock control circuit and the interrupt generation circuit.
【0038】図1は、前述したように、一般的なクロッ
ク同期式通信装置どうしの接続を示す図である。本発明
の実施の形態においても、この図1に示す接続がなされ
る。FIG. 1 is a diagram showing connections between general clock synchronous communication devices as described above. Also in the embodiment of the present invention, the connection shown in FIG. 1 is made.
【0039】ここでも、図1に示すように、クロック同
期式通信装置1とクロック同期式通信装置2とが通信す
る場合について説明する。Here, a case where the clock synchronous communication device 1 and the clock synchronous communication device 2 communicate with each other as shown in FIG. 1 will be described.
【0040】以下に、本発明の第1の実施の形態につい
て説明する。Hereinafter, a first embodiment of the present invention will be described.
【0041】本発明の第1の実施の形態においては、ク
ロック同期式通信装置の概略ブロック図は、上述した図
2と同様であるので、ここでは図2を参照して説明す
る。In the first embodiment of the present invention, a schematic block diagram of the clock synchronous communication device is the same as that of FIG. 2 described above, and therefore, will be described with reference to FIG.
【0042】クロック同期式通信装置1または2は、図
2に示すように、内部バス3と、方向制御回路4と、シ
リアルI/Oシフト・レジスタ5と、シリアル・クロッ
ク・カウンタ6と、割り込み発生回路7と、シリアル・
クロック制御回路8と、セレクタ9と、シリアル転送ビ
ット設定レジスタ10と、入出力バッファ11〜14と
で構成されている。As shown in FIG. 2, the clock synchronous communication device 1 or 2 includes an internal bus 3, a direction control circuit 4, a serial I / O shift register 5, a serial clock counter 6, an interrupt The generator 7 and the serial
It comprises a clock control circuit 8, a selector 9, a serial transfer bit setting register 10, and input / output buffers 11 to 14.
【0043】図3は、図2に示した割り込み発生回路7
の内部を示す図であり、(a)は図2に示した割り込み
発生回路7の内部ブロック図であり、(b)は(a)に
示したカウント値設定回路19の内部ブロック図であ
り、(c)は(b)に示した設定信号変更回路22の内
部ブロック図である。FIG. 3 shows the interrupt generation circuit 7 shown in FIG.
(A) is an internal block diagram of the interrupt generation circuit 7 shown in FIG. 2, (b) is an internal block diagram of the count value setting circuit 19 shown in (a), (C) is an internal block diagram of the setting signal change circuit 22 shown in (b).
【0044】この実施の形態において、割り込み発生回
路7は、カウント値設定回路19と、比較器20とから
構成され、比較器20の出力のINTCSIがカウント
値設定回路19に入力される。In this embodiment, the interrupt generation circuit 7 includes a count value setting circuit 19 and a comparator 20, and the INTCSI output from the comparator 20 is input to the count value setting circuit 19.
【0045】また、カウント値設定回路19は、設定信
号変更回路22と、転送ビット幅設定部23とから構成
され、設定信号変更回路22は、フリップフロップ回路
24と、複数の論理ゲートとで構成される。The count value setting circuit 19 includes a setting signal changing circuit 22 and a transfer bit width setting unit 23. The setting signal changing circuit 22 includes a flip-flop circuit 24 and a plurality of logic gates. Is done.
【0046】図4は、図2に示したシリアル・クロック
制御回路8の内部ブロック図である。FIG. 4 is an internal block diagram of serial clock control circuit 8 shown in FIG.
【0047】この実施の形態において、シリアル・クロ
ック制御回路8は、クロック出力制御回路25と、比較
器26と、カウンタ27と、転送ビット幅設定部28
と、設定信号変更回路29とから構成される。In this embodiment, the serial clock control circuit 8 includes a clock output control circuit 25, a comparator 26, a counter 27, and a transfer bit width setting unit 28
And a setting signal change circuit 29.
【0048】図2において、シリアル転送ビット設定レ
ジスタ10の情報を、割り込み発生回路7およびシリア
ル・クロック制御回路8に入力し、割り込み発生回路7
およびシリアル・クロック制御回路8においては、その
入力された転送ビット設定信号に基づき、図3(b)、
図3(c)に示すように転送終了を示すINTCSI信
号を使用して、転送ビット数の制御を行う。In FIG. 2, information of serial transfer bit setting register 10 is input to interrupt generation circuit 7 and serial clock control circuit 8, and interrupt generation circuit 7
In the serial clock control circuit 8, based on the input transfer bit setting signal, FIG.
As shown in FIG. 3C, the number of transfer bits is controlled using the INTCSI signal indicating the end of transfer.
【0049】従来のクロック同期式通信装置において
は、シリアル転送ビット設定レジスタ10においてビッ
ト幅変更を行っていたが、本発明においては、図3
(c)に示すように、数少ない論理ゲートにおいて、リ
アルタイムに転送ビット数の変更が行える。In the conventional clock synchronous communication device, the bit width is changed in the serial transfer bit setting register 10, but in the present invention, the bit width is changed in FIG.
As shown in (c), the number of transfer bits can be changed in real time in a small number of logic gates.
【0050】また、図2のシリアル・クロック制御回路
8においても、図4のような構成で制御を行うことによ
り転送ビット数の制御を行う。Also, in the serial clock control circuit 8 of FIG. 2, the number of transfer bits is controlled by controlling the configuration as shown in FIG.
【0051】本発明の第1の実施の形態におけるクロッ
ク同期式通信装置1または2は、図2に示すように、内
部バス3と、方向制御回路4と、シリアルI/Oシフト
・レジスタ5と、シリアル・クロック・カウンタ6と、
割り込み発生回路7と、シリアル・クロック制御回路8
と、セレクタ9と、シリアル転送ビット設定レジスタ1
0と、入出力バッファ11〜14とで構成されている。As shown in FIG. 2, the clock synchronous communication apparatus 1 or 2 according to the first embodiment of the present invention comprises an internal bus 3, a direction control circuit 4, a serial I / O shift register 5, , A serial clock counter 6,
Interrupt generation circuit 7 and serial clock control circuit 8
, Selector 9 and serial transfer bit setting register 1
0 and input / output buffers 11 to 14.
【0052】ここで、本実施の形態の特徴である割り込
み発生回路7は、図3(a)に示すように、カウント値
設定回路19および比較器20で構成されており、その
カウント値設定回路19の内部は、図3(b)に示すよ
うに、設定信号変更回路22および転送ビット幅設定部
23で構成され、さらに、設定信号変更回路22の内部
回路は、図3(c)のように構成されている。Here, the interrupt generation circuit 7, which is a feature of the present embodiment, comprises a count value setting circuit 19 and a comparator 20, as shown in FIG. As shown in FIG. 3B, the inside of 19 includes a setting signal changing circuit 22 and a transfer bit width setting unit 23. Further, the internal circuit of the setting signal changing circuit 22 is as shown in FIG. Is configured.
【0053】また、本実施の形態のもうひとつの特徴で
あるシリアル・クロック制御回路8は、図4(a)に示
すように、クロック出力制御回路25と、比較器26
と、カウンタ27と、転送ビット幅設定部28と、設定
信号変更回路29とで構成されており、その設定信号変
更回路29は、図3(c)と同様に構成されている。As shown in FIG. 4A, the serial clock control circuit 8, which is another feature of the present embodiment, comprises a clock output control circuit 25 and a comparator 26.
, A counter 27, a transfer bit width setting unit 28, and a setting signal changing circuit 29. The setting signal changing circuit 29 has the same configuration as that of FIG.
【0054】次に、本発明の第1の実施の形態の動作に
ついて説明する。Next, the operation of the first embodiment of the present invention will be described.
【0055】第1の実施の形態では、図1において、本
発明によるクロック同期式通信装置1と本発明によるク
ロック同期式通信装置2との間でデータ転送を行う場合
について説明する。In the first embodiment, a case where data transfer is performed between the clock synchronous communication device 1 according to the present invention and the clock synchronous communication device 2 according to the present invention will be described with reference to FIG.
【0056】まず、通信を行う前に双方のクロック同期
式通信装置1および2のシリアル転送ビット設定レジス
タ10に、2ビット、8ビットの交互に転送を行う転送
モードを示す情報を書き込む(従来技術と同様にシリア
ル転送ビット設定レジスタへの書き込みにより行
う。)。First, before performing communication, information indicating a transfer mode for alternately transferring 2 bits and 8 bits is written into the serial transfer bit setting register 10 of both clock synchronous communication devices 1 and 2 (prior art). This is performed by writing to the serial transfer bit setting register in the same manner as in the above.)
【0057】次に、従来技術と同様に、専用レジスタに
おいて、通信に使用するクロックを選択し、シリアル転
送許可の状態にする。Next, as in the prior art, a clock used for communication is selected in the dedicated register, and serial transfer is permitted.
【0058】以上の操作により、シリアル通信を行わせ
るための準備は完了する。With the above operations, the preparation for performing the serial communication is completed.
【0059】このとき、クロック同期式通信装置1で内
部クロックを指定した場合は、クロック同期式通信装置
2は外部クロックを指定する必要がある。また、クロッ
ク同期式通信装置1で外部クロックを指定した場合は、
クロック同期式通信装置2は内部クロックを指定する必
要がある(本実施の形態は、クロック同期式通信装置
1、クロック同期式通信装置2において同じ動作をする
ので、以下クロック同期式通信装置1で表現を統一す
る。)。At this time, when an internal clock is designated by the clock synchronous communication device 1, the clock synchronous communication device 2 needs to designate an external clock. When an external clock is designated by the clock synchronous communication device 1,
The clock synchronous communication device 2 needs to designate an internal clock. (In the present embodiment, the clock synchronous communication device 1 and the clock synchronous communication device 2 operate in the same manner. Unify the expression.).
【0060】次に、送信の動作の開始について、図2を
用いて説明する。Next, the start of the transmission operation will be described with reference to FIG.
【0061】クロック同期式通信装置1は、シリアルI
/Oシフト・レジスタ5にデータを書き込むとシリアル
・クロック制御回路8に起動信号が入力され、シリアル
・クロック制御回路8はセレクタ9において選択されて
いるクロックを通信クロックとして、内部出力通信クロ
ック、外部出力通信クロックの出力を開始する(クロッ
ク同期式通信装置1が外部クロックを使用する場合は、
外部出力通信クロックは出力しない。)。The clock synchronous communication device 1 has a serial I
When data is written to the / O shift register 5, a start signal is input to the serial clock control circuit 8, and the serial clock control circuit 8 uses the clock selected by the selector 9 as a communication clock, an internal output communication clock, and an external output clock. Start outputting the output communication clock (when the clock synchronous communication device 1 uses an external clock,
No external output communication clock is output. ).
【0062】シリアル・クロック・カウンタ6において
は、シリアル・クロック制御回路8から入力したクロッ
クの立ち上がりに同期して、転送ビット数を表わすカウ
ンタがカウントアップを行う。このシリアル・クロック
・カウンタ6でカウントしたカウント値は、割り込み発
生回路7内の比較器20に出力される。In serial clock counter 6, a counter indicating the number of transfer bits counts up in synchronization with the rise of the clock input from serial clock control circuit 8. The count value counted by the serial clock counter 6 is output to the comparator 20 in the interrupt generation circuit 7.
【0063】比較器20に入力される、もう一方のデー
タは、図3(b)に示す設定信号変更回路22を介し、
図9に示した従来例の転送ビット幅設定部21と同じ回
路である転送ビット幅設定部23から生成される。The other data input to the comparator 20 passes through a setting signal change circuit 22 shown in FIG.
It is generated from a transfer bit width setting unit 23 which is the same circuit as the transfer bit width setting unit 21 of the conventional example shown in FIG.
【0064】ここで、本実施の形態の特徴である設定信
号変更回路22の内部回路について説明する。Here, an internal circuit of the setting signal change circuit 22 which is a feature of the present embodiment will be described.
【0065】設定信号変更回路22は、入力されている
転送ビット設定信号の情報に応じて、転送ビット幅設定
部23に現在の転送ビットの情報を出力する。たとえ
ば、8ビットの転送を行う場合には8ビット転送を示す
信号を転送ビット幅設定部23に出力し、この8ビット
転送を示す信号を入力した転送ビット幅設定部23で
は、“8”を比較器20に出力する。The setting signal change circuit 22 outputs the information of the current transfer bit to the transfer bit width setting unit 23 according to the information of the input transfer bit setting signal. For example, when performing 8-bit transfer, a signal indicating 8-bit transfer is output to the transfer bit width setting unit 23, and the transfer bit width setting unit 23 that has received the signal indicating 8-bit transfer inputs "8". Output to the comparator 20.
【0066】比較器20においては、シリアル・クロッ
ク・カウンタ6から出力されるカウント値と、転送ビッ
ト幅設定部23から出力される値とを常に比較してお
り、この双方の値が一致した際、INTCSIがアクテ
ィブレベルになり、転送終了を示す割り込み信号を発生
する。The comparator 20 constantly compares the count value output from the serial clock counter 6 with the value output from the transfer bit width setting unit 23, and when these values match each other. , INTCSI attain an active level and generate an interrupt signal indicating the end of transfer.
【0067】このINTCSIは、転送終了を示す信号
として、図示しない割り込みコントローラに出力される
と同時に、本実施の形態の設定信号変更回路22にも出
力され、転送ビット数を変更する制御を行う。The INTCSI is output to the interrupt controller (not shown) as a signal indicating the end of the transfer, and is also output to the setting signal change circuit 22 of the present embodiment to control the number of transfer bits.
【0068】この転送ビット数を変更する回路の一例を
図3(c)に示す。FIG. 3C shows an example of a circuit for changing the number of transfer bits.
【0069】設定信号変更回路22内は、フリップフロ
ップ回路24と一般的な論理ゲートとで構成されてお
り、上記したような2ビット、8ビットの交互の転送モ
ードの場合は、図3(c)のように、割り込み信号(転
送終了信号)INTCSIの立ち上がりエッジにおいて
フリップフロップ回路24の出力を反転することによ
り、論理ゲートを介して、2ビット転送信号および8ビ
ット転送信号の出力を制御し、その信号を入力した転送
ビット幅設定部23は出力するカウント数を“2”、
“8”と切り替える。以上の動作により、2ビット、8
ビット交互の転送が可能となる。The setting signal change circuit 22 is composed of a flip-flop circuit 24 and a general logic gate. In the case of the 2-bit and 8-bit alternate transfer mode as described above, FIG. ), The output of the flip-flop circuit 24 is inverted at the rising edge of the interrupt signal (transfer end signal) INTCSI to control the output of the 2-bit transfer signal and the 8-bit transfer signal via the logic gate, The transfer bit width setting unit 23 receiving the signal sets the output count to “2”,
Switch to “8”. With the above operation, 2 bits, 8
Bit-alternate transfer becomes possible.
【0070】一方、クロックの発生源であるシリアル・
クロック制御回路8でも、割り込み発生回路7と同様
に、設定信号変更回路29により、出力するクロックの
制御を行う。On the other hand, the serial
In the clock control circuit 8 as well, similarly to the interrupt generation circuit 7, the output signal is controlled by the setting signal change circuit 29.
【0071】以上の制御のように、割り込み発生回路
7、シリアル・クロック制御回路8の設定信号変更回路
22、29において、転送ビット幅設定部23、28に
出力する転送ビット情報を切り替えることにより、転送
ビット切り替えに対応したシリアル通信が可能となる。As described above, in the interrupt generation circuit 7 and the setting signal change circuits 22 and 29 of the serial clock control circuit 8, the transfer bit information output to the transfer bit width setting sections 23 and 28 is switched. Serial communication corresponding to transfer bit switching becomes possible.
【0072】このときの通信におけるタイミングチャー
トを図7に示す。FIG. 7 shows a timing chart of the communication at this time.
【0073】また、この第1の実施の形態における通信
は図13に示すフローチャートにしたがって行われる。The communication according to the first embodiment is performed according to a flowchart shown in FIG.
【0074】以上説明したように、2ビット、8ビット
の交互の転送モードの場合は、図7のように、モードデ
ータ転送時は、2ビット転送後、割り込み信号(INT
CSI)が発生することにより2ビットのデータ転送終
了を表わし、次の8ビットのデータ転送においては、8
ビットデータ転送終了後に割り込み信号(INTCS
I)が発生することにより8ビットデータ転送が終了す
る。As described above, in the case of the alternate transfer mode of 2 bits and 8 bits, as shown in FIG. 7, at the time of mode data transfer, after the transfer of 2 bits, the interrupt signal (INT)
CSI) indicates the end of 2-bit data transfer. In the next 8-bit data transfer, 8 bits are transferred.
After the end of bit data transfer, an interrupt signal (INTCS
The occurrence of I) ends the 8-bit data transfer.
【0075】以上のように、2ビットと8ビットの交互
の転送の場合には、上記の回路において、リアルタイム
にデータ転送ビット幅の変更が行えることにより、シリ
アル転送ビット設定レジスタ10へのアクセスが無くな
り、効率良い通信を行うことができる。As described above, in the case of alternate transfer of 2 bits and 8 bits, since the data transfer bit width can be changed in real time in the above-described circuit, access to the serial transfer bit setting register 10 is achieved. It can be lost and efficient communication can be performed.
【0076】なお、本発明は、2ビット、8ビットの交
互のデータ転送について説明したが、たとえば、3ビッ
ト、8ビットの交互のデータ転送、4ビット、7ビット
の交互のデータ転送においても、2パターンの交互の転
送であれば、第1の実施の形態として説明してきたもの
と同じ回路で実現可能である。Although the present invention has been described with reference to alternate data transfer of 2 bits and 8 bits, for example, alternate data transfer of 3 bits and 8 bits, and alternate data transfer of 4 bits and 7 bits are also applicable. The transfer of two patterns alternately can be realized by the same circuit as that described in the first embodiment.
【0077】また、3パターン、4パターンの転送ビッ
ト切り替えにおいても、本実施の形態の特徴である、設
定信号変更回路内のFF(フリップフロップ回路)を1
個と論理ゲート2個とを追加することにより、第1の実
施の形態で示した動作と同じように実現できる。Also, in the switching of the transfer pattern of the three patterns and the four patterns, the FF (flip-flop circuit) in the setting signal change circuit, which is a feature of this embodiment, is set to one.
By adding one and two logic gates, the operation can be realized in the same manner as the operation shown in the first embodiment.
【0078】次に、本発明の第2の実施の形態について
説明する。Next, a second embodiment of the present invention will be described.
【0079】第2の実施の形態におけるクロック同期式
通信装置31は、図5に示すように構成されており、図
2と異なる点は、割り込み発生回路37より発生する信
号がINTCSIMおよびINTCSIDの2本になっ
ていることである。The clock synchronous communication device 31 according to the second embodiment is configured as shown in FIG. 5. The difference from FIG. 2 is that the signal generated by the interrupt generation circuit 37 is INTCSIM and INTCSID. It is a book.
【0080】クロック同期式通信装置31は、図5に示
すように、内部バス33と、方向制御回路34と、シリ
アルI/Oシフト・レジスタ35と、シリアル・クロッ
ク・カウンタ36と、割り込み発生回路37と、シリア
ル・クロック制御回路38と、セレクタ39と、シリア
ル転送ビット設定レジスタ40と、入出力バッファ41
〜44とで構成されている。As shown in FIG. 5, the clock synchronous communication device 31 includes an internal bus 33, a direction control circuit 34, a serial I / O shift register 35, a serial clock counter 36, and an interrupt generation circuit. 37, a serial clock control circuit 38, a selector 39, a serial transfer bit setting register 40, and an input / output buffer 41.
To 44.
【0081】図6は、図5に示した割り込み発生回路3
7の内部を示す図であり、(a)は図5に示した割り込
み発生回路37の内部ブロック図であり、(b)は
(a)に示したカウント値設定回路49の内部ブロック
図であり、(c)は(b)に示した設定信号変更回路5
2の内部ブロック図である。FIG. 6 shows the interrupt generation circuit 3 shown in FIG.
7A is an internal block diagram of the interrupt generation circuit 37 shown in FIG. 5, and FIG. 7B is an internal block diagram of the count value setting circuit 49 shown in FIG. , (C) show the setting signal changing circuit 5 shown in (b).
2 is an internal block diagram of FIG.
【0082】この実施の形態において、図6(a)に示
すように、割り込み発生回路37は、カウント値設定回
路49と、比較器50と、複数の論理ゲートとから構成
され、比較器50の出力のINTCSIがカウント値設
定回路49に入力される。また、カウント値設定回路4
9からの転送モード信号と、比較器50からのINTC
SIとに基づいて、図6(a)に示すように、INTC
SIMおよびINTCSIDが生成され出力される。In this embodiment, as shown in FIG. 6A, the interrupt generation circuit 37 includes a count value setting circuit 49, a comparator 50, and a plurality of logic gates. The output INTCSI is input to the count value setting circuit 49. Also, the count value setting circuit 4
9 and the INTC signal from the comparator 50
Based on the SI and INTC, as shown in FIG.
The SIM and INTCSID are generated and output.
【0083】また、図6(b)に示すように、カウント
値設定回路49は、設定信号変更回路52と、転送ビッ
ト幅設定部53とから構成される。また、図6(c)に
示すように、設定信号変更回路52は、フリップフロッ
プ回路54と、複数の論理ゲートとで構成される。As shown in FIG. 6B, the count value setting circuit 49 includes a setting signal change circuit 52 and a transfer bit width setting unit 53. As shown in FIG. 6C, the setting signal change circuit 52 includes a flip-flop circuit 54 and a plurality of logic gates.
【0084】この第2の実施の形態は、2ビット、8ビ
ットの転送ビット幅により、割り込み信号を分ける例で
ある。割り込み信号判別手段として、図6(c)に示す
ように、割り込み発生回路37内の設定信号変更回路5
2内のフリップフロップ回路54の出力を転送モード信
号として使用し、この転送モード信号と比較器50の出
力との論理積を行うことにより、モードデータ送信完了
割り込み信号(INTCSIM)発生、通常データ送信
完了割り込み信号(INTCSID)発生が実現でき
る。その他の回路の動作は、第1の実施の形態と同様で
あるので、詳しい説明は省略する。The second embodiment is an example in which interrupt signals are divided according to transfer bit widths of 2 bits and 8 bits. As shown in FIG. 6C, the setting signal changing circuit 5 in the interrupt generating circuit 37 serves as an interrupt signal determining means.
2 is used as a transfer mode signal, and a logical AND of this transfer mode signal and the output of the comparator 50 is performed, thereby generating a mode data transmission completion interrupt signal (INTCSIM) and transmitting normal data. Generation of a completion interrupt signal (INTCSID) can be realized. The operation of the other circuits is the same as that of the first embodiment, and the detailed description is omitted.
【0085】割り込み信号をモードデータ転送と通常デ
ータ転送とで別々に分けた場合のタイミングチャートは
図8に示す通りである。この割り込みを分けることによ
り、ソフトウェアの負荷が大幅に軽減する。FIG. 8 is a timing chart in the case where the interrupt signal is divided into mode data transfer and normal data transfer separately. Dividing this interrupt greatly reduces the software load.
【0086】また、この第1の実施の形態における通信
は図14(a)および図14(b)に示すフローチャー
トにしたがって行われる。The communication in the first embodiment is performed according to the flowcharts shown in FIGS. 14 (a) and 14 (b).
【0087】[0087]
【発明の効果】本発明の効果を、図12、図13、図1
4(a)および図14(b)を用いて説明する。The effects of the present invention are shown in FIGS.
4 (a) and FIG. 14 (b).
【0088】2ビット、8ビットの交互のデータ転送を
行う場合に従来のクロック同期式通信装置を用いたシス
テムにおいては、図12に示すように、割り込み内の処
理において、毎回転送ビット幅の変更を行わなくてなら
ないため、従来のクロック同期式通信装置におけるソフ
トウェア処理においては、1回の転送であれば、大した
負荷ではないが、多大なデータを転送する際には、この
シリアル転送ビット設定レジスタ10の変更を毎回行う
必要があった。In a system using a conventional clock synchronous communication apparatus for performing alternate data transfer of 2 bits and 8 bits, as shown in FIG. 12, in the processing within an interrupt, the transfer bit width is changed every time. Therefore, in software processing in the conventional clock synchronous communication device, a single transfer does not cause a large load, but when transferring a large amount of data, this serial transfer bit setting is performed. It was necessary to change the register 10 every time.
【0089】たとえば、シリアル転送ビット設定レジス
タ10の変更に要する時間は、動作周波数が20MHz
において2クロックかかる場合を考えると、書き換えを
終了するまで100nsである。For example, the time required for changing serial transfer bit setting register 10 is as follows when the operating frequency is 20 MHz.
In this case, it takes 100 ns until rewriting is completed.
【0090】1回のデータ転送における、このレジスタ
の設定変更時間は、微少なものであるが、100データ
を転送する場合は10μs、1万データを転送する場合
は1ms、100万データを転送する場合は100ms
もの時間が無駄になっている。The time required to change the setting of this register in one data transfer is very short. However, 10 μs is required to transfer 100 data, 1 ms is required to transfer 10,000 data, and 1 million data is transferred. 100ms in case
Things time is wasted.
【0091】この処理時間は、図13に示す本発明の第
1の実施の形態に示すようにすることにより、転送ビッ
ト数の変更をリアルタイムに行えることになり、レジス
タの設定変更時間を“0”に抑えることができる。By setting the processing time as shown in the first embodiment of the present invention shown in FIG. 13, the number of transfer bits can be changed in real time, and the register setting change time is set to "0". ".
【0092】また、本発明の第2の実施の形態のよう
に、たとえば2ビット、8ビットの交互のデータ転送に
おいて、2ビットがモードを示すデータ、8ビットが通
常に転送するデータの場合などは、2ビット転送終了時
と8ビット転送終了時において、別の割り込みを発生す
ることができるようにすることにより、ソフトウェア処
理を軽減できるとともに、ソフトウェアの処理の簡素化
が行える。このときのソフトウェア処理は、図14
(a)および図14(b)に示す、本発明の第2の実施
の形態によるソフトウェア処理に示している。Further, as in the second embodiment of the present invention, for example, in alternate data transfer of 2 bits and 8 bits, 2 bits indicate data indicating a mode, and 8 bits indicate data to be transferred normally. By enabling different interrupts to be generated at the end of 2-bit transfer and at the end of 8-bit transfer, software processing can be reduced and software processing can be simplified. The software processing at this time is shown in FIG.
This is shown in the software processing according to the second embodiment of the present invention shown in FIG. 14A and FIG.
【0093】このときの効果は、前記したレジスタの設
定変更時間を省けるとともに、モード通信モードおよび
データ通信モードの情報を従来一般的にはRAMに格納
しており、その情報を毎回更新することでモードデータ
および通常データの判別を行っていたが、第2の実施の
形態によればその動作を省略できるため、動作周波数が
20MHzにおいてレジスタの変更およびRAMなどの
変更などに2クロック要するとすると、100データを
転送する場合は20μs、1万データを転送する場合は
2ms、100万データを転送する場合は200msも
の時間を削減することができるできる。The effect at this time is that the time for changing the setting of the register can be omitted, and the information of the mode communication mode and the data communication mode is conventionally generally stored in the RAM, and the information is updated every time. Although the mode data and the normal data are discriminated, the operation can be omitted according to the second embodiment. If the operation frequency is 20 MHz and two clocks are required for register change and RAM change, etc. It is possible to reduce the time by 20 μs when transferring 100 data, 2 ms when transferring 10,000 data, and 200 ms when transferring 1 million data.
【図1】一般的なクロック同期式通信装置の接続図であ
る。FIG. 1 is a connection diagram of a general clock synchronous communication device.
【図2】本発明の第1の実施の形態および従来技術のク
ロック同期式通信装置の構成図である。FIG. 2 is a configuration diagram of a clock synchronous communication device according to the first embodiment of the present invention and a conventional technology.
【図3】(a)は本発明および従来技術による図2に示
した割り込み発生回路の内部構成図であり、(b)は本
発明による(a)に示したカウント値設定回路の内部構
成図であり、(c)は本発明による(b)に示した設定
信号変更回路の内部構成図である。3A is an internal configuration diagram of the interrupt generation circuit shown in FIG. 2 according to the present invention and the prior art, and FIG. 3B is an internal configuration diagram of the count value setting circuit shown in FIG. (C) is an internal configuration diagram of the setting signal change circuit shown in (b) according to the present invention.
【図4】本発明による図2に示したシリアル・クロック
制御回路の内部構成図である。FIG. 4 is an internal configuration diagram of the serial clock control circuit shown in FIG. 2 according to the present invention;
【図5】本発明の第2の実施の形態のクロック同期式通
信装置の構成図である。FIG. 5 is a configuration diagram of a clock synchronous communication device according to a second embodiment of the present invention.
【図6】(a)は本発明による図5に示した割り込み発
生回路の内部構成図であり、(b)は本発明による
(a)に示したカウント値設定回路の内部構成図であ
り、(c)は本発明による(b)に示した設定信号変更
回路の内部構成図である。6A is an internal configuration diagram of the interrupt generation circuit shown in FIG. 5 according to the present invention, FIG. 6B is an internal configuration diagram of the count value setting circuit shown in FIG. (C) is an internal configuration diagram of the setting signal change circuit shown in (b) according to the present invention.
【図7】本発明の第1の実施の形態のクロック同期式通
信装置におけるタイミングチャートを示す図である。FIG. 7 is a diagram showing a timing chart in the clock synchronous communication device according to the first embodiment of the present invention.
【図8】本発明の第2の実施の形態のクロック同期式通
信装置におけるタイミングチャートを示す図である。FIG. 8 is a diagram showing a timing chart in the clock synchronous communication device according to the second embodiment of the present invention.
【図9】従来例による図3(a)に示したカウント値設
定回路の内部構成図である。FIG. 9 is an internal configuration diagram of a count value setting circuit shown in FIG. 3A according to a conventional example.
【図10】従来例による図2に示したシリアル・クロッ
ク制御回路の内部構成図である。FIG. 10 is an internal configuration diagram of the serial clock control circuit shown in FIG. 2 according to a conventional example.
【図11】従来例のクロック同期式通信装置におけるタ
イミングチャートを示す図である。FIG. 11 is a diagram showing a timing chart in a conventional clock synchronous communication device.
【図12】従来例におけるクロック同期式通信装置のソ
フトウェア処理のフローチャートを示す図である。FIG. 12 is a diagram showing a flowchart of software processing of a clock synchronous communication device in a conventional example.
【図13】本発明の第1の実施の形態におけるクロック
同期式通信装置のソフトウェア処理のフローチャートを
示す図である。FIG. 13 is a diagram illustrating a flowchart of software processing of the clock synchronous communication device according to the first embodiment of the present invention.
【図14】(a)、(b)は、本発明の第2の実施の形
態におけるクロック同期式通信装置のソフトウェア処理
のフローチャートを示す図である。FIGS. 14A and 14B are diagrams showing a flowchart of software processing of the clock synchronous communication device according to the second embodiment of the present invention.
【図15】クロック同期式通信装置における転送モード
例を示す図である。FIG. 15 is a diagram illustrating an example of a transfer mode in a clock synchronous communication device.
1、2、31 クロック同期式通信装置 3、33 内部バス 4、34 方向制御回路 5、35 シリアルI/Oシフト・レジスタ 6、36 シリアル・クロック・カウンタ 7、37 割り込み発生回路 8、38 シリアル・クロック制御回路 9、39 セレクタ 10、40 シリアル転送ビット設定レジスタ 11〜14、41〜44 入出力バッファ 15 クロック出力制御回路 16、20、26、50 比較器 17、27 カウンタ 18、21、23、28、53 転送ビット幅設定部 19、49 カウント値設定回路 22、29、52 設定信号変更回路 24、54 フリップフロップ回路 25 クロック出力制御回路 1, 2, 31 Clock synchronous communication device 3, 33 Internal bus 4, 34 Direction control circuit 5, 35 Serial I / O shift register 6, 36 Serial clock counter 7, 37 Interrupt generation circuit 8, 38 Serial Clock control circuit 9,39 Selector 10,40 Serial transfer bit setting register 11-14,41-44 Input / output buffer 15 Clock output control circuit 16,20,26,50 Comparator 17,27 Counter 18,21,23,28 , 53 transfer bit width setting section 19, 49 count value setting circuit 22, 29, 52 setting signal change circuit 24, 54 flip-flop circuit 25 clock output control circuit
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成11年5月28日[Submission date] May 28, 1999
【手続補正1】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正2】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0030[Correction target item name] 0030
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0030】[0030]
【課題を解決するための手段】本発明は上記の目的を達
成するために、転送すべきデータ長として予め設定され
た複数のデータ長のデータ転送を行うクロック同期式通
信装置において、前記複数のデータ長のそれぞれの転送
終了を示す割り込み信号に基づいて、前記複数のデータ
長を切り替えてデータ転送することを特徴とする。According to the present invention, in order to achieve the above object, a data length to be transferred is set in advance.
In a clock synchronous communication device that performs data transfer of a plurality of data lengths, the transfer of each of the plurality of data lengths is performed.
Based on the interrupt signal indicating the end, the plurality of data
It is characterized in that data transfer is performed by switching the length .
【手続補正3】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0031[Correction target item name] 0031
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0031】また、請求項1に記載のクロック同期式通
信装置において、前記複数のデータ長のそれぞれに対応
して、前記割り込み信号の判別を行うことを特徴とす
る。Further, in the clock synchronous communication device according to claim 1, each of the plurality of data lengths is supported.
Then, the interruption signal is determined.
【手続補正4】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0032[Correction target item name] 0032
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0032】また、請求項1に記載のクロック同期式通
信装置において、前記割り込み信号の判別が、モードデ
ータ送信完了割り込み信号と通常データ送信完了割り込
み信号との判別であることを特徴とする。Further, in the clock synchronous communication device according to claim 1, the determination of the interrupt signal is made by mode data.
Data transmission completion interrupt signal and normal data transmission completion interrupt
It is characterized in that it is a discrimination with the only signal .
【手続補正5】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0033[Correction target item name] 0033
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0033】また、請求項1に記載のクロック同期式通
信装置において、前記割り込み信号が入力されることに
よって出力を反転させるフリップフロップ回路を設け、
該フリップフロップ回路の出力に基づいて、前記転送す
べきデータのデータ長の切り替えを行うことを特徴とす
る。The clock synchronous communication device according to claim 1, further comprising a flip-flop circuit for inverting an output when the interrupt signal is input,
The transfer is performed based on the output of the flip-flop circuit .
It is characterized in that the data length of power data is switched.
【手続補正6】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0034[Correction target item name] 0034
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【0034】また、請求項1ないし4のいずれか1項に
記載のクロック同期式通信装置において、前記転送すべ
きデータのデータ長の種類が2種類であることを特徴と
する。Further, in clocked communication apparatus according to any one of claims 1 to 4, wherein the transfer all
Type of data length of the feeder data is characterized in that two types.
【手続補正7】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0035[Correction target item name] 0035
【補正方法】削除[Correction method] Deleted
Claims (6)
ック同期式通信装置において、割り込み終了判定信号
(INTCSI)に基づいて、転送するデータのデータ
長の切り替えを行うことを特徴とするクロック同期式通
信装置。1. A clock synchronous communication device for performing data transfer of a plurality of data lengths, wherein the data length of data to be transferred is switched based on an interrupt end determination signal (INTCSI). Communication device.
I)に基づいて、割り込み信号の判別を行うことを特徴
とする請求項1に記載のクロック同期式通信装置。2. An interrupt termination determination signal (INTCS)
2. The clock synchronous communication device according to claim 1, wherein an interrupt signal is determined based on I).
IDとINTCSIMの判別であることを特徴とする請
求項2に記載のクロック同期式通信装置。3. The method according to claim 1, wherein the interrupt signal is determined by INTCS.
3. The clock synchronous communication device according to claim 2, wherein the ID and INTCSIM are determined.
I)が入力されることによって出力を反転させるフリッ
プフロップ回路を設け、該フリップフロップ回路の出力
に基づいて、前記転送するデータのデータ長の切り替え
を行うことを特徴とする請求項1に記載のクロック同期
式通信装置。4. An interrupt end determination signal (INTCS)
The flip-flop circuit for inverting the output when I) is input is provided, and the data length of the data to be transferred is switched based on the output of the flip-flop circuit. Clock synchronous communication device.
2種類であることを特徴とする請求項1ないし4のいず
れか1項に記載のクロック同期式通信装置。5. The clock synchronous communication device according to claim 1, wherein the data to be transferred has two types of data length.
ットであることを特徴とする請求項5に記載のクロック
同期式通信装置。6. The clock synchronous communication device according to claim 5, wherein said two data lengths are 2 bits and 8 bits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04171398A JP3214612B2 (en) | 1998-02-24 | 1998-02-24 | Clock synchronous communication device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04171398A JP3214612B2 (en) | 1998-02-24 | 1998-02-24 | Clock synchronous communication device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11239193A true JPH11239193A (en) | 1999-08-31 |
JP3214612B2 JP3214612B2 (en) | 2001-10-02 |
Family
ID=12616074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04171398A Expired - Fee Related JP3214612B2 (en) | 1998-02-24 | 1998-02-24 | Clock synchronous communication device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3214612B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010288184A (en) * | 2009-06-15 | 2010-12-24 | Renesas Electronics Corp | Serial communication system and serial communication method |
US8422613B2 (en) | 2008-09-30 | 2013-04-16 | Denso Corporation | Clock-synchronous communication apparatus and communication system |
-
1998
- 1998-02-24 JP JP04171398A patent/JP3214612B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8422613B2 (en) | 2008-09-30 | 2013-04-16 | Denso Corporation | Clock-synchronous communication apparatus and communication system |
JP2010288184A (en) * | 2009-06-15 | 2010-12-24 | Renesas Electronics Corp | Serial communication system and serial communication method |
Also Published As
Publication number | Publication date |
---|---|
JP3214612B2 (en) | 2001-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3565600B2 (en) | Data communication device and data communication method | |
JP3478033B2 (en) | Flip-flop circuit | |
US5459855A (en) | Frequency ratio detector for determining fixed frequency ratios in a computer system | |
US6754740B2 (en) | Interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface | |
JPH10154021A (en) | Clock switching device and clock switching method | |
US5903508A (en) | Input buffer of memory device for reducing current consumption in standby mode | |
JP3214612B2 (en) | Clock synchronous communication device | |
US6823413B2 (en) | Interrupt signal processing apparatus | |
JP4248074B2 (en) | System having an operation timing control function | |
US5781594A (en) | Data transfer circuit for use with a base unit or a handset of a telephone system | |
JP2776785B2 (en) | Serial data transfer device | |
US6552590B2 (en) | Clocking scheme for ASIC | |
JP2893897B2 (en) | Serial I / O device | |
KR930007593Y1 (en) | Control signal oscillating circuit for data input & output between apparatus | |
US6167493A (en) | Semiconductor apparatus and read access method | |
US6970477B2 (en) | Data transmission circuit and method | |
JPH02280263A (en) | Microprocessor | |
JPS6336535B2 (en) | ||
JPH02140852A (en) | Dma transfer controller | |
JPH08106338A (en) | Microcontroller | |
JPH08179893A (en) | Information processor | |
JPH02252046A (en) | Data transfer device | |
JP2002300035A (en) | Analog/digital interface circuit | |
JP2000098003A (en) | Device and method for testing mega-cell | |
JP2005045567A (en) | Terminal device and communication system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010612 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070727 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080727 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090727 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |