JPH11239059A - Digital-to-analog converter - Google Patents

Abstract

PROBLEM TO BE SOLVED: To obtain a DA converter which makes the voltage of a power supply low, also reduces the number of transistors and has high accuracy. SOLUTION: This converter is provided with a termination circuit of low input impedance which mutually connects each current input terminal of plural differential current switches 110, connects a current source 101 to the connection points and operates a MOS transistors constituting the switches 110 in an on state in a linear area. The operation of the switches 110 is controlled in response to a digital signal and an analog signal is outputted from the termination circuit. The inter-gate/source voltage that turns on the MOS transistors of the switches 110 is set lower than the inter-drain/source voltage of a conventional current source transistor.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するディジタル・アナログ変換器、
特に情報機器に適用して好適なディジタル・アナログ変
換器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital / analog converter for converting a digital signal into an analog signal,
In particular, the present invention relates to a digital-to-analog converter suitable for application to information equipment.

【０００２】[0002]

【従来の技術】近年、各種の情報機器が市場に投入さ
れ、同機器に使用するＬＳＩが盛んに開発されている。
ディジタル・アナログ変換器（以下「ＤＡ変換器」と表
記する）は、情報機器の中で、制御系、表示系、映像・
音声系などに幅広く用いられる。ＤＡ変換器の多くは、
他の回路と共にＬＳＩの中に搭載される。一方、情報機
器は、携帯型への進展が著しく、ＬＳＩの低消費電力化
が強く求められている。電源電圧は５Ｖが一般的であっ
たが、最近は３Ｖ近辺が出現し、更なる低電圧化が進め
られている。2. Description of the Related Art In recent years, various information devices have been put on the market, and LSIs used for the devices have been actively developed.
Digital-to-analog converters (hereinafter referred to as “DA converters”) are control systems, display systems, video /
Widely used for audio systems. Many DA converters are
It is mounted in an LSI together with other circuits. On the other hand, information devices have been remarkably developed into portable devices, and low power consumption of LSIs is strongly required. The power supply voltage is generally 5 V, but recently a voltage around 3 V has appeared, and further lowering the voltage is being promoted.

【０００３】一般的なＤＡ変換器の例として、ディジタ
ル信号に応じて電流を選択してアナログ信号を出力する
電流選択型がある〔例えば電子通信学会発行の信学技報
第ＣＡＳ９５−５３，ＩＤＣ９５−１２６号第５５頁〜
第６０頁（１９９５年９月）参照〕。その構成例を図６
に示す。同図は、８ビットＤＡ変換器の場合を示してお
り、８ビットを上位５ビット（Ｄ７〜Ｄ３）と下位３ビ
ット（Ｄ２〜Ｄ０）に分けて構成している。As an example of a general DA converter, there is a current selection type for selecting a current according to a digital signal and outputting an analog signal [for example, IEICE Technical Report No. CAS95-53, IDC95 issued by the Institute of Electronics, Communication and Communication Engineers of Japan. -126 page 55-
60 (September 1995)]. An example of the configuration is shown in FIG.
Shown in This figure shows the case of an 8-bit DA converter, in which 8 bits are divided into upper 5 bits (D7 to D3) and lower 3 bits (D2 to D0).

【０００４】上位５ビットに対しては、電流セルマトリ
クス２０１を用いている。３１個の電流源（電流値はい
ずれもＩ_O で等しい）２１３がＸ行Ｙ列のマトリクス状
に配列され、Ｘ行及びＹ列毎に電流を選択するためのＸ
デコーダ２０９、Ｙデコーダ２０７，２０８が設置され
ている。選択の結果、上位５ビットの信号に対応した数
の電流(電流値Ｉ_O）が取り出される。なお、電流源の個
数３１は、全ビット数をｋ、上位ビット数をｍ、下位ビ
ット数をｎ（従って、ｋ＝ｍ＋ｎ）としたときの個数２
^m−１から、ｍ＝５として求められる。２^m から１を減
ずるのは、下位ビットによってこの１個分が充当される
からである。A current cell matrix 201 is used for the upper 5 bits. 31 current sources (current values are all equal to I _O ) 213 are arranged in a matrix of X rows and Y columns, and X is used to select a current for each X row and Y column.
A decoder 209 and Y decoders 207 and 208 are provided. As a result of the selection, a number of currents (current values I _O ) corresponding to the upper 5 bits of the signal are extracted. The number 31 of current sources is 2 when the total number of bits is k, the number of upper bits is m, and the number of lower bits is n (hence, k = m + n).
^{From m-} 1, it is determined as m = 5. The reason why 1 is subtracted from 2 ^m is that one bit is used for the lower bit.

【０００５】前記選択のために電流源毎に１個の差動電
流スイッチが接続されているが、そのような電流セルマ
トリクス２０１の詳細を図７に示す。同図において、共
通のゲ−ト電圧ＶＢＵでバイアスされた同一形状、同一
サイズのＭＯＳ（Metal Oxide Transistor）トランジス
タ４０１〜４３１は、各々電流源となって電流（電流値
Ｉ_O）を生成する。各電流は、それぞれ差動電流スイッ
チ４３８〜４６８の電流入力端子４６９〜４９９に供給
される。各スイッチは、対をなす２個のＭＯＳトランジ
スタからなり、一方のゲートに制御信号が、他方のゲー
トにインバータを介して同制御信号の否定が供給され
る。制御信号の電位は、同信号が“１”のとき接地電
位、“０”のとき電源電位になる。なお、図が複雑にな
るのを避けるために、各電流源をマトリクス状ではなく
直線上に配置して示した。また、デコーダ２０７〜２０
９を簡単化してデコード／セル選択回路４３７として示
した。前記制御信号は、デコード／セル選択回路４３７
から出力される。[0005] One differential current switch is connected to each current source for the selection, and the details of such a current cell matrix 201 are shown in FIG. In the figure, MOS (Metal Oxide Transistor) transistors 401 to 431 of the same shape and the same size, which are biased by a common gate voltage VBU, each generate a current (current value _IO ) as a current source. Each current is supplied to current input terminals 469 to 499 of the differential current switches 438 to 468, respectively. Each switch is composed of a pair of two MOS transistors, and a control signal is supplied to one gate, and the negation of the control signal is supplied to the other gate via an inverter. The potential of the control signal is the ground potential when the signal is "1", and becomes the power supply potential when it is "0". To avoid complicating the drawing, the current sources are arranged not in a matrix but in a straight line. Also, the decoders 207 to 20
9 is simplified and shown as a decode / cell selection circuit 437. The control signal is supplied to a decode / cell selection circuit 437.
Output from

【０００６】入力されるディジタル信号Ｄ７〜Ｄ３に応
答して差動電流スイッチ４３８〜４６８の各々は、いず
れか一方のトランジスタをオン、他方のトランジスタを
オフにして、電流を選択的に切替える。ゲートに制御信
号が直接供給されるトランジスタのドレイン同士が接続
され、その接続点から正相のアナログ電流出力Ｉ_outが
取り出され、ゲートにインバータを経た否定制御信号が
供給されるトランジスタのドレイン同士が接続され、そ
の接続点から逆相のアナログ電流出力Ｉ_out ^*（記号^* は
逆相及び否定を意味する。以下同じ）が取り出される。Each of the differential current switches 438 to 468 responds to the input digital signals D7 to D3, and selectively switches the current by turning on one of the transistors and turning off the other transistor. The drains of the transistors to which the control signal is directly supplied to the gate are connected to each other, the positive-phase analog current output _Iout is taken _out from the connection point, and the drains of the transistors to which the negative control signal is supplied to the gate via the inverter are connected. connected, its analog from the connection point of the negative-phase current output I _out ^* (the symbol ^* means a reverse-phase and negative. hereinafter the same) is extracted.

【０００７】一方、下位３ビットに対しては、電流値に
重みを付けた重み付き電流源２０２が用いられ（図６参
照）、その３種の電流源２１８（電流値Ｉ_O／２），２
１９（同Ｉ_O／４），２２０（同Ｉ_O／８）のそれぞれに
１個の差動電流スイッチが接続されて重みを持った電流
が取り出される。On the other hand, for the lower three bits, a weighted current source 202 with a weighted current value is used (see FIG. 6), and the three types of current sources 218 (current value I _O / 2), 2
One differential current switch is connected to each of I.sub.19 ( _I.sub.O / 4) and 220 ( _I.sub.O / 8), and a weighted current is extracted.

【０００８】上位、下位ビットの両電流は、同相毎及び
逆相毎に終端回路である電流電圧変換器２１４に入力さ
れ、同相アナログ電圧出力１及び逆相アナログ電圧出力
２として出力される。なお、ＤＡ変換器を上位ビットと
下位ビットに分けて構成するのは、回路素子（トランジ
スタ）の数を低減するためであるが、電流セルマトリク
ス２０１においては、差動電流スイッチ毎に電流源を有
するため、トランジスタ数が多いという問題点がある。[0008] Both upper and lower bit currents are input to a current-to-voltage converter 214, which is a termination circuit, for each in-phase and each negative phase, and output as an in-phase analog voltage output 1 and a negative-phase analog voltage output 2. The configuration of the DA converter divided into upper bits and lower bits is to reduce the number of circuit elements (transistors). In the current cell matrix 201, a current source is provided for each differential current switch. Therefore, there is a problem that the number of transistors is large.

【０００９】[0009]

【発明が解決しようとする課題】以上の従来のＤＡ変換
器において、製造されるＭＯＳトランジスタ４０１〜４
３１についてその閾値電圧（ドレイン電流が流れ始める
ゲート・ソース間電圧）にばらつきがあることは避けら
れず、また、これらのトランジスタに供給する電源電圧
に電圧勾配（電源配線の寄生抵抗により、縦列供給され
る奥の方のトランジスタほど電源電圧の降下が大きくな
る現象）が生じることが実際上避けられない。このよう
な閾値電圧ばらつきや電圧勾配によって電流源の電流
（ドレイン電流）がばらつく。In the above-mentioned conventional DA converter, the MOS transistors 401 to 4 to be manufactured are manufactured.
It is inevitable that the threshold voltage (the gate-source voltage at which the drain current starts flowing) of the transistor 31 varies, and the power supply voltage supplied to these transistors has a voltage gradient (parallel resistance due to the parasitic resistance of the power supply wiring). (A phenomenon in which the power supply voltage drops more in the deeper transistor) is practically unavoidable. The current (drain current) of the current source varies due to such threshold voltage variation and voltage gradient.

【００１０】この電流ばらつきを抑えるために、ＭＯＳ
トランジスタ４０１〜４３１のドレイン・ソース間電圧
を大きく取ると共に、トランジスタを飽和領域で動作さ
せることが行なわれる。飽和領域は、ドレイン・ソース
間電圧をゲート・ソース間電圧から閾値電圧を引いた電
圧（以下この差電圧を「実効ゲート電圧」という）より
も大きく、例えばゲート・ソース間電圧と同程度に設定
することによって実現される。飽和領域においては、ド
レイン・ソース間電圧の変化に対してドレイン電流の変
化が少ないので、電流源の定電流性が保たれ、電圧勾配
に基づく電流ばらつきが抑えられる。しかし、飽和領域
のドレイン電流は、実効ゲート電圧の２乗に比例するた
めに、閾値電圧ばらつきの影響が大きく、前記したよう
にゲート・ソース間電圧を大きくして、比率的に閾値電
圧を小さくしている。In order to suppress this current variation, a MOS
A large drain-source voltage is applied to the transistors 401 to 431, and the transistors are operated in a saturation region. The saturation region is larger than a voltage obtained by subtracting a threshold voltage from a gate-source voltage from a drain-source voltage (hereinafter, this difference voltage is referred to as an “effective gate voltage”), and is set to be, for example, about the same as a gate-source voltage. It is realized by doing. In the saturation region, since the change in the drain current is small with respect to the change in the drain-source voltage, the constant current property of the current source is maintained, and the current variation due to the voltage gradient is suppressed. However, since the drain current in the saturated region is proportional to the square of the effective gate voltage, the influence of the threshold voltage variation is large. As described above, the gate-source voltage is increased, and the threshold voltage is reduced proportionally. doing.

【００１１】一方、差動電流スイッチ４３８〜４６８の
トランジスタに与えるゲート・ソース間電圧は、単にオ
ンを維持するための低い電圧でよく、例えば２倍の閾値
電圧程度に設定される。電源電圧は、ＭＯＳトランジス
タ４０１〜４３１のドレイン・ソース間電圧と差動電流
スイッチ４３８〜４６８のトランジスタのゲート・ソー
ス間電圧の和となるので（スイッチのオン状態のトラン
ジスタのゲート電圧は接地電位である）、電源電圧をＶ
ＤＤ₁、電流源トランジスタのドレイン・ソース間電圧
をＶ_DS1、ゲート・ソース間電圧をＶ_GS1、スイッチトラ
ンジスタのゲート・ソース間電圧をＶ_GS2、閾値電圧を
Ｖ_th（各トランジスタで同じ）とすると、式（１）で表
わされる。On the other hand, the gate-source voltage applied to the transistors of the differential current switches 438 to 468 may be a low voltage merely for maintaining the ON state, and is set to, for example, about twice the threshold voltage. The power supply voltage is the sum of the drain-source voltage of the MOS transistors 401 to 431 and the gate-source voltage of the transistors of the differential current switches 438 to 468 (the gate voltage of the transistor in the ON state of the switch is the ground potential. Power supply voltage V
Assuming that DD ₁ , the drain-source voltage of the current source transistor is V _DS1 , the gate-source voltage is V _GS1 , the gate-source voltage of the switch transistor is V _GS2 , and the threshold voltage is V _th (the same for each transistor) , Equation (1).

【００１２】[0012]

【数１】 ＶＤＤ₁＝Ｖ_DS1（≒Ｖ_GS1）＋Ｖ_GS2（≒２Ｖ_th）・・・・・・（１） 従来のＤＡ変換器においては、実効ゲート電圧であるＶ
_GS1−Ｖ_th を高く、従ってＶ_DS1 を高くするためにＶＤ
Ｄ₁ を高くせざるを得なく、精度を確保しつつ低い電源
電圧で動作させることが困難という問題点があった。## EQU1 ## VDD ₁ = V _DS1 (V _GS1 ) + V _GS2 (≒ 2V _th ) (1) In the conventional DA converter, the effective gate voltage V
To increase _GS1 - _Vth , and thus _VDS1 , VD
Forced to increase the D _1, there is a problem that it is difficult to operate at low supply voltages while maintaining the accuracy.

【００１３】本発明の主たる目的は、前記従来技術の前
記問題点を解決し、電源の低電圧化が可能で、かつ、ト
ランジスタ数を低減することができる高精度のＤＡ変換
器を提供することにある。A main object of the present invention is to solve the above-mentioned problems of the prior art and to provide a high-precision DA converter capable of reducing the voltage of a power supply and reducing the number of transistors. It is in.

【００１４】[0014]

【課題を解決するための手段】本発明の前記課題は、Ｄ
／Ａ変換器を構成する複数の差動電流スイッチを少なく
とも１組の差動電流スイッチ群にし、群ごとに電流入力
端子を相互に接続してその接続点に電流源を接続し、差
動電流スイッチを構成するＭＯＳトランジスタをオン状
態において線形領域で動作させる低入力インピーダンス
の終端回路を備えることによって効果的に解決すること
が可能である。このような手段を採用すれば、差動電流
スイッチ用ＭＯＳトランジスタのゲート・ソース間電圧
と電流源用ＭＯＳトランジスタのドレイン・ソース間電
圧を低い電圧値に設定することができ、この両者の和を
電源電圧として定めることができるからである。The object of the present invention is to provide a D
A / A converter comprises a plurality of differential current switches as at least one set of differential current switches, a current input terminal is connected to each group, and a current source is connected to a connection point thereof, and a differential current switch is provided. The problem can be effectively solved by providing a low input impedance termination circuit that operates the MOS transistor constituting the switch in a linear region in an on state. If such a means is adopted, the voltage between the gate and the source of the MOS transistor for the differential current switch and the voltage between the drain and the source of the MOS transistor for the current source can be set to low voltage values. This is because it can be determined as a power supply voltage.

【００１５】差動電流スイッチＭＯＳトランジスタの線
形領域動作は、同ＭＯＳトランジスタのドレイン・ソー
ス間電圧が実効ゲート電圧を下回るように終端回路入力
端子の電位を設定することによって実現することができ
る。そして、線形領域においてＭＯＳトランジスタは、
低抵抗の出力抵抗をドレイン・ソース間に形成する。そ
のため、ディジタル信号による制御によって、相互に接
続した電流入力端子と正相側との間に接続される出力抵
抗の数と、逆相側との間に接続される出力抵抗の数とが
変化する（正相側と逆相側の出力抵抗の総和は一定）。
電流源の電流がこれらの抵抗によって分流され、正相側
と逆相側の分流された電流は、それぞれ終端回路の入力
端子に入力され、アナログ信号として出力される。な
お、分流が精度よく行なわれるよう、終端回路の入力端
子は、出力抵抗よりも十分に低いインピーダンスを呈す
るように設定される。The linear region operation of the differential current switch MOS transistor can be realized by setting the potential of the termination circuit input terminal such that the drain-source voltage of the MOS transistor is lower than the effective gate voltage. Then, in the linear region, the MOS transistor
A low-resistance output resistor is formed between the drain and the source. Therefore, the number of output resistances connected between the mutually connected current input terminals and the positive-phase side and the number of output resistances connected between the negative-phase side are changed by control by digital signals. (The sum of the output resistances on the positive and negative phases is constant.)
The current of the current source is divided by these resistors, and the divided currents of the positive phase side and the negative phase side are respectively input to the input terminals of the termination circuit and output as analog signals. Note that the input terminal of the termination circuit is set to exhibit an impedance sufficiently lower than the output resistance so that the shunting is performed with high accuracy.

【００１６】本発明において、ばらつきを考慮する必要
があるのは、この出力抵抗であり、ばらつき範囲を従来
と同程度に設定すると、トランジスタを線形領域で動作
させるための実効ゲート電圧を前記従来技術で説明した
電流源トランジスタの実効ゲート電圧のほぼ１／２にす
ることができる。その理由は、ＭＯＳトランジスタの基
本的な性質として、飽和領域におけるドレイン電流が実
効ゲート電圧の２乗に比例するのに対して、線形領域に
おけるドレイン電流が実効ゲート電圧の１乗に比例し、
従って、出力抵抗が実効ゲート電圧の１乗に逆比例する
からであり、その結果、閾値電圧のばらつきの影響が半
減するからである。閾値電圧ばらつきの影響が半減する
ため実効ゲート電圧を半減することができ、そのような
電圧の設定によって従来と同程度の精度を得ることがで
きる。In the present invention, it is the output resistance that needs to take the variation into consideration. If the variation range is set to the same level as that of the prior art, the effective gate voltage for operating the transistor in the linear region is reduced. Can be reduced to almost half of the effective gate voltage of the current source transistor described in the above. The reason is that, as a basic property of the MOS transistor, the drain current in the saturation region is proportional to the square of the effective gate voltage, whereas the drain current in the linear region is proportional to the square of the effective gate voltage.
Therefore, the output resistance is inversely proportional to the first power of the effective gate voltage, and as a result, the influence of the variation in the threshold voltage is reduced by half. Since the influence of the threshold voltage variation is halved, the effective gate voltage can be halved, and by setting such a voltage, it is possible to obtain the same level of accuracy as in the past.

【００１７】さて、Ｄ／Ａ変換器を１組の差動電流スイ
ッチ群で構成する場合、従って、電流源を単体で構成す
る場合、電流源トランジスタのばらつきを考慮する必要
がなく、トランジスタのドレイン・ソース間電圧は、前
記従来例の差動電流スイッチに与えたオン状態のときの
ゲート・ソース間電圧とほぼ同じに設定することができ
る。When the D / A converter is constituted by a set of differential current switches, that is, when the current source is constituted by a single unit, it is not necessary to consider the variation of the current source transistor, and the drain of the transistor is not required. The source-to-source voltage can be set to be substantially the same as the gate-source voltage in the ON state given to the conventional differential current switch.

【００１８】電源電圧は、後で詳述するが、電流源トラ
ンジスタのドレイン・ソース間電圧と差動電流スイッチ
トランジスタのゲート・ソース間電圧の和によって定め
ることができる。このことから、本発明の電源電圧ＶＤ
Ｄ₂ は、電流源トランジスタのドレイン・ソース間電圧
をＶ_DS3、電流スイッチトランジスタのゲート・ソース
間電圧をＶ_GS4 とすると、式（２）で表わされる。As will be described in detail later, the power supply voltage can be determined by the sum of the drain-source voltage of the current source transistor and the gate-source voltage of the differential current switch transistor. From this, the power supply voltage VD of the present invention
D ₂ is expressed by equation (2), where V _{DS3 is} the voltage between the drain and source of the current source transistor, and V _GS4 is the voltage between the gate and source of the current switch transistor.

【００１９】[0019]

【数２】
ＶＤＤ₂＝Ｖ_DS3（≒２Ｖ_th）＋Ｖ_GS4 ・・・・・・・・・（２） 但し、(Equation 2)
VDD ₂ = V _DS3 (≒ 2V _th ) + V _GS4 (2) where

【００２０】[0020]

【数３】 Ｖ_GS4−Ｖ_th≒（１／２）（Ｖ_GS1−Ｖ_th） ・・・・・・・（３） から、V _GS4 −V _th ≒ (1/2) (V _GS1 −V _th ) (3)

【００２１】[0021]

【数４】 Ｖ_GS4≒Ｖ_GS1−（１／２）（Ｖ_GS1−Ｖ_th）・・・・・・・（４） 電源電圧ＶＤＤ₂ は、従来例の電源電圧ＶＤＤ₁ と比較
して、（１／２）（Ｖ_GS1−Ｖ_th）だけ低減することが
できる。V _GS4 ≒ V _GS1 − (1/2) (V _GS1 −V _th ) (4) The power supply voltage VDD ₂ is compared with the conventional power supply voltage VDD ₁ . (1/2) (V _GS1 −V _th ).

【００２２】以上、電流源を単体で構成する場合を説明
したが、トランジスタは少数であれば、ドレイン・ソー
ス間電圧を高めるのではなく、例えば複数の中から特性
の揃ったものを選択するなどして、ばらつきの少ないト
ランジスタを得ることが容易である場合がある。そのよ
うな場合は、特性の合ったトランジスタを選択し、Ｄ／
Ａ変換器を数組の差動電流スイッチ群と、群数と同数の
電流源をもって構成してもよい。そのような構成におい
ても電源電圧低減の効果を得ることができる。The case where the current source is constituted as a single unit has been described above. If the number of transistors is small, instead of increasing the voltage between the drain and the source, for example, a transistor having a uniform characteristic is selected from a plurality of transistors. In some cases, it is easy to obtain a transistor with small variations. In such a case, select a transistor having matching characteristics, and select D /
The A-converter may be composed of several sets of differential current switches and the same number of current sources as the number of groups. Even in such a configuration, the effect of reducing the power supply voltage can be obtained.

【００２３】次に、電流源の種類は、ＤＡ変換器を電流
セルマトリクス型又は重み付き電流源型のいずれかのみ
で構成する場合は、１種類となり、上位ビットと下位ビ
ットで分けて２者を用いる場合は、２者は互いに異なる
種類となるので計２種類となる。Next, the type of the current source is one when the DA converter is constituted by only the current cell matrix type or the weighted current source type, and the two types are divided into upper bits and lower bits. Are used, the two types are different from each other, so there are a total of two types.

【００２４】ＤＡ変換器を電流セルマトリクス型又は重
み付き電流源型のいずれかのみで構成し、１組の差動電
流スイッチ群で構成する場合、電流源は、ＤＡ変換器が
出力可能なアナログ最大振幅（通常は、ディジタル信号
の全てが“１”になるときのアナログ出力と、全てが
“０”になるときのアナログ出力との差）を得るための
電流値（以下これを「Ｉ_ref」で表わす）の電流とな
る。When the D / A converter is constituted only by a current cell matrix type or a weighted current source type and is constituted by a set of differential current switches, the current source is an analog output capable of being output by the D / A converter. A current value for obtaining the maximum amplitude (normally, the difference between the analog output when all of the digital signals become "1" and the analog output when all of the digital signals become "0") (hereinafter referred to as " _Iref "). ").

【００２５】また、ＤＡ変換器を上位ビットと下位ビッ
トとに分けて構成し、それぞれを１組の差動電流スイッ
チ群で構成する場合は、上位ビット用電流源の電流は、
上記と同じ電流値Ｉ_refになり、下位ビット用の電流源
の電流は、下位ビットで出力可能なアナログ最大振幅を
得るための電流値（以下これを「Ｉ_O」で表わす）にな
る。Ｉ_O＝Ｉ_ref／ｍとなる。When the D / A converter is configured by dividing the upper bit and the lower bit and each of them is constituted by a set of differential current switches, the current of the upper bit current source is
The current value becomes the same current value _Iref as described above, and the current of the current source for the lower bits becomes a current value for obtaining the maximum analog amplitude that can be output by the lower bits (hereinafter, this is represented by “I _O ”). I _O = I _ref / m.

【００２６】次に、個々の差動電流スイッチのトランジ
スタ数は、電流セルマトリクス型においては、どれも対
の２個であり、重み付き電流源型では、重み毎に重みに
応じた個数の対でその個数の２倍になる。Next, in the current cell matrix type, the number of transistors of each differential current switch is two pairs, and in the weighted current source type, the number of pairs corresponding to the weight is determined for each weight. Is twice as many.

【００２７】このような構成によって、本発明による電
流セルマトリクス型においては、従来技術と比較してト
ランジスタ数を減らすことができるという効果を得るこ
とができる。差動電流スイッチのトランジスタ数には差
がないが、電流源トランジスタの数は、従来技術では２
^k個（ＤＡ変換器を電流セルマトリクス型のみで構成す
る場合）、２^m−１個（ＤＡ変換器の上位ビットを電流
セルマトリクス型で構成する場合）になるのに対して、
本発明では差動電流スイッチ群の群数（１〜少数個）と
なるからである。With such a configuration, in the current cell matrix type according to the present invention, the effect that the number of transistors can be reduced as compared with the prior art can be obtained. Although there is no difference in the number of transistors of the differential current switch, the number of current source transistors is two in the prior art.
^{Whereas k} (when the DA converter is configured only with the current cell matrix type) and 2 ^m -1 (when the upper bits of the DA converter are configured with the current cell matrix type),
This is because in the present invention, the number of the differential current switch groups is 1 to a small number.

【００２８】[0028]

【発明の実施の形態】以下、本発明に係るＤＡ変換器の
図１に示した実施の形態と図２〜図５に示した実施例を
参照して更に詳細に説明する。なお、図１〜図５におけ
る同一の記号は、同一物又は類似物を表示するものとす
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a DA converter according to the present invention will be described in more detail with reference to the embodiment shown in FIG. 1 and the embodiments shown in FIGS. Note that the same symbols in FIGS. 1 to 5 indicate the same or similar objects.

【００２９】本発明の実施の形態のＤ／Ａ変換器は、上
位ビットと下位ビットに分けて構成するもので、図１に
おいて、１０９は上位ビットのための電流セルマトリク
ス型変換器、１０５は、変換器１０９の差動電流スイッ
チ群、１１２は下位ビットのための重み付き電流源型変
換器、１１０は、変換器１１２の重み付き差動電流スイ
ッチ群、１０１は基準となる電流を生成する基準電流
源、１０４は、基準電流源１０１の電流を複製、縮小し
た電流を生成し、スイッチ群１０５，１１０の電流源と
なるカレントミラー回路、１０２は上位ビットのディジ
タル信号の入力端子、１０３は下位ビットのディジタル
信号の入力端子、１０６，１０７は、上位ビットのディ
ジタル信号をスイッチ群１０５を制御する信号に変換す
るＸ行Ｙ列マトリクスのＸデコーダ、Ｙデコーダ、１０
８はデコーダ１０６，１０７の出力信号の遅延量を等し
くするためのラッチ回路、１１１は、下位ビットのディ
ジタル信号の遅延量を調節して変換器１１２の変換タイ
ミングを変換器１０９と一致させためのラッチ回路、１
１３は終端回路であり、変換器１０５，１１２の出力電
流を入力してアナログ信号の出力電圧を出力する電流電
圧変換器を示す。The D / A converter according to the embodiment of the present invention is divided into upper bits and lower bits. In FIG. 1, reference numeral 109 denotes a current cell matrix type converter for upper bits, and 105 denotes a converter. , A differential current switch group of the converter 109, 112 is a weighted current source type converter for lower bits, 110 is a weighted differential current switch group of the converter 112, and 101 is a reference current. A reference current source 104 is a current mirror circuit which generates a current obtained by duplicating and reducing the current of the reference current source 101 and serves as a current source of the switch groups 105 and 110; 102 is an input terminal for a digital signal of an upper bit; Input terminals 106 and 107 for the lower bit digital signal are X-row Y-column matrix for converting the upper bit digital signal into a signal for controlling the switch group 105. X decoder, Y decoder, 10
Reference numeral 8 denotes a latch circuit for equalizing the delay amounts of the output signals of the decoders 106 and 107, and reference numeral 111 denotes a latch circuit for adjusting the delay amount of the lower-order digital signal to make the conversion timing of the converter 112 coincide with that of the converter 109. Latch circuit, 1
Reference numeral 13 denotes a terminating circuit, which is a current-voltage converter that inputs the output currents of the converters 105 and 112 and outputs an analog signal output voltage.

【００３０】スイッチ群１０５は、線形領域動作のＭＯ
Ｓトランジスタからなる複数の差動電流スイッチ（図１
には示さず、後述する）をＸ行Ｙ列に配列して構成した
ものである。これらのスイッチの電流入力端子が共通に
接続され、同端子にカレントミラー回路１０４からの電
流が供給される。線形領域動作のＭＯＳトランジスタの
出力抵抗によってカレントミラー回路１０４からの電流
が分割され、各差動電流スイッチは、デコーダ１０６，
１０７の制御により、分割された電流を２方向のいずれ
かに振り分ける。その結果、入力ディジタル信号に応じ
た分流比が決められ、所定の電流が取り出される。The switch group 105 includes an MO operating in a linear region.
A plurality of differential current switches composed of S transistors (FIG. 1
, Which will be described later) are arranged in X rows and Y columns. The current input terminals of these switches are connected in common, and a current from the current mirror circuit 104 is supplied to the terminals. The current from the current mirror circuit 104 is divided by the output resistance of the MOS transistor operating in the linear region, and each differential current switch is connected to the decoder 106,
Under the control of 107, the divided current is distributed in one of two directions. As a result, a shunt ratio according to the input digital signal is determined, and a predetermined current is extracted.

【００３１】スイッチ群１１０は、線形領域動作のＭＯ
Ｓトランジスタからなる複数の重み付き差動電流スイッ
チ（図１には示さず）を１列に配置したもので、重みが
あるため、ディジタル信号は、デコーダを経ずに直接ス
イッチに入力される。スイッチ群１１０の動作は、基本
的には、スイッチ群１０５と同じである。The switch group 110 has an MO operating in a linear region.
A plurality of weighted differential current switches (not shown in FIG. 1) composed of S-transistors are arranged in one row. Due to the weight, digital signals are directly input to the switches without passing through a decoder. The operation of the switch group 110 is basically the same as that of the switch group 105.

【００３２】[0032]

【実施例】本実施例のＤＡ変換器は、入力するディジタ
ル信号のビット数を１０ビットとし、その上位７ビット
を電流セルマトリクス型で構成し、下位３ビットを重み
付き電流源型で構成し、それぞれを１組の差動電流スイ
ッチ群で構成した。DESCRIPTION OF THE PREFERRED EMBODIMENTS The DA converter according to the present embodiment is configured such that the number of bits of an input digital signal is 10 bits, its upper 7 bits are of a current cell matrix type, and its lower 3 bits are of a weighted current source type. , Each comprising a set of differential current switches.

【００３３】図２において、５０１はＤＡ変換器、５０
２はディジタル信号（Ｄ９〜Ｄ０）の入力端子、５１３
は、カレントミラー回路１０４の出力端子に接続される
差動電流スイッチ、５１６〜５１８は、カレントミラー
回路１０４の出力端子に接続される重み付き差動電流ス
イッチ、５０６，５０７は、電流電圧変換器１１３電圧
出力のそれぞれ正相及び逆相のアナログ信号出力端子、
５２０は、ラッチ回路１０８，１１１の変換タイミング
を制御するための制御信号を示す。なお、制御信号５２
０の制御によって、出力端子５０６，５０７のアナログ
電圧出力は、次の制御信号入力があるまで、前の変換結
果が保持される。また、ラッチ回路１０８，１１１は、
変換タイミングを合わせることによって、制御信号や下
位ビットの遅延ばらつきが原因となるグリッチ（インパ
ルス状雑音）の発生を抑える。In FIG. 2, reference numeral 501 denotes a DA converter;
2 is an input terminal for digital signals (D9 to D0), 513
Are differential current switches connected to the output terminal of the current mirror circuit 104, 516 to 518 are weighted differential current switches connected to the output terminal of the current mirror circuit 104, and 506 and 507 are current-voltage converters. 113 voltage output positive and negative phase analog signal output terminals,
Reference numeral 520 denotes a control signal for controlling the conversion timing of the latch circuits 108 and 111. The control signal 52
By the control of 0, the analog voltage output of the output terminals 506 and 507 retains the previous conversion result until the next control signal is input. In addition, the latch circuits 108 and 111
By adjusting the conversion timing, generation of glitches (impulse-like noise) caused by delay variations of the control signal and the lower bits is suppressed.

【００３４】基準電流源１０１は、電流値Ｉ_ref の基準
電流を生成し、カレントミラー回路からは、これを複
製、縮小した２種の電流（電流値Ｉ_ref，Ｉ_O）を出力す
る。電流値Ｉ_ref は、前記したようにアナログ最大振幅
の電流であり、電流値Ｉ_Oは、Ｉ_O＝Ｉ_ref／２^m におい
てｍ＝７としたＩ_ref／１２８である。The reference current source 101 generates a reference current of the current value I _ref, from the current mirror circuit, which duplicate, the reduced two current (current value I _ref, I _O) to output a. The current value I _ref is a current having the maximum analog amplitude as described above, and the current value I _O is I _ref / 128 where m = 7 when I _O = I _ref / 2 ^m .

【００３５】差動電流スイッチ５１３は、２^m−１＝１
２７個あり、８行１６列に１個を減じて配置した。この
配置に限らず、１６行８列（１個減）や１行１２７列等
とすることが可能である。１個を減ずるのは、前記した
ようにこの１個分の電流を下位ビットが賄うからであ
る。但し、Ｉ_ref は２^m 個で分流する必要があるので、
図２のスイッチ群１０５の×印を付した部分には、ディ
ジタル信号に無関係に常時Ｉ_O を流すダミー回路を接続
した。The differential current switch 513 is 2 ^m −1 = 1
There are 27, and one is reduced in 8 rows and 16 columns. Not limited to this arrangement, it is possible to use 16 rows and 8 columns (one is reduced), 1 row and 127 columns, and the like. The reason why one is reduced is that the lower bit can supply the current for one as described above. However, since I _ref needs to be divided by 2 ^m ,
A dummy circuit for constantly flowing I _O irrespective of a digital signal was connected to the portion of the switch group 105 shown in FIG.

【００３６】差動電流スイッチ５１３のそれぞれは、電
流値Ｉ_ref の電流を分流して電流値Ｉ_O の電流を正相、
逆相のいずれかに振り分けて出力する。従って、差動電
流スイッチ群１０５は、ディジタル信号の値に対して０
〜１２７のいずれかの整数ｐを対応させると、ｐＩ_O を
正相側に、（１２７−ｐ）Ｉ_O を逆相側に出力する。Each of the differential current switches 513 shunts the current of the current value I _{ref to convert} the current of the current value I _O into the positive phase,
The output is distributed to one of the opposite phases. Therefore, the differential current switch group 105 sets the digital signal value to 0
If one of the integers p to 127 is made to correspond, pIO is _output to the positive phase side and (127-p) _IO is output to the negative phase side.

【００３７】次に、重み付き差動電流スイッチ５１６〜
５１８は、ディジタル信号Ｄ２〜Ｄ０の入力により、ビ
ットの重みに対応した電流を振り分ける。ディジタル信
号Ｄ２〜Ｄ０は、電流に重み付けがあるためデコードの
必要がなく、ラッチ回路１１１を介して直接個々の電流
スイッチへ供給される。電流Ｉ_O は、各電流スイッチに
よって重みを付けて分流され、電流スイッチ５１６はＩ
_O／２の電流を、電流スイッチ５１７はＩ_O／４の電流
を、電流スイッチ５１８はＩ_O／８の電流をそれぞれ正
相側又は逆相側に振り分けて出力する。Next, the weighted differential current switches 516 to
518 distributes a current corresponding to the bit weight according to the input of the digital signals D2 to D0. The digital signals D2 to D0 are supplied directly to the individual current switches via the latch circuit 111 without the necessity of decoding because the currents are weighted. The current I _O is weighted and shunted by each current switch, and the current switch 516
The _O / 2 of the current, the current switch 517 I _O / 4 of the current, the current switch 518 outputs distributes a current of I _O / 8 to each positive phase side or the reverse phase side.

【００３８】入力ディジタル信号Ｄ２〜Ｄ０の各ビット
の値に対する出力電流の関係を表１に示す。Table 1 shows the relationship between the output current and the value of each bit of the input digital signals D2 to D0.

【００３９】[0039]

【表１】 [Table 1]

【００４０】入力値が２進数で（０００）ならば出力電
流は０、２進数で（００１）ならばＩ_O／８、２進数で
（０１０）ならば２（Ｉ_O／８）の電流が流れる。以後
入力値が１増加する毎に出力電流はＩ_O／８づつ増え、
入力値が２進数で（１１１）のときに７（Ｉ_O／８）の
電流が出力される。If the input value is binary (000), the output current is 0, if binary (001), I _O / 8, if binary (010), 2 (I _O / 8) current Flows. Thereafter, each time the input value increases by 1, the output current increases by I _O / 8,
When the input value is a binary number (111), a current of 7 ( _IO / 8) is output.

【００４１】続いて、差動電流スイッチ５１３について
図３を用いて構成及び動作の原理を説明する。図３ａに
おいて、ＳＷは、スイッチ５１３をシンボルで示したも
のであり、７０１は、電流Ｉ_in を入力する端子、７０
２は、ディジタル信号Ｄの入力端子、７０３は、ディジ
タル信号Ｄの制御によって正相側に振り分けられる電流
Ｉ_out の出力端子、７０４は、逆相側に振り分けられる
電流Ｉ_out ^* の出力端子を示す。Next, the configuration and operation principle of the differential current switch 513 will be described with reference to FIG. In Figure 3a, SW is shows the switch 513 in the symbol, 701, terminal for receiving a current I _in, 70
Reference numeral 2 denotes an input terminal of the digital signal D, reference numeral 703 denotes an output terminal of the current I _out distributed to the positive phase side by control of the digital signal D, and reference numeral 704 denotes an output terminal of the current I _out ^* distributed to the negative phase side. .

【００４２】スイッチ５１３の実際の回路を図３ｂに示
す。同図において、７０５，７０６は、差動対をなすＭ
ＯＳトランジスタ、７０８は、ディジタル信号Ｄを反転
してその否定Ｄ^* を出力するインバータを示す。ＭＯＳ
トランジスタ７０５，７０６は、チャネル長とチャネル
幅が等しく、マッチングを考慮してレイアウトされたソ
ース結合対で構成される。その共通ソースは、入力端子
７０１となって電流Ｉ_inが入力される。また、トランジ
スタ７０５のゲートに入力端子７０２が接続され、トラ
ンジスタ７０６のゲートにインバータ７０８の出力端子
が接続される。更に、トランジスタ７０５のドレインが
出力端子７０３に、トランジスタ７０６のドレインが出
力端子７０４に接続される。The actual circuit of switch 513 is shown in FIG. In the figure, reference numerals 705 and 706 denote Ms forming a differential pair.
The OS transistor 708 indicates an inverter that inverts the digital signal D and outputs its negation D ^* . MOS
Transistors 705 and 706 have the same channel length and channel width, and are formed of a source-coupled pair laid out in consideration of matching. The common source becomes an input terminal 701 to which the current _Iin is input. The input terminal 702 is connected to the gate of the transistor 705, and the output terminal of the inverter 708 is connected to the gate of the transistor 706. Further, the drain of the transistor 705 is connected to the output terminal 703, and the drain of the transistor 706 is connected to the output terminal 704.

【００４３】このような構成により、ディジタル信号Ｄ
とインバータ７０８出力の否定Ｄ^*に従ってトランジス
タ７０５，７０６の一方がオン、他方がオフとなって、
入力電流Ｉ_in は、出力端子７０３又は出力端子７０４
のどちらか一方にのみ流れ出、電流Ｉ_out 又は電流Ｉ
_out ^* のいずれかとなる。なお、ディジタル信号Ｄの
“１”は接地電位、“０”は電源電位である。With such a configuration, the digital signal D
And one of the transistors 705 and 706 is turned on and the other is turned off according to the negative D ^{* of the} output of the inverter 708,
The input current I _in is output from the output terminal 703 or the output terminal 704.
Flows _out to only one of the two, the current I _out or the current I _out
out ^* . Note that "1" of the digital signal D is a ground potential, and "0" is a power supply potential.

【００４４】出力端子７０３及び出力端子７０４は、電
流電圧変換器１１３のそれぞれ正相入力端子、逆相入力
端子に接続される。そして、本実施例においては、トラ
ンジスタ７０５，７０６をオン状態において線形領域で
動作させた。そのため、後で詳述するが、トランジスタ
７０５，７０６がオン状態のときに（即ち、そのゲート
の電位が接地電位のときに）、ゲート・ソース間電圧が
閾値電圧を越えるように、更に、ドレイン・ソース電圧
が実効ゲート電圧を下回るように、加えて、接続するカ
レントミラー１０４（図２参照）に適切な電位が与えら
れるように電流電圧変換器１１３の両入力端子の電位が
設定される。The output terminal 703 and the output terminal 704 are connected to the positive-phase input terminal and the negative-phase input terminal of the current / voltage converter 113, respectively. In the present embodiment, the transistors 705 and 706 are operated in the linear region in the on state. Therefore, as will be described in detail later, when the transistors 705 and 706 are in the ON state (that is, when the gate potential is the ground potential), the gate-source voltage exceeds the threshold voltage, and the drain The potentials of both input terminals of the current-to-voltage converter 113 are set so that the source voltage is lower than the effective gate voltage and that an appropriate potential is applied to the connected current mirror 104 (see FIG. 2).

【００４５】トランジスタ７０５，７０６は特性が同じ
であるので、図３ｂの回路は、２個の値の等しい出力抵
抗に置き換えた図３ｃの回路と等価となる。即ち、図３
ｂの回路は、入力端子７０１が抵抗７１４を介して出力
端子７０３へ接続するか、又は抵抗７１６を介して出力
端子７０４へ接続するかのいずれかとなる回路と見做す
ことができる。電流電圧変換器１１３の入力端子のイン
ピーダンスが低い値に設定されるので、入力端子７０１
の呈するインピーダンスは、ディジタル信号の状態に無
関係に出力抵抗の値で一定である。Since the characteristics of the transistors 705 and 706 are the same, the circuit of FIG. 3B is equivalent to the circuit of FIG. 3C in which two equal-valued output resistors are replaced. That is, FIG.
The circuit b can be regarded as a circuit in which the input terminal 701 is connected to the output terminal 703 via the resistor 714 or is connected to the output terminal 704 via the resistor 716. Since the impedance of the input terminal of the current-voltage converter 113 is set to a low value, the input terminal 701
Is constant at the value of the output resistance regardless of the state of the digital signal.

【００４６】以上の差動電流スイッチ５１３の１２７個
を行列状に配置して差動電流スイッチ群１０５（図２参
照）を構成した。各スイッチのソースが全てカレントミ
ラー回路１０４の出力端子に接続される。The differential current switch group 105 (see FIG. 2) was constituted by arranging 127 of the above differential current switches 513 in a matrix. The sources of each switch are all connected to the output terminal of the current mirror circuit 104.

【００４７】図２に示したカレントミラー回路１０４、
電流電圧変換器１１３及び電流セルマトリクス型変換器
１０９による上位ビットのための実際の回路を図４に示
す。同図において、８０１は、電流値Ｉ_ref の電流、８
０２は、電流８０１を出力するカレントミラー回路１０
４のトランジスタ、８１７は、電流８０１の出力端子
（トランジスタ８０２のドレイン）、８０３〜８１０
は、図３ｂに示した差動電流スイッチ５１３の各トラン
ジスタ、８１３〜８１６は、同じく図３ｂに示した差動
電流スイッチ５１３のインバータ、８２４は、デコード
／セル選択回路、８４０，８４１は、ダミー回路のトラ
ンジスタを示す。The current mirror circuit 104 shown in FIG.
FIG. 4 shows an actual circuit for the upper bits by the current-voltage converter 113 and the current cell matrix type converter 109. In the figure, reference numeral 801 denotes a current having a current value _Iref , 8
02 is a current mirror circuit 10 that outputs a current 801
A transistor 817 is an output terminal of the current 801 (drain of the transistor 802), and 803 to 810
Are the transistors of the differential current switch 513 shown in FIG. 3B, 813 to 816 are the inverters of the differential current switch 513 also shown in FIG. 3B, 824 is a decode / cell selection circuit, and 840 and 841 are dummy 1 shows a transistor of a circuit.

【００４８】トランジスタ８０２は、ソースに電源（電
圧ＶＤＤ₂）が接続され、ゲートに基準電流源１０１か
らバイアス８５０（電圧ＶＢ₁）が供給され、ドレイン
から電流８０１を出力する。その出力端子８１７に各差
動電流スイッチ５１３とダミー回路の共通ソースを接続
した。従って、出力端子８１７は、各差動電流スイッチ
５１３の電流入力端子を相互に接続した接続点でもあ
る。差動電流スイッチ５１３は、１２７個を用いたが、
図４では複雑さを避けるため、４個を直列に配置して示
した。デコード／セル選択回路８２４は、図２のＸデコ
ード１０６、Ｙデコード１０７及びラッチ回路１０８を
簡単化して示したもので、ディジタル信号Ｄ９〜Ｄ３が
入力される。The transistor 802 has a source connected to a power supply (voltage VDD ₂ ), a gate supplied with a bias 850 (voltage VB ₁ ) from the reference current source 101, and outputs a current 801 from a drain. The differential current switch 513 and the common source of the dummy circuit were connected to the output terminal 817. Therefore, the output terminal 817 is also a connection point connecting the current input terminals of the respective differential current switches 513 to each other. Although 127 differential current switches 513 were used,
In FIG. 4, four are arranged in series to avoid complexity. The decode / cell selection circuit 824 is a simplified version of the X decode 106, the Y decode 107 and the latch circuit 108 shown in FIG. 2, and receives digital signals D9 to D3.

【００４９】デコード／セル選択回路８２４出力の制御
信号は、各差動電流スイッチの一方のゲートに供給さ
れ、インバータ８１３〜８１６出力の否定制御信号は、
各差動電流スイッチの他方のゲートに供給される。制御
信号は、“１”のとき電位が接地電位ＧＮＤ、“０”の
とき電位が電源電位ＶＤＤ₂ になる。そのとき、否定制
御信号は、その逆の電位になる。そして、ゲートの電位
が接地電位ＧＮＤのときにそのトランジスタはオンとな
り、電源電位ＶＤＤ₂ のときにオフになる。The control signal output from the decode / cell selection circuit 824 is supplied to one gate of each differential current switch, and the negative control signals output from the inverters 813 to 816 are:
It is supplied to the other gate of each differential current switch. When the control signal is “1”, the potential is the ground potential GND, and when the control signal is “0”, the potential is the power supply potential VDD ₂ . At that time, the negative control signal has the opposite potential. Then, the transistor when the potential of the gate of the ground potential GND is turned on, turned off when the power supply potential VDD _2.

【００５０】制御信号が供給されるトランジスタ８０
４，８０６，８０８，８１０の各ドレインは、共通の出
力端子８１８に接続され、出力端子８１８への正相出力
電流が電流電圧変換器１１３の正相入力端子に供給され
る。否定制御信号が供給されるトランジスタ８０３，８
０５，８０７，８０９の各ドレインは、共通の出力端子
８１９に接続され、出力端子８１９への逆相出力電流が
電流電圧変換器１１３の逆相入力端子に供給される。な
お、ダミー回路には、トランジスタ８４０のゲート端子
８４２に接地電位ＧＮＤを与え、トランジスタ８４１の
ゲート端子８４３に電源電位ＶＤＤ₂ を与えてトランジ
スタ８４０を常時オン状態に保った。Transistor 80 supplied with a control signal
The drains of 4, 806, 808, and 810 are connected to a common output terminal 818, and a positive-phase output current to the output terminal 818 is supplied to a positive-phase input terminal of the current-voltage converter 113. Transistors 803 and 8 to which a negative control signal is supplied
The drains 05, 807, and 809 are connected to a common output terminal 819, and a negative-phase output current to the output terminal 819 is supplied to a negative-phase input terminal of the current-voltage converter 113. Note that the dummy circuit, the gate terminal 842 of the transistor 840 provides a ground potential GND, and was kept always on the transistor 840 given to the gate terminal 843 of the transistor 841 to the power supply potential VDD _2.

【００５１】電流電圧変換器１１３の両入力端子の電位
を等しくし、その電位を出力端子８１７の電位がＶＤＤ
₂−Ｖ_DS3 になるように設定した。オン状態のトランジ
スタのゲート電位は、接地電位ＧＮＤになっているの
で、オン状態のトランジスタのゲート・ソース間電圧Ｖ
_GS4 は、ＶＤＤ₂−Ｖ_DS3 になる。即ち、式（２）に示
したように、ＶＤＤ₂＝Ｖ_DS3＋Ｖ_GS4 となる。なお、オ
ン状態で線形領域動作のトランジスタのドレイン・ソー
ス間電圧は非常に低く、電流電圧変換器１１３の両入力
端子の電位は、ＶＤＤ₂−Ｖ_DS3 を僅かに下回る程度に
なる。The potential of both input terminals of the current-voltage converter 113 is made equal, and the potential of the output terminal 817 is set to VDD.
_2- V _DS3 was set. Since the gate potential of the on-state transistor is the ground potential GND, the gate-source voltage V
_GS4 will VDD ₂ -V _DS3. That is, as shown in equation (2), VDD ₂ = V _DS3 + V _GS4 . Note that the voltage between the drain and source of the transistor that operates in the linear region in the ON state is extremely low, and the potential of both input terminals of the current-to-voltage converter 113 is slightly lower than VDD ₂ −V _DS3 .

【００５２】このような電位の設定により、オン状態の
トランジスタの出力抵抗は、同じ抵抗値（以下これを
「Ｒ_O1」で表わす）で揃う。更に、上記したように、電
流電圧変換器１１３の入力端子のインピーダンスをこの
抵抗値Ｒ_O1 に比べて十分に低く設定したので、カレン
トミラー回路１０４の出力端子からスイッチ側をみたイ
ンピーダンスは、ディジタル信号の状態に無関係にＲ_O1
／１２８で一定であり、従って同出力端子の電位も一定
である（ダミー回路の出力抵抗も同じ抵抗値Ｒ_O1を持
つ）。そのため、電流８０１（電流値Ｉ_ref）は１２８
等分されて各差動電流スイッチへ電流値Ｉ_O の電流が流
れる。By setting such a potential, the output resistances of the transistors in the ON state are equalized by the same resistance value (hereinafter, this is represented by "R _O1 "). Further, as described above, since the impedance of the input terminal of the current-voltage converter 113 is set sufficiently lower than this resistance value R _O1 , the impedance seen from the output terminal of the current mirror circuit 104 on the switch side becomes the digital signal. R _O1 regardless of the state of
/ 128, and therefore the potential of the output terminal is also constant (the output resistance of the dummy circuit also has the same resistance value R _O1 ). Therefore, the current 801 (current value I _ref ) is 128
A current having a current value I _O flows into each differential current switch by being equally divided.

【００５３】そして、ディジタル信号に応じて、ｐ個の
出力抵抗がカレントミラー回路１０４の出力端子と各差
動電流スイッチの共通の正相出力端子８１８との間に接
続されて電流電圧変換器１１３の正相側入力端子に電流
値ｐＩ_O のアナログ電流出力Ｉ_out が入力され、１２７
−ｐ個の出力抵抗がカレントミラー回路１０４の出力端
子と電流電圧変換器１１３の逆相側入力端子８１９との
間に接続され、電流電圧変換器１１３の逆相側入力端子
に電流値（１２７−ｐ）Ｉ_O のアナログ電流出力Ｉ_out ^*
が入力される。In response to the digital signal, p output resistors are connected between the output terminal of the current mirror circuit 104 and the common positive-phase output terminal 818 of each differential current switch, and the current-voltage converter 113 analog current output I _out of the current value pI _O to the positive phase side input terminal is input, 127
−p output resistors are connected between the output terminal of the current mirror circuit 104 and the negative-phase input terminal 819 of the current-voltage converter 113, and the current value (127) is connected to the negative-phase input terminal of the current-voltage converter 113. −p) I _O analog current output I _out ^*
Is entered.

【００５４】電流電圧変換器１１３は、図４右下に示す
ように、高利得の演算増幅器８２１と、同相帰還用増幅
器８２８とからなり、増幅器８２１の出力端子５０６，
５０７の中間電位VOCM と、変換器１１３の入力端子の
電位とが増幅器８２８の入力端子８２７に供給する電源
VCMFB と等しくなるように制御されている。出力端子５
０６，５０７の中間電位VOCM は、両端子間に接続した
等しい抵抗値の抵抗器８２９，８３０の接続点で得ら
れ、更に、変換器１１３の各入出力端子間にそれぞれ接
続した電流電圧変換のための帰還抵抗器ＲＦＢの帰還作
用によって、入出力端子間の電位が等しくなる。このよ
うな変換器１１３を用いて、電源VCMFB の電位を調節し
て電流源トランジスタ８０２の出力端子８１７の電位を
所定の電圧値に設定した。なお、帰還抵抗器ＲＦＢの帰
還作用によって、変換器１１３の各入力端子は、著しく
低いインピーダンスを呈する。The current-voltage converter 113 comprises a high-gain operational amplifier 821 and an in-phase feedback amplifier 828 as shown in the lower right part of FIG.
A power supply that supplies the intermediate potential VOCM of 507 and the potential of the input terminal of the converter 113 to the input terminal 827 of the amplifier 828
It is controlled to be equal to VCMFB. Output terminal 5
06, 507 is obtained at the connection point between resistors 829 and 830 having the same resistance value connected between both terminals. Potential of the input and output terminals becomes equal due to the feedback action of the feedback resistor RFB. By using such a converter 113, the potential of the power supply VCMFB was adjusted to set the potential of the output terminal 817 of the current source transistor 802 to a predetermined voltage value. Note that each input terminal of the converter 113 exhibits a remarkably low impedance due to the feedback action of the feedback resistor RFB.

【００５５】最終的に、変換器１１３の出力端子８２５
において、Ｉ_outＲＦＢの電圧値の正相電圧出力１と、
出力端子８２６において、Ｉ_out ^*ＲＦＢの電圧値の逆相
電圧出力２とが得られる。Finally, the output terminal 825 of the converter 113
, A positive-phase voltage output 1 of a voltage value of I _out RFB;
At the output terminal 826, a negative-phase voltage output 2 of the voltage value of I _out ^* RFB is obtained.

【００５６】次に、図２に示した重み付き差動電流スイ
ッチ５１６〜５１８については、図３ｂに示したトラン
ジスタ７０５，７０６の各々を重みに応じた個数の並列
接続トランジスタに置き換えることによって実現するこ
とができる。Next, the weighted differential current switches 516 to 518 shown in FIG. 2 are realized by replacing each of the transistors 705 and 706 shown in FIG. 3B with a number of parallel-connected transistors corresponding to the weight. be able to.

【００５７】上記並列接続トランジスタを用いた重み付
き電流源型変換器１１２と、図２に示したカレントミラ
ー回路１０４及び電流電圧変換器１１３による下位ビッ
トのための実際の回路を図５に示す。同図において、９
０７は、電流値Ｉ_O の電流、９０６は、電流９０７を出
力するカレントミラー回路１０４のトランジスタ、９０
５は、電流９０７の出力端子（トランジスタ９０６のド
レイン）、９０４は、ダミー回路を示す。FIG. 5 shows an actual circuit for the lower bits by the current source type converter 112 using the parallel-connected transistor and the current mirror circuit 104 and the current-voltage converter 113 shown in FIG. In FIG.
07 is a current of the current value I _O , 906 is a transistor of the current mirror circuit 104 which outputs a current 907, 90
Reference numeral 5 denotes an output terminal of the current 907 (drain of the transistor 906), and reference numeral 904 denotes a dummy circuit.

【００５８】トランジスタ９０６は、ソースに電源（電
圧ＶＤＤ₂）が接続され、ゲートに基準電流源１０１か
らのバイアス９２５（電圧ＶＢ₂）が供給され、ドレイ
ンから電流９０７を出力する。その出力端子９０５に電
流スイッチ５１６〜５１８とダミー回路９０４の電流入
力端子（共通ソース）を接続した。即ち、出力端子９０
５は、電流スイッチ５１６〜５１８の各電流入力端子の
接続点でもある。The transistor 906 has a source connected to a power supply (voltage VDD ₂ ), a gate supplied with a bias 925 (voltage VB ₂ ) from the reference current source 101, and outputs a current 907 from a drain. The current switches 516 to 518 and the current input terminal (common source) of the dummy circuit 904 were connected to the output terminal 905. That is, the output terminal 90
5 is also a connection point of each current input terminal of the current switches 516 to 518.

【００５９】電流スイッチ５１６〜５１８は、前記した
重みに応じた個数のトランジスタを有している。即ち、
スイッチ５１６は、４個のトランジスタの対で計８個、
スイッチ５１７は、２個のトランジスタの対で計４個、
スイッチ５１８は、１個の対で計２個である。個々のト
ランジスタは、チャネル長とチャネル幅が等しい同じト
ランジスタとした。なお、これらのトランジスタに流れ
る電流は、前記電流スイッチ５１３の場合の数分の１と
なるので、トランジスタの寸法を小さくして、出力抵抗
の抵抗値をＲ_O2 とした。従って、電流スイッチ５１６
〜５１８の合成出力抵抗は、それぞれＲ_O2／４，Ｒ_O2／
２，Ｒ_O2となり、この抵抗値と、ダミー回路９０４の出
力抵抗（抵抗値Ｒ_O2）とによってスイッチ５１６，５１
７，５１８は、電流値Ｉ_O を分流してそれぞれ前記した
電流値Ｉ_O／２，Ｉ_O／４，Ｉ_O／８の各電流を得ること
ができる（ダミー回路の電流値はＩ_O／８）。Each of the current switches 516 to 518 has a number of transistors corresponding to the weight. That is,
The switch 516 has a total of eight pairs of four transistors,
The switch 517 has a total of four switches of two transistors,
The number of switches 518 is two in one pair. Each transistor was the same transistor having the same channel length and channel width. Since the current flowing through these transistors is a fraction of that in the case of the current switch 513, the dimensions of the transistors are reduced, and the resistance value of the output resistance is set to R _O2 . Therefore, the current switch 516
To 518 are R _O2 / 4 and R _O2 /
2 and R _O2 , and the switches 516 and 51 are determined by the resistance value and the output resistance (resistance value R _O2 ) of the dummy circuit 904.
7, 518 can shunt the current value I _O to obtain the respective currents of the current values I _O / 2, I _O / 4, and I _O / 8 (the current value of the dummy circuit is I _O / 8).

【００６０】ディジタル信号Ｄ２〜Ｄ０は、各差動電流
スイッチに供給され、“１”のとき電位が接地電位ＧＮ
Ｄ、“０”のとき電位が電源電位ＶＤＤ₂ になって、そ
れぞれトランジスタをオン・オフ制御する。The digital signals D2 to D0 are supplied to the respective differential current switches, and when "1", the potential is changed to the ground potential GN.
D, the potential at "0" become the power supply potential VDD _2, respectively OFF control transistor.

【００６１】ディジタル信号Ｄ２〜Ｄ０が直接供給され
るトランジスタの各ドレインは、共通の出力端子８１８
に接続され、出力端子８１８への正相出力電流が電流電
圧変換器１１３の正相入力端子に供給される。また、同
ディジタル信号がインバータを介して供給されるトラン
ジスタの各ドレインは、共通の出力端子８１９に接続さ
れ、出力端子８１９への逆相出力電流が電流電圧変換器
１１３の逆相入力端子に供給される。Each of the drains of the transistors to which the digital signals D2 to D0 are directly supplied has a common output terminal 818.
And the positive-phase output current to the output terminal 818 is supplied to the positive-phase input terminal of the current-voltage converter 113. Each drain of a transistor to which the same digital signal is supplied via an inverter is connected to a common output terminal 819, and a negative-phase output current to the output terminal 819 is supplied to a negative-phase input terminal of the current-voltage converter 113. Is done.

【００６２】電流電圧変換器１１３の両入力端子の電位
設定によって、出力端子９０７の電位は、上位７ビット
の場合と同様にＶＤＤ₂−Ｖ_DS3 になる。また、オン状
態のトランジスタのゲート・ソース間電圧Ｖ_GS4 は、Ｖ
ＤＤ₂−Ｖ_DS3 になる。By setting the potential of both input terminals of the current-voltage converter 113, the potential of the output terminal 907 becomes VDD ₂ −V _DS3 as in the case of the upper 7 bits. In addition, the gate-source voltage V _GS4 of the on-state transistor is V
Become DD ₂ -V _DS3.

【００６３】このような電位の設定によって、オン状態
のトランジスタの出力抵抗は、抵抗値Ｒ_O2 で等しく揃
い、前記分流電流９２５〜９２８が得られる。そして、
ディジタル信号Ｄ２〜Ｄ０の値に応じて、出力端子８１
８に正相のアナログ電流出力Ｉ_out が、出力端子８１９
に逆相のアナログ電流出力Ｉ_out ^* が流れる。By setting such a potential, the output resistances of the transistors in the ON state are equalized by the resistance value R _O2 , and the shunt currents 925 to 928 are obtained. And
According to the values of the digital signals D2 to D0, the output terminal 81
8, an in-phase analog current output I _out is provided at an output terminal 819.
, An _out- of-phase analog current output I _out ^* flows.

【００６４】最終的にこれら電流は、上位７ビットの電
流と加算され、電流電圧変換器１１３の出力端子５０６
において正相電圧出力１を、出力端子５０７において逆
相電圧出力２を得ることができる。Finally, these currents are added to the upper 7-bit current, and the output terminal 506 of the current / voltage converter 113 is added.
And a negative-phase voltage output 2 can be obtained at the output terminal 507.

【００６５】以上によって、本発明のＤＡ変換器は、電
源に従来よりも低い電圧値ＶＤＤ₂を採用することが可
能となり、電源の低電圧化を達成することができる。As described above, in the DA converter of the present invention, it is possible to adopt a voltage value VDD ₂ lower than that of the conventional power supply, and it is possible to reduce the power supply voltage.

【００６６】[0066]

【発明の効果】本発明によれば、ＭＯＳトランジスタの
線形領域における出力抵抗を利用して電流の分流を行な
うので、ゲート・ソース間電圧を従来に比べて低く設定
することができ、従って、電源の低電圧化が可能とな
る。また、電流セルマトリックス型においては、複数の
差動電流スイッチに１個乃至少数個の電流源が接続され
るため、トランジスタ数の低減が可能となる。According to the present invention, the current is shunted by utilizing the output resistance in the linear region of the MOS transistor, so that the gate-source voltage can be set lower than in the prior art. Voltage can be reduced. In the current cell matrix type, one or a small number of current sources are connected to a plurality of differential current switches, so that the number of transistors can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るディジタル・アナログ変換器の実
施の形態を説明するための回路ブロック図。FIG. 1 is a circuit block diagram for explaining an embodiment of a digital-to-analog converter according to the present invention.

【図２】本発明のディジタル・アナログ変換器の実施例
を説明するための回路ブロック図。FIG. 2 is a circuit block diagram for explaining an embodiment of the digital-to-analog converter of the present invention.

【図３】差動電流スイッチの概念、構成及び動作原理を
説明するための図。FIG. 3 is a diagram illustrating the concept, configuration, and operation principle of a differential current switch.

【図４】本発明の実施例の第１の回路例を説明するため
の図。FIG. 4 is a diagram for explaining a first circuit example of the embodiment of the present invention.

【図５】本発明の実施例の第２の回路例を説明するため
の図。FIG. 5 is a diagram for explaining a second circuit example of the embodiment of the present invention.

【図６】従来のディジタル・アナログ変換器を説明する
ための回路ブロック図。FIG. 6 is a circuit block diagram for explaining a conventional digital / analog converter.

【図７】従来のディジタル・アナログ変換器の回路例を
説明するための図。FIG. 7 is a diagram illustrating a circuit example of a conventional digital-to-analog converter.

【符号の説明】[Explanation of symbols]

１０１…電流源、１０４…カレントミラー回路、１０
５，１１０…差動電流スイッチ群、１０９…電流セルマ
トリクス型変換器、１１２…重み付き電流源型変換器、
１１３…電流電圧変換器、７０５，７０６，８０２〜８
１０，８４０，８４１，９０６…ＭＯＳトランジスタ、
５１３…差動電流スイッチ、７０１…電流入力端子、５
１６〜５１８…重み付き差動電流スイッチ、８１７，９
０５…電流入力端子接続点(電流源出力端子)、Ｄ９〜Ｄ
０…ディジタル信号、Ｉ_out，Ｉ_out ^*…アナログ電流出
力。101: current source, 104: current mirror circuit, 10
5, 110: differential current switch group, 109: current cell matrix type converter, 112: weighted current source type converter,
113 ... current-voltage converter, 705, 706, 802-8
10,840,841,906 ... MOS transistor,
513: differential current switch, 701: current input terminal, 5
16 to 518: Weighted differential current switch, 817, 9
05: Current input terminal connection point (current source output terminal), D9 to D
0: Digital signal, _Iout , _Iout ^* : Analog current output.

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】電流入力端子を有し当該端子に入力される
電流を２方向に振り分ける複数の差動電流スイッチと、
振り分けた電流を入力する終端回路とを備え、当該複数
の差動電流スイッチの各々は、差動対を構成するＭＯＳ
トランジスタからなり、ディジタル信号に応答して当該
ＭＯＳトランジスタのオン・オフを制御することによっ
て複数の差動電流スイッチの振り分け動作を制御し、終
端回路からアナログ信号を出力するディジタル・アナロ
グ変換器において、 前記複数の差動電流スイッチは、少なくとも１組の差動
電流スイッチ群を構成し、群ごとに電流入力端子が相互
に接続され、かつ、当該接続点に電流源が接続されてお
り、前記終端回路は、前記ＭＯＳトランジスタをオン状
態において線形領域で動作させる電位を有し、かつ、線
形領域動作のＭＯＳトランジスタが有する出力抵抗より
も十分に低いインピーダンスを呈する入力端子を備えて
いることを特徴とするディジタル・アナログ変換器。1. A plurality of differential current switches having a current input terminal and distributing a current input to the terminal in two directions;
And a terminating circuit for inputting the distributed current, wherein each of the plurality of differential current switches is a MOS transistor forming a differential pair.
A digital-to-analog converter comprising a transistor, controlling the on / off of the MOS transistor in response to a digital signal, controlling the distribution operation of a plurality of differential current switches, and outputting an analog signal from a termination circuit. The plurality of differential current switches constitute at least one differential current switch group, current input terminals are connected to each other for each group, and a current source is connected to the connection point; The circuit has an input terminal that has a potential that causes the MOS transistor to operate in a linear region in an on state, and has an input terminal that exhibits an impedance sufficiently lower than the output resistance of a MOS transistor that operates in a linear region. Digital-to-analog converter. 【請求項２】前記差動電流スイッチの各々は、対をなす
２個のＭＯＳトランジスタからなることを特徴とする請
求項１に記載のディジタル・アナログ変換器。2. The digital-to-analog converter according to claim 1, wherein each of said differential current switches comprises two MOS transistors forming a pair. 【請求項３】前記差動電流スイッチの各々は、それぞれ
に設定される重みに応じた個数のＭＯＳトランジスタの
対からなることを特徴とする請求項１に記載のディジタ
ル・アナログ変換器。3. The digital-to-analog converter according to claim 1, wherein each of said differential current switches comprises a number of pairs of MOS transistors corresponding to a weight set for each of said differential current switches. 【請求項４】前記複数の差動電流スイッチは、１組の差
動電流スイッチ群を構成し、前記電流源は、アナログ信
号の出力が最大となる電流値の電流を出力する単一の電
流源であることを特徴とする請求項１〜請求項３のいず
れか一に記載のディジタル・アナログ変換器。4. The plurality of differential current switches constitute a set of differential current switches, and the current source outputs a single current which outputs a current having a maximum value of an analog signal. 4. A digital-to-analog converter according to claim 1, wherein the digital-to-analog converter is a source. 【請求項５】ディジタル信号のビットが上位ビットと下
位ビットに分けられ、上位ビットのための変換器は、請
求項２に記載のディジタル・アナログ変換器からなり、
下位ビットのための変換器は、請求項３に記載のディジ
タル・アナログ変換器からなることを特徴とするディジ
タル・アナログ変換器。5. A bit of a digital signal is divided into an upper bit and a lower bit, and a converter for the upper bit comprises the digital / analog converter according to claim 2,
4. A digital-to-analog converter according to claim 3, wherein the converter for the lower bits comprises the digital-to-analog converter according to claim 3. 【請求項６】前記上位ビットのための変換器は、１組の
第１の差動電流スイッチ群と、アナログ信号の出力が最
大となる電流値の電流を出力する単一の第１の電流源と
を備え、前記下位ビットのための変換器は、１組の第２
の差動電流スイッチ群と、下位ビットのデイジタル信号
によるアナログ信号の出力が最大となる電流値の電流を
出力する第２の電流源とを備えていることを特徴とする
請求項５に記載のディジタル・アナログ変換器。6. A converter for the upper bits, wherein a set of a first differential current switch group and a single first current for outputting a current having a current value at which an output of an analog signal is maximum. And a converter for the lower order bits comprises a set of second
6. The differential current switch group according to claim 5, further comprising a second current source that outputs a current having a current value that maximizes the output of an analog signal based on the digital signal of the lower bit. Digital-to-analog converter.