JPH11234240A - Matched filter and matched filter for four-phase transition modulated signal demodulation using the same - Google Patents
Matched filter and matched filter for four-phase transition modulated signal demodulation using the sameInfo
- Publication number
- JPH11234240A JPH11234240A JP10027636A JP2763698A JPH11234240A JP H11234240 A JPH11234240 A JP H11234240A JP 10027636 A JP10027636 A JP 10027636A JP 2763698 A JP2763698 A JP 2763698A JP H11234240 A JPH11234240 A JP H11234240A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- matched filter
- sample
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、移動体通
信や無線ＬＡＮ（ Local Area Network ）など、スペク
トラム拡散技術を応用した通信システムの復調器にて、
同期捕捉および逆拡散する際などに好適に用いられるも
のであり、アナログ入力信号と、２値符号系列との相関
値を計算するマッチトフィルタ、および、それを用いた
４位相偏移変調信号復調用マッチトフィルタに関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demodulator of a communication system to which spread spectrum technology is applied, such as mobile communication and wireless LAN (Local Area Network).
A matched filter which is preferably used for synchronous acquisition and despreading, and calculates a correlation value between an analog input signal and a binary code sequence, and demodulation of a four-phase shift keying signal using the matched filter. Related to the matched filter.
【０００２】[0002]
【従来の技術】近年では、移動体通信システムや無線Ｌ
ＡＮシステムなどが急速に普及しており、その際の通信
方式の一つとして、スペクトラム拡散技術が使用されつ
つある。これらのスペクトラム拡散技術を応用した通信
システムでは、復調器での同期捕捉および逆拡散のため
に、マッチトフィルタが用いられる。従来のマッチトフ
ィルタでは、アナログの入力信号をＡＤ変換器でデジタ
ル変換した後、デジタル演算によって計算する方式が主
として用いられている。ここで、上記移動体通信システ
ムの端末は、携帯して持ち運ばれることが多いため、コ
ンパクトで低消費電力であることが強く要求されてい
る。ところが、上記方式では、ＡＤ変換器が必要になる
ため、消費電力の削減が困難である。2. Description of the Related Art In recent years, mobile communication systems and wireless L
AN systems and the like are rapidly spreading, and a spread spectrum technique is being used as one of the communication systems at that time. In a communication system to which these spread spectrum techniques are applied, a matched filter is used for synchronization acquisition and despreading in a demodulator. In a conventional matched filter, a method is mainly used in which an analog input signal is digitally converted by an AD converter and then calculated by digital operation. Here, since the terminals of the mobile communication system are often carried around, there is a strong demand for compact terminals and low power consumption. However, in the above method, since an AD converter is required, it is difficult to reduce power consumption.
【０００３】したがって、上記要求を満足させるため
に、例えば、日経エレクトロニクス１９９６．２．２６
号（ｎｏ．６５６）１４ページ〜１５ページでは、アナ
ログ信号処理によって、マッチトフィルタを構成するこ
とが提案されている。また、アナログ信号処理によって
相関演算する他の構成として、図１２に示すマッチトフ
ィルタ１０１では、サンプルホールド部１０２が、入力
クロックＣＬＫに同期し、かつ、互いに異なるタイミン
グで、アナログ入力信号Ｖｉｎをサンプリングし、それ
ぞれのサンプル値を出力電圧Ｖｓ1 〜ＶｓN として出力
している。一方、マルチプレクサ対ＭＭ1 〜ＭＭN は、
相関フィルタ係数レジスタ１０３に格納された相関フィ
ルタ係数列Ｐのうち、入力クロックＣＬＫの現サイクル
にて、各出力電圧Ｖｓ1 〜ＶｓN に対応する係数ｐの値
に基づいて、各出力電圧Ｖｓ1 〜ＶｓN が、非平衡入出
力の加算系加算回路１０４へ入力されるか、非平衡入出
力の減算系加算回路１０５へ入力されるかを選択する。
なお、両加算回路１０４・１０５の入力端子のうち、上
記各出力電圧Ｖｓ1 〜ＶｓN が入力されない入力端子に
は、マルチプレクサ対ＭＭ1 〜ＭＭN によって、基準電
圧Ｖｒｅｆが印加される。[0003] Therefore, in order to satisfy the above demand, for example, Nikkei Electronics 1996.2.2.26
No. 656, pages 14 to 15, it is proposed to configure a matched filter by analog signal processing. As another configuration for performing a correlation operation by analog signal processing, in the matched filter 101 shown in FIG. 12, the sample-and-hold unit 102 samples the analog input signal Vin at different timings in synchronization with the input clock CLK. and, and outputs the respective sample value as the output voltage Vs 1 ~Vs N. On the other hand, the multiplexer pairs MM 1 to MM N
Of correlation filter coefficient register 103 to the stored correlation filter coefficient string P, in the current cycle of the input clock CLK, on the basis of the value of the coefficient p for each output voltage Vs 1 ~Vs N, each output voltage Vs 1 To Vs N are input to the unbalanced input / output addition circuit 104 or to the unbalanced input / output subtraction circuit 105.
Of the input terminals of both adder circuit 104, 105, to an input terminal of the respective output voltages Vs 1 ~Vs N is not input, the multiplexer pair MM 1 ~MM N, the reference voltage Vref is applied.
【０００４】上記加算系加算回路１０４は、例えば、抵
抗あるいはキャパシタを介して、アンプの出力を非反転
出力へ負帰還させて形成される非平衡の加算回路であっ
て、各入力信号の合計を、非平衡の出力信号Ｖ104 とし
て、加算回路１０６へ出力する。同様に、減算系加算回
路１０５は、入力信号の合計を非平衡の出力信号Ｖ105
として出力し、当該出力信号Ｖ105 は、符号反転回路１
０７によって符号が反転された後、出力信号Ｖ107 とし
て加算回路１０６へ印加される。さらに、加算回路１０
６は、両出力信号Ｖ104 ・Ｖ107 を加算して、相関出力
として出力する。[0004] The addition system addition circuit 104 is an unbalanced addition circuit formed by negatively feeding back the output of an amplifier to a non-inverting output via a resistor or a capacitor, for example. , as an output signal V 104 of unbalanced outputs to the adder circuit 106. Similarly, the subtraction-based addition circuit 105 converts the sum of the input signals into the unbalanced output signal V 105.
And the output signal V 105 is output from the sign inversion circuit 1.
After the sign is inverted by 07, it is applied to the addition circuit 106 as the output signal V107 . Further, the addition circuit
6 adds both output signals V104 and V107 and outputs the result as a correlation output.
【０００５】これにより、マッチトフィルタ１０１は、
入力クロックＣＬＫ毎に、アナログ入力信号Ｖｉｎと相
関フィルタ係数列Ｐとの相関値を出力できる。上記構成
では、アナログ信号処理によって相関値が算出されるた
め、ＡＤ変換器が不要になり、マッチトフィルタのコン
パクト化および低消費電力化が期待できる。Thus, the matched filter 101
A correlation value between the analog input signal Vin and the correlation filter coefficient sequence P can be output for each input clock CLK. In the above configuration, since the correlation value is calculated by analog signal processing, an AD converter is not required, and the compactness and low power consumption of the matched filter can be expected.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来技術では、両加算回路１０４・１０５の出力信号Ｖ
104 およびＶ105 が、基準電圧Ｖｒｅｆを基準にした非
平衡のアナログ信号であるため、両出力信号Ｖ104 およ
びＶ105 を減算するために、符号反転回路１０７が不可
欠である。この結果、回路規模および消費電力が増大し
やすいという問題が生じる。また、加算回路１０６は、
符号反転回路１０７の演算が完了するまで、正しい相関
出力を出力できない。したがって、遅延時間の短縮が困
難であるという問題をも有している。However, in the above prior art, the output signals V of the two adder circuits 104 and 105 are not equal.
Since 104 and V 105 are unbalanced analog signals based on the reference voltage Vref, the sign inverting circuit 107 is indispensable for subtracting both output signals V 104 and V 105 . As a result, there arises a problem that the circuit scale and the power consumption tend to increase. Further, the addition circuit 106
Until the operation of the sign inverting circuit 107 is completed, a correct correlation output cannot be output. Therefore, there is also a problem that it is difficult to reduce the delay time.
【０００７】ここで、相関出力の大きさは、アナログ入
力信号Ｖｉｎと相関フィルタ係数列Ｐとが同期した場
合、伝送誤りがないとすると、上記各サンプル値の絶対
値を合計した値となる。したがって、通信容量や通信速
度の向上に伴って、相関フィルタ係数列Ｐの系列長Ｎが
増大すると、より広いダイナミックレンジで相関値を出
力可能なマッチトフィルタが必要になる。ところが、ダ
イナミックレンジは、マッチトフィルタの電源電圧によ
って制限されるため、上記構成のまま、ダイナミックレ
ンジを拡大しようとすると、マッチトフィルタの消費電
力が増大してしまう。Here, when the analog input signal Vin and the correlation filter coefficient sequence P are synchronized and there is no transmission error, the magnitude of the correlation output is the sum of the absolute values of the sample values. Therefore, when the sequence length N of the correlation filter coefficient sequence P increases with an increase in communication capacity and communication speed, a matched filter capable of outputting a correlation value with a wider dynamic range is required. However, since the dynamic range is limited by the power supply voltage of the matched filter, the power consumption of the matched filter increases if the dynamic range is to be expanded with the above configuration.
【０００８】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、回路規模および消費電力が小
さく、かつ、演算速度の速いマッチトフィルタ、並び
に、それを用いた４位相偏移変調信号復調用マッチトフ
ィルタを実現することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to reduce the circuit scale and power consumption and to increase the operation speed of a matched filter, and a four-phase filter using the same. An object of the present invention is to realize a matched filter for demodulating a shift modulation signal.
【０００９】[0009]
【課題を解決するための手段】請求項１の発明に係るマ
ッチトフィルタは、例えば、ＰＮ符号やＧｏｌｄ符号な
ど、スペクトラム拡散などで好適に使用される予め定め
られた２値の相関フィルタ係数系列と、入力されるアナ
ログ信号との相関演算を、入力クロック毎に行うマッチ
トフィルタであって、上記課題を解決するために、上記
入力クロックの周期でサンプリングされるアナログ信号
のサンプル値のうち、少なくとも、上記２値相関フィル
タ係数系列の系列長個のサンプル値を出力するサンプル
ホールド部と、容量結合型で、差動入力差動出力の加算
回路と、上記相関フィルタ係数系列のうちの上記各サン
プル値に対応する係数の値に基づいて、上記サンプルホ
ールド部の各出力を、上記加算回路の差動入力のどちら
に入力するかを切り換える選択部とを備えていることを
特徴としている。A matched filter according to the first aspect of the present invention includes a predetermined binary correlation filter coefficient series suitably used in, for example, spread spectrum, such as a PN code and a Gold code. And a matched filter that performs a correlation operation with an input analog signal for each input clock, in order to solve the above-described problem, among sample values of the analog signal sampled at the cycle of the input clock, At least a sample-and-hold unit for outputting a sequence-length sample value of the binary correlation filter coefficient sequence, a capacitively-coupled type differential input / differential output addition circuit, and each of the correlation filter coefficient sequences Based on the value of the coefficient corresponding to the sample value, it is determined whether each output of the sample hold unit is to be input to the differential input of the adder circuit. It is characterized in that it comprises a selection unit for changing.
【００１０】上記構成において、サンプルホールド部
が、系列長個のサンプル値を出力すると、選択部は、上
記入力クロックの現サイクルにおいて、各サンプル値に
対応する係数の値に基づいて、それぞれのサンプル値
を、加算回路の差動入力のどちらに入力するかを切り換
える。さらに、上記加算回路は、一方の差動入力へ印加
されたサンプル値の合計から、他方の差動入力へ印加さ
れたサンプル値の合計を減算して相関値を演算し、差動
信号として出力する。In the above configuration, when the sample-and-hold unit outputs a sample value of a sequence length, the selection unit determines each sample value in the current cycle of the input clock based on a coefficient value corresponding to each sample value. The value is switched to which of the differential inputs of the adder circuit. Further, the adder circuit calculates a correlation value by subtracting the sum of the sample values applied to the other differential input from the sum of the sample values applied to the one differential input, and outputs the result as a differential signal. I do.
【００１１】ここで、例えば、縦続接続されたサンプル
ホールド回路から構成される場合など、上記サンプルホ
ールド部が出力するサンプル値が入力クロック毎に巡回
する場合は、各係数を特に巡回させなくても、各サンプ
ル値は、入力クロックが系列長回印加される期間中に、
全ての係数に対応付けられる。一方、例えば、並列接続
されたサンプルホールド回路から構成され、各サンプル
ホールド回路が上記期間中にサンプル値を保持しつづけ
る場合には、相関フィルタ係数系列の方を巡回させれ
ば、各サンプル値は、上記期間中に全ての係数に対応付
けられる。これにより、マッチトフィルタは、相関フィ
ルタ係数系列とアナログ信号との間の相関を入力クロッ
ク毎に算出できる。Here, when the sample value output from the sample-and-hold unit circulates for each input clock, for example, when the sample-and-hold circuit is constituted by cascade-connected sample-and-hold circuits, each coefficient need not be circulated in particular. , Each sampled value will be
All coefficients are associated. On the other hand, for example, if the sample and hold circuits are configured to include sample and hold circuits connected in parallel, and each sample and hold circuit keeps holding the sample value during the above-described period, the sample value is obtained by circulating through the correlation filter coefficient sequence. , Are associated with all coefficients during the above period. Thereby, the matched filter can calculate the correlation between the correlation filter coefficient sequence and the analog signal for each input clock.
【００１２】上記構成によれば、従来技術では必要であ
った符号反転器を設けることなく、１段の加算回路で、
選択部の各出力を加減算できる。この結果、マッチトフ
ィルタ全体の回路構成を簡略化でき、回路面積と消費電
力とを削減できる。According to the above configuration, a one-stage adder circuit can be provided without providing a sign inverter required in the prior art.
Each output of the selection unit can be added or subtracted. As a result, the circuit configuration of the entire matched filter can be simplified, and the circuit area and power consumption can be reduced.
【００１３】さらに、選択部の各出力が安定してから正
しい相関値が算出されるまでの遅延時間に、上記符号反
転器の遅延時間が含まれなくなる。したがって、演算速
度を向上するにあたって、加算回路の増幅率を従来と同
様に保つことができる。この結果、消費電力が小さな容
量結合型の加算回路であるにも拘わらず、安定して相関
値を算出できる。また、駆動能力を増大させることな
く、演算時間を短縮できる。この結果、消費電力を低く
保ったまま、マッチトフィルタの応答速度を向上でき
る。Furthermore, the delay time from the time when each output of the selection section is stabilized until the correct correlation value is calculated does not include the delay time of the sign inverter. Therefore, in improving the operation speed, the amplification factor of the adder circuit can be maintained as in the conventional case. As a result, the correlation value can be stably calculated in spite of the capacitive coupling type addition circuit having low power consumption. Further, the calculation time can be reduced without increasing the driving capability. As a result, the response speed of the matched filter can be improved while keeping the power consumption low.
【００１４】加えて、差動信号によって相関値が算出さ
れるため、マッチトフィルタの電源電圧を同一とする
と、非平衡信号によって相関値を算出する場合に比べ
て、信号のダイナミックレンジを２倍に拡大できる。こ
の結果、低消費電力で演算精度の高いマッチトフィルタ
を実現できる。In addition, since the correlation value is calculated based on the differential signal, when the power supply voltage of the matched filter is the same, the dynamic range of the signal is doubled as compared with the case where the correlation value is calculated based on the unbalanced signal. Can be expanded to As a result, a matched filter with low power consumption and high calculation accuracy can be realized.
【００１５】一方、請求項２の発明に係るマッチトフィ
ルタは、予め定められた２値の相関フィルタ係数系列
と、差動信号として入力されるアナログ信号との相関演
算を、入力クロック毎に行うマッチトフィルタであっ
て、上記課題を解決するために、上記入力クロックの周
期でサンプリングされるアナログ信号のサンプル値のう
ち、少なくとも、上記相関フィルタ係数系列の系列長個
のサンプル値を差動信号として出力するサンプルホール
ド部と、容量結合型で、差動入力差動出力の加算回路
と、上記相関フィルタ係数系列のうちの上記各サンプル
値に対応する係数の値に基づいて、上記サンプルホール
ド部の各出力を上記加算回路へ差動入力する際の向きを
切り換える選択部とを備えていることを特徴としてい
る。On the other hand, the matched filter according to the second aspect of the present invention performs, for each input clock, a correlation operation between a predetermined binary correlation filter coefficient sequence and an analog signal input as a differential signal. A matched filter, in order to solve the above-described problem, among sample values of an analog signal sampled at the cycle of the input clock, at least a sequence length sample value of the correlation filter coefficient sequence is used as a differential signal. A sample-and-hold unit, a capacitively coupled, differential input / differential output addition circuit, and the sample-and-hold unit based on a coefficient value corresponding to each of the sample values in the correlation filter coefficient series. And a selector for switching the direction at the time of differentially inputting each of the outputs to the adder circuit.
【００１６】上記構成において、サンプルホールド部
が、系列長個のサンプル値を出力すると、選択部は、上
記入力クロックの現サイクルにおいて、各サンプル値に
対応する係数が一方の値の場合、差動信号として出力さ
れる当該サンプル値を、そのまま、加算回路へ差動入力
する。これとは逆に、対応する係数が他方の値の場合、
上記差動信号を入れ換えて、加算回路へ差動入力する。
さらに、上記加算回路は、ある向きで差動入力されるサ
ンプル値の合計から、他の向きで差動入力されるサンプ
ル値の合計を減算して相関値を演算し、差動信号として
出力する。In the above configuration, when the sample-and-hold unit outputs a sequence-length sample value, the selection unit determines whether the coefficient corresponding to each sample value is one of the values in the current cycle of the input clock. The sample value output as a signal is differentially input to the adder circuit as it is. Conversely, if the corresponding coefficient is the other value,
The differential signals are exchanged and differentially input to the adder circuit.
Further, the adder circuit calculates a correlation value by subtracting the sum of sample values differentially input in another direction from the sum of sample values differentially input in one direction, and outputs the result as a differential signal. .
【００１７】上記構成では、請求項１記載の発明の構成
と同様に、非平衡の信号で相関値を演算する場合に不可
欠な符号反転回路を省略でき、回路面積が小さく、低消
費電力で、演算速度の速いマッチトフィルタを実現でき
る。さらに、差動信号を用いて相関値を演算しているの
で、低消費電力であるにも拘わらず、演算精度の高いマ
ッチトフィルタを実現できる。In the above configuration, similar to the configuration of the first aspect of the present invention, the sign inverting circuit indispensable for calculating the correlation value with the unbalanced signal can be omitted, the circuit area is small, the power consumption is low, and A matched filter with a high calculation speed can be realized. Further, since the correlation value is calculated using the differential signal, a matched filter with high calculation accuracy can be realized despite low power consumption.
【００１８】さらに、請求項３の発明に係るマッチトフ
ィルタは、請求項１または２記載の発明の構成におい
て、上記加算回路には、帰還キャパシタと並列に、抵抗
が設けられていることを特徴としている。Furthermore, a matched filter according to a third aspect of the present invention, in the configuration according to the first or second aspect, is characterized in that the addition circuit is provided with a resistor in parallel with the feedback capacitor. And
【００１９】上記構成では、加算回路の出力信号は、帰
還キャパシタ、並びに、抵抗を介して、フィードバック
される。ここで、出力信号の直流成分は、抵抗を介し
て、帰還キャパシタの入力側端部へ帰還されている。し
たがって、ＤＣパスが形成され、当該入力側端部の直流
レベルが決定される。一方、帰還キャパシタの容量値や
抵抗の抵抗値によって決定される遮断周波数よりも十分
に高い帯域では、出力信号は、帰還キャパシタを介し
て、上記入力側端部へフィードバックされる。ここで、
上記遮断周波数がアナログ信号の信号成分よりも十分低
く設定されていれば、相関値の演算結果に影響を与える
ことなく、上記入力側端部の直流レベルを決定できる。In the above configuration, the output signal of the adder circuit is fed back via the feedback capacitor and the resistor. Here, the DC component of the output signal is fed back to the input end of the feedback capacitor via the resistor. Therefore, a DC path is formed, and the DC level at the input end is determined. On the other hand, in a band sufficiently higher than the cutoff frequency determined by the capacitance value of the feedback capacitor and the resistance value of the resistor, the output signal is fed back to the input side end via the feedback capacitor. here,
If the cutoff frequency is set sufficiently lower than the signal component of the analog signal, the DC level at the input end can be determined without affecting the calculation result of the correlation value.
【００２０】それゆえ、演算精度を向上するために、上
記入力側端部の電位を決定することが望まれる容量結合
型の加算回路であるにも拘わらず、例えば、スイッチな
ど、入力側端部の残留電荷を除去するための部材を設け
る必要がなくなり、簡単な回路構成で、マッチトフィル
タの演算精度をさらに向上できる。Therefore, in order to improve the calculation accuracy, it is desirable to determine the potential at the input end, but for example, the input end such as a switch may be used. Therefore, it is not necessary to provide a member for removing the residual charges, and the calculation accuracy of the matched filter can be further improved with a simple circuit configuration.
【００２１】ところで、上記抵抗は、上記遮断周波数
が、アナログ信号の信号成分よりも十分大きくなるよう
に、抵抗値を比較的大きな値に設定されていれば、例え
ば、不純物拡散領域や配線によって形成することもでき
る。ところが、不純物拡散領域や配線によって形成した
場合には、所望の抵抗値を得るために、半導体基板にお
いて、比較的広い面積が必要となる。If the resistance is set to a relatively large value so that the cutoff frequency is sufficiently higher than the signal component of the analog signal, the resistance may be formed, for example, by an impurity diffusion region or a wiring. You can also. However, when the semiconductor substrate is formed of an impurity diffusion region or a wiring, a relatively large area is required in the semiconductor substrate in order to obtain a desired resistance value.
【００２２】これに対して、請求項４の発明に係るマッ
チトフィルタは、請求項３記載の発明の構成において、
上記抵抗としては、両端子間に配され、サブスレッシュ
領域で動作するＭＯＳトランジスタが設けられているこ
とを特徴としている。On the other hand, a matched filter according to a fourth aspect of the present invention has a configuration according to the third aspect of the present invention.
As the resistor, a MOS transistor which is arranged between both terminals and operates in a sub-threshold region is provided.
【００２３】上記構成では、抵抗の両端子間を流れる電
流は、サブスレッシュ領域で動作するＭＯＳトランジス
タによって制御される。この結果、不純物拡散領域や配
線などにより形成する場合に比べて、少ない占有面積
で、高い抵抗値の抵抗を形成できる。この結果、集積す
る際、占有面積の小さなマッチトフィルタを実現でき
る。なお、ＭＯＳトランジスタは、例えば、加算回路を
構成する増幅器など、他の回路でも使用されるので、何
ら支障なく、他の回路と集積化できる。In the above configuration, the current flowing between the two terminals of the resistor is controlled by the MOS transistor operating in the sub-threshold region. As a result, a resistor having a high resistance value can be formed with a smaller occupied area as compared with the case where the resistor is formed by using an impurity diffusion region or a wiring. As a result, when integrated, a matched filter with a small occupied area can be realized. Note that the MOS transistor is also used in other circuits such as an amplifier forming an adding circuit, so that it can be integrated with other circuits without any problem.
【００２４】一方、請求項５の発明に係るマッチトフィ
ルタは、請求項１または２記載の発明の構成において、
上記加算回路には、帰還キャパシタと並列に、導通ある
いは遮断するスイッチが設けられていることを特徴とし
ている。On the other hand, a matched filter according to a fifth aspect of the present invention is the matched filter according to the first or second aspect of the invention.
The addition circuit is characterized in that a switch for conducting or blocking is provided in parallel with the feedback capacitor.
【００２５】上記構成において、例えば、加算回路の各
入力端子へ、所定の電圧を印加するなどして、上記入力
側端部の電位が決定される。さらに、スイッチが導通さ
れ、帰還キャパシタの入力側端部に蓄積された電荷が放
出される。次に、スイッチが開放すると、上記入力側端
部の残留電荷が決定される。その後、上記サンプルホー
ルド部の出力が、上記選択部を介して、加算回路の入力
端子へ印加されると、加算回路は、相関値を算出して出
力できる。In the above configuration, for example, a predetermined voltage is applied to each input terminal of the adder circuit to determine the potential of the input end. Further, the switch is turned on, and the charge stored at the input end of the feedback capacitor is released. Next, when the switch is opened, the residual charge at the input side end is determined. Thereafter, when the output of the sample and hold unit is applied to the input terminal of the addition circuit via the selection unit, the addition circuit can calculate and output a correlation value.
【００２６】上記構成では、スイッチの開閉によって、
帰還キャパシタの入力側端部の残留電荷を制御できる。
この結果、容量結合型の加算回路において、出力誤差を
さらに削減でき、演算精度の高いマッチトフィルタを実
現できる。In the above configuration, by opening and closing the switch,
The residual charge at the input end of the feedback capacitor can be controlled.
As a result, in the capacitive coupling type adder circuit, the output error can be further reduced, and a matched filter with high calculation accuracy can be realized.
【００２７】また、請求項６の発明に係るマッチトフィ
ルタは、請求項１、２、３、４または５記載の発明の構
成において、上記加算回路の差動出力の絶対値を算出す
る絶対値演算部が、さらに設けられていることを特徴と
している。According to a sixth aspect of the present invention, there is provided a matched filter as defined in the first, second, third, fourth or fifth aspect, wherein the absolute value for calculating the absolute value of the differential output of the adder circuit is provided. An arithmetic unit is further provided.
【００２８】上記構成では、絶対値演算部が加算回路の
差動出力の絶対値を算出するので、マッチトフィルタ
は、常に正の値の差動信号を出力できる。この結果、当
該差動信号のピーク位置を検出することによって、アナ
ログ信号と相関フィルタ係数系列とが同期する時点を確
実に検出できる。In the above configuration, since the absolute value calculation section calculates the absolute value of the differential output of the adder circuit, the matched filter can always output a positive differential signal. As a result, by detecting the peak position of the differential signal, it is possible to reliably detect the point in time at which the analog signal and the correlation filter coefficient sequence are synchronized.
【００２９】一方、請求項７の発明に係る４位相偏移変
調信号復調用マッチトフィルタは、４位相偏移変調によ
り１次変調されたスペクトラム拡散信号を復調するため
のものであって、上記課題を解決するために、上記スペ
クトラム拡散信号の同相成分と直交成分とのそれぞれに
対応して設けられた請求項１、２、３、４、５または６
記載のマッチトフィルタと、上記両マッチトフィルタの
差動出力を、それぞれ２乗する乗算器と、上記両乗算器
の出力を加算して、相関出力のパワーを算出する全差動
加算回路とを備えていることを特徴としている。On the other hand, a matched filter for demodulating a quadrature phase shift keying signal according to the invention of claim 7 is for demodulating a spread spectrum signal which is primary modulated by quadrature phase shift keying. Claims 1, 2, 3, 4, 5, or 6 are provided corresponding to the in-phase component and the quadrature component of the spread spectrum signal, respectively.
A matched filter, a multiplier for squaring the differential outputs of the two matched filters, and a full differential addition circuit for adding the outputs of the two multipliers to calculate the power of the correlation output. It is characterized by having.
【００３０】上記構成によれば、同相成分の相関出力の
２乗と、直交成分の相関出力の２乗とを加算して相関出
力のパワーを算出でき、４位相偏移変調により変調され
たスペクトラム拡散信号を復調できる。According to the above configuration, the power of the correlation output can be calculated by adding the square of the correlation output of the in-phase component and the square of the correlation output of the quadrature component, and the spectrum modulated by the four-phase shift keying can be obtained. A spread signal can be demodulated.
【００３１】[0031]
【発明の実施の形態】〔第１の実施形態〕本発明の一実
施形態について図１ないし図４に基づいて説明すると以
下の通りである。本実施形態に係るマッチトフィルタ
は、所定の周期Ｔｃにて順次与えられる２値符号系列Ｐ
Ｎと、アナログ入力信号ｉｎとの相関値Ｚを計算するも
のであり、例えば、移動体通信システムや無線ＬＡＮシ
ステムなど、スペクトル拡散技術を応用した通信システ
ムの復調器において、同期捕捉および逆拡散する際に好
適に用いられている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] An embodiment of the present invention will be described below with reference to FIGS. The matched filter according to the present embodiment includes a binary code sequence P sequentially given at a predetermined cycle Tc.
This calculates a correlation value Z between N and the analog input signal in. For example, in a demodulator of a communication system to which a spread spectrum technique is applied, such as a mobile communication system or a wireless LAN system, synchronization acquisition and despreading are performed. In this case, it is suitably used.
【００３２】ここで、上記アナログ入力信号ｉｎを上記
周期Ｔｃにてサンプリングしたサンプリング系列をＳ、
２値符号系列ＰＮの系列長をｍとすると、ある時点ｔま
でのサンプル値系列Ｓを用いて算出した相関値Ｚ（ｔ）
は、以下の式（１）に示すように、 Ｚ（ｔ）＝Σ｛ｓ（ｔ−ｊ）・Ｆ（ｍ−ｊ）｝ ；（ただし、ｊは、０≦ｊ＜ｍを満たす整数） …（１） となる。なお、Ｆ（ｉ）は、２値符号系列ＰＮのｉ番目
の符号ｐｎ（ｉ）の値が、２値の一方のとき”１”、他
方のとき”−１”の値を取る関数であり、ｓ（ｔ−ｊ）
は、サンプリング系列Ｓのうち、時点ｔからｉ個だけ前
のサンプル値を示している。なお、復調器にて、同期捕
捉に使用する場合、上記２値符号系列ＰＮは、変調時に
使用した２値符号系列に応じて設定される。Here, a sampling sequence obtained by sampling the analog input signal in at the cycle Tc is S,
Assuming that the sequence length of the binary code sequence PN is m, the correlation value Z (t) calculated using the sample value sequence S up to a certain time t
Is represented by the following equation (1): Z (t) = {s (t−j) · F (m−j)}; (where j is an integer satisfying 0 ≦ j <m) ... (1) Note that F (i) is a function that takes a value of “1” when the value of the i-th code pn (i) of the binary code sequence PN is one of two values and “−1” when the value is the other. , S (tj)
Indicates a sample value of the sampling sequence S that is i samples before the time point t. When the demodulator is used for synchronization acquisition, the binary code sequence PN is set according to the binary code sequence used at the time of modulation.
【００３３】上記の式（１）において、アナログ入力信
号ｉｎと２値符号系列ＰＮとが同期している場合、ｓ
（ｔ−ｊ）・Ｆ（ｍ−ｊ）の符号は、外乱によって変化
した部分を除いて、全て同一となる。この結果、相関出
力Ｚ（ｔ）は、ピーク値となる。一方、両者が同期して
いない場合は、ｓ（ｔ−ｊ）・Ｆ（ｍ−ｊ）の符号は同
一とならず、相関出力Ｚ（ｔ）の大きさは、低い値に保
たれる。したがって、マッチトフィルタの出力Ｚ（ｔ）
のピーク位置を検出することによって、両者の同期捕捉
を高速に行うことができる。In the above equation (1), when the analog input signal in and the binary code sequence PN are synchronized, s
The signs of (t−j) · F (m−j) are all the same except for the part that has changed due to disturbance. As a result, the correlation output Z (t) has a peak value. On the other hand, if they are not synchronized, the sign of s (t−j) · F (m−j) is not the same, and the magnitude of the correlation output Z (t) is kept at a low value. Therefore, the output Z (t) of the matched filter
By detecting the peak positions of the two, it is possible to perform the synchronization acquisition of both at high speed.
【００３４】ここで、Ｆ（ｉ）が”１”の場合のみ”
１”、それ以外のときは”０”となる関数Ｆ１（ｉ）
と、Ｆ（ｉ）が”−１”のときのみ、”１”、それ以外
のときは”０”となる関数Ｆ２（ｉ）とを用いて、上式
（１）を変形すると、 Ｚ（ｔ）＝Σ｛ｓ（ｔ−ｊ）・Ｆ１（ｍ−ｊ）｝ −Σ｛ｓ（ｔ−ｊ）・Ｆ２（ｍ−ｊ）｝ ；（ただし、ｊは、０≦ｊ＜ｍを満たす整数） …（２） となる。Here, "only when F (i) is" 1 ""
Function F1 (i) which is "1", otherwise "0"
When the above equation (1) is modified using a function F2 (i) that is “1” only when F (i) is “−1” and “0” otherwise, the following equation is obtained. t) = {s (t−j) · F1 (m−j)} − {s (t−j) · F2 (m−j)}; (where j satisfies 0 ≦ j <m) (Integer) ... (2)
【００３５】本実施形態に係るマッチトフィルタ１は、
上式（２）に基づいて相関値を算出するものであって、
図１に示すように、アナログ入力信号Ｖｉｎの入力クロ
ックＣＬＫ毎のサンプル値を出力するサンプルホールド
部２と、後述する相関フィルタ係数レジスタ３１に記憶
される相関フィルタ係数列Ｐに基づいて、上記サンプル
ホールド部２の出力を加算するか減算するかを選択する
選択部３と、当該選択部３の出力を加算するために、容
量結合型の差動入力差動出力の加算回路４とを備えてい
る。これにより、マッチトフィルタ１は、入力クロック
ＣＬＫ毎に、アナログ入力信号Ｖｉｎと相関フィルタ係
数列Ｐとの相関値を計算し、相関出力Ｖｏｕｔとして出
力できる。The matched filter 1 according to the present embodiment comprises:
Calculating a correlation value based on the above equation (2),
As shown in FIG. 1, based on a sample-and-hold unit 2 that outputs a sample value of an analog input signal Vin for each input clock CLK and a correlation filter coefficient sequence P stored in a correlation filter coefficient register 31 described below, A selection unit 3 for selecting whether to add or subtract the output of the hold unit 2, and a capacitive coupling type differential input / differential output addition circuit 4 for adding the output of the selection unit 3 are provided. I have. Thereby, the matched filter 1 can calculate the correlation value between the analog input signal Vin and the correlation filter coefficient sequence P for each input clock CLK, and output the correlation value as the correlation output Vout.
【００３６】本実施形態のサンプルホールド部２には、
各サンプルホールド回路ＳＨ1 〜ＳＨN が互いに並列に
設けられており、各サンプルホールド回路ＳＨ1 〜ＳＨ
N は、サンプルホールド制御回路２１の指示に応じて、
アナログ入力信号Ｖｉｎをサンプルし、少なくとも相関
フィルタ係数列Ｐが一巡する間、すなわち、少なくとも
ｍ個の入力クロックＣＬＫが印加されるまでの間、それ
ぞれのサンプル値を保持する。なお、以下では、複数設
けられた部材において、位置を区別しない場合、あるい
は、総称する場合は、例えば、サンプルホールド回路Ｓ
Ｈのように、位置を示す添字を省略して参照する。In the sample and hold section 2 of the present embodiment,
Each of the sample and hold circuits SH 1 to SH N is provided in parallel with each other, and each of the sample and hold circuits SH 1 to SH N is provided.
N is set according to an instruction from the sample-and-hold control circuit 21.
The analog input signal Vin is sampled, and each sample value is held until at least one cycle of the correlation filter coefficient sequence P, that is, until at least m input clocks CLK are applied. In the following, in the case where the positions of the plurality of members are not distinguished or collectively referred to, for example, the sample-and-hold circuit S
Reference is made by omitting a suffix indicating a position like H.
【００３７】上記サンプルホールド回路ＳＨの数Ｎは、
相関フィルタ係数列Ｐの系列長ｍ以上に設定されてお
り、上記サンプルホールド制御回路２１は、入力クロッ
クＣＬＫ毎に、次の相関値を演算する際に使用するサン
プル値を保持していないサンプルホールド回路ＳＨに、
アナログ入力信号Ｖｉｎのサンプリングを指示する。一
例として、サンプルホールド回路ＳＨの数Ｎは、１０〜
５１２個程度と、スペクトラム拡散に使用される相関フ
ィルタ係数列Ｐの系列長ｍと同じか、系列長ｍに数個加
えた数に設定される。また、本実施形態では、サンプル
ホールド制御回路２１は、各サンプルホールド回路ＳＨ
への指示を入力クロックＣＬＫ毎に１段ずつ巡回させる
ことによって、各サンプルホールド回路ＳＨへ、サンプ
リングやホールドを指示している。The number N of the sample-and-hold circuits SH is:
The sample hold control circuit 21 is set to be equal to or longer than the sequence length m of the correlation filter coefficient sequence P, and the sample hold control circuit 21 does not hold a sample value used for calculating the next correlation value for each input clock CLK. In the circuit SH,
Instructs sampling of the analog input signal Vin. As an example, the number N of the sample and hold circuits SH is 10 to
The number is set to about 512, which is the same as the sequence length m of the correlation filter coefficient sequence P used for spread spectrum, or a number obtained by adding several to the sequence length m. Further, in the present embodiment, the sample-and-hold control circuit 21 controls each sample-and-hold circuit SH
The sample and hold circuit SH is instructed to sample and hold by circulating the instruction to the sample and hold circuit SH one stage at a time for each input clock CLK.
【００３８】これにより、サンプルホールド部２は、常
に、少なくともｍ個のサンプリング値を保持して出力で
きる。ここで、上記構成では、各サンプルホールド回路
ＳＨのサンプリング周期は、入力クロックＣＬＫ相関フ
ィルタ係数列Ｐが一巡する時間以上になるので、各サン
プルホールド回路ＳＨを縦続に接続する場合に比べて、
消費電力を削減すると共に、演算精度を向上できる。Thus, the sample and hold section 2 can always hold and output at least m sampling values. Here, in the above configuration, since the sampling period of each sample-and-hold circuit SH is equal to or longer than the time during which the input clock CLK correlation filter coefficient sequence P makes one cycle, compared with the case where each sample-and-hold circuit SH is connected in cascade,
The power consumption can be reduced and the calculation accuracy can be improved.
【００３９】また、選択部３は、上記各サンプルホール
ド回路ＳＨに対応して設けられたマルチプレクサ対Ｍ1
〜ＭN と、相関フィルタ係数列Ｐを格納する相関フィル
タ係数レジスタ３１と、相関フィルタ係数レジスタ３１
の指示に応じて、各マルチプレクサ対Ｍを制御するマル
チプレクサ制御回路ＭＣ1 〜ＭＣN とを備えている。The selection section 3 includes a multiplexer pair M 1 provided corresponding to each of the sample and hold circuits SH.
, MN , a correlation filter coefficient register 31 for storing a correlation filter coefficient sequence P, and a correlation filter coefficient register 31
Depending on the instruction, and a multiplexer control circuit MC 1 to MC N for controlling each multiplexer pair M.
【００４０】上記相関フィルタ係数レジスタ３１は、例
えば、各サンプルホールド回路ＳＨ1 〜ＳＨN に対応す
るレジスタ（図示せず）からなるシフトレジスタであ
り、入力クロックＣＬＫ毎に各レジスタの値を一段ずつ
巡回させる。これにより、入力クロックＣＬＫの現サイ
クルにおいて、各サンプルホールド回路ＳＨと、相関フ
ィルタ係数列Ｐとの対応を示す制御信号Ｖｐ1 〜ＶｐN
を、各マルチプレクサ制御回路ＭＣ1 〜ＭＣN へ出力で
きる。The correlation filter coefficient register 31 is, for example, a shift register composed of registers (not shown) corresponding to each of the sample-and-hold circuits SH 1 to SH N. Let it patrol. Thereby, in the current cycle of the input clock CLK, the control signals Vp 1 to Vp N indicating the correspondence between each sample-and-hold circuit SH and the correlation filter coefficient sequence P.
The can be output to the multiplexer control circuit MC 1 to MC N.
【００４１】また、上記各マルチプレクサ対Ｍは、２入
力のマルチプレクサＭ+ 、Ｍ- により構成されている。
上記各マルチプレクサＭ+ 、Ｍ- は、上記各マルチプレ
クサ制御回路ＭＣの指示に基づいて、対応するサンプル
ホールド回路ＳＨの出力信号Ｖｓと、基準電圧Ｖｒｅｆ
とのうちの一方を選択して出力できる。Further, each of the multiplexers to M is a 2-input multiplexer M +, M - is constituted by.
Each multiplexer M +, M -, based on the instructions of the respective multiplexer control circuit MC, the output signal Vs of corresponding sample hold circuit SH, the reference voltage Vref
Can be selected and output.
【００４２】例えば、現サイクルにおいて、相関フィル
タ係数列Ｐのうち、サンプルホールド回路ＳＨ1 に対応
する係数ｐの値が、例えば、”１”など、出力信号Ｖｓ
1 の加算を指示している値の場合、マルチプレクサＭ+
1 は、サンプルホールド回路ＳＨ1 の出力信号Ｖｓ1 を
出力し、マルチプレクサＭ- 1 は、基準電圧Ｖｒｅｆを
出力する。一方、対応する係数ｐの値が、例えば、”
０”など、出力信号Ｖｓ1 の減算を示している場合、マ
ルチプレクサ制御回路ＭＣ1 は、マルチプレクサＭ+ 1
に基準電圧Ｖｒｅｆを出力させると共に、マルチプレク
サＭ- 1 に出力信号Ｖｓ1 を選択させる。For example, in the current cycle, in the correlation filter coefficient sequence P, the value of the coefficient p corresponding to the sample-and-hold circuit SH 1 is, for example, “1” or the like, and the output signal Vs
In the case of a value indicating the addition of 1 , the multiplexer M +
1 outputs the output signal Vs 1 of the sample-hold circuits SH 1, the multiplexer M - 1 outputs the reference voltage Vref. On the other hand, if the value of the corresponding coefficient p is, for example, "
0 ", etc., when showing the subtraction of the output signal Vs 1, multiplexer control circuit MC 1, the multiplexer M + 1
In conjunction to output the reference voltage Vref, the multiplexer M - 1 To select the output signal Vs 1.
【００４３】なお、サンプルホールド回路ＳＨの個数Ｎ
が、相関フィルタ係数列Ｐの系列長ｍよりも長い場合に
は、各サンプルホールド回路ＳＨにおいて、対応する係
数ｐが存在しない期間が生じる。この期間中は、両マル
チプレクサＭ+ ・Ｍ- は、マルチプレクサ制御回路ＭＣ
の指示に基づいて、基準電圧Ｖｒｅｆを出力する。ここ
で、当該期間中は、サンプルホールド回路ＳＨの出力信
号Ｖｓは、マルチプレクサ対Ｍより後へ伝えられない。
したがって、この期間中に、サンプルホールド回路ＳＨ
のリフレッシュやサンプリングなど、出力信号Ｖｓが不
安定になる動作を行えば、相関値に影響を与えることな
く、リフレッシュやサンプリングなどを行うことができ
る。The number N of the sample-and-hold circuits SH
Is longer than the sequence length m of the correlation filter coefficient sequence P, a period occurs in which the corresponding coefficient p does not exist in each sample-and-hold circuit SH. During this period, both multiplexers M + and M - are connected to the multiplexer control circuit MC.
, The reference voltage Vref is output. Here, during this period, the output signal Vs of the sample-and-hold circuit SH is not transmitted after the multiplexer pair M.
Therefore, during this period, the sample and hold circuit SH
If an operation that makes the output signal Vs unstable, such as refreshing and sampling, is performed, refreshing and sampling can be performed without affecting the correlation value.
【００４４】一方、本実施形態に係る加算回路４は、差
動入力差動出力のアンプ４１を備えている。当該アンプ
４１の反転入力端子と非反転出力端子との間には、帰還
キャパシタＣｆ- が設けられており、非反転入力端子と
反転出力端子とは、帰還キャパシタＣｆ+ を介して接続
されている。さらに、減算系の各マルチプレクサＭ-と
上記アンプ４１の反転入力端子との間には、入力キャパ
シタＣｉ- 1 〜Ｃｉ- Nが、それぞれ設けられており、加
算系の各マルチプレクサＭ+ の出力は、それぞれに対応
する入力キャパシタＣｉ+ 1 〜Ｃｉ+ N を介して、上記ア
ンプ４１の非反転入力端子へ印加される。On the other hand, the adder circuit 4 according to the present embodiment includes an amplifier 41 having a differential input and a differential output. Between the inverting input terminal and the non-inverting output terminal of the amplifier 41, feedback capacitor Cf - is provided, the non-inverting input terminal and the inverting output terminal is connected via a feedback capacitor Cf + . Furthermore, each multiplexer M subtraction system - between the inverting input terminal of the above amplifier 41, input capacitors Ci - 1 ~Ci - N is provided respectively, each multiplexer M + output of the addition-related Are applied to the non-inverting input terminal of the amplifier 41 via the corresponding input capacitors Ci + 1 to Ci + N.
【００４５】上記アンプ４１の入出力特性は、図２に示
すように、反転および非反転入力電圧をｖｉ+ およびｖ
ｉ- 、反転および非反転出力電圧をｖｏ+ およびｖｏ-
とすると、以下の式（３）に示すように、 ｖｏ+ −ｖｏ- ＝Ａ（ｖｉ+ −ｖｉ- ） …（３） となる。なお、上式（３）において、Ａは、アンプ４１
のＤＣゲインである。The input-output characteristics of the amplifier 41, as shown in FIG. 2, the inverting and non-inverting input voltage vi + and v
i -, the inverting and non-inverting output voltages vo + and vo -
When, as shown in the following equation (3), vo + -vo - = A (vi + -vi -) ... a (3). In the above equation (3), A represents the amplifier 41
DC gain.
【００４６】ここで、当該アンプ４１のＤＣゲインＡ
は、例えば、数百から数千程度の大きな値であるため、
図３に示すように、帰還キャパシタＣｆ+ 、Ｃｆ- によ
って、負帰還がかけられている場合、アンプ４１の２つ
の入力端子の電圧ｖｉ- 、ｖｉ+ は、ＤＣゲインＡを無
限大と見なせば、等しくなる。なお、図３は、説明の便
宜上、入力キャパシタＣｉ+ 、Ｃｉ- が１つずつの場合
を示している。Here, the DC gain A of the amplifier 41 is
Is a large value, for example, about several hundred to several thousand.
As shown in FIG. 3, when negative feedback is applied by the feedback capacitors Cf + and Cf − , the voltages vi − and vi + of the two input terminals of the amplifier 41 can be considered that the DC gain A is infinite. If they are equal. Incidentally, FIG. 3, for convenience of explanation, the input capacitor Ci +, Ci - indicates the case of one.
【００４７】この結果、この入力端子電圧をＶｒとする
と、図３に示す加算回路では、以下の式（４）および式
（５）に示すように、 Ｃｆ- （Ｖｏｕｔ+ − Ｖｒ）＋Ｃｉ- （Ｖｉｎ- −Ｖｒ）＝０ …（４） Ｃｆ+ （Ｖｏｕｔ- − Ｖｒ）＋Ｃｉ+ （Ｖｉｎ+ −Ｖｒ）＝０ …（５） が成立する。ただし、上記の式（４）および式（５）で
は、各入力端子ＩＮ+ およびＩＮ- における残留電荷を
０と仮定している。[0047] Consequently, when the input terminal voltage Vr, in adder circuit shown in FIG. 3, as shown in the following equations (4) and (5), Cf - (Vout + - Vr) + Ci - ( Vin - -Vr) = 0 ... ( 4) Cf + (Vout - - Vr) + Ci + (Vin + -Vr) = 0 ... (5) is established. However, in the above equation (4) and (5), each of the input terminals IN + and IN - the residual charge in it is assumed that 0.
【００４８】したがって、上記の式（４）および式
（５）から、以下の式（６）に示すように、 Ｖｏｕｔ+ −Ｖｏｕｔ- ＝（Ｃｉ+ ／Ｃｆ+ ）（Ｖｉｎ+ −Ｖｒ） −（Ｃｉ- ／Ｃｆ- ）（Ｖｉｎ- −Ｖｒ）…（６） となる。この結果、入力キャパシタＣｉ+ を介して入力
される電圧は、正の係数（Ｃｉ+ ／Ｃｆ+ ）で乗算され
ると共に、入力キャパシタＣｉ- を介して入力される電
圧は、負の係数（−Ｃｉ- ／Ｃｆ- ）で乗算され、両乗
算結果の和が、出力電圧Ｖｏｕｔ+ とＶｏｕｔ- の差分
として出力される。Therefore, from the above equations (4) and (5), as shown in the following equation (6), Vout + −Vout − = (Ci + / Cf + ) (Vin + −Vr) − ( Ci − / Cf − ) (Vin − −Vr) (6) As a result, the voltage input through the input capacitor Ci + is multiplied by a positive coefficient (Ci + / Cf + ), and the voltage input through the input capacitor Ci − is a negative coefficient (− ci - / Cf -) is multiplied by the sum of the two multiplication results, the output voltage Vout + and Vout - is outputted as difference.
【００４９】ここで、図４に示すように、各入力キャパ
シタＣｉ+ 、Ｃｉ- が複数の場合、すなわち、複数入力
の加算回路４では、以下の式（７）に示すように、[0049] Here, as shown in FIG. 4, each of the input capacitor Ci +, Ci - if there are a plurality, i.e., the adding circuit 4 of the plurality of inputs, as shown in the following equation (7),
【００５０】[0050]
【数１】 (Equation 1)
【００５１】となる。これにより、図１２に示す従来の
マッチトフィルタ１０１のように、符号反転回路１０７
を設ける必要がなくなり、本実施形態に係る加算回路４
は、アンプ４１からなる１段の加算回路によって、各入
力キャパシタＣｉ+ への入力電圧Ｖｉｎ+ の合計から、
各入力キャパシタＣｉ- への入力電圧Ｖｉｎ- の合計を
減算し、差動の相関出力Ｖｏｕｔ+ −Ｖｏｕｔ- として
出力できる。Is as follows. As a result, the sign inverting circuit 107 differs from the conventional matched filter 101 shown in FIG.
Need not be provided, and the addition circuit 4 according to the present embodiment is eliminated.
Is calculated from the sum of the input voltages Vin + to the input capacitors Ci + by a one-stage addition circuit including the amplifier 41.
Total subtracts the correlation output Vout + -Vout differential - - input voltage Vin to - each input capacitor Ci can be output as.
【００５２】本実施形態に係る加算回路４では、上記各
キャパシタＣｉ+ 、Ｃｉ- 、Ｃｆ+、Ｃｆ- の容量の一
例として、Ｃｉ- 1 ＝Ｃｉ- 2 ＝…＝Ｃｉ- N ＝Ｃ０、Ｃ
ｆ-＝α・Ｎ・Ｃ０、Ｃｉ+ 1 ＝Ｃｉ+ 2 ＝…＝Ｃｉ+ N ＝
Ｃ０、Ｃｆ+＝α・Ｎ・Ｃ０を満足するように設定され
ている。ここで、αは、１以下の係数であり、相関値を
算出する際、加算回路４の出力が飽和しないように調整
されている。また、上記各容量を決定する際の基準とな
る値Ｃ０は、製造プロセスにも依存するが、小さく設定
すると、演算結果の相対精度が劣化し、大きく設定する
と、動作速度が遅くなるので、両者のトレードオフによ
り決定される。本実施形態では、好適な数値の一例とし
て、Ｃ０の値は、例えば、数１０〔ｆＦ〕から数〔ｐ
Ｆ〕程度に設定される。[0052] In addition circuit 4 according to the present embodiment, each of the capacitors Ci +, Ci -, Cf + , Cf - as an example of the capacity, Ci - 1 = Ci - 2 = ... = Ci - N = C0, C
f − = α · N · C0, Ci + 1 = Ci + 2 =... = Ci + N =
C0 and Cf + = α · N · C0 are set. Here, α is a coefficient equal to or less than 1, and is adjusted so that the output of the adding circuit 4 is not saturated when calculating the correlation value. Further, the value C0, which is a reference when determining each capacitance, also depends on the manufacturing process. However, if the value is set to a small value, the relative accuracy of the calculation result is degraded, and if it is set to a large value, the operation speed is reduced. Is determined by the trade-off. In the present embodiment, as an example of a suitable numerical value, the value of C0 is, for example, several tens [fF] to several [p
F].
【００５３】上記構成において、予め定められた電圧Ｖ
ｒｅｆを基準に変動するアナログ入力信号Ｖｉｎが、マ
ッチトフィルタ１へ入力されると、サンプルホールド部
２において、当該アナログ入力信号Ｖｉｎは、入力クロ
ックＣＬＫが印加される毎に、サンプルホールド回路Ｓ
Ｈのいずれかにサンプルされ、少なくとも、相関フィル
タ係数列Ｐが一巡する間、保持される。したがって、入
力クロックＣＬＫのいずれのサイクルであっても、各サ
ンプルホールド回路の出力信号Ｖｓ1 〜ＶｓNのうちの
ｍ個は、現サイクルの相関値を算出するために必要なサ
ンプル値である。さらに、相関フィルタ係数レジスタ３
１は、現サイクルにおける、各サンプルホールド回路Ｓ
Ｈと相関フィルタ係数列Ｐとの組み合わせを示す制御信
号Ｖｐ1〜ＶｐN を出力し、各マルチプレクサ制御回路
ＭＣ1 〜ＭＣN は、当該制御信号Ｖｐ1 〜ＶｐN に基づ
いて、マルチプレクサ対Ｍ1 〜ＭN を制御する。In the above configuration, the predetermined voltage V
When an analog input signal Vin fluctuating on the basis of ref is input to the matched filter 1, the analog input signal Vin is sampled and held in the sample-and-hold unit 2 every time the input clock CLK is applied.
H, and is held at least while the correlation filter coefficient sequence P makes one cycle. Thus, at arbitrary cycles of the input clock CLK, m pieces of the output signal Vs 1 ~Vs N of each sample and hold circuit is a sample value required for calculating the correlation value of the current cycle. Further, the correlation filter coefficient register 3
1 denotes each sample and hold circuit S in the current cycle.
The control signals Vp 1 to Vp N indicating the combination of H and the correlation filter coefficient sequence P are output, and each of the multiplexer control circuits MC 1 to MC N outputs the multiplexer pair M 1 based on the control signals Vp 1 to Vp N. ＭM N is controlled.
【００５４】例えば、サンプルホールド回路ＳＨ1 〜Ｓ
Ｈt が、相関フィルタ係数列Ｐに対応しているサイクル
では、上記制御信号Ｖｐ1 〜Ｖｐt が相関フィルタ係数
列Ｐの各係数の値を示している。したがって、マルチプ
レクサ対Ｍ1 〜Ｍt のうち、対応する係数の値が加算を
示すマルチプレクサ対Ｍi は、サンプルホールド回路Ｓ
Ｈの出力と、アンプ４１の非反転入力端子とを、入力キ
ャパシタＣｉ+ i を介して接続する。また、当該マルチ
プレクサ対Ｍi は、入力キャパシタＣｉ- i を介して、
アンプ４１の反転入力端子に基準電圧Ｖｒｅｆを印加す
る。これとは逆に、上記マルチプレクサ対Ｍ1 〜Ｍt の
うち、対応する係数の値が減算を示すマルチプレクサ対
Ｍj は、サンプルホールド回路ＳＨの出力と、アンプ４
１の反転入力端子とを、入力キャパシタＣｉ- j を介し
て接続し、非反転入力端子へ、入力キャパシタＣｉ+ j
を介して基準電圧Ｖｒｅｆを印加する。なお、いずれの
係数とも対応していない場合、マルチプレクサ対Ｍ
k は、入力キャパシタＣｉ+ k、入力キャパシタＣｉ- k
をそれぞれ介して、アンプ４１の非反転入力端子および
反転入力端子に基準電圧Ｖｒｅｆを印加する。For example, the sample hold circuits SH 1 to S 1
H t is the cycle corresponds to the correlation filter coefficient sequence P, the control signal Vp 1 ~Vp t indicates the values of the coefficients of the correlation filter coefficient sequence P. Therefore, of the multiplexer to-M 1 ~M t, multiplexer pair M i the value indicating the addition of the corresponding coefficients, the sample and hold circuit S
The output of H and the non-inverting input terminal of the amplifier 41 are connected via an input capacitor Ci + i . Further, the multiplexer pair M i is the input capacitor Ci - through i,
The reference voltage Vref is applied to the inverting input terminal of the amplifier 41. Conversely, of the multiplexer pairs M 1 to M t , the multiplexer pair M j whose corresponding coefficient value indicates subtraction is connected to the output of the sample and hold circuit SH and the amplifier 4.
1 of an inverting input terminal, the input capacitor Ci - connected via a j, to the non-inverting input terminal, the input capacitor Ci + j
, A reference voltage Vref is applied. In addition, when it does not correspond to any coefficient, the multiplexer pair M
k is the input capacitor Ci + k and the input capacitor Ci - k
, A reference voltage Vref is applied to the non-inverting input terminal and the inverting input terminal of the amplifier 41.
【００５５】この結果、加算回路４は、上記各サンプル
ホールド回路ＳＨのうち、対応する係数が加算を示す出
力信号Ｖｓに、それぞれ正の係数（Ｃｉ+ ／Ｃｆ+ ）を
乗算すると共に、対応する係数が減算を示す出力信号Ｖ
ｓには、それぞれ負の係数（−Ｃｉ- ／Ｃｆ- ）を乗算
して、乗算結果を総計した値が、出力電圧Ｖｏｕｔ+お
よびＶｏｕｔ- の差（相関出力Ｖｏｕｔ）として出力さ
れる。As a result, the addition circuit 4 multiplies the output signal Vs of each of the sample-and-hold circuits SH, whose corresponding coefficient indicates addition, by a positive coefficient (Ci + / Cf + ), and corresponds to the output signal Vs. Output signal V whose coefficient indicates subtraction
A value obtained by multiplying s by a negative coefficient (−Ci − / Cf − ) and summing up the multiplication results is output as a difference between the output voltages Vout + and Vout − (correlation output Vout).
【００５６】ここで、各サンプルホールド回路ＳＨに保
持されている値は、少なくとも、相関フィルタ係数列Ｐ
が一巡する間、保持されている。一方、上記相関フィル
タ係数レジスタ３１を構成する各レジスタは、入力クロ
ックＣＬＫ毎に、次段の上記各レジスタが保持する係数
ｐを、次段へシフトする。これにより、上記制御信号Ｖ
ｐ1 〜ＶｐN の値は、入力クロックＣＬＫ毎に一段ずつ
巡回し、あるサンプルホールド回路ＳＨに保持された値
は、入力クロックＣＬＫが、相関フィルタ係数列Ｐの系
列長の個数ｍだけ印加される間に、全ての相関フィルタ
係数ｐと対応づけられる。この結果、加算回路４は、入
力クロックＣＬＫ毎に相関出力Ｖｏｕｔを出力できる。Here, the value held in each sample hold circuit SH is at least the correlation filter coefficient sequence P
Is held for one cycle. On the other hand, each of the registers forming the correlation filter coefficient register 31 shifts the coefficient p held by the next-stage register to the next stage for each input clock CLK. Thereby, the control signal V
The values of p 1 to Vp N circulate one by one for each input clock CLK, and the values held in a certain sample and hold circuit SH are such that the input clock CLK is applied by the number m of the sequence length of the correlation filter coefficient sequence P. In the meantime, it is associated with all the correlation filter coefficients p. As a result, the adder circuit 4 can output the correlation output Vout for each input clock CLK.
【００５７】ところで、図１２に示す従来のマッチトフ
ィルタ１０１では、加算系加算回路１０４が、マルチプ
レクサ対ＭＭ1 〜ＭＭN の出力の加算を終了したとして
も、加算回路１０６は、減算系加算回路１０５が加算を
終了した後、符号反転回路１０７が加算結果の反転出力
を安定して出力するまでの間、相関値の算出を開始でき
ない。したがって、マッチトフィルタ１０１において、
マルチプレクサ対ＭＭ1 〜ＭＭN の出力が安定してから
相関出力が安定するまでの遅延時間は、減算系加算回路
１０５、符号反転回路１０７、および加算回路１０６の
遅延時間の合計となる。ここで、遅延時間を短縮するた
めに、各回路１０５・１０６・１０７の駆動能力を増大
させれば、消費電力が増大する。一方、上記各回路のゲ
インを増加させれば、それぞれの消費電力を削減するた
めに各回路を容量結合した場合に各回路が発振しやすく
なり、マッチトフィルタの安定性を阻害する虞れが高く
なる。By the way, in the conventional matched filter 101 shown in FIG. 12, even if the addition-based addition circuit 104 completes the addition of the outputs of the multiplexer pairs MM 1 to MM N , the addition circuit 106 continues to perform the subtraction-based addition circuit. After the addition is completed by 105, the calculation of the correlation value cannot be started until the sign inversion circuit 107 stably outputs an inverted output of the addition result. Therefore, in the matched filter 101,
The delay time from when the outputs of the multiplexer pairs MM 1 to MM N stabilize until the correlation output stabilizes is the sum of the delay times of the subtraction addition circuit 105, the sign inversion circuit 107, and the addition circuit 106. Here, if the driving capability of each of the circuits 105, 106, and 107 is increased to reduce the delay time, the power consumption increases. On the other hand, if the gain of each of the above circuits is increased, each of the circuits is likely to oscillate when each of the circuits is capacitively coupled in order to reduce the power consumption, which may hinder the stability of the matched filter. Get higher.
【００５８】これに対して、本実施形態に係るマッチト
フィルタ１では、容量結合型の差動入力差動出力の加算
回路４によって、各マルチプレクサ対Ｍの出力を加減算
している。したがって、符号反転用の専用回路（符号反
転回路１０７）を必要とする従来技術に比べて、マッチ
トフィルタ１全体の回路構成を簡略化でき、回路面積と
消費電力を削減できる。さらに、一段で加減算している
ため、マルチプレクサ対Ｍの出力が安定してから相関出
力Ｖｏｕｔが安定するまでの遅延時間は、加算回路４の
遅延時間のみとなる。この結果、従来に比べて、消費電
力や安定性を損なうことなく、遅延時間を短縮でき、よ
り高速応答が可能なマッチトフィルタ１を実現できる。On the other hand, in the matched filter 1 according to the present embodiment, the output of each multiplexer pair M is added or subtracted by the addition circuit 4 of the capacitive coupling type differential input / differential output. Therefore, the circuit configuration of the entire matched filter 1 can be simplified, and the circuit area and power consumption can be reduced, as compared with the related art requiring a dedicated circuit for sign inversion (sign inversion circuit 107). Further, since the addition and subtraction are performed in one stage, the delay time from when the output of the multiplexer pair M is stabilized until the correlation output Vout is stabilized is only the delay time of the adder circuit 4. As a result, it is possible to realize the matched filter 1 that can reduce the delay time and can perform a higher-speed response without deteriorating power consumption and stability as compared with the related art.
【００５９】さらに、本実施形態では、相関出力Ｖｏｕ
ｔが差動出力（平衡出力）なので、電源電圧の大きさが
同じであっても、非平衡の従来技術に比べて、相関出力
のダイナミックレンジを２倍に拡大できる。この結果、
消費電力を増大させることなく、マッチトフィルタ１の
ＳＮ比を向上できる。Further, in the present embodiment, the correlation output Vou
Since t is a differential output (balanced output), the dynamic range of the correlation output can be doubled as compared with the unbalanced conventional technology even if the magnitude of the power supply voltage is the same. As a result,
The SN ratio of the matched filter 1 can be improved without increasing power consumption.
【００６０】ここで、スペクトル拡散に使用される相関
フィルタ係数列Ｐは、系列の１周期内で、”１”の出現
する回数と、”０”の出現する回数とは、たかだか１し
か違わないという特徴がある。したがって、相関値を演
算する際、最も高い演算精度が要求される期間、すなわ
ち、アナログ入力信号Ｖｉｎと相関フィルタ係数列Ｐと
の同期時点の近傍において、アンプ４１の出力電圧Ｖｏ
ｕｔ+ およびＶｏｕｔ- の大きさは、それぞれ、略等し
く、かつ、最大となり、ＳＮ比が最大になる。この結
果、マッチトフィルタ１は、極めて高精度に相関値を算
出できる。Here, in the correlation filter coefficient sequence P used for spread spectrum, the number of occurrences of "1" and the number of occurrences of "0" are different from each other by at most one in one cycle of the series. There is a feature. Therefore, when calculating the correlation value, the output voltage Vo of the amplifier 41 in a period in which the highest calculation accuracy is required, that is, in the vicinity of the synchronization point between the analog input signal Vin and the correlation filter coefficient sequence P.
The magnitudes of ut + and Vout − are substantially equal and maximum, respectively, and the SN ratio is maximum. As a result, the matched filter 1 can calculate the correlation value with extremely high accuracy.
【００６１】〔第２の実施形態〕ところで、上記第１の
実施形態では、アナログ入力信号Ｖｉｎがシングルエン
ド、すなわち、非平衡である場合を例にして説明した
が、本発明は、アナログ入力信号Ｖｉｎが差動入力され
る場合にも適用できる。[Second Embodiment] In the first embodiment, the case where the analog input signal Vin is single-ended, that is, unbalanced, has been described as an example. It is also applicable to the case where Vin is differentially input.
【００６２】例えば、図５に示すように、本実施形態に
係るマッチトフィルタ１ａは、図１に示すサンプルホー
ルド回路ＳＨ1 〜ＳＨN に代えて、差動のアナログ入力
信号Ｖｉｎ+ およびＶｉｎ- の双方をサンプルホールド
するサンプルホールド回路ＤＳＨ1 〜ＤＳＨN を備えて
いる。各サンプルホールド回路ＤＳＨは、例えば、同期
してサンプルホールドする２つのサンプルホールド回路
などによって構成され、上記サンプルホールド回路ＳＨ
と同様のタイミングで、各アナログ入力信号Ｖｉｎ+ 、
Ｖｉｎ- のそれぞれをサンプルホールドして、差動の出
力信号Ｖｓ+ およびＶｓ- として出力する。For example, as shown in FIG. 5, the matched filter 1a according to the present embodiment differs from the sample-and-hold circuits SH 1 to SH N shown in FIG. 1 in that the differential analog input signals Vin + and Vin − are provided. and a sample-and-hold circuit DSH 1 ~DSH N both of the sample and hold. Each sample and hold circuit DSH is composed of, for example, two sample and hold circuits that sample and hold in synchronization, and the sample and hold circuit SH
At the same timing as described above, each analog input signal Vin + ,
Vin - each sampling and holding the output signal Vs + and Vs of the differential - output as.
【００６３】また、図１に示す選択部３に代えて設けら
れた選択部３ａでは、各マルチプレクサ対Ｍａが、上記
各出力信号Ｖｓ+ およびＶｓ- のうち、いずれを非反転
入力端子側の入力キャパシタＣｉ+ へ印加し、いずれを
反転入力端子側の入力キャパシタＣｉ- へ印加するかを
選択する。[0063] Further, the selection unit 3a provided in place of the selector 3 illustrated in FIG. 1, each multiplexer pair Ma is the respective output signal Vs + and Vs - of the non-inverting input terminal side of the input one It applied to the capacitor Ci +, one input capacitor Ci of the inverting input terminal side - to select whether to apply the.
【００６４】具体的には、入力クロックＣＬＫの現サイ
クルにおいて、あるサンプルホールド回路ＤＳＨi に対
応する相関フィルタ係数列Ｐの係数が加算を示している
場合、マルチプレクサ対Ｍａi は、プラスの上記出力信
号Ｖｓ+ i を、反転入力端子側の入力キャパシタＣｉ- i
へ印加する。また、この場合、マイナスの上記出力信号
Ｖｓ- i は、マルチプレクサ対Ｍａi によって、入力キ
ャパシタＣｉ+ i を介し、アンプ４１の非反転出力端子
へ印加される。これとは逆に、サンプルホールド回路Ｄ
ＳＨj に対応する係数が減算を示している場合、マルチ
プレクサ対Ｍａj は、プラスの出力信号Ｖｓ+ i を、反
転入力端子側の入力キャパシタＣｉ- i へ印加し、マイ
ナスの出力信号Ｖｓ- i を、非反転入力端子側の入力キ
ャパシタＣｉ+ i へ印加する。[0064] Specifically, in the current cycle of the input clock CLK, if the coefficient of the correlation filter coefficient sequence P corresponding to a sample-and-hold circuit DSH i indicates an addition, multiplexer pair Ma i is positive the output The signal Vs + i is supplied to the input capacitor Ci - i on the inverting input terminal side.
Apply to In this case, the negative of the output signal Vs - i is the multiplexer pair Ma i, via the input capacitor Ci + i, is applied to the non-inverting output terminal of the amplifier 41. Conversely, the sample and hold circuit D
If coefficient corresponding to the SH j indicates a subtraction, multiplexer pair Ma j is a positive output signal Vs + i, the inverting input terminal of the input capacitor Ci - applied to the i, minus the output signal Vs - i To the input capacitor Ci + i on the non-inverting input terminal side.
【００６５】これにより、本実施形態に係るマッチトフ
ィルタ１ａは、第１の実施形態に係るマッチトフィルタ
１と同様に、マッチトフィルタ１全体の回路構成を簡略
化できる。したがって、回路面積と消費電力を削減で
き、より高速かつ高精度に相関値を算出できる。加え
て、本実施形態では、アナログ入力信号Ｖｉｎも差動入
力されているので、アナログ入力信号Ｖｉｎにおいても
ダイナミックレンジが広くなり、演算精度をさらに向上
できる。Thus, the matched filter 1a according to the present embodiment can simplify the circuit configuration of the entire matched filter 1 as in the case of the matched filter 1 according to the first embodiment. Therefore, the circuit area and the power consumption can be reduced, and the correlation value can be calculated faster and more accurately. In addition, in the present embodiment, since the analog input signal Vin is also differentially input, the dynamic range of the analog input signal Vin is widened, and the calculation accuracy can be further improved.
【００６６】〔第３の実施形態〕ところで、上記第１お
よび第２の実施形態に係る差動入力差動出力の加算回路
４は、容量結合型である。したがって、アンプ４１の各
入力端子ＩＮ+ およびＩＮ- のＤＣレベルが制御され、
各入力端子ＩＮ+ およびＩＮ- の残留電荷が０でなけれ
ば、演算結果に誤差を生ずる。この結果、演算精度を向
上させるためには、残留電荷を削減することが望まれ
る。[Third Embodiment] The differential input / differential output adder circuit 4 according to the first and second embodiments is of the capacitive coupling type. Therefore, the input terminal of the amplifier 41 IN + and IN - the DC level is controlled,
Each input terminals IN + and IN - unless the residual charges of 0, causing an error in the calculation result. As a result, it is desired to reduce the residual charge in order to improve the calculation accuracy.
【００６７】本実施形態において、上記各実施形態に係
る加算回路４に代えて設けられた加算回路４ａでは、図
６に示すように、アンプ４１の帰還キャパシタＣｆ+ お
よびＣｆ- のそれぞれに並列に、抵抗Ｒｆ+ 、Ｒｆ- が
挿入されている。なお、他の部分は、上述の加算回路４
と同様であるため、同様の機能を有する部材には同一の
参照符号を付して説明を省略する。また、図６では、図
３と同様に、図示を簡略化するため、入力キャパシタＣ
ｉ+ およびＣｉ- が１つずつの場合を示している。[0067] In this embodiment, the addition circuit 4a is provided in place of the adder circuit 4 according to the above embodiments, as shown in FIG. 6, the feedback capacitor Cf + and Cf of the amplifier 41 - parallel to each , Resistors Rf + and Rf − are inserted. The other parts are the above-described addition circuit 4
Therefore, members having the same functions are denoted by the same reference numerals and description thereof is omitted. Also, in FIG. 6, as in FIG.
This shows a case where i + and Ci - are one each.
【００６８】上記構成では、抵抗Ｒｆ+ およびＲｆ- に
よって、ＤＣパスが設定され、出力電圧Ｖｏｕｔ+ およ
びＶｏｕｔ- のＤＣ成分がフィードバックされる。この
結果、出力電圧Ｖｏｕｔ+ のＤＣレベルと、出力電圧Ｖ
ｏｕｔ- のＤＣレベルとが等しくなるように制御され、
ＤＣ成分に対しては、以下の式（８）に示すように、 Ｖｏｕｔ+ −Ｖｏｕｔ- ＝０ …（８） が成立する。[0068] In the above configuration, the resistance Rf + and Rf - by, DC path is set, the output voltage Vout + and Vout - the DC component is fed back. As a result, the DC level of the output voltage Vout + and the output voltage Vout +
out - is controlled and the DC level so that equal,
For the DC component, as shown in the following equation (8), Vout + -Vout - = 0 ... (8) is satisfied.
【００６９】一方、上記の帰還路において、カットオフ
周波数ｆ+ 、ｆ- は、以下の式（９）および式（１０）
に示すように、 ｆ+ ＝１／（２π・Ｃｆ+ ・Ｒｆ+ ） …（９） ｆ- ＝１／（２π・Ｃｆ- ・Ｒｆ- ） …（10） となる。したがって、両カットオフ周波数ｆ+ 、ｆ- よ
りも十分に高い周波数成分では、加算回路４ａの差動出
力（Ｖｏｕｔ+ −Ｖｏｕｔ- ）が、以下の式（１１）に
示すように、 Ｖｏｕｔ+ −Ｖｏｕｔ- ＝（Ｃｉ+ ／Ｃｆ+ ）（Ｖｉｎ+ −Ｖｒ） −（Ｃｉ- ／Ｃｆ- ）（Ｖｉｎ- −Ｖｒ）…（11） となり、上述の式（６）と一致する。On the other hand, in the above-described feedback path, the cutoff frequencies f + and f − are calculated by the following equations (9) and (10).
As shown in, f + = 1 / (2π · Cf + · Rf +) ... (9) f - = 1 / (2π · Cf - · Rf -) ... a (10). Therefore, at a frequency component sufficiently higher than both cutoff frequencies f + , f − , the differential output (Vout + −Vout − ) of the adder circuit 4a becomes Vout + − as shown in the following equation (11). Vout - = (Ci + / Cf +) (Vin + -Vr) - (Ci - / Cf -) (Vin - -Vr) ... (11) becomes in agreement with formula (6) described above.
【００７０】したがって、両カットオフ周波数ｆ+ 、ｆ
- が、アナログ入力信号Ｖｉｎの周波数帯域に比較して
十分小さくなるように、抵抗Ｒｆ+ および抵抗Ｒｆ- の
抵抗値を大きくすれば、演算動作に影響を与えることな
く、アンプ４１の両入力端子のＤＣレベルを制御でき、
両入力端子の残留電荷の制御を不要にできる。Therefore, both cut-off frequencies f + , f
- is to be sufficiently small compared to the frequency band of the analog input signal Vin, the resistance Rf + and resistor Rf - by increasing the resistance value of, without affecting the computation operation, both input terminals of the amplifier 41 Can control the DC level of
It is not necessary to control the residual charges at both input terminals.
【００７１】例えば、アナログ入力信号Ｖｉｎの信号成
分が数百〔ＭＨｚ〕程度の場合、上記抵抗Ｒｆ+ 、Ｒｆ
- （以下では、単にＲｆと総称する）の抵抗値と、帰還
キャパシタＣｆ+ 、Ｃｆ- （以下では、単にＣｆと総称
する）の容量値との積は、１０-4以上になるように設定
される。一例として、帰還キャパシタＣｆの容量値が
〔ｐＦ〕オーダとすると、上記抵抗Ｒｆの抵抗値は、１
０8 〔Ω〕以上の高い抵抗値に設定される。これによ
り、上記カットオフ周波数ｆ+ 、ｆ- は、それぞれ１．
５〔ｋＨｚ〕以下となり、上記アナログ入力信号Ｖｉｎ
の信号成分に対して、アンプ４１の両入力端子のＤＣレ
ベルを制御する際の周波数帯域を十分に離間できる。こ
の結果、演算動作に影響を与えることなく、アンプ４１
の両入力端子のＤＣレベルを制御でき、両入力端子の残
留電荷の制御を不要にできる。For example, when the signal component of the analog input signal Vin is about several hundred [MHz], the resistances Rf + , Rf
- (hereinafter simply collectively referred to as Rf) and the resistance value of the feedback capacitor Cf +, Cf - (hereinafter, simply referred to collectively as Cf) the product of the capacitance value of the set to be 10 -4 or more Is done. As an example, if the capacitance value of the feedback capacitor Cf is on the order of [pF], the resistance value of the resistor Rf is 1
0 8 [Ω] is set to higher than the resistance value. As a result, the cutoff frequencies f + and f − are set to 1.
5 kHz or less, and the analog input signal Vin
With respect to the signal component (1), the frequency band when controlling the DC level of both input terminals of the amplifier 41 can be sufficiently separated. As a result, the operation of the amplifier 41 is not affected without affecting the operation.
The DC level of both input terminals can be controlled, and the control of residual charges at both input terminals can be eliminated.
【００７２】ところで、上記各抵抗Ｒｆは、例えば、不
純物拡散された半導体領域や、配線などにより形成して
もよいが、必要となる抵抗値が大きいため、当該半導体
領域や配線で形成した場合は、集積回路において、比較
的大きな面積を占有する。The resistors Rf may be formed of, for example, a semiconductor region or a wiring in which impurities are diffused. However, since the required resistance is large, when each of the resistors Rf is formed of the semiconductor region or the wiring, Occupies a relatively large area in an integrated circuit.
【００７３】これに対して、以下に示す変形例では、サ
ブスレッシュ領域で動作するＭＯＳＦＥＴによって、抵
抗Ｒｆを形成する場合について説明する。具体的には、
図７に示すように、抵抗Ｒｆには、端子αおよび端子β
間に設けられ、サブスレッシュ領域で動作するＭＯＳＦ
ＥＴ部４２と、ＭＯＳＦＥＴ部４２をバイアスするバイ
アス回路４３ａ・４３ｂとが設けられている。On the other hand, in the following modified example, a case where the resistance Rf is formed by a MOSFET operating in the sub-threshold region will be described. In particular,
As shown in FIG. 7, the terminal R and the terminal β
MOSF that is provided between and operates in the sub-threshold region
An ET section 42 and bias circuits 43a and 43b for biasing the MOSFET section 42 are provided.
【００７４】上記ＭＯＳＦＥＴ部４２は、互いに、ゲー
トが接続されたＮ型のＭＯＳトランジスタＮ１およびＮ
２を備えている。また、ＭＯＳトランジスタＮ１のソー
スとＭＯＳトランジスタＮ２のドレインとが接続されて
おり、ＭＯＳトランジスタＮ１のドレインは、抵抗Ｒｆ
の一方の端子αに、ＭＯＳトランジスタＮ２のソース
は、他方の端子βに接続されている。The MOSFET section 42 includes N-type MOS transistors N 1 and N 2 whose gates are connected to each other.
2 is provided. Further, the source of the MOS transistor N1 and the drain of the MOS transistor N2 are connected, and the drain of the MOS transistor N1 is connected to the resistor Rf
And the source of the MOS transistor N2 is connected to the other terminal β.
【００７５】さらに、ＭＯＳＦＥＴ部４２は、互いにゲ
ートが接続されたＰ型のＭＯＳトランジスタＰ１および
Ｐ２を備えている。また、ＭＯＳトランジスタＰ１のド
レインとＭＯＳトランジスタＰ２のソースとが接続され
ており、ＭＯＳトランジスタＰ１のソースは、上記端子
αに、ＭＯＳトランジスタＰ２のドレインは、上記端子
βに接続されている。Further, the MOSFET section 42 includes P-type MOS transistors P1 and P2 whose gates are connected to each other. The drain of the MOS transistor P1 is connected to the source of the MOS transistor P2. The source of the MOS transistor P1 is connected to the terminal α, and the drain of the MOS transistor P2 is connected to the terminal β.
【００７６】一方、上記両ＭＯＳトランジスタＮ１・Ｎ
２をバイアスするためのバイアス回路４３ａは、ソース
に電源電圧ＶＤＤが印加されたＰ型のＭＯＳトランジス
タＰ３と、当該ＭＯＳトランジスタＰ３のドレインにソ
ースが接続され、ドレインが接地されたＰ型のＭＯＳト
ランジスタＰ４とを備えている。上記ＭＯＳトランジス
タＰ３のゲートには、例えば、基準電圧Ｖｒｅｆなど、
予め定められた値のバイアス電圧が印加されており、Ｍ
ＯＳトランジスタＰ４のゲートは、上記ＭＯＳトランジ
スタＮ１のソースとＭＯＳトランジスタＮ２のドレイン
との接続点に接続されている。さらに、両ＭＯＳトラン
ジスタＰ３・Ｐ４の接続点は、上記両ＭＯＳトランジス
タＮ１・Ｎ２のゲートに接続される。上記バイアス電圧
は、Ｐチャネルのしきい値電圧をＶｔｈＰとすると、Ｖ
ＤＤ−ＶｔｈＰより少し高めに設定されており、上記Ｍ
ＯＳトランジスタＮ１・Ｎ２をサブスレッシュ領域で動
作させることができる。On the other hand, the two MOS transistors N1 and N
The bias circuit 43a for biasing the MOS transistor P2 includes a P-type MOS transistor P3 whose source is supplied with the power supply voltage VDD, and a P-type MOS transistor whose source is connected to the drain of the MOS transistor P3 and whose drain is grounded. P4. The gate of the MOS transistor P3 has, for example, a reference voltage Vref or the like.
A bias voltage of a predetermined value is applied, and M
The gate of the OS transistor P4 is connected to a connection point between the source of the MOS transistor N1 and the drain of the MOS transistor N2. Further, the connection point between the two MOS transistors P3 and P4 is connected to the gates of the two MOS transistors N1 and N2. When the threshold voltage of the P channel is VthP, the bias voltage is V
DD-VthP is set slightly higher than
The OS transistors N1 and N2 can operate in the sub-threshold region.
【００７７】同様に、両ＭＯＳトランジスタＰ１・Ｐ２
をバイアスするバイアス回路４３ｂは、Ｎ型のＭＯＳト
ランジスタＮ３およびＮ４を備えており、電源電圧ＶＤ
Ｄは、ＭＯＳトランジスタＮ３およびＮ４を介して接地
される。上記ＭＯＳトランジスタＮ４のゲートには、バ
イアス電圧が印加されており、上記ＭＯＳトランジスタ
Ｎ３のゲートは、上記ＭＯＳトランジスタＰ１のドレイ
ンとＭＯＳトランジスタＰ２のソースとの接続点に接続
されている。さらに、両ＭＯＳトランジスタＮ３・Ｎ４
の接続点は、上記両ＭＯＳトランジスタＰ１・Ｐ２のゲ
ートに接続される。上記バイアス電圧は、Ｎチャネルの
しきい値電圧をＶｔｈＮとすると、ＶｔｈＮより少し低
めに設定されており、上記ＭＯＳトランジスタＰ１・Ｐ
２をサブスレッシュ領域で動作させることができる。Similarly, both MOS transistors P1 and P2
Is provided with N-type MOS transistors N3 and N4, and the power supply voltage VD
D is grounded via MOS transistors N3 and N4. A bias voltage is applied to the gate of the MOS transistor N4, and the gate of the MOS transistor N3 is connected to a connection point between the drain of the MOS transistor P1 and the source of the MOS transistor P2. Further, both MOS transistors N3 and N4
Is connected to the gates of the two MOS transistors P1 and P2. The bias voltage is set slightly lower than VthN, where the threshold voltage of the N channel is VthN.
2 can operate in the subthreshold region.
【００７８】上記構成において、両バイアス回路４３ａ
（４３ｂ）は、それぞれに対応するＭＯＳトランジスタ
Ｎ１・Ｎ２（Ｐ１・Ｐ２）がサブスレッシュ領域で動作
するようにバイアスしている。ここで、例えば、ＭＯＳ
トランジスタＮ１およびＮ２だけで抵抗Ｒｆを構成した
場合、抵抗値は、抵抗Ｒｆの端子αおよびβ間の電圧に
対して、非線型となるが、両端子α・β間には、ＭＯＳ
トランジスタＰ１およびＰ２も設けられているため、略
一定の抵抗値となる。なお、当該抵抗値は、例えば、各
ＭＯＳトランジスタの幾何学的寸法や物理定数あるいは
製造パラメータなどと、ゲート電圧とによって決定され
る。この結果、抵抗Ｒｆは、両端子α・β間の電圧に比
例した電流を流すことができる。In the above configuration, both bias circuits 43a
(43b) biases the corresponding MOS transistors N1 and N2 (P1 and P2) to operate in the sub-threshold region. Here, for example, MOS
When the resistor Rf is composed of only the transistors N1 and N2, the resistance value becomes non-linear with respect to the voltage between the terminals α and β of the resistor Rf, but the MOS transistor is connected between both terminals α and β.
Since the transistors P1 and P2 are also provided, the resistance value becomes substantially constant. The resistance value is determined by, for example, the geometric dimensions and physical constants or manufacturing parameters of each MOS transistor and the gate voltage. As a result, the resistor Rf can flow a current proportional to the voltage between the terminals α and β.
【００７９】これにより、集積が容易なＭＯＳトランジ
スタを用いて、図６に示すような、大きな抵抗値の抵抗
Ｒｆ+ ・Ｒｆ- を形成できる。この結果、例えば、配線
や不純物拡散領域の抵抗成分を用いて、上記抵抗Ｒｆ+
・Ｒｆ- を実現する場合に比べて、より小さな寸法の半
導体チップ上にマッチトフィルタを形成できる。[0079] Thus, accumulation with easy MOS transistors, as shown in FIG. 6, the resistance Rf + · Rf of large resistance - can be formed. As a result, for example, the resistance Rf +
A matched filter can be formed on a semiconductor chip having a smaller size than in the case where Rf − is realized.
【００８０】〔第４の実施形態〕上記第３の実施形態で
は、容量結合型の加算回路において、各帰還キャパシタ
に並列に抵抗を設けて、アンプの各入力端子のＤＣレベ
ルを制御する構成について説明した。これに対して、本
実施形態では、残留電荷の他の制御方法として、各帰還
キャパシタに並列にスイッチを設ける場合について説明
する。[Fourth Embodiment] In the third embodiment, the configuration in which a resistor is provided in parallel with each feedback capacitor in the capacitive coupling type adder circuit to control the DC level of each input terminal of the amplifier. explained. On the other hand, in the present embodiment, as another control method of the residual charge, a case will be described in which a switch is provided in parallel with each feedback capacitor.
【００８１】具体的には、図８に示すように、本実施形
態に係る加算回路４ｂでは、帰還キャパシタＣｆ+ に並
列に、残留電荷補償用のスイッチＳＷ+ が設けられ、帰
還キャパシタＣｆ- に並列に、スイッチＳＷ- が設けら
れている。[0081] Specifically, as shown in FIG. 8, the adder circuit 4b according to this embodiment, in parallel to the feedback capacitor Cf +, the switch SW + for residual charge compensation is provided, the feedback capacitor Cf - in in parallel, the switch SW - are provided.
【００８２】また、各入力キャパシタＣｉ+ の入力側に
は、マルチプレクサＭｂ+ が接続されており、各入力キ
ャパシタＣｉ- の入力側には、マルチプレクサＭｂ- が
接続されている。上記各マルチプレクサＭｂ+ （Ｍ
ｂ- ）は、選択部３の出力電圧Ｖｉｎ+ （Ｖｉｎ- ）
と、基準電圧Ｖｒｅｆとのうちの一方を選択して出力す
るものであり、当該加算回路４ｂを上述の第１の実施形
態に適用する場合には、各マルチプレクサ対Ｍを構成す
るマルチプレクサＭ+ （Ｍ- ）と、上記各マルチプレク
サＭｂ+ （Ｍｂ- ）とを共用できる。なお、第２の実施
形態に適用する場合には、マルチプレクサＭａ+ と入力
キャパシタＣｉ+ との間には、マルチプレクサＭｂ
+ が、マルチプレクサＭａ- と入力キャパシタＣｉ- と
の間には、マルチプレクサＭｂ- が、それぞれ設けられ
る。[0082] Further, to the input side of each input capacitor Ci +, it is connected to the multiplexer Mb +, the input capacitor Ci - to the input side of the multiplexer Mb - are connected. Each of the multiplexers Mb + (M
b − ) is the output voltage Vin + (Vin − ) of the selection unit 3
And the reference voltage Vref are selected and output. When the adding circuit 4b is applied to the above-described first embodiment, the multiplexers M + ( M - a), said each multiplexer Mb + (Mb -) and can be shared. When applied to the second embodiment, the multiplexer Mb is provided between the multiplexer Ma + and the input capacitor Ci +.
+ Is, the multiplexer Ma - an input capacitor Ci - between the multiplexer Mb - are provided, respectively.
【００８３】上記構成において、残留電荷の制御時に
は、上記マルチプレクサＭｂ+ およびＭｂの双方が基準
電圧Ｖｒｅｆ側を選択し、加算回路４ｂの入力端子間、
すなわち、入力キャパシタＣｉ+ およびＣｉ- 間が短絡
される。この状態で、さらに、上記両スイッチＳＷ+ お
よびＳＷ- が閉じられる。この結果、加算回路４ｂの出
力電圧は、Ｖｏｕｔ+ ＝Ｖｏｕｔ- となり、以下に示す
ように、 Ｃｉ- （Ｖｒｅｆ−Ｖｒ）＝Ｑｉｎ- …（12） Ｃｉ+ （Ｖｒｅｆ−Ｖｒ）＝Ｑｉｎ+ …（13） が成立する。なお、Ｑｉｎ- およびＱｉｎ+ は、アンプ
４１の反転入力端子ＩＮ- および非反転入力端子ＩＮ+
の電荷である。In the above configuration, when controlling the residual charge, both of the multiplexers Mb + and Mb select the reference voltage Vref side, and the voltage between the input terminals of the adder circuit 4b is reduced.
That is, the input capacitor Ci + and Ci - between are short-circuited. In this state, both the switches SW + and SW - are further closed. The output voltage of this result, the addition circuit 4b is, Vout + = Vout - next, as shown below, Ci - (Vref-Vr) = Qin - ... (12) Ci + (Vref-Vr) = Qin + ... ( 13) holds. Incidentally, Qin - and Qin + the inverting input terminal IN of the amplifier 41 - and the non-inverting input terminal IN +
Charge.
【００８４】ここで、上記両スイッチＳＷ+ およびＳＷ
- が開かれ、上記反転入力端子ＩＮ- および非反転入力
端子ＩＮ+ の残留電荷が確定される。この結果、各マル
チプレクサＭｂ+ およびＭｂ- を切り換えて、電圧Ｖｉ
ｎ+ およびＶｉｎ- が加算回路４ｂに与えられると、以
下の式（１４）に示すように、 Ｖｏｕｔ+ −Ｖｏｕｔ- ＝（Ｃｉ+ ／Ｃｆ+ ）（Ｖｉｎ+ −Ｖｒ） −（Ｃｉ- ／Ｃｆ- ）（Ｖｉｎ- −Ｖｒ）…（14） となる。なお、上記の説明では、簡略化のために、加算
回路４ｂの入力端子が１対の場合、すなわち、入力キャ
パシタＣｉ+ およびＣｉ- が１つずつの場合を例にして
説明したが、多入力の場合にも同様に適用できる。Here, both switches SW + and SW
- it is opened, the inverting input terminal IN - and a non-inverting input terminal IN + of the residual charge is determined. As a result, each multiplexer Mb + and Mb - by switching the voltage Vi
When applied to the adder circuit 4b, as shown in the following equation (14), Vout + -Vout - - n + and Vin = (Ci + / Cf + ) (Vin + -Vr) - (Ci - / Cf - ) (Vin -- Vr) (14). In the above description, for simplicity, if the input terminal of the adding circuit 4b pair 1, i.e., the input capacitor Ci + and Ci - but has been described as an example in the case of one, multiple-input The same applies to the case of.
【００８５】このように、加算回路４ｂは、スイッチＳ
Ｗ+ ・ＳＷ- およびマルチプレクサＭｂ+ ・Ｍｂ- を切
り換えて、アンプ４１の両入力端子ＩＮ+ ・ＩＮ- の残
留電荷を制御できる。この結果、消費電力の少ない容量
結合型の加算回路でありながら、極めて演算精度の高い
加算回路４ｂを実現できる。As described above, the addition circuit 4b includes the switch S
W + · SW - and a multiplexer Mb + · Mb - by switching both input terminals IN + · IN of the amplifier 41 - can be controlled residual charge. As a result, it is possible to realize the addition circuit 4b with extremely high calculation accuracy while using a capacitive coupling type addition circuit with low power consumption.
【００８６】〔第５の実施形態〕ところで、マッチトフ
ィルタを用いて同期捕捉する場合、アナログ入力信号Ｖ
ｉｎと相関フィルタ係数列Ｐとが同期する時点は、上述
の式（１）などに示すように、相関出力Ｖｏｕｔの絶対
値がピーク値となる時点として検出される。この場合
は、図９に示すように、マッチトフィルタ１の相関出力
Ｖｏｕｔの絶対値を算出する絶対値演算回路（絶対値演
算部）５と、絶対値演算回路５の差動出力ＶＡ＝（ＶＡ
+ −ＶＡ- ）が最大となる時点を検出するピーク位置検
出回路６とが付加されている方がよい。なお、この構成
は、上述の各実施形態のいずれにも適用できる。[Fifth Embodiment] When synchronous acquisition is performed using a matched filter, the analog input signal V
The point in time at which in is synchronized with the correlation filter coefficient sequence P is detected as the point in time at which the absolute value of the correlation output Vout reaches the peak value, as shown in the above equation (1) and the like. In this case, as shown in FIG. 9, an absolute value calculation circuit (absolute value calculation unit) 5 for calculating the absolute value of the correlation output Vout of the matched filter 1, and a differential output VA = (= VA
It is better to add a peak position detection circuit 6 for detecting the time point at which + −VA − ) becomes maximum. This configuration can be applied to any of the above embodiments.
【００８７】上記絶対値演算回路５は、マッチトフィル
タ１が生成した差動の出力電圧Ｖｏｕｔ+ およびＶｏｕ
ｔ- を比較して、相関出力Ｖｏｕｔの正負を判定するコ
ンパレータ５１と、コンパレータ５１の指示に従って、
両出力電圧Ｖｏｕｔ+ およびＶｏｕｔ- を入れ換えるか
否かを選択するマルチプレクサ対５２とを備えている。The absolute value calculation circuit 5 is configured to output the differential output voltages Vout + and Vout + generated by the matched filter 1.
t - compare, and determining comparator 51 a positive or negative correlation output Vout, according to the instructions of the comparator 51,
And a multiplexer pair 52 for selecting whether or not replacing the - between the output voltages Vout + and Vout.
【００８８】一方、ピーク位置検出回路６は、例えば、
図１０に示すように、ピーク値を記憶するサンプルホー
ルド回路６１と、サンプルホールド回路６１に格納され
たピーク値と新たに絶対値演算回路５より与えられる差
動出力ＶＡとを比較するコンパレータ６２と、例えば、
入力クロックＣＬＫを数えるなどして計時するカウンタ
６３と、ピーク時点におけるカウンタ６３のカウント値
を保持するレジスタ６４とを備えている。上記コンパレ
ータ６２は、新たな差動出力ＶＡの方が大きい場合、上
記サンプルホールド回路６１へ当該差動出力ＶＡをサン
プルホールドするように指示すると共に、上記レジスタ
６４へ現時点におけるカウンタ６３のカウント値を保持
するように指示する。On the other hand, the peak position detecting circuit 6
As shown in FIG. 10, a sample and hold circuit 61 for storing a peak value, a comparator 62 for comparing the peak value stored in the sample and hold circuit 61 with a differential output VA newly provided from the absolute value calculation circuit 5 For example,
The counter 63 includes a counter 63 that counts the input clock CLK and the like, and a register 64 that holds the count value of the counter 63 at the peak time. When the new differential output VA is larger, the comparator 62 instructs the sample and hold circuit 61 to sample and hold the differential output VA, and instructs the register 64 to count the current value of the counter 63 at the present time. Instruct to keep.
【００８９】上記構成において、相関出力Ｖｏｕｔが正
の場合、上記マルチプレクサ対５２は、上記両出力電圧
Ｖｏｕｔ+ およびＶｏｕｔ- を入れ換えず、そのまま絶
対値を示す出力電圧ＶＡ+ およびＶＡ- として出力す
る。一方、相関出力Ｖｏｕｔが負の場合、両出力電圧Ｖ
ｏｕｔ+ 、Ｖｏｕｔ- は、マルチプレクサ対５２によっ
て入れ換えられ、出力電圧Ｖｏｕｔ- が、プラスの出力
電圧ＶＡ+ として出力され、出力電圧Ｖｏｕｔ+ がマイ
ナスの出力電圧ＶＡ- として出力される。これにより、
絶対値演算回路５の差動出力ＶＡは、常に正の値とな
る。[0089] In the above structure, the correlation output Vout is the case of the positive, the multiplexer pair 52, the two output voltages Vout + and Vout - outputs as - a not replaced, as it shows the absolute value output voltages VA + and VA. On the other hand, when the correlation output Vout is negative, both output voltages V
out +, Vout - is being replaced by the multiplexer pair 52, the output voltage Vout - is output as the positive output voltage VA +, the output voltage Vout + a negative output voltage VA - is outputted as. This allows
The differential output VA of the absolute value calculation circuit 5 always has a positive value.
【００９０】一方、ピーク位置検出回路６において、コ
ンパレータ６２は、絶対値演算回路５の差動出力ＶＡが
与えられる毎に、当該差動出力ＶＡと、サンプルホール
ド回路６１の差動出力ＶＢ＝ＶＢ+ −ＶＢ- とを比較す
る。絶対値演算回路５の差動出力ＶＡの方が大きい場
合、サンプルホールド回路６１は、コンパレータ６２の
指示に従って、絶対値演算回路５の出力電圧ＶＡ+ およ
びＶＡ- をそれぞれサンプルし、ピーク値としてホール
ドする。ホールドされた値は、サンプルホールド回路６
１の出力電圧ＶＢ+ 、ＶＢ- として出力される。また、
レジスタ６４は、コンパレータ６２の指示に従い、カウ
ンタ６３のカウント値を保持する。これにより、ピーク
値を示すサンプル値と、ピーク時点を示すカウント値と
が更新される。これとは逆に、サンプルホールド回路６
１の差動出力ＶＡの方が大きい場合、サンプルホールド
回路６１およびレジスタ６４は、サンプル値およびカウ
ント値を保持しつづける。On the other hand, in the peak position detecting circuit 6, each time the differential output VA of the absolute value calculating circuit 5 is given, the comparator 62 sets the differential output VA and the differential output VB = VB of the sample hold circuit 61. + -VB - it is compared with. If towards the absolute value differential output VA of the operational circuit 5 is high, the sample-hold circuit 61 according to an instruction of the comparator 62, the output voltage VA + and VA of the absolute value calculation circuit 5 - samples respectively, held as the peak value I do. The value held by the sample and hold circuit 6
1 are output as the output voltages VB + and VB − . Also,
The register 64 holds the count value of the counter 63 according to the instruction of the comparator 62. As a result, the sample value indicating the peak value and the count value indicating the peak time are updated. Conversely, the sample and hold circuit 6
When the differential output VA of 1 is larger, the sample and hold circuit 61 and the register 64 keep holding the sample value and the count value.
【００９１】ピーク位置検出回路６は、上記動作を繰り
返すことによって、絶対値演算回路５の差動出力ＶＡが
ピーク値となる時点を検出できる。この結果、マッチト
フィルタ１、絶対値演算回路５およびピーク位置検出回
路６は、アナログ入力信号Ｖｉｎと相関フィルタ係数列
Ｐとの同期捕捉を行うことができる。The peak position detection circuit 6 can detect the time point at which the differential output VA of the absolute value calculation circuit 5 reaches the peak value by repeating the above operation. As a result, the matched filter 1, the absolute value calculation circuit 5, and the peak position detection circuit 6 can synchronously capture the analog input signal Vin and the correlation filter coefficient sequence P.
【００９２】ここで、マッチトフィルタ１の出力電圧Ｖ
ｏｕｔ+ およびＶｏｕｔ- は、アナログ入力信号Ｖｉｎ
を逆拡散した信号として使用されるので、逆拡散用の回
路は、絶対値演算回路５の遅延時間の影響を受けること
なく動作できる。Here, the output voltage V of the matched filter 1
out + and Vout - is, analog input signal Vin
Is used as a signal obtained by despreading, the circuit for despreading can operate without being affected by the delay time of the absolute value calculation circuit 5.
【００９３】なお、上記の説明では、ピーク位置検出回
路６の一例として、アナログのピーク検出回路を例に説
明したが、これに限らず、デジタル回路で構成すること
もできる。また、ピーク時点を検出する方法も上述の方
法に限るものではなく、例えば、予め定められたしきい
値と、上記差動出力ＶＡとを比較して、差動出力ＶＡが
しきい値を越える時点を検出したり、あるいは、例え
ば、前回の差動出力ＶＡと、新たな差動出力ＶＡとを比
較して、差動出力ＶＡが減少し始める時点を検出するな
どして検出することもできる。差動出力ＶＡが最大とな
る時点を検出可能であれば、本実施形態と同様の効果が
得られる。In the above description, an analog peak detection circuit has been described as an example of the peak position detection circuit 6. However, the present invention is not limited to this, and a digital circuit may be used. Further, the method of detecting the peak time is not limited to the above-described method. For example, a comparison is made between a predetermined threshold value and the differential output VA, and the differential output VA exceeds the threshold value. The time point may be detected, or the time point may be detected by, for example, comparing the previous differential output VA with a new differential output VA and detecting the time point at which the differential output VA starts to decrease. . If the time when the differential output VA becomes maximum can be detected, the same effect as that of the present embodiment can be obtained.
【００９４】〔第６の実施形態〕本実施形態では、１次
変調に、４位相偏移変調（ＱＰＳＫ： Quadrature Phas
e Shift Keying）が使用される場合に好適なマッチトフ
ィルタとして、相関パワー出力ＶＰを算出できるマッチ
トフィルタについて説明する。すなわち、図１１に示す
ように、本実施形態に係る４位相偏移変調信号復調用マ
ッチトフィルタ（以下では、ＱＰＳＫ復調用マッチトフ
ィルタと称する）１１は、上述の第１ないし第４の実施
形態に係るマッチトフィルタと同様の構成の２つのマッ
チトフィルタ１Ｉおよび１Ｑを備えている。上記マッチ
トフィルタ１Ｉは、同相成分用のマッチトフィルタであ
り、マッチトフィルタ１Ｑは、直交成分用のマッチトフ
ィルタである。さらに、上記各マッチトフィルタ１Ｉお
よび１Ｑの差動出力Ｖｏｕｔの２乗を算出する乗算回路
（乗算器）７Ｉおよび７Ｑと、上記両乗算回路７Ｉおよ
び７Ｑの差動出力を加算するために、容量結合型で差動
入力差動出力の加算回路（全差動加算回路）８とが設け
られている。[Sixth Embodiment] In this embodiment, quadrature phase modulation (QPSK: Quadrature Phas) is applied to primary modulation.
A matched filter that can calculate the correlation power output VP will be described as a suitable matched filter when e Shift Keying is used. That is, as shown in FIG. 11, the matched filter for demodulating the four-phase shift keying signal (hereinafter referred to as the matched filter for QPSK demodulation) 11 according to the present embodiment includes the first to fourth embodiments. It has two matched filters 1I and 1Q having the same configuration as the matched filter according to the embodiment. The matched filter 1I is a matched filter for in-phase components, and the matched filter 1Q is a matched filter for quadrature components. Furthermore, a capacitor is used to add the multipliers (multipliers) 7I and 7Q for calculating the square of the differential output Vout of the matched filters 1I and 1Q and the differential outputs of the multipliers 7I and 7Q. A coupling type differential input / differential output adder circuit (fully differential adder circuit) 8 is provided.
【００９５】上記乗算回路７Ｉおよび７Ｑは、２つの差
動信号ｘ+ −ｘ- と、ｙ+ −ｙ- とに基づいて、差動信
号ｚ+ −ｚ- を出力する回路であり、それぞれの入出力
特性は、乗算係数をＫとすると、以下の式（１５）に示
すように、 ｚ+ −ｚ- ＝Ｋ（ｘ+ −ｘ- ）（ｙ+ −ｙ- ） …（15） となる。ここで、上記乗算回路７Ｉには、プラスの入力
信号ｘ+ およびｙ+ として、マッチトフィルタ１Ｉの出
力電圧ＶＩ+ が、それぞれ印加され、マイナスの入力信
号ｘ- およびｙ- として、マッチトフィルタ１Ｉの出力
電圧ＶＩ- が入力される。これにより、乗算回路７Ｉ
は、差動信号ｚ+ −ｚ- として、同相の相関出力ＶＩの
２乗を出力できる。同様に、乗算回路７Ｑは、差動信号
ｚ+ −ｚ- として、直交成分の相関出力ＶＱの２乗を出
力できる。[0095] The multiplication circuit 7I and 7Q are two differential signals x + -x - and, y + -y - on the basis of the differential signal z + -z - a circuit for outputting, respectively output characteristics, when the multiplication coefficient is K, as shown in equation (15) below, z + -z - a ... (15) = K (x + -x - -) (y + -y) . Here, the above multiplier circuit 7I, as a positive input signal x + and y +, + the output voltage of the matched filter 1I VI is applied respectively, minus the input signal x - and y - as, matched filter 1I output voltage VI - is entered. Thereby, the multiplication circuit 7I
The differential signal z + -z - as can output the square of the correlation output VI of phase. Similarly, multiplier circuit 7Q is a differential signal z + -z - as can output the square of the correlation output VQ of the quadrature components.
【００９６】一方、上記加算回路８は、上述の各加算回
路４（４ａ・４ｂ）と同様の構成の２入力の加算回路で
あり、差動入力差動出力のアンプ８１と、帰還キャパシ
タＣｆａ+ およびＣｆａ- と、入力キャパシタＣｉａ-
1 、Ｃｉａ- 2 、Ｃｉａ+ 1 およびＣｉａ+ 2 とを備えて
いる。なお、図１１では、一例として、加算回路４と同
じ構成の加算回路８を示している。On the other hand, the adder circuit 8 is a two-input adder circuit having the same configuration as the above-described adder circuits 4 (4a and 4b). The adder circuit 8 has a differential input / differential output amplifier 81 and a feedback capacitor Cfa +. And Cfa − and the input capacitor Cia −
1, Cia - 2, and a Cia + 1 and Cia + 2. FIG. 11 shows, as an example, an addition circuit 8 having the same configuration as the addition circuit 4.
【００９７】上記乗算回路７Ｉの出力信号ｚ+ は、上記
入力キャパシタＣｉａ- 1 を介して、上記アンプ８１の
反転入力端子へ印加され、出力信号ｚ- は、上記入力キ
ャパシタＣｉ+ 1 を介して非反転入力端子へ印加され
る。一方、乗算回路７Ｑの出力信号ｚ+ は、上記入力キ
ャパシタＣｉａ+ 2 を介して、上記アンプ８１の反転入
力端子へ印加され、出力信号ｚ- は、上記入力キャパシ
タＣｉａ- 2 を介して非反転入力端子へ印加される。こ
れにより、加算回路８の出力は、以下の式（１６）に示
すように、 ＶＰ＝ＶＩ2 ＋ＶＱ2 …（16） となり、アナログ入力信号Ｖｉｎと相関フィルタ係数列
Ｐとの間の相関パワー相関パワー出力ＶＰを差動信号と
して出力できる。[0097] The output signal z + is the multiplication circuit 7I, the input capacitor Cia - through one, is applied to the inverting input terminal of the amplifier 81, the output signal z - via the input capacitor Ci + 1 Applied to the non-inverting input terminal. On the other hand, the output signal z + is the multiplication circuit 7Q, via the input capacitor Cia + 2, is applied to the inverting input terminal of the amplifier 81, the output signal z - is the input capacitor Cia - noninverting through 2 Applied to the input terminal. As a result, the output of the adder circuit 8 becomes VP = VI 2 + VQ 2 (16) as shown in the following equation (16), and the correlation power correlation between the analog input signal Vin and the correlation filter coefficient sequence P is obtained. The power output VP can be output as a differential signal.
【００９８】なお、上記第１ないし第６の実施形態で
は、互いに並列に接続されたサンプルホールド回路を用
いて、サンプルホールド部を構成する場合を例にして説
明したが、これに限るものではない。サンプルホールド
部は、例えば、互いに縦続に接続されたサンプルホール
ド回路を用いて構成してもよい。入力クロックＣＬＫ毎
にアナログ入力信号Ｖｉｎをサンプリングして、少なく
とも相関フィルタ係数列Ｐの系列長ｍ個のサンプル値を
出力可能であれば、任意の構成のサンプルホールド部を
使用できる。ただし、サンプルホールド回路が並列に接
続されている場合は、縦続に接続されている場合に比べ
て、サンプリング周期を延長できるので、サンプルホー
ルド部の消費電力と出力誤差とを削減できるので、さら
に好適である。In the first to sixth embodiments, the case where the sample-and-hold section is formed by using the sample-and-hold circuits connected in parallel to each other has been described as an example. However, the present invention is not limited to this. . The sample and hold unit may be configured using, for example, sample and hold circuits connected in cascade with each other. A sample and hold unit having an arbitrary configuration can be used as long as the analog input signal Vin is sampled for each input clock CLK and at least sample values of the sequence length m of the correlation filter coefficient sequence P can be output. However, when the sample and hold circuits are connected in parallel, the sampling period can be extended as compared with the case where the sample and hold circuits are connected in cascade, so that the power consumption and output error of the sample and hold unit can be reduced, which is more preferable. It is.
【００９９】また、上記各実施形態では、相関フィルタ
係数列ＰがＰＮ符号の場合を例にして説明したが、これ
に限るものではない。予め定められた２値の数列であれ
ば、例えば、Ｇｏｌｄ符号など、スペクトトラム拡散に
て好適に使用される他の符号も使用できる。Further, in each of the above embodiments, the case where the correlation filter coefficient sequence P is a PN code has been described as an example, but the present invention is not limited to this. As long as it is a predetermined binary sequence, other codes suitably used in spread spectrum, such as a Gold code, can be used.
【０１００】[0100]
【発明の効果】請求項１の発明に係るマッチトフィルタ
は、以上のように、容量結合型で、差動入力差動出力の
加算回路と、相関フィルタ係数系列のうちの各サンプル
値に対応する係数の値に基づいて、アナログ信号の各サ
ンプル値を、上記加算回路の差動入力のどちらに入力す
るかを切り換える選択部とを備えている構成である。As described above, the matched filter according to the first aspect of the present invention is of the capacitive coupling type, and has a differential input / differential output adder circuit and a sampler value of the correlation filter coefficient series. And a selector for switching which one of the differential inputs of the adder circuit inputs each sample value of the analog signal based on the value of the coefficient to be performed.
【０１０１】上記構成によれば、非平衡の信号で相関値
を演算する場合に不可欠な符号反転回路を省略でき、回
路面積が小さく、低消費電力で、演算速度の速いマッチ
トフィルタを実現できるという効果を奏する。加えて、
差動信号を用いて相関値を演算しているので、低消費電
力であるにも拘わらず、演算精度が高いマッチトフィル
タを実現できるという効果を奏する。According to the above configuration, it is possible to omit a sign inversion circuit which is indispensable for calculating a correlation value with an unbalanced signal, and to realize a matched filter having a small circuit area, low power consumption and a high calculation speed. This has the effect. in addition,
Since the correlation value is calculated using the differential signal, it is possible to realize a matched filter with high calculation accuracy despite low power consumption.
【０１０２】請求項２の発明に係るマッチトフィルタ
は、以上のように、容量結合型で、差動入力差動出力の
加算回路と、上記相関フィルタ係数系列のうちの上記各
サンプル値に対応する係数の値に基づいて、差動信号と
して与えられるアナログ信号の各サンプル値を、上記加
算回路へ差動入力する際の向きを切り換える選択部とを
備えている構成である。As described above, the matched filter according to the second aspect of the present invention is of a capacitive coupling type, and is capable of supporting a differential input / differential output adding circuit and the respective sample values of the correlation filter coefficient series. And a selector for switching the direction when each sample value of the analog signal given as a differential signal is differentially input to the adder circuit, based on the value of the coefficient.
【０１０３】上記構成によれば、請求項１と同様に、回
路面積が小さく、低消費電力で、演算速度が速いにも拘
わらず、演算精度が高いマッチトフィルタを実現できる
という効果を奏する。According to the above configuration, as in the first aspect, there is an effect that a matched filter having a small circuit area, low power consumption, and high calculation accuracy can be realized despite high calculation speed.
【０１０４】請求項３の発明に係るマッチトフィルタ
は、以上のように、請求項１または２記載の発明の構成
において、上記加算回路には、帰還キャパシタと並列
に、抵抗が設けられている構成である。As described above, in the matched filter according to the third aspect of the present invention, in the configuration of the first or second aspect, the addition circuit is provided with a resistor in parallel with the feedback capacitor. Configuration.
【０１０５】上記構成では、抵抗によって、帰還キャパ
シタの入力側端部へのＤＣパスが形成される。したがっ
て、容量結合型の加算回路で相関値を演算しているにも
拘わらず、極めて演算精度の高いマッチトフィルタが、
抵抗を付加するだけで実現できるという効果を奏する。In the above configuration, the resistor forms a DC path to the input side end of the feedback capacitor. Therefore, despite the fact that the correlation value is calculated by the capacitive coupling type addition circuit, a matched filter with extremely high calculation accuracy is
This has the effect that it can be realized only by adding a resistor.
【０１０６】請求項４の発明に係るマッチトフィルタ
は、以上のように、請求項３記載の発明の構成におい
て、上記抵抗としては、両端子間に配され、サブスレッ
シュ領域で動作するＭＯＳトランジスタが設けられてい
る構成である。According to a fourth aspect of the present invention, there is provided a matched filter according to the third aspect of the present invention, wherein the resistor is disposed between both terminals and operates in a sub-threshold region. Is provided.
【０１０７】それゆえ、より少ない占有面積で、抵抗値
の高い抵抗を形成でき、集積する際、占有面積の小さな
マッチトフィルタを実現できるという効果を奏する。Therefore, it is possible to form a resistor having a high resistance value with a smaller occupation area, and to achieve a matched filter with a smaller occupation area when integrating.
【０１０８】請求項５の発明に係るマッチトフィルタ
は、以上のように、請求項１または２記載の発明の構成
において、上記加算回路には、帰還キャパシタと並列
に、導通あるいは遮断するスイッチが設けられている構
成である。As described above, in the matched filter according to the fifth aspect of the present invention, in the configuration of the first or second aspect of the present invention, the addition circuit includes a switch for conducting or blocking in parallel with the feedback capacitor. This is the configuration provided.
【０１０９】上記構成では、スイッチの開閉によって、
帰還キャパシタの入力側端部の残留電荷を制御できる。
この結果、容量結合型の加算回路において、出力誤差を
さらに削減でき、演算精度の高いマッチトフィルタを実
現できるという効果を奏する。In the above configuration, by opening and closing the switch,
The residual charge at the input end of the feedback capacitor can be controlled.
As a result, in the capacitive coupling type addition circuit, the output error can be further reduced, and a matched filter with high calculation accuracy can be realized.
【０１１０】請求項６の発明に係るマッチトフィルタ
は、以上のように、請求項１、２、３、４または５記載
の発明の構成において、上記加算回路の差動出力の絶対
値を算出する絶対値演算部が、さらに設けられている構
成である。According to the matched filter of the sixth aspect of the present invention, as described above, the absolute value of the differential output of the adder circuit is calculated in the configuration of the first, second, third, fourth or fifth aspect of the invention. This is a configuration in which an absolute value calculation unit is further provided.
【０１１１】それゆえ、絶対値演算部の出力のピーク位
置を検出することによって、アナログ信号と相関フィル
タ係数系列とが同期する時点を確実に検出できるという
効果を奏する。Therefore, by detecting the peak position of the output of the absolute value calculating section, an effect that the time point at which the analog signal and the correlation filter coefficient sequence are synchronized can be reliably detected.
【０１１２】請求項７の発明に係る４位相偏移変調信号
復調用マッチトフィルタは、以上のように、上記スペク
トラム拡散信号の同相成分と直交成分とのそれぞれに対
応して設けられた請求項１、２、３、４、５または６記
載のマッチトフィルタと、上記両マッチトフィルタの差
動出力を、それぞれ２乗する乗算器と、上記両乗算器の
出力を加算して、相関出力のパワーを算出する全差動加
算回路とを備えている構成である。The matched filter for demodulating a four-phase shift keying signal according to the seventh aspect of the present invention is provided for each of the in-phase component and the quadrature component of the spread spectrum signal as described above. A matched filter according to 1, 2, 3, 4, 5 or 6, a multiplier for squaring the differential output of each of the matched filters, and an output of each of the multipliers, and a correlation output And a fully differential addition circuit that calculates the power of
【０１１３】上記構成によれば、同相成分の相関出力の
２乗と、直交成分の相関出力の２乗とを加算して相関出
力のパワーを算出でき、４位相偏移変調により変調され
たスペクトラム拡散信号を復調できるという効果を奏す
る。According to the above configuration, the power of the correlation output can be calculated by adding the square of the correlation output of the in-phase component and the square of the correlation output of the quadrature component, and the spectrum modulated by four-phase shift keying can be obtained. There is an effect that the spread signal can be demodulated.
【図１】本発明の一実施形態を示すものであり、マッチ
トフィルタの要部構成を示すブロック図である。FIG. 1 illustrates one embodiment of the present invention, and is a block diagram illustrating a main configuration of a matched filter.
【図２】上記マッチトフィルタで使用される差動入力差
動出力のアンプを示すブロック図である。FIG. 2 is a block diagram showing a differential input / differential output amplifier used in the matched filter.
【図３】上記差動入力差動出力のアンプを用いて構成し
た加算回路を示す回路図である。FIG. 3 is a circuit diagram showing an adder circuit configured using the differential input / differential output amplifier.
【図４】上記マッチトフィルタにおいて、差動入力差動
出力のアンプを用いて構成され、容量結合型で、多入力
の加算回路を示す回路図である。FIG. 4 is a circuit diagram showing a capacitively coupled multi-input addition circuit which is configured using an amplifier having a differential input and a differential output in the matched filter.
【図５】本発明の他の実施形態を示すものであり、アナ
ログ入力信号が差動入力される場合のマッチトフィルタ
の要部構成を示すブロック図である。FIG. 5, showing another embodiment of the present invention, is a block diagram illustrating a main configuration of a matched filter when an analog input signal is differentially input.
【図６】本発明のさらに他の実施形態を示すものであ
り、ＤＣパスが設定された加算回路を示す回路図であ
る。FIG. 6 is a circuit diagram showing still another embodiment of the present invention and showing an addition circuit in which a DC path is set.
【図７】上記加算回路の一変形例を示すものであり、Ｍ
ＯＳトランジスタにより構成され、抵抗の代替として使
用される回路を示す回路図である。FIG. 7 shows a modification of the addition circuit,
FIG. 3 is a circuit diagram showing a circuit constituted by an OS transistor and used as a substitute for a resistor.
【図８】本発明の他の実施形態を示すものであり、残留
電荷を制御するためのスイッチを設けた加算回路を示す
回路図である。FIG. 8 illustrates another embodiment of the present invention, and is a circuit diagram illustrating an addition circuit provided with a switch for controlling residual charges.
【図９】本発明のまた別の実施形態を示すものであり、
相関出力として、常に正の差動信号を出力できるマッチ
トフィルタを示すブロック図である。FIG. 9 illustrates yet another embodiment of the present invention;
It is a block diagram showing a matched filter which can always output a positive differential signal as a correlation output.
【図１０】上記マッチトフィルタにおいて、ピーク位置
検出回路の構成例を示すブロック図である。FIG. 10 is a block diagram showing a configuration example of a peak position detection circuit in the matched filter.
【図１１】本発明のさらに他の実施形態を示すものであ
り、相関パワー出力を算出するマッチトフィルタの要部
構成を示すブロック図である。FIG. 11 shows still another embodiment of the present invention, and is a block diagram illustrating a main configuration of a matched filter that calculates a correlation power output.
【図１２】従来例を示すものであり、マッチトフィルタ
の要部構成を示すブロック図である。FIG. 12 shows a conventional example, and is a block diagram illustrating a main configuration of a matched filter.
１・１ａ・１ｂ・１Ｉ・１Ｑ マッチトフィルタ ２・２ａ サンプルホールド部 ３・３ａ 選択部 ４・４ａ・４ｂ 加算回路 ５ 絶対値演算回路（絶対値
演算部） ７Ｉ・７Ｑ 乗算回路（乗算器） ８ 加算回路（全差動加算回
路） １１ ４位相偏移変調信号復
調用マッチトフィルタ Ｒｆ+ ・Ｒｆ- 抵抗 Ｃｆ+ ・Ｃｆ- 帰還キャパシタ ＳＷ+ ・ＳＷ- スイッチ Ｐ１・Ｐ２・Ｎ１・Ｎ２ ＭＯＳトランジスタ1.1a 1b 1I 1Q Matched filter 2.2a Sample hold section 3.3a Selection section 4.4a 4b Adder circuit 5 Absolute value operation circuit (absolute value operation section) 7I / 7Q multiplier circuit (multiplier) Reference Signs List 8 adder circuit (fully differential adder circuit) 11 4 matched filter for demodulating phase shift keying signal Rf + .Rf - resistor Cf + .Cf - feedback capacitor SW + .SW - switch P1, P2, N1, N2 MOS transistor
Claims (7)
列と、入力されるアナログ信号との相関演算を、入力ク
ロック毎に行うマッチトフィルタであって、 上記入力クロックの周期でサンプリングされるアナログ
信号のサンプル値のうち、少なくとも、上記相関フィル
タ係数系列の系列長個のサンプル値を出力するサンプル
ホールド部と、 容量結合型で、差動入力差動出力の加算回路と、 上記相関フィルタ係数系列のうちの上記各サンプル値に
対応する係数の値に基づいて、上記サンプルホールド部
の各出力を、上記加算回路の差動入力のどちらに入力す
るかを切り換える選択部とを備えていることを特徴とす
るマッチトフィルタ。1. A matched filter for performing a correlation operation between a predetermined binary correlation filter coefficient sequence and an input analog signal for each input clock, and is sampled at a cycle of the input clock. A sample-and-hold unit that outputs at least a sequence-length sample value of the correlation filter coefficient sequence among the sample values of the analog signal; a capacitively coupled addition circuit of differential input and differential output; and the correlation filter coefficient A selector for switching which of the outputs of the sample and hold unit is input to which of the differential inputs of the adder circuit based on the value of the coefficient corresponding to each of the sample values of the series. A matched filter characterized by the following.
列と、差動信号として入力されるアナログ信号との相関
演算を、入力クロック毎に行うマッチトフィルタであっ
て、 上記入力クロックの周期でサンプリングされるアナログ
信号のサンプル値のうち、少なくとも、上記相関フィル
タ係数系列の系列長個のサンプル値を差動信号として出
力するサンプルホールド部と、 容量結合型で、差動入力差動出力の加算回路と、 上記相関フィルタ係数系列のうちの上記各サンプル値に
対応する係数の値に基づいて、上記サンプルホールド部
の各出力を上記加算回路へ差動入力する際の向きを切り
換える選択部とを備えていることを特徴とするマッチト
フィルタ。2. A matched filter for performing, for each input clock, a correlation operation between a predetermined binary correlation filter coefficient sequence and an analog signal input as a differential signal, wherein: A sample-and-hold unit that outputs, as a differential signal, at least sample values of the sequence length of the correlation filter coefficient sequence among the sample values of the analog signal sampled at An addition circuit, and a selection unit that switches a direction when each output of the sample hold unit is differentially input to the addition circuit based on a value of a coefficient corresponding to each of the sample values in the correlation filter coefficient series. A matched filter comprising:
に、抵抗が設けられていることを特徴とする請求項１ま
たは２記載のマッチトフィルタ。3. The matched filter according to claim 1, wherein the addition circuit includes a resistor in parallel with the feedback capacitor.
ブスレッシュ領域で動作するＭＯＳトランジスタが設け
られていることを特徴とする請求項３記載のマッチトフ
ィルタ。4. The matched filter according to claim 3, wherein a MOS transistor disposed between both terminals and operating in a sub-threshold region is provided as said resistor.
に、導通あるいは遮断するスイッチが設けられているこ
とを特徴とする請求項１または２記載のマッチトフィル
タ。5. The matched filter according to claim 1, wherein the addition circuit is provided with a switch for conducting or blocking in parallel with the feedback capacitor.
る絶対値演算部が、さらに設けられていることを特徴と
する請求項１、２、３、４または５記載のマッチトフィ
ルタ。6. A matched filter according to claim 1, further comprising an absolute value calculating section for calculating an absolute value of a differential output of said adder circuit. .
クトラム拡散信号を復調するための４位相偏移変調信号
復調用マッチトフィルタであって、 上記スペクトラム拡散信号の同相成分と直交成分とのそ
れぞれに対応して設けられた請求項１、２、３、４、５
または６記載のマッチトフィルタと、 上記両マッチトフィルタの差動出力を、それぞれ２乗す
る乗算器と、 上記両乗算器の出力を加算して、相関出力のパワーを算
出する全差動加算回路とを備えていることを特徴とする
４位相偏移変調信号復調用マッチトフィルタ。7. A matched filter for demodulating a four-phase shift keying signal for demodulating a spread-spectrum signal primary-modulated by four-phase shift keying, comprising: an in-phase component and a quadrature component of the spread-spectrum signal. Claims 1,2,3,4,5 provided corresponding to each of
Or a multiplier for squaring the differential outputs of the two matched filters, respectively; and a full differential addition for calculating the power of the correlation output by adding the outputs of the two multipliers. And a circuit for demodulating the four-phase shift keying signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10027636A JPH11234240A (en) | 1998-02-09 | 1998-02-09 | Matched filter and matched filter for four-phase transition modulated signal demodulation using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10027636A JPH11234240A (en) | 1998-02-09 | 1998-02-09 | Matched filter and matched filter for four-phase transition modulated signal demodulation using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234240A true JPH11234240A (en) | 1999-08-27 |
Family
ID=12226441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10027636A Pending JPH11234240A (en) | 1998-02-09 | 1998-02-09 | Matched filter and matched filter for four-phase transition modulated signal demodulation using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234240A (en) |
-
1998
- 1998-02-09 JP JP10027636A patent/JPH11234240A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8463225B2 (en) | Semiconductor integrated circuit and operation method of the same | |
| EP1700378B1 (en) | A switched capacitor circuit compensation apparatus and method | |
| US7667501B2 (en) | Correlated double sampling technique | |
| US7319425B2 (en) | Comparator-based switched capacitor circuit for scaled semiconductor fabrication processes | |
| US6573785B1 (en) | Method, apparatus, and system for common mode feedback circuit using switched capacitors | |
| US7979047B2 (en) | Sampling filter | |
| JPH10229378A (en) | Matched filter | |
| US8373502B1 (en) | Gm-C filter tuning circuit based on relaxation oscillator | |
| US11237065B2 (en) | High dynamic range temperature sensor | |
| JP3328593B2 (en) | Matched filter and signal receiving device | |
| US7239183B2 (en) | Active current mode sampling circuit | |
| US6642751B1 (en) | Configurable track-and-hold circuit | |
| US6686861B1 (en) | Slice circuit capable of accurate conversion of an analog signal to a digital signal | |
| US10727797B2 (en) | Amplitude control with signal swapping | |
| JPH11234240A (en) | Matched filter and matched filter for four-phase transition modulated signal demodulation using the same | |
| US6563373B1 (en) | Filter circuit utilizing a plurality of sampling and holding circuits | |
| US6121829A (en) | Frequency demodulator | |
| Vittoz | Micropower switched-capacitor oscillator | |
| JP3761720B2 (en) | Matched filter | |
| JP2001196871A (en) | Switched capacitor amplifier | |
| Hahm et al. | Analog vs. Digital: A comparison of circuit implementations for low-power matched filters | |
| Waltari et al. | An 8-bit low-voltage pipelined ADC utilizing switched-opamp technique | |
| Wang et al. | A novel online adaptive DC offset correcting circuit | |
| Yoshioka et al. | Miller capacitor with wide input range and its application to PLL loop filter | |
| Wang et al. | An auto-calibrating I/Q mismatch scheme for high image rejection GPS RF receiver |