JPH11234171A - Synchronization acquisition device - Google Patents
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- JPH11234171A JPH11234171A JP10035867A JP3586798A JPH11234171A JP H11234171 A JPH11234171 A JP H11234171A JP 10035867 A JP10035867 A JP 10035867A JP 3586798 A JP3586798 A JP 3586798A JP H11234171 A JPH11234171 A JP H11234171A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はスペクトラム拡散
通信の受信機に用いる、疑似雑音符号の同期捕捉装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pseudo noise code synchronization acquisition device used for a spread spectrum communication receiver.
【０００２】[0002]
【従来の技術】送信側で送られたスペクトラム拡散通信
の疑似雑音符号の同期捕捉装置例として、本件出願者が
先に出願した特願平９−１９２３８号を挙げ、これを図
６に示し、図７の信号波形とともに説明する。2. Description of the Related Art Japanese Patent Application No. 9-19238 filed earlier by the present applicant as an example of a device for synchronizing a pseudo-noise code of spread-spectrum communication transmitted on the transmission side is shown in FIG. This will be described together with the signal waveforms of FIG.
【０００３】図６において、入力端子１０には受信した
第１の疑似雑音符号を入力する。この第１の疑似雑音符
号と疑似雑音符号発生器２０から出力される第２の疑似
雑音符号とを乗算器３０にて乗算し、積分器４０にて積
分して両疑似雑音符号の相関を出力する。電圧比較器５
４にて前記相関と任意の基準電圧を比較してHighまたは
Low の電圧を出力し、スイッチ５３を制御する。In FIG. 1, a received first pseudo noise code is input to an input terminal 10. The first pseudo-noise code and the second pseudo-noise code output from the pseudo-noise code generator 20 are multiplied by a multiplier 30 and integrated by an integrator 40 to output the correlation between the two pseudo-noise codes. I do. Voltage comparator 5
At step 4, the correlation is compared with an arbitrary reference voltage.
It outputs a low voltage to control the switch 53.
【０００４】スイッチ５３が５３ａ側のとき第２の疑似
雑音符号が、図７の（ｄ）であったとすれば、スイッチ
５３が５３ｂ側のときの第２の疑似雑音符号は（ｄ’）
のように１符号につき１チップ追加された符号となる。
なお１チップを追加するための方法は、図６では疑似雑
音符号発生器２０を駆動するクロック信号を１クロック
期間マスクすることにより実現している。If the second pseudo noise code when the switch 53 is on the 53a side is (d) in FIG. 7, the second pseudo noise code when the switch 53 is on the 53b side is (d ')
The code is obtained by adding one chip for each code.
In FIG. 6, a method for adding one chip is realized by masking a clock signal for driving the pseudo-noise code generator 20 for one clock period.
【０００５】電源投入時は受信機が同期追跡可能な状態
でなく、この時スイッチ５３が５３ｂ側に倒れていたと
する。すると疑似雑音符号発生器２０から出力される第
２の疑似雑音符号は（ｄ’）のようになり、１符号につ
き１チップ分遅延していく。これによってたとえ受信し
た第１と第２の疑似雑音符号との間に周波数差がない場
合でも、同期捕捉が可能となる。It is assumed that when the power is turned on, the receiver is not in a state capable of synchronous tracking, and at this time, the switch 53 has fallen to the 53b side. Then, the second pseudo-noise code output from the pseudo-noise code generator 20 is as shown in (d '), and one code is delayed by one chip. This enables synchronous acquisition even if there is no frequency difference between the received first and second pseudo-noise codes.
【０００６】この同期捕捉によって第２の疑似雑音符号
の位相を、図６には記載していないＤＬＬ（ディレイロ
ックドループ）等の同期追跡装置にて受信した第１の疑
似雑音符号に同期追跡させることが可能な範囲まで追い
込む。同期追跡可能な範囲に入るとスイッチ５３が５３
ａ側に倒れ、同期捕捉が完了して同期追跡に入る。By this synchronization acquisition, the phase of the second pseudo noise code is synchronously tracked with the first pseudo noise code received by a synchronization tracking device such as a DLL (delay locked loop) not shown in FIG. To the extent possible. The switch 53 is set to 53
It falls to the side a, and synchronization acquisition is completed, and synchronization tracking starts.
【０００７】ここで図８を用い、図６についてもう少し
詳しく説明する。なお説明では同期追跡以降の動作につ
いては省略する。また説明の都合上、電圧比較器５４の
出力がHighでスイッチ５３が５３ａ側に、Low で５３ｂ
側に切り換わるものとする。FIG. 6 will be described in more detail with reference to FIG. In the description, the operation after the synchronization tracking is omitted. For convenience of explanation, the output of the voltage comparator 54 is High, the switch 53 is on the 53a side, and
Side.
【０００８】図８（Ｌ）は同期捕捉を行わない場合の積
分器４０から出力される相関である。図中、相関のピー
クが出現する周期Ｔは次式で表される。FIG. 8 (L) shows a correlation output from the integrator 40 when synchronization acquisition is not performed. In the figure, a period T at which a correlation peak appears is expressed by the following equation.
【０００９】Ｔ＝（符号長）／ｆｄ ただし、ｆｄは第１と第２の疑似雑音符号との周波数差
を表す。上式から明らかなように、第１の疑似雑音符号
と第２の疑似雑音符号の周波数差が小さいほど、同期追
跡可能な範囲に追い込むのに時間がかかることになる。
仮に第１と第２の疑似雑音符号の周波数がほとんど同じ
であったとすると、理論上は同期追跡動作に入るまでに
無限に近い時間を要することになる。T = (code length) / fd where fd represents a frequency difference between the first and second pseudo noise codes. As is apparent from the above equation, the smaller the frequency difference between the first pseudo-noise code and the second pseudo-noise code, the longer it takes to drive into the synchronous tracking range.
Assuming that the frequencies of the first and second pseudo-noise codes are almost the same, theoretically, it takes almost infinite time to start the synchronous tracking operation.
【００１０】次に同期捕捉を行う場合、疑似雑音符号発
生器２０からａ個の符号につき１チップ追加した疑似雑
音符号を発生させたとすると、積分器４０の出力は図８
（Ｌ）中、点線にて示した範囲の相関のみが現れ、図８
（Ｌ´）のようになる。なお図８（Ｌ）中、Δは１チッ
プ追加による時間ずれである。電圧比較器５４にて前記
相関と任意の基準電圧を比較し、図８（Ｍ´）のように
HighまたはLow を出力する。ここで電圧比較器５４がHi
ghを出力するおよその間隔Ｔ´は次式にて表される。Next, when performing synchronization acquisition, assuming that the pseudo noise code generator 20 generates a pseudo noise code obtained by adding one chip per a code, the output of the integrator 40 is as shown in FIG.
(L), only the correlation in the range shown by the dotted line appears, and FIG.
(L '). In FIG. 8 (L), Δ is a time lag due to the addition of one chip. The voltage comparator 54 compares the correlation with an arbitrary reference voltage, and as shown in FIG.
Outputs High or Low. Here, the voltage comparator 54 is Hi
The approximate interval T ′ for outputting gh is expressed by the following equation.
【００１１】 Ｔ´＝｛ａ（符号長）＋１｝×（符号長）／ｆ ただし、ここでは、第１と第２の疑似雑音符号の周波数
が、ともにｆであったとする。T ′ = {a (code length) +1} × (code length) / f Here, it is assumed that the frequencies of the first and second pseudo noise codes are both f.
【００１２】つまり、前述した実施例のような手法を用
いれば、たとえ第１の疑似雑音符号と第２の疑似雑音符
号との間に周波数差がない場合でも、Ｔ' 時間内には同
期追跡に追い込むことができる。That is, if the method as in the above-described embodiment is used, even if there is no frequency difference between the first pseudo-noise code and the second pseudo-noise code, the synchronous tracking is performed within the time T '. Can be driven into.
【００１３】しかしながら、図８（Ｌ´）に示した相関
は、第１と第２の疑似雑音符号との周波数差や、第２の
疑似雑音符号への１チップ追加の周期などによって、そ
のピーク値が様々に変動する。例えば、図９（Ｌ）の点
線にて示した範囲で相関を得たとすると図９（Ｌ´）の
ようになり、基準電圧と比較しても図９（Ｍ´）のよう
に相関のピークでありながらHighが出力されない場合が
あり、この場合は期待したＴ' 時間内には同期追跡動作
に追い込むことができないことになる。However, the correlation shown in FIG. 8 (L ') has its peak due to the frequency difference between the first and second pseudo-noise codes and the cycle of adding one chip to the second pseudo-noise code. Values fluctuate in various ways. For example, if the correlation is obtained in the range shown by the dotted line in FIG. 9 (L), the result is as shown in FIG. 9 (L ′), and the peak of the correlation as shown in FIG. However, in some cases, High is not output, and in this case, the synchronization tracking operation cannot be performed within the expected T 'time.
【００１４】[0014]
【発明が解決しようとする課題】上記した先行するスペ
クトラム拡散通信の疑似雑音符号の同期捕捉装置例で
は、送信されてくる第１の疑似雑音符号と受信機側の第
２の疑似雑音符号の周波数差や、第２の疑似雑音符号へ
の１チップ追加の周期などによって、そのピーク値が変
動するため、期待したＴ' 時間内には同期追跡動作に追
い込むことができなくなる場合がある。In the above-mentioned prior art example of the apparatus for acquiring a pseudo-noise code for spread-spectrum communication, the frequency of the first pseudo-noise code transmitted and the frequency of the second pseudo-noise code on the receiver side are described. The peak value fluctuates due to the difference, the cycle of adding one chip to the second pseudo-noise code, or the like, so that it may not be possible to drive into the synchronous tracking operation within the expected T 'time.
【００１５】この発明の目的は、期待した時間内に確実
に同期追跡動作に追い込むことを可能な同期捕捉装置を
提供する。[0015] It is an object of the present invention to provide a synchronization acquisition device capable of reliably performing a synchronization tracking operation within an expected time.
【００１６】[0016]
【課題を解決するための手段】上記した課題を解決する
ためにこの発明では、相手から受信側に送信された第１
の疑似雑音符号と、前記第１の疑似雑音符号の系列に対
して任意のタイミングにより、１チップを追加した系列
の第２の疑似雑音符号を発生させる第２の疑似雑音符号
発生手段と、前記第１および第２の疑似雑音符号の相関
を得る第１の手段と、前記第２の疑似雑音符号とは１／
２チップ分位相が異なり、前記第２の疑似雑音符号の１
チップを追加する中間のタイミングにより１チップ追加
した系列の第３の疑似雑音符号を発生させる第３の疑似
雑音符号発生手段と、前記第１および第３の疑似雑音符
号の相関を得る第２の手段と、前記第１および第２の手
段のそれぞれの相関を合成する合成手段と、前記合成手
段より得られる出力と基準電圧との比較出力を得る比較
手段と、前記比較出力に基づき、前記第２および第３の
疑似雑音符号に対し、１チップ追加するかどうかを制御
する制御手段とからなることを特徴とする。According to the present invention, in order to solve the above-mentioned problems, the first device transmitted from the other party to the receiving side is provided.
And a second pseudo-noise code generating means for generating a second pseudo-noise code of a sequence to which one chip is added at an arbitrary timing with respect to the sequence of the first pseudo-noise code; The first means for obtaining the correlation between the first and second pseudo-noise codes and the second pseudo-noise code are 1 /
The phases differ by two chips, and one of the second pseudo noise codes
A third pseudo-noise code generating means for generating a third pseudo-noise code of a sequence added by one chip at an intermediate timing of adding a chip; and a second obtaining a correlation between the first and third pseudo-noise codes. Means, combining means for combining respective correlations of the first and second means, comparing means for obtaining a comparison output between an output obtained from the combining means and a reference voltage, and Control means for controlling whether to add one chip to the second and third pseudo-noise codes.
【００１７】上記した手段により、第１および第２の手
段の相関のピーク値が変動しても、これらの相関を合成
することによって、ピーク値が一定となり、期待した時
間内に確実に同期追跡動作に追い込むことができる。According to the above-mentioned means, even if the peak value of the correlation of the first and second means fluctuates, by synthesizing these correlations, the peak value becomes constant and the synchronous tracking can be reliably performed within the expected time. You can get into action.
【００１８】[0018]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１〜図３
を用いて、この発明の第１の実施の形態について説明す
る。図１において、１は送られてくる第１の疑似雑音符
号を入力する入力端子、２は第２の疑似雑音符号発生
器、３は第３の疑似雑音符号発生器、４および５は乗算
器、６および７は積分器、８は加算器、９は電圧比較
器、１０は制御手段である。１１は同期追跡を行うＤＬ
Ｌ（ディレイ・ロックド・ループ）内の遅延器を示し、
第２の疑似雑音符号を入力し、１／２チップづつ位相の
異なる疑似雑音符号ＰＮｅ，ＰＮｐ，ＰＮｌをそれぞれ
出力するものである。ここでは、ＤＬＬ内の他の構成要
素については省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. 1 to 3
The first embodiment of the present invention will be described with reference to FIG. In FIG. 1, 1 is an input terminal for inputting a first pseudo noise code to be sent, 2 is a second pseudo noise code generator, 3 is a third pseudo noise code generator, and 4 and 5 are multipliers. , 6 and 7 are integrators, 8 is an adder, 9 is a voltage comparator, and 10 is control means. 11 is DL for synchronous tracking
L indicates a delay locked loop (delay locked loop),
The second pseudo-noise code is input, and pseudo-noise codes PNe, PNp, and PNl whose phases differ by 1/2 chip are output. Here, other components in the DLL are omitted.
【００１９】入力端子１より受信された第１の疑似雑音
符号を、乗算器４および５にてそれぞれ第２および第３
の疑似雑音符号と乗算する。乗算器４および５の乗算結
果を積分器６および７により積分し、それぞれ相関を得
る。加算器８にてそれぞれの相関を加算し、加算結果を
電圧比較器９にて基準電圧Ｖｒと比較し、加算結果が基
準電圧Ｖｒより大きい場合はHighを、小さい場合はLow
の電圧を出力する。制御手段１０は電圧比較器９の出力
がHighのときは、図２のＡの疑似雑音符号を出力し、Lo
w のときはそれぞれ図２のＡ´および図２のＢ´の疑似
雑音符号を出力するように、疑似雑音符号発生器２，３
をそれぞれ制御する。The first pseudo noise code received from the input terminal 1 is divided into second and third signals by multipliers 4 and 5, respectively.
Multiply by the pseudo-noise code of The multiplication results of the multipliers 4 and 5 are integrated by the integrators 6 and 7, respectively, to obtain correlations. The respective correlations are added by an adder 8, and the addition result is compared with a reference voltage Vr by a voltage comparator 9. High is set when the addition result is larger than the reference voltage Vr, and Low when the addition result is smaller.
Output voltage. When the output of the voltage comparator 9 is High, the control means 10 outputs the pseudo noise code of FIG.
In the case of w, the pseudo-noise code generators 2 and 3 output the pseudo-noise codes of A ′ in FIG. 2 and B ′ in FIG.
Are respectively controlled.
【００２０】ここで、疑似雑音符号Ａ´は、疑似雑音符
号Ａの系列に対し、図中の矢印のタイミングにて１チッ
プを追加した系列となる。疑似雑音符号Ｂ´は、疑似雑
音符号Ａ´とは１／２チップ分位相が異なり、疑似雑音
符号Ａ´において１チップを追加する中間のタイミング
にて１チップを追加した系列となる。これら１チップの
追加は、疑似雑音符号発生器２および３を駆動するクロ
ック信号を、それぞれ１クロック期間停止あるいはマス
クする等して実現できる。Here, the pseudo-noise code A 'is a sequence obtained by adding one chip to the sequence of the pseudo-noise code A at the timing indicated by the arrow in the figure. The pseudo-noise code B 'has a phase different from that of the pseudo-noise code A' by 1/2 chip, and is a sequence in which one chip is added at an intermediate timing of adding one chip in the pseudo-noise code A '. The addition of these one chip can be realized by stopping or masking the clock signals for driving the pseudo-noise code generators 2 and 3 for one clock period, respectively.
【００２１】電源投入時に同期追跡可能な状態でなかっ
たとすると、乗算器４および５の乗算結果からは大きな
相関が得られないため電圧比較器９の出力はLow とな
り、疑似雑音符号発生器２および３は、それぞれＡ´お
よびＢ´の疑似雑音符号を出力する。乗算器４では受信
された受信疑似雑音符号と疑似雑音符号Ａ´を乗算し、
このとき積分器６の出力は図３のＣ中のｃに示した範囲
の相関のみが現れ、図３のＣ´に示すようになる。ま
た、乗算器５では受信疑似雑音符号と疑似雑音符号Ｂ´
を乗算する。このとき積分器７の出力は、図３のＣ中の
ｄにて示した範囲の相関のみが現れ、図３のＤ´のよう
になる。図３のＣ´とＤ´を加算器８にて加算してＥ´
を得、これを電圧比較器９にて任意の基準電圧と比較す
る。If the synchronous tracking is not possible when the power is turned on, a large correlation cannot be obtained from the multiplication results of the multipliers 4 and 5, so that the output of the voltage comparator 9 becomes low, and the pseudo noise code generator 2 and 3 outputs pseudo noise codes of A 'and B', respectively. The multiplier 4 multiplies the received pseudo noise code by the received pseudo noise code A ′,
At this time, the output of the integrator 6 shows only the correlation in the range shown by c in FIG. 3C, and becomes as shown by C 'in FIG. The multiplier 5 receives the pseudo-noise code and the pseudo-noise code B ′.
Multiply by At this time, the output of the integrator 7 shows only the correlation in the range indicated by d in FIG. 3C, and becomes like D ′ in FIG. E ′ is obtained by adding C ′ and D ′ in FIG.
Which is compared with an arbitrary reference voltage by the voltage comparator 9.
【００２２】このようにすることで、たとえ相関のピー
ク値が様々に変動しても、加算器８の出力ではピーク値
は一定となり、電圧比較器９にて確実にHighを出力する
ことができる。By doing so, even if the peak value of the correlation fluctuates variously, the peak value is constant at the output of the adder 8 and the voltage comparator 9 can reliably output High. .
【００２３】そして、受信疑似雑音符号と疑似雑音符号
Ａ´およびＢ´の位相差がＤＬＬにて同期追跡可能な範
囲に入ると、電圧比較器９の出力はHighとなり疑似雑音
符号発生器２，３は、それぞれ疑似雑音符号Ａを出力す
る。このとき同期捕捉は完了し、遅延器１１の出力ＰＮ
ｅ，ＰＮｐ，ＰＮｌを用いて同期追跡を行う。When the phase difference between the received pseudo-noise code and the pseudo-noise codes A 'and B' falls within the range that can be synchronously tracked by the DLL, the output of the voltage comparator 9 becomes High and the pseudo-noise code generators 2, 3 outputs the pseudo noise code A. At this time, synchronization acquisition is completed, and the output PN of the delay unit 11 is output.
Synchronization tracking is performed using e, PNp, and PNl.
【００２４】このように、たとえ相関のピーク値が変動
したとしても、電圧比較器９の比較出力に基づいて確実
にHighにすることができるので、期待した時間内に同期
追跡動作に追い込むことができる。As described above, even if the peak value of the correlation fluctuates, it can be reliably set to High based on the comparison output of the voltage comparator 9, so that the synchronous tracking operation can be performed within the expected time. it can.
【００２５】次の図４、図５の回路構成図を用いて、こ
の発明の第２の実施の形態について説明する。なお、図
４において図１と同一の構成要素には同一符号を付して
説明する。A second embodiment of the present invention will be described with reference to the following circuit configuration diagrams of FIGS. In FIG. 4, the same components as those in FIG.
【００２６】すなわち、１は第１の疑似雑音符号が入力
される入力端子、２は第２の疑似雑音符号発生器、４お
よび５は乗算器、６および７は積分器、８は加算器、９
は電圧比較器、１０は制御手段、１１はＤＬＬ内の遅延
器、１２は遅延器、１３は制御信号の入力端子、１４は
制御信号にて制御されるスイッチ、１５は電圧比較器９
の出力にて制御されるスイッチである。That is, 1 is an input terminal to which a first pseudo-noise code is input, 2 is a second pseudo-noise code generator, 4 and 5 are multipliers, 6 and 7 are integrators, 8 is an adder, 9
Is a voltage comparator, 10 is a control means, 11 is a delay unit in a DLL, 12 is a delay unit, 13 is a control signal input terminal, 14 is a switch controlled by a control signal, and 15 is a voltage comparator 9
Is a switch controlled by the output of.
【００２７】電源投入時は同期追跡可能な状態でなかっ
たとすると、乗算器４および５の乗算結果からは大きな
相関が得られないため電圧比較器９の出力はLow とな
り、疑似雑音符号発生器２は、図２のＡ´に示す疑似雑
音符号を出力する。遅延器１２では、この疑似雑音符号
Ａ´を入力し、１／２チップ分づつ位相の異なる、図５
のＧ´，Ｈ´，Ｉ´にそれぞれ示す疑似雑音符号を出力
する。このうち、疑似雑音符号Ｈ´，Ｉ´をスイッチ１
４に入力する。このスイッチ１４は、入力端子１３に与
えられた図５のＪ´に示す制御信号により制御する。制
御信号Ｊ´がHighのときは疑似雑音符号Ｈ´、Low のと
きは疑似雑音符号Ｉ´を選択し、図５に示す疑似雑音符
号Ｋ´を出力する。なお、制御信号Ｊ´は、図５の疑似
雑音符号Ｇ´に示した矢印から明らかなように、疑似雑
音符号発生器２が発生された疑似雑音符号に１チップを
追加するためのタイミング信号から容易に生成できる。
スイッチ１５では疑似雑音符号Ｋ´とＧ´を入力し、電
圧比較器９の出力がLow の場合は疑似雑音符号Ｋ´を、
Highの場合は疑似雑音符号Ｇ´を出力する。ただし、Hi
ghの場合のＧ´は１チップ追加しない疑似雑音符号であ
る。ここでは電圧比較器９の出力はLow であるので、疑
似雑音符号Ｋ´を出力することになる。そして疑似雑音
符号Ｇ´およびＫ´を、それぞれ乗算器４および５に入
力し、受信した疑似雑音符号と乗算する。If the synchronous tracking is not possible when the power is turned on, a large correlation cannot be obtained from the multiplication results of the multipliers 4 and 5, so that the output of the voltage comparator 9 becomes low, and the pseudo noise code generator 2 Outputs a pseudo-noise code indicated by A 'in FIG. The delay unit 12 receives the pseudo-noise code A 'and receives a signal having a different phase every 1/2 chip.
, G ', H', and I '. Among them, the pseudo noise codes H ′ and I ′ are switched 1
Enter 4 This switch 14 is controlled by a control signal indicated by J ′ in FIG. When the control signal J 'is high, the pseudo-noise code H' is selected, and when the control signal J 'is low, the pseudo-noise code I' is selected, and the pseudo-noise code K 'shown in FIG. 5 is output. The control signal J 'is derived from the timing signal for adding one chip to the pseudo noise code generated by the pseudo noise code generator 2, as is apparent from the arrow indicated by the pseudo noise code G' in FIG. Can be easily generated.
The switch 15 receives the pseudo-noise codes K ′ and G ′, and outputs the pseudo-noise code K ′ when the output of the voltage comparator 9 is Low.
In the case of High, a pseudo noise code G 'is output. However, Hi
G 'in the case of gh is a pseudo-noise code without adding one chip. Here, since the output of the voltage comparator 9 is Low, the pseudo noise code K 'is output. Then, the pseudo noise codes G 'and K' are input to multipliers 4 and 5, respectively, and multiplied by the received pseudo noise code.
【００２８】この実施の形態では、素子規模の大きい１
つの疑似雑音符号発生器を他に遅延器とスイッチを組み
合わせることで、第１の実施の形態と同様の作用を得る
ための２つの異なる疑似雑音符号を発生させることがで
きる。In this embodiment, a large element scale 1
By combining one pseudo-noise code generator with a delay unit and a switch, two different pseudo-noise codes for obtaining the same operation as in the first embodiment can be generated.
【００２９】この発明は上記した実施の形態に限定され
るものではない。たとえば、図４の実施の形態では遅延
器１１の出力ＰＮｅ，ＰＮｐ，ＰＮｌと遅延器１２の出
力Ｈ´，Ｇ´，Ｉ´と同一の信号であることから、出力
ＰＮｅ，ＰＮｐ，ＰＮｌをそれぞれ出力Ｈ´，Ｇ´，Ｉ
´として用いることができる。この場合、遅延器１２を
削除することができる。The present invention is not limited to the above embodiment. For example, in the embodiment of FIG. 4, since the outputs PNe, PNp, PNl of the delay unit 11 and the outputs H ', G', I 'of the delay unit 12 are the same, the outputs PNe, PNp, PNl are respectively Output H ', G', I
'Can be used. In this case, the delay unit 12 can be omitted.
【００３０】[0030]
【発明の効果】以上説明したように、この発明の同期捕
捉装置によれば、相関のピーク値が変動しても、２つの
異なる相関を合成することでピーク値が一定になり、期
待した時間内に確実に同期追跡動作に追い込むことがで
きる。As described above, according to the synchronization acquisition apparatus of the present invention, even if the peak value of the correlation fluctuates, the peak value becomes constant by combining two different correlations, and the expected time is obtained. It is possible to reliably drive the synchronous tracking operation within.
【図１】この発明の第１の実施の形態について説明する
ための回路構成図。FIG. 1 is a circuit configuration diagram for explaining a first embodiment of the present invention.
【図２】図１の動作について説明するための説明図。FIG. 2 is an explanatory diagram for explaining the operation of FIG. 1;
【図３】図１の動作について説明するための説明図。FIG. 3 is an explanatory diagram for explaining the operation of FIG. 1;
【図４】この発明の第２の実施の形態について説明する
ための回路構成図。FIG. 4 is a circuit configuration diagram for explaining a second embodiment of the present invention.
【図５】図４の動作について説明するための説明図。FIG. 5 is an explanatory diagram for describing the operation in FIG. 4;
【図６】先行する技術について説明するための回路構成
図。FIG. 6 is a circuit configuration diagram for explaining a prior art.
【図７】図６の動作について説明するための説明図。FIG. 7 is an explanatory diagram for explaining the operation in FIG. 6;
【図８】図６の課題について説明するための説明図。FIG. 8 is an explanatory diagram for explaining the problem in FIG. 6;
【図９】図６の課題について説明するための説明図。FIG. 9 is an explanatory diagram for describing the problem in FIG. 6;
１，１３…入力端子、２…第２の疑似雑音符号発生器、
３…第３の疑似雑音符号発生器、４，５…乗算器、６，
７…積分器、８…加算器、９…電圧比較器、１０…制御
手段、１１，１２…遅延器、１４，１５…スイッチ、Ｖ
ｒ…基準電圧、ＤＬＬ…ディレイ・ロックド・ループ。1, 13 input terminals, 2 second pseudo noise code generator,
3 ... third pseudo-noise code generator, 4,5 ... multiplier, 6,
7 integrator, 8 adder, 9 voltage comparator, 10 control means, 11, 12 delay device, 14, 15 switch, V
r: Reference voltage, DLL: Delay locked loop.
Claims (5)
雑音符号と、 前記第１の疑似雑音符号の系列に対して任意のタイミン
グにより、１チップを追加した系列の第２の疑似雑音符
号を発生させる第２の疑似雑音符号発生手段と、 前記第１および第２の疑似雑音符号の相関を得る第１の
手段と、 前記第２の疑似雑音符号とは１／２チップ分位相が異な
り、前記第２の疑似雑音符号の１チップを追加する中間
のタイミングにより１チップ追加した系列の第３の疑似
雑音符号を発生させる第３の疑似雑音符号発生手段と、 前記第１および第３の疑似雑音符号の相関を得る第２の
手段と、 前記第１および第２の手段のそれぞれの相関を合成する
合成手段と、 前記合成手段より得られる出力と基準電圧との比較出力
を得る比較手段と、 前記比較出力に基づき、前記第２および第３の疑似雑音
符号に対し、１チップ追加するかどうかを制御する制御
手段とからなることを特徴とする同期捕捉装置。1. A first pseudo-noise code transmitted from a partner to a receiving side, and a second pseudo-noise of a sequence obtained by adding one chip to the sequence of the first pseudo-noise code at an arbitrary timing. A second pseudo-noise code generating means for generating a code, a first means for obtaining a correlation between the first and second pseudo-noise codes, and a phase corresponding to a half chip of the second pseudo-noise code. Differently, a third pseudo-noise code generating means for generating a third pseudo-noise code of a sequence added by one chip at an intermediate timing of adding one chip of the second pseudo-noise code; A second means for obtaining a correlation of the pseudo-noise code, a synthesizing means for synthesizing the respective correlations of the first and second means, and a comparison for obtaining a comparison output between an output obtained from the synthesizing means and a reference voltage. Means and said comparing The basis, the relative second and third pseudo-noise code, the synchronization acquisition apparatus characterized by comprising a control means for controlling whether or not to 1 chip added.
し、１チップ追加するかどうかの制御は、これらを発生
させる前記第２および第３の疑似雑音符号発生手段を駆
動するクロック信号を停止あるいはマスクしたものであ
ることを特徴とする請求項１に記載の同期捕捉装置。2. A control as to whether or not one chip is added to the second and third pseudo-noise codes includes a clock signal for driving the second and third pseudo-noise codes generating means for generating them. The synchronization acquisition device according to claim 1, wherein the synchronization acquisition device is stopped or masked.
手段は、 前記第１の疑似雑音符号の系列に対して任意のタイミン
グにより、１チップ追加した系列の疑似雑音符号を発生
させるとともに、該疑似雑音符号に基づいて１／２チッ
プずつ位相の異なるＡ〜Ｃの疑似雑音符号を発生させ、
前記Ａ，Ｃの疑似雑音符号を第１の制御信号により選択
出力し、該選択出力および前記Ｂの疑似雑音符号を第２
の制御信号により選択出力する構成であり、前記Ｂの疑
似雑音符号を前記第２の疑似雑音符号とし、前記第２の
制御信号による選択出力を前記第３の疑似雑音符号とし
てなることを特徴とする請求項１に記載の同期捕捉装
置。3. The second and third pseudo noise code generating means generates a pseudo noise code of a sequence obtained by adding one chip to the sequence of the first pseudo noise code at an arbitrary timing, Based on the pseudo-noise code, generate pseudo-noise codes of A to C having different phases by 1/2 chip,
The A and C pseudo noise codes are selectively output by a first control signal, and the selected output and the B pseudo noise code are output to a second control signal.
Wherein the pseudo-noise code of B is used as the second pseudo-noise code, and the output selected by the second control signal is used as the third pseudo-noise code. The synchronization acquisition device according to claim 1.
の疑似雑音符号を発生させるときの、１チップを追加す
るタイミング信号から生成してなることを特徴とする請
求項３に記載の同期捕捉装置。4. The first control signal is generated from a timing signal for adding one chip when generating a pseudo noise code of a sequence obtained by adding one chip to the sequence of the first pseudo noise code. The synchronization acquisition device according to claim 3, wherein:
クドループ内の遅延手段に供給される、前記第１の疑似
雑音符号の系列に１チップ追加した系列の疑似雑音符号
に基づいて生成してなることを特徴とする請求項３に記
載の同期捕捉装置。5. The pseudo-noise code of A to C is supplied to delay means in a delay-locked loop that is synchronized with the first pseudo-noise code, and one chip is added to the sequence of the first pseudo-noise code. 4. The synchronization acquisition device according to claim 3, wherein the synchronization acquisition device is generated based on a pseudo noise code of the added sequence.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10035867A JPH11234171A (en) | 1998-02-18 | 1998-02-18 | Synchronization acquisition device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10035867A JPH11234171A (en) | 1998-02-18 | 1998-02-18 | Synchronization acquisition device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234171A true JPH11234171A (en) | 1999-08-27 |
Family
ID=12453951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10035867A Withdrawn JPH11234171A (en) | 1998-02-18 | 1998-02-18 | Synchronization acquisition device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234171A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010081361A (en) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | Radio communication method and system, radio transmitter, and radio receiver |
| CN102917886A (en) * | 2010-03-11 | 2013-02-06 | 联邦印刷厂有限公司 | Security document and/or value document having a circuit |
-
1998
- 1998-02-18 JP JP10035867A patent/JPH11234171A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010081361A (en) * | 2008-09-26 | 2010-04-08 | Toshiba Corp | Radio communication method and system, radio transmitter, and radio receiver |
| CN102917886A (en) * | 2010-03-11 | 2013-02-06 | 联邦印刷厂有限公司 | Security document and/or value document having a circuit |
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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