JPH11234115A - Compensation method for circuit assembly, manufacture of electronic circuit and integrated circuit and integrated circuit for specified use - Google Patents
Compensation method for circuit assembly, manufacture of electronic circuit and integrated circuit and integrated circuit for specified useInfo
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- JPH11234115A JPH11234115A JP10308596A JP30859698A JPH11234115A JP H11234115 A JPH11234115 A JP H11234115A JP 10308596 A JP10308596 A JP 10308596A JP 30859698 A JP30859698 A JP 30859698A JP H11234115 A JPH11234115 A JP H11234115A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路（ＩＣ）
出力パッドを駆動するための方法及び装置に関するもの
であり、とりわけ、電磁妨害雑音（ＥＭＩ）低減とその
ための回路要素の補償に関するものである。The present invention relates to an integrated circuit (IC).
The present invention relates to a method and apparatus for driving an output pad, and more particularly to reducing electromagnetic interference (EMI) and compensating circuit elements therefor.
【０００２】[0002]
【従来の技術】電子集積回路には、外部電子回路要素が
電気的に接続される出力パッドが設けられている。出力
パッドは、論理信号「１」または「０」、すなわち、高
電圧またはゼロ電圧を送り出して、論理状態を表示す
る。外部回路要素のインピーダンスに抗するため、各パ
ッドには、一般に直列に接続された１対のＦＥＴトラン
ジスタの形態をなすドライバが設けられており、該一対
のトランジスタの相互接続点が出力パッドに接続され、
前記一対のトランジスタの相互接続点から遠いほうの接
点は、それぞれ、電力ラインとアースとに接続されてい
る。2. Description of the Related Art Electronic integrated circuits are provided with output pads to which external electronic circuit elements are electrically connected. The output pad sends out a logic signal "1" or "0", ie, a high or zero voltage, to indicate a logic state. To withstand the impedance of the external circuit elements, each pad is provided with a driver, generally in the form of a pair of FET transistors connected in series, the interconnection point of which is connected to the output pad. And
Contacts farther from the interconnection point of the pair of transistors are connected to a power line and a ground, respectively.
【０００３】ＩＣは、一般に、他の部品と共にプリント
回路アセンブリ（ＰＣＡ）上に取り付けられ、他の回路
アセンブリまたは装置は、ＰＣＡに接続することが可能
である。出力パッドは、ＰＣＡの金属トレースまたは他
の導体を介した伝送後、ＩＣから遠隔の負荷を駆動する
ことが必要になる場合がある。これらトレース上の高速
スイッチ信号の相互作用によって、望ましくないＥＭＩ
問題が生じ得る。高速回路動作にとって、高速スイッチ
ングは望ましくとも、このためにＥＭＩノイズが増大す
る。従って、回路の評価をおこなって、ＥＭＩが許容レ
ベルを超える場合、ＥＭＩフィルタ部品が設けられる。
しかし、出力パッドによって駆動されるラインにこれら
の部品を追加すると、ラインのインピーダンスが変化
し、その結果、ＩＣ上のドライバに対する要求が変わ
る。いくつかの用途では、ＩＣは、各出力パッド毎に、
意図する用途とそれを取り付けるPCAに整合するドライ
バ能力をあたえるため個別に設計される。これによっ
て、外部インピーダンスにの変化を取り込み、なおか
つ、過剰なＥＭＩを発生しない駆動能力が得られる。[0003] ICs are typically mounted on printed circuit assemblies (PCAs) with other components, and other circuit assemblies or devices can be connected to the PCA. The output pad may need to drive a load remote from the IC after transmission through the PCA's metal traces or other conductors. The interaction of the fast switch signals on these traces causes undesirable EMI
Problems can arise. For high speed circuit operation, high speed switching is desirable, but this increases EMI noise. Therefore, when the circuit is evaluated and the EMI exceeds an allowable level, an EMI filter component is provided.
However, adding these components to the line driven by the output pad changes the impedance of the line, which in turn changes the demands on the driver on the IC. In some applications, the IC may have, for each output pad,
Designed individually to give the driver the ability to match the intended use and the PCA to which it will be attached. As a result, it is possible to obtain a driving capability that captures a change in the external impedance and that does not generate excessive EMI.
【０００４】しかし、ＩＣを再設計する、すなわち、１
度は、ＥＭＩ解析用システム用にプロトタイプを設計
し、さらに、ＥＭＩ低減処置に適合するのに十分な駆動
能力を得る設計することは、実際上コストがかかり過ぎ
る。回路動作のコンピュータ・シミュレーションにより
ＥＭＩ特性を予測し満足にドライバの設計を行える場合
でも、ICチップが用いられる各製品または回路アセンブ
リ毎には、個別のICチップ設計が必要になる。However, redesigning the IC, ie, 1
On the other hand, designing a prototype for a system for EMI analysis and obtaining sufficient drive capability to accommodate EMI reduction procedures is actually too costly. Even if the EMI characteristics can be predicted by computer simulation of the circuit operation and the driver can be satisfactorily designed, an individual IC chip design is required for each product or circuit assembly using the IC chip.
【０００５】既存のＩＣは、出力パッド毎に２つのドラ
イバを備えているので、ＩＣ内におけるスイッチング・
ノイズが過剰になると、一方のドライバを非稼動にする
ことが可能である。こうしたシステムについては、Ａｎ
ｄｅｒｓｏｎに対する米国特許第５，０３９，８７８号
に開示がある。しかし、こうしたシステムは、チップ外
の部品によって発生するインピーダンス変動に適応せ
ず、ただ単に、アース・ラインの過剰なノイズに応答す
るだけである。[0005] Since existing ICs have two drivers for each output pad, switching ICs in the IC are not required.
If the noise becomes excessive, one of the drivers can be disabled. For such systems, An
No. 5,039,878 to Derson. However, such systems do not adapt to impedance variations caused by off-chip components and merely respond to excessive ground line noise.
【０００６】出力パッドに対する要求のうち、小さい負
荷を超高速で駆動する必要がますます増大するものと思
われる。これらの駆動速度には、最高クロック周波数ま
での、ＡＳＩＣの内部速度による駆動を含めることも可
能である。こうした高周波数を用いると、特定用途向け
集積回路（ＡＳＩＣ）のワイヤ・ボンド及びチップ・パ
ッケージのリードの直列インダクタンス、隣接するリー
ド間及びリードとアース間の並列キャパシタンス、及
び、隣接するワイヤとリード間の相互誘導結合を含む、
さまざまなＥＭＩ寄生パラメータを悪化させる。[0006] Of the demands on output pads, the need to drive small loads at ultra-high speeds is likely to increase. These driving speeds can include driving at the internal speed of the ASIC up to the highest clock frequency. With these high frequencies, application specific integrated circuit (ASIC) wire bond and chip package lead series inductance, parallel capacitance between adjacent leads and between lead and ground, and between adjacent wires and leads. Including mutual inductive coupling of
Exacerbates various EMI parasitic parameters.
【０００７】ＰＣＡでは、負荷に大きなリンギングを生
じさせる信号の反射が伝送ラインの影響で発生する。リ
ンギングによりアースの跳ね返り、供給ラインの跳ね返
り、及び、ＥＭＩが生じやすい。リンギングが過大にな
ると、入力の論理状態の単一遷移に対し負荷に複数デー
タ遷移を発生させ、エラーを生じる可能性がある。[0007] In the PCA, signal reflection causing large ringing in the load occurs due to the influence of the transmission line. Ringing tends to cause ground bounce, supply line bounce, and EMI. Excessive ringing can cause multiple data transitions in the load for a single transition of the input logic state, which can cause errors.
【０００８】リンギングは、部品の共振効果によって悪
化し、共振周波数が、データ転送帯域内にあれば、外付
け減衰用部品が必要になる。したがって、回路設計が複
雑化し、設計の遣り直しが必要になる。[0008] Ringing is exacerbated by the resonance effect of the components. If the resonance frequency is within the data transfer band, external attenuation components are required. Therefore, circuit design becomes complicated, and it becomes necessary to redo the design.
【０００９】既存の設計では、より大型のドライバを利
用して、エッジまたは遷移速度をより高速化し、リンギ
ングの減衰期間では信号の読み取りを遅延させ、リンギ
ングの問題を克服しようとする。しかし、データ転送速
度が増すにつれて、リンギングの減衰を可能にするデー
タ転送間の時間が不十分になる。Existing designs attempt to utilize larger drivers to provide faster edge or transition speeds, delay signal readings during ringing decay periods, and overcome ringing problems. However, as data rates increase, there is insufficient time between data transfers to allow for ringing attenuation.
【００１０】[0010]
【発明が解決しようとする課題】本発明の目的は、先行
技術の制限を克服するため、出力パッドにいくつかのド
ライバが接続されたＩＣを備える、回路アセンブリの較
正装置及び方法を提供することにある。さらに本発明の
別の目的は、先行技術の制限を克服するために、リンギ
ングまたはインピーダンスのような特定の電気特性を備
えた回路に用いられる特定用途向け集積回路を提供する
ことある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an apparatus and method for calibrating a circuit assembly comprising an IC having several drivers connected to an output pad to overcome the limitations of the prior art. It is in. It is yet another object of the present invention to provide an application specific integrated circuit for use in circuits with specific electrical properties such as ringing or impedance to overcome the limitations of the prior art.
【００１１】[0011]
【課題を解決するための手段】上記の目的を達成するた
め本発明による方法では、パッドを外部回路の出力ライ
ンに電気的に接続し、次に、ＩＣを動作させ、出力ライ
ンの電気特性を測定する。出力ラインの電気特性に基づ
いて、ある電気部品が出力ラインに接続され、この電気
部品が接続された出力ラインの電気特性に基づいて、ド
ライバが所定状態に設定される。すなわち、少なくとも
一つの出力パッド・ドライバを選んで稼動させ、上記電
気部品の補償するに十分な程度に出力パッドを駆動す
る。In order to achieve the above object, a method according to the present invention electrically connects a pad to an output line of an external circuit, and then operates an IC to change an electrical characteristic of the output line. Measure. An electric component is connected to the output line based on the electric characteristics of the output line, and the driver is set to a predetermined state based on the electric characteristics of the output line to which the electric component is connected. That is, at least one output pad driver is selected and activated, and the output pad is driven to an extent sufficient to compensate for the electrical component.
【００１２】また本発明による回路には、ゲートがプリ
ドライバ・トランジスタのドレインに接続された出力ト
ランジスタのドレインが接続された出力パッドが設けら
れている。出力トランジスタは、ゲート・ソース間キャ
パシタンス特性を有し、プリドライバ・トランジスタ
は、該特性に基づいて選ばれたしきい値を超える時定数
を与えるための抵抗を備えている。あるプリドライバ・
トランジスタは、上記時定数及びゲート・ソース間キャ
パシタンス特性に基づき選ばれた抵抗を備え、リンギン
グを回避するのに十分な低速度で出力トランジスタをス
イッチできる。Also, the circuit according to the present invention is provided with an output pad connected to the drain of the output transistor whose gate is connected to the drain of the pre-driver transistor. The output transistor has a gate-source capacitance characteristic, and the pre-driver transistor has a resistor for providing a time constant exceeding a threshold value selected based on the characteristic. A certain pre-driver
The transistor has a resistance selected based on the time constant and the gate-source capacitance characteristics, and can switch the output transistor at a low enough speed to avoid ringing.
【００１３】[0013]
【発明の実施の形態】図１には、集積回路（ＩＣ）チッ
プ１４を保持するチップ・キャリア１２が取り付けられ
た、プリント回路アセンブリ（ＰＣＡ）１０が示されて
いる。このチップには、チップの全機能を制御するため
に内部接続されたマイクロプロセッサ・コントローラ１
６が含まれている。出力パッド２０は、チップ１４から
デジタル信号を送出するための多数の出力パッドの１つ
を表している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a printed circuit assembly (PCA) 10 with a chip carrier 12 holding an integrated circuit (IC) chip 14 mounted thereon. This chip has a microprocessor controller 1 internally connected to control all functions of the chip.
6 are included. Output pad 20 represents one of a number of output pads for sending digital signals from chip 14.
【００１４】パッド・ドライバ回路２２は、出力パッド
２０に接続された出力ライン２４、電圧源Vddに接続さ
れた電圧ライン２６、及び、アースに接続されたアース
・ライン３０を備えている。図示のドライバ回路２２
は、４つのパッド・ドライバ対３２、３４、３６、３８
を備えている。各対はｐチャネルＦＥＴ（ｐ−ＦＥＴ）
とｎチャネルＦＥＴ（ｎ−ＦＥＴ）とを備え、ｐ−ＦＥ
Ｔのソースがｎ−ＦＥＴのドレインに接続され、ｐ−Ｆ
ＥＴのドレインが電圧ライン２６に接続され、ｎ−ＦＥ
Ｔのソースがアース３０に接続されている。パッド・ド
ライバ対３２には、ｐ−ＦＥＴ４０及びｎ−ＦＥＴ４２
が含まれている。ＦＥＴ４０は、電圧ライン２６に接続
された第１のライン４４、出力ライン２４に接続された
第２のライン４６、及び、ゲート・ライン５２を備えて
いる。ＦＥＴ４２は、出力ライン２４及びＦＥＴ４０の
第２のライン４６に接続された第１のライン５４、アー
ス・ライン３０に接続された第２のライン５６、及び、
ゲート・ライン６０を備えている。The pad driver circuit 22 has an output line 24 connected to the output pad 20, a voltage line 26 connected to the voltage source Vdd , and a ground line 30 connected to ground. The illustrated driver circuit 22
Are four pad driver pairs 32, 34, 36, 38
It has. Each pair is a p-channel FET (p-FET)
And an n-channel FET (n-FET), and a p-FE
The source of T is connected to the drain of the n-FET and p-F
The drain of ET is connected to voltage line 26 and n-FE
The source of T is connected to ground 30. The pad driver pair 32 includes a p-FET 40 and an n-FET 42
It is included. The FET 40 has a first line 44 connected to the voltage line 26, a second line 46 connected to the output line 24, and a gate line 52. FET 42 has a first line 54 connected to output line 24 and a second line 46 of FET 40, a second line 56 connected to ground line 30, and
A gate line 60 is provided.
【００１５】ＦＥＴ対３４には、ｐ−ＦＥＴ６４及びｎ
−ＦＥＴ６６が含まれ、ＦＥＴ対３６には、ＦＥＴ７０
及び７２が含まれ、ＦＥＴ対３８には、ＦＥＴ７４及び
７６が含まれている。ｐ−ＦＥＴ４０、６４、７０、及
び、７４は、全て、電圧ライン２６に接続され、ｎ−Ｆ
ＥＴ４２、６６、７２、及び、７６は、全て、上部アー
ス・ライン３０に接続されている。ｐ−ＦＥＴ４０、６
４、７０、及び、７４は、それぞれのゲート・ライン５
２、８０、８４を備えており、ｎ−ＦＥＴ４２、６６、
７２、及び、７６は、それぞれのゲート・ライン６０、
８６、９０、９２を備えている。The FET pair 34 includes a p-FET 64 and n
-FET 66 is included and FET pair 36 includes FET 70
And 72, and FET pair 38 includes FETs 74 and 76. The p-FETs 40, 64, 70 and 74 are all connected to the voltage line 26 and the n-F
The ETs 42, 66, 72, and 76 are all connected to the upper ground line 30. p-FETs 40 and 6
4, 70 and 74 are the respective gate lines 5
2, 80, 84, and n-FETs 42, 66,
72 and 76 are the respective gate lines 60,
86, 90 and 92 are provided.
【００１６】ｐ−ＦＥＴのゲート・ライン５２、８０、
８２、８４のそれぞれは、それぞれ、ＮＡＮＤゲート１
００、１０２、１０４、１０６の出力ラインに接続され
る。ｎ−ＦＥＴのゲート・ライン６０、８６、９０、９
２のそれぞれは、それぞれ、ＮＯＲゲート１１０、１１
２、１１４、１１６の出力ラインに接続される。ＮＡＮ
Ｄ及びＮＯＲゲートは、それぞれ、３つの入力、すなわ
ち、マイクロプロセッサ１６のＤＡＴＡライン（データ
・ライン）に接続された第１のデータ入力、マイクロプ
ロセッサの出力許可（ＯＥ）ラインに接続された第２の
許可ライン、及び、第３の制御ラインを備えている。プ
ロセッサとＮＯＲゲートの間のＯＥラインにおけるイン
バータ１２０によって、反転ＯＥ信号が生じるが、ＮＡ
ＮＤゲートは、もとのＯＥ信号を直接受信する。The p-FET gate lines 52, 80,
82 and 84 respectively correspond to NAND gate 1
00, 102, 104, 106 are connected to the output lines. n-FET gate lines 60, 86, 90, 9
2 are NOR gates 110 and 11 respectively.
2, 114, 116 are connected to the output lines. NAN
The D and NOR gates each have three inputs: a first data input connected to the DATA line (data line) of the microprocessor 16 and a second data input connected to the output enable (OE) line of the microprocessor. , And a third control line. Inverter 120 on the OE line between the processor and the NOR gate causes the OE signal to be inverted,
The ND gate receives the original OE signal directly.
【００１７】ＮＡＮＤゲートのそれぞれに、独立した制
御ラインが接続され、各ラインは、それぞれのＮＯＲゲ
ートに共用されている。許可ラインのインバータによっ
て、ｐ−ＦＥＴとｎ−ＦＥＴが同時に動作するのが阻止
されるので、制御ラインの共用によって、マイクロプロ
セッサとのインターフェイスの単純化が可能になる。プ
ロセッサ１６には、ＦＥＴ対の数より１つ少ない、３つ
の制御ライン出力１、２、及び、３が含まれている。制
御ライン１は、ＮＡＮＤゲート１０２とＮＯＲゲート１
１２に接続し、制御ライン２は、ＮＡＮＤゲート１０４
とＮＯＲゲート１１４に接続し、制御ライン３は、ＮＡ
ＮＤゲート１０６及びＮＯＲゲート１１６に接続する。
ゲート１００及び１１０は、それらの制御入力をデータ
・ラインに直接接続して配線されるので、データ・ライ
ンが高の場合、高の制御ビットを受信する。これによっ
て、これらのゲートは、常にオンになるという保証が得
られるが、他のゲートは、プロセッサの制御ビット出力
に基づいて選択的に利用することが可能である。Independent control lines are connected to each of the NAND gates, and each line is shared by each NOR gate. Sharing the control lines allows for a simplified interface with the microprocessor, because the enable line inverter prevents the p-FET and the n-FET from operating simultaneously. The processor 16 includes three control line outputs 1, 2, and 3, one less than the number of FET pairs. The control line 1 includes a NAND gate 102 and a NOR gate 1
12 and control line 2 is connected to NAND gate 104
And the NOR gate 114, and the control line 3
Connected to ND gate 106 and NOR gate 116.
Gates 100 and 110 are wired with their control inputs directly connected to the data lines, so that when the data lines are high, they receive a high control bit. This guarantees that these gates will always be on, while other gates are selectively available based on the control bit output of the processor.
【００１８】ＮＡＮＤゲートは、通常、３つの入力全て
が高の場合、低または「０」の出力を生じる（関連ｐ−
ＦＥＴが導通し、出力ラインをＶddまで引き上げる）働
きをし、入力の１つ以上が低の場合、高または「１」の
出力を生じる（ｐ−ＦＥＴの導通を阻止する）働きをす
る。ＮＯＲゲートは、通常、１つ以上の入力が高の場
合、低または「０」の出力を生じる（関連ｎ−ＦＥＴの
導通を阻止する）働きをし、全ての入力が低の場合、高
または「１」の出力を生じる（出力ラインをアース電位
まで引き下げる）働きをする。A NAND gate typically produces a low or "0" output when all three inputs are high (associated p-
The FET conducts and pulls the output line up to Vdd ) and, if one or more of the inputs is low, acts to produce a high or "1" output (prevents p-FET conduction). NOR gates typically function to produce a low or "0" output (blocking the associated n-FET) when one or more inputs are high, or a high or low output when all inputs are low. It functions to generate an output of "1" (pull the output line to the ground potential).
【００１９】従って、許可ラインＯＥが高で、データ・
ラインが高にスイッチする場合（デジタル信号の「リー
ディング・エッジ」が生じる場合のように）、高の制御
ライン（ゲート１００のデータ・ラインに後続する制御
ラインを含む）によって、その関連ＮＡＮＤゲートが
「０」を送り出し、いくつかのｐ−ＦＥＴが導通するこ
とになる。一方、許可ラインのインバータ１２０によっ
て、低「０」信号がＮＯＲゲートのそれぞれの許可ライ
ンに送られ、前記ＮＯＲゲートは、実際上、「０」によ
って稼動になり、「１」によって非稼動になる。従っ
て、単一許可ビットが、回路全体に同時に影響を及ぼす
ことになる。Therefore, when the permission line OE is high and the data
When a line switches high (such as when a "leading edge" of the digital signal occurs), the high control line (including the control line following the data line of gate 100) causes its associated NAND gate to Sends out a "0" and some p-FETs will conduct. On the other hand, a low "0" signal is sent to the respective enable lines of the NOR gates by the enable line inverter 120, and the NOR gates are effectively activated by "0" and deactivated by "1". . Thus, a single enable bit will affect the entire circuit at the same time.
【００２０】データ・ラインにおける「１」は、実際
上、ＮＡＮＤゲートを稼動にし、すなわち、動作させ、
ＮＯＲゲートを非稼動にするが、「０」は逆の働きをす
る。従って、データ・ライン回路論理によって、ｎ−Ｆ
ＥＴのどれかが稼動になると、どのｐ−ＦＥＴも使用が
禁止され、また、この逆にもなるので、チップ内におけ
る電圧ラインとアース・ライン間の許し難い短絡接続が
回避される。A "1" on the data line effectively activates, ie, activates, the NAND gate.
Deactivate the NOR gate, but "0" works in reverse. Therefore, by the data line circuit logic, n-F
When any of the ETs is activated, the use of any p-FETs is prohibited and vice versa, thus avoiding unacceptable short circuit connections between the voltage and ground lines in the chip.
【００２１】ＮＯＲゲートに対する制御ラインのそれぞ
れにおいて、インバータ１２２は、高の制御ビットを受
け取ると、ゲートの起動に必要な低レベルに反転し、逆
に、マイクロプロセッサが低の制御ビットを出力する
と、選択されたゲートを非稼動にする。In each of the control lines for the NOR gate, when the inverter 122 receives the high control bit, it inverts to the low level required to activate the gate, and conversely, when the microprocessor outputs the low control bit, Deactivate the selected gate.
【００２２】望ましい実施例の場合、ＦＥＴトランジス
タは、サイズが２の倍数で増減し、広範囲にわたる選択
可能な合計有効サイズが広い範囲で選択できる。第１の
ｐ−ＦＥＴ４０は、最小サイズｘであり、ｐ−ＦＥＴ６
４は２ｘ、ｐ−ＦＥＴ７０は４ｘ、ｐ−ＦＥＴ７４は８
ｘになる。従って、４つのトランジスタに関して、選択
されたトランジスタ全体の実効サイズは、どのトランジ
スタが選択されるかよって、１ｘ単位で１ｘ〜１５ｘの
範囲をとりえる。望ましい実施例において、稼動にな
り、データが高であれば、オンになるように永久配線が
施されているＦＥＴ４０の場合、可能性のある集合体サ
イズは、１ｘ、３ｘ、５ｘ、．．．１５ｘである。より
細かいインクリメントが所望の場合、第１のトランジス
タは、制御ビットのスイッチングが可能なように配線す
ることが可能である。ｎ−ＦＥＴのサイズは同様である
が、サイズの数列もふくめ、ｎ−ＦＥＴ数とｐ−ＦＥＴ
数も異なる可能性がある。In the preferred embodiment, the FET transistors are scaled in multiples of two, with a wide range of selectable total effective sizes being widely selectable. The first p-FET 40 has a minimum size x and the p-FET 6
4 is 2x, p-FET 70 is 4x, p-FET 74 is 8
x. Thus, for four transistors, the effective size of the entire selected transistor can range from 1x to 15x in 1x units, depending on which transistor is selected. In the preferred embodiment, for FETs 40 that are active and permanently wired to turn on if the data is high, possible aggregate sizes are 1x, 3x, 5x,. . . 15x. If a finer increment is desired, the first transistor can be wired to allow control bit switching. The size of the n-FET is the same, but the number sequence of the size is also included.
Numbers can vary.
【００２３】全てのＦＥＴ出力が出力パッドに接続して
いる限り、基本的なプル・アップ及びプル・ダウン機能
のために各伝導タイプ毎少なくとも１つ割り当ててあれ
ば、ＦＥＴを物理的にも概念的にも対をなすように配列
する必要はない。As long as all FET outputs are connected to output pads, the concept of a FET can be physically defined if at least one of each conduction type is assigned for basic pull-up and pull-down functions. It is not necessary to arrange them in pairs.
【００２４】チップ１２は、チップ・キャリア１４によ
って支持され、タブまたはワイヤ・ボンドである出力ラ
イン１２４によって、出力パッド２０はキャリアのラン
ド１２６に接続されている。多数の他のワイヤ・ボンド
によって他のパッドが他のランドに接続されている。チ
ップ・キャリアのランドは、従来のハンダ式接続によっ
て、プリント回路アセンブリ１０の導電性端子１３０に
電気的に接続されている。導電性トレース１３２は、Ｐ
ＣＡ周辺近くのフィルタ部品１３４まで延びており、そ
こで、コネクタ・モジュール１３６がトレースに接続さ
れ、さらに、ケーブル１４２を介して外部部品または計
器１４０に接続される。フィルタ部品は、一般に、抵抗
器、抵抗器／コンデンサ、または、フェライト・ビード
等である。Chip 12 is supported by chip carrier 14 and output pads 20 are connected to lands 126 of the carrier by output lines 124, which are tabs or wire bonds. A number of other wire bonds connect other pads to other lands. The lands of the chip carrier are electrically connected to the conductive terminals 130 of the printed circuit assembly 10 by conventional solder connections. The conductive trace 132
Extending to a filter component 134 near the perimeter of the CA, where a connector module 136 is connected to the trace and further connected to an external component or instrument 140 via a cable 142. The filter components are typically resistors, resistors / capacitors, or ferrite beads.
【００２５】パッド・ドライバの有効サイズは選択でき
るので、チップの特定用途に関するドライバ強度が最適
化される。各用途毎に、チップの外部、主として、ＰＣ
Ａに生じるインピーダンスを補償するため、ドライバの
制御が調整される。ＰＣＡにおいて、トレース１３２に
近い隣接トレース１４４は、トレース１３２との容量結
合及び誘導結合を生じ、他方におけるスイッチングに応
答して、いずれかのラインに望ましくないＥＭＩノイズ
を発生する可能性がある。各トレースは、漂遊容量にさ
らされる可能性もある。従って、プロトタイプ・システ
ムの組立てが済むと、これらのＥＭＩ問題を検出し、同
定ることが可能になる。The selectable effective size of the pad driver optimizes the driver strength for a particular application of the chip. For each application, outside the chip, mainly PC
The driver control is adjusted to compensate for the impedance created at A. In PCA, adjacent traces 144 close to trace 132 can cause capacitive and inductive coupling with trace 132, and in response to switching on the other side, can cause unwanted EMI noise on either line. Each trace may also be exposed to stray capacitance. Thus, once the prototype system is assembled, these EMI problems can be detected and identified.
【００２６】ＥＭＩ問題を処理するため、コネクタに近
いトレース１３２に適切なフィルタ部品１３４を接続し
て、コネクタで外部装置１４０に送出される信号のＥＭ
Ｉが低減させられる。一般に、こうしたフィルタ部品
は、パッド・ドライバのスイッチング速度を遅くするの
で、補償のため、パッド・ドライバのトランジスタ・サ
イズを増すことが必要になる。しかし、大きなフィルタ
効果を与えたトレースにとって十分はトランジスタ・サ
イズにすると、出力ラインにやフィルタリングが不要な
同じチップの他の用途において、過剰なノイズを発生す
ることになる。従って、十分なスイッチング速度が得ら
れるように、トランジスタの組み合わせを選択するよう
にする。設計プロセスにおいて、フィルタリング及びド
ライバ制御コードを繰り返し変更して、その設定を最適
化することが可能である。To address the EMI problem, an appropriate filter component 134 is connected to the trace 132 near the connector and the EM of the signal sent to the external device 140 at the connector.
I is reduced. In general, such filter components slow down the switching speed of the pad driver, so that it is necessary to increase the pad driver transistor size for compensation. However, making the transistor size sufficient for a trace with a large filter effect will cause excessive noise in the output line and in other applications of the same chip that do not require filtering. Therefore, a combination of transistors is selected so as to obtain a sufficient switching speed. In the design process, it is possible to repeatedly change the filtering and driver control code to optimize its settings.
【００２７】通常、ドライバの制御設定が各パッド毎に
設定されると、その使用中終始一定なので、検出器は必
要がなく、動作中におけるマイクロプロセッサに対する
要求は減少する。しかし、これらが問題にならないシス
テムでは、チップ上またはＰＣＡ回路要素上にノイズ・
センサを設け、その結果をマイクロプロセッサにフィー
ドバックして、動作中のパッド・ドライバの駆動レベル
を調整できるようにすることが可能である。Normally, when the driver control settings are set for each pad, the detector is not required during use, and thus the detector is not required, and the demands on the microprocessor during operation are reduced. However, in systems where these are not a problem, noise or noise on the chip or PCA circuitry
A sensor can be provided and the result can be fed back to the microprocessor so that the drive level of the active pad driver can be adjusted.
【００２８】ノイズ問題をさらに軽減するため、マイク
ロプロセッサは、同時ではないパルスで制御ゲートをト
リガすることが可能であるが、それは、ＦＥＴの階段状
のターン・オンを生じる場合もあるし、あるいは、わず
かにランダム化される場合もあり得る。制御ビットは、
ユーザが選択するアルゴリズムによって操作可能であ
る。To further reduce the noise problem, the microprocessor can trigger the control gate with non-simultaneous pulses, which may cause a step-like turn-on of the FET, or , May be slightly randomized. The control bits are
It can be operated by an algorithm selected by the user.
【００２９】（代替実施例）図２には、ＰＣＡ２０４に
実装された、あるいは、ＰＣＡに取り付けられたチップ
・キャリヤ１２に実装されたＡＳＩＣチップ２０２のパ
ッド・ドライバ回路２００が示されている。このチップ
２０２には、全てのチップ機能を制御するように内部接
続されたマイクロプロセッサ・コントローラ（不図示）
が含まれている。出力パッド２０６は、チップからＰＣ
Ａの他の部品にデジタル信号を送出するための多数の出
力パッドの１つを表している。ワイヤ・ボンド２１０
は、その固有の機能を表すために記号的にインダクタン
ス素子２１２として示されており、ＰＣＡの負荷２１４
に接続している。負荷は、容量特性を有しており、アー
ス２１６に接続されたコンデンサによって記号化されて
いる。典型的な用途において、負荷は、３〜１００ｐＦ
のキャパシタンスを備えたＣＭＯＳ負荷である。(Alternative Embodiment) FIG. 2 shows a pad driver circuit 200 of an ASIC chip 202 mounted on the PCA 204 or mounted on the chip carrier 12 attached to the PCA. This chip 202 has a microprocessor controller (not shown) internally connected to control all chip functions.
It is included. The output pad 206 is connected from the chip to the PC.
A represents one of a number of output pads for sending digital signals to other components of A. Wire bond 210
Are symbolically shown as inductance elements 212 to represent their unique function, and the PCA load 214
Connected to The load has a capacitive characteristic and is symbolized by a capacitor connected to ground 216. In typical applications, the load is 3-100 pF
CMOS load with a capacitance of
【００３０】パッド・ドライバ回路２００は、パッドに
接続された出力ライン２２０と、チップの他の論理回路
要素に接続されたデータ入力ライン２２２を備えてい
る。パッド・ドライバ回路は、入力ラインからスイッチ
ング論理信号を受信し、入力信号に対応する電力供給及
び調整を施された信号を出力する。パッドで得られる出
力信号は、接続された負荷を駆動するのに十分な電力を
備えており、上述のリンギング、伝送ライン効果、及
び、他の形態のＥＭＩを発生する、過剰に急速な立ち上
がり時間及び急峻な遷移を回避するように調整されてい
る。The pad driver circuit 200 has an output line 220 connected to the pad and a data input line 222 connected to other logic circuit elements on the chip. The pad driver circuit receives the switching logic signal from the input line and outputs a powered and conditioned signal corresponding to the input signal. The output signal available at the pad has sufficient power to drive the connected load, and produces the ringing, transmission line effects, and other forms of EMI described above, with excessively fast rise times. And steep transitions are avoided.
【００３１】パッド・ドライバ回路２００には、プリド
ライバ部分２２４と主ドライバ部分２２６が含まれてい
る。プリドライバ部分には、第１のプリドライバ２３０
と第２のプリドライバ２３２が含まれている。主ドライ
バ部分には、第１の主ドライバ２３４と第２の主ドライ
バ２３６が含まれている。各対には、ｐチャネルＦＥＴ
とｎチャネルＦＥＴが含まれており、ｐチャネルＦＥＴ
のソースは電圧源Ｖddに接続され、ｎチャネルＦＥＴの
ソースはアース・ライン２４０に接続され、ｐ−ＦＥＴ
とｎ−ＦＥＴのドレインは互いに接続されている。The pad driver circuit 200 includes a pre-driver section 224 and a main driver section 226. The pre-driver portion includes a first pre-driver 230
And a second pre-driver 232. The main driver portion includes a first main driver 234 and a second main driver 236. Each pair has a p-channel FET
And an n-channel FET, and a p-channel FET
Is connected to a voltage source V dd , the source of the n-channel FET is connected to ground line 240, and the p-FET
And the drain of the n-FET are connected to each other.
【００３２】第１のプリドライバ２３０には、ｐ−ＦＥ
Ｔ２４２とｎ−ＦＥＴ２４４が含まれており、そのドレ
インは、主ドライバ２３４に延びるプリドライバ出力ラ
イン２４６に接続されている。ＦＥＴ２４２及び２４４
のゲートは、データ入力ライン２２２に延びる第１の入
力ライン分枝２４８に接続されている。１対のインバー
タ２５０が、第１の入力ライン分枝に直列に接続され、
Ｖddとアースの間に望ましくない接続を生じる、信号遷
移時における両方の主ドライバの同時作動を回避するよ
うに、パラメータが選択される。第２のプリドライバ２
３２には、ｐ−ＦＥＴ２５２とｎ−ＦＥＴ２５４が含ま
れており、そのドレインが、主ドライバ２３６に延びる
プリドライバ出力ライン２５６に接続されている。ＦＥ
Ｔ２５２及び２５４のゲートは、データ入力ライン２２
２に延びる第２の入力ライン・分枝２５８に接続されて
いる。The first pre-driver 230 has a p-FE
T242 and n-FET 244 are included, the drain of which is connected to a pre-driver output line 246 that extends to the main driver 234. FETs 242 and 244
Are connected to a first input line branch 248 that extends to the data input line 222. A pair of inverters 250 connected in series with the first input line branch;
The parameters are selected so as to avoid simultaneous activation of both main drivers during signal transitions, which would cause an undesired connection between Vdd and ground. Second pre-driver 2
32 includes a p-FET 252 and an n-FET 254, the drains of which are connected to a pre-driver output line 256 that extends to a main driver 236. FE
The gates of T252 and 254 are connected to data input line 22.
2 is connected to a second input line / branch 258 that extends.
【００３３】主ドライバ部分２２６において、第１の主
ドライバ２３４は、ｐ−ＦＥＴ２６０であり、そのソー
スは、Ｖddに接続され、ゲートは、第１のプリドライバ
出力ライン２４６に接続され、ドレインは出力ライン２
２０に接続されている。第２の主ドライバ２３６は、ｎ
−ＦＥＴ２６２であり、そのソースは、アースに接続さ
れ、ゲートは、第２のプリドライバ出力ライン２５６に
接続され、ドレインは、出力ライン２２０に接続されて
いる。In the main driver portion 226, the first main driver 234 is a p-FET 260, whose source is connected to V dd , whose gate is connected to the first pre-driver output line 246, and whose drain is Output line 2
20. The second main driver 236 includes n
-FET 262, whose source is connected to ground, its gate is connected to the second pre-driver output line 256, and its drain is connected to the output line 220.
【００３４】例示の実施例において、主ドライバは、そ
れらが接続される回路要素の予測インピーダンスに整合
する静的インピーダンスを備えている。通常、標準的な
インピーダンス（この場合８０Ω）が選択され、回路要
素を設計し、関連装置における部品を選択するための基
準として用いられる。代替アプローチには、公称基準イ
ンピーダンスから逸脱する特定回路の特定の関連部分と
整合するため、個別インピーダンスを選択することが可
能なものもある。任意のタイプのインピーダンス整合に
よって、伝送ライン効果が低減または回避される。In the exemplary embodiment, the main drivers have a static impedance that matches the expected impedance of the circuit element to which they are connected. Typically, a standard impedance (80Ω in this case) is chosen and used as a basis for designing circuit elements and selecting components in the associated equipment. In some alternative approaches, individual impedances can be selected to match a particular part of a particular circuit that deviates from a nominal reference impedance. Any type of impedance matching reduces or avoids transmission line effects.
【００３５】プリドライバＦＥＴには、回路動作の原理
に関連して後述する、比較的遅いターン・オン期間また
は時定数を実現するサイズが付与されている。とりわ
け、ｎ−ＦＥＴ２４４及びｐ−ＦＥＴ２５２は、関連す
る主ドライバ２３４、２３６の起動に関係するので、重
要である。後述するように時定数がリンギングを回避す
るために設定されたしきい値を超えるように設定される
と、主ドライバのゲートとＶdd（ドライバ２３４の場
合）またはアース（ドライバ２３６の場合）の間で測定
される、関連する主ドライバの予測または測定容量特性
に基づいてプリドライバＦＥＴのインピーダンスが設定
される。ＳＰＩＣＥなどの標準的な回路モデル化技法を
用いて、ドライバ２４４のパラメータを適合する出力時
定数に達するように繰り返し調整することが可能であ
る。The pre-driver FET is given a size to realize a relatively slow turn-on period or time constant, which will be described later in connection with the principle of circuit operation. Notably, n-FET 244 and p-FET 252 are important because they are involved in the activation of the associated main driver 234, 236. When the time constant is set to exceed a threshold set to avoid ringing, as described below, the gate of the main driver and V dd (for driver 234) or ground (for driver 236) The impedance of the pre-driver FET is set based on the expected or measured capacitance characteristics of the associated main driver measured between them. Using standard circuit modeling techniques such as SPICE, the parameters of the driver 244 can be iteratively adjusted to reach a suitable output time constant.
【００３６】例示の実施例の場合、２〜２０Ωの範囲の
プリドライバのインピーダンス値は、予測回路リンギン
グ共振、及び、予測主ドライバ・パラメータ（予測回路
インピーダンスに整合するように選択された）とともに
用いるのに適切なものと思われる。ＣＭＯＳまたは関連
する製造プロセスが進むにつれて、インピーダンスの範
囲が変化する可能性がある。In the illustrated embodiment, pre-driver impedance values in the range of 2-20 ohms are used with the predictive circuit ringing resonance and predictive main driver parameters (selected to match the predictive circuit impedance). Seems appropriate. As CMOS or related manufacturing processes progress, the range of impedance can change.
【００３７】図３A〜図３Eには、図２に例示の実施例の
特徴を備えない回路（図３A）、及び、図２に例示の実
施例による回路のいくつかの電気的特性が示されてい
る。時間軸は図３A〜図３Eで共通である。図３Aには、
比較的高速の出力ドライバに図３Bに示すようなデータ
信号遷移が加えられた場合、ボンド・ワイヤ及びチップ
外部の負荷などの外部回路要素が、応答して、いかに高
周波リンギングを生じるかが示されている。データ信号
は、低（０）から高（１）にスイッチされ、結果生じる
出力電圧Ｖdataは、Ｖ0からまっすぐに急峻なランプ２
７０で上昇し、時点ｔ1’でＶddに達し、後続のスイッ
チングまで、Ｖddで一定状態を持続する。FIGS. 3A-3E show a circuit without the features of the example embodiment shown in FIG. 2 (FIG. 3A) and some electrical characteristics of the circuit according to the example embodiment shown in FIG. ing. The time axis is common to FIGS. 3A to 3E. In FIG. 3A,
When a relatively fast output driver is subjected to data signal transitions as shown in FIG. 3B, it illustrates how external circuit elements, such as bond wires and loads external to the chip, respond and produce high frequency ringing. ing. The data signal is switched from low (0) to high (1) and the resulting output voltage V data is ramped straight from V 0 to ramp 2
It rises at 70 and reaches V dd at time t 1 ′ and remains constant at V dd until subsequent switching.
【００３８】しかし、取り付けられた回路要素によって
リンギングが生じると、実際の電圧２７２は、回路のリ
ンギングに応答して、Ｖddを超えて上昇し、その後、時
間と共にＶddまで減衰する変動を生じる。リンギング
は、回路モデリングまたは設計時に実験で測定可能な、
あるいは、理論的に導き出すことが可能な周波数を備え
ている。リンギング・サイクルの周期２７４は、簡単に
計算することが可能であり、図３Aに例示されている。
出力がオーバシュートし、Ｖddを大幅に超えるピーク２
７６まで上昇すると、破壊が生じる可能性がある。Ｖdd
を適度に下回る高しきい値ＶHTを超えると、高信号は有
効である。Ｖ0を適度に超える低しきい値ＶLT未満の場
合、信号は有効な低と判断される。低しきい値と高しき
い値の間において、信号は、無効リンギング最低値２８
０におけるように、無効と判断される。こうした各最低
値の開始点において、高しきい値を経て下方へ向かう負
の信号遷移が生じると、誤ったトリガを発生する可能性
がある。持続期間の短いリンギングは、Ｖdataレベルの
読み取り前にある時間待機することが可能な、要求のそ
れほど過酷でないに回路にとっては許容し得る場合もあ
るが、時間ｔ2といった早期に電圧の読み取りを行わな
ければならない高速回路においては許容することができ
ない。However, when ringing occurs due to the attached circuit elements, the actual voltage 272 rises above V dd in response to the ringing of the circuit, and then produces a variation that decays to V dd over time. . Ringing can be measured experimentally during circuit modeling or design,
Alternatively, it has a frequency that can be theoretically derived. The period 274 of the ringing cycle can be easily calculated and is illustrated in FIG. 3A.
Output 2 overshoots, peak 2 significantly above Vdd
Rising to 76 can cause destruction. V dd
It exceeds a high threshold V HT below the moderately high signal is valid. If it is below a low threshold V LT that is reasonably above V 0 , the signal is considered valid low. Between the low and high thresholds, the signal has an invalid ringing minimum of 28
As in 0, it is determined to be invalid. At the start of each of these lows, a negative signal transition going down through the high threshold can cause a false trigger. Short ringing duration, which can be time waiting in front reading of V data level, there is a case acceptable for the circuit in a less demanding requirements, to read the early voltage such time t 2 It cannot be tolerated in high-speed circuits that must be performed.
【００３９】急速に遷移する大電流によって生じる有害
なリンギングを低減するか、あるいは、有効に除去する
ため、プリドライバには、リンギング周期の少なくとも
１／２の時間間隔にわたって、好ましくは少なくとも１
リンギング周期にもわたって（図３Cには１.２５リンギ
ング周期の場合が示されている）、ゆっくりとターン・
オンするようなサイズが付与されている。図３Cには、
例示のケースでは、図３Aに示すリンギング周期２７６
に等しい時間間隔２８２にわたって、比較的緩やかな勾
配を描いてＶp0からＶp1に上昇する、プリドライバの出
力において測定された電圧Ｖpreが示されている。上述
のように、この時間間隔は、プリドライバの抵抗を、や
はり主ドライバのキャパシタンスに基づく、適切な時定
数を与える値にすることによって設定される。To reduce or effectively eliminate the detrimental ringing caused by rapidly transitioning large currents, the pre-driver must have at least one half of the ringing period and preferably at least one period.
Over a ringing period (FIG. 3C shows the case of a 1.25 ringing period), turn slowly.
The size to turn on is given. In FIG. 3C,
In the illustrated case, the ringing period 276 shown in FIG.
The voltage V pre measured at the output of the pre-driver is shown rising from V p0 to V p1 with a relatively gentle slope over a time interval 282 equal to. As described above, this time interval is set by setting the pre-driver resistance to a value that provides an appropriate time constant, also based on the main driver capacitance.
【００４０】図３Dには、時間間隔ｔ1〜ｔ2にわたっ
て、比較的穏やかな勾配で直線的にＶ0からＶddに上昇
し、ｔ2後は一定であり続ける、理想の出力電圧２８６
が示されている。リンギング効果のため、主ドライバの
実際の出力電圧２８４（図３Cのプリドライバ電圧によ
って駆動される）は、リンギング周波数において理想の
電圧ラインの上下に変動するが、リンギングは、より緩
やかなターン・オン期間によって大幅に減衰するもの
の、除去されることも、あるいは、周波数が変更される
こともない。ターン・オン・ランプ期間ｔ1〜ｔ2がリン
ギング周期の１.２５に設定されると、第２のリンギン
グ・ピーク発生時刻が、理想的なフラットな信号への遷
移と一致し、比較的急峻なピークが生じる。リンギング
によって誘発されるわずかな分散は、許容しきい値内で
あり、その小さい初期振幅のために比較的迅速に減衰す
る。FIG. 3D shows an ideal output voltage 286 that rises linearly from V 0 to V dd with a relatively gentle slope over a time interval t 1 -t 2 and remains constant after t 2.
It is shown. Because of the ringing effect, the actual output voltage 284 of the main driver (driven by the pre-driver voltage of FIG. 3C) fluctuates above and below the ideal voltage line at the ringing frequency, but the ringing is more slowly turned on. Although greatly attenuated by the period, it is not removed or the frequency is not changed. When the turn-on ramp period t 1 to t 2 is set to 1.25 of the ringing cycle, the second ringing peak occurrence time coincides with the transition to an ideal flat signal, and is relatively steep. Peaks occur. The slight variance induced by ringing is within an acceptable threshold and decays relatively quickly due to its small initial amplitude.
【００４１】標準的なＦＥＴデバイスと同様、主ドライ
バによって、入力電圧の関数である応答時間が得られ
る。入力電圧が低の場合、主ドライバによって得られる
電流は極めて制限され、結果として、勾配またはエッジ
速度が遅くなる。入力電圧が中間レベルまで上昇する
と、出力電流が増大する。入力電圧が、最大レベルま
で、あるいは、最大レベルをごくわずかに下回るしきい
値まで上昇した後に限って、出力電流は、可能性のある
最大レートに達する。しかし、図示のように、入力電圧
Ｖpreがピークに達した時点で、出力電圧は、既に所望
の出力電圧にほぼ達している。従って、この最大電流に
対するリンギング応答は、もっと早期の小電流に対する
応答の効果を平均化することによって緩和され、信号が
臨界しきい値を超えた後に生じることになる。これによ
って、信号の立ち上がり時に限って最も臨界的となる、
逆方向変曲エラーが回避される。As with standard FET devices, the main driver provides a response time that is a function of the input voltage. When the input voltage is low, the current available by the main driver is very limited, resulting in a lower slope or edge speed. As the input voltage rises to an intermediate level, the output current increases. Only after the input voltage has risen to a maximum level, or to a threshold just below the maximum level, the output current reaches the maximum possible rate. However, as shown, when the input voltage V pre reaches the peak, the output voltage has already almost reached the desired output voltage. Thus, the ringing response to this maximum current is mitigated by averaging the effect of the response to earlier small currents and will occur after the signal crosses the critical threshold. This makes it most critical only when the signal rises,
Reverse inflection errors are avoided.
【００４２】リンギング周期の少なくとも１／２が経過
するまで、電流位相を遅延させることによって、１／２
サイクルにおいて生じる可能性のある下方変曲が緩和さ
れることになる。電流位相を完全な１サイクルにわたっ
て遅延させることによって、さらに緩和され、後続のリ
ンギングが減衰する。最も鋭敏な用途の場合、ターン・
オン位相間隔２７６は、出力が上昇すると予測されるｔ
1とｔ2の間の全間隔まで増大させることが可能である。
プリドライバのパラメータ設定は、回路速度による制限
だけしか受ける必要がなく、低速のプリドライバと高速
の主ドライバを組み合わせることによって、高速で動作
し、負荷要求の範囲が広い回路を駆動するための汎用操
作が可能になる。By delaying the current phase until at least half of the ringing period has elapsed,
Any downward inflection that may occur in the cycle will be mitigated. By delaying the current phase for one complete cycle, it is further mitigated and subsequent ringing is attenuated. For the most sensitive applications, turn
The on-phase interval 276 is the time at which the output is expected to rise, t
Until all intervals between 1 and t 2 it is possible to increase.
Pre-driver parameter settings need only be limited by the circuit speed.Combining a low-speed pre-driver with a high-speed main driver enables high-speed operation and general-purpose driving of circuits with a wide range of load requirements. Operation becomes possible.
【００４３】図３Eには、主ドライバの結果生じる有効
インピーダンスＺが示されているが、図示のように、該
インピーダンスはｔ1前には無限レベルにあり、次に、
ｔ1とｔ2の間の第１の動的減衰位相において、上述のよ
うに、主ドライバのインピーダンスを外部回路要素に整
合させるために設定されるＺ1まで漸近的に降下する。
ｔ2以後は、インピーダンスは静的に整合する。FIG. 3E shows the effective impedance Z resulting from the main driver, which, as shown, is at an infinite level before t 1 and then:
In the first dynamic decay phase between t 1 and t 2 , as described above, asymptotically drops to Z 1, which is set to match the main driver impedance to external circuit elements.
t 2 thereafter, impedance matching statically.
【００４４】ここまで、望ましい実施例及び代替実施例
に関連して述べてきたが、本発明は、それに制限される
ことを意図したものではない。例えば、図３B〜図３Eの
グラフは、低から高への上昇信号のスイッチングが示さ
れているが、同じ原理は降下信号にも当てはまる。そこ
で、本発明の実施態様を以下に非限定的に例示する。Although described above in connection with preferred and alternative embodiments, the present invention is not intended to be so limited. For example, while the graphs of FIGS. 3B-3E show the switching of a rising signal from low to high, the same principles apply to falling signals. Therefore, embodiments of the present invention will be exemplified below without limitation.
【００４５】（実施態様１）：回路アセンブリの補償方
法であって、少なくとも複数のドライバが接続された出
力パッドを有するＩＣを与えるステップと、前記出力パ
ッドを外部回路の一の部分の出力ラインに電気的に接続
するステップと、前記ＩＣを動作させて前記出力ライン
の電気的特性を測定するステップと、前記電気的特性に
基づいて、電気部品を前記出力ラインに接続するステッ
プと、前記電気部品を接続したあとの前記電気的特性に
基づいて、前記ドライバの少なくとも一つを選択して稼
動させ動作状態とし前記電気部品が適切に補償されるよ
うに該ドライバの状態を選択して設定するステップと、
を備えた回路アセンブリの補償方法。(Embodiment 1) A method for compensating a circuit assembly, comprising: providing an IC having an output pad to which at least a plurality of drivers are connected; and connecting the output pad to an output line of a part of an external circuit. Electrically connecting; operating the IC to measure an electrical characteristic of the output line; connecting an electrical component to the output line based on the electrical characteristic; Selecting and setting at least one of the drivers based on the electrical characteristics after the connection, and setting the driver to an operating state so that the electric components are appropriately compensated. When,
A method for compensating a circuit assembly comprising:
【００４６】（実施態様２）：前記測定するステップが
前記外部回路の他の部分への電磁妨害を検出することを
含む実施態様１に記載の回路アセンブリの補償方法。
（実施態様３）：前記電気部品を前記出力ラインに接続
するステップが前記出力ラインのフィルタリングをおこ
なうようにした実施態様１に記載の回路アセンブリの補
償方法。 （実施態様４）：前記ドライバの状態を設定するステッ
プが少なくとも一つのドライバを非稼動状態にし、少な
くとも一つのドライバを稼動状態にすることを特徴とす
る実施態様１に記載の回路アセンブリの補償方法。(Embodiment 2): The method for compensating a circuit assembly according to embodiment 1, wherein said measuring step includes detecting electromagnetic interference to other parts of said external circuit.
(Embodiment 3): The method for compensating a circuit assembly according to embodiment 1, wherein the step of connecting the electric component to the output line performs filtering of the output line. (Embodiment 4): The method for compensating a circuit assembly according to embodiment 1, wherein the step of setting the state of the driver causes at least one driver to be inactive and at least one driver to be active. .
【００４７】（実施態様５）：電子回路であって、出力
パッド（２０）を備えたＩＣ（１４）と、前記出力パッ
ドに接続された前記ＩＣ上の複数のドライバ（３２、３
４、３６、３８）と、前記ドライバのそれぞれに接続さ
れ、稼動状態と非稼動状態の間で該ドライバのそれぞれ
を個別にスイッチする働きをする前記ＩＣ上のコントロ
ーラ（１６）と、前記出力パッドに電気的に接続された
出力ライン（１３２）を備える外部回路と、前記出力ラ
インに接続されたＥＭＩ制御部品（１３４）とを備え、
前記コントローラが前記ＥＭＩ制御部品が接続された出
力ラインのインピーダンスに基づいて、前記ドライバを
選択された状態に設定するための選択手段を有すること
を特徴とする電子回路。(Embodiment 5): An electronic circuit comprising an IC (14) having an output pad (20), and a plurality of drivers (32, 3, 3) on the IC connected to the output pad.
4, 36, 38), a controller (16) on the IC connected to each of the drivers and operative to individually switch each of the drivers between an active state and a non-active state; and the output pad. An external circuit having an output line (132) electrically connected to the EMI control component (134) connected to the output line;
An electronic circuit, wherein the controller has a selection unit for setting the driver to a selected state based on an impedance of an output line to which the EMI control component is connected.
【００４８】（実施態様６）： 選択された回路アセン
ブリと共に使用するため、プリドライバを経由してデー
タ信号を受信する出力ドライバを備えた特定用途向け集
積回路（２０２）の製造方法であって、前記出力ドライ
バのインピーダンスを決定するステップと、前記回路ア
センブリの選択された回路部分の回路リンギング周波数
の値を決定するステップと、前記回路リンギングを減衰
させうる低速で前記プリドライバをターン・オンさせる
ため、前記リンギング周波数の値に基づいて選択された
閾値を越えるように前記プリドライバ（２４４）の時定
数を決めるステップと、を含む集積回路の製造方法。Embodiment 6: A method of manufacturing an application specific integrated circuit (202) having an output driver for receiving a data signal via a pre-driver for use with a selected circuit assembly, comprising: Determining an impedance of the output driver; determining a value of a circuit ringing frequency of a selected circuit portion of the circuit assembly; and turning on the pre-driver at a low speed that can attenuate the circuit ringing. Determining a time constant of the pre-driver (244) so as to exceed a threshold value selected based on the value of the ringing frequency.
【００４９】（実施態様７）：前記プリドライバ（２４
４）の時定数を決めるステップが出力ドライバのキャパ
シタンスを決めるステップと、前記選択された閾値と前
記キャパシタンスとに基づき前記プリドライバの抵抗を
選択するステップとからなることを特徴とする実施態様
６に記載の集積回路の製造方法。 （実施態様８）：前記回路リンギング周波数の値を決定
するステップにおいて前記選択された回路部分のインダ
クタンスとキャパシタンスの値を決定することを特徴と
する実施態様６に記載の集積回路の製造方法。(Embodiment 7): The pre-driver (24)
The method according to embodiment 6, wherein the step of determining the time constant of 4) comprises the step of determining the capacitance of the output driver, and the step of selecting the resistance of the pre-driver based on the selected threshold value and the capacitance. A manufacturing method of the integrated circuit described in the above. (Embodiment 8): The method of manufacturing an integrated circuit according to embodiment 6, wherein in the step of determining the value of the circuit ringing frequency, the values of the inductance and the capacitance of the selected circuit portion are determined.
【００５０】（実施態様９）：少なくとも第１の電気特
性を有する選択された回路部分を備えた回路（２１２、
２１４）に用いられる特定用途向け集積回路（２０２）
であって、出力パッド（２０６）と、前記出力パッドに
接続されたドレインと、ゲート（２４６）とを備える第
１の出力トランジスタ（２６０）と、ドレインが前記ゲ
ートに接続された第１のプリドライバ・トランジスタ
（２４４）とを備え、前記第１の出力トランジスタが、
ゲート・ソース間キャパシタンスを有し、かつ前記第１
のプリドライバ・トランジスタが、前記第１の電気特性
に基づき選択された閾値を超えるプリドライバ時定数を
有し、かつ該プリドライバ時定数及び前記ゲート・ソー
ス間キャパシタンス特性に基づき選択された抵抗を有
し、リンギングを回避するのに十分な遅い速度で前記第
１の出力トランジスタをスイッチする動作が可能になっ
ていることを特徴とする特定用途向け集積回路。(Embodiment 9): A circuit (212) including a selected circuit portion having at least a first electrical property.
Application specific integrated circuit (202) used in 214)
A first output transistor (260) having an output pad (206), a drain connected to the output pad, and a gate (246); and a first transistor having a drain connected to the gate. A driver transistor (244), wherein the first output transistor comprises:
Having a gate-source capacitance and the first
Having a pre-driver time constant exceeding a threshold value selected based on the first electrical characteristic, and a resistor selected based on the pre-driver time constant and the gate-source capacitance characteristic. An application specific integrated circuit having an operation for switching said first output transistor at a rate slow enough to avoid ringing.
【００５１】（実施態様１０）：さらに、第２の出力ト
ランジスタと、第２の出力トランジスタのゲートに接続
された第２のプリドライバと、前記第１、第２のプリド
ライバのそれぞれに接続されたデータ・ラインとを備
え、第１の出力トランジスタが第１の電圧電位（Ｖｄ
ｄ）に接続され、第２のトランジスタが第１の電圧電位
とは異なる第２の電圧電位に接続されていることを特徴
とする実施態様９に記載の特定用途向け集積回路。(Embodiment 10) Further, a second output transistor, a second pre-driver connected to the gate of the second output transistor, and each of the first and second pre-drivers are connected. And a first output transistor having a first voltage potential (Vd
10. The application specific integrated circuit according to embodiment 9, wherein the second transistor is connected to d) and the second transistor is connected to a second voltage potential different from the first voltage potential.
【図１】本発明の望ましい実施例による回路の略ブロッ
ク図である。FIG. 1 is a schematic block diagram of a circuit according to a preferred embodiment of the present invention.
【図２】本発明の代替実施例による回路の略ブロック図
である。FIG. 2 is a schematic block diagram of a circuit according to an alternative embodiment of the present invention.
【図３Ａ】先行技術による装置の動作を表したタイミン
グ図である。FIG. 3A is a timing diagram illustrating the operation of a prior art device.
【図３Ｂ】図２の実施例の動作を示すタイミング図であ
る。FIG. 3B is a timing chart showing the operation of the embodiment of FIG. 2;
【図３Ｃ】図２の実施例の動作を示すタイミング図であ
る。FIG. 3C is a timing chart showing the operation of the embodiment of FIG. 2;
【図３Ｄ】図２の実施例の動作を示すタイミング図であ
る。FIG. 3D is a timing chart showing the operation of the embodiment of FIG. 2;
【図３Ｅ】図２の実施例の動作を示すタイミング図であ
る。FIG. 3E is a timing chart showing the operation of the embodiment of FIG. 2;
１−３ 制御ライン １０ プリント回路アセンブリ １２ チップ・キャリア １４ 集積回路チップ １６ マイクロプロセッサ・コントローラ ２０ 出力パッド ２２ 出力ドライバ ２４ 出力ライン ２６ 電圧ライン ３０ アース・ライン ３２−３８ パッド・ドライバ対 ４４ 第１のライン ４６ 第２のライン ５２ ゲート・ライン ５４ 第１のライン ５６ 第２のライン ６０ ゲート・ライン ６４ ｐ−ＦＥＴ ６６ ｎ−ＦＥＴ ７０ ｐ−ＦＥＴ ７２ ｎ−ＦＥＴ ７４ ｐ−ＦＥＴ ７６ ｎ−ＦＥＴ ８０−９２ ゲート・ライン １００ ゲート １０２−１０６ ＮＡＮＤゲート １１０ ゲート １１２−１１６ ＮＯＲゲート １２０ インバータ １２４ ワイヤ・ボンド １２６ ランド １３２ 導電性トレース １３４ フィルタ・部品 １３６ コネクタ・モジュール １４０ 計器 １４２ ケーブル １４４ トレース ２００ パッド・ドライバ ２０２ 特定用途向け集積回路チップ ２０４ プリント回路アセンブリ ２０６ 出力パッド ２１０ ワイヤ・ボンド ２１２ インダクタンス素子 ２１４ 負荷 ２１６ アース ２２０ 出力ライン ２２２ データ入力ライン ２２４ プリドライバ部分 ２２６ 主ドライバ部分 ２３０ プリドライバ ２３２ 第２のプリドライバ ２３４ 第１の主ドライバ ２３６ 第２の主ドライバ ２４０ アース・ライン ２４２ ｐ−ＦＥＴ ２４４ ｎ−ＦＥＴ ２４６ プリドライバ出力ライン ２４８ 第１の入力ライン分枝 ２５０ インバータ ２５２ ｐ−ＦＥＴ ２５４ ｎ−ＦＥＴ ２５６ プリドライバ出力ライン ２５８ 第２の入力ライン分枝 ２６０ ｐ−ＦＥＴ ２６２ ｎ−ＦＥＴ 1-3 Control line 10 Printed circuit assembly 12 Chip carrier 14 Integrated circuit chip 16 Microprocessor controller 20 Output pad 22 Output driver 24 Output line 26 Voltage line 30 Earth line 32-38 Pad driver pair 44 First line 46 second line 52 gate line 54 first line 56 second line 60 gate line 64 p-FET 66 n-FET 70 p-FET 72 n-FET 74 p-FET 76 n-FET 80-92 Gate Line 100 Gate 102-106 NAND Gate 110 Gate 112-116 NOR Gate 120 Inverter 124 Wire Bond 126 Land 132 Conductive Trace 134 Filter / Parts 136 Connector Module 40 instrument 142 cable 144 trace 200 pad driver 202 application specific integrated circuit chip 204 printed circuit assembly 206 output pad 210 wire bond 212 inductance element 214 load 216 ground 220 output line 222 data input line 224 pre-driver portion 226 main driver portion 230 predriver 232 second predriver 234 first main driver 236 second main driver 240 ground line 242 p-FET 244 n-FET 246 predriver output line 248 first input line branch 250 inverter 252 p -FET 254 n-FET 256 pre-driver output line 258 second input line branch 260 p-FET 262 n-FET
Claims (1)
する集積回路を与えるステップと、 前記出力パッドを外部回路の一の部分の出力ラインに電
気的に接続するステップと、 前記集積回路を動作させて前記出力ラインの電気的特性
を測定するステップと、 前記電気的特性に基づいて、電気部品を前記出力ライン
に接続するステップと、 前記電気部品を接続したあとの前記電気的特性に基づい
て、前記ドライバの少なくとも一つを選択して稼動状態
とし前記電気部品が適切に補償されるように該ドライバ
の状態を選択して設定するステップと、を備えた回路ア
センブリの補償方法。1. A method of compensating a circuit assembly, comprising: providing an integrated circuit having an output pad to which at least a plurality of drivers are connected; and electrically connecting the output pad to an output line of a portion of an external circuit. Connecting; operating the integrated circuit to measure an electrical characteristic of the output line; connecting an electrical component to the output line based on the electrical characteristic; connecting the electrical component Selecting at least one of the drivers to be in an operating state based on the obtained electrical characteristics, and selecting and setting a state of the driver so that the electric components are appropriately compensated. Circuit assembly compensation method.
Applications Claiming Priority (4)
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