JPH11233732A - Thin film capacitor - Google Patents
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- JPH11233732A JPH11233732A JP10031192A JP3119298A JPH11233732A JP H11233732 A JPH11233732 A JP H11233732A JP 10031192 A JP10031192 A JP 10031192A JP 3119298 A JP3119298 A JP 3119298A JP H11233732 A JPH11233732 A JP H11233732A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ペロブスカイト型
結晶構造を有する誘電性材料などからなる誘電体膜を具
備する薄膜キャパシタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film capacitor having a dielectric film made of a dielectric material having a perovskite crystal structure.
【0002】[0002]
【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置(強誘電体メモリ(FRAM))の開発が
行われており、一部には既に実用化されている。強誘電
体メモリは不揮発性であり、電源を落とした後も記憶内
容が失われず、しかも強誘電体薄膜の膜厚が十分薄い場
合には自発分極の反転が速く、DRAM並みに高速の書
き込みおよび読み出しが可能であるなどの特徴を有して
いる。また、 1ビットのメモリセルを 1つのトランジス
タと 1つの強誘電体キャパシタで作製することができる
ため、大容量化にも適している。2. Description of the Related Art Recently, a storage device (ferroelectric memory (FRAM)) using a ferroelectric thin film as a storage medium has been developed, and a part thereof has already been put to practical use. A ferroelectric memory is non-volatile, so that its memory contents are not lost even after the power is turned off.Furthermore, when the ferroelectric thin film is thin enough, the spontaneous polarization inversion is fast, and writing and writing can be performed at a high speed like DRAM. It has features such as being readable. In addition, since a 1-bit memory cell can be manufactured using one transistor and one ferroelectric capacitor, it is suitable for increasing the capacity.
【0003】ここで、強誘電体メモリに用いる強誘電体
膜には、残留分極が大きい、残留分極の温度依存性が小
さい、残留分極の長時間保持が可能である(リテンショ
ン)などの特性を有することが求められている。Here, the ferroelectric film used for the ferroelectric memory has characteristics such as a large remanent polarization, a small temperature dependence of the remanent polarization, and a capability of maintaining the remanent polarization for a long time (retention). It is required to have.
【0004】現在、強誘電体材料としては、主としてジ
ルコン酸チタン酸鉛(Pb(Zr,Ti)O3 (PZ
T))が用いられている。しかし、PZTはキュリー温
度が高い(300℃以上)ことや自発分極が大きいことにも
かかわらず、主成分である鉛の拡散および蒸発が比較的
低い温度で起こりやすい(500℃程度)ことなどに基づい
て、微細化には対応しにくいと言われている。At present, as a ferroelectric material, mainly lead zirconate titanate (Pb (Zr, Ti) O 3 (PZ
T)) is used. However, although PZT has a high Curie temperature (300 ° C. or higher) and a large spontaneous polarization, diffusion and evaporation of lead, which is a main component, tend to occur at relatively low temperatures (about 500 ° C.). Based on this, it is said that it is difficult to respond to miniaturization.
【0005】PZT以外ではチタン酸バリウム(BaT
iO3 (BTO))が代表的な強誘電体として知られて
いる。BTOはPZTと同じくペロブスカイト型結晶構
造を持ち、キュリー温度は約393Kである。Pbと比べる
とBaは蒸発しにくく、また結晶化した場合にペロブス
カイト型以外の結晶構造をとることがほとんどないとい
うような特徴を有している。しかしながら、BTOはP
ZTと比べて残留分極が小さく、しかもキュリー温度が
低いために残留分極の温度依存性が大きいなどの難点を
有しており、これらに起因して強誘電体メモリへの適用
はさほど検討されていない。Other than PZT, barium titanate (BaT)
iO 3 (BTO)) is known as a typical ferroelectric. BTO has a perovskite crystal structure like PZT, and has a Curie temperature of about 393K. Compared to Pb, Ba is less likely to evaporate, and when crystallized, has the characteristic that it hardly takes a crystal structure other than the perovskite type. However, the BTO has P
Compared to ZT, it has the drawback that the remanent polarization is small and the Curie temperature is low, so that the temperature dependence of the remanent polarization is large. For these reasons, application to ferroelectric memories is being studied very much. Absent.
【0006】これに対して、本発明者らは先に、基板と
してチタン酸ストロンチウム(SrTiO3 (ST
O))単結晶を、下部電極として例えばルテニウム酸ス
トロンチウム(SrRuO3 (SRO))を、さらに誘
電体としてSROよりやや大きな格子定数を持つチタン
酸バリウムストロンチウム(Bax Sr1-x TiO
3 (BSTO)を選択し、かつこれらを全てエピタキシ
ャル成長させることによって、BSTOのc軸長を人工
的に制御できることを見出した(特開平8-139292号公報
参照)。On the other hand, the present inventors have previously made strontium titanate (SrTiO 3 (ST
O)) A single crystal, for example, strontium ruthenate (SrRuO 3 (SRO)) as a lower electrode, and barium strontium titanate (Ba x Sr 1-x TiO) having a lattice constant slightly larger than SRO as a dielectric.
3 It has been found that the c-axis length of BSTO can be artificially controlled by selecting (BSTO) and epitaxially growing all of them (see JP-A-8-139292).
【0007】その結果、Baリッチ組成のBSTOを使
用することによって、強誘電キュリー温度を高温側にシ
フトさせ、室温領域で大きな残留分極を示し、かつ85℃
程度まで温度を上げても十分大きな残留分極を保持する
ことができる、FRAMに好適な強誘電体膜が実現可能
であることを確認している。また同様に、Srリッチ組
成のBSTOを使用することによって、多結晶膜でキャ
パシタを作製したときの誘電率、例えば膜厚20nmで誘電
率 200程度の数倍の 800以上に達する誘電率を有する薄
膜キャパシタが作製でき、DRAMに好適な誘電特性が
実現できることを実験的に確認している。このようなエ
ピタキシャル成長させた誘電体膜を有する薄膜キャパシ
タを用いて、FRAMやDRAMなどの半導体メモリを
構成することができ、それらの実用化が期待される。As a result, by using the BSTO having a Ba-rich composition, the ferroelectric Curie temperature is shifted to a high temperature side, a large remanent polarization is exhibited in a room temperature region, and 85 ° C.
It has been confirmed that a ferroelectric film suitable for FRAM, which can maintain a sufficiently large remanent polarization even when the temperature is raised to a certain degree, can be realized. Similarly, by using BSTO having a Sr-rich composition, a thin film having a dielectric constant of 800 or more, which is several times the dielectric constant of approximately 200 at a film thickness of 20 nm, for example, when a capacitor is manufactured using a polycrystalline film. It has been experimentally confirmed that a capacitor can be manufactured and dielectric characteristics suitable for a DRAM can be realized. A semiconductor memory such as an FRAM or a DRAM can be formed by using a thin film capacitor having a dielectric film grown epitaxially as described above, and their practical application is expected.
【0008】[0008]
【発明が解決しようとする課題】ところで、半導体メモ
リとして実用化するためには、高々20mm径程度の大きさ
の基板しか得られないSTO基板に代えて、Si基板上
にエピタキシャルキャパシタを作製することが必須であ
る。しかしながら、Si基板(a0 =0.543nm)とSRO
やBSTO(a0 = 0.39〜0.40nm)との間には大きな格
子不整合が存在し、またSi基板が酸化されやすいこと
などから、Si基板上に膜質の良好なエピタキシャル膜
を作製することは非常に困難である。By the way, in order to put it to practical use as a semiconductor memory, it is necessary to manufacture an epitaxial capacitor on a Si substrate instead of an STO substrate which can only obtain a substrate having a diameter of at most about 20 mm. Is required. However, Si substrate (a 0 = 0.543 nm) and SRO
And BSTO (a 0 = 0.39 to 0.40 nm) have a large lattice mismatch, and the Si substrate is easily oxidized. Therefore, it is not possible to produce an epitaxial film with good film quality on a Si substrate. Very difficult.
【0009】本発明者らは、上記したような問題に対し
て、TiNにAINを固溶させた(Ti,Al)Nエピ
タキシャルバリア層を適用することを報告している(IE
EE-IEDM 1996 Technical Digest pp.695-698)。TiN
の格子定数は 0.423nmであり、AlNを 30%固溶させた
ときの格子定数は 0.421nm程度とSiとの格子不整合は
大きいが、同じ方位でのエピタキシャル成長が生じる。The present inventors have reported the application of a (Ti, Al) N epitaxial barrier layer in which AIN is dissolved in TiN to solve the above problem (IE
EE-IEDM 1996 Technical Digest pp.695-698). TiN
Has a lattice constant of 0.423 nm, and the lattice constant when AlN is dissolved in 30% as a solid solution is about 0.421 nm, which has a large lattice mismatch with Si, but causes epitaxial growth in the same orientation.
【0010】ただし、Siと(Ti,Al)Nの界面に
は格子不整合に相当する、ほぼSi3格子に 1本の密度
の不整合転位が導入される。このために最適条件で成膜
を行っても、(Ti,Al)NのX線回折におけるロッ
キングカーブの半値幅は 1゜以上と大きくなり、その上
に成長するSROやBSTOの半値幅も 1゜以上となっ
てしまう。このような結晶性の乱れは誘電特性の劣化原
因となっている。However, at the interface between Si and (Ti, Al) N, one dislocation having a density of approximately one is introduced into the Si3 lattice, which corresponds to lattice mismatch. For this reason, even when the film is formed under optimum conditions, the half width of the rocking curve in X-ray diffraction of (Ti, Al) N becomes as large as 1 ° or more, and the half width of SRO or BSTO grown thereon also becomes 1%.゜ or more. Such disorder in crystallinity causes deterioration of dielectric properties.
【0011】本発明はこのような課題に対処するために
なされたもので、エピタキシャル効果を利用して強誘電
性を発現させた強誘電体薄膜、あるいはエピタキシヤル
効果により誘電率を増大させた高誘電率薄膜を使用した
キャパシタを、半導体メモリとして実用化する上で必須
のSi基板上に良好な膜質および結晶状態を維持して作
製することを可能にした薄膜キャパシタを提供すること
を目的としている。The present invention has been made to address such a problem, and has been made in view of a ferroelectric thin film exhibiting ferroelectricity by utilizing an epitaxial effect, or a high dielectric constant in which a dielectric constant is increased by an epitaxial effect. It is an object of the present invention to provide a thin film capacitor capable of manufacturing a capacitor using a dielectric constant thin film on a Si substrate, which is indispensable for practical use as a semiconductor memory, while maintaining good film quality and crystalline state. .
【0012】[0012]
【課題を解決するための手段】本発明の薄膜キャパシタ
は、請求項1に記載したように、シリコン基板と、N
i、Co、Mn、Ru、Pd、Cr、Y、ErおよびI
rから選ばれる少なくとも 1種の元素のシリサイドから
なり、前記シリコン基板上に直接エピタキシャル成長さ
せた金属シリサイド層と、前記金属シリサイド層上にエ
ピタキシャル成長させた第1の電極層と、前記第1の電
極層上にエピタキシャル成長させた誘電体膜と、前記誘
電体膜上に形成された第2の電極層とを具備することを
特徴としている。According to a first aspect of the present invention, there is provided a thin film capacitor comprising: a silicon substrate;
i, Co, Mn, Ru, Pd, Cr, Y, Er and I
and a silicide of at least one element selected from the group consisting of: a metal silicide layer directly epitaxially grown on the silicon substrate; a first electrode layer epitaxially grown on the metal silicide layer; It is characterized by comprising a dielectric film epitaxially grown thereon and a second electrode layer formed on the dielectric film.
【0013】本発明の薄膜キャパシタは、請求項2に記
載したように、さらに前記金属シリサイド層と前記第1
の電極層との間に配置され、TiNまたはTiNとMN
(ただし、MはAl、V、Mo、NbおよびTaから選
ばれる少なくとも 1種の元素を示す)との固溶体からな
るバリア層を具備し、前記バリア層は前記金属シリサイ
ド層上にエピタキシャル成長していることを特徴として
いる。According to a second aspect of the present invention, in the thin film capacitor, the metal silicide layer and the first
TiN or TiN and MN
(Where M represents at least one element selected from the group consisting of Al, V, Mo, Nb and Ta), and the barrier layer is epitaxially grown on the metal silicide layer. It is characterized by:
【0014】本発明の薄膜キャパシタは、例えば請求項
3に記載したように、前記誘電体膜がペロブスカイト型
結晶構造を有する誘電性材料からなる場合に、特に効果
的である。The thin film capacitor of the present invention is particularly effective when the dielectric film is made of a dielectric material having a perovskite type crystal structure, for example, as described in claim 3.
【0015】本発明の薄膜キャパシタにおいては、シリ
コン基板上にまず金属シリサイド層をエピタキシャル成
長させている。金属シリサイドはシリコンと格子定数が
ほぼ一致するため、良質なエピタキシャル膜をシリコン
基板上に形成することができる。このように、一旦シリ
コン基板上に良好な膜質のエピタキシャル金属膜(金属
シリサイド層)を形成することができれば、その上には
格子定数の違うエピタキシャル金属膜を良好な膜質で形
成することができる。すなわち、金属シリサイド層と第
1の電極層やバリア層の間に格子定数の差が存在してい
ても、第1の電極層やバリア層として良質なエピタキシ
ャル膜を形成することができる。In the thin film capacitor of the present invention, first, a metal silicide layer is epitaxially grown on a silicon substrate. Since metal silicide has substantially the same lattice constant as silicon, a high-quality epitaxial film can be formed on a silicon substrate. As described above, once an epitaxial metal film (metal silicide layer) having good film quality can be formed on a silicon substrate, an epitaxial metal film having a different lattice constant can be formed thereon with good film quality. That is, even if there is a difference in lattice constant between the metal silicide layer and the first electrode layer or the barrier layer, a high-quality epitaxial film can be formed as the first electrode layer or the barrier layer.
【0016】[0016]
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。Embodiments of the present invention will be described below.
【0017】図1は、本発明の薄膜キャパシタの一実施
形態の構成を示す図である。同図において、1はシリコ
ン(Si)基板であり、このSi基板1はポリシリコン
やタングステンなどからなるプラグを有するものであっ
てもよい。FIG. 1 is a diagram showing the configuration of an embodiment of the thin film capacitor of the present invention. In FIG. 1, reference numeral 1 denotes a silicon (Si) substrate, and this Si substrate 1 may have a plug made of polysilicon, tungsten, or the like.
【0018】Si基板1上には、ニッケル(Ni)、コ
バルト(Co)、マンガン(Mn)、ルテニウム(R
u)、パラジウム(Pd)、クロム(Cr)、イットリ
ウム(Y)、エルビウム(Er)およびイリジウム(I
r)から選ばれる 1種または 2種以上の元素のシリサイ
ドからなる金属シリサイド層2が形成されている。この
金属シリサイド層2はSi基板1上に直接エピタキシャ
ル成長させたものである。金属シリサイド層2の膜厚
は、例えば 5〜20nm程度とすることが好ましい。On the Si substrate 1, nickel (Ni), cobalt (Co), manganese (Mn), ruthenium (R)
u), palladium (Pd), chromium (Cr), yttrium (Y), erbium (Er) and iridium (I
A metal silicide layer 2 made of a silicide of one or more elements selected from r) is formed. This metal silicide layer 2 is formed by direct epitaxial growth on the Si substrate 1. The thickness of the metal silicide layer 2 is preferably, for example, about 5 to 20 nm.
【0019】上記した金属シリサイド層2上には例えば
図1に示したように、膜厚 5〜20nm程度の第1の電極層
(下部電極)3が形成されている。この第1の電極層3
は金属シリサイド層2に対してエピタキシャル成長して
おり、さらにその上には第1の電極層3に対してエピタ
キシャル成長した、膜厚20〜 100nm程度の誘電体膜4が
形成されている。この誘電体膜4上には膜厚10〜30nm程
度の第2の電極層(上部電極)5が形成されている。な
お、第2の電極層5も誘電体膜4に対してエピタキシャ
ル成長させ、全エピタキシャルキャパシタとすることが
好ましい。On the metal silicide layer 2, a first electrode layer (lower electrode) 3 having a thickness of about 5 to 20 nm is formed as shown in FIG. 1, for example. This first electrode layer 3
Is epitaxially grown on the metal silicide layer 2, and a dielectric film 4 having a thickness of about 20 to 100 nm, which is epitaxially grown on the first electrode layer 3, is formed thereon. On this dielectric film 4, a second electrode layer (upper electrode) 5 having a thickness of about 10 to 30 nm is formed. Preferably, the second electrode layer 5 is also epitaxially grown on the dielectric film 4 to form an all-epitaxial capacitor.
【0020】金属シリサイド層2と第1の電極層3との
間には、例えば図2に示すように、TiNまたはTi
1-x Alx NなどのTiNとMN(ただし、MはAl、
V、Mo、NbおよびTaから選ばれる少なくとも 1種
の元素を示す)との固溶体からなるバリア層6を介在さ
せてもよい。この場合、バリア層6は金属シリサイド層
2に対してエピタキシャル成長させ、また第1の電極層
3はバリア層6に対してエピタキシャル成長させる。Between the metal silicide layer 2 and the first electrode layer 3, for example, as shown in FIG.
TiN and MN such as 1-x Al x N (where M is Al,
And at least one element selected from V, Mo, Nb and Ta). In this case, the barrier layer 6 is epitaxially grown on the metal silicide layer 2, and the first electrode layer 3 is epitaxially grown on the barrier layer 6.
【0021】誘電体膜4の構成材料には、ペロブスカイ
ト型結晶構造を有する誘電性材料が好適である。このよ
うな誘電性材料としては、ABO3 で表されるペロブス
カイト型酸化物が挙げられる。特に、BaTiO3 (B
TO)を主成分とし、そのAサイト元素(Ba)の一部
をSrやCaなどの元素で置換したり、またBサイト元
素(Ti)の一部をZr、Hf、Snなどの元素で置換
したペロブスカイト型酸化物が好ましく用いられる。S
rやCaなどによるAサイト置換は、強誘電性や誘電率
の向上、またキュリー温度の向上などに寄与する。Aサ
イト元素の置換量は95モル% 以下とすることが好まし
い。Zr、Hf、SnなどによるBサイト置換は、抗電
界の低下などに寄与する。Bサイト元素の置換量は90モ
ル% 以下とすることが好ましい。As a constituent material of the dielectric film 4, a dielectric material having a perovskite crystal structure is preferable. As such a dielectric material, a perovskite-type oxide represented by ABO 3 may be mentioned. In particular, BaTiO 3 (B
TO) as a main component, and part of the A-site element (Ba) is replaced by an element such as Sr or Ca, and part of the B-site element (Ti) is replaced by an element such as Zr, Hf, or Sn. The perovskite oxide described above is preferably used. S
A-site substitution with r, Ca, or the like contributes to improvement of ferroelectricity and dielectric constant, improvement of Curie temperature, and the like. The substitution amount of the A-site element is preferably set to 95 mol% or less. B-site substitution with Zr, Hf, Sn, or the like contributes to a reduction in coercive electric field and the like. The substitution amount of the B site element is preferably set to 90 mol% or less.
【0022】BTOを主成分とし、Bサイト元素やAサ
イト元素の一部を置換したペロブスカイト型酸化物は、
Bサイト元素やAサイト元素の置換量、さらには歪量に
より、強誘電体もしくは常誘電体となる。従って、ペロ
ブスカイト型酸化物の組成や歪量を適宜設定することに
よって、薄膜キャパシタの使用目的に応じた誘電体膜を
得ることができる。例えば、Bax Sr1-x TiO
3 (BSTO)の場合、Baのモル分率xが0.30〜 1の
範囲であると強誘電性を示す。一方、Baのモル分率x
が 0〜 0.3の範囲であると常誘電性を示す。これらはB
サイト元素の置換量によっても変化する。A perovskite oxide containing BTO as a main component and partially substituting a B-site element and an A-site element is as follows:
It becomes a ferroelectric or paraelectric depending on the substitution amount of the B-site element and the A-site element, and furthermore, the strain amount. Therefore, by appropriately setting the composition and strain amount of the perovskite oxide, a dielectric film suitable for the intended use of the thin film capacitor can be obtained. For example, Ba x Sr 1-x TiO
In the case of 3 (BSTO), ferroelectricity is exhibited when the molar fraction x of Ba is in the range of 0.30 to 1. On the other hand, the molar fraction of Ba x
Is paraelectric in the range of 0 to 0.3. These are B
It changes depending on the substitution amount of the site element.
【0023】また、Bサイト元素がTi、Sn、Zr、
Hfおよびこれらの固溶系からなるペロブスカイト型酸
化物、さらにはMg1/3 Ta2/3 、Mg1/3 Nb2/3 、
Zn1/3 Nb2/3 、Zn1/3 Ta2/3 などの複合酸化物
およびそれらの固溶系からなるペロブスカイト型酸化物
を用いてもよい。この際、Aサイト元素はBaおよびそ
の一部をSrやCaなどの元素で置換したものなどが適
用される。The B site element is Ti, Sn, Zr,
Hf and a perovskite-type oxide composed of a solid solution thereof, and further, Mg 1/3 Ta 2/3 , Mg 1/3 Nb 2/3 ,
Complex oxides such as Zn 1/3 Nb 2/3 and Zn 1/3 Ta 2/3 and perovskite-type oxides composed of a solid solution thereof may be used. At this time, as the A-site element, Ba and a part thereof replaced with an element such as Sr or Ca are applied.
【0024】誘電体膜4は上記したBSTOなどに限ら
れるものではなく、薄膜キャパシタの使用目的に応じ
て、強誘電体または常誘電体としての機能を有する種々
のぺロブスカイト型酸化物を用いることができる。例え
ば、FRAMに適用する場合には、Pb(Zr,Ti)
O3 (PZT)、(Pb,La)(Zr,Ti)O
3 (PLZT)、Bi−Sr−Ta−O、Bi−Sr−
Ti−Oなどの強誘電性ペロブスカイト型酸化物を用い
ることができる。また、DRAMのキャパシタに適用す
る場合には、SrTiO3 (STO)などの高誘電性ペ
ロブスカイト型酸化物を用いることも可能である。The dielectric film 4 is not limited to the above-mentioned BSTO or the like, and various perovskite oxides having a function as a ferroelectric or paraelectric may be used according to the purpose of use of the thin film capacitor. Can be. For example, when applied to FRAM, Pb (Zr, Ti)
O 3 (PZT), (Pb, La) (Zr, Ti) O
3 (PLZT), Bi-Sr-Ta-O, Bi-Sr-
A ferroelectric perovskite oxide such as Ti—O can be used. When applied to a capacitor of a DRAM, a high dielectric perovskite oxide such as SrTiO 3 (STO) can be used.
【0025】また下部電極2には、例えば上記したよう
なペロブスカイト型結晶構造を有する誘電性材料と格子
定数が近似し、また金属シリサイド層2やバリア層6に
対してエピタキシャル成長させることが可能な各種導電
性材料、例えばSrRuO3、CaRuO3 、BaRu
O3 およびこれらの固溶系、SrΜoO3 、BaΜoO
3 、CaΜoO3 およびこれらの固溶系、LaSrCu
O3 などの導電性ペロブスカイト型酸化物が使用され
る。さらに、Pt、Au、Pd、Ir、Rh、Re、R
uなどの貴金属、およびそれらの合金や酸化物などで下
部電極2を構成することも可能である。The lower electrode 2 has various lattice constants similar to those of a dielectric material having a perovskite type crystal structure as described above, for example, and can be epitaxially grown on the metal silicide layer 2 and the barrier layer 6. Conductive materials such as SrRuO 3 , CaRuO 3 , BaRu
O 3 and their solid solution systems, SrΜO 3 , BaΜO
3 , CaΜOO 3 and their solid solution system, LaSrCu
A conductive perovskite oxide such as O 3 is used. Further, Pt, Au, Pd, Ir, Rh, Re, R
It is also possible to form the lower electrode 2 from a noble metal such as u, or an alloy or oxide thereof.
【0026】なお、上部電極5は特に限定されるもので
はないが、下部電極2と同様な導電性ペロブスカイト型
酸化物や貴金属(合金や酸化物を含む)などで構成する
ことが好ましい。The upper electrode 5 is not particularly limited, but is preferably made of the same conductive perovskite oxide or noble metal (including alloys and oxides) as the lower electrode 2.
【0027】上述したような各構成要素によって、この
実施形態の薄膜キャパシタ7が構成されている。この薄
膜キャパシタ7は、例えばFRAM(強誘電体メモリ
(不揮発性メモリ))の電荷蓄積部(記憶媒体)、ある
いは誘電率を増大させたDRAMの電荷蓄積部(記憶媒
体)として使用される。なお、薄膜キャパシタ7の具体
的なデバイス構造は特に限定されるものではなく、平面
型、スタック型、内堀り式トレンチ型など、いかなる構
造であってもよい。The components described above constitute the thin film capacitor 7 of this embodiment. The thin film capacitor 7 is used, for example, as a charge storage unit (storage medium) of an FRAM (ferroelectric memory (non-volatile memory)) or a charge storage unit (storage medium) of a DRAM having an increased dielectric constant. It should be noted that the specific device structure of the thin film capacitor 7 is not particularly limited, and may be any structure such as a planar type, a stack type, and an internal trench type.
【0028】ここで、誘電特性に優れたぺロブスカイト
系のエピタキシャルキャパシタをSi基板1上に形成す
るためには、ぺロブスカイトの格子定数(約0.40nm)と
Siの格子定数(0.543nm) との大きな差を克服し、エピ
タキシャルキャパシタの膜質を改善することが重要であ
る。そこで、本発明においてはSiの格子定数にほぼ一
致した金属シリサイド層2をまずエピタキシャル成長さ
せ、この金属シリサイド層2上に金属同士の格子不整合
系である酸化物層や貴金属層(3)、あるいは窒化物層
(6)をエピタキシャル成長させることに特徴を有す
る。Here, in order to form a perovskite-based epitaxial capacitor having excellent dielectric properties on the Si substrate 1, the lattice constant of perovskite (about 0.40 nm) and the lattice constant of Si (0.543 nm) are required. It is important to overcome large differences and improve the film quality of epitaxial capacitors. Therefore, in the present invention, a metal silicide layer 2 having a lattice constant substantially equal to that of Si is first epitaxially grown, and an oxide layer or a noble metal layer (3), which is a lattice mismatch system between metals, is formed on the metal silicide layer 2 or It is characterized in that the nitride layer (6) is epitaxially grown.
【0029】これは、半導体であるSiは結合に方向性
を持ち、表面にもダングリングボンドと呼ばれる結合手
を持つために、Siの界面は格子整合性に非常に敏感で
ある。従って、Si基板1上に格子整合しない材料を形
成した場合には、例えエピタキシャル成長が生じたとし
ても、良好な結晶性を有する膜を得ることは非常に困難
である。格子不整合の程度に応じてSiの結合手があま
り、界面にエネルギーの大きな転位を形成してエピタキ
シャル層の結晶性を乱すからである。This is because Si, which is a semiconductor, has directionality in bonding and has a bond called dangling bond on the surface, so that the interface of Si is very sensitive to lattice matching. Therefore, when a material that does not lattice match is formed on the Si substrate 1, it is very difficult to obtain a film having good crystallinity even if epitaxial growth occurs. This is because Si bonds are too large depending on the degree of lattice mismatch to form dislocations having a large energy at the interface, thereby disturbing the crystallinity of the epitaxial layer.
【0030】例えば、Si基板上にTiN(格子定数=
0.423nm) のエピタキシャル膜を成膜すると、Siとの
界面にはほぼSi 3格子に対して 1本の転位が観測され
る。このため、エピタキシャル成長を行っても結晶性の
乱れを表す 1つの指標であるXRD測定におけるロキン
グカーブの半値幅が 1゜を切ることは非常に困難であ
る。一方、金属シリサイドのいくつかはSiとほぼ一致
した格子定数を持ち、良質なエピタキシャル膜を形成す
ることができる。表1はSi基板上にエピタキシャル膜
が形成可能な金属シリサイドの例を示す。For example, TiN (lattice constant =
When an epitaxial film (0.423 nm) is formed, almost one dislocation per Si 3 lattice is observed at the interface with Si. For this reason, it is very difficult for the half width of the rocking curve in XRD measurement, which is one index indicating disorder of crystallinity, to fall below 1 ° even when epitaxial growth is performed. On the other hand, some of the metal silicides have a lattice constant almost identical to that of Si, and a high-quality epitaxial film can be formed. Table 1 shows examples of metal silicides that can form an epitaxial film on a Si substrate.
【0031】[0031]
【表1】 表1に示したような金属シリサイドを使用することによ
って、例えばロッキングカーブの半値幅で 0.1゜以下と
いうように、結晶性が極めて良質で、かつ平坦なエピタ
キシャル膜をSi基板1上に形成することが可能とな
る。ここで、用いる金属シリサイドはSiとの格子ミス
マッチが 10%以内であることが好ましく、特にSiとの
格子ミスマッチが5%以内である金属シリサイドを適用す
ることが望ましい。このため、Si(100) 面に対しては
Ni、Co、Mn、Ruなどのシリサイド、Si(111)
面に対してはNi、Co、Cr、Ir、Pd、Y、Er
などのシリサイドを適用することが好ましい。金属シリ
サイドはMSi2 などの量論組成を有するものに限ら
ず、MSix で表せるものであれば使用可能であるが、
特に量論組成の金属シリサイドを使用することが好まし
い。[Table 1] By using a metal silicide as shown in Table 1, it is possible to form a flat epitaxial film having excellent crystallinity and a flat quality on the Si substrate 1 such as a rocking curve having a half width of 0.1 ° or less. Becomes possible. Here, the metal silicide to be used preferably has a lattice mismatch with Si of 10% or less, and more preferably a metal silicide with a lattice mismatch of 5% or less with Si. For this reason, silicide such as Ni, Co, Mn, and Ru, Si (111)
Ni, Co, Cr, Ir, Pd, Y, Er
It is preferable to use a silicide such as Metal silicide is not limited to those having a stoichiometric composition, such as MSi 2, but can be used as long as it can be expressed by MSi x,
In particular, it is preferable to use a stoichiometric metal silicide.
【0032】このように、一旦Si基板1上に良好な膜
質のエピタキシャル金属膜(金属シリサイド層2)を形
成することができれば、その上には格子定数の違うエピ
タキシャル金属膜を良好な膜質で形成することが可能と
なる。これは金属結合においては結合に方向性がなく、
界面は電子的にみて半導体よりもはるかに平坦であるた
め、界面エネルギーや界面転位のエネルギーが小さい。
このため、金属膜同士の場合には半導体と金属との間と
比較して、格子定数の不整合が存在していてもはるかに
良好な膜質のエピタキシャル膜を形成することができ
る。As described above, once an epitaxial metal film of good film quality (metal silicide layer 2) can be formed on the Si substrate 1, an epitaxial metal film having a different lattice constant is formed thereon with good film quality. It is possible to do. This is because there is no direction in metal bonding,
Since the interface is much flatter electronically than a semiconductor, the interface energy and interface dislocation energy are small.
For this reason, in the case of a metal film, an epitaxial film having much better film quality can be formed even if a lattice constant mismatch exists, as compared with that between a semiconductor and a metal.
【0033】金属シリサイド層2上には、その上にエピ
タキシャル成長させることができ、かつ酸化物系のエピ
タキシャルキャパシタを作製するときの酸化雰囲気に耐
え得る材料として、TiNをはじめとする窒化物からな
るバリア層6を形成することが好ましい。なお、金属シ
リサイド2上に直接導電性ペロブスカイト型酸化物など
からなる第1の電極層3を形成することも可能である
が、金属シリサイド層2の酸化を防ぐ上で、窒化物から
なるバリア層6を形成することが好ましい。On the metal silicide layer 2, a barrier made of nitride such as TiN is used as a material that can be epitaxially grown thereon and can withstand an oxidizing atmosphere when an oxide-based epitaxial capacitor is manufactured. Preferably, layer 6 is formed. The first electrode layer 3 made of a conductive perovskite oxide or the like can be directly formed on the metal silicide 2. However, in order to prevent the metal silicide layer 2 from being oxidized, a barrier layer made of a nitride is used. 6 is preferably formed.
【0034】また、Si/エピタキシャル窒化膜構造に
代えて、Si/エピタキシャルシリサイド/エピタキシ
ャル窒化膜構造にした場合の他の利点としては、Si基
板1との間のコンタクト抵抗が非常に小さくなることが
挙げられる。これはSi基板1と金属シリサイド層2と
の間のショットキーバリアの高さが小さくなるためであ
る。Another advantage of using the Si / epitaxial silicide / epitaxial nitride film structure instead of the Si / epitaxial nitride film structure is that the contact resistance with the Si substrate 1 is extremely small. No. This is because the height of the Schottky barrier between Si substrate 1 and metal silicide layer 2 is reduced.
【0035】エピタキシャル成長させた金属シリサイド
層2の形成方法としては、例えば以下に示すような方法
が挙げられる。As a method of forming the metal silicide layer 2 grown epitaxially, for example, the following method can be mentioned.
【0036】(a) シリサイド組成の材料を使用し、熱蒸
着、レーザ蒸着、スパッタなどの方法により昇温したS
i基板上に直接エピタキシャル膜を形成する。(A) Using a material having a silicide composition and heating S by a method such as thermal evaporation, laser evaporation, or sputtering.
An epitaxial film is formed directly on the i-substrate.
【0037】(b) シリサイドの金属成分の材料を使用
し、熱蒸着、レーザ蒸着、スパッタなどの方法によりS
i基板上に一旦金属膜を形成した後、熱処理により基板
のSiと反応させて、エピタキシャル・シリサイド膜を
形成する。あるいは、昇温したSi基板上に金属膜を成
膜しながら反応させて、エピタキシャル・シリサイド膜
を形成する。(B) Using a material of a metal component of silicide, S is deposited by a method such as thermal evaporation, laser evaporation, or sputtering.
After a metal film is once formed on the i-substrate, it is reacted with Si of the substrate by heat treatment to form an epitaxial silicide film. Alternatively, a metal film is formed and reacted on a heated Si substrate to form an epitaxial silicide film.
【0038】(c) シリサイドの金属成分の材料をイオン
注入によりSi上に打ち込んだ後、熱処理により基板の
Siと反応させて、エピタキシャル・シリサイド膜を形
成する。(C) After the material of the metal component of silicide is implanted into Si by ion implantation, it reacts with Si of the substrate by heat treatment to form an epitaxial silicide film.
【0039】上述した 3種類の方法はそれぞれ利点を有
しており、金属シリサイドの種類、他の層の構成材料や
素子構造などの状況に応じて、適宜選択して使用するこ
とが好ましい。The above three methods have their respective advantages, and it is preferable to select and use them appropriately according to the type of the metal silicide, the constituent material of the other layers, the element structure, and the like.
【0040】また、エピタキシャル成長させた窒化膜の
形成方法としては、例えば以下に示すような方法が挙げ
られ、いずれの成膜方法を使用してもよい。As a method of forming a nitride film epitaxially grown, for example, the following method can be mentioned, and any film forming method may be used.
【0041】(1) 窒化物組成の材料を使用し、熱蒸着、
レーザ蒸着、スパッタなどの方法により昇温したシリサ
イド層上に直接エピタキシャル膜を形成する。(1) Using a nitride composition material, thermal evaporation,
An epitaxial film is formed directly on the silicide layer heated by a method such as laser deposition or sputtering.
【0042】(2) 窒化物の金属成分材料を使用し、窒素
雰囲気あるいはアンモニア雰囲気中で熱蒸着、レーザ蒸
着、スパッタなどの方法によって、雰囲気と反応させな
がら昇温したシリサイド層上に直接エピタキシャル膜を
形成する。(2) Using a metal component material of nitride, an epitaxial film is formed directly on the silicide layer which is heated while reacting with the atmosphere in a nitrogen atmosphere or an ammonia atmosphere by a method such as thermal evaporation, laser evaporation, or sputtering. To form
【0043】(3) 熱CVDないしはMOCVD法によ
り、昇温したシリサイド層上に直接エピタキシャル膜を
形成する。(3) An epitaxial film is formed directly on the heated silicide layer by thermal CVD or MOCVD.
【0044】上述したように、本発明によればエピタキ
シャル成長時に導入される歪により誘起された強誘電体
膜や高誘電率膜を使用したキャパシタを、Si基板上に
良好な膜質で作製することができる。従って、このよう
な本発明の薄膜キャパシタとトランジスタとをSi基板
上に高度に集積することによって、実用性が高く、かつ
信頼性の高い超高集積化したFRAMやDRAMなどの
半導体メモリを作製することが可能になる。As described above, according to the present invention, a capacitor using a ferroelectric film or a high dielectric constant film induced by strain introduced during epitaxial growth can be manufactured on a Si substrate with good film quality. it can. Therefore, by highly integrating such a thin film capacitor and a transistor of the present invention on a Si substrate, a highly practical and highly reliable semiconductor memory such as a highly integrated FRAM or DRAM is manufactured. It becomes possible.
【0045】[0045]
【実施例】以下、本発明の具体的な実施例およびその評
価結果について述べる。EXAMPLES Hereinafter, specific examples of the present invention and evaluation results thereof will be described.
【0046】比較例1 まず、SrTiO3 (100) 基板(格子定数0.3905nm)の
表面に、RFマグネトロンスパッタ法により基板温度 6
00℃で、順に膜厚20nmのSrRuO3 下部電極(格子定
数0.391nm)、膜厚20nmのBa0.7 Sr0.3 TiO3 強誘
電体膜(格子定数0.397nm)、膜厚30nmのSrRuO3 上
部電極をエピタキシャル成長させた。SROおよびBS
TOは酸化物ターゲットを用いて、Ar:O2 = 4: 1
の混合ガス雰囲気中で成膜を行った。COMPARATIVE EXAMPLE 1 First, the surface temperature of the SrTiO 3 (100) substrate (lattice constant: 0.3905 nm) was measured by RF magnetron sputtering.
At 00 ° C., a 20 nm thick SrRuO 3 lower electrode (lattice constant 0.391 nm), a 20 nm thick Ba 0.7 Sr 0.3 TiO 3 ferroelectric film (lattice constant 0.397 nm), and a 30 nm thick SrRuO 3 upper electrode are sequentially placed at 00 ° C. It was epitaxially grown. SRO and BS
TO: Ar: O 2 = 4: 1 using an oxide target
Was formed in a mixed gas atmosphere of
【0047】得られた薄膜キャパシタのX線回折を行っ
たところ、SROおよびBSTO共に基板面に対して
(001)方位でエピタキシャル成長していることが確認さ
れた。BSTOは下部電極との僅かな格子定数差により
歪格子を形成しており、基板に垂直方向のc軸長は 0.4
12nmとバルクより3.8%伸びていた。各成長層の (002)ピ
ークのロッキングカーブを測定して半値幅を測ったとこ
ろ、SROが0.11゜、BSTOが0.12゜であった。X-ray diffraction of the obtained thin film capacitor showed that both SRO and BSTO
It was confirmed that the epitaxial growth was in the (001) orientation. BSTO forms a strained lattice due to a slight difference in lattice constant from the lower electrode, and the c-axis length in the direction perpendicular to the substrate is 0.4
At 12nm, it was 3.8% longer than the bulk. When the rocking curve of the (002) peak of each growth layer was measured to measure the half width, the SRO was 0.11% and the BSTO was 0.12%.
【0048】このように、基板上に全て格子整合系の下
部電極や誘電体膜を作製した場合には、非常に結晶性に
優れた多層のエピタキシャル膜を得ることができた。ま
た、上下電極の間で誘電体特性を測定したところ、BS
TOの伸びたc軸長に対応した残留分極量として25μC/
cm2 が得られ、優れた強誘電体膜であった。As described above, when the lattice-matching lower electrode and the dielectric film were all formed on the substrate, a multilayer epitaxial film having extremely excellent crystallinity could be obtained. In addition, when the dielectric properties were measured between the upper and lower electrodes, BS
The remanent polarization corresponding to the c-axis length of TO is 25μC /
cm 2 was obtained, which was an excellent ferroelectric film.
【0049】ただし、このSTO基板を用いた格子整合
系の薄膜キャパシタは、以下に示すSi基板を用いた実
施例の薄膜キャパシタに比べて、実用性という点では劣
るものである。However, the lattice matching type thin film capacitor using the STO substrate is inferior in practicality as compared with the thin film capacitor of the embodiment using the Si substrate described below.
【0050】実施例1 まず、図2に示したように、Si(100) 基板1(格子定
数0.543nm)の表面にRFマグネトロンスパッタ法によ
り、順に膜厚20nmのCoSi2 層2(格子定数0.5376n
m) 、膜厚20nmの(Ti0.9 Al0.1 )Nバリア層6
(格子定数 0.422nm)、膜厚20nmのSrRuO3 電極層
(下部電極)3(格子定数0.391nm)、膜厚20nmのBa
0.7 Sr0.3 TiO3 強誘電体膜4(格子定数0.397n
m)、膜厚30nmのSrRuO3 電極層(上部電極)5をエ
ピタキシャル成長させた。Example 1 First, as shown in FIG. 2, a 20 nm-thick CoSi 2 layer 2 (with a lattice constant of 0.5376) was sequentially formed on the surface of a Si (100) substrate 1 (with a lattice constant of 0.543 nm) by RF magnetron sputtering. n
m) a (Ti 0.9 Al 0.1 ) N barrier layer 6 with a thickness of 20 nm
(Lattice constant 0.422 nm), SrRuO 3 electrode layer (lower electrode) 3 with 20 nm thickness (lattice constant 0.391 nm), Ba with 20 nm thickness
0.7 Sr 0.3 TiO 3 ferroelectric film 4 (lattice constant 0.397n
m) An SrRuO 3 electrode layer (upper electrode) 5 having a thickness of 30 nm was epitaxially grown.
【0051】成膜時の基板温度は全て 600℃とした。C
oSi2 層2はシリサイドターゲットを用い、また(T
i,Al)Nバリア層6は窒化物ターゲットを用いて、
それぞれAr雰囲気中で成膜を行った。SROおよびB
STOは酸化物ターゲットを用いて、Ar:O2 = 4:
1の混合ガス雰囲気中で成膜を行った。The substrate temperature during film formation was 600 ° C. C
The oSi 2 layer 2 uses a silicide target and (T
The i, Al) N barrier layer 6 is formed by using a nitride target.
Each was formed in an Ar atmosphere. SRO and B
STO uses an oxide target, and Ar: O 2 = 4:
Film formation was performed in the mixed gas atmosphere of No. 1.
【0052】得られた薄膜キャパシタのX線回折を行っ
たところ、CoSi2 、(Ti,Al)N、SROおよ
びBSTOは、全てSi基板面に対して (001)方位でエ
ピタキシャル成長していることが確認された。BSTO
のc軸長は 0.411nmとほぼSTO基板上のc軸長と同等
の値が得られた。さらに、各成長層の (002)ピークのロ
ッキングカーブを測定して半値幅を測ったところ、Co
Si2 が0.08゜、(Ti,Al)Nが0.17゜、SROが
0.21゜、BSTOが0.22゜であった。X-ray diffraction of the obtained thin film capacitor showed that CoSi 2 , (Ti, Al) N, SRO and BSTO were all epitaxially grown in the (001) direction on the Si substrate surface. confirmed. BSTO
Was 0.411 nm, which was almost the same as the c-axis length on the STO substrate. Further, when the rocking curve of the (002) peak of each growth layer was measured to measure the half width, Co
Si 2 0.08 °, (Ti, Al) N is 0.17 °, SRO is
0.21% and BSTO were 0.22%.
【0053】このように半導体であるSi基板上に、ま
ず格子整合系の金属であるCoSi2 膜を直接形成して
結晶性の良いエピタキシャル膜を得た上で、その上に金
属同士で格子不整合系である(Ti,Al)N膜を作製
することによって、エピタキシャル(Ti,Al)N膜
の結晶性の劣化を最小限とすることが初めて可能になっ
た。その上に積層したSROやBSTO誘電体膜の結晶
性も、全て格子整合系で作製した場合のSTO基板上に
作製したもの(比較例1)にかなり近いものが得られ
た。上下電極の間で誘電体特性を測定したところ、伸び
たc軸長と対応した残留分極量として23μC/cm2 が得ら
れ、良好な強誘電体膜であった。As described above, first, a CoSi 2 film, which is a lattice-matching metal, is directly formed on a Si substrate, which is a semiconductor, to obtain an epitaxial film having good crystallinity. By producing a (Ti, Al) N film as a matching system, it has become possible for the first time to minimize the deterioration of the crystallinity of the epitaxial (Ti, Al) N film. The crystallinity of the SRO and BSTO dielectric films laminated thereon was also very close to that produced on the STO substrate (Comparative Example 1) when all were produced by a lattice matching system. When the dielectric properties were measured between the upper and lower electrodes, a residual polarization of 23 μC / cm 2 corresponding to the extended c-axis length was obtained, indicating that the film was a good ferroelectric film.
【0054】実施例2 Si(111) 基板1の表面にRFマグネトロンスパッタ法
により、順に膜厚20nmのCrSi2 層2、膜厚20nmの
(Ti0.9 Al0.1 )Nバリア層6、膜厚20nmのSrR
uO3 電極層3、膜厚20nmのBa0.7 Sr0.3 TiO3
強誘電体膜4、膜厚30nmのSrRuO3 電極層5を順に
エピタキシャル成長させた。エピタキシャル・シリサイ
ド膜には、Si(111) に格子整合する六方晶結晶を有す
るCrSi2 の(0001)面を使用した。EXAMPLE 2 A CrSi 2 layer 2 having a thickness of 20 nm, a (Ti 0.9 Al 0.1 ) N barrier layer 6 having a thickness of 20 nm, and a 20 nm film thickness were sequentially formed on the surface of a Si (111) substrate 1 by RF magnetron sputtering. SrR
uO 3 electrode layer 3, 20 nm thick Ba 0.7 Sr 0.3 TiO 3
A ferroelectric film 4 and a 30 nm thick SrRuO 3 electrode layer 5 were epitaxially grown in this order. For the epitaxial silicide film, a (0001) plane of CrSi 2 having a hexagonal crystal lattice-matched to Si (111) was used.
【0055】成膜時の基板温度は全て 600℃とした。C
rSi2 層2はシリサイドターゲットを用い、また(T
i,Al)Nバリア層6は窒化物ターゲットを用いて、
共にAr雰囲気中で成膜を行った。SROおよびBST
Oは酸化物ターゲットを用いて、Ar:O2 = 4: 1の
混合ガス雰囲気中で成膜を行った。The substrate temperatures during film formation were all set at 600 ° C. C
The rSi 2 layer 2 uses a silicide target, and (T
The i, Al) N barrier layer 6 is formed by using a nitride target.
Both films were formed in an Ar atmosphere. SRO and BST
O was formed using an oxide target in a mixed gas atmosphere of Ar: O 2 = 4: 1.
【0056】得られた薄膜キャパシタのX線回折を行っ
たところ、CrSi2 は基板面に対して六方晶の(0001)
方位、(Ti,Al)N、SROおよびBSTOは基板
面に対して (111)方位でエピタキシャル成長しているこ
とが確認された。また、基板面に垂直なBSTOの (11
1)面間隔は 0.707nmと、ほぼバルクの値と比較して2%程
度伸びていた。各成長層の基板面に垂直な (111)あるい
は(0002)ピークのロッキングカーブを測定して半値幅を
測ったところ、CrSi2 が0.06゜、(Ti,Al)N
が0.13゜、SROが0.17゜、BSTOが0.21゜であっ
た。X-ray diffraction of the obtained thin film capacitor showed that CrSi 2 was hexagonal (0001) with respect to the substrate surface.
It was confirmed that the orientation, (Ti, Al) N, SRO and BSTO were epitaxially grown in the (111) orientation with respect to the substrate surface. In addition, the BSTO perpendicular to the substrate surface (11
1) The plane spacing was 0.707nm, which was about 2% longer than the bulk value. When the rocking curve of the (111) or (0002) peak perpendicular to the substrate surface of each growth layer was measured to measure the half width, CrSi 2 was 0.06 ° and (Ti, Al) N
Was 0.13%, SRO was 0.17%, and BSTO was 0.21%.
【0057】このように、Si(111) 基板上において
も、格子整合系のCrSi2 膜を直接形成して結晶性の
良いエピタキシャル膜を得た上で、その上に金属同士で
格子不整合系である(Ti,Al)N膜を作製すること
により、エピタキシャル(Ti,Al)N膜の結晶性の
劣化を最小限に止めることが可能となることが分かる。
その上に積層したSROやBSTO誘電体(111) 膜の結
晶性もかなり良いものが得られた。上下電極の間で誘電
体特性を測定したところ、伸びた (111)軸長と対応した
残留分極量として19μC/cm2 が得られ、やはり良い強誘
電体膜であった。As described above, also on a Si (111) substrate, a lattice-matched CrSi 2 film is directly formed to obtain an epitaxial film having good crystallinity, and then a metal-based lattice-matched system is formed on the Si (111) substrate. It can be seen that the fabrication of the (Ti, Al) N film makes it possible to minimize the deterioration of the crystallinity of the epitaxial (Ti, Al) N film.
The SRO and BSTO dielectric (111) films stacked thereon also have very good crystallinity. When the dielectric properties were measured between the upper and lower electrodes, 19 μC / cm 2 was obtained as the amount of residual polarization corresponding to the length of the extended (111) axis, which was also a good ferroelectric film.
【0058】比較例2 Si(100) 基板(格子定数0.543nm)の表面に、全てRF
マグネトロンスパッタ法により基板温度 600℃で、順に
(Ti0.9 Al0.1 )Nバリア層(格子定数0.422nm)、
SrRuO3 下部電極(格子定数0.391nm)、Ba0.7 S
r0.3 TiO3 強誘電体膜(格子定数0.397nm)、SrR
uO3 上部電極をエピタキシャル成長させた。(Ti,
Al)Nは窒化物ターゲットを用いてAr雰囲気で、S
ROおよびBSTOは酸化物ターゲットを用いてAr:
O2 = 4: 1の混合ガス雰囲気中で成膜を行った。COMPARATIVE EXAMPLE 2 The surface of a Si (100) substrate (lattice constant: 0.543 nm)
At a substrate temperature of 600 ° C. by a magnetron sputtering method, a (Ti 0.9 Al 0.1 ) N barrier layer (lattice constant 0.422 nm)
SrRuO 3 lower electrode (lattice constant 0.391 nm), Ba 0.7 S
r 0.3 TiO 3 ferroelectric film (lattice constant 0.397 nm), SrR
The uO 3 upper electrode was grown epitaxially. (Ti,
Al) N is an S atmosphere in an Ar atmosphere using a nitride target.
RO and BSTO are prepared by using an oxide target to form Ar:
Film formation was performed in a mixed gas atmosphere of O 2 = 4: 1.
【0059】得られた薄膜キャパシタのX線回折を行っ
たところ、(Ti,Al)N、SROおよびBSTOは
いずれも基板面に対して (001)方位でエピタキシャル成
長していた。またBSTOのc軸長は 0.407nmとSTO
基板上のc軸値に比較して小さかった。各成長層の (00
2)ピークのロッキングカーブを測定して半値幅を測った
ところ、(Ti,Al)Nが 1.2゜、SROが 1.4゜、
BSTOが 1.5゜であった。When the obtained thin film capacitor was subjected to X-ray diffraction, (Ti, Al) N, SRO and BSTO were all epitaxially grown in the (001) direction with respect to the substrate surface. The c-axis length of BSTO is 0.407 nm,
The value was smaller than the c-axis value on the substrate. (00
2) When the half-width was measured by measuring the rocking curve of the peak, (Ti, Al) N was 1.2 °, SRO was 1.4 °,
BSTO was 1.5 ゜.
【0060】このように、半導体であるSi基板上に、
格子不整合系の(Ti,Al)N膜を直接形成した場合
には、最適条件でエピタキシャル成長を行っても結晶性
に限界があり、ロッキングカーブの半値幅で 1.0゜を切
ることができず、その上に積層したSROやBSTO誘
電体膜の結晶性もSTO基板上に比較して劣っていた。
また、上下電極の間で誘電体特性を測定したところ、残
留分極量として 8μC/cm2 しか得られず、やはりSTO
基板上と比較するとかなり劣っていた。As described above, on a Si substrate which is a semiconductor,
When a lattice-mismatched (Ti, Al) N film is directly formed, crystallinity is limited even when epitaxial growth is performed under optimum conditions, and the rocking curve cannot have a half-width of less than 1.0 °. The crystallinity of the SRO or BSTO dielectric film laminated thereon was also inferior to that of the STO substrate.
Also, when the dielectric properties were measured between the upper and lower electrodes, only a remanent polarization of 8 μC / cm 2 was obtained.
It was considerably inferior to that on the substrate.
【0061】実施例3 次に、本発明に係るエピタキシャルキャパシタとトラン
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、FRAMの実施例について述べる。図3および図
4は、この実施例3で作製したFRAMの製造工程を模
式的に示す断面図である。Embodiment 3 Next, an embodiment of an FRAM will be described as an example of a semiconductor memory device manufactured by combining an epitaxial capacitor and a transistor according to the present invention. 3 and 4 are cross-sectional views schematically showing manufacturing steps of the FRAM manufactured in the third embodiment.
【0062】まず、図3(a)に示すように、Si(10
0) 基板101の第1の表面に深さ0.1μm 程度の不純物
拡散層102を形成した後、エピタキシャルシリサイド
層103として膜厚10nmのCoSi2 層、バリア層10
4として膜厚10nmの(Ti,Al)N層、第1の電極層
105として膜厚20nmのSrRuO3 層、誘電体膜10
6としてBaのモル分率が 70%で厚さ20nmのBSTO
膜、さらに第2の電極107として厚さ20nmのSrRu
O3 層を、基板温度 600℃でRFあるいはDCスパッタ
法により大気中に取り出さずに連続してエピタキシヤル
成長させた。First, as shown in FIG.
0) After forming an impurity diffusion layer 102 having a depth of about 0.1 μm on the first surface of the substrate 101, a 10 nm-thick CoSi 2 layer and a barrier layer 10 are formed as an epitaxial silicide layer 103.
4 as a (Ti, Al) N layer having a thickness of 10 nm; SrRuO 3 layer having a thickness of 20 nm as the first electrode layer 105;
BSTO having a Ba mole fraction of 70% and a thickness of 20 nm
SrRu having a thickness of 20 nm as a film and a second electrode 107
The O 3 layer was continuously grown epitaxially at a substrate temperature of 600 ° C. by RF or DC sputtering without being taken out into the atmosphere.
【0063】次に、隣接するキャパシタを分離するため
の溝および素子分離用の溝をリソグラフィーおよびRI
Eなどのエッチングにより形成した。なお、RIEによ
る溝のエッチング加工後、誘電体膜106の端面におけ
るリークを防ぐために、第1および第2の電極105、
107であるSrRuO3 層を選択的に湿式エッチング
して軽くエッチバックした。Next, a groove for separating adjacent capacitors and a groove for element isolation are formed by lithography and RI.
It was formed by etching such as E. After the groove is etched by RIE, the first and second electrodes 105 and 105 are used to prevent leakage at the end face of the dielectric film 106.
The 107 SrRuO 3 layer was selectively wet-etched and lightly etched back.
【0064】次いで、埋め込み絶縁膜108、109を
成膜した後、CMPなどにより平坦化を行った。なお、
この際に第2の電極107の表面を保護するために、研
磨停止層としてあらかじめTiN膜などを形成してお
き、CMP後にエッチング除去するなどの方法を使用す
ることができる。Next, after the buried insulating films 108 and 109 were formed, they were planarized by CMP or the like. In addition,
At this time, in order to protect the surface of the second electrode 107, a method in which a TiN film or the like is formed in advance as a polishing stopper layer, and etching is removed after CMP can be used.
【0065】次に、図3(b)に示すように、ドライブ
線110として室温で膜厚 200nmのTiN膜を形成して
パターニングを行った。さらに、張合わせ用絶縁膜とし
てBPSG層111を例えば 500nm程度成膜した後、例
えばCMP法により平坦化を行った。Next, as shown in FIG. 3B, a 200-nm-thick TiN film was formed as a drive line 110 at room temperature and patterned. Further, a BPSG layer 111 having a thickness of, for example, about 500 nm was formed as a bonding insulating film, and then planarized by, for example, a CMP method.
【0066】一方、図4(a)に示すように、別途表面
にBPSG層122を形成して平坦化した支持基板12
1を用意し、平坦化したBPSG層111、122同士
を突き合わせて接着した。接着は公知の方法、例えば 9
00℃程度の熱処理により行った。次に、Si基板101
の第2の表面から研磨していき、素子間分離用の埋め込
み絶縁膜109を停止層として、例えば 150nm程度の厚
さの薄膜シリコン層を形成した。On the other hand, as shown in FIG. 4A, a support substrate 12 having a flattened BPSG layer 122
1 was prepared, and the flattened BPSG layers 111 and 122 were abutted and bonded. Bonding is performed by a known method, for example, 9
The heat treatment was performed at about 00 ° C. Next, the Si substrate 101
Then, a thin silicon layer having a thickness of, for example, about 150 nm was formed using the buried insulating film 109 for element isolation as a stop layer.
【0067】なお、上記した方法以外のスマートカット
などの接着、研磨によるSOI層の形成方法などを用い
てもよい。もちろん、薄膜シリコン層の表面は後のトラ
ンジスタ形成工程に耐えるように鏡面研磨されている。
また、第1の表面側から形成された素子分離用の埋め込
み絶縁膜109によって、トランジスタ形成領域は素子
分離されている。It is to be noted that a method of forming an SOI layer by bonding or polishing other than the above-described method, such as smart cut, may be used. Needless to say, the surface of the thin film silicon layer is mirror-polished so as to withstand the subsequent transistor formation process.
The transistor formation region is isolated by the buried insulating film 109 for element isolation formed from the first surface side.
【0068】次に、図4(b)に示すように、通常のフ
ォトリソグラフィー法とRIE法などのプラズマエッチ
ングを用いて、接続孔131を開口する。このときのエ
ッチング条件として、金属シリサイド層103、バリア
層104ないし第1の電極層105のいずれかをストッ
パーとして用いて選択的にストップさせるとよい。Next, as shown in FIG. 4B, a connection hole 131 is opened by using ordinary photolithography and plasma etching such as RIE. As an etching condition at this time, it is preferable to selectively stop using any of the metal silicide layer 103, the barrier layer 104, and the first electrode layer 105 as a stopper.
【0069】次いで、全面に例えばN+ 型不純物を含ん
だポリSi膜を約 200nm程度の膜厚で堆積し、全面をC
MPなどの方法でエッチパックすることにより接続孔1
31にN+ ポリSi層からなる埋込み層132を形成し
た。この後、RTA(RapidThermal Anneal)法で 800
℃程度、20秒間、窒素雰囲気でアニールすることにより
N+ 側壁拡散層133を形成する。次に、公知のプロセ
スを使用して、不純物拡散層134、ゲート酸化膜13
5およびワード線136からなるトランジスタや、ビッ
ト線137を形成した。Next, a poly-Si film containing, for example, N + -type impurities is deposited to a thickness of about 200 nm on the entire surface, and
The connection hole 1 is formed by etching and packing by MP or other method.
A buried layer 132 made of an N + poly Si layer was formed on 31. After this, 800A by RTA (Rapid Thermal Anneal) method
Annealing is performed in a nitrogen atmosphere at about 20 ° C. for about 20 seconds to form an N + sidewall diffusion layer 133. Next, the impurity diffusion layer 134 and the gate oxide film 13 are formed by using a known process.
5 and a word line 136 and a bit line 137 were formed.
【0070】その結果、キャパシタ膜として強い強誘電
体膜が得られ、その残留分極2Pr は80μC/cm2 と大きな
値が得られた。この強誘電体膜を使用したキャパシタに
よりFRAMの動作が確認された。As a result, a strong ferroelectric film was obtained as the capacitor film, and the remanent polarization 2Pr was as large as 80 μC / cm 2 . The operation of the FRAM was confirmed by the capacitor using the ferroelectric film.
【0071】実施例4 次に、本発明に係るエピタキシャルキャパシタとトラン
ジスタとを組合せて作製した半導体メモリ素子の一例と
して、DRAMの実施例について述べる。図5、図6お
よび図7は、この実施例4で作製したDRAMの製造工
程を模式的に示す断面図である。Embodiment 4 Next, an embodiment of a DRAM will be described as an example of a semiconductor memory device manufactured by combining an epitaxial capacitor and a transistor according to the present invention. FIGS. 5, 6 and 7 are cross-sectional views schematically showing manufacturing steps of the DRAM manufactured in the fourth embodiment.
【0072】まず、図5(a)に示すように、Si(10
0) 基板101の第1の表面に深さ0.1μm 程度の不純物
拡散層102を形成した後、エピタキシャルシリサイド
層103として膜厚10nmのNiSi2 層、バリア層10
4として膜厚10nmの(Ti,Al)N層、第1の電極層
105として膜厚20nmのSrRuO3 層、誘電体膜10
6としてBaのモル分率が 30%で厚さ20nmのBSTO
膜、さらに第2の電極層107として厚さ20nmのSrR
uO3 層を、基板温度 600℃でRFあるいはDCスパッ
タ法により大気中に取り出さずに連続してエピタキシャ
ル成長させた。First, as shown in FIG. 5A, Si (10
0) After forming an impurity diffusion layer 102 having a depth of about 0.1 μm on the first surface of the substrate 101, a 10 nm thick NiSi 2 layer and a barrier layer 10 are formed as an epitaxial silicide layer 103.
4 as a (Ti, Al) N layer having a thickness of 10 nm; SrRuO 3 layer having a thickness of 20 nm as the first electrode layer 105;
BSTO having a Ba mole fraction of 30% and a thickness of 20 nm
SrR having a thickness of 20 nm as the film and the second electrode layer 107
The uO 3 layer was continuously epitaxially grown at a substrate temperature of 600 ° C. by RF or DC sputtering without being taken out into the atmosphere.
【0073】次いで、プレート電極112として室温で
膜厚 200nmのTiN膜を形成し、さらに張合わせ用絶縁
膜としてBPSG層110を例えば 500nm程度成膜した
後、例えばCMP法などにより平坦化を行った。そし
て、図5(b)に示すように、別途表面にBPSG層1
22を形成して平坦化した支持基板121を用意し、平
坦化したBPSG層110、122同士を突き合わせて
接着した。接着は公知の方法、例えば 900℃程度の熱処
理により行った。Next, a 200 nm-thick TiN film was formed at room temperature as the plate electrode 112, and a BPSG layer 110 was formed as a bonding insulating film at a thickness of, for example, about 500 nm, and then flattened by, for example, a CMP method. . Then, as shown in FIG. 5B, a BPSG layer 1 is separately formed on the surface.
A support substrate 121 having a flattened and formed 22 was prepared, and the flattened BPSG layers 110 and 122 were abutted and bonded. Bonding was performed by a known method, for example, a heat treatment at about 900 ° C.
【0074】次に、図5(c)に示すように、Si基板
101の第2の表面から研磨していき、例えば 150nm程
度の厚さの薄膜シリコン層を形成する。なお、この他の
スマートカットなどの接着、研磨によるSOIの形成方
法を用いてもよい。もちろん、薄膜シリコン層の表面は
後のトランジスタ形成工程に耐えるように鏡面研磨され
ている。Next, as shown in FIG. 5C, polishing is performed from the second surface of the Si substrate 101 to form a thin silicon layer having a thickness of, for example, about 150 nm. Note that other methods of forming the SOI by bonding and polishing such as smart cut may be used. Needless to say, the surface of the thin film silicon layer is mirror-polished so as to withstand the subsequent transistor formation process.
【0075】次に、隣接するキャパシタ間分離用の溝を
リソグラフィーおよびRIEなどのエッチングにより形
成した。このとき、キャパシタの誘電体膜106をエッ
チング停止層として使用することによって、隣接するキ
ャパシタの第1の電極層105の分離を行った。次い
で、埋め込み絶縁膜108を成膜した後、CMPなどに
より平坦化した。さらにRIEなどにより埋め込み絶縁
膜108を選択的に浅くエッチバックした後、単結晶シ
リコン電極113を形成し、再び平坦化した。Next, trenches for separating adjacent capacitors were formed by lithography and etching such as RIE. At this time, the first electrode layer 105 of the adjacent capacitor was separated by using the dielectric film 106 of the capacitor as an etching stop layer. Next, after the buried insulating film 108 was formed, it was planarized by CMP or the like. After the buried insulating film 108 was selectively etched back to a shallow depth by RIE or the like, a single-crystal silicon electrode 113 was formed and flattened again.
【0076】このときの単結晶シリコン電極113の形
成方法としては、アモルファスシリコン層をコンフォー
マルに形成した後にRTAなどの熱処理により側壁部分
より結晶化して単結晶とする方法、選択成長CVD法な
どにより単結晶シリコンを選択的に埋め込む方法などが
挙げられる。また場合によっては、ポリシリコンを埋め
込んでもよい。At this time, the single-crystal silicon electrode 113 may be formed by forming an amorphous silicon layer in a conformal manner, and then crystallizing the side wall portion by a heat treatment such as RTA to form a single crystal, a selective growth CVD method, or the like. There is a method of selectively embedding single crystal silicon. In some cases, polysilicon may be embedded.
【0077】さらに、図6(a)に示すように、素子間
を分離するための溝をリソグラフィーおよびRIEなど
のエッチングにより形成した。このとき、キャパシタの
誘電体膜106をエッチング停止層として使用すること
により、キャパシタの第1の電極層105の素子間の分
離を行った。次いで、埋め込み絶縁膜109を成膜した
後にCMPなどにより平坦化した。Further, as shown in FIG. 6A, a groove for separating the elements was formed by lithography and etching such as RIE. At this time, isolation between the elements of the first electrode layer 105 of the capacitor was performed by using the dielectric film 106 of the capacitor as an etching stop layer. Next, after the buried insulating film 109 was formed, it was planarized by CMP or the like.
【0078】また、 2種類の埋め込み絶縁膜を形成する
方法の例として、まず図6(b)に示すようなキャパシ
タ間分離用マスク141を用いてパターニングを行い、
絶縁膜の埋め込み、平坦化、選択エッチバック、選択成
長単結晶シリコンの埋め込みおよび平坦化を行った後、
素子間分離用マスク142を用いてシリコン層の選択エ
ッチングによりパターニングを行い、酸化膜を埋め込
み、平坦化するという方法をとることにより、両者の埋
め込み絶縁膜を作製するときのマスク合わせ誤差を低減
することができる。As an example of a method for forming two types of buried insulating films, first, patterning is performed using a capacitor separating mask 141 as shown in FIG.
After burying the insulating film, flattening, selective etching back, burying and flattening the selectively grown single crystal silicon,
By using a method of patterning the silicon layer by selective etching using the element isolation mask 142 to bury the oxide film and flatten it, a mask alignment error when producing both buried insulating films is reduced. be able to.
【0079】次に、図7(a)に示すように、通常のフ
ォトリソグラフィー法とRIE法などのブラズマエッチ
ングを用いて、接続孔131を開口する。このときのエ
ッチング条件として、シリサイド層103、バリア層1
04ないし第1の電極層105をストッパとして用い
て、選択的にストップさせるとよい。次いで、全面に例
えばN+ 型不純物を含んだポリSi膜を約 200nm程度の
膜厚で堆積し、全面をCMPなどの方法でエッチバック
することによって、接続孔131にN+ ポリSi層から
なる埋込み層132を形成する。この後、RTA法で 8
00℃程度、20秒間、窒素雰囲気でアニールすることによ
りN+ 側壁拡散層133を形成する。Next, as shown in FIG. 7A, a connection hole 131 is opened by using ordinary photolithography and plasma etching such as RIE. As the etching conditions at this time, the silicide layer 103, the barrier layer 1
It is preferable to selectively stop using the 04 to the first electrode layer 105 as a stopper. Next, a poly-Si film containing, for example, an N + -type impurity is deposited to a thickness of about 200 nm on the entire surface, and the entire surface is etched back by a method such as CMP to form the N + poly-Si layer in the connection hole 131. A buried layer 132 is formed. After this, 8
Annealing in a nitrogen atmosphere at about 00 ° C. for 20 seconds forms the N + side wall diffusion layer 133.
【0080】この後、図7(b)に示すように、公知の
プロセスを使用して、不純物拡散層134、ゲート酸化
膜135、ワード線136からなるトランジスタや、ビ
ット線137を形成した。Thereafter, as shown in FIG. 7B, a transistor including an impurity diffusion layer 134, a gate oxide film 135 and a word line 136, and a bit line 137 are formed by using a known process.
【0081】その結果、キャパシタ膜として非常に高い
誘電率の常誘電体膜が得られ、その誘電率は 920と大き
な値が得られた。この誘電体膜を使用したキャパシタに
よりDRAMの動作が確認された。As a result, a paraelectric film having a very high dielectric constant was obtained as the capacitor film, and the dielectric constant was as large as 920. The operation of the DRAM was confirmed by the capacitor using the dielectric film.
【0082】[0082]
【発明の効果】以上説明したように本発明によれば、シ
リコン基板上に誘電特性に優れたエピタキシャルキャパ
シタを作製することができる。従って、実用性が高くか
つ信頼性の高い超高集積化したDRAMやFRAMを実
現することが可能となる。As described above, according to the present invention, an epitaxial capacitor having excellent dielectric properties can be manufactured on a silicon substrate. Therefore, it is possible to realize a highly practical and highly reliable ultra-highly integrated DRAM or FRAM.
【図1】 本発明の薄膜キャパシタの一実施形態の構成
を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically illustrating a configuration of an embodiment of a thin film capacitor of the present invention.
【図2】 本発明の薄膜キャパシタの他の実施形態の構
成を模式的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a configuration of another embodiment of the thin film capacitor of the present invention.
【図3】 本発明の実施例3で作製したFRAMの製造
工程を模式的に示す断面図である。FIG. 3 is a cross-sectional view schematically showing a manufacturing process of the FRAM manufactured in Example 3 of the present invention.
【図4】 図3に続くFRAMの製造工程を模式的に示
す断面図である。FIG. 4 is a cross-sectional view schematically showing a manufacturing process of the FRAM following FIG. 3;
【図5】 本発明の実施例4で作製したDRAMの製造
工程を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing a manufacturing process of the DRAM manufactured in Example 4 of the present invention.
【図6】 図5に続くDRAMの製造工程を模式的に示
す断面図である。FIG. 6 is a cross-sectional view schematically showing a DRAM manufacturing process following FIG. 5;
【図7】 図6に続くDRAMの製造工程を模式的に示
す断面図である。FIG. 7 is a cross-sectional view schematically showing a DRAM manufacturing process following FIG. 6;
1……Si基板 2……金属シリサイド層 3……第1の電極層(下部電極) 4……誘電体膜 5……第2の電極層(上部電極) 6……バリア層 7……薄膜キャパシタ DESCRIPTION OF SYMBOLS 1 ... Si board | substrate 2 ... Metal silicide layer 3 ... First electrode layer (lower electrode) 4 ... Dielectric film 5 ... Second electrode layer (upper electrode) 6 ... Barrier layer 7 ... Thin film Capacitor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/8247 29/788 29/792 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/8247 29/788 29/792
Claims (3)
Irから選ばれる少なくとも 1種の元素のシリサイドか
らなり、前記シリコン基板上に直接エピタキシャル成長
させた金属シリサイド層と、 前記金属シリサイド層上にエピタキシャル成長させた第
1の電極層と、 前記第1の電極層上にエピタキシャル成長させた誘電体
膜と、 前記誘電体膜上に形成された第2の電極層とを具備する
ことを特徴とする薄膜キャパシタ。A metal silicide, comprising: a silicon substrate; and a silicide of at least one element selected from the group consisting of Ni, Co, Mn, Ru, Pd, Cr, Y, Er, and Ir. A first electrode layer epitaxially grown on the metal silicide layer, a dielectric film epitaxially grown on the first electrode layer, and a second electrode layer formed on the dielectric film. A thin film capacitor comprising:
て、 さらに、前記金属シリサイド層と前記第1の電極層との
間に配置され、TiNまたはTiNとMN(ただし、M
はAl、V、Mo、NbおよびTaから選ばれる少なく
とも 1種の元素を示す)との固溶体からなるバリア層を
具備し、前記バリア層は前記金属シリサイド層上にエピ
タキシャル成長していることを特徴とする薄膜キャパシ
タ。2. The thin film capacitor according to claim 1, further comprising TiN or TiN and MN (MN) disposed between said metal silicide layer and said first electrode layer.
Represents at least one element selected from the group consisting of Al, V, Mo, Nb and Ta), wherein the barrier layer is epitaxially grown on the metal silicide layer. Thin film capacitors.
パシタにおいて、 前記誘電体膜は、ペロブスカイト型結晶構造を有する誘
電性材料からなることを特徴とする薄膜キャパシタ。3. The thin film capacitor according to claim 1, wherein the dielectric film is made of a dielectric material having a perovskite crystal structure.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10031192A JPH11233732A (en) | 1998-02-13 | 1998-02-13 | Thin film capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10031192A JPH11233732A (en) | 1998-02-13 | 1998-02-13 | Thin film capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11233732A true JPH11233732A (en) | 1999-08-27 |
Family
ID=12324575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10031192A Pending JPH11233732A (en) | 1998-02-13 | 1998-02-13 | Thin film capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11233732A (en) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6414344B1 (en) | 1999-06-28 | 2002-07-02 | Hyundai Electronics Industries Ci., Ltd. | Semiconductor device for use in a memory cell and method for the manufacture thereof |
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1998
- 1998-02-13 JP JP10031192A patent/JPH11233732A/en active Pending
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---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |