JPH11223660A - Semiconductor testing device and semiconductor testing method using the same - Google Patents

Abstract

PROBLEM TO BE SOLVED: To judge a measuring system to be malfunctioned due to breakdown or the like and continuously performing semiconductor test by using the measuring system which is not judged to be malfunctioned. SOLUTION: In a die sorter process for testing plural semiconductor chips arranged on a wafer as a DUT(device under test) at a time by using plural measuring terminals, lines of semiconductor chips on the wafer correspond to the measuring terminals for testing the lines of semiconductor chips so that the measuring terminals are judged to be malfunctioned or not in parallel with a testing process. Lines of semiconductor chips to which proper test is not given because of the measuring terminals judged to be malfunctioned are retested by using a normal measuring terminals for another testing device. Along with the result of retesting, original testing result on the measuring terminals, where no malfunction is found, is output.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体試験装置お
よびこれを用いた半導体試験方法に関し、特に、測定系
に測定不良が発生した場合にも良好な試験効率を維持す
ることができる半導体試験装置およびこれを用いた半導
体試験方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus and a semiconductor test method using the same, and more particularly, to a semiconductor test apparatus capable of maintaining good test efficiency even when a measurement failure occurs in a measurement system. And a semiconductor test method using the same.

【０００２】[0002]

【従来の技術】近年、半導体装置の集積度は加速度的に
向上し、ＬＳＩ、ＶＬＳＩからＵＬＳＩとなるに従い、
集積回路の機能はますます複雑になり、廉価で信頼性の
高い半導体装置を提供するために、高速かつ高精度の試
験方法が常に求められている。また、大量に生産される
ロジック製品については、開発当初の歩留りの悪さか
ら、不良救済のための冗長回路を備える場合が多い。こ
の場合は、試験結果の不良情報に基づいてこの冗長回路
に書込みを行うことにより、製造の歩留まりを改善して
製造原価を低減させることができる。このような冗長回
路を備えた製品の試験については、冗長回路を用いるま
でもなく良品である場合（Ｐass）、冗長回路の書込み
で救済できる場合（Ｒewritable）、冗長回路を用いて
も救済できない場合（Ｆail）の３種類の判定を行う。
このような半導体試験工程は、ダイソータ工程と呼ばれ
ている。ダイソータ工程を経たウェーハは、Ｒewritabl
eの判定を受けた半導体チップについて再書込みを行っ
た後、ダイシング工程で切り分けられ、Ｐassの判定を
受けた半導体チップとともに、パッケージング工程に進
む。このように、再書込みの次工程を控えているため、
ダイソータ工程においても、効率の良い試験方法が求め
られている。2. Description of the Related Art In recent years, the degree of integration of semiconductor devices has been increasing at an accelerating rate, and as LSIs and VLSIs have become ULSIs,
The functions of integrated circuits are becoming more and more complex, and high-speed and high-precision test methods are always required to provide inexpensive and highly reliable semiconductor devices. In addition, a large number of logic products are often provided with a redundant circuit for repairing a defect due to a low yield at the beginning of development. In this case, by writing data into the redundant circuit based on the failure information of the test result, the production yield can be improved and the production cost can be reduced. Regarding a test of a product provided with such a redundant circuit, if the product is good without using the redundant circuit (Pass), if it can be repaired by writing in the redundant circuit (Rewritable), or if it cannot be repaired by using the redundant circuit (Fail) three kinds of judgments are made.
Such a semiconductor test process is called a die sorter process. The wafer after die sorter process is rewritabl
After rewriting is performed on the semiconductor chip for which the determination of e is performed, the semiconductor chip is separated in the dicing process, and the process proceeds to the packaging process together with the semiconductor chip for which the determination of Pass is made. In this way, since the next step of rewriting is awaited,
Also in the die sorter process, an efficient test method is required.

【０００３】ここで論理ＬＳＩの一般的な試験方法につ
いて図面を参照しながら説明する。図１３は、汎用的な
ＬＳＩ機能試験におけるロジックテストの方法の概略を
示すブロック図である。Here, a general test method of a logic LSI will be described with reference to the drawings. FIG. 13 is a block diagram schematically showing a logic test method in a general-purpose LSI function test.

【０００４】先ず、ロジックパターン発生手段１２４に
よりテスト信号であるロジックパターン信号と合否判定
の基準となる期待値パターン信号を発生させる。次に、
ロジックパターン供給手段１２５により被試験ＬＳＩ３
００（以下、ＤＵＴ：DeviceUnder Test という。）の
入力端子２９０に該ロジックパターンを入力する。First, a logic pattern generating means 124 generates a logic pattern signal as a test signal and an expected value pattern signal as a reference for pass / fail judgment. next,
The LSI under test 3
The logic pattern is input to an input terminal 290 of 00 (hereinafter referred to as DUT: Device Under Test).

【０００５】さらに、電源１９０により駆動されるＤＵ
Ｔ３００の論理回路がこのロジックパターンに応じて出
力端子３１０に出力するパターンをパターン比較手段１
４５が期待値パターン供給手段１２６から供給される期
待値パターンと比較し、合否判定手段４００により合否
の判定を行う。Further, the DU driven by the power supply 190
The pattern which the logic circuit of T300 outputs to the output terminal 310 according to the logic pattern is compared with the pattern comparing means 1
45 is compared with the expected value pattern supplied from the expected value pattern supply means 126, and the pass / fail determination means 400 makes a pass / fail judgment.

【０００６】なお、パターン比較手段１４５および合否
判定手段４００を備え、ＤＵＴ３００の入力端子２９０
にロジックパターン信号を入力し、これに応じた出力信
号を出力端子３１０から受け取り、パターン比較手段１
４５により、該出力信号を上記期待値パターンと比較し
て合否判定手段４００により試験の合否を判定し、その
合否判定結果を出力するのがテストヘッドである。ま
た、ＤＵＴ３００が形成されたウェーハの搬送・移動を
行うとともに、ＤＵＴ３００の入力端子とテストヘッド
のテスタピンとのインタフェイスを担うのがプローバで
ある。A DUT 300 includes a pattern comparing means 145 and a pass / fail determination means 400.
And receives an output signal corresponding to the logic pattern signal from the output terminal 310,
The test head 45 compares the output signal with the expected value pattern to determine whether the test is successful or not by the pass / fail determination means 400, and outputs the pass / fail determination result to the test head. In addition, a prober carries and moves the wafer on which the DUT 300 is formed, and acts as an interface between an input terminal of the DUT 300 and a tester pin of a test head.

【０００７】図１４は、ダイソータ工程に用いられる半
導体試験装置の１例を示す概略図である。FIG. 14 is a schematic diagram showing one example of a semiconductor test apparatus used in a die sorter process.

【０００８】同図に示す半導体試験装置１００は、ロジ
ックパターン発生手段１２４および合否の結果を格納す
るフェイル解析メモリ等を備えたテスタ本体１５０と、
ロジックパターン供給手段１２５、パターン比較手段１
４５および合否判定手段４００を備えたテストヘッド１
６０およびプローバ１７０とを備えている。The semiconductor test apparatus 100 shown in FIG. 1 includes a tester main body 150 provided with a logic pattern generating means 124 and a fail analysis memory for storing results of pass / fail, and the like.
Logic pattern supply means 125, pattern comparison means 1
Test head 1 provided with a test piece 45 and a pass / fail judgment means 400
60 and a prober 170.

【０００９】ロジックパターン信号と期待値パターン信
号は、テスタ本体１５０から測定ケーブル１８０を介し
てテストヘッド１６０に供給され、さらに、テストヘッ
ド１６０からプローバ１７０を介してＤＵＴ３００に入
力される。The logic pattern signal and the expected value pattern signal are supplied from the tester main body 150 to the test head 160 via the measurement cable 180, and are further input from the test head 160 to the DUT 300 via the prober 170.

【００１０】ＤＵＴ３００からの出力信号は、プローバ
１７０からテストヘッド１６０へ供給され、期待値パタ
ーンと比較されて試験の合否が判定される。この合否判
定結果は、テストヘッド１６０から測定ケーブル１８０
を介してテスタ本体１５０のフェイル解析メモリに供給
される。また、ＤＵＴ３００を支持するステージ１７８
（図１５参照）の動作を制御する信号は、テスタ本体１
５０からコントロールケーブル１９０を介してプローバ
１７０に供給される。An output signal from the DUT 300 is supplied from the prober 170 to the test head 160, and is compared with an expected value pattern to determine whether or not the test is successful. The result of the pass / fail judgment is transmitted from the test head 160 to the measuring cable 180.
Is supplied to the fail analysis memory of the tester main body 150 via the. Also, a stage 178 supporting the DUT 300
(See FIG. 15)
Supplied to the prober 170 from a control cable 190 via the control cable 190.

【００１１】図１５は、テストヘッド１６０とプローバ
１７０との接続関係を示す説明図である。FIG. 15 is an explanatory diagram showing a connection relationship between the test head 160 and the prober 170.

【００１２】同図に示すように、テストヘッド１６０の
テストピン１６１がパフォーマンスボード１６２に接続
され、このパフォーマンスボード１６２の配線１６３を
介してプローバ１７０に接続されている。As shown in FIG. 1, a test pin 161 of a test head 160 is connected to a performance board 162, and is connected to a prober 170 via a wiring 163 of the performance board 162.

【００１３】パフォーマンスボード１６２の配線１６３
は、プローバ１７０のインナーワイヤ１７１を介して固
定カード１７５のプローブ針１７６に接続している。こ
のプローブ針１７６がＤＵＴである半導体ウェーハの各
半導体チップのパッドに当接される。The wiring 163 of the performance board 162
Is connected to the probe needle 176 of the fixed card 175 via the inner wire 171 of the prober 170. The probe needle 176 is brought into contact with a pad of each semiconductor chip of a semiconductor wafer as a DUT.

【００１４】各半導体チップは、製品毎にパッドの位置
を異にするため、テストピンとのインタフェイスは、プ
ローバ１７０のインナーワイヤ１７１を用いて対応関係
が調整される。Since the positions of the pads of each semiconductor chip are different for each product, the correspondence between the interface with the test pins is adjusted by using the inner wire 171 of the prober 170.

【００１５】また、プローブ針１７６についても、テス
タ本体１５０から供給される制御信号によりテストパタ
ーン毎に選択される。The probe needle 176 is also selected for each test pattern by a control signal supplied from the tester main body 150.

【００１６】[0016]

【発明が解決しようとする課題】このインナーワイヤ１
７１は、ウェーハのセットに伴う衝撃等からＤＵＴ３０
０およびテストヘッド１６０を保護するため、上下に可
動な構造となっている。しかしながら、このような半導
体試験装置１００を長期間使用すると、経年劣化等によ
り、測定系、特に、プローバ１７０において、所定の確
率で電子部品等の故障が発生する。また、特に、テスト
ピン１６１とプローブ針１７６とのインタフェイス部分
であるインナワイヤ１７１は、ＤＵＴ３００からの衝撃
を常に受けるため、その劣化は激しく、故障等の異常が
発生しやすい。このような異常は、ウェーハ状態で複数
のチップを同時に測定するダイソータ工程において極め
て重大な問題となる。SUMMARY OF THE INVENTION
Reference numeral 71 denotes a DUT 30 from the impact of setting a wafer.
In order to protect 0 and the test head 160, it has a vertically movable structure. However, if such a semiconductor test apparatus 100 is used for a long period of time, a failure of an electronic component or the like occurs at a predetermined probability in the measurement system, particularly, in the prober 170 due to aged deterioration or the like. In particular, since the inner wire 171 which is an interface between the test pin 161 and the probe needle 176 receives an impact from the DUT 300 at all times, the inner wire 171 is greatly deteriorated, and an abnormality such as a failure is likely to occur. Such an abnormality becomes a very serious problem in a die sorter process for simultaneously measuring a plurality of chips in a wafer state.

【００１７】即ち、上述した従来技術においては、測定
系の劣化・故障を検知する機能がないため、測定系の異
常を発見するのが困難であり、正しい良否判定ができな
い状態で半導体試験が継続されることになる。このた
め、不良でないにも拘らず処理される製品が出現するこ
とになり、製造の歩留りを実態以上に悪化させることに
なる。That is, in the above-described prior art, since there is no function of detecting deterioration / failure of the measurement system, it is difficult to find an abnormality in the measurement system, and the semiconductor test is continued in a state where it is not possible to judge right or wrong. Will be done. For this reason, a product which is processed though it is not defective will appear, and the production yield will be worse than the actual situation.

【００１８】また、測定系の異常が判明した場合におい
ても、正しい良否判定が行えなかったウェーハ上のすべ
ての半導体装置について、他の正常な半導体試験装置で
再度試験を行うこととなるので、生産効率が著しく低下
する。Further, even when an abnormality of the measurement system is found, all semiconductor devices on the wafer for which a proper pass / fail judgment could not be made are tested again with another normal semiconductor test device. The efficiency drops significantly.

【００１９】さらに、故障が判明した半導体試験装置に
ついては、対象箇所の修理が完了するまで使用すること
ができないので、測定装置の稼働率を下げることにな
り、ひいてはライン全体の生産能力を低下させることに
なる。Further, since a semiconductor test apparatus in which a failure has been found cannot be used until the repair of the target portion is completed, the operation rate of the measuring apparatus is reduced, and the production capacity of the entire line is reduced. Will be.

【００２０】本発明は、上記問題に鑑みてなされたもの
であり、その目的は、故障等による測定系の不良を判定
することができ、さらに、不良と判定されなかった測定
系を用いて半導体試験を続行することができる半導体試
験装置およびこれを用いた半導体試験方法を提供するこ
とにある。The present invention has been made in view of the above problems, and has as its object to determine a failure of a measurement system due to a failure or the like, and further to use a measurement system which has not been determined to be defective to obtain a semiconductor device. An object of the present invention is to provide a semiconductor test apparatus capable of continuing a test and a semiconductor test method using the same.

【００２１】[0021]

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。即ち、本発明（請求項１）
によれば、被試験体である半導体装置を試験するための
試験信号を生成する試験信号生成手段と、合否判定の基
準となる期待値信号を生成する期待値信号生成手段と、
上記試験信号を上記半導体装置に入力し、上記半導体装
置から出力される応答信号と上記期待値信号との比較に
より上記半導体装置の合否判定を行う複数の測定部と、
上記合否判定の結果の情報を上記測定部から受けて格納
する試験結果格納メモリと、上記複数の測定部のうちの
１の測定部が不良値を示した場合に、上記複数の測定部
のうち、他の測定部を用いて再試験を行う再測定制御手
段とを備えた半導体試験装置が提供される。The present invention solves the above problems by the following means. That is, the present invention (Claim 1)
According to the test signal generating means for generating a test signal for testing a semiconductor device as a device under test, expected value signal generating means for generating an expected value signal serving as a reference of pass / fail determination,
A plurality of measurement units for inputting the test signal to the semiconductor device and performing a pass / fail determination of the semiconductor device by comparing a response signal output from the semiconductor device and the expected value signal,
A test result storage memory for receiving information on the result of the pass / fail judgment from the measurement unit and storing the information, and when one of the plurality of measurement units indicates a failure value, And a re-measurement control unit for performing a re-test using another measurement unit.

【００２２】上記測定部は、上記試験信号を上記半導体
装置に入力し、上記半導体装置から上記応答信号を受取
る複数の測定端子を備え、上記試験結果格納メモリは、
上記測定端子ごとに測定結果を格納し、上記再測定制御
手段は、上記１の測定部が備える上記測定端子のうち、
不良値を示した上記測定端子が行った試験について上記
他の測定部を用いて再試験を行うと良い。The measuring section has a plurality of measuring terminals for inputting the test signal to the semiconductor device and receiving the response signal from the semiconductor device.
The measurement result is stored for each of the measurement terminals, and the re-measurement control unit includes, among the measurement terminals included in the first measurement unit,
The test performed by the measurement terminal having a defective value may be re-tested using the other measurement unit.

【００２３】また、上記測定結果に基づいて上記測定部
の不良の有無を判定する測定不良判定条件を格納する測
定不良判定条件メモリと、上記測定不良判定条件に基づ
いて上記測定部の不良箇所を特定する不良箇所特定手段
とをさらに備えると良い。Further, a measurement failure judgment condition memory for storing a measurement failure judgment condition for judging the presence / absence of a defect in the measurement section based on the measurement result, and a failure location of the measurement section based on the measurement failure judgment condition. It is preferable to further include a defective portion specifying means for specifying.

【００２４】さらに、上記測定不良判定条件は、上記試
験結果格納メモリに格納された合否判定の結果が予め設
定された回数分連続して不合格であった場合を上記不良
値とするものが良い。Further, it is preferable that the measurement failure determination condition is that the failure value is determined when the result of the pass / fail determination stored in the test result storage memory is rejected continuously for a preset number of times. .

【００２５】また、上記測定不良判定条件は、上記試験
結果格納メモリに格納された合否判定の結果の累積不合
格数量が予め設定された数量に達した場合を上記不良値
とするものでも良い。The measurement failure determination condition may be such that the failure value is determined when the cumulative rejection quantity as a result of the pass / fail determination stored in the test result storage memory reaches a preset quantity.

【００２６】また、本発明（請求項６）によれば、複数
の測定端子を有する複数の測定部のうちの１の測定部か
ら試験信号を被試験体である半導体装置に入力する試験
信号入力過程と、上記半導体装置から出力された応答信
号を上記１の測定部で受取った後、合否の判定基準とな
る期待値信号と比較する信号比較過程と、上記第１の信
号比較過程により得られた試験合否の結果を上記測定端
子毎に記憶手段の１の領域に格納する第１の記憶過程
と、上記１の測定部の測定端子のうち、少なくとも１の
測定端子が不良値を示した場合に、上記複数の測定部の
うち、他の測定部の測定端子から上記試験信号を上記半
導体装置に再度入力する試験信号再入力過程と、上記半
導体装置から出力された応答信号を上記他の測定部の測
定端子で受取った後、上記期待値信号と比較する信号再
比較過程と、上記信号再比較過程により得られた試験合
否の結果を上記他の測定部の測定端子毎に上記記憶手段
の他の領域に格納する第２の記憶過程と、上記他の測定
部の測定端子のいずれからも不良値が出力されない場合
に、上記記憶手段から上記他の領域に格納された上記他
の測定部の測定端子による試験合否の結果とともに上記
１の領域に格納された上記不良値を示した測定端子を除
く他の測定端子による試験合否の結果を取出して出力す
る試験結果出力過程とを備えた半導体試験方法が提供さ
れる。Further, according to the present invention (claim 6), a test signal input for inputting a test signal from one of a plurality of measuring units having a plurality of measuring terminals to a semiconductor device as a device under test. A signal comparing step of receiving the response signal output from the semiconductor device by the first measuring unit and comparing the response signal with an expected value signal serving as a criterion of pass / fail; and a first signal comparing step. A first storing step of storing the result of the test pass / fail in one area of the storage means for each of the measurement terminals, and a case where at least one of the measurement terminals of the one measurement unit indicates a defective value. A test signal re-input step of re-inputting the test signal to the semiconductor device from a measurement terminal of another measurement unit among the plurality of measurement units, and a response signal output from the semiconductor device to the other measurement unit. After receiving at the measuring terminal A signal re-comparison step of comparing the signal with the expected value signal, and a result of the pass or fail of the test obtained by the signal re-comparison step is stored in another area of the storage means for each measurement terminal of the another measurement section In the storage process, if no defective value is output from any of the measurement terminals of the other measurement unit, the result of the test pass / fail by the measurement terminal of the other measurement unit stored in the other region from the storage unit is stored. A test result output step of extracting and outputting a result of the test pass / fail by the other measurement terminals except the measurement terminal stored in the first area and indicating the defective value.

【００２７】上記第１の記憶過程は、不合格の結果であ
るフェイル情報が連続して格納された場合の連続フェイ
ル数量を上記測定端子毎にカウントし、上記連続フェイ
ル数量が所定の数量に達したときに、当該連続フェイル
を出力した上記測定端子が不良値を示したものと判定す
る不良端子特定過程を備えることが好ましい。In the first storage step, the number of continuous failures when fail information as a result of rejection is continuously stored is counted for each of the measurement terminals, and the number of continuous failures reaches a predetermined number. It is preferable that the method further includes a defective terminal specifying step of determining that the measurement terminal that has output the continuous failure indicates a defective value.

【００２８】また、上記第１の記憶過程は、不合格の結
果であるフェイル情報が格納された場合の累積フェイル
数量を上記測定端子毎にカウントし、上記累積フェイル
数量が所定の数量に達したときに、当該累積フェイルを
出力した測定端子が不良値を示したものと判定する不良
端子特定過程を備えるものでも良い。In the first storage step, the cumulative fail quantity when fail information as a result of rejection is stored is counted for each of the measurement terminals, and the cumulative fail quantity reaches a predetermined quantity. At this time, the apparatus may include a defective terminal specifying step of determining that the measurement terminal that has output the accumulated failure indicates a defective value.

【００２９】[0029]

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。なお、以下
の各図において、同一の部分には同一の参照番号を付し
て、その説明は適宜省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Some embodiments of the present invention will be described below with reference to the drawings. In the following drawings, the same portions are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

【００３０】本発明は、ダイソータ工程がプローブ針等
でなる複数の測定端子を用いて、ウェーハに形成された
ＤＵＴである複数の半導体チップを同時に計測する点に
着目したものであり、その特徴は、各測定端子が測定す
る半導体チップ列をそれぞれの測定端子に対応させた上
でその試験結果を管理することにより、試験工程と並行
して各測定端子の不良の有無を判定し、不良と判定され
なかった測定端子による試験結果を活かしながら、測定
端子の不良により適正な試験ができなかったチップにつ
いて、他の試験装置の測定端子を用いて再度試験を行
い、これらの試験結果を合成してテスタ本体のフェイル
解析メモリに格納する点にある。The present invention focuses on the point that the die sorter process simultaneously measures a plurality of semiconductor chips, which are DUTs, formed on a wafer by using a plurality of measurement terminals formed of probe needles or the like. By managing the test results after associating the semiconductor chip row measured by each measurement terminal with each measurement terminal, it is possible to determine whether or not each measurement terminal has a defect in parallel with the test process, and determine the failure. Taking advantage of the test results from the measurement terminals that were not tested, for chips that could not be properly tested due to failure of the measurement terminals, re-tested using the measurement terminals of other test equipment, and synthesized these test results. The point is that the data is stored in the fail analysis memory of the tester body.

【００３１】本発明にかかる半導体試験方法の第１の実
施の形態を図面を参照しながら説明する。A first embodiment of the semiconductor test method according to the present invention will be described with reference to the drawings.

【００３２】まず、各半導体チップと測定端子との対応
関係について図２を参照しながら説明する。First, the correspondence between each semiconductor chip and the measuring terminal will be described with reference to FIG.

【００３３】図２は、ウェーハ１上に形成された複数の
半導体チップを複数の測定端子を用いて試験するときの
様子を示す説明図である。FIG. 2 is an explanatory diagram showing a state in which a plurality of semiconductor chips formed on the wafer 1 are tested using a plurality of measurement terminals.

【００３４】同図に示すように、ＤＵＴである複数の半
導体チップ５は、略円形の平面形状を有するウェーハ１
上にマトリックスをなすように形成されている。同図の
ように、紙面下部にオリエンテーションフラットを配置
して示した場合、このオリエンテーションフラットの直
線８に平行な配列を半導体チップ列とし、直線８に垂直
な方向を段とすると、ウェーハ１上には、７段のチップ
列でなる半導体チップ５が形成されている。As shown in the figure, a plurality of semiconductor chips 5 as DUTs are provided on a wafer 1 having a substantially circular planar shape.
It is formed so as to form a matrix thereon. As shown in the drawing, when an orientation flat is arranged at the lower part of the paper surface, the arrangement of the orientation flat parallel to the straight line 8 is defined as a semiconductor chip row, and the direction perpendicular to the straight line 8 is defined as a step. Is formed with a semiconductor chip 5 composed of seven rows of chips.

【００３５】各半導体チップ列のチップ数は、ウェーハ
１の平面形状が略円形であるためそれぞれ異なり、直線
８に平行な方向における周縁間の距離に比例して増減す
る。ここで、Ｘ軸を最上段の半導体チップ列の短辺に接
するように、また、Ｙ軸を最もチップス数が多い第４段
のチップ列の紙面左側長辺に接するように設定し、各半
導体チップ５の位置をこの座標軸を用いて（ｘ,ｙ）の
形式で表すと、第１段の半導体チップ列は（９,１）〜
（１３,１）、第２段の半導体チップ列は（４,２）〜
（１８,２）、第３段の半導体チップ列は（２,３）〜
（２０,３）、第４段の半導体チップ列は（１,４）〜
（２１,４）と表される。The number of chips in each semiconductor chip row differs from each other because the planar shape of the wafer 1 is substantially circular, and increases and decreases in proportion to the distance between the peripheral edges in a direction parallel to the straight line 8. Here, the X-axis is set so as to be in contact with the short side of the uppermost semiconductor chip row, and the Y-axis is so set as to be in contact with the longer left side of the fourth chip row having the largest number of chips. When the position of the chip 5 is expressed in the form of (x, y) using the coordinate axes, the first row of semiconductor chips is (9, 1) to (9, 1).
(13,1), the second row of semiconductor chips is (4,2) ~
(18,2), the third row of semiconductor chips is (2,3) ~
(20,3), the fourth row of semiconductor chips is (1,4) ~
(21, 4).

【００３６】テストヘッドおよび固定カード等でなる測
定部Ｍ₁は、Ｙ方向に配設した複数の測定端子を備え、
Ｘ方向に移動しながら、測定端子数と同数の段数の半導
体チップ列を同時に測定する。同図においては、４つの
測定端子Ｐ₁₁〜Ｐ₁₄が示されており、まず、半導体チッ
プ列の第１段から第４段までを試験する。最大数の半導
体チップ５を有する第４段のチップ列の試験が終了する
と、測定部Ｍ₁は、Ｙ軸に沿ってオリエンテーションフ
ラット側に４段分移動した後、Ｘ軸の原点方向へ移動し
ながら、第５段以降の測定端子数分の半導体チップ列の
試験を行う。The measuring section M ₁ comprising a test head, a fixed card and the like has a plurality of measuring terminals arranged in the Y direction,
While moving in the X direction, the same number of rows of semiconductor chips as the number of measurement terminals are measured simultaneously. In the figure, four measurement terminals P ₁₁ to P ₁₄ is shown, first, testing the first stage of the semiconductor chip sequence to the fourth stage. When testing of the fourth stage of the chip sequence is terminated with a semiconductor chip 5 of the maximum number, the measurement unit M _1, after moving four stages of the orientation flat side along the Y-axis, to move to the origin direction of the X axis The test is performed on the semiconductor chip rows for the number of measurement terminals in the fifth and subsequent stages.

【００３７】同図においては、ウェーハ１のチップ列が
７段であるため、原点方向への試験では、第５段から第
７段までの３段分のチップ列について試験を行う。な
お、各測定端子は、具体的には、インナワイヤ１７１を
介してテストヘッド１６０のテストピン１６１に接続さ
れるプロープ針１７６である（図１５参照）。In the figure, since the chip row of the wafer 1 has seven steps, in the test in the direction of the origin, the test is performed on the chip rows of three steps from the fifth step to the seventh step. Each measurement terminal is, specifically, a probe needle 176 connected to the test pin 161 of the test head 160 via the inner wire 171 (see FIG. 15).

【００３８】本発明においては、各半導体チップ列につ
いて、これを試験する各測定端子のＹ軸の原点からの序
数に対応した番号を付与する。例えば、図２に示すウェ
ーハ１については、第１段および第５段のチップ列をＤ
ＵＴＮo.１、第２段および第６段をＤＵＴＮo.２、第３
段および第７段をＤＵＴＮo.３、第４段をＤＵＴＮo.４
とする。In the present invention, each semiconductor chip row is assigned a number corresponding to the ordinal number from the origin of the Y axis of each measurement terminal to be tested. For example, with respect to the wafer 1 shown in FIG.
UTNo.1, 2nd and 6th stages are DUTNo.2, 3rd stage
The seventh and seventh stages are DUTNo.3, and the fourth stage is DUTNo.4
And

【００３９】このように、半導体チップ列に測定端子に
対応した番号を付与し、これをメモリのアドレスとする
ことにより、各測定端子ごとに試験結果を管理すること
が可能になる。As described above, by assigning the number corresponding to the measuring terminal to the semiconductor chip row and using the number as the address of the memory, the test result can be managed for each measuring terminal.

【００４０】各測定端子は、それぞれ劣化進度・故障頻
度を異にするため、良好と思われる測定端子の試験結果
は保持し、不良と思われる測定端子の測定結果について
は、他の測定部の良好と思われる測定端子で再度試験
し、それぞれの試験結果を合成すれば、既存の半導体試
験装置を用いて効率の高い半導体試験を行うことが可能
になる。Since the measurement terminals have different deterioration rates and failure frequencies, the test results of the measurement terminals considered to be good are retained, and the measurement results of the measurement terminals considered to be bad are compared with those of other measurement sections. If the test is performed again at a measurement terminal that seems to be good and the respective test results are synthesized, it becomes possible to perform a semiconductor test with high efficiency using an existing semiconductor test apparatus.

【００４１】このような前提に基づく本実施形態にかか
る半導体試験方法を図１および図８のフロー図を参照し
ながら説明する。The semiconductor test method according to the present embodiment based on the above premise will be described with reference to the flowcharts of FIGS.

【００４２】図８は、いずれの測定端子も不良と判定さ
れなかった場合のフローを示すものであり、また、図１
は、いずれかの測定端子が不良と判定された場合のフロ
ーを示す。FIG. 8 shows a flow when none of the measurement terminals is determined to be defective.
Shows a flow when any of the measurement terminals is determined to be defective.

【００４３】まず、ＤＵＴである半導体チップ５が形成
されたウェーハ１を測定部Ｍ₁にセットする（ステップ
Ｓ１００）。[0043] First, set the wafer 1 on which the semiconductor chip 5 is formed a DUT to the measurement section M ₁ (step S100).

【００４４】次に、テスタ部は、測定不良判定条件メモ
リに当該ＤＵＴに関する測定不良判定条件を送信する
（ステップＳ１１０）。これは、ＤＵＴごとに良否の判
定条件が異なるからである。この測定不良判定条件は、
主として経験値に基づいて予め設定される。その詳細に
ついては、後述する。Next, the tester unit transmits the measurement failure determination condition relating to the DUT to the measurement failure determination condition memory (step S110). This is because the pass / fail judgment conditions differ for each DUT. This measurement failure judgment condition is as follows:
It is set in advance mainly based on experience values. The details will be described later.

【００４５】次に、図２において点線で矢示した手順で
各測定端子Ｐ₁₁〜Ｐ₁₄により各ＤＵＴＮo.の半導体チッ
プ５について順次試験を行い（ステップＳ１２０）、試
験の結果を記憶手段の１の領域である試験結果格納メモ
リに格納する（ステップＳ１３０）。この試験過程と並
行して各試験結果を測定不良判定条件と照らし合せるこ
とにより、各測定端子について不良の有無を判定してい
く（ステップＳ１５０）。すべての試験結果が測定不良
判定条件をクリアし（ステップＳ１５０）、測定不良と
判定されることなくウェーハ１上の半導体チップ５のす
べての試験が終了すると（ステップＳ４００）、試験結
果格納メモリに格納された試験結果を本体であるテスタ
部に備えられたフェイル解析メモリに移送して格納し
（ステップＳ４１０）、試験を終えたウェーハ１を搬出
して（ステップＳ４２０）、次のウェーハの試験に移行
する（ステップＳ１００）。Next, the semiconductor chips 5 of each DUT No. are sequentially tested by the measuring terminals P _{11 to} P _{14 in the} order indicated by the dotted line in FIG. 2 (step S 120), and the test results are stored in the storage means 1. (Step S130). In parallel with this test process, the presence or absence of a defect is determined for each measurement terminal by comparing each test result with a measurement failure determination condition (step S150). When all the test results clear the measurement failure determination condition (step S150) and all the tests of the semiconductor chips 5 on the wafer 1 are completed without being determined to be measurement failure (step S400), the test results are stored in the test result storage memory. The test result obtained is transferred to and stored in a fail analysis memory provided in the tester unit as the main body (step S410), and the wafer 1 after the test is unloaded (step S420), and the test proceeds to the next wafer test. (Step S100).

【００４６】次に、試験中に測定端子Ｐ₁₁〜Ｐ₁₄のいず
れかが不良と判定された場合について図１を参照しなが
ら説明する。Next, a case where one of the measurement terminals P _{11 to} P ₁₄ is determined to be defective during the test will be described with reference to FIG.

【００４７】まず、いずれかの測定端子について測定不
良判定条件がクリアされなかった場合には（図８ステッ
プＳ１５０）、その不良と判定された測定端子が試験し
たＤＵＴＮo.を測定不良ＤＵＴＮo.メモリに格納し（ス
テップＳ２００）、当該ＤＵＴＮo.についてのその後の
試験を中止するとともに（ステップＳ２１０）、当該Ｄ
ＵＴＮo.に関する試験結果を試験結果格納メモリから消
去する（ステップＳ２２０）。これにより、試験結果格
納メモリには、良好な測定端子により試験された試験結
果のみが格納されることとなる。First, if the measurement failure determination condition is not cleared for any of the measurement terminals (step S150 in FIG. 8), the DUT No. tested by the measurement terminal determined to be defective is stored in the measurement failure DUT No. memory. (Step S200), the subsequent test on the DUT No. is stopped (Step S210), and the DUT No.
The test result related to UTNo. Is deleted from the test result storage memory (step S220). As a result, the test result storage memory stores only the test results tested by the good measurement terminals.

【００４８】次に、当該ウェーハ１を他の測定部Ｍ₂に
移送する（ステップＳ２３０）。Next, to transfer the wafer 1 to another measuring unit M ₂ (step S230).

【００４９】ウェーハ１の新たなセッティングが完了す
ると、この他の測定部Ｍ₂を用いて、上記測定不良が発
生したＤＵＴＮo.についてのみ、再度同一の試験を行う
（ステップＳ２４０）。他の測定部による試験結果は、
記憶手段の他の領域である再試験結果格納メモリに格納
される（ステップＳ２５０）。[0049] When a new setting of the wafer 1 is completed, the other using the measurement unit M _2, for DUTNo. Where the measured defect occurs only perform the same test again (step S240). The test results from other measuring units
It is stored in the retest result storage memory, which is another area of the storage means (step S250).

【００５０】この測定部Ｍ₂についても、再試験過程と
並行して各再試験結果を測定不良判定条件と照らし合せ
て、不良の有無を判定していく（ステップＳ３００）。
このＳ２００からＳ３００までのステップは、測定不良
判定条件がクリアされるまで繰返されるが、通常は数回
の繰返しで終了する。In the measuring section M ₂ , the presence or absence of a failure is determined by comparing each retest result with a measurement failure determination condition in parallel with the retest process (step S 300).
The steps from S200 to S300 are repeated until the measurement failure judging condition is cleared, but usually ends with several repetitions.

【００５１】良好な測定端子により、測定不良にかかる
ＤＵＴＮo.の全ての半導体チップ５の再試験が終了する
と（ステップＳ３５０）、再試験結果格納メモリに格納
された再試験結果とともに、試験結果格納メモリに格納
された良好な測定端子による最初の試験結果をテスタ部
のフェイル解析メモリに移送してこれを格納する（ステ
ップＳ３６０）。その後、次のウェーハの半導体試験の
ため、搬送部がウェーハ１を搬出する（ステップＳ３７
０）。When the retest of all the semiconductor chips 5 of the DUT No. due to the measurement failure is completed by the good measurement terminal (step S350), the retest result stored in the retest result storage memory and the test result storage memory are stored. The first test result from the good measurement terminal stored in the tester is transferred to the fail analysis memory of the tester and stored therein (step S360). After that, the transport unit unloads the wafer 1 for the semiconductor test of the next wafer (Step S37).
0).

【００５２】測定不良判定条件は、任意に設定すること
ができるが、本実施形態においては、ＤＵＴの平均歩留
りと測定端子の試験結果との乖離幅が所定の割合以上に
なった場合に測定端子に不良があるものと判定する。例
えば、平均歩留りが５０％の半導体装置について、乖離
幅をＸ％とし、ある測定端子による試験の結果、平均歩
留りが（５０−Ｘ）％となった場合に、その測定端子に
不良があるものと判定する。Although the measurement failure determination condition can be set arbitrarily, in the present embodiment, when the difference between the average yield of the DUT and the test result of the measurement terminal exceeds a predetermined ratio, the measurement terminal is determined. Is determined to be defective. For example, for a semiconductor device having an average yield of 50%, the deviation width is set to X%, and as a result of a test using a certain measurement terminal, if the average yield becomes (50-X)%, the measurement terminal is defective. Is determined.

【００５３】このような不良判定条件を具体的に設定し
た半導体試験方法を本発明に係る半導体試験方法の第２
の実施の形態として図面を参照しながら説明する。The semiconductor test method in which such a failure judgment condition is specifically set is the second semiconductor test method according to the present invention.
An embodiment will be described with reference to the drawings.

【００５４】本実施形態の特徴は、測定端子の試験結果
について、連続して１０回「Ｆ」が発生することを不良
判定条件とする点にある。A feature of the present embodiment is that the occurrence of "F" ten times in succession with respect to the test result of the measurement terminal is set as a defect judgment condition.

【００５５】図９および図１０は、本実施形態に係る半
導体試験方法の各ステップを示すフロー図である。FIGS. 9 and 10 are flowcharts showing each step of the semiconductor test method according to the present embodiment.

【００５６】図８および図１のフロー図との対照におい
て分るように、本実施形態と前述の第１の実施形態との
相違点は、Ｓ１６０およびＳ３１０のステップにあり、
本実施形態においては、各測定端子による試験結果にお
いて連続して「Ｆ」が１０回発生した場合を測定端子の
不良と判定する。その他のステップは、第１の実施の形
態と同様である。As can be seen in contrast to the flow charts of FIGS. 8 and 1, the difference between this embodiment and the first embodiment lies in the steps of S160 and S310.
In the present embodiment, a case where "F" occurs ten times consecutively in the test result of each measurement terminal is determined as a failure of the measurement terminal. Other steps are the same as in the first embodiment.

【００５７】本実施形態により、ＤＵＴの試験が適正に
行われる様子を図５、図６および図９、図１０を参照し
ながら説明する。The manner in which the DUT is properly tested according to the present embodiment will be described with reference to FIGS. 5, 6, 9 and 10. FIG.

【００５８】まず、図５に示すように、測定部Ｍ₁にウ
ェーハ１をセットし（図９ステップＳ１００）、図示し
ないテスタ部から測定不良判定条件メモリに当該ＤＵＴ
に関する測定不良判定条件を送信する（図９ステップＳ
１１０）。[0058] First, as shown in FIG. 5, and set the wafer 1 to the measuring unit M ₁ (FIG. 9 step S100), the DUT to the measurement failure determination condition memory from the tester unit (not shown)
(Step S in FIG. 9)
110).

【００５９】次に、図５の点線で矢示した手順で各測定
端子Ｐ₁₁〜Ｐ₁₄により各ＤＵＴＮo.の半導体チップ５に
ついて順次試験を行い（図９ステップＳ１２０）、試験
の結果を試験結果格納メモリに格納する（ステップＳ１
３０）。さらに、この試験過程と並行して各測定端子Ｐ
₁₁〜Ｐ₁₄ごとにメモリに格納された試験結果を測定不良
判定条件と照らし合せ、「Ｆ」の試験結果が連続して１
０回発生したか否かをチェックする（図９ステップＳ１
６０）。Next, the semiconductor chips 5 of each DUT No. are sequentially tested by the measuring terminals P _{11 to} P _{14 according} to the procedure shown by the dotted line in FIG. 5 (step S 120 in FIG. 9), and the test results are compared with the test results. Store in the storage memory (step S1
30). Further, in parallel with this test process, each measurement terminal P
₁₁ to P Terashiawase a measurement failure determination condition THE RESULTS stored in the memory every _14, 1 is continuously tested results of "F"
It is checked whether it has occurred 0 times (step S1 in FIG. 9).
60).

【００６０】図５に示すように、測定端子Ｐ₁₁，Ｐ₁₂お
よびＰ₁₄については、「Ｆ」が３回以上連続することな
く、試験が進行しているが、測定端子Ｐ₁₃については、
試験結果が１０回連続して「Ｆ」となっている。これに
より、測定端子Ｐ₁₃について測定不良が発生していると
判断し、測定端子Ｐ₁₃が試験したＤＵＴＮo.３を測定不
良ＤＵＴＮo.メモリに格納するとともに（図１０ステッ
プＳ２００）、測定端子Ｐ₁₃への試験信号の供給を止め
ることにより、ＤＵＴＮo.３に属する半導体チップ５に
対するその後の測定を中止し（図１０ステップＳ２１
０）、さらに、ＤＵＴＮo.３に関する試験結果を試験結
果格納メモリから消去する（ステップＳ２２０）。これ
により、試験結果格納メモリには、良好な測定端子
Ｐ₁₁，Ｐ₁₂およびＰ₁₄により試験された試験結果のみが
格納される。[0060] As shown in FIG. 5, the measurement terminals P _11, P ₁₂ and P _14, without continuous "F" is more than 3 times, but the test is in progress, the measurement terminal P ₁₃ is
The test result is "F" for 10 consecutive times. Accordingly, it is determined that the measurement failure measurement terminal P ₁₃ has occurred, together with the measurement terminal P ₁₃ stores the DUTNo.3 tested to measure defects DUTNo. Memory (Figure 10 Step S200), the measurement terminals P ₁₃ By stopping the supply of the test signal to the DUT No. 3, the subsequent measurement of the semiconductor chip 5 belonging to DUT No. 3 is stopped (step S21 in FIG. 10).
0) Further, the test result related to DUT No. 3 is deleted from the test result storage memory (step S220). As a result, the test result storage memory stores only the test results tested by the good measurement terminals P ₁₁ , P ₁₂ and P ₁₄ .

【００６１】一方、測定端子Ｐ₁₁，Ｐ₁₂およびＰ₁₄は、
図５に示すように、それぞれＤＵＴＮo.１、ＤＵＴＮo.
２およびＤＵＴＮo.４の半導体チップ５に対する試験を
継続し、最もチップ数が多い第４段（ＤＵＴＮo.４）の
最後の半導体チップ（２１，４）の試験を終えた後、搬
送部により、オリエンテーションフラットの方向に移動
した後、Ｘ軸の原点方向へ試験を続け、第５段および第
６段の試験を行う。ここで、測定端子Ｐ₁₃については、
試験信号の供給が中止されているので、第７段の半導体
チップ列（ＤＵＴＮo.３）については、試験が行われて
いない。On the other hand, the measuring terminals P ₁₁ , P ₁₂ and P ₁₄
As shown in FIG. 5, DUTNo. 1 and DUTNo.
2 and DUT No. 4 are continued, and after the test of the last semiconductor chip (21, 4) of the fourth stage (DUT No. 4) having the largest number of chips is completed, the transport unit performs orientation. After moving in the flat direction, the test is continued in the direction of the origin of the X axis, and the tests of the fifth and sixth stages are performed. Here, the measurement terminal P ₁₃ is
Since the supply of the test signal is stopped, the test is not performed on the seventh-stage semiconductor chip row (DUTNo. 3).

【００６２】次に、搬送部によりこのウェーハ１を他の
測定部Ｍ₂に移送してセットする（図１０ステップＳ２
３０）。Next, set by transferring the wafer 1 to another measuring unit M ₂ by the transport unit (FIG. 10 step S2
30).

【００６３】ウェーハ１の新たなセッティングが完了す
ると、測定部Ｍ₂の測定端子Ｐ₂₃を用いて、上記測定不
良が発生したＤＵＴＮo.３についてのみ、再度同一の試
験を行う（図１０ステップＳ２４０）。この測定部Ｍ₂
による試験結果は、再試験結果メモリに格納される（図
１０ステップＳ２５０）。[0063] When a new setting of the wafer 1 is completed, by using a measuring terminal P ₂₃ of the measuring unit M _2, for DUTNo.3 which the measured defect occurs only perform the same test again (Fig. 10 step S240) . This measuring section M ₂
Is stored in the retest result memory (step S250 in FIG. 10).

【００６４】ここで、測定部Ｍ₂についても、再度の試
験に並行して、「Ｆ」の試験結果が連続して１０回発生
するか否かを測定不良判定条件に照らし合せてチェック
する（図１０ステップＳ３００）。Here, in the measuring section M ₂ , in parallel with the re-test, it is checked whether or not the test result of “F” is generated ten times in a row against the measurement failure judging condition ( FIG. 10 step S300).

【００６５】この測定部Ｍ₂によるＤＵＴＮo.３に対す
る試験結果を図６に示す。同図に示すように、試験結果
「Ｆ」が連続することなく最後まで試験が行われている
ので（図１０ステップＳ３５０）、この測定部Ｍ₂の測
定端子Ｐ₂₃を良好な測定端子と判断する。[0065] The test results for DUTNo.3 by this measuring unit M ₂ in FIG. 6. As shown in the figure, since the last until the test has been performed without the test result "F" continues (FIG. 10 step S350), determines a measurement terminal P ₂₃ of the measuring unit M ₂ with good measurement terminal I do.

【００６６】その後、図６に示す再試験の試験結果とと
もに、図５に示す最初の試験の試験結果をテスタ部のフ
ェイル解析メモリに移送してこれを格納する（ステップ
Ｓ３６０）。Thereafter, the test results of the first test shown in FIG. 5 are transferred to the fail analysis memory of the tester section and stored together with the test results of the retest shown in FIG. 6 (step S360).

【００６７】最終的な試験結果を図７に示す。同図に示
すように、ウェーハ１上に形成されたすべての半導体チ
ップ５について適正な試験結果が得られている。FIG. 7 shows the final test results. As shown in the figure, appropriate test results have been obtained for all the semiconductor chips 5 formed on the wafer 1.

【００６８】その後は、次のウェーハ１の半導体試験の
ため、搬送部がウェーハ１を搬出する（図１０ステップ
Ｓ３７０）。Thereafter, the transport unit unloads the wafer 1 for the next semiconductor test of the wafer 1 (step S370 in FIG. 10).

【００６９】このように、本実施形態の半導体試験方法
によれば、複数の測定端子によるＤＵＴの同時試験と並
行して、各測定端子について不良の有無を判定するの
で、測定系の不具合を短時間で正確に把握することがで
きる。これにより、本来合格品でありながら、測定系の
不良により不合格品として処理される半導体製品がなく
なり、製品本来の歩留りを確保することができる。As described above, according to the semiconductor test method of the present embodiment, the presence / absence of a defect in each measurement terminal is determined in parallel with the simultaneous test of the DUT using the plurality of measurement terminals, so that the failure of the measurement system can be shortened. It can be accurately grasped in time. As a result, there is no semiconductor product that is processed as a rejected product due to a defect in the measurement system, while the product is originally a passed product, and the original yield of the product can be secured.

【００７０】また、良否判定条件は、ＤＵＴごとに柔軟
に設定・変更することができるので、不良の有無の判定
および不良箇所の特定を的確に行うことができる。これ
により、省人化を進めることも可能になる。Further, since the pass / fail judgment condition can be flexibly set and changed for each DUT, it is possible to accurately judge whether or not there is a defect and to specify a defective portion. As a result, labor saving can be achieved.

【００７１】また、不良が発見されなかった測定端子に
よる試験結果を保持したままで、不良が発見された測定
端子に係るＤＵＴについてのみ再度の試験を行うので、
半導体試験装置の稼働率を低下させることなく、効率の
高い半導体試験を行うことができる。Further, the test is performed again only for the DUT related to the measurement terminal where the defect is found, while the test result of the measurement terminal where the defect is not found is held,
A highly efficient semiconductor test can be performed without lowering the operation rate of the semiconductor test apparatus.

【００７２】さらに、このように試験効率が高まること
により、冗長回路への書込み工程やパッケージング等の
次工程へ迅速に移行することができるため、ライン全体
の生産効率を高めることができる。Further, by increasing the test efficiency as described above, it is possible to promptly shift to the next process such as a process of writing into a redundant circuit and a packaging process, so that the production efficiency of the entire line can be improved.

【００７３】次に、本発明に係る半導体試験方法の第３
の実施の形態について図面を参照しながら説明する。Next, the third method of the semiconductor test method according to the present invention will be described.
An embodiment will be described with reference to the drawings.

【００７４】本実施形態は、測定不良判定条件として、
「Ｆ」の試験結果の累計が所定数に達した場合を測定不
良とする点に特徴がある。In this embodiment, the measurement failure judgment conditions are as follows:
It is characterized in that when the total of the test results of “F” reaches a predetermined number, the measurement is determined to be defective.

【００７５】図１１および図１２は、本実施形態に係る
半導体試験方法の各ステップを示すフロー図である。FIG. 11 and FIG. 12 are flowcharts showing each step of the semiconductor test method according to the present embodiment.

【００７６】図８および図１のフロー図との対照におい
て分るように、本実施形態と前述の第１の実施形態との
相違点は、Ｓ１７０およびＳ３２０のステップにあり、
本実施形態においては、各測定端子による試験結果にお
いて「Ｆ」が累積して３２回発生した場合を測定端子の
不良と判定する（図１１ステップＳ１７０、図１２ステ
ップＳ３２０）。その他のステップは、第１の実施形態
と同様である。As can be seen in contrast to the flow charts of FIGS. 8 and 1, the difference between this embodiment and the first embodiment lies in the steps of S170 and S320.
In the present embodiment, a case where “F” is accumulated 32 times in the test result of each measurement terminal and accumulates 32 times is determined as a failure of the measurement terminal (Step S170 in FIG. 11, Step S320 in FIG. 12). Other steps are the same as in the first embodiment.

【００７７】「Ｆ」を累積して加算する単位は、任意に
設定でき、例えばウェーハごと、またはウェーハのロッ
トごとに設定することができる。また、測定不良と判定
する累計数は、本実施形態では３２回としたが、勿論こ
れに限ることなく、ＤＵＴの歩留りの高さ等により、柔
軟に変更することができる。The unit for accumulating and adding “F” can be set arbitrarily, and can be set, for example, for each wafer or for each lot of wafers. In addition, although the cumulative number of determinations of measurement failure is 32 in the present embodiment, it is needless to say that the present invention is not limited to this and can be flexibly changed according to the yield of the DUT.

【００７８】本実施形態の半導体試験方法によれば、累
計の「Ｆ」の数量で測定端子の不良の有無を判定するの
で、歩留りが比較的高い半導体製品に特に好適で、か
つ、効率の高い半導体試験を行うことができる。According to the semiconductor test method of the present embodiment, the presence or absence of the failure of the measurement terminal is determined based on the total number of “F”, so that it is particularly suitable for a semiconductor product having a relatively high yield and has high efficiency. A semiconductor test can be performed.

【００７９】次に、上述の半導体試験方法に基づいて動
作する半導体試験装置を本発明に係る半導体試験装置の
実施の形態として説明する。Next, a semiconductor test apparatus that operates based on the above-described semiconductor test method will be described as an embodiment of the semiconductor test apparatus according to the present invention.

【００８０】図３は、本実施の形態である半導体試験装
置１０の構成の概略を示すブロック図である。FIG. 3 is a block diagram schematically showing a configuration of a semiconductor test apparatus 10 according to the present embodiment.

【００８１】同図に示すように、本実施形態である半導
体試験装置１０は、試験信号を生成する試験信号生成手
段２１と、試験結果の合否の基準となる期待値信号を生
成する期待値信号生成手段２２と、テストＮo.ごとに試
験結果を格納するフェイル解析メモリ２５と、ＤＵＴご
との良否判定条件を格納するメモリ２７とを備えた本体
であるテスタ部２０、ＤＵＴである半導体チップ５に試
験信号を供給し、ＤＵＴから出力される応答信号を受け
て期待値信号と比較することにより半導体チップ５の合
否を決定する複数の測定端子Ｐ₁₁〜Ｐ_lnを備えた測定部
Ｍ₁〜Ｍ_l、各測定部Ｍ₁〜Ｍ_lの試験結果を各測定端子Ｐ
₁₁〜Ｐ_lnごとに格納する試験結果格納メモリ６０、各測
定端子Ｐ₁₁〜Ｐ_lnの不良の有無を判定するための測定不
良判定条件をメモリ２７から受けて格納する測定不良判
定条件メモリ４０、試験結果格納メモリ６０に格納され
た試験結果と測定不良判定条件に基づいて各測定端子に
ついて不良の有無を判定するとともに、不良の測定端子
がある場合に、不良箇所を特定する不良箇所特定手段７
０、不良箇所特定手段７０により不良と判定された測定
端子が測定したＤＵＴＮo.を格納する測定不良ＤＵＴＮ
o.メモリ８０、ウェーハを各測定部Ｐ₁₁〜Ｐ_lnに搬送す
る搬送手段３０、および測定不良ＤＵＴＮo.メモリに格
納された情報に基づいて測定不良により的確な試験がさ
れなかった当該ＤＵＴＮo.の半導体チップ５の再試験の
指示等を行う再測定制御手段５０とを備えている。As shown in the figure, a semiconductor test apparatus 10 according to the present embodiment includes a test signal generating means 21 for generating a test signal, and an expected value signal for generating an expected value signal serving as a reference for pass / fail of test results. A tester unit 20 as a main body including a generation unit 22, a fail analysis memory 25 for storing test results for each test No., and a memory 27 for storing pass / fail judgment conditions for each DUT, and a semiconductor chip 5 as a DUT. the test signal is supplied, the measuring unit M ₁ ~M having a plurality of measuring terminals P ₁₁ to P _ln determining the acceptability of the semiconductor chip 5 by comparing the expected value signal receiving response signals output from the DUT _l, the measuring unit M ₁ ~M _l terminal P each measurement the test results
₁₁ to P test result storage memory 60 for storing for each _ln, measured defect determination condition memory 40 for storing the measured failure determination condition for determining whether a failure of the measuring terminals P ₁₁ to P _ln receives from the memory 27, A defect location specifying means 7 for determining the presence or absence of a defect for each measurement terminal based on the test results stored in the test result storage memory 60 and the measurement failure determination condition, and for specifying a defective location when there is a defective measurement terminal.
0, a measurement failure DUTN storing the DUT No. measured by the measurement terminal determined to be failure by the failure location specifying means 70
o. Memory 80, conveying means 30 for conveying the wafer to the measurement unit P ₁₁ to P _ln, and measurement poor DUTNo. accurate testing by measurement failure based on information stored in the memory is not the DUTNo. of And a re-measurement control unit 50 for instructing a re-test of the semiconductor chip 5 and the like.

【００８２】図３に示す半導体試験装置１０の試験結果
格納メモリ６０、不良箇所特定手段７０および測定不良
ＤＵＴＮo.メモリ８０がそれぞれ備えるレジスタの詳細
を図４の模式図に示す。FIG. 4 is a schematic diagram showing details of the registers provided in the test result storage memory 60, the failure location specifying means 70, and the measurement failure DUT No. memory 80 of the semiconductor test apparatus 10 shown in FIG.

【００８３】図４（ａ）に示すテストＮo.記憶レジスタ
６２は、試験結果格納メモリ６０に備えられ、ウェーハ
１上の半導体チップ５ごとにテストＮo.ごとの試験結果
を格納する。各記憶領域は、図２に示す半導体チップ５
のＸ−Ｙ座標表示に対応しており、テストＮo.と試験結
果とを組合わせて格納する。テストＮo.および試験結果
（Ｐass、Ｒewritable、Ｆail）は、予め所定の番号で
分類して設定されている。また、未測定ＤＵＴについて
も、テスト番号以外の番号で設定されている。図４
（ｂ）に示す不良カウントレジスタ６５は、不良箇所特
定手段７０に備えられ、各ＤＵＴＮo.ごとに設けられた
カウントレジスタであり、テストＮo.記憶レジスタ６２
に格納された試験結果から各ＤＵＴＮo.ごとに「Ｆ」の
回数をカウントする。The test number storage register 62 shown in FIG. 4A is provided in the test result storage memory 60 and stores the test result for each test number for each semiconductor chip 5 on the wafer 1. Each storage area corresponds to the semiconductor chip 5 shown in FIG.
XY coordinate display, and stores a combination of a test number and a test result. The test No. and the test result (Pass, Rewritable, Fail) are classified and set in advance by a predetermined number. Also, unmeasured DUTs are set with numbers other than the test numbers. FIG.
The failure count register 65 shown in FIG. 4B is provided in the failure location specifying means 70, is a count register provided for each DUT No., and includes a test No. storage register 62.
The number of times “F” is counted for each DUTNo.

【００８４】図４（ｃ）に示す不良ＤＵＴフラグレジス
タ６６は、測定不良ＤＵＴＮo.メモリ８０に備えられ、
ＤＵＴＮo.に対応した数量の記憶領域を備え、図４
（ｂ）に示す不良カウントレジスタ６５のカウント値に
基づいて、測定不良が発生していると判断された場合
に、そのＤＵＴＮo.に対応する記憶領域に、例えば
「１」のＢｉｔを立てる。The defective DUT flag register 66 shown in FIG. 4C is provided in the measurement defective DUT No. memory 80.
FIG. 4 is provided with a storage area of a quantity corresponding to DUTNo.
When it is determined that a measurement failure has occurred based on the count value of the failure count register 65 shown in (b), for example, a bit of “1” is set in the storage area corresponding to the DUT No.

【００８５】この半導体試験装置１０の動作は、次のと
おりである。なお、以下においては、説明を簡略化する
ため、測定端子の個数をｎ＝４とし、また、測定部Ｍ₂
の各測定端子Ｐ₂₁〜Ｐ_2nはすべて正常に動作する良好な
測定端子であるものと仮定する。The operation of the semiconductor test apparatus 10 is as follows. In the following, for the sake of simplicity, the number of measurement terminals is assumed to be n = 4, and the measurement unit M ₂
It is assumed that all of the measuring terminals P _{21 to} P _2n are good measuring terminals that operate normally.

【００８６】即ち、まず、ＤＵＴである半導体チップ５
が形成されたウェーハ１を搬送手段３０が測定部Ｍ₁に
セットすると、テスタ部２０は、メモリ２７から半導体
チップ５に対応した良否判断条件を測定不良判定条件メ
モリ４０に送信する。本実施形態においては、良否判定
条件は、例えば、あるＤＵＴＮo.の半導体チップの試験
結果において「Ｆ」が連続して１０回検出された場合と
設定されている。That is, first, the semiconductor chip 5 which is a DUT
When the transfer means 30 sets the wafer 1 on which the is formed in the measuring section M ₁ , the tester section 20 transmits the pass / fail judgment condition corresponding to the semiconductor chip 5 from the memory 27 to the measurement failure judgment condition memory 40. In the present embodiment, the pass / fail determination condition is set to, for example, a case where “F” is continuously detected 10 times in a test result of a semiconductor chip of a certain DUT No.

【００８７】不良箇所特定手段７０は、この良否判定条
件を受けて、不良カウントレジスタ６５（図４（ｂ）参
照）のカウントリミットを１０と設定する。The defective portion specifying means 70 sets the count limit of the defective count register 65 (see FIG. 4B) to 10 in response to the acceptability judgment condition.

【００８８】次に、テスタ部２０は、試験信号生成手段
２１から試験信号を、また、期待値信号生成手段２２か
ら合否の基準となる期待値信号を、それぞれ測定部Ｍ₁
に供給し、各測定端子Ｐ₁₁〜Ｐ₁₄がウェーハ１上の各半
導体チップ５について試験信号を入力する。[0088] Next, the tester 20, a test signal from the test signal generating means 21, also, the expected value signal from the expected value signal generator 22 as a reference for acceptance, respectively the measurement section M ₁
, And each of the measurement terminals P _{11 to} P ₁₄ inputs a test signal for each semiconductor chip 5 on the wafer 1.

【００８９】各半導体チップ５からの応答信号は、各測
定端子Ｐ₁₁〜Ｐ₁₄に入力され、測定部Ｍ₁は、各測定端
子Ｐ₁₁〜Ｐ₁₄ごとに期待値信号との比較を行い、試験結
果をテスト番号と組合わせた上で、試験結果格納メモリ
６０内のテストＮo.記憶レジスタ６２（図４（ａ）参
照）に格納する。The response signal from each semiconductor chip 5 is input to each of the measuring terminals P _{11 to} P ₁₄ , and the measuring section M ₁ compares each of the measuring terminals P _{11 to} P ₁₄ with the expected value signal. After combining the test result with the test number, the test result is stored in the test No. storage register 62 (see FIG. 4A) in the test result storage memory 60.

【００９０】このテストＮo.記憶レジスタ６２に「Ｆ」
のテスト結果が格納されるごとに、そのＤＵＴＮo.の不
良カウントレジスタ６５がその個数をカウントアップし
ていく。"F" is stored in the test No. storage register 62.
Each time the test result is stored, the defective count register 65 of the DUT No. counts up the number.

【００９１】あるＤＵＴＮo.について、「Ｆ」が連続し
て１０回発生すると、不良箇所特定手段７０は、不良カ
ウントレジスタ６５の内容をクリアするとともに、その
ＤＵＴＮo.の不良ＤＵＴフラグレジスタ６６（図４
（ｃ）参照）に「１」のフラグを立てる。例えば、図５
に示すように、ＤＵＴＮo.３について、「Ｆ」が１０回
連続して発生すると、不良ＤＵＴフラグレジスタ６６の
３番目の領域に「１」のフラグが立つ（図４（ｃ）参
照）。他のＤＵＴＮo.１、２および４については、リミ
ット内で試験が終了するため、試験終了と同時に不良箇
所特定手段７０がそのＮo.の不良カウントレジスタ６５
の内容をクリアする。When "F" is generated ten times in succession for a certain DUT No., the defect location specifying means 70 clears the contents of the defect count register 65 and sets the defective DUT flag register 66 of the DUT No. (FIG. 4).
(C) is set to "1". For example, FIG.
As shown in FIG. 4, when "F" occurs ten times consecutively for DUT No. 3, a flag of "1" is set in the third area of the defective DUT flag register 66 (see FIG. 4C). As for the other DUT Nos. 1, 2 and 4, the test is completed within the limit.
Clear the contents of.

【００９２】不良ＤＵＴフラグレジスタ６６に「１」の
フラグが立つと、再測定制御手段５０がこの情報を受け
て、そのＤＵＴＮo.についての試験を中止し、テストＮ
o.記憶レジスタ６２からそのＤＵＴＮo.についての試験
結果の情報を不良テストＮo.に書換える。上述の例であ
れば、ＤＵＴＮo.３については、その後の試験が行われ
ず（図５参照）、テストＮo.記憶レジスタ６２からＤＵ
ＴＮo.３に関する試験結果を不良テストＮo.に書換え
る。When the flag of "1" is set in the defective DUT flag register 66, the re-measurement control means 50 receives this information and stops the test for the DUT No.
o. The information of the test result for the DUT No. is rewritten from the storage register 62 to the failure test No. In the case of the above example, the subsequent test is not performed for DUT No. 3 (see FIG. 5), and the DU is stored in the test No. storage register 62.
The test result for TNo. 3 is rewritten to the defective test No.

【００９３】測定部Ｍ₁による試験が終了すると、再測
定制御手段５０は、不良ＤＵＴフラグレジスタ６６の内
容を読出して、測定不良により、フラグ「１」が格納さ
れている領域があったときは、その領域の番号、即ち、
不良テストＮo.、上述の例では、ＤＵＴＮo.３を読出
す。When the test by the measuring section M ₁ is completed, the re-measurement control means 50 reads the contents of the defective DUT flag register 66 and, if there is an area where the flag “1” is stored due to the measurement failure. , The number of the area, ie
The failure test No., in the above example, DUT No. 3 is read.

【００９４】次に、再測定制御手段５０は、搬送手段３
０に駆動信号を供給してウェーハ１を測定部Ｍ₂に搬送
させる。Next, the re-measurement control means 50
0 by supplying a driving signal to convey the wafer 1 to the measuring unit M _2.

【００９５】測定部Ｍ₂にウェーハ１がセットされる
と、再測定制御手段５０は、不良ＤＵＴフラグレジスタ
６６から再び不良ＤＵＴＮo.３を読出すとともに、テス
トＮo.記憶レジスタ６２から不良テストＮo.を読出し
て、測定部Ｍ₂に供給し、測定部Ｍ₂は、不良ＤＵＴＮo.
３についてのみ、測定部Ｍ₁の測定端子Ｐ₁₃の不良によ
り試験ができなかった試験について、測定端子Ｐ₂₃を用
いて再び試験を行う（図６参照）。試験の結果は、同様
に、試験結果格納メモリ６０のテストＮo.記憶レジスタ
６２に格納される。When the wafer 1 is set in the measuring section M ₂ , the re-measurement control means 50 reads the defective DUT No. 3 again from the defective DUT flag register 66, and reads the defective test No. 3 from the test No. storage register 62. the reads were supplied to the measurement unit M _2, the measurement unit M ₂ are poor DUTNo.
3 for only the tests could not be tested by the failure of the measuring terminal P ₁₃ of the measuring unit M _1, performs again tested using measurement terminal P ₂₃ (see FIG. 6). The test result is similarly stored in the test number storage register 62 of the test result storage memory 60.

【００９６】不良箇所特定手段７０は、この測定端子Ｐ
₂₃についても試験と並行して不良の有無を不良カウント
レジスタ６５を用いて判定する。The defective point specifying means 70 uses the measuring terminal P
_{For 23} also, the presence or absence of a failure is determined using the failure count register 65 in parallel with the test.

【００９７】不良カウントレジスタ６５がリミット内で
クリアされ、測定端子Ｐ₂₃の正常が確認されると、テス
トＮo.記憶レジスタ６２には、適正な試験結果が格納さ
れることになり、上述の例では、測定部Ｍ₁の測定端子
Ｐ₁₁、Ｐ₁₂、Ｐ₁₄による試験結果と測定部Ｍ₂の測定端
子Ｐ₂₃による試験結果が合成して格納されることにな
る。[0097] failure count register 65 is cleared in the limit, when the normal measurement terminal P ₂₃ is confirmed, the test No. storage register 62, will be proper test results are stored, the above example Then, the test results from the measurement terminals P ₁₁ , P ₁₂ , and P ₁₄ of the measurement unit M _{1 and} the test results from the measurement terminal P ₂₃ of the measurement unit M ₂ are combined and stored.

【００９８】再測定制御手段５０は、このように適正な
試験結果が格納されたテストＮo.記憶レジスタ６２の内
容をテスタ部２０のフェイル解析メモリ２５に供給し、
ウェーハ１上のすべての半導体チップ５の適正な試験結
果がフェイル解析メモリ２５に格納される。The re-measurement control means 50 supplies the contents of the test No. storage register 62 in which the proper test results are stored to the fail analysis memory 25 of the tester unit 20,
Appropriate test results of all the semiconductor chips 5 on the wafer 1 are stored in the fail analysis memory 25.

【００９９】上述の実施形態では、測定不良判定条件を
「Ｆ」が連続して１０回発生した場合としたが、前述の
本発明に係る半導体試験方法の第３の実施の形態のよう
に、「Ｆ」の累計がウェーハ１ごとに所定数、例えば３
２回発生した場合とすることは勿論可能である。また、
ＤＵＴの歩留りが高い場合には、ウェーハ１ごとでな
く、ロット単位で累計「Ｆ」数を設定しても良い。In the above-described embodiment, the measurement failure judgment condition is that “F” occurs ten times in a row. However, as in the third embodiment of the semiconductor test method according to the present invention described above, The total number of “F” is a predetermined number for each wafer 1, for example, 3
It is, of course, possible to make the case occur twice. Also,
When the yield of the DUT is high, the total number of “F” s may be set for each lot, instead of for each wafer 1.

【０１００】このように、本発明に係る半導体試験装置
１０は、試験と並行して各測定部Ｍ₁〜Ｍ_lの各測定端子
Ｐ₁₁〜Ｐ_lnの不良の有無を判定する不良箇所特定手段７
０を備えているので、適正な半導体試験を行うことがで
き、製品本来の歩留りを確保することができる。また、
測定不良判定条件は、ＤＵＴである半導体製品の種類等
に応じて柔軟に設定・変更することができるので、的確
に測定装置の不良を把握することができ、製造ラインの
省人化を促進することができる。[0100] Thus, the semiconductor test apparatus 10 according to the present invention, the test and in parallel with the respective measuring unit M ₁ ~M _l each measuring terminals P ₁₁ to P _ln defective place specifying means for determining the presence or absence of failure of 7
Since 0 is provided, an appropriate semiconductor test can be performed, and the original yield of the product can be secured. Also,
The measurement failure determination condition can be flexibly set and changed according to the type of semiconductor product as the DUT, so that the failure of the measurement device can be accurately grasped and the manpower of the production line is promoted. be able to.

【０１０１】また、測定不良があった場合には、良好な
測定端子による試験結果は保持したままで、他の測定部
の正常な測定端子に再試験をさせ最初の試験結果と再試
験による試験結果とを出力する再測定制御手段５０を備
えているので、適正な半導体試験を高い効率で行うこと
ができ、装置の稼働率を低下させることなく生産工程全
体の効率を高めることができる。If there is a measurement failure, the test results from the good test terminals are retained, and the normal test terminals of other measuring sections are retested. Since the re-measurement control means 50 for outputting the results is provided, appropriate semiconductor tests can be performed with high efficiency, and the efficiency of the entire production process can be increased without lowering the operation rate of the apparatus.

【０１０２】さらに、ソフトの追加のみで対応でき、既
存の設備をそのまま利用することができるので、極めて
安いコストで上述の効果を奏する半導体試験装置が提供
される。Furthermore, since it can be dealt with only by adding software and existing equipment can be used as it is, a semiconductor test apparatus having the above-mentioned effects at an extremely low cost is provided.

【０１０３】[0103]

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。As described in detail above, the present invention has the following effects.

【０１０４】即ち、本発明に係る半導体試験方法によれ
ば、複数の測定端子による複数のＤＵＴの同時試験と並
行して、各測定端子の不良の有無を判定する不良端子判
定過程を具備するので、測定系の不具合を短時間で正確
に把握することができ、製品本来の歩留りを確保するこ
とができる。That is, according to the semiconductor test method of the present invention, a defect terminal judging step of judging the presence or absence of a defect of each measurement terminal is provided in parallel with the simultaneous test of a plurality of DUTs by a plurality of measurement terminals. In addition, the failure of the measurement system can be accurately grasped in a short time, and the original yield of the product can be secured.

【０１０５】また、測定不良判定条件は、ＤＵＴごとお
よび試験ごとに柔軟に設定・変更することができるの
で、各試験ごとに不良の有無の判定および不良箇所の特
定を的確に行うことができる。これにより、省人化を進
めることも可能になる。Further, since the measurement failure determination condition can be flexibly set and changed for each DUT and each test, it is possible to accurately determine the presence / absence of a failure and specify a failure location for each test. As a result, labor saving can be achieved.

【０１０６】また、第１の記憶過程により得られた試験
結果のうち、不良が発見されなかった測定端子による試
験結果を保持したままで、不良が発見された測定端子に
係るＤＵＴについてのみ、再度の試験を行う試験信号再
入力過程および信号再比較過程を具備し、かつ、再試験
において不良が発見されない場合に、再試験による試験
結果とともに、保持しておいた最初の良好な測定端子に
よる測定結果を出力する試験結果出力過程を具備するの
で、半導体試験装置全体の稼働率を低下させることな
く、効率の高い半導体試験を行うことができる。Further, of the test results obtained in the first storage process, while retaining the test results of the measurement terminals in which no failure was found, only the DUTs related to the measurement terminals in which failure was found are re-examined. A test signal re-input process and a signal re-comparison process for performing the above-mentioned test, and if no defect is found in the re-test, the measurement by the first good measurement terminal held together with the test result by the re-test Since a test result output step of outputting a result is provided, a highly efficient semiconductor test can be performed without lowering the operation rate of the entire semiconductor test apparatus.

【０１０７】また、本発明に係る半導体試験装置によれ
ば、試験と並行して各測定部の各測定端子の不良の有無
を判定する測定不良判定手段を備えているので、正確な
半導体試験を行うことができ、製品本来の歩留りを確保
することができる。また、測定不良判定条件は、ＤＵＴ
である半導体製品の種類等に応じて柔軟に設定・変更す
ることができるので、的確に測定装置の不良を把握する
ことができ、製造ラインの省人化を促進することができ
る。Further, according to the semiconductor test apparatus of the present invention, since the measurement failure judging means for judging whether or not each measurement terminal of each measurement section has a defect is provided in parallel with the test, an accurate semiconductor test can be performed. It is possible to secure the original yield of the product. Also, the measurement failure judgment condition is DUT
Since it can be set and changed flexibly according to the type of semiconductor product, etc., it is possible to accurately grasp the failure of the measuring device, and to promote manpower saving on the production line.

【０１０８】また、測定不良があった場合には、不良が
発見されなかった測定端子による試験結果を保持したま
まで、他の測定部の測定端子に再試験をさせ、この測定
端子に不良が発見されなかった場合に、再試験による試
験結果とともに、保持しておいた最初の良好な測定端子
による測定結果を出力する再測定制御手段を備えている
ので、適正な半導体試験を高い効率で行うことができ、
装置全体の稼働率を低下させることなく生産工程全体の
効率を高めることができる。If there is a measurement failure, the measurement terminal of another measurement section is re-tested while retaining the test results of the measurement terminals for which no failure was found, and the failure of this measurement terminal is detected. If it is not found, it has a re-measurement control unit that outputs the test result by the re-test and the measurement result from the first good measurement terminal that has been held, so that an appropriate semiconductor test is performed with high efficiency It is possible,
The efficiency of the entire production process can be increased without lowering the operation rate of the entire apparatus.

【０１０９】さらに、ソフトの追加のみで対応でき、既
存の設備をそのまま利用することができるので、極めて
安いコストで上述の効果を奏する半導体試験装置が提供
される。Furthermore, since it can be dealt with only by adding software and existing equipment can be used as it is, a semiconductor test apparatus having the above-mentioned effects at an extremely low cost is provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体試験方法の第１の実施の形
態を説明するフロー図である。FIG. 1 is a flowchart illustrating a first embodiment of a semiconductor test method according to the present invention.

【図２】各半導体チップと各測定端子との位置関係を示
す説明図である。FIG. 2 is an explanatory diagram showing a positional relationship between each semiconductor chip and each measurement terminal.

【図３】本発明にかかる半導体試験装置の第１の実施の
形態の概略を示すブロック図である。FIG. 3 is a block diagram schematically illustrating a first embodiment of a semiconductor test apparatus according to the present invention.

【図４】図３に示す半導体装置の試験結果格納メモリ、
不良箇所特定手段および測定不良ＤＵＴＮo.メモリがそ
れぞれ備えるレジスタの詳細を示す模式図である。4 is a test result storage memory of the semiconductor device shown in FIG. 3,
FIG. 3 is a schematic diagram showing details of registers provided in a defective portion specifying means and a measurement defective DUTNo. Memory.

【図５】本発明に係る半導体試験方法の第１の実施の形
態を説明する模式図である。FIG. 5 is a schematic view illustrating a first embodiment of a semiconductor test method according to the present invention.

【図６】本発明に係る半導体試験方法の第１の実施の形
態を説明する模式図である。FIG. 6 is a schematic diagram illustrating a first embodiment of a semiconductor test method according to the present invention.

【図７】本発明に係る半導体試験方法の第１の実施の形
態を説明する模式図である。FIG. 7 is a schematic view illustrating a first embodiment of a semiconductor test method according to the present invention.

【図８】本発明に係る半導体試験方法の第１の実施の形
態を説明するフロー図である。FIG. 8 is a flowchart illustrating a first embodiment of a semiconductor test method according to the present invention.

【図９】本発明に係る半導体試験方法の第２の実施の形
態を説明するフロー図である。FIG. 9 is a flowchart for explaining a second embodiment of the semiconductor test method according to the present invention.

【図１０】本発明に係る半導体試験方法の第２の実施の
形態を説明するフロー図である。FIG. 10 is a flowchart illustrating a semiconductor test method according to a second embodiment of the present invention.

【図１１】本発明に係る半導体試験方法の第３の実施の
形態を説明するフロー図である。FIG. 11 is a flowchart illustrating a semiconductor test method according to a third embodiment of the present invention.

【図１２】本発明に係る半導体試験方法の第３の実施の
形態を説明するフロー図である。FIG. 12 is a flowchart illustrating a semiconductor test method according to a third embodiment of the present invention.

【図１３】汎用的なＬＳＩ機能試験におけるロジックテ
ストの方法の概略を示すブロック図である。FIG. 13 is a block diagram illustrating an outline of a logic test method in a general-purpose LSI function test.

【図１４】ダイソータ工程に用いられる半導体試験装置
の１例を示す概略図である。FIG. 14 is a schematic view showing one example of a semiconductor test apparatus used in a die sorter process.

【図１５】図１４に示す半導体試験におけるテストヘッ
ドとプローバとの接続関係を示す説明図である。15 is an explanatory diagram showing a connection relationship between a test head and a prober in the semiconductor test shown in FIG.

【符号の説明】[Explanation of symbols]

１ ウェーハ ５ 半導体チップ ８ オリエンテーションフラットの直線 １０，１００ 半導体試験装置 ２０ テスタ部 ２１ 試験信号生成手段 ２２ 期待値信号生成手段 ２５ フェイル解析メモリ ２７ メモリ ３０ 搬送手段 ４０ 測定不良判定条件メモリ ５０ 再測定制御手段 ６０ 試験結果格納メモリ ６２ テストＮo.記憶レジスタ ６５ 不良カウントレジスタ ６６ 不良ＤＵＴフラグレジスタ ７０ 不良箇所特定手段 ８０ 測定不良ＤＵＴＮo.メモリ １５０ テスタ本体 １２４ ロジックパターン発生手段 １２５ ロジックパターン供給手段 １２６ 期待値パターン供給手段 １４５ パターン比較手段 １６０ テストヘッド １６１ テストピン １６２ パフォーマンスボード １７０ プローバ １７１ インナワイヤ １７５ 固定カード １７６ プローブ針 １８０ 測定ケーブル １９０ コントロールケーブル ３００ ＤＵＴ ４００ 合否判定手段 Ｍ₁〜Ｍ_l 測定部 Ｐ₁₁〜Ｐ_ln 測定端子DESCRIPTION OF SYMBOLS 1 Wafer 5 Semiconductor chip 8 Orientation flat straight line 10, 100 Semiconductor test equipment 20 Tester part 21 Test signal generation means 22 Expected value signal generation means 25 Fail analysis memory 27 Memory 30 Transport means 40 Measurement failure judgment condition memory 50 Re-measurement control means 60 Test result storage memory 62 Test No. storage register 65 Failure count register 66 Failure DUT flag register 70 Failure location identification means 80 Measurement failure DUT No. memory 150 Tester main body 124 Logic pattern generation means 125 Logic pattern supply means 126 Expected value pattern supply means 145 Pattern comparison means 160 Test head 161 Test pin 162 Performance board 170 Prober 171 Inner wire 175 Fixed card 176 Probe needle 18 0 measurement cable 190 Control cable 300 DUT 400 acceptance determination means M ₁ ~M _l measuring unit P ₁₁ to P _ln measuring terminal

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】被試験体である半導体装置を試験するため
の試験信号を生成する試験信号生成手段と、 合否判定の基準となる期待値信号を生成する期待値信号
生成手段と、 前記試験信号を前記半導体装置に入力し、前記半導体装
置から出力される応答信号と前記期待値信号との比較に
より前記半導体装置の合否判定を行う複数の測定部と、 前記合否判定の結果の情報を前記測定部から受けて格納
する試験結果格納メモリと、 前記複数の測定部のうちの１の測定部が不良値を示した
場合に、前記複数の測定部のうち、他の測定部を用いて
再試験を行う再測定制御手段とを備えた半導体試験装
置。1. A test signal generating means for generating a test signal for testing a semiconductor device which is a device under test; an expected value signal generating means for generating an expected value signal serving as a reference for pass / fail judgment; A plurality of measurement units for inputting the semiconductor device and comparing the response signal output from the semiconductor device with the expected value signal to determine whether the semiconductor device is acceptable or not; and A test result storage memory to receive and store from a unit, and when one of the plurality of measurement units indicates a defective value, retest using another of the plurality of measurement units. And a re-measurement control unit for performing the measurement. 【請求項２】前記測定部は、前記試験信号を前記半導体
装置に入力し、前記半導体装置から前記応答信号を受取
る複数の測定端子を備え、 前記試験結果格納メモリは、前記測定端子ごとに測定結
果を格納し、 前記再測定制御手段は、前記１の測定部が備える前記測
定端子のうち、不良値を示した前記測定端子が行った試
験について前記他の測定部を用いて再試験を行うことを
特徴とする請求項１に記載の半導体試験装置。2. The semiconductor device according to claim 1, wherein the measurement unit includes a plurality of measurement terminals for inputting the test signal to the semiconductor device and receiving the response signal from the semiconductor device. The result is stored, and the re-measurement control unit performs a re-test using the other measurement unit for a test performed by the measurement terminal indicating a defective value among the measurement terminals included in the one measurement unit. The semiconductor test apparatus according to claim 1, wherein: 【請求項３】前記測定結果に基づいて前記測定部の不良
の有無を判定する測定不良判定条件を格納する測定不良
判定条件メモリと、 前記測定不良判定条件に基づいて前記測定部の不良箇所
を特定する不良箇所特定手段とをさらに備えたことを特
徴とする請求項１または２に記載の半導体試験装置。3. A measurement failure judgment condition memory for storing a measurement failure judgment condition for judging the presence / absence of a defect in the measurement unit based on the measurement result, and a failure location of the measurement unit based on the measurement failure judgment condition. 3. The semiconductor test apparatus according to claim 1, further comprising: a defective portion specifying means for specifying. 【請求項４】前記測定不良判定条件は、前記試験結果格
納メモリに格納された合否判定の結果が予め設定された
回数分連続して不合格であった場合を前記不良値とする
ことを特徴とする請求項１ないし３のいずれかに記載の
半導体試験装置。4. The measurement failure determination condition is that the failure value is determined when the result of the pass / fail determination stored in the test result storage memory is rejected continuously for a preset number of times. 4. The semiconductor test apparatus according to claim 1, wherein: 【請求項５】前記測定不良判定条件は、前記試験結果格
納メモリに格納された合否判定の結果の累積不合格数量
が予め設定された数量に達した場合を前記不良値とする
ことを特徴とする請求項１ないし３のいずれかに記載の
半導体試験装置。5. The measurement failure determination condition is characterized in that the failure value is obtained when the cumulative rejection quantity as a result of the pass / fail determination stored in the test result storage memory reaches a preset quantity. The semiconductor test apparatus according to claim 1, wherein: 【請求項６】複数の測定端子を有する複数の測定部のう
ちの１の測定部から試験信号を被試験体である半導体装
置に入力する試験信号入力過程と、 前記半導体装置から出力された応答信号を前記１の測定
部で受取った後、合否の判定基準となる期待値信号と比
較する信号比較過程と、 前記第１の信号比較過程により得られた試験合否の結果
を前記測定端子毎に記憶手段の１の領域に格納する第１
の記憶過程と、 前記１の測定部の測定端子のうち、少なくとも１の測定
端子が不良値を示した場合に、前記複数の測定部のう
ち、他の測定部の測定端子から前記試験信号を前記半導
体装置に再度入力する試験信号再入力過程と、 前記半導体装置から出力された応答信号を前記他の測定
部の測定端子で受取った後、前記期待値信号と比較する
信号再比較過程と、 前記信号再比較過程により得られた試験合否の結果を前
記他の測定部の測定端子毎に前記記憶手段の他の領域に
格納する第２の記憶過程と、 前記他の測定部の測定端子のいずれからも不良値が出力
されない場合に、前記記憶手段から前記他の領域に格納
された前記他の測定部の測定端子による試験合否の結果
とともに前記１の領域に格納された前記不良値を示した
測定端子を除く他の測定端子による試験合否の結果を取
出して出力する試験結果出力過程とを備えた半導体試験
方法。6. A test signal inputting step of inputting a test signal from one of a plurality of measuring units having a plurality of measuring terminals to a semiconductor device as a device under test, and a response output from the semiconductor device. A signal comparing step of receiving a signal by the first measuring unit and comparing the signal with an expected value signal serving as a criterion of pass / fail, and a test pass / fail result obtained by the first signal comparing step is obtained for each of the measurement terminals. First stored in one area of the storage means
And when at least one of the measurement terminals of the one measurement unit indicates a defective value, the test signal is transmitted from the measurement terminal of another measurement unit of the plurality of measurement units. A test signal re-input step of re-inputting to the semiconductor device, a signal re-comparing step of comparing the expected value signal after receiving the response signal output from the semiconductor device at the measurement terminal of the another measurement unit, A second storage step of storing the result of the test pass / fail obtained in the signal re-comparison step in another area of the storage means for each measurement terminal of the another measurement section; If no defect value is output from any of the above, the defect value stored in the first area is shown together with the result of the pass / fail test by the measurement terminal of the another measurement unit stored in the other area from the storage means. Other than measuring terminals A test result output step of extracting and outputting the result of the test pass / fail by the measurement terminal of (1). 【請求項７】前記第１の記憶過程は、不合格の結果であ
るフェイル情報が連続して格納された場合の連続フェイ
ル数量を前記測定端子毎にカウントし、前記連続フェイ
ル数量が所定の数量に達したときに、当該連続フェイル
を出力した前記測定端子が不良値を示したものと判定す
る不良端子特定過程を備えたことを特徴とする請求項６
に記載の半導体試験方法。7. The first storage step counts the number of continuous failures when fail information as a result of rejection is continuously stored for each of the measurement terminals, and the number of continuous failures is a predetermined number. 7. The method according to claim 6, further comprising the step of determining that the measurement terminal which has output the continuous failure when the number of times has reached the predetermined value indicates a defective value.
4. The semiconductor test method according to 1. 【請求項８】前記第１の記憶過程は、不合格の結果であ
るフェイル情報が格納された場合の累積フェイル数量を
前記測定端子毎にカウントし、前記累積フェイル数量が
所定の数量に達したときに、当該累積フェイルを出力し
た測定端子が不良値を示したものと判定する不良端子特
定過程を備えたことを特徴とする請求項６に記載の半導
体試験方法。8. The first storing step counts the number of accumulated failures for each of the measurement terminals when fail information as a result of rejection is stored, and the accumulated number of failures reaches a predetermined number. 7. The semiconductor test method according to claim 6, further comprising the step of: determining a defective terminal at which the measurement terminal that has output the accumulated failure indicates a defective value.