JPH11220755A - Signal processor and image-pickup device - Google Patents
Signal processor and image-pickup deviceInfo
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- JPH11220755A JPH11220755A JP10021040A JP2104098A JPH11220755A JP H11220755 A JPH11220755 A JP H11220755A JP 10021040 A JP10021040 A JP 10021040A JP 2104098 A JP2104098 A JP 2104098A JP H11220755 A JPH11220755 A JP H11220755A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタルVCO
（電圧制御発振器 voltage-controlled oscillator）
を用いてある周波数の波形を出力する信号処理装置及び
撮像装置に関する。TECHNICAL FIELD The present invention relates to a digital VCO
(Voltage-controlled oscillator)
The present invention relates to a signal processing device that outputs a waveform of a certain frequency using an image processing method and an imaging device.
【０００２】[0002]
【従来の技術】従来の技術は、テレビジョン学会年次大
会講演予稿集ｐ．１１〜１２に記載のように、動作クロ
ックの周波数を表わす数値をクロック毎に積算し、積算
結果を正弦波または、余弦波のデータを記憶したＲＯＭ
のアドレスとする構成とし、動作クロックの周波数を限
定せずに、ある周波数の正弦波または余弦波を得る方法
が知られている。2. Description of the Related Art Conventional technology is described in the proceedings of the Annual Conference of the Institute of Television Engineers of Japan, p. As described in 11 to 12, a ROM that accumulates a numerical value representing the frequency of an operation clock for each clock, and stores the accumulation result as sine wave or cosine wave data
A method of obtaining a sine wave or cosine wave of a certain frequency without limiting the frequency of the operation clock is known.
【０００３】[0003]
【発明が解決しようとする課題】しかし、上記従来例で
は、動作クロックの周波数によっては周波数を表わす数
値が小数点以下まで必要な場合が有るが、数値の有効桁
数を無限にしても正確に表現することはできない。従っ
て、この周波数を表わす数値をクロック毎に積算する構
成となっているため、積算回数が多くなると表現できな
い誤差の部分が積み重なることになり、アドレス制御に
誤差が生じてしまうことになる。つまり、動作クロック
の周波数によっては、出力する正弦波または余弦波の位
相と、本来所望する周波数の正弦波または余弦波の位相
にずれが生じてしまうという問題点があった。However, in the above conventional example, a numerical value representing the frequency may be required to the decimal point depending on the frequency of the operation clock. However, even if the number of significant digits of the numerical value is infinite, it is accurately expressed. I can't. Therefore, since the numerical value representing the frequency is integrated for each clock, if the number of integrations increases, errors that cannot be expressed are accumulated and an error occurs in address control. In other words, there is a problem that the phase of the output sine wave or cosine wave is shifted from the phase of the sine wave or cosine wave of the originally desired frequency depending on the frequency of the operation clock.
【０００４】本発明の目的は、いかなる周波数の動作ク
ロックが与えられた場合であっても、ある位置での位相
を、本来所望する周波数の正弦波または余弦波の位相に
することのできる信号処理装置、及びこれを用いた撮像
装置、及び映像信号表示装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a signal processing apparatus capable of changing the phase at a certain position to the phase of a sine wave or cosine wave of an originally desired frequency even when an operation clock of any frequency is given. It is an object of the present invention to provide a device, an imaging device using the same, and a video signal display device.
【０００５】[0005]
【課題を解決するための手段】上記の問題を達成するた
めに、動作クロックの周波数を表わす数値を、ある回数
積算したとき出力する正弦波または余弦波の位相を積算
手段が調節する。この調節は、ある期間中の積算を、設
定値に任意の整数Ｎを加えた値で積算することにより行
う。In order to achieve the above-mentioned object, the integrating means adjusts the phase of the sine wave or cosine wave output when the numerical value representing the frequency of the operation clock is integrated a certain number of times. This adjustment is performed by integrating the integration during a certain period with a value obtained by adding an arbitrary integer N to a set value.
【０００６】[0006]
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described based on embodiments with reference to the drawings.
【０００７】図１、２、３を用いて本発明の第１の実施
例を説明する。図１は本実施例である信号処理装置のブ
ロック、図２は積算結果で制御された正弦波または余弦
波を出力する手段の動作を説明した図、図３は本発明の
動作を説明した図である。図１の信号処理装置はマイコ
ン１、保持回路２、３、５、積算回路４、入力データに
従って正弦波を出力するSIN DATA出力回路６、入力デー
タに従って余弦波を出力するCOS DATA出力回路７、加算
回路９、切り替え回路１６、動作クロック入力端子８、
SIN DATA出力端子１０、COS DATA出力端子１１から構成
される。マイコン１の３つの出力は保持回路２，３と切
り替え回路１６に接続される。保持回路２の出力は加算
回路９の入力に接続される。加算回路９の出力は積算回
路４の入力に接続される。積算回路４の出力は保持回路
５の入力に接続される。保持回路５の出力はSIN DATA
出力回路６、COS DATA出力回路７の入力と、積算回路４
の別の入力に接続される。SIN DATA出力回路６、COS DA
TA出力回路７のそれぞれの出力はSIN DATA出力端子１
０、COS DATA出力端子１１に接続される。保持回路３の
出力は切り替え回路１６の入力に接続される。切り替え
回路１６の別の入力は接地し、切り替え回路１６の出力
は加算回路９の入力に接続される。動作クロック入力端
子８は保持回路５に接続される。A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a block diagram of a signal processing apparatus according to the present embodiment, FIG. 2 is a diagram illustrating an operation of a unit that outputs a sine wave or a cosine wave controlled by an integration result, and FIG. 3 is a diagram illustrating an operation of the present invention. It is. 1 includes a microcomputer 1, holding circuits 2, 3, 5, an integrating circuit 4, a SIN DATA output circuit 6 that outputs a sine wave according to input data, a COS DATA output circuit 7 that outputs a cosine wave according to input data, An adding circuit 9, a switching circuit 16, an operation clock input terminal 8,
It comprises a SIN DATA output terminal 10 and a COS DATA output terminal 11. The three outputs of the microcomputer 1 are connected to holding circuits 2 and 3 and a switching circuit 16. The output of the holding circuit 2 is connected to the input of the adding circuit 9. The output of the adding circuit 9 is connected to the input of the integrating circuit 4. The output of the integrating circuit 4 is connected to the input of the holding circuit 5. The output of holding circuit 5 is SIN DATA
Output circuit 6, input of COS DATA output circuit 7, and integration circuit 4
Connected to another input of SIN DATA output circuit 6, COS DA
Each output of TA output circuit 7 is SIN DATA output terminal 1
0, connected to COS DATA output terminal 11. The output of the holding circuit 3 is connected to the input of the switching circuit 16. Another input of the switching circuit 16 is grounded, and the output of the switching circuit 16 is connected to the input of the adding circuit 9. The operation clock input terminal 8 is connected to the holding circuit 5.
【０００８】図２において１７、１９は動作クロック、
１８、２０は動作クロック１７、１９で制御されて出力
した正弦波データを示した図である。図３において２１
は動作クロックの周波数を表わす数値の決め方を示した
図、２２は積算方法を示した図、２３は本実施例での動
作クロック、２４は本実施例での正弦波の出力を１周期
示した図である。In FIG. 2, reference numerals 17 and 19 denote operation clocks,
18 and 20 are diagrams showing sine wave data output under the control of the operation clocks 17 and 19. In FIG.
Is a diagram showing how to determine a numerical value representing the frequency of the operation clock, 22 is a diagram showing an integration method, 23 is an operation clock in the present embodiment, and 24 is one cycle of a sine wave output in the present embodiment. FIG.
【０００９】マイコン１は保持回路２に動作クロックの
周波数を表す数値を設定する。積算回路４は該数値を動
作クロックが入る毎に積算し、該積算結果でSIN DATA出
力回路６、COS DATA出力回路７を制御する。SIN DATA出
力回路６、COS DATA出力回路７は、例えばROMであり該
積算結果をアドレスとして用いる。その結果SIN DATA出
力回路６、COS DATA出力回路７は動作クロックの周波数
でサンプリングした正弦波または余弦波をSIN DATA出力
端子１０、COS DATA出力端子１１に出力する。例に示す
と、ある期間で１周期の正弦波を出力する場合に、図２
の動作クロック１７のように動作クロックが高周波であ
ると動作クロックの周波数を表す数値はΔｔ１となり、
SIN DATA出力回路６の出力は１周期の正弦波を細かく刻
んだものになり、また、動作クロック１９のように動作
クロックが低周波であると動作クロックの周波数を表す
数値はΔｔ２となりSIN DATA出力回路６の出力は１周期
の正弦波を大きく刻んだものになる。どちらの場合も出
力する正弦波の周波数は同じである。COS DATA出力回路
７の出力も同様である。このように動作クロックの周波
数を限定すること無く、ある周波数の正弦波または、余
弦波を得ることができる。The microcomputer 1 sets a numerical value representing the frequency of the operation clock in the holding circuit 2. The integrating circuit 4 integrates the numerical value every time the operation clock is input, and controls the SIN DATA output circuit 6 and the COS DATA output circuit 7 based on the integrated result. The SIN DATA output circuit 6 and the COS DATA output circuit 7 are, for example, ROMs, and use the integration result as an address. As a result, the SIN DATA output circuit 6 and the COS DATA output circuit 7 output a sine wave or a cosine wave sampled at the frequency of the operation clock to the SIN DATA output terminal 10 and the COS DATA output terminal 11, respectively. As an example, when one cycle of a sine wave is output in a certain period, FIG.
When the operation clock has a high frequency, such as the operation clock 17 in FIG.
The output of the SIN DATA output circuit 6 is obtained by finely chopping one cycle of a sine wave, and when the operation clock is a low frequency like the operation clock 19, the numerical value representing the frequency of the operation clock becomes Δt2 and the SIN DATA output The output of the circuit 6 is a large sine wave of one cycle. In both cases, the frequency of the output sine wave is the same. The same applies to the output of the COS DATA output circuit 7. Thus, a sine wave or a cosine wave of a certain frequency can be obtained without limiting the frequency of the operation clock.
【００１０】ここで、図３の２１に示すように期間Ａ内
にＭ周期入る正弦波を出力させる為に設定する数値はＡ
／Ｍであるが、動作クロックの周波数によってはＡ／Ｍ
が割り切れない小数を含む場合がある。例えば、従来撮
像装置などの動作クロックは色副搬送波の約４倍の１
４．３Ｍｈｚとなっており、所望の色副搬送波の正弦波
または余弦波を得ることができた。しかし、ＤＶＣなど
のディジタル信号処理を行う装置では、規格により動作
クロックが１３．５Ｍｈｚと決められている。従って、
ＤＶＣの動作クロックは、色副搬送波の倍数とはなって
いないため、出力された正弦波又は余弦波と所望の正弦
波又は余弦波の位相にずれが生じてしまう。つまり、動
作クロックが所望の搬送波の倍数などになっていない場
合は、Ａ／Ｍが割り切れない小数を含んでしまうことに
なる。この場合、設定できるデータはＩＮＴ（Ａ／Ｍ）
となるため、積み重ねによってＡ期間内で生じる誤差
は、 誤差＝Ａ−ＩＮＴ（Ａ／Ｍ）＊Ｍ となる。そこで図３の２２に示すように、 Ａ=ＩＮＴ（Ａ／Ｍ）＊Ｍ＋Ｌ＊Ｍ となる整数Ｌ、Ｎを求め、期間Ａの終わりからＬ回だけ
整数Ｎを加算することで誤差を取りきる制御を行う。マ
イコン１は保持回路３に整数Ｎを設定し、かつ、切り換
え回路１６に期間Ａの終わりから動作クロックＬ回分だ
けの間保持回路３の出力を選択する切り換え信号を出力
し、整数Ｎも積算するように制御する。Here, as shown at 21 in FIG. 3, the numerical value set to output a sine wave that enters M periods within the period A is A
/ M, but A / M depending on the frequency of the operation clock.
May contain decimal numbers that cannot be divided. For example, the operation clock of a conventional image pickup device or the like is about four times as large as the color subcarrier, ie, 1 time.
4.3 Mhz, and a sine or cosine wave of a desired color subcarrier could be obtained. However, in a device that performs digital signal processing such as DVC, the operating clock is determined to be 13.5 MHz according to the standard. Therefore,
Since the operation clock of the DVC is not a multiple of the color subcarrier, a phase shift occurs between the output sine wave or cosine wave and the desired sine wave or cosine wave. That is, if the operation clock is not a multiple of the desired carrier, the A / M includes an indivisible decimal. In this case, the data that can be set is INT (A / M)
Therefore, the error generated within the period A due to the stacking is as follows: Error = A−INT (A / M) * M Thus, as shown at 22 in FIG. 3, the integers L and N that satisfy A = INT (A / M) * M + L * M are obtained, and the error is removed by adding the integer N L times from the end of the period A. Perform control. The microcomputer 1 sets an integer N in the holding circuit 3 and outputs a switching signal to the switching circuit 16 to select the output of the holding circuit 3 for the number of operation clocks L from the end of the period A, and also integrates the integer N. Control.
【００１１】以上の動作により期間Ａの始めはＩＮＴ
（Ａ／Ｍ）の値のみを積算していき、期間Ａの終わりか
ら動作クロックＬ回分の範囲に入ったら整数Ｎも積算す
るため、期間Ａの終わりで誤差の無い積算結果を得るこ
とができ、期間Ａの終わりでの位相を本来の正弦波の位
相と一致するように決めることができる。よって、図３
の２４に示されるように、ＩＮＴ（Ａ／Ｍ）の値のみを
積算したときの結果である▲で表された正弦波は、ＲＯ
Ｍのアドレス制御に誤差があるため期間Ａ内での出力が
１周期に満たないのものとなってしまう。しかし、、本
実施例の結果である●で表された正弦波は、Ｍ＝５〜７
の期間だけＮも積算されるため、Ａ期間の終わりで１周
期出力する。また、整数Ｎも積算する期間は、期間Ａの
終わりからに固執することなく期間Ａ内のどの位置から
でも動作することは言うまでもない。さらに、すべての
Ｍにおいて、Ｎを加算するような構成としてもよい。本
発明によれば、期間Ａ内の平均周波数を本来の正弦波の
周波数と合わせることができる。By the above operation, the beginning of the period A is INT
Since only the value of (A / M) is integrated and the integer N is integrated when the operation clock L is reached from the end of the period A, an integration result without error can be obtained at the end of the period A. The phase at the end of the period A can be determined so as to match the phase of the original sine wave. Therefore, FIG.
As shown in 24, the sine wave represented by ▲, which is the result of integrating only the value of INT (A / M), is represented by RO
Since there is an error in the address control of M, the output in the period A is less than one cycle. However, the sine wave represented by ●, which is the result of this embodiment, is M = 5-7.
Since N is also integrated only during the period of, one cycle is output at the end of the period A. It goes without saying that the period in which the integer N is also integrated operates from any position in the period A without sticking from the end of the period A. Furthermore, a configuration may be employed in which N is added to all M. According to the present invention, the average frequency in the period A can be matched with the frequency of the original sine wave.
【００１２】また、SIN DATA出力端子１０、COS DATA出
力端子１１は１サイクルのデータを持たず、例えば１／
４サイクルのデータのみを持ち、該データを左右反転や
極性反転したものを組み合わせて１サイクルを作り出し
ても同様である。なお、本実施例では、説明の便宜上、
Ａ期間で１サイクルとなる場合について説明したが、Ａ
期間はこれに限らずどのような期間であってもよい。The SIN DATA output terminal 10 and the COS DATA output terminal 11 do not have one cycle of data.
The same applies to a case where only one cycle is created by combining only the data of four cycles and inverting the data from side to side or inverting the polarity. In this embodiment, for convenience of explanation,
The case where one cycle is performed in the period A has been described.
The period is not limited to this, and may be any period.
【００１３】図４を用いて本発明の第２の実施例を示
す。図４は本実施例を示す信号処理装置のブロック図で
ある。図４の信号処理装置はマイコン１、保持回路２、
３、５、積算回路４、入力データにしたがって正弦波を
出力するSIN DATA出力回路６、入力データにしたがって
余弦波を出力するCOS DATA出力回路７、乗算回路１２、
１３、色差データのB−Yの入力端子１７、色差データの
R−Yの入力端子１８、加算回路９、１４、変調信号出力
端子１５、切り替え回路１６、動作クロック入力端子８
で構成される。マイコン１の３つの出力は保持回路２，
３と切り替え回路１６に接続される。保持回路２の出力
は加算回路９の入力に接続される。加算回路９の出力は
積算回路４の入力に接続される。積算回路４の出力は保
持回路５の入力に接続される。保持回路５の出力はSIN
DATA出力回路６、COS DATA出力回路７の入力と、積算回
路４の別の入力に接続される。SIN DATA 出力回路６、C
OS DATA出力回路７のそれぞれの出力は乗算器１２、１
３の入力に接続される。乗算器１２、１３の出力は加算
回路１４の入力に接続される。加算回路１４の出力は変
調信号出力端子１５に接続される。入力端子１７、１８
は乗算器１２、１３の入力に接続される。保持回路３の
出力は切り替え回路１６の入力に接続される。切り替え
回路１６の別の入力は接地し、切り替え回路１６の出力
は加算回路９の入力に接続される。動作クロック入力端
子８は保持回路５に接続される。FIG. 4 shows a second embodiment of the present invention. FIG. 4 is a block diagram of a signal processing device according to the present embodiment. The signal processing device shown in FIG.
3, 5, an integrating circuit 4, a SIN DATA output circuit 6 for outputting a sine wave according to input data, a COS DATA output circuit 7 for outputting a cosine wave according to input data, a multiplying circuit 12,
13, color difference data BY input terminal 17, color difference data
R-Y input terminal 18, adder circuits 9 and 14, modulation signal output terminal 15, switching circuit 16, operation clock input terminal 8
It consists of. The three outputs of microcomputer 1 are holding circuit 2,
3 and the switching circuit 16. The output of the holding circuit 2 is connected to the input of the adding circuit 9. The output of the adding circuit 9 is connected to the input of the integrating circuit 4. The output of the integrating circuit 4 is connected to the input of the holding circuit 5. The output of the holding circuit 5 is SIN
The input of the DATA output circuit 6 and the input of the COS DATA output circuit 7 and another input of the integrating circuit 4 are connected. SIN DATA output circuit 6, C
Each output of the OS DATA output circuit 7 is output to a multiplier 12, 1
3 input. The outputs of the multipliers 12 and 13 are connected to the input of the adder circuit 14. The output of the adding circuit 14 is connected to a modulation signal output terminal 15. Input terminals 17, 18
Is connected to the inputs of multipliers 12 and 13. The output of the holding circuit 3 is connected to the input of the switching circuit 16. Another input of the switching circuit 16 is grounded, and the output of the switching circuit 16 is connected to the input of the adding circuit 9. The operation clock input terminal 8 is connected to the holding circuit 5.
【００１４】マイコン１は保持回路２に動作クロックの
周波数を表す数値を設定する。積算回路４は該数値を動
作クロックが入る毎に積算し、該積算結果でSIN DATA出
力回路６、COS DATA出力回路７を制御する。SIN DATA出
力回路６、COS DATA出力回路７は、例えばROMであり該
積算結果をアドレスとして用いる。その結果SIN DATA出
力回路６、COS DATA出力回路７は動作クロックの周波数
でサンプリングした正弦波または、余弦波をSIN DATA出
力端子１０、COS DATA出力端子１１に出力する。このよ
うに動作クロックの周波数を限定すること無く所望の周
波数の正弦波または、余弦波を得ることができる。以上
の動作で得た正弦波または余弦波で入力端子１０、１１
からの色差信号R−Y、B−Yが変調されて変調信号出力端
子１５から出力される。The microcomputer 1 sets a numerical value representing the frequency of the operation clock in the holding circuit 2. The integrating circuit 4 integrates the numerical value every time the operation clock is input, and controls the SIN DATA output circuit 6 and the COS DATA output circuit 7 based on the integrated result. The SIN DATA output circuit 6 and the COS DATA output circuit 7 are, for example, ROMs, and use the integration result as an address. As a result, the SIN DATA output circuit 6 and the COS DATA output circuit 7 output a sine wave or a cosine wave sampled at the frequency of the operation clock to the SIN DATA output terminal 10 and the COS DATA output terminal 11, respectively. Thus, a sine wave or a cosine wave having a desired frequency can be obtained without limiting the frequency of the operation clock. The input terminals 10 and 11 are sine or cosine waves obtained by the above operation.
Are modulated and output from the modulation signal output terminal 15.
【００１５】ここで、ＮＴＳＣテレビ方式に変調すると
きを例に説明する。ＮＴＳＣテレビ方式では、 水平走査周波数ｆｈ＝１５．７３４Ｋｈｚ 色副搬送の周波数ｆｓｃ＝２２７．５ｆｈ＝３．５７９
５４５Ｍｈｚ である。本実施例で色副搬送波を１水平走査期間でロッ
クさせる為に設定する数値ｋｆは、数値ｋｆを２進数で
ｋｂビット表現するとして、ｆｓを動作クロック周波
数、ｃｉを水平走査期間中での動作クロックのサイクル
数とすると、 ｋｆ＝２＾ｋｂ＊ｆｓｃ／ｆｓ ＝２＾ｋｂ＊２２７．５＊ｆｈ／ｃｉ＊ｆｈ ＝２＾ｋｂ＊２２７．５／ｃｉ となる。設定する数値ｋｆが、水平走査期間中での動作
クロックのサイクル数ｃｉによっては、小数点以下を含
むことは式を見ると明らかである。第１の実施例の説明
でも述べたように、従来の撮像装置などの動作クロック
１４．３Ｍｈｚでは、ｃｉ＝９１０、ｋｆのビット数＝
２４であるため、ｋｆが小数点以下を含むことはない。
しかし、動作クロックが１３．５Ｍｈのものは、ｃｉ＝
８５８であり、ｋｆのビット数＝２４では表現しきれな
い。このように、ｋｂビット表現である数値ｋｆは、 ｋｆ＝ＩＮＴ（２＾ｋｂ＊２２７．５／ｃｉ） の形になり、表現しきれない部分が生じてしまい、数値
ｋｆに誤差を含むことになる。これはビット数ｋｂを無
限にしても必ず生じてしまう。この数値ｋｆを動作クロ
ックが入る毎に積算し、該積算結果でSIN DATA出力回路
６、COS DATA出力回路７を制御すると誤差部分も積み重
ねた結果で制御することになる。よってSIN DATA出力回
路６、COS DATA出力回路７の出力は、水平走査期間でロ
ックしなかった場合、本来所望する色副搬送と水平走査
期間での終わりでの位相にずれが生じる。そこで、 ２＾ｋｂ＊227.5＝ＩＮＴ（２＾ｋｂ＊227.5／ｃｉ）＊
ｃｉ＋Ｌ＊Ｎ となる整数Ｌ、Ｎを求め、水平走査期間の任意の位置か
らＬ回だけの積算に、整数Ｎも積算することで積算誤差
を取りきる制御を行う。マイコン１は保持回路３に整数
Ｎを設定し、かつ、切り換え回路１６に１水平走査期間
の任意の位置から動作クロックＬ回分だけの間、保持回
路３の出力を選択する切り換え信号を出力し、整数Ｎも
積算するように制御する。Here, a case where modulation is performed in the NTSC television system will be described as an example. In the NTSC television system, the horizontal scanning frequency fh = 15.734 Khz, the color sub-carrier frequency fsc = 227.5fh = 3.579.
545 Mhz. In the present embodiment, the numerical value kf set for locking the color subcarrier in one horizontal scanning period is represented by expressing the numerical value kf in kb bits in binary, fs is the operation clock frequency, and ci is the operation in the horizontal scanning period. Assuming the number of clock cycles, kf = 2 ＾ kb * fsc / fs = 2 ＾ kb * 227.5 * fh / ci * fh = 2 ＾ kb * 227.5 / ci. It is apparent from the equation that the numerical value kf to be set includes a decimal part depending on the number of cycles ci of the operation clock during the horizontal scanning period. As described in the description of the first embodiment, ci = 910 and the number of bits of kf = 14.3 Mhz for the operation clock of the conventional imaging apparatus and the like.
Since it is 24, kf does not include a decimal part.
However, when the operation clock is 13.5 Mh, ci =
858, which cannot be represented by the number of bits of kf = 24. As described above, the numerical value kf expressed in kb bits has the form of kf = INT (2 ＾ kb * 227.5 / ci), and a part that cannot be expressed occurs, and the numerical value kf includes an error. Become. This always occurs even if the number of bits kb is infinite. When the numerical value kf is integrated every time an operation clock is input, and the SIN DATA output circuit 6 and the COS DATA output circuit 7 are controlled based on the integrated result, the error portion is controlled based on the stacked result. Therefore, if the outputs of the SIN DATA output circuit 6 and the COS DATA output circuit 7 are not locked during the horizontal scanning period, a phase shift occurs between the originally desired color sub-transport and the end at the end of the horizontal scanning period. Therefore, 2@kb*227.5=INT (2@kb*227.5/ci) *
Integers L and N that satisfy ci + L * N are obtained, and control is performed to eliminate the integration error by integrating the integer N from the arbitrary position in the horizontal scanning period only L times. The microcomputer 1 sets an integer N in the holding circuit 3 and outputs a switching signal to the switching circuit 16 to select the output of the holding circuit 3 from an arbitrary position in one horizontal scanning period for L operation clocks, Control is performed so that the integer N is also integrated.
【００１６】以上の動作により１水平走査期間の終わり
で誤差の無い積算結果を得ることができるため、該積算
結果でSIN DATA出力回路６、COS DATA出力回路７を制御
するとそれぞれの出力は水平走査期間でロックし、位相
を本来の正弦波または余弦波の位相と一致させることが
できる。出力波形は図５のＣに示すように切り換え回路
１６が保持回路３の出力を選択する期間をＲとすると期
間Ｒ中の色副搬送波の出力は周期が短くなり、期間Ｒは
任意に決められるので水平走査期間の終わりの位相も任
意に決められる。また、Ｄのように期間Ｒの位置も任意
に決められる。よって、１水平走査期間毎に色副搬送波
の極性が反転しているＮＴＳＣテレビ方式では、ひとつ
前の水平走査期間の色副搬送波の極性と、現在の水平走
査期間の色副搬送波の極性はずれが無く反転の関係を保
つことができる。また、入力映像信号の色副搬送波にロ
ックさせて信号処理を行う手段を持つモニター等に映像
信号を入力するとき、水平走査期間でロックした色副搬
送波を提供するため、画面が流れるといった誤動作を引
き起こすことが無い。By the above operation, an integration result without error can be obtained at the end of one horizontal scanning period. When the SIN DATA output circuit 6 and the COS DATA output circuit 7 are controlled by the integration result, the respective outputs become horizontal scanning. It is possible to lock in a period and make the phase coincide with the phase of the original sine wave or cosine wave. As shown in FIG. 5C, assuming that the period in which the switching circuit 16 selects the output of the holding circuit 3 is R as shown in FIG. Therefore, the phase at the end of the horizontal scanning period can be arbitrarily determined. Further, the position of the period R like D is arbitrarily determined. Therefore, in the NTSC television system in which the polarity of the color sub-carrier is inverted every one horizontal scanning period, the polarity of the color sub-carrier in the immediately preceding horizontal scanning period is different from the polarity of the color sub-carrier in the current horizontal scanning period. The relationship of inversion can be maintained without any change. In addition, when a video signal is input to a monitor or the like having a means for performing signal processing by locking to a color subcarrier of an input video signal, a malfunction such as a screen flowing is provided because the locked color subcarrier is provided in a horizontal scanning period. No cause.
【００１７】図６を用いて本発明の第３の実施例を示
す。第２の実施例は１水平操作期間内での任意の位置で
整数Ｎを加算することにより、位相のずれを防止するも
のであったが、本実施例は、１フィールドまたは１フレ
ーム期間内で、整数Ｎを加算するものである。FIG. 6 shows a third embodiment of the present invention. In the second embodiment, a phase shift is prevented by adding an integer N at an arbitrary position within one horizontal operation period. However, in the second embodiment, the phase shift is prevented within one field or one frame period. , And an integer N.
【００１８】本実施例は図２の実施例の整数Ｎを積算す
る範囲の制御を変えたのものであり、図２の実施例と本
質的に等しい。本実施例は図４の実施例においてに示さ
れるように、マイコン１が出力する切り換え回路１６の
切り換え信号を、任意の水平走査線から数ラインの期間
で出力する例である。図５のようにＮＴＳＣテレビ方式
に準じた色副搬送波として正弦波の出力を用いる場合
に、整数Ｎもを加算して積算する期間を水平走査線のＥ
ライン目からＥ＋Ｆライン目までに設定する。Ｅ−３、
Ｅ−２、Ｅ−１、Ｅ＋Ｆ＋１ラインでは、整数Ｎを加算
して積算せず、ＩＮＴ（Ａ／Ｍ）の値のみを積算する。
ＥラインからＥ＋Ｆラインの期間内では、整数Ｎも積算
しているため、図５に示されるように、周期が短い正弦
波又は余弦波を得ることができる。従って、この周期の
短い正弦波又は余弦波の存在により、１フィールド又は
１フレームの終わりで生じる理想の正弦波又は余弦波の
位相とのずれを防止することができる。This embodiment differs from the embodiment of FIG. 2 in the control of the range for integrating the integer N, and is essentially the same as the embodiment of FIG. In the present embodiment, as shown in the embodiment of FIG. 4, a switching signal of the switching circuit 16 output from the microcomputer 1 is output in a period of several lines from an arbitrary horizontal scanning line. In the case where a sine wave output is used as a color subcarrier according to the NTSC television system as shown in FIG.
Set from the line to the E + F line. E-3,
In the E-2, E-1, and E + F + 1 lines, the integer N is not added and integrated, but only the value of INT (A / M) is integrated.
In the period from the E line to the E + F line, since the integer N is also integrated, a sine wave or cosine wave having a short cycle can be obtained as shown in FIG. Therefore, the presence of the sine wave or cosine wave having a short period can prevent the phase of the ideal sine wave or cosine wave from occurring at the end of one field or one frame.
【００１９】図７を用いて本発明の第４の実施例を示
す。図６は本発明の信号処理装置を用いた撮像装置のブ
ロック図であり、レンズ２７、光電変換する撮像素子２
８、CDS/AGC２９、A／D変換器３０、輝度信号処理回路
３１、色差信号処理回路３２、輝度信号出力端子３３、
動作クロック生成部３４、図４の回路を用いた変調回路
３５、変調信号出力端子３６で構成される。レンズ２７
から取り入れた光を撮像素子２８で光電変換し、その出
力をCDS/AGC２９のに入力に接続し、CDS/AGC２９の出力
をA／D変換器３０にの入力に接続し、A／D変換器３０の
出力を輝度信号処理回路３１、色差信号処理回路３２の
に入力に接続し、輝度信号処理回路３１の出力を輝度信
号出力端子３３に出力する。色差信号処理回路３２の２
つの出力は変調回路３５の２つのに入力に接続し、変調
回路３４の出力は変調信号出力端子３６に接続出力す
る。動作クロック生成部３４が出力する動作クロックは
各ブロックに入力する。FIG. 7 shows a fourth embodiment of the present invention. FIG. 6 is a block diagram of an imaging device using the signal processing device of the present invention.
8, CDS / AGC 29, A / D converter 30, luminance signal processing circuit 31, color difference signal processing circuit 32, luminance signal output terminal 33,
It comprises an operation clock generator 34, a modulation circuit 35 using the circuit of FIG. 4, and a modulation signal output terminal 36. Lens 27
The light taken in from is photoelectrically converted by the image sensor 28, the output is connected to the input of the CDS / AGC 29, the output of the CDS / AGC 29 is connected to the input of the A / D converter 30, and the A / D converter An output of the luminance signal processing circuit 31 is connected to an input of a luminance signal processing circuit 31 and an output of the luminance signal processing circuit 31 is output to a luminance signal output terminal 33. The color difference signal processing circuit 32-2
One output is connected to two inputs of a modulation circuit 35, and the output of the modulation circuit 34 is connected to a modulation signal output terminal 36 for output. The operation clock output from the operation clock generator 34 is input to each block.
【００２０】輝度信号処理回路３１、色差信号処理回路
３２は、レンズ２７から取り入れた光電変換してゲイン
調整、ノイズ成分排除を行いアナログ／ディジタル変換
した信号を用いて、輝度信号、色差信号Ｒ−Ｙ、Ｂ−Ｙ
を出力する。変調回路３５は、該色差信号Ｒ−Ｙ、Ｂ−
Ｙに所望のテレビ方式に準じた変調をかけて変調信号出
力端子３６に出力する。The luminance signal processing circuit 31 and the chrominance signal processing circuit 32 use the analog-to-digital converted signal obtained by performing photoelectric conversion and gain adjustment and eliminating noise components from the lens 27 to obtain a luminance signal and a chrominance signal R-. Y, BY
Is output. The modulation circuit 35 outputs the color difference signals RY, B-
Y is modulated according to a desired television system and output to a modulation signal output terminal 36.
【００２１】次に変調回路３５の変調動作の流れを説明
する。マイコン１は保持回路２に動作クロックの周波数
を表す数値を設定する。積算回路４は該数値を動作クロ
ックが入る毎に積算し、該積算結果でSIN DATA出力回路
６、COS DATA出力回路７を制御する。SIN DATA出力回路
６、COS DATA出力回路７は、例えばROMであり該積算結
果をアドレスとして用いる。その結果SIN DATA 出力回
路６、COS DATA出力回路７は動作クロックの周波数でサ
ンプリングした正弦波または、余弦波をSIN DATA出力端
子１０、COS DATA出力端子１１に出力する。このように
動作クロックの周波数を限定すること無く所望の周波数
の正弦波または、余弦波を得ることができる。以上の動
作で得た正弦波または、余弦波で入力端子１０、１１か
らの色差信号ＲーＹ、Ｂ−Ｙが変調されて変調信号出力
端子１５から出力される。Next, the flow of the modulation operation of the modulation circuit 35 will be described. The microcomputer 1 sets a numerical value representing the frequency of the operation clock in the holding circuit 2. The integrating circuit 4 integrates the numerical value every time the operation clock is input, and controls the SIN DATA output circuit 6 and the COS DATA output circuit 7 based on the integrated result. The SIN DATA output circuit 6 and the COS DATA output circuit 7 are, for example, ROMs, and use the integration result as an address. As a result, the SIN DATA output circuit 6 and the COS DATA output circuit 7 output a sine wave or a cosine wave sampled at the frequency of the operation clock to the SIN DATA output terminal 10 and the COS DATA output terminal 11. Thus, a sine wave or a cosine wave having a desired frequency can be obtained without limiting the frequency of the operation clock. The color difference signals RY and BY from the input terminals 10 and 11 are modulated by the sine wave or cosine wave obtained by the above operation and output from the modulation signal output terminal 15.
【００２２】ここで、ＮＴＳＣテレビ方式に変調すると
きには、第２の実施例で説明したように本来所望する色
副搬送波と１水平操作期間の終わりで位相のずれを生じ
てしまう。Here, when modulating to the NTSC television system, a phase shift occurs at the end of one horizontal operation period with the originally desired color subcarrier as described in the second embodiment.
【００２３】そこで、 ２＾ｋｂ＊227.5＝ＩＮＴ（２＾ｋｂ＊227.5／ｃｉ）＊
ｃｉ＋L＊Ｎ となる整数Ｌ、Ｎを求め、水平走査期間の任意の位置か
らＬ回だけの積算に、整数Ｎも積算することで積算誤差
を取りきる制御を行う。マイコン１は保持回路３に整数
Ｎを設定し、かつ、切り換え回路１６に水平走査期間の
任意の位置から動作クロックＬ回分だけの間保持回路３
の出力を選択する切り換え信号を出力し,整数Ｎも積算
するように制御する。Therefore, 2 ＾ kb * 227.5 = INT (2 ＾ kb * 227.5 / ci) *
Integers L and N are obtained as ci + L * N, and control is performed to eliminate the integration error by integrating the integer N from the arbitrary position in the horizontal scanning period only L times. The microcomputer 1 sets the integer N in the holding circuit 3 and sets the switching circuit 16 in the holding circuit 3 for an operation clock L times from an arbitrary position in the horizontal scanning period.
A switching signal for selecting the output is output, and control is performed so that the integer N is also integrated.
【００２４】以上の動作により水平走査期間の終わりで
誤差の無い積算結果を得ることができるため、該積算結
果でSIN DATA出力回路６、COS DATA出力回路７を制御す
るとそれぞれの出力は水平走査期間でロックし、位相を
本来の正弦波または余弦波の位相と一致させることがで
きる。よって、一１水平走査期間毎に色副搬送波の極性
が反転しているＮＴＳＣテレビ方式では、ひとつ前の水
平走査期間の色副搬送波の極性と、現在の水平走査期間
の色副搬送波の極性はずれが無く反転の関係を保つ。ま
た、入力映像信号の色副搬送波にロックさせて信号処理
を行う手段を持つモニター等に映像信号を入力すると
き、水平走査期間でロックした色副搬送波を提供するた
め、画面が流れるといった誤動作を引き起こすことが無
い。By the above operation, an integration result without error can be obtained at the end of the horizontal scanning period. Therefore, when the SIN DATA output circuit 6 and the COS DATA output circuit 7 are controlled by the integration result, the respective outputs become the horizontal scanning period. To make the phase coincide with the phase of the original sine wave or cosine wave. Therefore, in the NTSC television system in which the polarity of the color subcarrier is inverted every 11 horizontal scanning periods, the polarity of the color subcarrier in the immediately preceding horizontal scanning period is different from the polarity of the color subcarrier in the current horizontal scanning period. There is no inversion relationship. In addition, when a video signal is input to a monitor or the like having a means for performing signal processing by locking to a color subcarrier of an input video signal, a malfunction such as a screen flowing is provided because the locked color subcarrier is provided in a horizontal scanning period. No cause.
【００２５】図８を用いて本発明の第５の実施例を示
す。図８は本発明の信号処理装置を用いた撮像装置のブ
ロック図であり、図７の実施例に信号入力端子３７、切
り換え回路３８を新たに設け、外部から入力したアナロ
グ信号にも位相を決められた正弦波を用いて変調をかけ
られるようにした例である。切り換え回路３８の２つの
入力にCDS/AGC２９の出力と信号入力端子３７を接続
し、切り換え回路３８の出力をA／D変換器３０の入力に
接続し、マイコン１の出力を切り換え回路３８の入力に
接続した構成である。FIG. 8 shows a fifth embodiment of the present invention. FIG. 8 is a block diagram of an image pickup apparatus using the signal processing apparatus of the present invention. A signal input terminal 37 and a switching circuit 38 are newly provided in the embodiment of FIG. 7 to determine the phase of an externally input analog signal. This is an example in which modulation can be applied using a given sine wave. The output of the CDS / AGC 29 and the signal input terminal 37 are connected to the two inputs of the switching circuit 38, the output of the switching circuit 38 is connected to the input of the A / D converter 30, and the output of the microcomputer 1 is input to the switching circuit 38. It is the structure connected to.
【００２６】マイコン１は、信号入力端子３７からのア
ナログ信号を選択するように切り換え回路３８を設定す
る。入力したアナログ信号は切り換え回路３８を通りA
／D変換器３０に入力され、アナログ／ディジタル変換
される。該信号を用いて輝度信号処理回路３１、色差信
号処理回路３２は、輝度信号、色差信号Ｒ−Ｙ、Ｂ−Ｙ
を出力する。変調回路３５は、該色差信号Ｒ−Ｙ、Ｂ−
Ｙに所望のテレビ方式に準じた変調をかけて変調信号出
力端子３６に出力する。以下の動作は図７の実施例と同
様である。The microcomputer 1 sets the switching circuit 38 to select an analog signal from the signal input terminal 37. The input analog signal passes through the switching circuit 38 and A
The signal is input to the / D converter 30 and is subjected to analog / digital conversion. The luminance signal processing circuit 31 and the color difference signal processing circuit 32 use the signals to generate a luminance signal, a color difference signal RY, a BY signal.
Is output. The modulation circuit 35 outputs the color difference signals RY, B-
Y is modulated according to a desired television system and output to a modulation signal output terminal 36. The following operation is the same as in the embodiment of FIG.
【００２７】本実施例は図７の実施例の回路にアナログ
信号を入力できる様にした例であるため、本質的に同等
であり、図７の実施例と同等の効果が期待できる。This embodiment is an example in which an analog signal can be input to the circuit of the embodiment of FIG. 7, and therefore is essentially equivalent, and the same effect as that of the embodiment of FIG. 7 can be expected.
【００２８】なお、本発明の信号処理装置を撮像装置に
用いた場合に説明したが、ディジタルＶＣＯをもちいて
信号処理を行うＴＶ、ＶＴＲ等に本発明の信号処理装置
を用いても同様の効果が得られることは言うまでもな
い。Although the description has been given of the case where the signal processing device of the present invention is used for an image pickup device, the same effect can be obtained even if the signal processing device of the present invention is used for a TV, VTR, or the like that performs signal processing using a digital VCO. Needless to say, this is obtained.
【００２９】[0029]
【発明の効果】動作クロック毎に出力する正弦波また
は、余弦波の周波数とある任意の位置での位相を決める
事ができるため、期間内で積算誤差を取りきれた正弦波
または、余弦波を出力することができる。つまり、いか
なる動作クロックが与えられていた場合であっても、所
望する周波数の正弦波または余弦波を得ることができ
る。Since the frequency of the sine wave or cosine wave output for each operation clock and the phase at an arbitrary position can be determined, the sine wave or cosine wave from which the integration error has been removed within the period can be determined. Can be output. That is, a sine wave or a cosine wave of a desired frequency can be obtained regardless of what operation clock is given.
【図１】本発明の第１の実施例を表した図FIG. 1 is a diagram showing a first embodiment of the present invention.
【図２】図１を説明した図FIG. 2 is a diagram for explaining FIG. 1;
【図３】図１を説明した図FIG. 3 is a diagram for explaining FIG. 1;
【図４】本発明の第２の実施例を表した図FIG. 4 is a diagram showing a second embodiment of the present invention.
【図５】図４の実施例の出力を表わした図FIG. 5 is a diagram showing an output of the embodiment of FIG. 4;
【図６】本発明の第３の実施例を表した図FIG. 6 is a diagram showing a third embodiment of the present invention.
【図７】本発明の第４の実施例を表した図FIG. 7 is a diagram showing a fourth embodiment of the present invention.
【図８】本発明の第５の実施例を表した図FIG. 8 is a diagram showing a fifth embodiment of the present invention.
１ マイコン ２、３、５ 保持回路 ４ 積算回路 ６ SIN DATA出力回路 ７ COS DATA出力回路 ８ 動作クロック入力端子 ９ 加算回路 １０ SIN DATA出力端子 １１ COS DATA出力端子 １２、１３ 乗算器 １４ 加算回路 １５ 変調信号出力端子 １７、１９ 動作クロック １８、２０ 正弦波出力データ ２７ レンズ ２８ 撮像素子 ２９ ＣＤＳ／ＡＧＣ ３０ Ａ／Ｄ変換器 ３１ 輝度信号処理回路 ３２ 色差信号処理回路 ３３ 輝度信号出力端子 ３４ 動作クロック生成部 ３５ 変調部 ３６ 変調信号出力端子 1 Microcomputer 2, 3, 5 Holding circuit 4 Integrating circuit 6 SIN DATA output circuit 7 COS DATA output circuit 8 Operating clock input terminal 9 Addition circuit 10 SIN DATA output terminal 11 COS DATA output terminal 12, 13 Multiplier 14 Addition circuit 15 Modulation Signal output terminals 17, 19 Operation clock 18, 20 Sine wave output data 27 Lens 28 Image sensor 29 CDS / AGC 30 A / D converter 31 Luminance signal processing circuit 32 Color difference signal processing circuit 33 Luminance signal output terminal 34 Operation clock generator 35 Modulation section 36 Modulation signal output terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 憲彦 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マルチメディアシステム開 発本部内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Norihiko Nakano, Inventor No. 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture, Japan Multimedia Systems Development Headquarters, Hitachi, Ltd.
Claims (12)
クロック毎に該設定値を積算する積算手段と、該積算結
果で制御されてある周波数の波形の１サイクルまたは１
サイクルの一部分を出力する出力手段を有する信号処理
装置において、 該積算手段は、任意の期間で該設定値に任意の整数Ｎを
加算した値を積算することを特徴とする信号処理装置。1. A set value holding means for holding a set value, an integrating means for integrating the set value for each operation clock, and one cycle or one cycle of a waveform of a frequency controlled by the integrated result.
A signal processing device having output means for outputting a part of a cycle, wherein the integration means integrates a value obtained by adding an arbitrary integer N to the set value in an arbitrary period.
クロック毎に該設定値を積算する積算手段と、該積算結
果で制御されて色副搬送波の１サイクルまたは１サイク
ルの一部分を出力する手段と、該出力を色差信号に乗ず
る乗算手段を有する信号処理装置において、 該積算手段は、任意の期間で該設定値に任意の整数Ｎを
加算した値を積算することを特徴とする信号処理装置。2. A set value holding means for holding a set value, an integrating means for integrating the set value for each operation clock, and outputting one cycle or a part of one cycle of the color subcarrier controlled by the integrated result. And a signal processing device having a multiplication means for multiplying the output by a color difference signal, wherein the integration means integrates a value obtained by adding an arbitrary integer N to the set value in an arbitrary period. Processing equipment.
と、 前記任意の整数Ｎを前記設定値に加算手段と、 該第２の保持手段を制御する制御手段を有し、 該制御手段が前記任意の期間、第２の保持回路の出力を
該加算手段に供給することにより、前記積算手段は任意
の期間で該設定値に任意の整数Ｎを加算した値を積算す
ることを特徴とする請求項１または請求項２に記載の信
号処理装置。3. An integer holding means for holding said arbitrary integer N, an adding means for adding said arbitrary integer N to said set value, and a control means for controlling said second holding means, wherein said control means Supplies the output of the second holding circuit to the adding means during the arbitrary period, whereby the integrating means integrates a value obtained by adding an arbitrary integer N to the set value during an arbitrary period. The signal processing device according to claim 1 or 2, wherein
期間中の任意の期間であり、１サイクル期間終了後の色
副搬送波の出力を所望の位相にすることを特徴とする請
求項２に記載の信号処理装置。4. The color sub-carrier according to claim 2, wherein the arbitrary period is an arbitrary period within one cycle of the color sub-carrier, and the output of the color sub-carrier after the end of the one cycle is set to a desired phase. The signal processing device according to claim 1.
の期間であり、 １水平操作期間終了後の色副搬送波の出力を所望の位相
にすることを特徴とする請求項２に記載の信号処理装
置。5. The apparatus according to claim 2, wherein the arbitrary period is an arbitrary period in one horizontal operation period, and the output of the color subcarrier after the end of one horizontal operation period is set to a desired phase. Signal processing device.
の期間であり、１垂直操作期間終了後の色副搬送波の出
力を所望の位相にすることを特徴とする請求項２に記載
の信号処理装置。6. The apparatus according to claim 2, wherein the arbitrary period is an arbitrary period within one vertical operation period, and the output of the color subcarrier after the end of one vertical operation period is set to a desired phase. Signal processing device.
の期間であり、２垂直操作期間終了後の色副搬送波の出
力を所望の位相にすることを特徴とする請求項２に記載
の信号処理装置。7. The apparatus according to claim 2, wherein the arbitrary period is an arbitrary period of two vertical operation periods, and the output of the color subcarrier after the end of the two vertical operation periods is set to a desired phase. Signal processing device.
換する撮像素子と、該撮像素子を駆動する駆動手段と、
該撮像素子の出力信号をアナログ／ディジタル変換する
Ａ／Ｄ変換器と、該Ａ／Ｄ変換器の出力から輝度信号と
２つの異なる色差信号を生成する生成手段と、設定値を
保持する設定値保持手段と、動作クロック毎に該設定値
を積算する積算手段と、該積算結果で制御されて２つの
異なる色副搬送波の１サイクルまたは１サイクルの一部
分を動作クロック毎に順次出力する出力手段と、該出力
を前記２つの異なる色差信号にそれぞれ乗ずる乗算手段
を有する撮像装置において、 該積算手段は、積算結果を調節することにより所望の色
副搬送波を出力することを特徴とする撮像装置。8. A lens, an image sensor for photoelectrically converting light obtained through the lens, driving means for driving the image sensor,
An A / D converter for performing analog / digital conversion of an output signal of the image sensor, a generation unit for generating a luminance signal and two different color difference signals from an output of the A / D converter, and a set value for holding a set value Holding means, integration means for integrating the set value for each operation clock, and output means for sequentially outputting one cycle or a part of one cycle of two different color subcarriers controlled for each operation clock, controlled by the integration result An imaging device having multiplication means for multiplying the output by the two different color difference signals, wherein the integration means outputs a desired color subcarrier by adjusting the integration result.
任意の整数Ｎを加算した値を積算することにより、積算
結果を調節すること特徴とする請求項８に記載の撮像装
置。9. The imaging apparatus according to claim 8, wherein said integration means adjusts the integration result by integrating a value obtained by adding an arbitrary integer N to said set value in an arbitrary period.
段と、該映像信号を出力信号をアナログ／ディジタル変
換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力から輝度
信号と２つの異なる色差信号を生成する生成手段と、設
定値を保持する設定値保持手段と、動作クロック毎に該
設定値を積算する積算手段と、該積算結果で制御されて
異なる２つの色副搬送波の１サイクルまたは１サイクル
の一部分を動作クロック毎に順次出力する手段と、該出
力を前記２つの異なる色差信号にそれぞれ乗ずる乗算手
段を有する撮像装置において、 該積算手段は、積算結果を調節することにより所望の色
副搬送波を出力することを特徴とする撮像装置。10. An externally input means for inputting an analog video signal, an A / D converter for converting an output signal of the video signal from analog to digital, and a luminance signal based on an output of the A / D converter. Generating means for generating a color difference signal, setting value holding means for holding a set value, integrating means for integrating the set value for each operation clock, and one cycle of two different color subcarriers controlled by the integrated result Alternatively, in an imaging apparatus having means for sequentially outputting a part of one cycle every operation clock and multiplying means for multiplying the output by the two different color difference signals, the integrating means adjusts the integration result to obtain a desired result. An imaging device for outputting a color subcarrier.
に任意の整数Ｎを加算した値を積算することにより、積
算結果を調節すること特徴とする請求項１０に記載の撮
像装置。11. The imaging apparatus according to claim 10, wherein said integrating means adjusts the integration result by integrating a value obtained by adding an arbitrary integer N to said set value in an arbitrary period.
段と、 前記任意の整数Ｎを前記設定値に加算手段と、 該第２の保持手段を制御する制御手段を有し、 該制御手段が前記任意の期間、第２の保持回路の出力を
該加算手段に供給することにより、前記積算手段は任意
の期間で該設定値に任意の整数Ｎを加算した値を積算す
ることを特徴とする請求項９または請求項１１に記載の
信号処理装置。12. An integer holding means for holding said arbitrary integer N, means for adding said arbitrary integer N to said set value, and control means for controlling said second holding means, wherein said control means Supplies the output of the second holding circuit to the adding means during the arbitrary period, whereby the integrating means integrates a value obtained by adding an arbitrary integer N to the set value during an arbitrary period. The signal processing device according to claim 9 or 11, which performs the processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021040A JPH11220755A (en) | 1998-02-02 | 1998-02-02 | Signal processor and image-pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021040A JPH11220755A (en) | 1998-02-02 | 1998-02-02 | Signal processor and image-pickup device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220755A true JPH11220755A (en) | 1999-08-10 |
Family
ID=12043843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021040A Pending JPH11220755A (en) | 1998-02-02 | 1998-02-02 | Signal processor and image-pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220755A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001346221A (en) * | 2000-06-01 | 2001-12-14 | Rohm Co Ltd | Video encoder |
-
1998
- 1998-02-02 JP JP10021040A patent/JPH11220755A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001346221A (en) * | 2000-06-01 | 2001-12-14 | Rohm Co Ltd | Video encoder |
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