JPH11220387A - Pll frequency synthesizer - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a PLL(phase-locked loop) frequency synthesizer which can easily detect the width of a dead zone and decides whether it is proper or not. SOLUTION: The PLL frequency synthesizer 18 is provided with a delay circuit 12 which delays the output signal from a reference counter 10, a selector 13 which selects the delayed signal or the output signal from a programmable counter 11, a resistance 16 which converts the sweep-out current of a charge pump 15 into a voltage, and a counter 17 to which the output signal CPO of the charge pump 15 is inputted as a clock. In normal operation, the selector 13 selects the output signal from the programmable counter 11, a phase comparator 14 compares the difference from the output signal from the reference counter 10, and the signal CPO is outputted from the charge pump 15. To detect the width of a blind zone, the selector 13 selects the delayed signal, the phase comparator 14 compares the difference from the output signal from the reference counter 10, and the signal CPO is outputted from the charge pump 15, so that the value counted by the counter 17 is outputted to the outside.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、携帯電話やコード
レス電話等に用いられるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ
Ｌｏｏｐ：位相同期ループ）周波数シンセサイザに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (Phase Lock Lock) used for a portable telephone, a cordless telephone and the like.
Loop: a phase-locked loop) related to a frequency synthesizer.

【０００２】[0002]

【従来の技術】近年、携帯電話やコードレス電話等の普
及に伴い、これらの通信機器で利用されるＰＬＬ周波数
シンセサイザに対して、高速で周波数の切り替えが可能
であること、及び位相雑音が除去されていることが要求
されている。2. Description of the Related Art With the spread of portable telephones and cordless telephones in recent years, frequency switching can be performed at a high speed with respect to PLL frequency synthesizers used in these communication devices, and phase noise has been removed. Is required.

【０００３】ＰＬＬ周波数シンセサイザは、複数の所望
する出力周波数を基準周波数から作り出すシステムであ
るが、その周波数切り替えの速度や位相雑音の有無等に
ついては、後述する位相比較器及びチャージポンプの不
感帯（デッドゾーン）の大きさ（幅）が関係している。
そこで、出荷前にこの不感帯の幅をテストして、市場に
不良品が出荷されるのを防ぐ必要がある。A PLL frequency synthesizer is a system for generating a plurality of desired output frequencies from a reference frequency. The frequency switching speed and the presence / absence of phase noise are determined by the dead zone (dead band) of a phase comparator and a charge pump described later. Zone) size (width) is relevant.
Therefore, it is necessary to test the width of the dead zone before shipment to prevent defective products from being shipped to the market.

【０００４】図５に、一般的なＰＬＬ周波数シンセサイ
ザにおける不感帯テスト回路を示す。FIG. 5 shows a dead band test circuit in a general PLL frequency synthesizer.

【０００５】このＰＬＬ周波数シンセサイザ２５は、入
力信号ＴＣＸＯ_-ＩＮを任意の周波数に分周するリファ
レンスカウンタ２０、入力信号ＶＣＯ_-ＩＮを任意の周
波数に分周するプログラマブルカウンタ２１、位相比較
器２２、チャージポンプ２３及びチャージポンプからの
掃きだし（ｓｏｕｒｃｅ）電流又は引き込み（ｓｉｎ
ｋ）電流を電圧に変換する抵抗２４を備えている。この
抵抗２４の一方の端はチャージポンプ２３の出力ｃｐｏ
に接続され、他方の端は電源電圧の１／２の電位に接続
されている。The PLL frequency synthesizer 25 comprises a reference counter 20 for dividing the input signal TCXO _- IN to an arbitrary frequency, a programmable counter 21 for dividing the input signal VCO _- IN to an arbitrary frequency, a phase comparator 22, a charge A source current or a sink current from the pump 23 and the charge pump.
k) A resistor 24 for converting a current into a voltage is provided. One end of this resistor 24 is connected to the output cpo of the charge pump 23.
, And the other end is connected to half the power supply voltage.

【０００６】図６に、このＰＬＬ周波数シンセサイザ２
５における、位相比較器２２及びチャージポンプ２３の
一般的な回路図を示す。FIG. 6 shows the PLL frequency synthesizer 2
5 shows a general circuit diagram of a phase comparator 22 and a charge pump 23.

【０００７】この位相比較器２２は、ハイレベル（Ｈｉ
ｇｈ ｌｅｖｅｌ）の信号がＲ端子に入力されたときに
リセットされるＤ型フリップフロップ（以下、ＤＦＦと
称する）２６と２７、２入力ＡＮＤ回路２８及びインバ
ータ２９を備えている。また、チャージポンプ２３は、
Ｐチャネルトランジスタ３０及びＮチャネルトランジス
タ３１を備えている。The phase comparator 22 operates at a high level (Hi
D-type flip-flops (hereinafter, referred to as DFFs) 26 and 27, which are reset when a gh level signal is input to the R terminal, a two-input AND circuit 28, and an inverter 29. In addition, the charge pump 23
A P-channel transistor 30 and an N-channel transistor 31 are provided.

【０００８】この図５及び図６のＰＬＬ周波数シンセサ
イザ２５における不感帯テスト回路の動作について、図
７のタイミングチャートを用いて説明する。The operation of the dead zone test circuit in the PLL frequency synthesizer 25 of FIGS. 5 and 6 will be described with reference to the timing chart of FIG.

【０００９】図７（ａ）及び（ｃ）に示すように入力信
号ＴＣＸＯ_-ＩＮ及び入力信号ＶＣＯ_-ＩＮは、ある周波
数（例えば１００ＭＨｚ）を同位相で有している。入力
信号ＴＣＸＯ_-ＩＮはリファレンスカウンタ２０により
分周されて図７（ｂ）に示すようなパルス信号ｆｒが得
られ、入力信号ＶＣＯ_-ＩＮはプログラマブルカウンタ
２１により分周されて図７（ｄ）に示すようなパルス信
号ｆｐが得られる。As shown in FIGS. 7A and 7C, the input signal TCXO _- IN and the input signal VCO _- IN have a certain frequency (for example, 100 MHz) in phase. The input signal TCXO _- IN is frequency-divided by the reference counter 20 to obtain a pulse signal fr as shown in FIG. 7B, and the input signal VCO _- IN is frequency-divided by the programmable counter 21 and shown in FIG. A pulse signal fp as shown is obtained.

【００１０】この例では、リファレンスカウンタ２０及
びプログラマブルカウンタ２１の分周比を６としてい
る。また、プログラマブルカウンタ２１の出力信号ｆｐ
はリファレンスカウンタ２０の出力信号ｆｒに対して１
クロック遅れた状態、即ち、両者の位相差がτ１となる
ように設定しておく。In this example, the frequency division ratio of the reference counter 20 and the programmable counter 21 is set to 6. Also, the output signal fp of the programmable counter 21
Is 1 with respect to the output signal fr of the reference counter 20.
It is set so that the clock is delayed, that is, the phase difference between the two is τ1.

【００１１】このようにして得られた信号ｆｒ、ｆｐ
は、各々、位相比較器２２内のＤＦＦ２６、２７のｃｋ
端子にクロックとして入力される。ここで、ＤＦＦ２
６、２７のデータ入力Ｄが電源ＶＤＤに接続されている
ので、ＤＦＦ２６、２７のデータ出力端子Ｑから出力さ
れる信号ｆｒ_-ｄ、ｆｐ_-ｄは、信号ｆｒ、ｆｐの立ち上
がりにより図７（ｅ）及び（ｆ）に示すようになる。The signals fr, fp thus obtained are
Are the ck of the DFFs 26 and 27 in the phase comparator 22, respectively.
Input to the terminal as a clock. Here, DFF2
Since the data input D of 6,27 it is connected to a power supply VDD, and the signal fr is output from the data output terminal Q of DFF26,27 _- d, fp _- d is the signal fr, the rise of fp FIG. 7 (e ) And (f).

【００１２】一方の信号ｆｒ_-ｄはインバータ回路２９
を介して反転されてＰチャネルトランジスタ３０のゲー
トに入力され、他方の信号ｆｐ_-ｄはＮチャネルトラン
ジスタ３１のゲートに入力される。One signal fr _- d is supplied to an inverter circuit 29.
Is inverted via an input to the gate of the P-channel transistor 30, the other signal fp - _d is input to the gate of the N-channel transistor 31.

【００１３】よって、信号ｆｒ_-ｄがハイレベルで信号
ｆｐ_-ｄがローレベル（Ｌｏｗ ｌｅｖｅｌ）であれ
ば、Ｐチャネルトランジスタ３０がオン（Ｏｎ）状態で
Ｎチャネルトランジスタ３１がオフ（ＯＦＦ）状態とな
り、その結果、チャージポンプ２３から幅τ１でハイレ
ベルの出力信号ｃｐｏが得られる。Therefore, when the signal fr _- d is at a high level and the signal fp _- d is at a low level (Low level), the P-channel transistor 30 is turned on (On) and the N-channel transistor 31 is turned off (OFF). As a result, a high-level output signal cpo having a width τ1 is obtained from the charge pump 23.

【００１４】このτ１は入力信号ＴＣＸＯ_-ＩＮ及び入
力信号ＶＣＯ_-ＩＮの１クロック分の周期に相当するの
で、例えば、これらの入力信号の周波数が１００ＭＨｚ
である場合にはτ１＝１０ｎｓである。Since τ1 corresponds to one clock cycle of the input signal TCXO _- IN and the input signal VCO _- IN, for example, the frequency of these input signals is 100 MHz.
In this case, τ1 = 10 ns.

【００１５】ここで、信号ｆｒと信号ｆｐとの位相差が
小さい場合には信号ｆｒ_-ｄ、ｆｐ_-ｄのパルス幅が狭く
なって、トランジスタ３０、３１の特性によってはチャ
ージポンプ２３からの出力信号ｃｐｏが消滅することが
ある。これが所謂不感帯である。この不感帯の範囲で
は、入力信号ＴＣＸＯ_-ＩＮ及び入力信号ＶＣＯ_-ＩＮの
位相差に対応した誤差信号（補正信号）がチャージポン
プ２３から出力されず、外付けされるＶＣＯ（Ｖｏｌｔ
ａｇｅ−Ｃｏｎｔｒｏｌ−Ｏｓｃｉｌｌａｔｏｒ）（図
示せず）からの信号が外乱によって揺さぶられるため、
ＰＬＬ周波数シンセサイザのクリーンアップオシレータ
としての効果が小さくなってしまう。Here, when the phase difference between the signal fr and the signal fp is small, the pulse width of the signals fr _- d and fp _- d becomes narrow, and the output from the charge pump 23 depends on the characteristics of the transistors 30 and 31. The signal cpo may disappear. This is a so-called dead zone. In the range of the dead zone, an error signal (correction signal) corresponding to the phase difference between the input signal TCXO _- IN and the input signal VCO _- IN is not output from the charge pump 23, and an external VCO (Volt)
age-Control-Oscillator) (not shown) because the signal is shaken by disturbance.
The effect of the PLL frequency synthesizer as a cleanup oscillator is reduced.

【００１６】この不感帯の幅は例え数ｎｓであっても有
害であるため、トランジスタの特性バラツキにより生じ
る不感帯の幅が大きいものは、出荷テストにおいて確実
に除去する必要がある。Since the width of the dead zone is harmful even if it is a few ns, it is necessary to surely remove a large dead zone caused by variations in transistor characteristics in a shipping test.

【００１７】しかしながら、出荷テストで使用されるテ
スターにより出力可能なクロック周波数は、現在、せい
ぜい１００ＭＨｚまでである。従って、上記図７におけ
る信号ｆｒと信号ｆｐとの位相差τ１は最低でも１０ｎ
ｓ程度までしか検出できず、この値では、通常、不感帯
の領域には含まれない。However, the clock frequency that can be output by the tester used in the shipping test is at most 100 MHz at present. Therefore, the phase difference τ1 between the signal fr and the signal fp in FIG.
It can be detected only up to about s, and this value is not normally included in the dead zone area.

【００１８】そこで、図８に示すように、例えば入力信
号ＴＣＸＯ_-ＩＮを時間Ｔだけ遅らせることにより、信
号ｆｒと信号ｆｐとの位相差τ２を小さくする。この方
法によれば、許容可能な不感帯の幅より大きい値のτ２
においてチャージポンプの出力信号ｃｐｏが出力されな
いものを検出することができる。Therefore, as shown in FIG. 8, for example, the phase difference τ2 between the signal fr and the signal fp is reduced by delaying the input signal TCXO _- IN by the time T. According to this method, τ2 having a value larger than the width of the allowable dead zone is used.
Can detect that the output signal cpo of the charge pump is not output.

【００１９】[0019]

【発明が解決しようとする課題】しかしながら、上述の
ＰＬＬ周波数シンセサイザでは、許容できる不感帯の幅
をチャージポンプ２３の出力信号ｃｐｏから検出する必
要があり、テスターを用いて検出することは困難であっ
た。However, in the above-described PLL frequency synthesizer, it is necessary to detect an allowable dead zone width from the output signal cpo of the charge pump 23, and it is difficult to detect the width using a tester. .

【００２０】その理由は、許容できる不感帯の幅は使用
するシステムによって異なるものの一般的に１ｎｓ以下
であるため、そのように狭い幅の不感帯の有無を検出す
ることは難かしいからである。The reason is that the allowable width of the dead zone varies depending on the system to be used, but is generally 1 ns or less, so that it is difficult to detect the presence or absence of such a narrow width of the dead zone.

【００２１】また、テスターで測定するために引き回す
配線の容量等により、出力信号ｃｐｏの波形がなまって
誤った信号を検出するおそれもあった。Further, there is a possibility that the waveform of the output signal cpo is distorted due to the capacitance of the wiring routed for the measurement by the tester and an erroneous signal is detected.

【００２２】さらに、図９に示すように、入力信号ＴＣ
ＸＯ_-ＩＮから信号ｆｒへの遅延ΔＲと、入力信号ＶＣ
Ｏ_-ＩＮから信号ｆｐへの遅延ΔＰとが各々異なるた
め、入力信号ＴＣＸＯ_-ＩＮ及び入力信号ＶＣＯ_-ＩＮの
周期ＺからＴを引いた値であるＺ−Ｔが信号ｆｒと信号
ｆｐとの位相差であると厳密には言えず、入力信号ＴＣ
ＸＯ_-ＩＮを遅延させる遅延時間Ｔの値そのものがかな
りあいまいであるという問題があった。Further, as shown in FIG.
The delay ΔR from XO _- IN to the signal fr and the input signal VC
Since the delay ΔP from O _- IN to the signal fp is different from each other, Z-T which is a value obtained by subtracting T from the period Z of the input signal TCXO _- IN and the input signal VCO _- IN is equal to the position of the signal fr and the signal fp. It cannot be strictly said that the phase difference is present, and the input signal TC
There is a problem that the value of the delay time T for delaying the XO _- IN is very ambiguous.

【００２３】本発明は、このような従来技術の課題を解
決すべくなされたものであり、不感帯の幅を容易に検出
することができるＰＬＬ周波数シンセサイザを提供する
ことを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such problems of the prior art, and has as its object to provide a PLL frequency synthesizer capable of easily detecting the width of a dead zone.

【００２４】[0024]

【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、入力された第１の信号のパルス数をカウ
ントし、カウント値が設定数になる毎に第１のパルス信
号を出力する第１の分周器と、入力された第２の信号の
パルス数をカウントし、カウント値が設定数になる毎に
第２のパルス信号を出力する第２の分周器と、該第１の
パルス信号及び該第２のパルス信号が各々入力され、該
第１のパルス信号及び該第２のパルス信号の位相差を検
出する位相比較器と、該位相比較器により検出された該
第１のパルス信号及び該第２のパルス信号の位相差に対
応する第３のパルス信号を出力するチャージポンプとを
備えたＰＬＬ周波数シンセサイザにおいて、該第１のパ
ルス信号又は該第２のパルス信号が入力され、入力され
たパルス信号を遅延させて出力する遅延手段と、該遅延
手段からの出力信号と、該第２のパルス信号又は該第１
のパルス信号が入力され、外部から入力される制御信号
により入力された信号の一方を選択する選択手段と、該
第１のパルス信号又は該第２のパルス信号、及び該選択
手段で選択された信号が該位相比較器を介して与えられ
る該チャージポンプからの出力信号がクロック入力さ
れ、クロック入力があったときにカウント値を増減させ
るカウンタとを備え、該カウンタのカウント値が増減し
ないときに、該遅延手段による遅延幅を、該チャージポ
ンプから第３のパルス信号が出力されない不感帯幅とし
て検出し、そのことにより上記目的が達成される。A PLL frequency synthesizer according to the present invention counts the number of pulses of an input first signal and outputs a first pulse signal every time the count value reaches a set number. A second frequency divider that counts the number of pulses of the input second signal, and outputs a second pulse signal each time the count value reaches a set number; A phase comparator that receives a signal and the second pulse signal, respectively, detects a phase difference between the first pulse signal and the second pulse signal, and the first pulse that is detected by the phase comparator. A PLL frequency synthesizer including a signal and a charge pump that outputs a third pulse signal corresponding to a phase difference between the second pulse signal, wherein the first pulse signal or the second pulse signal is input; Delay the input pulse signal Delay means for not outputting to, the output signal from said delay means, said second pulse signal, or the first
A selection means for selecting one of the signals input by a control signal input from the outside, the first pulse signal or the second pulse signal, and the selection means selected by the selection means. An output signal from the charge pump to which a signal is supplied through the phase comparator is clocked, and a counter for increasing or decreasing the count value when the clock is input; and when the count value of the counter does not increase or decrease. The delay width by the delay means is detected as a dead band width in which the third pulse signal is not output from the charge pump, thereby achieving the above object.

【００２５】前記チャージポンプの出力側に電流電圧変
換手段が設けられていてもよい。A current-voltage conversion means may be provided on the output side of the charge pump.

【００２６】前記遅延手段の遅延幅が任意に設定可能と
してもよい。The delay width of the delay means may be arbitrarily set.

【００２７】以下、本発明の作用について説明する。Hereinafter, the operation of the present invention will be described.

【００２８】本発明にあっては、第１の分周器及び第２
の分周器と位相比較器との間に、一方の分周器から出力
されたパルス信号を遅延させる遅延手段と、遅延手段か
らの出力信号と他方の分周器から出力されたパルス信号
との一方を選択する選択手段とを備えているので、この
遅延手段の遅延幅を適切に設定することにより、位相比
較器に入力される２つの信号の位相差を、不感帯の幅を
検出するのに適切な位相差とすることができる。In the present invention, the first frequency divider and the second frequency divider
Delay means for delaying the pulse signal output from one frequency divider between the frequency divider and the phase comparator, and an output signal from the delay means and a pulse signal output from the other frequency divider. And selecting means for selecting one of the two. Therefore, by appropriately setting the delay width of the delay means, the phase difference between the two signals input to the phase comparator can be determined by detecting the width of the dead zone. Can be set to an appropriate phase difference.

【００２９】そして、チャージポンプからの出力信号が
クロック入力されたときにカウント値を増減させるカウ
ンタを備えているので、そのカウント値の増減が無いと
きに、遅延手段による遅延幅を不感帯幅として検出する
ことができる。Since a counter is provided for increasing or decreasing the count value when the output signal from the charge pump is clocked, the delay width by the delay means is detected as a dead band width when the count value does not increase or decrease. can do.

【００３０】従って、チャージポンプの出力信号から不
感帯の幅を検出する従来の回路では検出が困難であっ
た、１ｎｓ以下の不感帯の幅も容易に検出することがで
きる。さらに、テスターで測定するための引き回し用配
線の容量等に起因する誤った信号を検出することも無
い。Therefore, the width of the dead zone of 1 ns or less, which was difficult to detect with the conventional circuit for detecting the width of the dead zone from the output signal of the charge pump, can be easily detected. Further, an erroneous signal due to the capacitance of the wiring for measurement by a tester or the like is not detected.

【００３１】また、チャージポンプの出力部とＧＮＤ
（接地電位）との間に、電流電圧変換手段として抵抗を
設けた場合、第１のパルス信号と遅延手段により遅延さ
せた第１のパルス信号とを位相比較器を介してチャージ
ポンプに与えることにより、チャージポンプの掃きだし
動作における不感帯幅を検出することができる。また、
チャージポンプの出力部とＶＤＤ（電源電位）との間に
抵抗を設けた場合、第２のパルス信号と遅延手段により
遅延させた第２のパルス信号とを位相比較器を介してチ
ャージポンプに与えることにより、チャージポンプの引
き込み動作における不感帯幅を検出することができる。The output section of the charge pump and the GND
When a resistor is provided as a current-to-voltage converter between the first pulse signal and the first pulse signal delayed by the delay unit, the charge pulse is supplied to the charge pump via a phase comparator. Thereby, the dead zone width in the sweeping operation of the charge pump can be detected. Also,
When a resistor is provided between the output of the charge pump and VDD (power supply potential), the second pulse signal and the second pulse signal delayed by the delay unit are supplied to the charge pump via the phase comparator. This makes it possible to detect the dead zone width in the pull-in operation of the charge pump.

【００３２】許容可能な不感帯の幅は、予めシミュレー
ション等により調べることができるので、遅延手段の遅
延幅を許容可能な不感帯の幅にしたときにカウント値が
増減しなければ、そのＰＬＬ周波数シンセサイザを不良
品として選別することが可能である。また、この遅延幅
を任意の値に設定可能にしておくと、許容可能な不感帯
の幅が不明な場合でも、いくつかのＰＬＬ周波数シンセ
サイザを比較することにより不良品の選別が可能とな
る。Since the allowable width of the dead zone can be checked in advance by simulation or the like, if the count value does not increase or decrease when the delay width of the delay means is set to the allowable dead zone width, the PLL frequency synthesizer is used. It is possible to sort out defective products. Further, if the delay width can be set to an arbitrary value, it is possible to sort out defective products by comparing several PLL frequency synthesizers even if the allowable dead zone width is unknown.

【００３３】[0033]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００３４】（実施形態１）本実施形態１では、チャー
ジポンプの掃きだし側特性について不感帯幅のテストを
行う例について説明する。(Embodiment 1) In Embodiment 1, an example will be described in which a dead band width test is performed on the sweep-side characteristics of the charge pump.

【００３５】図１は実施形態１のＰＬＬ周波数シンセサ
イザにおける不感帯テスト回路を示す。FIG. 1 shows a dead zone test circuit in the PLL frequency synthesizer of the first embodiment.

【００３６】このＰＬＬ周波数シンセサイザ１８は、入
力される入力信号ＴＣＸＯ_-ＩＮを任意の周波数に分周
してパルス信号ｆｒを得るリファレンスカウンタ１０、
及び入力信号ＶＣＯ_-ＩＮを任意の周波数に分周してパ
ルス信号ｆｐを得るプログラマブルカウンタ１１を有す
る。このリファレンスカウンタ１０及びプログラマブル
カウンタ１１は、入力された信号のパルス数を数えて設
定数毎にパルス信号を出力するものであり、ここでは６
分周に設定されている。The PLL frequency synthesizer 18 includes a reference counter 10 that divides an input signal TCXO _- IN to an arbitrary frequency to obtain a pulse signal fr.
And a programmable counter 11 for dividing the input signal VCO _- IN to an arbitrary frequency to obtain a pulse signal fp. The reference counter 10 and the programmable counter 11 count the number of pulses of the input signal and output a pulse signal for each set number.
It is set to frequency division.

【００３７】リファレンスカウンタ１０の出力側には、
リファレンスカウンタ１０からの出力信号ｆｒを遅延さ
せる遅延回路１２が設けられている。On the output side of the reference counter 10,
A delay circuit 12 for delaying an output signal fr from the reference counter 10 is provided.

【００３８】プログラマブルカウンタ１１の出力側に
は、入力信号ＴＥＳＴ_-ＳＥＬにより遅延回路１２から
の出力信号（遅延信号）とプログラマブルカウンタ１１
からの出力信号とを選択して出力信号ｆｓを得る２入力
セレクタ１３が設けられている。On the output side of the programmable counter 11, an output signal (delay signal) from the delay circuit 12 and the programmable counter 11 are input by the input signal TEST _- SEL.
A two-input selector 13 is provided to select an output signal from the controller and obtain an output signal fs.

【００３９】２入力セレクタ１３の出力側には、リファ
レンスカウンタ１０からの出力信号ｆｒと２入力セレク
タ１３からの出力信号ｆｓとが入力される位相比較器１
４を有する。この位相比較器１４としては、図６と同様
の構成のものを用いることができる。On the output side of the two-input selector 13, a phase comparator 1 to which the output signal fr from the reference counter 10 and the output signal fs from the two-input selector 13 are input.
4 As the phase comparator 14, a configuration similar to that of FIG. 6 can be used.

【００４０】位相比較器１４の出力側にはチャージポン
プ１５が設けられ、チャージポンプ１５の出力側には掃
きだし（ｓｏｕｒｃｅ）電流値を電圧に変換する抵抗１
６を備えている。The output side of the phase comparator 14 is provided with a charge pump 15, and the output side of the charge pump 15 is a resistor 1 for converting a source current value into a voltage.
6 is provided.

【００４１】この抵抗１６の一方の端はチャージポンプ
１５の出力側に接続され、他方の端は接地（ＧＮＤ）さ
れている。One end of the resistor 16 is connected to the output side of the charge pump 15, and the other end is grounded (GND).

【００４２】また、チャージポンプ１５の出力側にはそ
の出力信号ＣＰＯをクロックとして入力するテスト用カ
ウンタ１７が設けられている。テスト用カウンタ１７
は、例えばシフトレジスタ等で構成され、その出力ＴＥ
ＳＴ_-ＯＵＴは例えば２ビットで構成されている。The output side of the charge pump 15 is provided with a test counter 17 for inputting the output signal CPO as a clock. Test counter 17
Is composed of, for example, a shift register, and its output TE
ST _- OUT is composed of, for example, 2 bits.

【００４３】このＰＬＬ周波数シンセサイザ１８におけ
る不感帯テスト回路の動作について、図２のタイミング
チャートを用いて説明する。The operation of the dead zone test circuit in the PLL frequency synthesizer 18 will be described with reference to the timing chart of FIG.

【００４４】図２（ａ）に示すようなある周波数を有す
る入力信号ＴＣＸＯ_-ＩＮがリファレンスカウンタ１０
により分周されて、図２（ｂ）に示すようなパルス信号
ｆｒが得られる。ここでは、６分周とする。An input signal TCXO _- IN having a certain frequency as shown in FIG.
And a pulse signal fr as shown in FIG. 2B is obtained. Here, it is assumed that the frequency is divided by 6.

【００４５】このパルス信号ｆｒは遅延回路１２により
遅延され、２入力セレクタ１３を経て信号ｆｓとなる。
ここで、２入力セレクタ１３は、通常動作時にはプログ
ラマブルカウンタ１１から出力されるパルス信号ｆｐを
選択するが、ＴＥＳＴ_-ＳＥＬにより遅延回路１２で遅
延された信号を選択して図２（ｃ）に示すような信号ｆ
ｓを出力するようになっている。The pulse signal fr is delayed by the delay circuit 12 and becomes a signal fs via the two-input selector 13.
Here, the two-input selector 13 selects the pulse signal fp output from the programmable counter 11 during the normal operation, but selects the signal delayed by the delay circuit 12 by TEST _- SEL, as shown in FIG. Signal f
s is output.

【００４６】従って、図２（ｂ）及び図２（ｃ）に示す
信号ｆｒ及び信号ｆｓは、遅延回路１２及び２入力セレ
クタ１３により、図２に示す位相差τを有する。この位
相差τを有する信号ｆｒ及び信号ｆｓが位相比較器１４
において図２（ｄ）及び図２（ｅ）に示すような信号ｆ
ｒ_-ｄ及び信号ｆｓ_-ｄとなり、チャージポンプ１５を経
て図２（ｆ）に示すような出力信号ＣＰＯが得られる。Therefore, the signal fr and the signal fs shown in FIGS. 2B and 2C have the phase difference τ shown in FIG. 2 by the delay circuit 12 and the two-input selector 13. The signal fr and the signal fs having the phase difference τ are
In FIG. 2, the signal f as shown in FIGS.
r _- d and signal fs _- d, and the through charge pump 15 is the output signal CPO as shown in FIG. 2 (f) is obtained.

【００４７】この位相比較器１４及びチャージポンプ１
５は従来技術と同様に動作するので詳細な説明を省略す
るが、信号ｆｒが信号ｆｓよりも位相差τだけ進んでい
るので、チャージポンプ１５のＰチャネルトランジスタ
（図６のＰチャネルトランジスタ３０に相当）がオン状
態となり、その結果、Ｐチャネルトランジスタのソース
側電位ＶＤＤからＰチャネルトランジスタ及び抵抗１６
を介して接地電位に電流が流れる。この動作が所謂チャ
ージポンプ１５の掃きだし動作であり、チャージポンプ
１５の出力信号ＣＰＯは、図２（ｆ）に示すような幅τ
のＨｉｇｈ期間を有するＬｏｗ信号となる。The phase comparator 14 and the charge pump 1
5 operates in the same manner as in the prior art, and a detailed description thereof will be omitted. However, since the signal fr leads the signal fs by the phase difference τ, the P-channel transistor of the charge pump 15 (the P-channel transistor 30 ) Is turned on. As a result, the P-channel transistor and the resistor 16
A current flows to the ground potential via. This operation is a so-called sweeping operation of the charge pump 15, and the output signal CPO of the charge pump 15 has a width τ as shown in FIG.
Is a Low signal having a High period.

【００４８】この出力信号ＣＰＯは、外部に出力される
と共に、テスト用カウンタ１７にクロック信号として入
力される。そして、例えば出力信号ＣＰＯが狭いＨｉｇ
ｈパルスを出力する度に、テスト用カウンタ１７がカウ
ントアップを行い、そのカウント値が図２（ｇ）に示す
出力信号ＴＥＳＴ_-ＯＵＴに出力される。The output signal CPO is output to the outside and is input to the test counter 17 as a clock signal. Then, for example, the output signal CPO has a narrow Hig.
Each time the h pulse is output, the test counter 17 counts up, and the count value is output to the output signal TEST _- OUT shown in FIG.

【００４９】ここで、τを許容できる不感帯の幅とすれ
ば、出力信号ＴＥＳＴ_-ＯＵＴがカウントアップされな
いＰＬＬ周波数シンセサイザは不良品と判断することが
できる。このように出力信号ＣＰＯがＨｉｇｈにならな
い原因としては、例えば製造プロセスのバラツキ等によ
る回路の伝播特性や遅延特性のバラツキ等が考えられ
る。Here, assuming that τ is an allowable dead zone width, a PLL frequency synthesizer in which the output signal TEST _- OUT is not counted up can be determined to be defective. The reason why the output signal CPO does not become High as described above may be, for example, a variation in the propagation characteristics and delay characteristics of the circuit due to a variation in the manufacturing process.

【００５０】ここで、位相差τは遅延回路１２及び２入
力セレクタ１３による遅延であり、許容可能な不感帯の
幅として、例えば１ｎｓ以下の位相差に設定することも
可能である。Here, the phase difference τ is a delay caused by the delay circuit 12 and the two-input selector 13, and can be set to an allowable dead zone width of, for example, 1 ns or less.

【００５１】また、許容可能な不感帯の幅はシミュレー
ションにより事前に調べることができるので、位相差τ
を容易に許容可能な不感帯の幅に設定することができ
る。Further, since the width of the allowable dead zone can be checked in advance by simulation, the phase difference τ
Can easily be set to an acceptable dead zone width.

【００５２】また、遅延回路１２に制御信号１９を入力
することにより遅延値を可変にしておけば、許容可能な
不感帯の幅が不明な場合でもいくつかのＰＬＬ周波数シ
ンセサイザとの比較により不良品の選別が可能である。Further, if the delay value is made variable by inputting the control signal 19 to the delay circuit 12, even if the width of the allowable dead band is unknown, the defective product can be compared with some PLL frequency synthesizers. Sorting is possible.

【００５３】さらに、チャージポンプ１５の出力をテス
タにより検出するのではなく、テスト用カウンタ１７の
カウント値を外部に出力するので、不感帯の幅の検出が
容易である。Further, the output of the charge pump 15 is not detected by the tester, but the count value of the test counter 17 is output to the outside, so that the width of the dead zone can be easily detected.

【００５４】従って、本実施形態１によれば、チャージ
ポンプの掃きだし側特性において、許容可能な不感帯の
幅の位相差に対して反応しない位相比較器及びチャージ
ポンプを有する、不良品のＰＬＬ周波数シンセサイザを
容易に選別することができる。Therefore, according to the first embodiment, a defective PLL frequency synthesizer having a phase comparator and a charge pump that does not respond to a phase difference of an allowable dead zone width in the sweep-out characteristics of the charge pump. Can be easily sorted.

【００５５】（実施形態２）本実施形態２では、チャー
ジポンプの引き込み側特性について不感帯幅のテストを
行う例について説明する。(Embodiment 2) In Embodiment 2, an example will be described in which a dead band width test is performed on the pull-in side characteristics of the charge pump.

【００５６】図３は実施形態２のＰＬＬ周波数シンセサ
イザにおける不感帯テスト回路を示す。FIG. 3 shows a dead band test circuit in the PLL frequency synthesizer of the second embodiment.

【００５７】このＰＬＬ周波数シンセサイザ１８ａは、
入力信号ＴＣＸＯ_-ＩＮを任意の周波数に分周してパル
ス信号ｆｒを得るリファレンスカウンタ１０、入力信号
ＶＣＯ_-ＩＮを任意の周波数に分周してパルス信号ｆｐ
を得るプログラマブルカウンタ１１、プログラマブルカ
ウンタ１１からの出力信号ｆｐを遅延させる遅延回路１
２ａ、入力信号ＴＥＳＴ_-ＳＥＬにより遅延回路１２ａ
からの出力信号（遅延信号）とリファレンスカウンタ１
０からの出力信号ｆｒとを選択して信号ｆｓを出力する
２入力セレクタ１３ａ、プログラマブルカウンタ１１か
らの出力信号ｆｐと２入力セレクタ１３ａからの出力信
号ｆｓとが入力される位相比較器１４、位相比較器１４
の出力が入力されるチャージポンプ１５、及びチャージ
ポンプへの引き込み（ｓｉｎｋ）電流値を電圧に変換す
る抵抗１６ａを備えている。この抵抗１６ａの一方の端
はチャージポンプ１５の出力側に接続され、他方の端は
電源ＶＤＤに接続されている。また、チャージポンプ１
５の出力側にはその出力信号ＣＰＯをクロックとして入
力するテスト用カウンタ１７が設けられ、その出力ＴＥ
ＳＴ_-ＯＵＴは例えば２ビットで構成されている。This PLL frequency synthesizer 18a
The reference counter 10 divides the input signal TCXO _- IN to an arbitrary frequency to obtain a pulse signal fr, and divides the input signal VCO _- IN to an arbitrary frequency to generate a pulse signal fp.
Counter 11 that obtains the following, delay circuit 1 that delays output signal fp from programmable counter 11
2a, delay circuit 12a by input signal TEST _- SEL
Output signal (delayed signal) from the reference counter 1
A two-input selector 13a for selecting an output signal fr from 0 and outputting a signal fs; a phase comparator 14 for receiving an output signal fp from the programmable counter 11 and an output signal fs from the two-input selector 13a; Comparator 14
And a resistor 16a for converting a value of a current drawn into the charge pump (sink) into a voltage. One end of the resistor 16a is connected to the output side of the charge pump 15, and the other end is connected to the power supply VDD. In addition, charge pump 1
5 is provided with a test counter 17 for inputting its output signal CPO as a clock, and its output TE.
ST _- OUT is composed of, for example, 2 bits.

【００５８】このＰＬＬ周波数シンセサイザ１８ａにお
ける不感帯テスト回路の動作について、図４のタイミン
グチャートを用いて説明する。The operation of the dead band test circuit in the PLL frequency synthesizer 18a will be described with reference to the timing chart of FIG.

【００５９】図４（ａ）に示すようなある周波数を有す
る入力信号ＶＣＯ_-ＩＮがプログラマブルカウンタ１１
により分周されて、図４（ｂ）に示すようなパルス信号
ｆｐが得られる。ここでは、６分周とする。An input signal VCO _- IN having a certain frequency as shown in FIG.
, A pulse signal fp as shown in FIG. 4B is obtained. Here, it is assumed that the frequency is divided by 6.

【００６０】このパルス信号ｆｐは遅延回路１２ａによ
り遅延され、２入力セレクタ１３ａを経て信号ｆｓとな
る。ここで、２入力セレクタ１３ａは通常動作時にはリ
ファレンスカウンタ１０から出力されたパルス信号ｆｒ
を選択するが、ＴＥＳＴ_-ＳＥＬにより遅延回路１２ａ
から出力される遅延信号を選択して図４（ｃ）に示すよ
うな信号ｆｓを出力するようになっている。This pulse signal fp is delayed by the delay circuit 12a and becomes a signal fs via the two-input selector 13a. Here, the two-input selector 13a outputs the pulse signal fr output from the reference counter 10 during normal operation.
Is selected, but the delay circuit 12a is selected by TEST _- SEL.
And outputs a signal fs as shown in FIG. 4C.

【００６１】従って、図４（ｂ）及び図４（ｃ）に示す
信号ｆｐ及び信号ｆｓは、遅延回路１２ａ及び２入力セ
レクタ１３ａにより、図４に示すように位相差τを有す
る。この位相差τを有する信号ｆｐと信号ｆｒとが位相
比較器１４において図４（ｄ）及び図４（ｅ）に示すよ
うな信号ｆｐ_-ｄ、ｆｓ_-ｄとなり、チャージポンプ１５
を経て図４（ｆ）に示すような出力信号ＣＰＯが得られ
る。Therefore, the signal fp and the signal fs shown in FIGS. 4B and 4C have a phase difference τ as shown in FIG. 4 by the delay circuit 12a and the two-input selector 13a. The signal fp and the signal fr having the phase difference τ become signals fp _- d and fs _- d in the phase comparator 14 as shown in FIGS.
The output signal CPO as shown in FIG.

【００６２】この位相比較器１４及びチャージポンプ１
５は従来技術と同様に動作するので詳細な説明を省略す
るが、信号ｆｐが信号ｆｓよりも位相τだけ進んでいる
ので、チャージポンプ１５のＮチャネルトランジスタ
（図６のＮチャネルトランジスタ３１に相当）がオン状
態となり、その結果、電源ＶＤＤからＰチャネルトラン
ジスタ及び抵抗１６ａを介してＮチャネルトランジスタ
のソース側電位ＧＮＤへ電流が流れる。この動作が所謂
チャージポンプ１５の引き込み動作であり、チャージポ
ンプ１５の出力信号ＣＰＯは、図４（ｆ）に示すような
幅τのＬｏｗ期間を有するＨｉｇｈ信号となる。The phase comparator 14 and the charge pump 1
5 operates in the same manner as in the prior art, detailed description is omitted, but since the signal fp leads the signal fs by the phase τ, the N-channel transistor of the charge pump 15 (corresponding to the N-channel transistor 31 in FIG. 6) ) Is turned on, and as a result, a current flows from the power supply VDD to the source side potential GND of the N-channel transistor via the P-channel transistor and the resistor 16a. This operation is a so-called pull-in operation of the charge pump 15, and the output signal CPO of the charge pump 15 becomes a High signal having a Low period with a width τ as shown in FIG.

【００６３】この出力信号ＣＰＯは、外部に出力される
と共に、テスト用カウンタ１７にクロック信号として入
力される。そして、例えば出力信号ＣＰＯが狭いＬｏｗ
パルスを出力する度に、テスト用カウンタ１７がカウン
トアップを行い、そのカウント値が図４（ｉ）に示す出
力信号ＴＥＳＴ_-ＯＵＴに出力される。The output signal CPO is output to the outside and is input to the test counter 17 as a clock signal. Then, for example, when the output signal CPO is narrow Low
Each time a pulse is output, the test counter 17 counts up, and the count value is output as an output signal TEST _- OUT shown in FIG.

【００６４】ここで、τを許容できる不感帯の幅とすれ
ば、出力信号ＴＥＳＴ_-ＯＵＴがカウントアップされな
いＰＬＬ周波数シンセサイザは不良品と判断することが
できる。このように出力信号ＣＰＯがＬｏｗにならない
原因としては、例えば製造プロセスのバラツキ等による
回路の伝播特性や遅延特性のバラツキ等が考えられる。Here, assuming that τ is an allowable width of the dead zone, a PLL frequency synthesizer in which the output signal TEST _- OUT is not counted up can be determined to be defective. The reason why the output signal CPO does not become low as described above may be, for example, a variation in the propagation characteristics and delay characteristics of the circuit due to a variation in the manufacturing process.

【００６５】ここで、位相差τは遅延回路１２ａ及び２
入力セレクタ１３ａによる遅延であり、許容可能な不感
帯の幅として、例えば１ｎｓ以下の位相差に設定するこ
とも可能である。この許容可能な不感帯の幅はシミュレ
ーションにより事前に調べることができるので、位相差
τを容易に許容可能な不感帯の幅に設定することができ
る。Here, the phase difference τ is determined by the delay circuits 12a and 12a.
This is a delay caused by the input selector 13a, and the allowable dead zone width can be set to, for example, a phase difference of 1 ns or less. Since the width of the allowable dead zone can be checked in advance by simulation, the phase difference τ can be easily set to the allowable width of the dead zone.

【００６６】また、遅延回路１２ａに制御信号１９を入
力することにより遅延値を可変にしておけば、許容可能
な不感帯の幅が不明な場合でもいくつかのＰＬＬ周波数
シンセサイザとの比較により不良品の選別が可能であ
る。If the delay value is made variable by inputting the control signal 19 to the delay circuit 12a, even if the width of the allowable dead zone is unknown, the defective value can be determined by comparing with some PLL frequency synthesizers. Sorting is possible.

【００６７】さらに、チャージポンプ１５の出力をテス
タにより検出するのではなく、テスト用カウンタ１７の
カウント値を外部に出力するので、不感帯の幅の検出が
容易である。Further, the output of the charge pump 15 is not detected by the tester, but the count value of the test counter 17 is output to the outside, so that the width of the dead zone can be easily detected.

【００６８】従って、本実施形態２によれば、チャージ
ポンプの引き込み側特性において、許容可能な不感帯の
幅の位相差に対して反応しない位相比較器及びチャージ
ポンプを有する、不良品のＰＬＬ周波数シンセサイザを
容易に選別することができる。Therefore, according to the second embodiment, a defective PLL frequency synthesizer having a phase comparator and a charge pump which do not respond to the phase difference of the width of the allowable dead zone in the pull-in characteristics of the charge pump. Can be easily sorted.

【００６９】なお、上記実施形態１及び実施形態２にお
いては、テスト用カウンタのカウント値を直接外部に出
力しているが、このカウント値をデコードすることによ
り出力ビット数を減らすことも可能である。また、テス
ト用カウンタとしてアップカウンタではなくダウンカウ
ンタを使用しても同様の効果が得られることは明らかで
ある。In the first and second embodiments, the count value of the test counter is directly output to the outside. However, by decoding this count value, the number of output bits can be reduced. . It is apparent that the same effect can be obtained by using a down counter instead of an up counter as a test counter.

【００７０】[0070]

【発明の効果】以上詳述したように、本発明による場合
には、２つの分周器と位相比較器との間に、一方の分周
器からの出力信号を遅延させる遅延手段と、遅延手段か
らの遅延信号と他方の分周器からの出力信号とのうちの
一方を選択する選択手段とを設けることにより、適切な
位相差を有する信号を位相比較器に入力させることがで
きる。As described above in detail, in the case of the present invention, a delay means for delaying an output signal from one of the frequency dividers is provided between the two frequency dividers and the phase comparator; By providing the selecting means for selecting one of the delay signal from the means and the output signal from the other frequency divider, a signal having an appropriate phase difference can be input to the phase comparator.

【００７１】また、チャージポンプからの出力信号をク
ロックとしてカウンタに入力し、カウント値を外部に出
力することにより、１ｎｓ以下の位相差に対してもチャ
ージポンプの出力信号を検出することができる。従っ
て、容易にＰＬＬ周波数シンセサイザにおける不感帯の
幅の適否を判定して、不良品が市場に出荷されないよう
にすることができる。By inputting the output signal from the charge pump as a clock to the counter and outputting the count value to the outside, the output signal of the charge pump can be detected even for a phase difference of 1 ns or less. Therefore, it is possible to easily determine the appropriateness of the width of the dead zone in the PLL frequency synthesizer and prevent defective products from being shipped to the market.

【００７２】また、チャージポンプの出力側とＧＮＤと
の間に抵抗を設けた場合、第１のパルス信号と遅延手段
により遅延させた第１のパルス信号とを位相比較器を介
してチャージポンプに与えることにより、チャージポン
プの掃きだし動作における不感帯幅を検出することがで
きる。また、チャージポンプの出力部とＶＤＤとの間に
抵抗を設けた場合、第２のパルス信号と遅延手段により
遅延させた第２のパルス信号とを位相比較器を介してチ
ャージポンプに与えることにより、チャージポンプの引
き込み動作における不感帯幅を検出することができる。When a resistor is provided between the output side of the charge pump and GND, the first pulse signal and the first pulse signal delayed by the delay means are supplied to the charge pump via the phase comparator. By giving, the dead band width in the sweeping operation of the charge pump can be detected. Further, when a resistor is provided between the output of the charge pump and VDD, the second pulse signal and the second pulse signal delayed by the delay means are supplied to the charge pump via the phase comparator. In addition, it is possible to detect the dead zone width in the pull-in operation of the charge pump.

【００７３】さらに、遅延手段の遅延幅を任意の値に設
定できるようにしておくことにより、不感帯の幅を所定
のレベル別に区分してＰＬＬ周波数シンセサイザを選別
することができる。Further, by setting the delay width of the delay means to an arbitrary value, it is possible to select a PLL frequency synthesizer by dividing the width of the dead zone by a predetermined level.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施形態１のＰＬＬ周波数シンセサイザにおけ
る不感帯テスト回路を示す回路図である。FIG. 1 is a circuit diagram showing a dead band test circuit in a PLL frequency synthesizer according to a first embodiment.

【図２】実施形態１のＰＬＬ周波数シンセサイザにおけ
る不感帯テスト回路の動作を示すタイミングチャートで
ある。FIG. 2 is a timing chart illustrating an operation of a dead zone test circuit in the PLL frequency synthesizer according to the first embodiment.

【図３】実施形態２のＰＬＬ周波数シンセサイザにおけ
る不感帯テスト回路を示す回路図である。FIG. 3 is a circuit diagram showing a dead band test circuit in a PLL frequency synthesizer according to a second embodiment.

【図４】実施形態２のＰＬＬ周波数シンセサイザにおけ
る不感帯テスト回路の動作を示すタイミングチャートで
ある。FIG. 4 is a timing chart illustrating an operation of a dead zone test circuit in the PLL frequency synthesizer according to the second embodiment.

【図５】従来のＰＬＬ周波数シンセサイザにおける不感
帯テスト回路を示す回路図である。FIG. 5 is a circuit diagram showing a dead zone test circuit in a conventional PLL frequency synthesizer.

【図６】従来のＰＬＬ周波数シンセサイザにおける位相
比較器及びチャージポンプを示す回路図である。FIG. 6 is a circuit diagram showing a phase comparator and a charge pump in a conventional PLL frequency synthesizer.

【図７】従来のＰＬＬ周波数シンセサイザにおける不感
帯テスト回路の動作を示すタイミングチャートである。FIG. 7 is a timing chart showing an operation of a dead zone test circuit in a conventional PLL frequency synthesizer.

【図８】従来のＰＬＬ周波数シンセサイザにおける不感
帯テスト回路の動作を示すタイミングチャートである。FIG. 8 is a timing chart showing an operation of a dead zone test circuit in a conventional PLL frequency synthesizer.

【図９】従来のＰＬＬ周波数シンセサイザにおける不感
帯テスト回路の問題点を説明するためのタイミングチャ
ートである。FIG. 9 is a timing chart for explaining a problem of a dead zone test circuit in a conventional PLL frequency synthesizer.

【符号の説明】[Explanation of symbols]

１０ リファレンスカウンタ １１ プログラマブルカウンタ １２、１２ａ 遅延回路 １３、１３ａ ２入力セレクタ １４ 位相比較器 １５ チャージポンプ １６、１６ａ 抵抗 １８、１８ａ ＰＬＬ周波数シンセサイザ １９ 制御信号 10 Reference Counter 11 Programmable Counter 12, 12a Delay Circuit 13, 13a 2-Input Selector 14 Phase Comparator 15 Charge Pump 16, 16a Resistor 18, 18a PLL Frequency Synthesizer 19 Control Signal

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 入力された第１の信号のパルス数をカウ
ントし、カウント値が設定数になる毎に第１のパルス信
号を出力する第１の分周器と、 入力された第２の信号のパルス数をカウントし、カウン
ト値が設定数になる毎に第２のパルス信号を出力する第
２の分周器と、 該第１のパルス信号及び該第２のパルス信号が各々入力
され、該第１のパルス信号及び該第２のパルス信号の位
相差を検出する位相比較器と、 該位相比較器により検出された該第１のパルス信号及び
該第２のパルス信号の位相差に対応する第３のパルス信
号を出力するチャージポンプとを備えたＰＬＬ周波数シ
ンセサイザにおいて、 該第１のパルス信号又は該第２のパルス信号が入力さ
れ、入力されたパルス信号を遅延させて出力する遅延手
段と、 該遅延手段からの出力信号と、該第２のパルス信号又は
該第１のパルス信号が入力され、外部から入力される制
御信号により入力された信号の一方を選択する選択手段
と、 該第１のパルス信号又は該第２のパルス信号、及び該選
択手段で選択された信号が該位相比較器を介して与えら
れる該チャージポンプからの出力信号がクロック入力さ
れ、クロック入力があったときにカウント値を増減させ
るカウンタとを備え、 該カウンタのカウント値が増減しないときに、該遅延手
段による遅延幅を、該チャージポンプから第３のパルス
信号が出力されない不感帯幅として検出するＰＬＬ周波
数シンセサイザ。A first frequency divider that counts the number of pulses of an input first signal and outputs a first pulse signal every time the count value reaches a set number; A second frequency divider that counts the number of pulses of the signal and outputs a second pulse signal each time the count value reaches a set number; and the first pulse signal and the second pulse signal are input. A phase comparator for detecting a phase difference between the first pulse signal and the second pulse signal; and a phase comparator for detecting a phase difference between the first pulse signal and the second pulse signal detected by the phase comparator. A PLL frequency synthesizer including a charge pump that outputs a corresponding third pulse signal, wherein the first pulse signal or the second pulse signal is input, and the input pulse signal is delayed and output. Means, and output from the delay means Signal, the second pulse signal or the first pulse signal is input, and selection means for selecting one of the signals input by a control signal input from the outside; and the first pulse signal or the first signal A counter for receiving a clock signal from an output signal from the charge pump to which the pulse signal of (2) and the signal selected by the selection means are applied via the phase comparator, and increasing or decreasing the count value when the clock is input; A PLL frequency synthesizer for detecting a delay width by the delay means as a dead band width in which a third pulse signal is not output from the charge pump when a count value of the counter does not increase or decrease. 【請求項２】 前記チャージポンプの出力側に電流電圧
変換手段が設けられている請求項１に記載のＰＬＬ周波
数シンセサイザ。2. The PLL frequency synthesizer according to claim 1, wherein a current-voltage converter is provided on an output side of the charge pump. 【請求項３】 前記遅延手段の遅延幅が任意に設定可能
である請求項１又は請求項２に記載のＰＬＬ周波数シン
セサイザ。3. The PLL frequency synthesizer according to claim 1, wherein a delay width of said delay means can be set arbitrarily.