JPH11220044A

JPH11220044A - 低電圧ｅｅｐｒｏｍ／ｎｖｒａｍトランジスターとその製造方法

Info

Publication number: JPH11220044A
Application number: JP10051220A
Authority: JP
Inventors: Masaki Ogura; 正気小椋
Original assignee: Individual
Current assignee: Individual
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 1999-08-10
Anticipated expiration: 2018-01-27
Also published as: JP4367979B2

Abstract

(57)【要約】（修正有）【目的】エレクトロンの注入効率を上げることによ
り，低電圧化成いは書き込み時間の短縮を図る。その低
電圧高注入とＦＮトンネルを組み合わせることにより不
揮発性のランダムアクセスメモリー動作を得る。【構成】チャンネルホツトエレクトロンの速度方向の
水平面に対し，垂直にフローテイングゲートを置くと同
時に垂直面チャンネルの不純物分布を最適化した，垂直
段差トランジスター構造を構成する。垂直ゲートとドレ
イン電圧の水平電界相乗効果と非散乱直進注入はエレク
トロンのフローテイングゲートへの注入効率を高める。
ビツト線の電圧選択により書き込み消去も同時に出来る
ＮＶＲＡＭである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】不揮発性半導体記憶装置係わ
り，エレクトロンの注入効率を改善，低電圧化，書き込
み時間の短縮，不揮発性のランダムアクセスメモリー動
作を図るデバイス構造とその製造法。

【０００２】

【従来技術の説明】ホットエレクトロンのゲート絶縁膜
を通り抜けゲートへのエミッションのメカニズムは、
Ａ．フィリップ（Ａ．Ｐｈｉｌｌｉｐｓｅｔａｌ．
１９７５ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓ
ｔ，Ｐ．３９）で確認されている。以後その現象はタク
ニン（Ｔ．Ｎｉｎｇｅｔａｌ．ＡｐｐｌｉｅｄＰ
ｈｙｓｉｃｓ１９９７Ｖｏｌ４８，Ｐ．２８６）等
多くの科学者によって詳しく調べられている。ホットエ
レクトロンエミッションの確認前は電気的プログラマブ
ルメモリー（ＥＰＲＯＭ）はチャンネルホットエレクト
ロンＥＰＲＯＭに大変良く似たメモリー構造を使ってい
た。しかしそれはフローマン．ベンチカウスキーによる
（Ｆｒｏｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｙ：Ｐ−ｃｈ
ａｎｎｅｌ１９７１ＩＳＳＣＣＰ．８０’ａＦ
ｕｌｌｙｄｅｃｏｄｅｄ２０４８ｂｉｔＥｌｅ
ｃｔｒｉｃａｎｙ−ＰｒｏｇｒａｍｍａｂｌｅＭＯＳ−
ＲＯＭ″）と″ＦＡＭＯＳ−ａＮｅｗＳｅｍｉｃｏ
ｎｄｕｃｔｏｒＣｈａｎｇｅＳｔｅｒａｇｅＤｅ
ｖ１ｃｅ″，（ＳｏｌｉｄＳｔａｔｅＥｌｅｃｔｒｏ
ｎｉｃｓ，１９７４，ｖｏｌ１７，Ｐ．５１７）に示さ
れるように高電界なだれメカニズム（アバランチブレ
ークダウンメカニズム）を使ってメモリーセルをプロ
グラムしたが，シリコンゲート上でのホットエレクトロ
ンエミッション機構の発見直後に，この注入機構がｎ−
ＭＯＳＦＥＴＥＰＲＯＭセルのプログラミングにＪ．
バーンス（Ｊ．Ｂａｒｎｅｓｅｔａｌ，１９７６
ＩＥＤＭＰ．１７７，″Ｏｐｅｒａｔｉｏｎａｎｄ
ＣｈａｒａｃｔｅｒｉｚａｔｉｏｎｏｆＮ−ｃｈ
ａｎｎｅｌＥＰＲＯＭｃｅｌｌ″）とＰ．サルスベ
リー（Ｐ，Ｓａｌｓｂｕｒｙ１９７７ＩＳＳＣＣ
Ｐ．１８６，″ＨｉｇｈＰｅｒｆｏｒｍａｎｃｅＭ
ＯＳＥＰＲＯＭｕｓｉｎｇａｓｔｕｃｋ−ｇａｔ
ｅｃｅｌｌ″）によって使われた。Ｊ．バーンズは２
つの基本的なタイプのダブルポリシリコンＣＨＥＥＰＲ
ＯＭトランジスターを示した。図１Ａのスタックゲート
トランジスター１００ａと図１Ｂのスプリットゲートト
ランジスター１００ｂである。両方共Ｎ＋ソースジャン
クション１０４，Ｎ＋ドレインジャンクション１０６、
Ｐ−基板１０１，チャンネルゲート絶縁膜１２０，フロ
ーティングゲート（浮遊ゲート）１４０，ポリオキサイ
ド１３０，そしてコントロールゲート１４５を持ってい
る。

【０００３】トランジスター１００ｂはスプリットチャ
ンネルを持ち、それは電導性がフローティングゲート１
４０によってコントロールされる部分１１０とそれにつ
ながった電導性がコントロールゲート１４５によってコ
ントロールされる部分１１８とで成り立っている。図１
Ｂでの９００はパッシベーション層である。トランジス
ター１００ａと１００ｂのどちらのタイプもプログラミ
ングはシリコン表面に近く，且つドレインジャンクショ
ンの近くでホットエレクトロンの注入がおこなわれる。

【０００４】フローティングゲートへのホットエレクト
ロンエミッションを正しく予想する数値モデルはケェミ
ン・フー（ＣｈｅｍｉｎｇＨｕ，ＩＥＤＭ１９７
９，Ｐ．２２３″Ｌｕｃｋｙ−ＥｌｅｃｔｒｏｎＭｏ
ｄｅｌｏｆＣｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎ
Ｅｍｉｓｓｉｏｎ″）によって確立された。図２は、
一般的なダブルポリシリコンスタックゲートＥＰＲＯＭ
トランジスー２００の断面図であり、ラッキーモデルを
説明するのに使われたものである。トランジスターはＮ
ＭＯＳトランジスターでソース２０４、ドレイン２０
６，基板２０１，フローティングゲート２４０，コント
ロールゲート２４５がある。電圧Ｖｃｇがコントロール
ゲート２４５にかかるとキャパシティブカプリング（容
量結合）によりＣｃｇ−ｆｇ／（Ｃｃｇ−ｆｇ＋Ｃｆｇ
−ｓｉ）のキャパシタンス比（＝カプリングレシオ（結
合率））に応じてフローティングゲートの電圧が増加す
る。ここでＣｃｇ−ｆｇはコントロールゲート−フロー
ティングゲート間のキャパシタンス（容量）であり、Ｃ
ｆｇ−ｓｉはフローティングゲートとチャンネル，ソー
ス／ドレインのキャパシタンスである。一旦フローティ
ングゲート電圧がしきい電圧を越えるとエレクトロンは
ソースからドレインに流れ始める。シリコン表面から１
０ｎｍ以内の表面に近いチャンネル中のエレクトロンは
ドレイン・ソース間のポテンシャルにより水平方向に加
速する。エレクトロンは水平方向の電界からエネルギー
とモーメンタムを得てドレイン端２０６付近で最高エネ
ルギーに達する。ほんの一部のエレクトロンはトンネル
絶縁膜（２２０）のバリアの高さより高いエネルギーを
得る。エレクトロンのエネルギーが絶縁膜のバリアの高
さを超える時、エレクトロンのモーメンタムがエネルギ
ーのロス無く音響フォノンの散乱により上方向に変わり
フローティングゲートに向かって行くとエレクトロンが
絶縁膜２２０の中に注入されて、フローティングゲート
ポリシリコン２４０に至達する可能性が生ずる。チャン
ネルからポリシリコンへの注入の可能性は、ＩＥ−６か
らＩＥ−９の間のレベルのものである事が観察されてい
る。フローティングゲートへのチャンネルホットエレク
トロンエミッションは、どんなにチャンネル長やジャン
クションの深さが小さくても、もしＶｄ−Ｖｓが２．５
Ｖ以下なら、ほとんど無い事がこのモデルで提案されて
いる。

【０００５】

【従来技術の問題点】チャンネルエレクトロンのフロー
ティングゲートへの注入率は、小さ過ぎて色いろな面で
問題を生じる。ＥＰＲＯＭとＥＥＰＲＯＭメモリー動作
に対するチャンネルホットエレクトロン注入の問題点
は：

【０００６】エレクトロンがフォノン散乱により上方向
に方向転換している可能性は、ホットエレクトロンはほ
とんどがドレイン電圧加速によって作らなければならな
い為、２．５Ｖ−３Ｖと云う論理上の必要量よりドレイ
ン電圧をずっと高くしなければならない事（たとえば５
Ｖ以上）。

【０００７】コントロール電圧が高くなければならない
事（カップリングレシオの０．６〜０．５に対し９−１
０Ｖ）。それは注入されたエレクトロンがフローティン
グゲートポリシリコンに達する為には（フローティング
ゲート電圧はドレイン電圧を越える必要がある）電界の
助けが要るからである。フローティングゲート電圧がド
レイン電圧より低い時絶縁膜に注入されたエレクトロン
は、チャンネルに押し戻される。

【０００８】エレクトロンをフローティングゲートに貯
めるプログラム時間が長い。読み出し時間がナノ秒単位
であるのに比べ、エレクトロンの注入効率がＩＥ−６以
下である為普通マイクロ秒の単位である。

【０００９】注入電流が小さ過ぎる為，注入電流コント
ロールを、ドレイン電圧とコントロールゲート電圧の両
方に頼る為にエレクトロンの蓄積レベルを１度のプログ
ラムサイクルでコントロールするのは難しい。

【００１０】メモリーアレイでコントロールゲートをデ
コードする高電圧デバイスが必要な事。コントロールゲ
ートの電圧が高ければ高い程厚いゲート絶縁膜と長いチ
ャンネル長が必要である。これが集積度にペナルティと
なりスケーリング技術に障壁となる。

【００１１】高いドレイン電圧のため、必要以上の高エ
ネルギーのホットエレクトロンが使われオキサイドクリ
スタルラチスをダメージし、トラップを造るので絶縁膜
が早く疲幣し耐性が悪くなる。

【００１２】低い注入効率のためドレインとコントロー
ルゲートに於いて高電圧が必要な為消費電力とドレイン
電流が高い。

【００１３】電気的消去可能なプログラマブルリードオ
ンリーメモリー（ＥＥＰＲＯＭ）に於いてはフローティ
ングゲートに貯められたエレクトロンはトランジスター
ターミナルに適切な電圧を加える事により除かれる。Ｅ
ＥＰＲＯＭのフローティングゲートからエレクトロンを
除去する消去の方法は２つある。１つは、ダブルポリシ
リコンＥＥＰＲＯＭセルを使ってエレクトロンをフロー
ティングゲートから下方のシリコンに（つまりソース，
ドレイン拡散または基板）除去する方法である。もう１
つは、トリプルポリシリコンＥＥＰＲＯＭセルを使って
エレクトロンをフローティングゲートから別の第３のゲ
ートへ除去する方法である。

【００１４】ダブルポリシリコンセルの方法は、サマチ
ュサ（Ｇ．Ｓａｍｅｃｈｕｓａｅｔａｌ．１９８７
ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＣｉｒｃ
ｕｉｔｓ，Ｖｏｌ．ＳＣ−２２，Ｎｏ．５，Ｐ．６７
６，″０／２ＦｌａｓｈＥＥＰＲＯＭｕｓｉｎｇ
ｄｏｕｂｌｅｐｏｌｙｓｉｌｉｃｏｎｔｅｃｈｎｏ
ｌｏｇｙ″）によって述べられている。このダブルポリ
シリコンセルの変形はクメ（，Ｈ．Ｋｕｍｅｅｔａ
ｌ．″Ｆｌａｓｈ−ＥｒａｓｅＥＥＰＲＯＭｃｅｌ
ｌｗｉｔｈａｎＡｓｙｍｍｅｔｒｉｃＳｏｕｒ
ｃｅａｎｄＤｒａｉｎＳｔｒｕｃｔｕｒｅ，″Ｔ
ｅｃｈｎｉｃａｌＤｉｇｅｓｔｏｆｔｈｅＩＥ
ＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
ＤｅｖｉｃｅＭｅｅｔｉｎｇ，Ｄｅｃｅｍｂｅｒ
１９８７，Ｐ．５６０）とキネット（Ｖ．Ｎ．Ｋｙｎｅ
ｔｔｅｔａｌ．″ＡｎＩｎ−ｓｙｓｔｅｍＲｅ
ｐｒｏｇｒａｍｍａｂｌｅ２５６ＫＣＭＯＳＦｌ
ａｓｈＭｅｍｏｒｙ″，ＤｉｇｅｓｔｏｆＴｅｃｈ
ｎｉｃａｌｐａｐｅｒｓ，ＩＥＥＥＩｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉ
ｔｓＣｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ１９８
８，Ｐ．１３２）によって述べられている。

【００１５】クメによる一般的なダブルポリシリコンス
タックゲートＥＥＰＲＯＭセルは、図３Ａに示される
ようにエレクトロンをフローティングゲートから下方の
シリコンに除く。ダブルポリシリコンＥＥＰＲＯＭトラ
ンジスター３００ａに於ける消去は、フローティングゲ
ート３４０とソース拡散ジャンクション３０４の間でト
ンネルオキサイドの電界がＦ−Ｎトンネリングのクリテ
ィカル電界〜１０ＭＶ／ｃｍを越えるとトンネルオキサ
イド３２０を通して達成される。普通の消去の電圧であ
るとトンネルオキサイドが１０ｎｍ、拡散ジャンクショ
ンが１２Ｖ、コントロールゲートがφＶでドレイン電圧
はフロートしている。この方法は、ソースジャンクショ
ンに高電圧が必要なので、ジャンクションはアバランチ
ブレークダウンになり易い。このブレークダウンから守
る為にソースジャンクションは、ドレインジャンクショ
ンより深くしてある。（ドレインジャンクションは浅く
しておかなければならない。ホットチャンネルエレクト
ロンの為にドレイン端の高電界を作る為である。）この
スタックゲートセルは、図１ＡのＥＥＰＲＯＭセル１０
０ａのバリエーションであるが、非対称の深いソースジ
ャンクションを持っている。

【００１６】ダブルポリスプリットゲートトランジス
ター１００ｂは、ジャンクションが片方だけしか無いの
で、非対称の拡散の書き換え回数の多いアプリケーショ
ンには使えない事が記録されている。

【００１７】トリプルポリシリコントランジスターはこ
の問題を解決する。エレクトロンがジャンクションでは
なく第３のポリシリコンを通うして除かれるからであ
る。又トリプルポリシリコンＥＥＰＲＯＭセルはスケー
ルダウンメモリー技術用の深いジャンクションの問題を
解決する。トリプルポリシリコンデバイスは、キューペ
ック（Ｊ．Ｋｕｐｅｃｅｔａｌ．１９８０ＩＥＤ
ＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，Ｐ．６０２″Ｔ
ｒｉｐｌｅＬｅｖｅｌＰｏｌｙｓｉｌｉｃｏｎＥ
ＥＰＲＯＭｗｉｔｈＳｉｎｇｌｅＴｒａｎｓｉｓ
ｔｏｒｐｅｒＢｉｔ″）によって説明されている。こ
のキューペックデバイスの改良がマスオカ（Ｆ．Ｍａｓ
ｕｏｋａ，Ｈ．ＩｉｚｕｋａＵＳＰａｔＮｏ．４，
５３１，２０３ＩｓｓｕｅｄＪｕｌｙ２３，１９
８５）によって提案されている。同じセルのバリエーシ
ョンがクオ（Ｃ．Ｋ．ＫｕｏａｎｄＳ．Ｃ．Ｔｓａ
ｎＵＳＰａｔ．Ｎｏ．４，５６１，００４ｉｓｓｕ
ｅｄＤｅｃ２４，１９８５）とウー（Ａ．Ｔ．Ｗｕ
ｅｔａｌ，１９８６ＩＥＤＭＴｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ，Ｐ．５８４″ＱＮｏｖｅｌＨｉｇｈ
−ｓｐｅｅｄ，５−ＶＰｒｏｇｒａｍｍｉｎｇＥＰＲ
ＯＭｓｔｒｕｃｔｕｒｅｗｉｔｈｓｏｕｒｃｅ−
ｓｉｄｅｉｎｊｅｃｔｉｏｎ″）とハラリ（Ｅ．Ｈａ
ｒａｒｉＵＳＰａｔ，Ｎｏ．５，１９８，３８０ｉｓ
ｓｕｅｄＭａｒ３０，１９９３）によって述べられて
いる。

【００１８】これら全てのトリプルポリシリコンメモリ
ーセルは、ポリシリコンレベルの１つを消去ゲートとし
て使っている。消去ゲートは、フローティングゲートの
近くにあり、薄いトンネルダイエレクトリックによって
絶縁されている。トランジスターの全てのエレメントに
適切な電圧がかかると、フローティングゲートから消去
ゲートに電荷が除去される。色々なトリプルポリシリコ
ンＥＥＰＲＯＭセルの中のキューペックによる第３ポリ
シリコンを消去用に使ったＥＥＰＲＯＭトランジスター
３００ｂを図３Ｂに示す。

【００１９】トランジスター３００ｂでは、フローティ
ングゲート３４０に貯められたエレクトロンはフローテ
ィングゲート側壁から第３ポリシリコン３５０へと除去
される。消去中に各々のノードにかかる電圧の一般的な
例としては，２０ｎｍＯＮＯ３２５の為のトリプル消
去ポリシリコン上に１２−１５Ｖが、コントロールゲー
トの第２ポリシリコン３４５上と拡散ジャンクション３
０４と３０６にＯＶがかけられる。プログラム中のドレ
イン上の電圧は約５Ｖと低いので，トリプルポリシリコ
ンＥＥＰＲＯＭトランジスターでは、ジャンクションで
のアバランチブレークダウンやジャンクションリークの
問題が存在しない。しかし、トリプルポリシリコントラ
ンジスターにも問題はある。問題は次の通りである：

【００２０】余分な消去用のポリシリコンのデボジショ
ンが要る事と、トンネル消去用にダイイレクトリックレ
ヤー（絶縁層）が要る為余分な工程がトリプルポリシリ
コン形成に必要な事である。これは、工程を複雑にする
のみではなくメモリーセルの集積度にも影響する。

【００２１】消去用の高電圧をつくる為の余分なサーキ
ットが必要である。余分なサーキットが集積度に悪影響
を与えるのを極力押さえる為に、消去のブロックサイズ
を比較的大きなものしなければならない。大きなブロッ
クサイズの消去は、不必要なプログラムと消去サイクル
を増やす為メモリーアレイの全体的な寿命を縮める。

【００２２】

【発明が解決しようとする課題】本発明は電気的プログ
ラマブルリードオンリーメモリー（ＥＰＲＯＭ）と電気
的消去可能なプログラマブルリードオンリーメモリー
（ＥＥＰＲＯＭ）においてに、特にデバイス構造を改
良，動作技術を効率的にすることにより不揮発性メモリ
ーの応用を広くするものである。

【００２３】電気的にプログラマブルリードオンリーメ
モリー（ＥＥＰＲＯＭ）はフローティングゲートコンダ
クティブ（導電的）ゲート（コネクトしていない）をフ
ィールドイフェクト（電界効果）トランジスター構造に
使用し、それをソースとドレイン領域間の半導体基板上
のチャンネルの上に絶縁して配置する。コントロールゲ
ートはフローティングゲート上にやはり絶縁して提供さ
れる。メモリーの状態はフローティングゲート上に保た
れる電荷の量によって決まり、それがトランジスターの
しきい値をコントロールする。チャンネルホットエレク
トロン（ＣＨＥ）に於ける電荷の蓄積のメカニズムを次
に説明する。

【００２４】フローティングゲート上にあるコントロー
ルゲートに電圧がかけられた時，コントロールゲートか
らのフローティングゲートへキャパシティブカプリング
によりフローティングゲートのポーテンシャルが増加す
る。一旦フローティングゲート電圧がしきい電圧を越え
ると、エレクトロンはソースからドレインへ流れ始め
る。水平の電界が、ドレイン−ソース間のポーテンシャ
ルの差によりチャンネル中のエレクトロンの水平な動き
を加速する。エレクトロンはフィールドからエネルギー
とモーメンタムを得てドレイン端で最高エネルギーに達
する。エレクトロンのエネルギーが絶縁バリアの高さを
超える時、エレクトロンが絶縁膜に注入され，もしエレ
クトロンのモーメンタム（モーション）がフローティン
グゲートの方向ならばフローティングゲートポリシリコ
ンに到達する可能性がある。しかし、この可能性は大変
小さい為、低効率で長いプログラム時間が必要になる。
一旦エレクトロンが注入されフローティングゲートに蓄
積されると、メモリーのしきい値電圧が増加する。

【００２５】メモリートランジスターの状態は、ソース
とドレインとコントロールゲート上に電圧をかける事に
より読み取りがなされ、これは普通のＭＯＳＦＥＴトラ
ンジスターの動作と同じである。ソースとドレイン間の
電流の流れる量は、しきい電圧によって影響される。つ
まり蓄積されたエレクトロンの量によってきまる。フロ
ーティングゲートに蓄積されたエレクトロンが多ければ
多い程、しきい電圧が高くなり電流が低くなる。メモリ
ー状態は電流レベルによって決まる。一般的に何百万分
の一と云うチャンネルエレクトロンの小さな量がフロー
ティングゲートに注入される為フローティングゲートに
エレクトロンを注入するプログラミング時間は、同じメ
モリートランジスターの読み取り時間に比較すると大変
遅いものである。それゆえプログラム時間を少しでも改
良する為に高いドレインとコントロールゲート電圧が、
ＥＰＲＯＭとフラッシュＥＥＰＲＯＭで使われる。この
高電圧の必要性がメモリーアレイのスケールダウンにと
って、大きな障害となっている。

【００２６】本発明の主目的は、新しいメモリーセルの
デザインと構造を提供しエレクトロン注入効率を著しく
改良する事である。

【００２７】本発明の他の目的は、新しいメモリーセル
のデザインと構造を提供し、信頼性のあるプログラミン
グと消去を同一のドレインジャンクションから行う事を
可能にする事である。

【００２８】本発明の他の目的は、エレクトロン注入に
必要なドレインとコントロールゲートの電圧を減らし、
将来のメモリーセルのスケーリングと高集積を可能にす
ると共に、メモリーセルの信頼性を上げ耐性（書き込
み，消去回数）を良くする事である。

【００２９】本発明の他の目的は、ターゲットレベルの
エレクトロン蓄積を早いプログラミング時間で可能にし
て、それによってエレクトロン注入のコントローラビリ
ティと組み合わせシングルメモリートランジスターのマ
ルチレベル／マルチビットのアプリケーションをもっと
効果的に得る事である。

【００３０】本発明の他の目的は、シングルポリシリコ
ンセル内のＥＰＲＯＭ機能にプログラム読み出しの新し
い構造と動作技術を提供する事を特徴とする。

【００３１】本発明の他の目的は、フローティングゲー
トからコントロールゲートへのトンネリング消去の為の
動作技術を従来技術によるトリプル（３重）ポリシリコ
ンＥＥＰＲＯＭの代わりに、ダブル（２重）ポリシリコ
ンＥＥＰＲＯＭセルで可能とする新しい構造を提供す
る。

【００３２】本発明の他の目的は、新しい構造を持った
スプリットゲートセルの不揮発性ＲＡＭの機能の特徴を
提供し，ワードライン（コントロールゲート）が選択さ
れたとき，‘φ’（プログラム）が１，（消去）を書く
動作技術を提供する事である。

【００３３】本発明の他の目的は、ＥＰＲＯＭやフラッ
シュＥＥＰＲＯＭや不揮発性メモリーアプリケーション
用のもっと簡単でコントロール性のある製造工程を提供
する事である。

【００３４】

【発明のまとめ】そして、これらの本発明によって達成
される色々な特徴は単一で使われても，組み合わせても
良い。主な特徴を以下に簡単にまとめる：

【００３５】従来技術によるチャンネルホットエレクト
ロン注入タイプのＥＰＲＯＭとＥＥＰＲＯＭの問題はこ
れ迄、水平だったチャンネル構造にフローティングゲー
トの下に垂直なチャンネル／ドレイン部を加えた段差チ
ャンネル／ドレイン構造を提供する事により解決出来
る。これにより、チャンネルからフローティングゲート
へのエレクトロン注入の効率性は著しく向上する。水平
チャンネルで加速されたエレクトロンが直接進行方向の
フローティングゲートの垂直部分に突入するからであ
る。これと反対に、従来の技術はフォトンによるエレク
トロンの散乱とフローティングゲートへの９０度の上方
向への方向転換と云う非直接的方法に頼っていた。段差
による垂直注入の特徴は高注入効率、プログラミング時
間を短縮しマルチレベルのストーレージを容易にし、コ
ントロール性を向上し動作を低電圧で動作する事を可能
にし信頼性と全工程の簡易化を達成する。

【００３６】ドレインオーバーラップ領域を水平チャン
ネルの長さより少し長めに調整するだけで段差チャンネ
ル／ドレイン構造の本発明の第１の特徴を使って、従来
技術のダブルポリシリコンの代わりに５Ｖの低電圧プロ
グラム可能なシングルポリシリコンＥＰＲＯＭセルが達
成される。その構造と生産工程の簡素さと低電圧動作の
ためロジック或いはＤＲＡＭのプロセスを使いそのチッ
プ上にＥＰＲＯＭをインテグレーションすると云ったア
プリケーションに使われうる，又ＤＲＡＭチップ上の冗
長パーソナライゼーション用のアルミ線，ポリシリコン
フユーズを置き換えることが出来る。

【００３７】段差チャンネル／ドレインのあるダブルポ
リシリコンＥＥＰＲＯＭトランジスターに於いて消去と
プログラム動作が同一のジャンクションを使い信頼性を
持つて行えると云う新しい特徴を達成出来る。注入効率
に大きな悪影響を与えずにフローティングゲートから拡
散へとＦ−Ｎトンネリングを起こすのに必要な高電圧に
耐えるように、Ｎ−ドレインの長さをより長くし，ジャ
ンクションの深さをより深くし、量（ドース）を軽くし
たり調整する。従来技術のＥＥＰＲＯＭはトンネリング
から拡散への信頼性の高い消去動作は、深いソース側の
ジャンクションでのみ行う事が出来たが、プログラミン
グに使われる浅いドレインジャンクションでは出来なか
った。従来型のスプリットゲートセルでは、フローティ
ングゲートは一方にジャンクションがあるだけでなの
で、同じサイドでの消去とプログラムはできない。しか
し，スプリットゲート構造もスタックゲート構造でもこ
の新しい特徴を使うことにより同一のジャンクションを
使いＥＥＰＲＯＭトランジスター可能にする。段差チャ
ンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯ
Ｍトランジスターに於けるフローティングゲートからコ
ントロールゲートへのトンネリングによる消去動作の他
の新しい特徴も、Ｎ−ドレイン拡散上のオーバラツプ
（重複）したフローティングゲートの長さを調整する事
によって可能になる。

【００３８】従来技術では、フローティングゲートから
他のポリシリコンへのトンネリングによるエレクトロン
の除去は、ＥＥＰＲＯＭトランジスターではトリプルポ
リシリコン構造が必要だった。この新しいダブルポリシ
リコンＥＥＰＲＯＭトランジスターの特徴は、浅いドレ
インジャンクション（フローティングゲートから拡散へ
の）、工程の複雑さをシンプルにし（ダブルポリシリコ
ン対トリプルポリシリコン）、ワードライン（コントロ
ールライン）レベルのような小さなブロックサイズの消
去を可能にし、不必要なプログラム／消去サイクルが減
らされる事による長寿命性等を提供する事である。従来
技術のＥＥＰＲＯＭでは出来なかったことであるが，段
差チャンネル／ドレイン構造のあるスプリットゲートダ
ブルポリシリコントランジスターを使った不揮発性ＲＡ
Ｍ動作は、低電圧プログラミングとポリからポリへのト
ンネル消去の動作特徴を組み合わせて可能にされる。ラ
ンダムアクセスメモリーの定義は選択されたコントロー
ルゲートに対して同時に違った場所にある（異なるビツ
ト）トランジスターに″０″（プログラム）と″１″
（消去）書き込める事である。最適化されたデザインと
ドレインとソース上の電圧の課し方で，段差チャンネル
／ドレイン構造のあるスプリットゲートダブルポリシリ
コントランジスターはこのＲＡＭ機能を達成出来る。こ
の注入段差チャンネルのあるダブルポリシリコンスプリ
ットゲートトランジスターは、不揮発性である上しかも
ＲＡＭのように動作するので、ずっと広いアプリケーシ
ョンにつかえる。又、ビット毎のプログラムと消去が可
能な為プログラム／消去時間を短くすると共にプログラ
ム／消去への耐性が延びる。

【００３９】水平チャンネルと垂直チャンネル（しかし
Ｎ−ドレイン領域の無い）があるトリプルポリシリコン
ＥＥＰＲＯＭトランジスターを提供する。これは段差チ
ャンネル／ドレインのあるダブルポリシリコンＥＥＰＲ
ＯＭトランジスターのバリエーションであり、エレクト
ロンの直進走方向がフローティングゲートに垂直である
為高注入効率があると云う同じ概念を使っている。

【００４０】本発明の主目的は、段差チャンネルデバイ
ス構造が生産可能な事をデモンストレートする事であ
る。まず、段差にセルフアラインしたＮ−ドレインを持
つ段差チャンネルを形成する簡単な方法を示す。その中
でフローティングポリシリコンゲートは段差チャンネル
をセルフアラインでない工程でおおう。段差を作るこの
簡単な方法を使いＥＲＰＲＯＭ／ＥＥＰＲＯＭに於ける
スタックとスプリットゲートトランジスターを形成する
基本的な工程が示されている。

【００４１】スプリットゲートトランジスターの別の形
成方法も提供されている。その中でフローティングゲー
ト下のチャンネルと段差の長さは正確に形成出来、スペ
ーサー技術をフルに使って誤差はほとんど無視できる。

【発明動作の説明】

【００４２】ドレイン端に段差注入チャンネルのある
ＥＥＰＲＯＭＮチャンネルトランジスター図４Ａと図４
Ｂは本発明の第１請求項の段差注入チャンネルトランジ
スターの断面図である。図４Ａのトランジスター４００
ａはＰタイプのシリコン基板４０１（Ｐ＋を添加した半
導体基板上のｐタイプのエピタキシャル層でも良い）、
Ｎ＋ソース拡散４０４、４１０の水平チャンネル部、ド
レイン拡散４０６、水平チャンネルと段差チャンネルの
両方を均一におおうフローティングゲート４４０，コン
トロールゲート４４５を持っている。フローティングゲ
ートは半導体基板表面より熱生成されたダイオキサイド
である誘電層４２０により誘電的に分離されている。コ
ントロールゲート４４５はフローティングゲート４４０
に誘電膜４３０を通じキャパシティブリーにカップル
（容量結合）されており，その誘電膜は熱生成のシリコ
ンダイオキサイドかシリコンダイオキサイドとシリコン
ナイトライドのコンビネーション層のどちらでも良い。
ｐタイプ４０１は一般的に約１Ｅ１６ｃｍ^−３から５Ｅ
１７ｃｍ^−３の間で添加される。ダイエレクトリック膜
４２０は一般に５から１０ナノメートルの厚さで、フロ
ーティングゲート４４０は、普通ポリシリコンの厚いＮ
＋添加膜で厚さは１００ｎｍでも３００ｎｍでも良い。
コントロールゲート４４５は厚いＮ＋添加膜の付いたポ
リシリコンシリサイドの様な低抵抗の配線材料か他のリ
フラクトリー（不反応）材料又はメタルでも良い。パシ
ベーションは層９００で示され既知のシリコンオキサイ
ド、シリコンナイトライド、シリコンオキシナイトライ
ドかその組み合わせの様なもので作れる。Ｎ＋ソース拡
散４０４はヒ素、リン、アンチモン、イオン注入で作ら
れる。段差形成前にボロンヘイロー（ポケット）を浅く
注入してコーナ４１５の電界を増し注入効率を高め手も
良いＮチャンネルドレイン４０２は同じイオン不純物材
料が使われるが，段差チャンネル端４１３に段差が形成
された直後でオキサイドレイヤーの作られるまえにセル
フアラインで注入される。

【００４３】図４Ｃに示されるように半導体基板のオリ
ジナル表面の水平面から計られた段差の角度はの際にそ
んなにクリティカルではなく垂直のふかさにして２０ｎ
ｍ以上のある限り高注入条件を満たす。この角度が小さ
過ぎると段差チャンネル部の長さが長くなり過ぎ、集積
度が悪くなる。其れ故段差角度が３０度以上が良い。こ
の段差４１３の深さは少なくとも２０ｎｍかそれ以上で
ある。段差４１３の目的はフローティングゲート４４０
にホットエレクトロンを効率的に注入する事である。

【００４４】コントロールゲート４４５に適切な電圧を
加えると容量結合（キャパシティブリーカップルド）に
よりフローティングゲートのポーテンシャルは上がりエ
レクトロン層がチャンネル部４１０に形成される。その
エレクトロンは，その後ＭＯＳＦＥＴトランジスターで
見られるようにドレイン拡散４０６が正電圧をかけられ
たとき，その水平ドレイン電界により加速される。エレ
クトロンはシリコン表面の水平チャンネル部４１０のイ
ンバージョンレイヤー内（普通１０ｎｍ程度）を流れ
る。もしＮ−ドレインがチャンネル４１５の角（かど）
を適度の添加濃度で（普通ｃｍ^−３に付ＩＥ１８以下で
あるが）であると，最高の電界がサイドチャンネル４１
３にそって角４１５近辺に作られる事が出来エレクトロ
ンがそこで最高スピードに達し、エレクトロンの進行が
まだ水平に近いのでこれが注入点になる。従来のＣＨＥ
ＥＰＲＯＭではチャンネルで加速されたエレクトロン
はフォノン散乱後，フローティングゲート方向へ９０度
上方転換されたうちでもエネルギーが３ｅＶ以上のもの
がフローティングゲートへ注入されると云う非直接的な
方法に頼っていた。フローティングゲートへのエレクト
ロンの注入の段差構造において，トランスポートで得ら
れたエレクトロンのチャンネルエネルギーがバリアの高
さ（シリコンダイオキサイドなら３ｅＶ）より高いもの
は全て，フローティングゲートポーテンシャルが角４１
５のポーテンシャルより高いと，フローティングゲート
に真っ直ぐフォノン散乱の必要なく注入される。又コン
トロールゲートからの容量結合によるフローティングゲ
ートポーテンシャルは，トンネルオキサイドのバリアの
高さをショトキー効果で下げる一方，水平方向の電界を
増しチャンネルエレクトロンを加速する。このようにし
て、本発明の段差構造の構成はチャンネルからフローテ
ィングゲートへのエレクトロンの注入効率を著しく向上
する。

【００４５】フローティングゲート電圧がエレクトロン
蓄積の為に下がり，しきい電圧より下がるとチャンネル
エレクトロンは消え電流は流れない。読み取りモードの
際パワーノイズによる電圧サージの為フローティングゲ
ートへエレクトロンの注入が起こるのを防ぐ為にドレイ
ンとソースを切り替えるのが好ましい；つまり段差側を
ソースにし、もう一方の端をドレインにする。

【００４６】チャンネルホットエレクトロンプログラム
で段差ドレイン／チャンネルＥＰＲＯＭトランジスター
を使い低電圧で高い注入効率を得る為の条件を次にまと
める：構造条件：（１）段差の深さは２０ｎｍ以上で水平チャンネル面か
らの角度は３０度以上が好ましい。（２）ドレインジャンクション端はチャンネルの角にと
どくのが好ましいがｐタイプ段差チャンネルでも高い注
入効率を達成する。

【００４７】選択随意条件：（１）段差チャンネル角の注入点のポーテンシャル（ソ
ースジャンクションに比べ）は２．５〜３．０Ｖ以上で
ある。（２）フローティングゲートのポーテンシャルは注入点
角のポーテンシャルより少なくとも大きい事。

【００４８】従来のＥＰＲＯＭに比べ本発明のＥＰＲＯ
Ｍ構造は従来のＥＰＲＯＭセルの低注入効率で必要とさ
れた５Ｖよりずっと低い３Ｖ程のドレイン電圧によって
得られ，ホットエレクトロンのフローティングゲートへ
の注入効率が高い事を特徴とする。それで従来の発明に
よるＥＰＲＯＭセルに必要とされるコントロールゲート
電圧も相対的に大幅に減らされ得る。低電圧での高注入
は″従来技術の説明″のセクションで説明された多くの
問題点を解決出来る。

【００４９】本発明のドレイン電圧は，ホットエレクト
ロンエミッションが高い注入効率で既に達成される為，
理論限界の２．５−３．０Ｖ程に下げる事が出来、従来
発明によるＥＰＲＯＭに必要とされる電圧のほぼ半分に
近いものである。

【００５０】本発明のコントロール電圧もドレイン電圧
の削減と相対的に減らすことが出来る。

【００５１】本発明の高い注入効率の為ターゲットレベ
ルの注入エレクトロンをフローティングゲートに貯める
プログラム時間が減る。グゲートに貯めるプログラム時
間が減る。

【００５２】フローティングゲート上のマルチレベルス
トーレージがコントロールゲート電圧によって決められ
たターゲットレベルを達成するプログラム時間が短い為
に簡単になる。

【００５３】従来発明のＥＥＰＲＯＭセルに於けるホッ
トエレクトロンを書き込む為の電界が高くなくて済む
為、本発明によるとメモリーセルの信頼性と耐性が良く
なる。

【００５４】コントロールゲート用の電圧の高さが低く
なる為支援回路オキサイドの厚さとチャンネル長が大き
く減らされる。

【００５５】高注入効率と低電圧動作の為プログラミン
グ中の電力消費が著しく減り，ポータブルオペレーショ
ンに大変魅力的である。

【００５６】

【実施例】

【実施例：シングルポリシリコン段差チャンネルドレ
インＥＰＲＯＭトランジスターとその動作】本発明の目
的である段差注入チャンネル／ドレインを使い従来技術
より低電圧プログラマビリティーを達成したシングルポ
リシリコンｎ−チャンネルＥＰＲＯＭセルを可能にし
た。

【００５７】５Ｖ以下の低電圧動作は高圧デバイス用の
厚い絶縁膜とドレインエンジニアリングプロセスが必要
ないので魅力的である。図５Ａ，５Ｂと５Ｃは本発明に
よる第２の特徴であるシングルポリシリコンのチャンネ
ルＥＰＲＯＭトランジスターの断面図である。このトラ
ンジスターはトランジスター４００ａを改造したもので
第２のポリシリコンが除かれドレインＬｎ領域に重複す
るゲートのサイズが調整される。トランジスター５００
ａはｐタイプの基板５０１、Ｎ＋ソース拡散５０４、水
平チャンネル部５１０、段差５１３（ボロンヘイローを
入れても良い）、Ｎドレイン拡散５０２、Ｎ＋ドレイン
５０６、（水平及び段差チャンネルを均一におおう）フ
ローティングゲート５４０より成る。フローティングゲ
ート５４０は半導体基板表面より熱生成によって作られ
た誘電的な絶縁膜５２０によって誘電的に分離されてい
る。パシベーション層９００は第１の特徴で説明されて
いるものと同じである。良くなった（エンハンストされ
た）デバイスには普通ｐタイプ５０１がＩＥ１６ｃｍ
^−３から５Ｅ１７ｃｍ^−３の間で添加されている。
誘電膜５２０は普通５−１０ｎｍ厚でフローティングゲ
ート５４０は普通ポリシリコンの厚いＮ＋膜が添加され
厚さは１００ｎｍから４００ｎｍの間である。Ｎ＋ソー
ス拡散５０４はヒ素、リン、アンチモンのイオン注入で
作られる。Ｎチャネルドレイン５０２は同じ注入材料で
作られるがオキサイド層５２０生成前で段差作りの直後
に段差チャンネル端５１３にセルフアラインさせる。フ
ローティングゲート部の下の５０２の濃度はＩＥ１７〜
５Ｅ１９ｃｍ^−３の間で５Ｅ２０ｃｍ^−３以上の拡散ジ
ャンクション５０４と５０６の濃度より少し低めであ
る。段差の角度は水平面から測って３０度以上が好まし
い。段差５１３の深さは３０ｎｍ以上である。

【００５８】段差５１３の目的は段差チャンネル５１５
の角でフローティングゲート６０４により効率よくホッ
トエレクトロンを注入する事である。

【００５９】フローティングゲートへのエレクトロン注
入の条件は、前記の第１の特徴のセクション″ドレイン
端に段差チャンネルのあるＥＰＲＯＭＮ−チャンネル
トランジスター″で説明したのと同じである：（１）注入点５１５のポーテンシャルが２．５Ｖ〜３．
０Ｖより高い事。（２）フローティングゲートポーテンシャル２．５Ｖ〜
３．０Ｖが注入点の電圧より高い事。

【００６０】第１の条件（１）は３Ｖ以上のドレイン電
圧を加える事により簡単に達成出来る。第２の条件
（２）のフローティングゲートポーテンシャルが２．５
Ｖ〜３．０Ｖ以上でなければならない事は２つの方法で
得られる。

【００６１】第１の方法はＬｎ（５０２）の長さを水平
チャンネル部の長さ（５１０）より少し長くする。それ
によりドレインからフローティングゲートへのカップリ
ングキャパシタンスが増える。この場合５Ｖがドレイン
５０６に加えられた時フローティングゲート電圧が２．
５〜３．０Ｖになる。注入点のポーテンシャルが約３Ｖ
にとどまるようにジャンクション端５０２を注入点５１
５から段差底の角へとオフセットする事も良い。第２の
方法は図５Ａで示されるようにフローティングゲート５
４０と同じポリシリコンで電気的にお互いに接続したキ
ャパシター５４１のゲートとＥＰＲＯＭトランジスター
の外側のカップリングキャパシタンス５００ｂを作る事
である。カップリングキャパシタンスの部分は０．６ａ
カップリングレシオを得る為にＥＰＲＯＭトランジスタ
ーゲート領域より少し大きくデザインされている。この
ように５Ｖがキャパシタージャンクション５５６の拡散
に加えられた時にフローティングゲートポーテンシャル
はキャパシターを通して結合され約３Ｖになる。一旦条
件（１）と（２）が満たすとチャンネルホットエレクト
ロンは効率よく直接に（フォノン散乱を必要とせずに）
フローティングゲートに注入される。

【００６２】第２の方法は外のキャパシターがダブルポ
リシリコンＥＥＰＲＯＭメモリーセルのコントロールゲ
ートと同じ機能をする。第１の方法ではトランジスター
はストーレージの役割を果たすが選択の機能がない。そ
の為ＥＥＰＲＯＭメモリーセルとしてこのデバイスを使
用する為には図５Ａに示されているように従来のｎ−チ
ャンネルＦＥＴデバイス５００ｃがこのシングルＥＰＲ
ＯＭトランジスター５００ａに直列に加えらる。この従
来のＦＥＴトランジスター５００ｃのゲートはストーレ
ージトランジスター５００ａの情報をアクセスする為の
選択機能（コントロールゲート）を提供する。この方法
ではストーレージＥＰＲＯＭトランジスターは普通‘オ
ン’になっている。（５Ｅ１６／ｃｍ^３〜５Ｅ１７／ｃ
ｍ^３の間の濃度でヒ素かリンをチャンネル領域５１０に
使ったデプリーションデバイス）注入したエレクトロン
を貯めた後しきい電圧は増加され‘オフ’の状態を得ら
れる。

【００６３】本発明の主目的の段差注入チャンネル／ド
レインを使い，シングルポリシリコンｎ−チャンネルＥ
ＰＲＯＭセルは、５Ｖ程度の低電圧プログラミングを提
供する。このシングルポリＥＰＲＯＭから得られる利点
は、（ｉ）ダブルポリシリコンの必然性が除去される事
（ｉｉ）高電圧デバイスが要らない事（ｉｉｉ）工程
簡易化によるダブルポリシリコンと高電圧デバイスの除
去によりロジック或いはＤＲＡＭとＥＰＲＯＭコンバタ
ビリティーが出来る事（ｉｖ）ＥＰＲＯＭをロジックチ
ップ上にインテグレーションする広域のアプリケーショ
ンが生まれること，ＤＲＡＭチップのフユーズを置き換
えリダンダンシーパーソナナライゼーションに使えるこ
とである。

【００６４】

【実施例：段差チャンネルドレインのあ
るダブルポリシリコンＥＥＰＲＯＭに於けるフローティ
ングゲートから拡散へのトンネリングによる電気消去】
ダブルポリシリコンＥＥＰＲＯＭに於いては消去はフロ
ーティングゲートから拡散へのエレクトロントンネリン
グによりなされ、本発明の第３の特徴は同じ段差ドレイ
ン−拡散での消去とプログラムが可能になることであ
る。

【００６５】図４Ａのトランジスター４００ａは図３Ａ
のダブルポリシリコンＥＥＰＲＯＭトランジスター３０
０ａを改造したものであり、ドレインジャンクションが
段差チャンネル／ドレインによって置き換えられ，ソー
スジャンクション４０４の深さが減っている。ソースジ
ャンクションの深さが減らせるのは、消去がソース側で
なく段差チャンネル／ドレインの側壁でなされるからで
ある。この段差ジャンクションはすでに軽く添加された
ｎ−ジャンクションを持っており，ブレークダウン迄１
０−１２Ｖは耐えられるようにデザインされている。ト
ランジスター４００ｂ（図４Ｂ）はＥＥＰＲＯＭのスプ
リットゲートのものであり、拡散へトンネル消去を行
う。従来発明では出来なかったことである。従来発明で
は拡散へのトンネル消去は消去とプログラムが同じジャ
ンクションでなされ無ければならない，それは相反する
性格のものであったため不可能だった。二つともトラン
ジスター４００ａと４００ｂはＰ型半導体基板４０１，
Ｎ＋ソース拡散４０４、導電性がフローティングゲート
４４０でコントロールされている水平な４１０のチャン
ネル領域、コントロールゲート４４５、段差４１３、Ｎ
−ドレイン拡散４０４、Ｎ＋ドレイン拡散、水平なチャ
ンネルと段差チャンネルの両方を覆うフローティングゲ
ート４４０、コントロールゲート４４５からなる。

【００６６】スプリットゲート４００ｂは余分なチャン
ネル領域４１８を持ちその伝導性はチャンネル４１０の
一部と直列なゲート４４５によってコントロールされ
る。フローティングゲートは半導体基板表面から誘電膜
４２０によって誘電的に分離されており、誘電膜４２０
は熱処理で成長させたダイオキサイドである。コントロ
ールゲート４４５は絶縁膜４３０を通じフローティング
ゲート４４０にキャパシティブにカップリングされてお
り，その絶縁膜は熱成長させたシリコンダイオキサイド
かシリコンダイオキサイドとシリコンナイトライドの組
み合わせたものかのどちらでも良い。Ｐタイプ４０１は
普通１Ｅ１６ｃｍ^−３から５Ｅ１７ｃｍ^−３の間で添加
され，ダイエレクトリック膜４２０は普通５から１０ナ
ノメートル厚で，フローティングゲート４４０はＮ＋添
加されたポリシリコン膜でありその厚さは１００ｎｍ〜
３００ｎｍの間が良い。コントロールゲート４４５は厚
くＮ＋添加したポリシリコン膜かシリサイドのような低
抵抗の配線材料または，リフラクトリーメタル材料のい
ずれかである。Ｎ＋拡散４０４と４０６はヒ素、リンか
アンチモンのイオン注入で作られる。Ｎ−ドレイン４０
２は段差形成の直後かオキサイド層４２０の形成前に段
差チャンネル端４１３にセルフアラインで同じイオン注
入で作られる。この時点でヘイローのｐ−タイプの添加
して電界を高くして注入を高めることも良い。Ｎジャン
クション４０２は１０Ｖの消去に普通１Ｅ１７から１Ｅ
１８ｃｍ^−３の間の添加（ドーピング）がなされ、その
深さは２５０から３００ｎｍを選び、ソースジャンクシ
ョン１５０から２００ｎｍより少し深めである。

【００６７】プログラミングの必要条件と説明はセクシ
ョンＩ．ａ“段差チャンネルがドレイン端にあるＥＥＰ
ＲＯＭｎ−チャンネルトランジスターと全く同一であ
る。この段差の角度は水平面より計って一般的に３０度
以上である。

【００６８】段差４１３の深さは最低３０ｎｍである。
この段差４１３の目的はホットエレクトロンをもっと効
率的に段差チャンネル４１５の角のフローティングゲー
ト４４０に注入する事である。

【００６９】消去動作は基本的にはトランジスター３０
０ａの説明と同一であり業界でもっとも一般的に使われ
ているトランジスターと同じである。トンネルオキサイ
ド４１０が９ｎｍ、ＯＮＯ４３０が２０ｎｍ、カップリ
ングレシオが０．５５と仮定すると約１０Ｖがドレイン
ジャンクションに加えられトランジスター４００ａか４
００ｂのどちらにおいてもコントロールゲートがφＶに
されると、オキサイド４２２の電界はＦ−Ｎトンネリン
グのクリティカル値（約１０ＭＶ／ｃｍ）を越える。フ
ローティングゲートに畜られたエレクトロンは３００ａ
ではＦＮトンネルによりソース側にのぞかれるが，ここ
ではドレイン側に作られた段差チャンネル／ドレインで
Ｆ−Ｎトンネリングによって除かれる。この方法ではド
レインジャンクションに高圧が必要なので，ドレインジ
ャンクションはアバランチブレークダウンにかかり易
い。消去中のブレークダウンをなくすにはＮ−ジャンク
ション４０２はより軽くドーピングされ、ソースジャン
クション４０４より深くなっている。このようにしてデ
ザインを最適化することにより段差チャンネル／ドレイ
ンジャンクションを使ったプログラムと消去の動作の発
明が達成出来る。スプリットゲート構造もスタックゲー
ト構造と同様に本発明のダブルポリシリコンＥＥＰＲＯ
Ｍトランジスターで作ることが出来る。

【００７０】

【実施例：段差チャンネルのあるダブルポ
リシリコンＥＥＰＲＯＭに於けるフローティングゲート
からコントロールゲートへのトンネリングによる電気消
去】従来発明の説明に置いてにフローティングゲートか
ら他のポリシリコンへのエレクトロンのトンネリング除
去は三重ポリシリコン構造を必要とした。二層ポリシリ
コンのスタック，スプリットゲートトランジスターセル
に於いて，コントロールゲートに電圧がかけられると，
フローティングゲート上にコントロールゲート電圧の半
分以上の電圧が誘導されるようにデザインされていた。
その為トンネルオキサイドの厚さは上部のポリ層間のダ
イイレクトリックＮＯより著しく薄いため、トンネルオ
キサイドにかかる電界は上部にかかる電界より何倍も大
きくなる。ということはトンネルがまず上方向にトンネ
ルオキサイドで始まり、消去でなくプログラミング（注
入）が起こり，ポリ消去が出来なかつた。それで第３ポ
リシリコンを消去の為に加え，フローティングゲートと
第３消去ゲートの間のトンネリングによって消去を行っ
た。しかし、本発明の段差チャンネル／ドレイントラン
ジスターでは，適当なＮＯの厚さとＬＧの長さを選ぶこ
とによりフローティングゲートからコントロールゲート
へのトンネル消去がダブルポリシリコンでも安全に達成
できる。

【００７１】段差チャンネル／ドレインのあるダブルポ
リシリコンＥＥＰＲＯＭトランジスターに於けるフロー
ティングゲートからコントロールゲートへの消去動作の
他の新しい特徴は、本発明の第４の特徴である。ダブル
ポリシリコンＥＥＰＲＯＭトランジスター６００ａと６
００ｂに於いて、電気消去とプログラムの必要条件は
（ｉ）トンネルゲートオキサイド６２０が５〜１０ｎｍ
の間である事。（ｉｉ）ＯＮＯ或いはナイトライドオキ
サイドのようなダイイレクトリック６３０はトンネルオ
キサイドと同等か、より厚いものである事。普通８−１
５ｎｍである。（ｉｉｉ）チャンネル領域６１０の長さ
とオーバーラップ拡散（重複拡散）Ｌｎ６０２が大体同
じか以上である事。

【００７２】ポリシリコン上の熱酸化膜又はＣＶＤでデ
ポジットされたオキサイド／ナイトライドを通してポリ
シリコンからポリシリコンへのトンネリングの一般的な
クリティカル電界は約６−７ＭＶ／ｃｍとされている。
（ハラリとマスオカ（Ｅ．ＨａｒａｒｉａｎｄＦ．
Ｍａｓｕｏｋａ）によると熱処理された基板のオキサイ
ドの電界は１０ＭＶ／ｃｍとされ、これより低い。）そ
れでダイエレクトリック６３０の電界はフローティング
ゲートからコントロールゲートへのトンネルを消去する
には６ＭＶ／ｃｍより高くなければならない。一方チャ
ンネルホットエレクトロンで注入された電荷のディスタ
ーバンスを考慮に入れるとポリ層間の電界は３ＭＶ／ｃ
ｍ以下に保たれなければならない。トランジスター６０
０ａと６００ｂに於けるダブルポリシリコンＥＥＰＲＯ
Ｍのデザインと動作を簡単なモデルを使って図示する。
図７Ａにトランジスター６００ａと６００ｂの簡略化し
たキャパシタンスモデルが示されている。キャパシター
Ｃｃｇ−ｆｇはコントロールゲート６４５とフローティ
ングゲート６４０の間のキャパシタンスである。Ｃｆｇ
−Ｌｎはフローティングゲート６４０とｎ−拡散領域６
０２の間のキャパシタンスである。Ｃｆｇ−ｃｈはフロ
ーティングゲート６４０とチャンネル領域６１０の間の
キャパシタンスである。（もっと正確にはＣｆｇ−ｃｈ
のソースからフローティングゲートへのオーバーラップ
キャパシタンスも含まれるべきである。）ここで説明を
簡単にするために３つのキャパシタンスが同じおおきさ
に仮定されるが，この選択は現実的な想定である。どの
ターミナルノードにでも電圧が加圧されるとその１／３
の電圧がフローティングゲートノードにキャパシティブ
カプリングによりかかり，各電圧は加算される。（スー
パーインポーズする。）

【００７３】フローティングゲートへのエレクトロン注
入のプログラム条件は上記の第１セクションで述べられ
たが（１）フローティングゲート電圧＞３Ｖ（２）注入
点ポテンシャルが＞２．５〜３．０Ｖである。全てのキ
ャパシタンスが同じとする仮定に基づくと（フラットチ
ャンネル長＝Ｌｎ）コントロールゲートとドレインノー
ドに５Ｖが荷電された時、フローティングゲート電圧は
キャパシティブカプリングの為３．３Ｖになりプログラ
ム条件を満たす。例えばトンネルゲートオキサイド８ｎ
ｍとＯＮＯ１１ｎｍを例に取るとＯＮＯ１１ｎｍのポテ
ンシャルは１．７Ｖ＝５Ｖ−３．３Ｖであり、電界は
１．５５ＭＶ／ｃｍ（＝１．７Ｖ／１１ｎｍ）である。
コントロールゲートが５Ｖであったとして、ソース／ド
レインが接地されていてもフローティング電圧は１．７
ＶでありＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１
１ｎｍ）である。それでプログラミング中はＯＮＯの電
界はデザインターゲットの３ＭＶ／ｃｍ以下に保たれて
いる。消去動作ではコントロールゲート電圧はもっと増
加される，一方ソースとドレインはφｖに保たれる。コ
ントロールゲート電圧が１０Ｖに増圧されたときキャパ
シティブカプリングによりフローティングゲート電圧は
３．３Ｖになり，ＯＮＯにかかる電位差は６．７Ｖ＝１
０Ｖ−３．３Ｖとなる。ＯＮＯの電界は６ＭＶ／ｃｍ
（＝６．７Ｖ／１１ｎｍ）になりフローティングゲート
ポリシリコンからコントロールゲートポリシリコンへの
エレクトロントンネリングのターゲット条件を満たす。
このようにしてポリからポリへのトンネリング消去が１
０Ｖで及びチャンネルホットエレクトロン注入によるプ
ログラミングが５Ｖでが達成される。この消去電圧の条
件は従来発明のトリプル（三層）ポリシリコンＥＥＰＲ
ＯＭセルに必要とされる電圧レベルとほとんど変わらな
い。

【００７４】トランジスター６００ｃ、６００ｄと６０
０ｅは図６Ｃに示されトランジスター６００ｃの段差チ
ャンネルのあるダブルポリスプリットゲートトランジス
ターで６００ｂを少し改造したものである。これらのト
ランジスターのバリエーションは全て前記のトランジス
ター６００ｂと同じエレクトロン注入メカニズムを使っ
ている。トランジスターエレメントラベル番号は前記の
トランジスター６００ｂの構造と機能の説明と一致する
ものを６００ｃ、６００ｄと６００ｅにも使用してい
る。

【００７５】トランジスター６００ｃのフローティング
ゲートは図６Ｃに示されたようにスプリットゲートの側
壁に形成されている。６００ｃに於いては、カプリング
キャパシターはスプリットゲートとフローティングゲー
ト間の側壁を通して得られる。消去はその側壁を通して
トンネリングによりなされる。トランジスター６００ｄ
のフローティングゲートはシリコン基板に埋め込まれて
いる。トランジスター６００ｅはトランジスター６００
ｄの埋め込まれたフローティングゲートを持っている
が，Ｎ＋ドレイン６０６の機能はより高いシート抵抗の
ペナルティーを持って６０２領域に連結されている。ト
ランジスター６００ｅを並べて高集積のメモリーアレイ
を作ることが出来る。

【００７６】ポリ消去使用の段差チャンネル／ドレイン
のある電気消去可能なプログラマブル読み出し専用メモ
リートランジスターで得られる利点をまとめる：１）本発明段差チャンネル／ドレインを備えた付きダブ
ルシリコンＥＥＰＲＯＭセルはポリシリコンからポリシ
リコンへの消去を可能にする。プログラムコントロール
ゲートと消去ゲートが別々になる三層ポリシリコンＥＥ
ＰＲＯＭと異なり、同じコントロールゲートを使っての
ＣＨＥプログラミングと消去を可能にする。このスプリ
ットゲートトランジスターはドレインとソースが低電圧
で動作するためメモリーセルに浅いジャンクションを使
う利点を達成できる。またポリシリコン層が３層から２
層になった事により工程が簡単になる。

【００７７】２）各々のコントロールゲート（＝ワード
ライン）が消去動作とプログラミング動作に使える為三
層ポリシリコンＥＥＰＲＯＭにみられる大きなブロック
サイズ消去のかわりにワードラインレベルの小さな単位
の消去が可能になる。その為不必要な大ブロックの消去
のかわりに小単位のローカルメモリーデータの消去が出
来るようになる。プログラム／消去サイクルを必要以上
に使わなく済むのでＥＥＰＲＯＭの寿命を長くする。

【００７８】

【実施例：ダブルポリシリコンスプリットゲート構造に
於ける不揮発性ランダムアクセスメモリー動作】従来発
明によるフラッシュＥＥＰＲＯＭ動作ではプログラムと
消去はシクエンシャリーに（順番に）なされた。プログ
ラムと消去動作条件がコンパチブルでなかったからであ
る。プログラム動作はまず全メモリーチップ又はメモリ
ーチップの一部分が消去されてその部分が再プログラム
された。選ばれたコントロールゲート（ワードライン）
上で“φ″と“１″を任意に異なる（ビット）トランジ
スターに同時に書き込むことが出来なかった為である。
その為ＥＥＰＲＯＭは順番に“φ″と“１″を書き込め
たがＲＡＭとは呼ばれずＲＯＭとよばれた。

【００７９】段差チャンネル６００ｂの二層ポリシリコ
ンスプリットゲートトランジスターに於けるポリからポ
リへの消去機能と低電圧プログラミングを組み合わせる
ことにより，電気的に接続されたコントロールゲートを
持つ限り任意のトランジスターロケーションにプログラ
ムと消去が同時に出来るようになる。こうしてＥＥＰＲ
ＯＭに欠けていたランダムアクセスメモリーの特徴が段
差チャンネルのあるスプリットゲートトランジスターを
適切なデザインと動作を使うことにより達成できる。

【００８０】第４の特徴であるスプリットゲートトラン
ジスター６００ｂを使ってランダムアクセスメモリーの
動作とデザインの概念が本発明の第５の特徴である。

【００８１】プログラムと消去の動作の原則は前記と同
じである。電気消去はフローティングゲートからコント
ロールゲートへのエレクトロンのトンネリングによって
達成でき、プログラミングは段差チャンネルへの進行方
向の注入によって達成出来る。説明を確にする為に同じ
モデルとそのトランジスターの説明をくりかえす。二層
ポリシリコンＥＥＰＲＯＭトランジスター６００ｂでは
不揮発性動作の条件は（ｉ）トンネルゲートオキサイド
６２０の厚さが５から１０ｎｍの間であること。（ｉ
ｉ）ＯＮＯやナイトライドオキサイドのような絶縁層６
３０はトンネルオキサイドの厚さよりももうすこし厚い
か同じで普通８から１５ｎｍの間である。（ｉｉｉ）チ
ャンネル領域６１０の長さとオーバーラップ拡散Ｌｎ６
０２は同じ長さまたわそれ以上である。

【００８２】ポリシリコン上の熱酸化オキサイド又はＣ
ＶＤでデポジットされたオキサイド／ナイトライドを通
してポリシリコンからポリシリコンへのトンネリングの
一般的なクリティカル電界は約６−７ＭＶ／ｃｍとされ
ている。（ハラリとマスオカ（Ｅ．Ｈａｒａｒｉａｎ
ｄＦ．Ｍａｓｕｏｋａ）によると熱処理された基板の
オキサイドの電界は１０ＭＶ／ｃｍとされ、これより低
い。）それでダイエレクトリック６３０の電界はフロー
ティングゲートからコントロールゲートへのトンネル消
去するには６ＭＶ／ｃｍより高くなければならない。一
方チャンネルホットエレクトロンで注入された電荷のデ
ィスターバンスを考慮に入れるとポリ層間の電界は３Ｍ
Ｖ／ｃｍ以下に保たれなければならない。トランジスタ
ー６００ｂに於けるダブルポリシリコンＥＥＰＲＯＭの
デザインと動作を簡単なモデルを使って図示する。図７
Ａにトランジスター６００ｂの簡略化したキャパシタン
スモデルが示されている。キャパシターＣｃｇ−ｆｇは
コントロールゲート６４５とフローティングゲート６４
０の間のキャパシタンスである。Ｃｆｇ−Ｌｎはフロー
ティングゲート６４０とｎ−拡散領域６０２の間のキャ
パシタンスである。Ｃｆｇ−ｃｈはフローティングゲー
ト６４０とチャンネル領域６１０の間のキャパシタンス
である。この概念を使いもっと正確なモデルで適切な電
圧とキャパシターのパラメーターを選択することによ
り、もっと細かくオプティマイズ出来るのであるが，こ
こで説明を簡単にするために３つのキャパシタンスが同
じおおきさであると仮定する。（この選択は現実的な想
定である。）どのターミナルのノードにでも電圧が加圧
されるとその１／３の電圧がフローティングゲートノー
ドにキャパシティブカプリングにより誘起きされ，各電
圧は加算される。（スーパーインポーズする。）フローティングゲートへのエレクトロン注入のプログラ
ム条件は下記の通りで（ｉ）フローティングゲート電圧
＞３Ｖ（ｉｉ）注入ポイントポーテンシャルは６１５の
注入ポイントで＞２．５〜３．０Ｖである。チャンネル
長とＬｎのサイズは下記のデザインリクワイアメントを
満たすように調整される。

【００８３】トンネルゲートオキサイドが８ｎｍ、Ｏ
ＮＯが１１ｎｍ、そして書込動作電圧条件が満たされた
ときの例を図７Ｂの表に、書き込み″φ″、″１″、そ
して″変化なし（非選択）″を満たすフローティングゲ
ートポテンシャルとＯＮＯの電界を表した。ここで使わ
れた最低電圧のゼロボルトをレファレンスとしてある。
コントロールゲート電圧は５Ｖが選択されない時，１０
Ｖが選択された時である。ドレインとソース電圧は書き
込み″φ″（エレクトロン注入により高いＶｔを得る）
の時、Ｖｓ＝５ＶとＶｄ＝１０Ｖ、そして書き込み″
１″（ＯＮＯを通じてトンネル消去による低いＶｔ）に
たいしＶｓ＝φＶとＶｄ＝φＶ、そして″変化なし″の
時Ｖｓ＝５ＶでＶｄ＝５Ｖである。１０Ｖがコントロー
ルゲートとドレインノードにかかるとフローティングゲ
ート電圧はキャパシティブカプリングで８．３Ｖ（その
結果Ｖｄｓ＝３．３Ｖ，Ｖｇｓ＝５Ｖ）になり，プログ
ラム条件を満たす。その時，１１ｎｍのＯＮＯにかかる
ポテンシャルは１．７Ｖ＝１０Ｖ−８．３Ｖで、電界は
１．５５ＭＶ／ｃｍ（１．７Ｖ／１１ｎｍ）である。コ
ントロールゲートが１０Ｖで、ソース／ドレインが５Ｖ
の場合にはフローティング電圧は（浮遊電圧）６．７Ｖ
でＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１１ｎ
ｍ）である。それでプログラミング中のＯＮＯの電界は
３ＭＶ／ｃｍ以下に保たれターゲット条件を満たすこと
が出来る。

【００８４】消去動作にはコントロール電圧は１０Ｖに
保たれるがソースとドレインはφＶに減圧される。フロ
ーティングゲート電圧はキャパシティブカプリングで
３．３Ｖになり、ＯＮＯの電圧は６．７Ｖ＝１０Ｖ−
３．３Ｖになる。ＯＮＯの電界は６ＭＶ／ｃｍ（＝６．
７Ｖ／１１ｎｍ）になり、これはフローティングゲート
ポリシリコンからコントロールゲートポリシリコンへの
エレクトロントンネリングのターゲットを満たしフロー
ティングゲート上に貯められたエレクトロンはコントロ
ールゲートに除去される。ＯＮＯの電界はいつも３ＭＶ
／ｃｍ以下に保たれている。コントロールゲートが選択
されないＶｆｇ＝５Ｖ、Ｖｄ＝１０Ｖ、Ｖｓ＝５Ｖの非
選択時にフローティングゲートは６．７Ｖ即ちＶｇｓ＝
１．７Ｖになりこれはドレインとソースがオンになる電
圧に近い。この非選択時の誤動作はスプリットゲート６
２０をフローティングゲートに直列に設置する事により
防ぐことが出来る。

【００８５】コントロールゲートをアクセスするにあた
り″φ″か″１″を書き込む事はコントロールゲートが
１０Ｖに選ばれている時，ドレイン（ビツト）とソース
に適切な電圧を選ぶことによりいつでも出来る。、選ば
れたコントロールゲートに電気的に接続されているメモ
リーセルのうち，同時に任意のロケーションに″φ″
と″１″を書き込む事は、ランダムアクセスメモリーの
動作そのものである。こうして従来技術のＥＥＰＲＯＭ
では達成できなかったことが、本発明のスプリットゲー
トダブルポリシリコントランジスターによって不揮発性
ＲＡＭも出来るようになる。

【００８６】段差チャンネル／ドレインのあるダブルポ
リシリコンスプリットゲートトランジスターの動作で得
られる利点をつぎに上げる。１）ビット単位でプログラミングと消去が必要に応じて
出来る。従来発明によるトリプルポリシリコンＥＥＰＲ
ＯＭに於いてデータ書き換えの際の不必要な消去サイク
ルが省かれる。ビット単位の書き込みが可能なためプロ
グラム／消去サイクルへの耐性が向上する。

【００８７】２）本発明の段差チャンネル／ドレインの
あるダブルポリシリコンスプリットセルと適切な動作と
デザインが不揮発性ＲＡＭを提供する。本発明は不揮発
性でありながらＲＡＭのように振るまう事を提供する為
広い分野のアプリケーションに使われ得る。

【００８８】

【実施例：垂直フローティングゲートチャンネルのある
トリプルポリシリコンＥＥＰＲＯＭ】本発明のもう一つ
の特徴は段差注入チャンネルのあるＥＰＲＯＭトランジ
スター８００ａと８００ｂのバリエーションで第６の特
徴に関連する。図８Ａと８Ｂは任意の垂直のフローティ
ングゲートチャンネルと水平チャンネルが直列に繋いだ
トリプルポリシリコンＥＥＰＲＯＭトランジスターの断
面図である。トランジスター８００ａと８００ｂはＰ型
シリコン基板８０１、Ｎ＋ソース拡散８０４；水平のチ
ャンネル領域８１８（選択ワードゲートの第３のポリシ
リコンによって導性がコントロールされている）で出来
ている。垂直チャンネル８１０はフローティングゲート
８４０とコントロールゲート８４５によって制御され
る。

【００８９】フローティングゲート８４０は垂直チャン
ネルと垂直トレンチの底のドレイン拡散８０６を覆って
いる。このフローティングゲートは熱成長させたシリコ
ンダイオキサイド８２０により誘電的に分離されてい
る。コントロールゲート８４５はフローティングゲート
８４０に誘電膜８３０を通じて誘電結合（キャパシティ
ブリーにカップルされている）されており誘電膜は熱成
長させたシリコンダイオキサイドかシリコンダイオキサ
イドとシリコンナイトライドの薄膜のどちらでも良い。
Ｐタイプ８０１は普通１Ｅ１６ｃｍ^−３から５Ｅ１７ｃ
ｍ^−３の間でドーピングされており水平のチャンネルゲ
ートオキサイドは８から１５ｎｍの間で少し厚めで、フ
ローティングゲート８４０は普通Ｎ＋でドーピングされ
たポリシリコン膜であり厚さは１００ｎｍから３００ｎ
ｍの間で良い。コントロールゲート８４５はＮ＋でドー
ピングされたポリシリコン膜である。選択ゲート８５０
はポリシリコンか低抵抗のシリサイド或いはリフラクト
リー材料でも良い。Ｎ＋ソース拡散８０４はヒ素、リ
ン、アンチモニーのイオン注入によって形成する。Ｎ＋
ドレイン８０６は同じイオン注入材料で形成されるが垂
直のチャンネル端８１０にセルフアライされており、こ
れは段差形成直後、フローティングゲートポリシリコン
８４０のデポジションの直前に行われる。Ｎ＋ジャンク
ション８０６が消去に使われるときジャンクション８０
６はジャンクションのブレークダウンをより高くなるよ
うジャンクションの深さを増すためにリンをドーピング
する。フローティングゲート８４０と選択ゲート８５０
の間でトンネリングにより消去がなされる時、ドレイン
ジャンクションの深さは普通のヒ素でドーピングされた
ジャンクションで良い。ここでチャンネルエレクトロン
がＮ＋ジャンクション８０４から提供されるが、エレク
トロンが選択ゲートチャンネルに提供されるならばＮ＋
ジャンクションのかわりにチャンネルエレクトロンの反
転層（インバーテッドレヤー）を使つても良い。

【００９０】コントロールゲート８４５にある一定レベ
ル以上の電圧がかかるとコントロールゲートからキャパ
シティブリーにカップルされたフローティングゲートの
ポーテンシャルは垂直チャンネル領域８１０のしきい値
電圧より高くなる、もし選択ゲート８５０もしきい電圧
より高くするとエレクトロンがソースジャンクション８
０４からドレインジャンクション８０６に流れ始める。
エレクトロンはＭＯＳＦＥＴトランジスターで見られる
様に水平の電界により加速される。

【００９１】コントロールゲート８４５ポテンシャルが
充分高く，フローティングゲートのポテンシャルがドレ
インとしきい電圧を加えた値より高くなると同時に，選
択ゲート８５０がしきい電圧より少し高めで水平チャン
ネル抵抗が垂直チャンネル抵抗に比べて高くなっている
限り、８１５に於けるチャンネルポーテンシャルはドレ
イン８０６に加えられた電圧に近づいて行く。そうする
と水平と垂直チャンネルの交差点８１５で最高の電界が
作られ、エレクトロンが最高スピードになり、エレクト
ロンの動きはまだ水平なので８１５のコーナーが注入点
になる。チャンネルで加速されたエレクトロンのエネル
ギーレベルがバリアの高さより高くなると、高エネルギ
ーのエレクトロンはフローティングゲートにオキサイド
を真っ直ぐに通し注入される。これと反対に、従来発明
はエレクトロンのフォノン散乱により上方９０度の方向
転換いう非直接的プロセスによりフローティングゲート
へ注入された。このようにして、垂直チャンネル構造を
用いてチャンネルからフローティングゲートへのエレク
トロン注入効率を何桁も向上する。

【００９２】

【実施例：段差チャンネルドレインのあるＥＥＰＲＯ
ＭＮＶＲＡＭトランジスターの製造方法】本発明の主
目的はＥＥＰＲＯＭデバイス構造の新しい構造を示すこ
と、新構造のＥＰＲＯＭ、ＥＥＰＲＯＭとＮＶＲＡＭト
ランジスターのデバイス動作を示すこと，もう一つその
構造を作る方法を示すことである。段差チャンネルをド
レイン端に作るには多くの方法があるが，その中からい
くつかを選んで説明する。第１の方法は、チャンネル段
差をフローティングゲートポリシリコンでおおうセルフ
ァラインを使わない簡単な方法である。第２の方法は、
第１のセルファラインでない方法によるマスク工程中の
ミスアラインメントをミニマイズする方法である。

【００９３】

【実施例：簡単な段差チャンネルドレイン形成方法】図
９Ａと９Ｂは、本発明の第７の特徴である段差チャンネ
ル／ドレイン構造を第１の方法で作る方法を示す。ＬＯ
ＣＯＳのデバイス分離かシャロートレンチ分離４５４の
直後に，段差作りは図９Ａに示された様に始まる。この
デバイスの領域は、まだ薄いシリコンオキサイドとＣＶ
Ｄデポジットしたナイトライドのダイエレクトリック
（誘電膜）４２５で覆われている。図９Ｂのフォトレジ
スト４６２は、設定された段差領域定義するのに使われ
る。フォトレジスト層４６２をマスクとして使い、誘電
層４５２がドライＲＩＥ又はＫＯＨのようなウエットエ
ッチでエッチされる。それから、シリコン基板が少なく
とも３０ｎｍの深さに注意深くエッチされる。段差の角
度は水平のシリコンの表面より計って３０度以上に保持
されるべきであり、これは高注入効率を達成する為で、
エレクトロンを水平方向にフローティングゲートへと注
入する為である。この角度はＲＩＥにおけるエッチ条件
を設定することでコントロール出来る。それからｎ−領
域４０２は、チャンネルドレイン端４１５にヒ素、リン
かアンチモンでセルフアラインメントによって注入され
る。ｎ−領域の注入量は段差４１３上のチャンネルオキ
サイド厚さをコントロールし、良好のゲートオキサイド
の質を保つ為に５Ｅ１９ｃｍ^−３より少ない。ｎ−ジャ
ンクションの構造は段差チャンネル／ドレイン領域にセ
ルファラインと云う簡単なプロセスで達成出来る。フォ
トレジスト４６２とダイレトリック層４５２を除去した
後、トンネルオキサイド４２０を熱成長させる。この段
差チャンネル／ドレイン形成後、普通のＥＥＰＲＯＭの
工程が続けられる。

【００９４】

【実施例：簡単な段差形成法を用いたスタックゲートト
ランジスターの製造方法】図４Ａに於けるトランジスタ
ー４００ａと図６Ａのトランジスター６００ａの形成方
法を次に提供する。この２つのトランジスターの違い
は、単にＮ−ドレインジャンクションにある。フローテ
ィングゲートからＮ−ドレインへのトンネル消去の為の
高電圧の為、トランジスター４００ａのＮ−ドレインジ
ャンクションは６００ａのそれより深い。これはリンの
ような高拡散不純物の注入によって得られ、５Ｅ１３／
ｃｍ２〜５Ｅ１４／ｃｍ２の量のリンを１００ＫｅＶ〜
１８０ＫｅＶのエネルギーで注入したものである。一
方Ｎ−ドレイントランジスタ−６００ａはリンのイオン
注入を３０ＫｅＶ〜１００ＫｅＶのエネルギーで作られ
る。トランジスター６００ａにはＮ−ドレイン用にヒ素
も使える。その時トランジスター６００ａのＮドレイン
ジャンクションの深さはヒ素のソースジャンクション位
浅くなる。フローティングゲートポリシリコン４４０は
熱成長させたトンネルオキサイド４２０上にディポジッ
トされ、ポリシリコン層上に薄いオキサイドが成長され
る。それからフォトレジストマスク４６４がつけられ、
図９Ｃに示されるようにフローティングゲートを隣のセ
ルから分離させる。

【００９５】ＯＮＯやナイトライドを加えたオキサイド
のようなコンポジットの（合成の）誘電層４３０がデポ
ジットで作られ，その上に第２のコントロールゲートポ
リシリコン４４５を作る。誘電層４５５をコントロール
ゲートポリシリコン上に作成後、図９Ｄに於けるフォト
レジストマスク４６６を使い，注意深くリアクティブイ
オンエッチングでコントロールゲートとフローティング
ゲートをエツチする，その次にステップのソース／ドレ
インジャンクション領域にイオン注入をする。普通のＦ
ＥＴ工程での側壁スペーサー形成、拡散アニーリング、
パシベーション、コンタクトホール穴開け、配線用の金
属工程等が続く。こうして図仏に示されるスタックトラ
ンジスター４００ａや図６Ａに示されるトランジスター
６００ａの最終的デバイス構造が得られる。

【００９６】

【実施例：簡単な段差形成法を用いたスプリットゲート
トランジスターの製造方法】段差チャンネル形成後は段
差チャンネル／ドレインのあるスプリットゲートトラン
ジスター４００ｂと６００ｂの製造工程は一般的に作ら
れているスプリットゲート工程と少しも異ならない。段
差チャンネル形成中はＮ−ドレインジャンクションの要
求条件は２つのトランジスターで異なる。トランジスタ
ー４００ｂのＮ−ドレインはフローティングゲートから
Ｎ−ドレインへのトンネル消去のため高電圧用にデザイ
ンされており、その為トランジスタ−４００ｂのＮ−ド
レインジャンクションは６００ｂのそれより深く、高拡
散リンの注入によって得られるが、５Ｅ１３／ｃｍ^３〜
５Ｅ１４／ｃｍ^３の量のリンを１００ＫｅＶ〜１８０Ｋ
ｅＶ間のエネルギーで注入する。一方トランジスター０
０ｂのＮ−ドレインは３０ＫｅＶ〜１００ＫｅＶと云っ
たリンイオン注入の小さいエネルギーによって形成され
る。トランジスター６００ｂにはＮ−ドレインの為のヒ
素を使っても良い。こうしてトランジスター６００ｂの
Ｎ−ドレインジャンクションの深さはヒ素ソースジャン
クションと同じくらい浅い。

【００９７】図１０Ｂに於いてフォトレジストマスク４
６５がＮ＋ジャンクション形成のために使われる、そし
てヒ素、リン或いはアンチモンの種類を使ったＮ＋イオ
ンを注入する。そして隣接したセル間のフローティング
ゲートを図９Ｃのようにフィールドオキサイド上で分離
する。チャンネル４１８上の薄いオキサイドを除去した
後、スプリットゲートチャンネルゲートオキサイドとポ
リオキサイドを熱成長させる。それからＯＮＯやナイト
ライドオキサイドと云ったコンポジットの誘電層、その
後図１０Ｃに示された第２コントロールゲートポリシリ
コン４４５がデポジットされる。４０４のＮ＋のイオン
注入量は５Ｅ２０から５Ｅ２１ｃｍ^−３云ったかなり
高いものが選ばれているが、これはオキサイド４２４を
図１０Ｃに於けるスプリットチャンネルゲート４１８上
のゲートオキサイド４２８と比較しＮ＋拡散４０４上に
厚く成長させる為である。

【００９８】誘電コンポジット層４３０（合成誘電層）
とスプリットチャンネル領域４２８を作成後，コントロ
ールゲートポリシリコンはデボされ，フォトレジストマ
スクを使い注意深いリアクティブィオンエッチングによ
りコントロールゲートとフローティングゲートを同時に
エツチする。それから側壁スペーサー作成、拡散アニー
リング、パシペーション、コンタクトホール穴開けと配
線メタライゼーション等の普通のＦＥＴ工程が続く。こ
うしてスプリットゲートトランジスター（図４Ａの）４
００ｂと図６Ａのトランジスター６００ｂの最終的なデ
バイス構造が得られる。

【００９９】各々の方法により簡易な工程によりセルフ
アラインの拡散領域を持った高注入段差チャンネル構造
を持つトランジスター４００ａ、４００ｂ、６００ａと
６００ｂが得られる。一旦段差チャンネル／ドレインが
形成されると従来のスタックゲートトランジスターやス
プリットゲートトランジスターの工程が続く。

【０１００】

【実施例：大きな側面ゲートを持つ段差ス
プリットゲートトランジスターの製造【実施例：大きな側面ゲートを持つ段差スプリットゲー
トトランジスターの製造方法】スプリットゲートトラン
ジスター６００ｃの第２の製造方法は水平チャンネルと
フローティングゲート下のオーバーラップしたＬｎの長
さを正確にコントロールする方法である。２つの製造方
法を次に説明する；第１は比較的に大きな水平チャンネ
ルをフローティングゲートの下に作るもので、第２は水
平チャンネルの長さが短いものである。図１１Ａ〜１１
Ｇは上述の本発明の特徴に関連した段差チャンネル／ド
レイン構造のあるスプリットゲートトランジスター６０
０ｃの製造方法のバリエーションを示す。ＬＯＣＯＳの
デバイス分離又は浅いトレンチの分離の後、ワードライ
ンゲート６４５（トランジスター６００ｂに於けるスプ
リットゲートチャンネル６１８の機能にあたるもの）が
図１１Ａに示されている、そこでポリシリコン６４５の
高さは約２５０ｎｍから４００ｎｍの間で，ポリシリコ
ンは１００から２００ｎｍの誘電層６５５で覆われてい
る。ポリシリコンが定義された後薄いオキサイド（１０
〜２０ｎｍ）６５６がポリ側壁上に熱成長され、その後
薄いナイトライド６５７がＣＶＤデポジションによって
作られる（図１１Ｂ）。フォトレジスト６６１はコンタ
クト領域を設定するのに使われる。フォトレジストマス
クを使ってナイトライド膜６５７がＲＩＥによって等方
的にエッチされ、Ｎ＋ソースジャンクションをの為にヒ
素等のイオンが注入される。フォトレジストを除去した
後，図１１Ｃの側壁オキサイド（５０〜８０ｎｍ）６５
８を反対側のポリシリコンゲート６４５の６５６のそれ
より数倍厚い熱酸化膜をコンタクトホール領域に選択的
に熱成長させる。

【０１０１】コンタクトホールの底部のオキサイドは垂
直なＲＩＥによってエッチされる，その間フローティン
グゲート側のナイトライド６５６が下部の酸化を防ぎジ
ャンクションＮ＋６０４上の酸化膜のエッチ時のエッチ
ストップともなる。ポリシリコン６７０は１８０〜２０
０ｎｍの厚さがあり、デポジットされた時点では図１１
Ｄの点線で示される。

【０１０２】フローティングゲート上の水平チャンネル
長６１０を決める側壁スペーサー６７２を形成する為に
垂直ドライエッチがなされる。０．３μｍのリソグラフ
ィーが使われる時、ゲート幅とスペース６４５は０．３
μｍであり、厚い側壁オキシデーション６５８の後のコ
ンタクト穴は０．２５μｍ位である。それ故コンタクト
ホール６７１はポリシリコン６７０が１５０ｎｍより厚
いときにはポリ側壁エッチ後でさえまだこのポリシリコ
ンで完全に埋まっている。埋まったポリシリコンはセル
フアラインしたコンタクトを形成するのに使われる。ポ
リシリコンスペーサーをエツチした後Ｎ−ドレイン６２
０用のリンが１ｃｍ^２につき１Ｅ１４−７Ｅ１５の量が
５０．１００ＫｅＶで注入される。それから薄いナイト
ライド層６５７がポリスペーサー６７２をエッチマスク
として垂直方向にエッチされる。ここに於ける断面は図
１１Ｄのようになる。１回のポリシリコンデボジション
で水平チャンネル部を作ると同時に、コンタクト穴を埋
めるセルフアラインしたボーダーレスコンタクトを提供
することがこの工程のユニークな特徴の一つである。図
１１Ｅのフォトレジスト６６２はセルフアラインで作ら
れた側壁ポリシリコンの除去中コンタクトホール内のポ
リシリコンを守る為に使われる。側壁ポリシリコンをマ
スクとして薄いナイトライド６５７をエツチする。つぎ
に薄いナイトライド６５７をマスクとして熱オキサイド
の６５６をエツチ，引き続き基板をドライエッチして約
５０ｎｍの垂直段差を作る。次に熱オキサイドを形成，
その後選択的且つ等方的に化学ドライエッチによりナイ
トライド６５７を除去する。この点で断面図が１１Ｅで
ある。フォトレジスト６６２を除去した後オキサイド６
５６はＨＦ液の薄い液でウエットエッチする。再び熱オ
キサイド（５０−１００ｎｍ）をチャンネル領域６２０
とポリシリコン６３０の側壁に成長させ（側壁ポリ上の
オキサイドはシングルクリスタルシリコン基板上より少
々厚めである）。このオキサイド層にＮ_２Ｏ環境でナイ
トライド化を加えてその後酸化を繰り返えしてピンホー
ルを最小にとどめる。

【０１０３】ナイトライゼーションのかわりに薄いＣＶ
Ｄのナイトライド層（約６ｎｍ）をデポジットしても良
い。それからフローティングゲートポリシリコンをＣＶ
Ｄによりコンフォーマルにデポジットし，図１１Ｆに示
されるようにＲＩＥによって垂直にエッチする。ポリシ
リコンの厚さが側壁の寸法を決め，それがフローティン
グゲートの長さを決める。ＣＶＤの厚さは大変正確にコ
ントロールされ得るので（５％以内）水平チャンネル長
とＬｎ長の寸法は非常に正確に設定される。この２つの
側壁工程を使い正確にデザインゴールを満たすことが出
来る。ナイトライデーションとポリの側壁オキサイド６
３０上のナイトライド層の存在の目的はリテンションタ
イムをよくするためで，ワードゲート６４５とフローテ
ィングゲート６４０の間のリーク電流を減らす事にあ
る。トンネル消去電圧減少のためにシリコンナイトライ
ドをシリコンに富んだシリコンオキサイドに更えても良
い。側壁ポリのフローティングゲートの隣接セル分離，
コンタクトポリの分離は同時にフォトレジストマスク
（従来発明によるフローティングゲートＥＥＰＲＯＭ工
程に使われるスリットマスクに相当）を使い図１１Ｈの
６４０Ｓと６７１Ｓで示されるようにリアクティブイオ
ンエッチにより分離される。その後ポリシリコンフロ
ーティングゲートの熱酸化とＣＶＤオキサイドのデポジ
ションとナイトライドコンポジット層６２９が続く。コ
ンポジット層６２９の目的はフローティングゲートポリ
シリコン６４０をコンタミネーションと湿気から守るた
めである。ここより普通の工程に入る：フォスフォシリ
ケートガラス（ＰＳＧ）のようなパシベーション層のデ
ポジション、ＣＭＰによる平旦化、コンタクトホールの
穴開け、タングステンかアルミニウムか銅を使ったコン
タクトホール埋め込み、そして配線用メタライゼーショ
ンである。この工程が終わった後の断面図を図１１Ｇに
示す。図１１Ｈにメモリーセルを上から見た図を示す。
この簡単なプロセスでセルフアラインで段差チャンネル
／ｎ−ドレイン領域の構造が達成できる。

【０１０４】このようにしてチャンネル長、水平チャン
ネル及びスプリットゲートのフローティングゲート下の
段差Ｎ−ドレインの長さを側壁技術を使って正確に細か
く形成することが出来る。そしてフローティングゲート
下の水平チャンネルを設定するために使われるポリシリ
コンはセルフアラインされるコンタクトホールを埋め込
むためにも使われている。

【０１０５】

【実施例：小さな側面ゲートを持つ段差スプリットゲー
トトランジスターの製造方法】図１２Ａから図１２Ｃ迄
に段差チャンネル／ドレイン構造のあるスプリットゲー
トトランジスター６００ｃのバリエーションの製造方法
を示す。ここでフローティングゲート下の水平チャンネ
ル長は１００ｎｍ以下で従来の水平チャンネル長（１５
０ｎｍ以上）と比べて大変小さい。これらの２つのトラ
ンジスターの工程は大変似ている。

【０１０６】ＬＯＣＯＳ分離か浅いトレンチ分離による
デバイス分離の後，ワードラインゲート６４５（トラン
ジスター６００ｂのスプリットゲートチャンネル６１８
の機能に相当する）は図１１Ａに示されているように設
定されているがポリシリコン６４５の高さは約２５０ｎ
ｍから４００ｎｍの間である，そのポリシリコンは１０
０から２００ｎｍの誘電層６５５で覆われている。そし
て薄い酸化膜（１０−２０ｎｍ）６５６がポリシリコン
側壁上に熱成長され、薄いシリコンナイトライド６５７
が図１１Ｂで示されるようにＣＶＤでデポジションされ
る。ここでナイトライドの厚さが水平チャンネルの長さ
（１００ｎｍ以下）を決定する。フォトレジスト６６１
はコンタクト領域を保護するのに使用される。フォトレ
ジストマスクを使ってナイトライド膜６５７はＲＩＥに
より等方的にエッチされヒ素等のイオンが注入されてＮ
＋ソースジャンクションを形成する。

【０１０７】フォトレジストを除去した後側壁オキサイ
ド（５０−８０ｎｍ）、図１１Ｃの６５８は反対側のポ
リシリコンゲート６４５の６５６より数倍厚いコンタク
ト領域に選択的に熱成長させる。コンタクトホールの底
のオキサイドはＲＩＥで垂直にエッチされる。その間ナ
イトライド６５７がその他の領域の酸化を防ぐと共にジ
ャンクションＮ＋６０４上のオキサイドのエッチング中
のエッチストップともなる。そして図１１Ｄの点線で示
されるように１８０−２００ｎｍ厚のポリシリコン６７
０がデポジットされる。側壁スペーサー６７２を形成す
るため方向性のドライエッチをする。０．３μｍリソグ
ラフィーを使うとゲート幅とスペース６４５が０．３μ
ｍになる。それで厚い側壁オキシデーション６５８の後
のコンタクトホールは約０．２５μｍになる。それでコ
ンタクトホール６７１はポリシリコン６７０が１５０ｎ
ｍ以上であればポリ側壁エッチの後、まだ完全に埋め込
まれている。この埋め込まれたポリシリコンはセルフア
ラインコンタクトを形成するのに使われる。フォトレジ
スト６６２は側壁ポリシリコンを除去する時にコンタク
トホールの中のポリシリコンを守るために提供されてい
る。そしてナイトライド６５７が垂直にエッチされ図１
２Ｂの点線で示されたナイトライドスペーサーが層６５
６の下の熱オキサイドの設定に使われる。それからナイ
トライド６５７が選択的に化学ドライエッチによって除
去される。ナイトライドスペーサーの設定後にＮ−ドレ
イン６０２の為にリンがｃｍ^２に付き１Ｅ１４．７Ｅ１
５の間のドーズ量で５０−１００ＫｅＶのエネルギーで
注入される。シリコンの基板の垂直ドライエッチを続け
て５０ｎｍの段差を作る。Ｎ−ドレインのイオン注入は
段差形成後でも良い。ここでの断面図が図１２Ｂであ
る。フォトレジスト６６２を除去した後オキサイド６６
５は薄められたＨＦバッファー液でウエットエッチされ
る。熱酸化膜（５０−１００ｎｍ）はチャンネル領域６
２０上と側壁ポリシリコン６３０に成長させられる。
（ポリ上の側壁酸化膜はシングルクリスタルシリコン基
板上より少々厚めである。）

【０１０８】オキサイド層はＮ_２Ｏ環境でナイトライド
化されオキシデーションを繰り返しピンホールを最小限
にとどめる。ナイトライドの代わりに薄いＣＶＤのシリ
コンナイトライド層（約６ｎｍ）にしても良い。それか
らフローティングゲートポリシリコンが図１２Ｃに示さ
れるようにＣＶＤでコンフォーマルにデポジットされ，
その後ＲＩＥによる垂直エッチをほどこす。ポリシリコ
ンの厚さが側壁の寸法をコントロールし、側壁の寸法が
フローティングゲート長をコントロールする。ＣＶＤの
厚さは（５％以内）大変正確にコントロールされるの
で，ナイトライドとポリシリコンのＣＶＤを使う２つの
側壁工程により水平チャンネルの長さとＬｎの長さを大
変正確に設定することが出来る。窒化とポリ側壁オキサ
イド６３０上のナイトライド層を作る目的はワードゲー
ト６４５とフローティングゲート６４０の間のリーク電
流を減少し、リテンションタイムを良くすることにあ
る。窒化膜はトンネル消去電圧を減らす為にシリコンに
富んだオキサイドに変えても良い。側壁ポリエッチの後
フローティングゲートと隣接のセル間のコンタクトポリ
は同時にフォトレジストマスクを使って（従来のＥＥＰ
ＲＯＭフローティングゲート工程に使われるスリットマ
スクのように）図１１Ｈの６４０Ｓと６７１Ｓに示され
る様に注意深いリアクティブイオンエッチで分離する。
それからポリシリコンフローティングゲートの熱酸化と
ナイトライドコンポジット層６２９が続く。コンポジッ
ト層６２９の目的はフローティングゲートポリシリコン
６４０をコンタミネーションと湿気から守る事である。

【０１０９】それから普通の工程が続く：ＰＳＧの様な
パシベーション層のデポジション、ＣＭＰによる平旦
化、コンタクトホールの穴埋め、そして配線金属工程で
ある。そのメモリーセルを上から見るとちようど図１０
Ｈの様に見える。こうしてセルフアラインで水平段差チ
ャンネル／ｎ−ドレイン領域を達成できる。

【０１１０】こうしてチャンネル長とスプリットゲート
のフローティングゲート下の水平チャンネル長とＮ−ド
レイン長は２つの側壁技術を使って正確に設定できる。
ポリシリコンで埋め込まれたセルフアラインしたコンタ
クトも提供されている。

【０１１１】

【実施例：トレンチスプリットゲートトランジスターの
製造方法】図１３Ａから図１３Ｇはトランジスタ−６０
０ｄと６００ｅの製造方法を示すが６００ｅはトランジ
スタ−６００ｄのバリエーションである。デバイス分離
形成（浅いトレンチかＬＯＣＯＳ）直後，図１３Ａに示
されたデバイス領域に５０ｎｍ厚のナイトライド層６５
２がまだ残っている。このナイトライド層のソース６０
４とドレイン６０６領域（図１３Ｂ）はフォトレジスト
マスクを使って除去される。それから窒化膜より少し厚
めにＣＶＤ酸化膜を図１３Ｃの点線で示すようにデポジ
ットしＣＭＰをする。平旦化は拡散層上の穴を埋め少な
くとも５０ｎｍの厚さのオキサイドを提供する。段差領
域に埋め込みフローティングゲートを形成するために図
１３Ｄで示されるようにフォトレジストマスク６６２を
使ってフローティングゲート領域を露出し緩やかなＲＩ
Ｅでシリコンを１００ｎｍ〜３００ｎｍエッチする。複
数のヒ素注入を違った量，注入の傾斜角度を調整しなが
ら浅いジャンクション６０３を達成する，段差側壁６１
３では、１Ｅ１７ｃｍ^３から５Ｅ１７ｃｍ^３の間の表面
濃度になり段差６０２の底面ではもっと高い添加レベル
を持つが、それは５Ｅ１９ｃｍ^３以下である。オプショ
ンとして水平面と垂直面の角に於ける電界を高くする為
に浅いヒ素化側壁ジャンクションよりも少し深めにボロ
ンヘイローを注入しても良く、その場合ここが注入点に
なる。

【０１１２】フォトレジストマスク６６２除去後は段差
シリコン表面をクリーンにし、図１３Ｅに示される様に
薄い７〜１２ｎｍの酸化膜を熱成長させる。それからポ
リシリコン層を段差の深さより少し厚めにすべきだが図
１３Ｅの点線で示されるようにＣＶＤでコンフォーマル
にデポジットする。そのポリシリコン層は化学研磨（Ｃ
ＭＰ）によって平担化されドライＲＩＥによって表面を
少しだけ低くする。図１３Ｅの段差領域の残りの埋め込
まれたポリシリコンはフローティングゲートになる。薄
い酸化膜を熱成長させた後窒化膜６５２をリン酸（フォ
スフォリックアシッド）か化学研磨で選択的に除く。表
面をクリーンにした後、酸化膜６２８（７ｎｍ〜１５ｎ
ｍ厚）を選択チャンネルゲート６１８とフローティング
ゲート上のカプリングオキサイド６３０上に熱成長す
る。ポリシリコン上の酸化膜６３０はシリコン基板上の
酸化膜より少し厚めである。これはポリシリコンのドー
ピングの成長率が高い為である。酸化膜はＮＯ環境で窒
化せれ、ピンホールを最小限にとどめる為にもう一度軽
く酸化を繰り返す。窒化のかわりにＣＶＤでナイトライ
ド層（約６ｎｍ）又はシリコンリツチオキサイドを図１
３Ｆに示すようにデポジットしても良い。選択ゲートの
ポリシリコンはＣＶＤでコンフォーマルにデポジットす
る。図１３Ｇに示すように隣接したＳＴＩ領域上で選択
ゲートを分離する為にポリシリコン層をエッチする。こ
のようにしてメモリートランジスター６００ｄが得られ
る。それからパシベーション、コンタクトホール設定、
配線と云った普通のＦＥＴ工程が続く。上から見たメモ
リーセルが図１３Ｈである。同じ工程を使い前記のデザ
インのＮ＋ドレイン形成部分を除くと高集積のセル６０
０ｅのバリエーションが得られる。高集積のメモリーア
レイは多くの６００ｅタイプのトランジスターをへいれ
つに並べることにより実現できる。

【０１１３】

【発明の効果】チャンネルホツトエレクトロンの速度方
向の水平面に対し，垂直にフローテイングゲートを置く
と同時に垂直面チャンネルの不純物分布を最適化した，
垂直段差トランジスター構造を構成することにより，垂
直ゲートとドレイン電圧の水平電界相乗効果と非散乱直
進注入はエレクトロンのフローテイングゲートへの注入
効率を著しく高める事が出来る。それは低電圧，高速の
ＥＥＰＲＯＭ，Ｆｌａｓｈメモリーに応用され得るが，
ビツト線の電圧選択時に同時に書き込み消去も出来るＮ
ＶＲＡＭをも可能とする。

【図面の簡単な説明】

図１Ａはチャンネルホットエレクトロンをフローティン
グゲートに注入してプログラムする従来技術によるＥＰ
ＲＯＭセルの断面図である。図１Ｂは従来技術によるス
プリットＥＰＲＯＭセルの断面図であり，チャンネルホ
ットエレクトロンをフローティングゲートへの注入によ
ってプログラムする。図２は従来技術によるスタックＥ
ＰＲＯＭセルの断面図であり，‘ラッキーエレクトロン
モデル’のフローティングゲートへのチャンネルホット
エレクトロン注入の説明に使われている。図３Ａは、従
来技術によるスタックＥＥＰＲＯＭセルの断面図でフロ
ーティングゲートからソース領域へのエレクトロンのト
ンネリングによって消去する。図３Ｂは従来技術のトリ
プルポリシリコンフラッシュＥＥＰＲＯＭの断面図でフ
ローティングゲートから消去ゲートへのトンネリングに
よって消去する。図４Ａと４Ｂは本発明の第１特徴に関
連する段差チャンネル／ドレイン構造のあるスタックゲ
ートＥＥＰＲＯＭセルの断面図でチャンネルホットエレ
クトロンはエレクトロンの進行方向へ垂直に存在するフ
ローティングゲートへと真っ直ぐに側壁チャンネルオキ
サイドを通って注入される。本発明の第３の特徴ではフ
ローティングゲートから段差ドレイン拡散へトンネリン
グによってフローティングゲートのエレクトロンは除去
される。図４Ｃは段差の角度測定図であり集積度を考慮
に入れる為チャンネルシリコン表面より測って３０度以
上が適切な角度である。図５Ａは本発明の第２の特徴に
関連する段差チャンネル／ドレイン構造を持つシングル
ポリシリコンＥＰＲＯＭセルの断面図でチャンネルホッ
トエレクトロンはエレクトロンの進行方向へ垂直に存在
するフローティングゲートへと真っ直ぐに側壁チャンネ
ルオキサイドを通って注入される。図５Ｂはキャパシタ
ーの断面図であり、ポリシリコンゲートは図５ＡのＥＰ
ＲＯＭセルのフローティングゲートポリシリコンに電気
的に接続されコントロール／セレクト（選択）ゲートの
機能を提供する。図５ＣはＥＰＲＯＭメモリーセルの断
面図で図５ＡのＥＰＲＯＭトランジスター５００ａがメ
モリートランジスターの選択機能を提供する普通のＦＥ
Ｔトランジスター５００ｃに直列につながれている。図
６Ａは本発明の第４の特徴に関連する段差チャンネル／
重複ドレインの大きい構造をもつスタックＥＥＰＲＯＭ
セルの断面図に於いてトンネル消去を行うものである。
ここで、フローティングゲート上のエレクトロンは段差
チャンネルオキサイドを通じて進行方向に真っ直ぐに注
入される第１特徴に加えてフローティングゲート上のエ
レクトロンはフローティングゲートからコントロールゲ
ートへのトンネリングによって除去される。図６Ｂは、
本発明の第４特徴に関連する段差チャンネル／大重複ド
レイン構造のあるスプリットゲートＥＥＰＲＯＭの断面
図においてでトンネル消去を行うものある。ここでフロ
ーティングゲート上のエレクトロンはトンネリングによ
りフローティングゲートからコントロールゲートへと除
去される。又このトランジスターは本発明の第５の特徴
である適切なデザインと条件により不揮発性ＲＡＭとし
て動作する。図６Ｃは段差チャンネルを持つ他のスプリ
ットゲートＥＥＰＲＯＭセル構造の断面図でありこれは
図６Ｂのトランジスター６００ｂと同一の動作機能を持
つバリエーションである。図６Ｄと６Ｅは段差チャンネ
ルのある図６Ｂのダブルポリシリコンスプリットゲート
トランジスターのバリエーションである。図７Ａは図６
Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのトランジスターの簡略化
されたキャパシタンスモデルでポリトンネル消去ＥＥＰ
ＲＯＭと不揮発性（ノンボラタイル）ＲＡＭの動作の説
明の為のものである。図７Ｂは本発明の第５の特徴に関
連する不揮発性ＲＡＭの‘φ’と‘１’の書き込みの電
圧条件の例を示すテーブルである。図８Ａはトリプルポ
リシリコンスプリットゲートＥＥＰＲＯＭセルの断面図
で本発明の第６の特徴に関連するフローティングゲート
において垂直（段差）の長いチャンネルをもち，チャン
ネルホットエレクトロンはエレクトロンの直進行方向に
垂直なチャンネルオキサイドを通ってフローティングゲ
ートへ注入される。フローティングゲートのエレクトロ
ンはトンネリングによってフローティングゲートからド
レイン拡散（ディフージョン）成いはフローティングゲ
ートから選択ゲートへと除かれる。図８Ｂはトリプルポ
リシリコンスプリットゲートＥＥＰＲＯＭセルの断面で
図８Ａのトランジスターのバリエーションであり、本発
明の第６の特徴に関連する普通ゲート用の垂直チャンネ
ルであり，ここでもホットエレクトロンは真っ直ぐに進
行方向のフローティングゲートへと水平チャンネルオキ
サイドを通して注入される。フローティングゲートのエ
レクトロンはフローティングゲートからドレイン拡散へ
とトンネリングによって除去される。図９Ａと９Ｂは本
発明の第７の特徴に於いて段差チャンネル形成段階中に
セルフアラインのドレインｎ−拡散をつくる工程をしめ
す断面図である。図９Ｃと９Ｄは図４Ａ、図５Ａ、図６
Ａの生産工程の色々な段階のスタックゲートセル形成の
断面図である。図１０Ａから１０Ｃは，図４Ｂ、図６Ｂ
の生産工程の色々な段階のスプリットゲートセル形成の
断面図である。図１１Ａから１１Ｇは図６Ｃのスプリッ
トゲート形成中の各く生産工程中の断面図でありここで
フローティングゲート幅は少なくとも１５０ｎｍある。
図１１Ｈは図１１Ｈのライン１１Ｇ−１１Ｇ’にそって
とられた断面図である。図１１Ｈは段差注入チャンネル
のあるスプリットゲートトランジスターを上から見た
図である。図１２Ａから１２Ｃは図６Ｃスプリットゲー
トトランジスター形成生産工程の色々な段階に於ける
断面図で水平フローティングチャンネルは１００ｎｍ以
下である。図１３Ａから１３Ｇはトランジスター６００
ｄとトランジスター６００ｅの生産工程の色々な段階に
於ける断面図である。図１３Ｇは図１３Ｈのライン１３
Ｇ−１３Ｇ’にそってとった断面図である。図１３Ｈは
工程完了後のメモリーアレイのトランジスター６００ｄ
を上方から見た図である。

Claims

【特許請求の範囲】

【請求項１】チャンネルからフローティングゲートへの
チャンネルホツトエレクトロンの注入をより効率的に出
来る、電気的にプログラム出来るメモリーデバイスで次
の特徴を持つもの：ソースとドレイン間にチャンネルを
持つ基板；前記のチャンネル領域とソース／ドレインの
一部の上に電導層のフローティングゲート層があり，前
記の基板とフローティングゲート層間に誘電層を持つ構
造；前記フローティングゲート下の前記のチャンネルに
水平と垂直な部分を両方持つもの
【請求項２】請求項１の電気的にプログラマブルなメモ
リーデバイスで前記の水平と垂直な部分は水平チャンネ
ルと垂直チャンネルであり、前記の垂直チャンネルは前
記のドレイン領域に隣接しており、水平チャンネルは前
記のソース領域に隣接しており、そのデバイスは動作す
る時、水平チャンネルで加速されたエレクトロンはその
運動方向に直進し，その進行方向て対し前記の垂直なチ
ャンネルオキサイドを通りぬけて前記の垂直チャンネル
上の前記フローティングゲートの垂直部分に注入される
ことを提供するもの
【請求項３】請求項２の電気的プログラマブルメモリー
デバイスの前記の垂直チャンネルは深さが約２０から２
００ｎｍであるもの
【請求項４】請求項２の電気的プログラマブルメモリー
デバイスの前記の垂直チャンネルの角度が水平面から計
ったときに３０度から１５０度の間であるもの
【請求項５】請求項２の電気的プログラマブルメモリー
デバイスの前記のフローティングゲート下の垂直チャン
ネルがＮタイプの材料であり、１Ｅ１７ｃｍ^３から１Ｅ
１９ｃｍ^３の間で軽くドーピングされているもの
【請求項６】請求項１の電気的にプログラマブルメモリ
ーデバイスに於て、前記の水平チャンネルの延長が他の
別の（フローティングしていない）コントロールゲート
で覆われている；そして前記の垂直な段差チャンネルは
フローティングゲートで覆われる、それにより前記の水
平チャンネルと垂直チャンネルが電気的に２つの隔離さ
れたゲートによって制御される。水平チャンネルで加速
されたエレクトロンは進行方向に直進して垂直なフロー
ティングゲートへ注入されるもの
【請求項７】シングルポリシリコンＥＥＰＲＯＭメモリ
ーセルで次の特徴を持っているもの；従来のＦＥＴラン
ジスターとフローティングゲートデバイスを直列につな
いだもの；フローティングゲートデバイスのフローティ
ングゲート下に前記の水平と垂直段差チャンネル／ドレ
インを持っが，フローティングゲート下の段差Ｎ−ドレ
インの長さが意図的に長くされドレイン間のカプリング
キャパシタンスを増やすもの；そして上記の水平チャン
ネル／ドレインが普通‘オン’になっているもの
【請求項８】シングルポリシリコンＥＥＰＲＯＭメモリ
ーセルで次の特徴を持つもの；フローティングゲートメ
モリートランジスターが水平と垂直な段差チャンネル／
ドレインを持つもの；そして外側にカプリングキャパシ
ターがあるもの；で前記のキャパシターのゲートはフロ
ーティングゲートと同じ導伝材料で形成されているもの
で一緒に接続されているもの；前記の水平チャンネルが
普通‘オフ’になっており；そして前記のカプリングキ
ャパシターの他のターミナルである拡散層に電圧をかけ
る事により前記のフローティングゲートメモリートラン
ジスターが選択されるもの
【請求項９】シングルポリシリコンＥＰＲＯＭメモリー
セルデバイス次の特徴を持つもの；フローティングゲー
トメモリーセルトランジスターで水平と垂直な段差チャ
ンネル／ドレインを持つもの；そしてカプリングキャパ
シターがあり；前記のカプリングキャパシターに前記の
のトランジスターのフローティングゲートが接続してい
るものでフローティングゲート下の段差Ｎ−ドレインの
長さの水平部の長さよりも小さくても良いが、カプリン
グキャパシターはカプリングレシオを増やす為前記のフ
ローティングゲートトランジスター領域より少なくとも
より大きいもの；前記の水平チャンネルが普通‘オフ’
になっており、前記のメモリートランジスターがカプリ
ングキャパシターに電圧をかけると選択出来るもの
【請求項１０】請求項９のＥＰＲＯＭメモリーセルに於
いて段差チャンネル／ドレイン構造のある前記のフロー
ティングゲートメモリートランジスターの前記の段差Ｎ
ジャンクションの同じサイドで消去とプログラム動作が
信頼性を持って行われるもので、フローティングゲート
からＮ−ドレイン拡散（ディフュージョン）へのトンネ
リングの為の高電圧に耐えるようにソースよりも深いＮ
−ドレインジャンクションを軽くドーピングをするもの
【請求項１１】ダブルポリシリコンメモリーセルで次の
特徴を持つもの；ソース、ドレインとチャンネルのある
フローティングスタックゲートメモリートランジスター
でチャンネルから前記のフローティングゲートへと効率
よいエレクトロンの注入を提供する水平と垂直の段差チ
ャンネル／ドレインを持つもの；フローティングゲート
からＮ−ドレイン拡散（ディフュージョン）へのトンネ
リングの為の高電圧に耐えられるように，前記の水平と
垂直な段差ジャンクションにおいてソースよりも深いＮ
−ドレインジャンクションを軽くドーピングをすること
により提供される信頼性のある前記のメモリーセルの消
去動作を提供するもの
【請求項１２】ダブルポリシリコンスプリットゲートＥ
ＰＲＯＭメモリーセルで次の特徴を持つもの；ソースと
ドレインとチャンネルを持つフローティングスプリット
ゲートメモリートランジスターで水平と垂直な段差チャ
ンネル／ドレイン構造を持ち、前記のフローティングゲ
ートへチャンネルから効率の良いエレクトロン注入を提
供するもの；フローティングゲートからＮ−ドレイン拡
散へトンネリングの為の高電圧に耐えるよう軽いドーピ
ングと、より深いＮ−ドレインジャンクションによって
提供される前記の水平と垂直段差ジャンクションでの前
記のメモリーセルの信頼性のある消去方法を提供するも
の
【請求項１３】ダブルポリシリコンゲートＥＰＲＯＭメ
モリーセルでダブルポリシリコンフローティングゲート
トランジスターが水平と垂直な段差チャンネル／ドレイ
ンをもっている；前記のフローティングゲートにチャン
ネルから効率よくエレクトロン注入をする構造を持って
いる；コントロールゲートがある；Ｎ−ドレイン拡散上
のフローティングゲート上の重複した部分の長さが水平
チャンネルの長さより長く調整してある；そして前記の
フローティングゲートから前記のコントロールゲートへ
のトンネリングにより前記のメモリーセルの消去が出来
るもの
【請求項１４】請求項９のシングルポリシリコンＥＰＲ
ＯＭメモリーセルで選択されたワードライン消去が小さ
な消去ブロックサイズで行われ、不必要なプログラム消
去サイクルがフローティングゲートトランジスターで最
小限にとどめられる為耐性が良くなることを提供するも
の
【請求項１５】請求項１１のダブルポリシリコンスタッ
クＥＰＲＯＭメモリーセルに於いてＮ−ドレイン拡散
（ディフュージョン）上の重複したフローティングゲー
トの長さを水平チャンネルの長さより長く調整して、又
前記のドレインジャンクションを前記のソースジャンク
ションと同じ程浅くしても消去動作を提供するもの
【請求項１６】請求項１２のダブルポリシリコンスプリ
ットゲートＥＰＲＯＭメモリーセルでＮ−ドレイン拡散
（ディフュージョン）上の重複したフローティングゲー
トの長さを水平チャンネルの長さより長く調整して、又
前記のドレインジャンクションを前記のソースジャンク
ションと同じ程浅くしても消去動作を提供するもの
【請求項１７】不揮発性ＲＡＭで低電圧プログラミング
とポリシリコンからポリシリコンへの消去動作の両方が
出来るもので次の特徴を持つもの；基板にソースとドレ
イン領域がありその間にチャンネルがあるもの；フロー
ティングゲート層が前記のソースとドレイン領域と前記
のチャンネルの一部の上にあり、その構造はダイイレク
トリックレヤーとコンダクターレヤーが含まれている；
前記のフローティングゲートの下の前記のチャンネルが
水平と垂直の部分の両方を持っている；そしてワードラ
イン選択ゲートが前記の水平チャンネル部の一部分にあ
るもの
【請求項１８】請求項１７の不揮発性ＲＡＭで低電圧プ
ログラミングの方法とポリシリコンからポリシリコンへ
の消去動作方法を又その二つを同時に提供するもの
【請求項１９】トリプルポリシリコン電気的プログラマ
ブルメモリーデバイスでチャンネルからフローティング
ゲートへのエレクトロンの注入がより効率的に行えるも
ので次の特徴を持つもの：ソースとドレインの間にチャ
ンネル領域をもつ基板；垂直チャンネル部上にフローテ
ィングゲートとスタックしたもう一つのポリ合わせて二
層のポリシリコンの構造が前記のドレインの一部分上に
存在し，且つ前記の水平チャンネル部分とソースの一部
分上に三層めのポリシリコンが存在し，その基板，ポリ
シリコン間にダイイレクトリックレヤーの絶縁膜を持つ
もの；そして前記の垂直チャンネルスタックフローティ
ングゲート構造は水平ＦＥＴデバイスと直結されてお
り，別々に分離されたポリシリコンゲートを持つ水平チ
ャンネルの中で加速されたエレクトロンが垂直フローテ
ィングゲートに注入される前記のエレクトロン注入メカ
ニズムを利用するもの
【請求項２０】請求項１９のトリプルポリシリコン電気
的プログラマブルメモリーデバイスに於いて前記のフロ
ーティングゲート上に前記の水平なポリシリコンゲート
の延長が提供されており、それによりフローティングゲ
ート上に蓄えられたエレクトロンはフローティングゲー
トから水平ポリシリコンゲートへのトンネリングにより
消去され除去されるもの
【請求項２１】電気的にプログラマブルなメモリーデバ
イスでチャンネルからフローティングゲートへのエレク
トロン注入が効率的に行われるものの製造方法で次の特
徴を持つもの；ソースとドレイン間にチャンネルを持つ
基板；前記のチャンネル領域とソース／ドレインの一部
の上に電導層のフローティングゲート層があり，前記の
基板とフローティングゲート層間に誘電層を持つ構造；
前記フローティングゲート下の前記のチャンネルに水平
と垂直な部分を両方持つ；Ｎ−ドレインの端は垂直段差
にセルフアラインで形成される；そのＮ−領域はソース
領域よりも低い位置にある
【請求項２２】請求項２１の電気的にプログラマブルな
メモリーデバイスに於いて前記の水平と垂直な部分が水
平チャンネルと垂直チャンネルであり、前記の垂直チャ
ンネルは前記のドレイン領域に隣接して存在し、前記の
水平チャンネルは前記のソース領域に隣接して存在し、
そのデバイスは動作するとき，水平チャンネルで加速さ
れたエレクトロンは進行方向に直進して，その進行方向
に垂直に存在する前記垂直チャンネルと前記の垂直チャ
ンネル上のフローティングゲート構造の垂直部分に，注
入される事を提供するもの。
【請求項２３】前記の垂直チャンネルの角度が水平面か
ら計って３０から１５０度の間である請求項２２の電気
的にプログラマブルなメモリーの方法
【請求項２４】前記の垂直チャンネルがフィールドエヘ
クトデバイス製造の初期の段階でエッチングによって形
成される；その深さが２０から１００ｎｍである請求項
２３の電気的にプログラマブルなメモリーの方法
【請求項２５】前記の垂直チャンネルがフィールドエヘ
クトデバイス製造の初期の段階でエッチングによって形
成され、その深さが２０から３００ｎｍである請求項２
３の電気的にプログラマブルなメモリーの方法
【請求項２６】前記の垂直チャンネル形成後に同じマス
クを使って垂直チャンネル段差を設定する；リン、ヒ
素、アンチモンから成るグループからのイオンを注入に
使って垂直チャンネル段差領域にセルフアラインしたチ
ャンネル／Ｎ−ドレインを形成する請求項２５の電気的
にプログラマブルなメモリーの方法
【請求項２７】前記のチャンネル上にトンネルシリコン
オキサイドを形成してその上に前記のフローティングゲ
ートになる前記の第１のポリシリコンレヤーをパターニ
ングをして、前記の垂直チャンネル段差上にフローティ
ングゲートを形成する請求項２６の方法
【請求項２８】請求項２７の方法に於いてスタックゲー
トメモリーセルが形成される方法
【請求項２９】請求項２７の方法に於いてスプリットゲ
ートメモリーセルが形成される方法
【請求項３０】前記のフローティングゲートになる前記
の第１ポリシリコンレヤーと，その上にデポジットされ
たダイエレクトリックレヤーと，その上に前記のコント
ロールゲート用の第２ポリシリコンレヤーをパターニン
グする事により形成される請求項２６の方法
【請求項３１】チャンネルからフローティングゲートへ
のエレクトロン注入の効率を良くする電気的なプログラ
マブルメモリーデバイスを形成する方法で次の特徴を持
つもの：分離された表面領域を持つ半導体基板を提供す
る；ソースとドレイン領域間に少なくとも１つの分離領
域がある；前記のソースとドレインの間に望む深さに前
記の基板をエッチングすることにより，少なくとも１つ
の前記の分離領域内に垂直段差が形成される；垂直段差
にイオン注入してＮ領域が形成されが，そのＮ領域は前
記のソースとドレイン領域のいずれかに隣接している；
前記ノＮ−ドレインはセルフアラインでステツプの端に
つくられ，Ｎ−ドレインはソースよりも低い位置にあ
る；前記のソースとドレイン領域の一部と前記のチャン
ネル上にフローティングゲートを持ち、そのコンダクタ
ー（フローティングゲートポリ）レヤーと前記のチャン
ネル間にダイイレクトリックレヤーからなる；そして前
記のフローティングゲート下の前記のチャンネルは水平
と垂直の両部分を持つ
【請求項３２】請求項３１の方法においてコントロール
ゲートは前記のフローティングゲート上のコンポジット
（合成）ダイエレクトリックレヤーの上に形成され；ポ
リシリコン層を形成し前記のポリシリコン層をパターニ
ングすることにより前記のコントロールゲートを設定す
る
【請求項３３】請求項３１の電気的にプログラマブルな
メモリーデバイスの製造法において，前記の水平部分と
垂直部分が水平チャンネルと垂直チャンネルであり、前
記の垂直チャンネルは前記のドレイン領域に隣接してお
り、前記の水平チャンネルは前記のソース領域に隣接し
ており、そのデバイスの動作中に水平チャンネル内で加
速したエレクトロンをモーメンタム方向に，垂直チャン
ネルと前記の垂直チャンネル上のフローティングゲート
の垂直部に，直進して注入する，
【請求項３４】前記の垂直チャンネルの深さが２０−３
００ｎｍの間である事を特徴とする請求項３１の電気的
にプログラマブルなメモリー方法
【請求項３５】前記の垂直チャンネルの角度が水平面か
ら計って３０−１５０度の間である事を特徴とする請求
項３１の電気的にプログラマブルなメモリー方法
【請求項３６】前記の垂直チャンネル形成後同じマスク
を使って垂直チャンネルの段差を設定する（デファイン
する）請求項３１の電気的にプログラマブルなメモリー
方法
【請求項３７】前記の垂直チャンネル上に前記のフロー
ティングゲートを形成する請求項３１の方法で，前記の
チャンネル上に前記のダイエレクトリック層であるトン
ネルシリコンオキサイドを形成し，その上に前記のコン
ダクティブ層である第１ポリシリコン層を形成し，それ
をフローティングゲートにパターニングすること
【請求項３８】請求項３１に於いてスタックゲートメモ
リーセルを形成する方法
【請求項３９】請求項３１に於いてドレインが段差底に
あるスプリットゲートメモリーセルを形成する方法
【請求項４０】チャンネルからフローティングゲートへ
のエレクトロン注入をより効率的にする電気的にプログ
ラマブルなメモリーデバイスの形成方法で次の特徴を持
つもの：半導体基板の表面に分離領域をもつ；少なくと
も１つの前記の領域にワードラインゲート構造を形成す
る；ワードラインゲート構造に隣接してソース領域を形
成する；前記のワードラインゲート構造に隣接してＮ−
ドレイン領域を形成するが前記のソース領域からスペー
スを空けて置かれている；前記の１つの分離領域に垂直
段差をもち，前記のＮ−ドレイン領域を前記のソースと
ドレインの間に基板に望む深さにエッチする事によりそ
の垂直段差は形成される；前記のＮ−ドレイン領域内
で，より低い位置にあるドレイン領域を高濃度にイオン
注入して形成する；ワードラインに隣接して前記のソー
スコンタクトを形成し；前記のチャンネルと一部の前記
のソースとドレイン領域上にフローティングゲート構造
を形成し、その構造はダイエレクトリック層とその上の
コンダクター層からなり；そして前記のフローティング
ゲート下の前記のチャンネルは水平と垂直部分を両方持
っている。
【請求項４１】チャンネルからフローティングゲートへ
のより効率的なエレクトロン注入の出来る電気的プログ
ラマブルメモリーデバイスの形成方法で次の特徴を持つ
もの：半導体基板表面に分離領域を提供する；前記の分
離領域内に，ソースとドレイン領域間にチャンネル領域
がはさまれている；前記のソースとドレインドレイン領
域が前記の分離領域の表面より低い位置に存在する；前
記の分離領域内に前記のソースとドレインドレイン領域
ををもち，前記のソースとドレインの間に３００ｎｍ以
上の深さに前記の基板内へとエッチングする事によりト
レンチドレイン領域を形成，そのトレンチにより垂直段
差を形成する；前記のドレイン領域に接する垂直段差の
Ｎ−領域をイオン注入で形成する；前記のソースとドレ
イン領域の部分と前記のチャンネル上にフローティング
ゲート構造を形成し、その構造はダイエレクトリックレ
ヤーとその上のコンダクターレヤーを含む；前記のダイ
イレクトリックレヤーは前記の段差上と前記のトレンチ
上に形成され，そのダイイレクトリックレヤー上に前記
のコンダクターレヤーのポリシリコンがあり、それは前
記のトレンチ内外の前記のダイイレクトリックレヤー上
にデポジットされた；前記のポリシリコンレヤーは、前
記のフローティングゲート構造を完成させる為に前記の
トレンチに内にある前記のレヤーのその部分のみ残して
平旦化される；そして前記のフローティングゲートの下
にある前記のチャンネルは水平と垂直の両部分を持って
いる。
【請求項４２】前記の垂直チャンネルが水平面から計っ
て３０−１５０度の間である事を特徴とする請求項４１
の電気的にプログラマブルなメモリー方法
【請求項４３】前記の垂直チャンネルが１００−３００
ｎｍの間の深さにエッチングされる事によって形成され
る請求項４１の電気的にプログラマブルなメモリー方法