JPH11219934A - Manufacture of semiconductor device - Google Patents
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- JPH11219934A JPH11219934A JP1877398A JP1877398A JPH11219934A JP H11219934 A JPH11219934 A JP H11219934A JP 1877398 A JP1877398 A JP 1877398A JP 1877398 A JP1877398 A JP 1877398A JP H11219934 A JPH11219934 A JP H11219934A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩ基板に半導
体素子が形成された半導体装置の製造方法に関するもの
である。The present invention relates to a method for manufacturing a semiconductor device in which a semiconductor element is formed on an SOI substrate.
【０００２】[0002]
【従来の技術】図７乃至図１０を用いて、従来のＳＯＩ
基板を用いたＣＭＯＳトランジスタの形成方法を説明す
る。2. Description of the Related Art Referring to FIGS.
A method for forming a CMOS transistor using a substrate will be described.
【０００３】まず、ＳＯＩ基板のトランジスタを形成す
る表面シリコン層４１を酸化、エッチング等を行い、表
面シリコン層４１の厚さを７０ｎｍに調整する。尚、支
持基板４３上の埋め込み酸化膜４２の膜厚は１００ｎｍ
である（図７（ａ））。[0003] First, the surface silicon layer 41 for forming a transistor on an SOI substrate is oxidized, etched or the like to adjust the thickness of the surface silicon layer 41 to 70 nm. The thickness of the buried oxide film 42 on the support substrate 43 is 100 nm.
(FIG. 7A).
【０００４】次に、熱酸化法により酸化膜４４を１０ｎ
ｍ形成し、ＬＰＣＶＤ法によりＳｉＮ膜（図示せず。）
を１００ｎｍ形成し、フォトリソ法及びドライエッチン
グにより素子分離領域のＳｉＮ膜及び酸化膜４４を除去
する。続いて、熱酸化を行い、１６０ｎｍの膜厚の素子
分離用の酸化膜４５を形成し、その後熱リン酸によりＳ
ｉＮ膜を除去する（図７（ｂ））。Next, the oxide film 44 is formed to a thickness of 10 n by a thermal oxidation method.
m, and a SiN film (not shown) by the LPCVD method.
Is formed to a thickness of 100 nm, and the SiN film and the oxide film 44 in the element isolation region are removed by photolithography and dry etching. Subsequently, thermal oxidation is performed to form an oxide film 45 for element isolation with a thickness of 160 nm, and then S
The iN film is removed (FIG. 7B).
【０００５】次に、ＰＭＯＳ活性領域にフォトリソ法及
びイオン注入法により、リンを注入エネルギー２５ｋｅ
Ｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2でイオン注入
し、ＰＭＯＳのチャネル領域４６の不純物濃度を決定す
る。続いて、ＮＭＯＳ活性領域にフォトリソ法及びイオ
ン注入法により、ボロンを注入エネルギー３０ｋｅＶ、
ドーズ量５×１０12ｉｏｎｓ／ｃｍ2でイオン注入し、
ＮＭＯＳのチャネル領域４７の不純物濃度を決定する。Then, phosphorus is implanted into the PMOS active region by photolithography and ion implantation at an energy of 25 ke.
V ions are implanted at a dose of 5 × 10 12 ions / cm 2 to determine the impurity concentration of the PMOS channel region 46. Subsequently, boron is implanted into the NMOS active region by photolithography and ion implantation at an energy of 30 keV.
Ion implantation at a dose of 5 × 10 12 ions / cm 2 ,
The impurity concentration of the channel region 47 of the NMOS is determined.
【０００６】次に、１％ＨＦを用いて、酸化膜４４を除
去し、熱酸化法により、ゲート酸化膜４８を７ｎｍ形成
する。続いて、ＬＰＣＶＤ法により、ポリシリコン膜４
９を１５０ｎｍ形成し、イオン注入法により、リンをポ
リシリコン膜４９に注入エネルギー２０ｋｅｖ、ドーズ
量５×１０15ｉｏｎｓ／ｃｍ2でイオン注入し、ＣＶＤ
法によりＷＳｉ膜５０を１００ｎｍ形成する。その後、
フォトリソ法及びドライエッチング法によりＷＳｉ膜５
０及びポリシリコン膜４９をエッチングし、ゲート電極
を形成する（図７（ｃ））。Next, the oxide film 44 is removed using 1% HF, and a gate oxide film 48 is formed to a thickness of 7 nm by a thermal oxidation method. Subsequently, the polysilicon film 4 is formed by the LPCVD method.
9 is formed to a thickness of 150 nm, and phosphorus is ion-implanted into the polysilicon film 49 at an implantation energy of 20 keV and a dose of 5 × 10 15 ions / cm 2 by an ion implantation method.
A WSi film 50 is formed to a thickness of 100 nm by the method. afterwards,
WSi film 5 by photolithography and dry etching
0 and the polysilicon film 49 are etched to form a gate electrode (FIG. 7C).
【０００７】次に、ＰＭＯＳ活性領域にフォトリソ法及
びイオン注入法により、ＢＦ2を注入エネルギー２０ｋ
ｅＶ、ドーズ量５×１０13ｉｏｎｓ／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層５１の不純物濃度
を決定する。続いて、ＮＭＯＳ活性領域にフォトリソ法
及びイオン注入法により、リンを注入エネルギー１５ｋ
ｅＶ、ドーズ量５×１０13ｉｏｎｓ／ｃｍ2でイオン注
入し、ＮＭＯＳのドレイン緩衝拡散層５２の不純物濃度
を決定する。Then, BF 2 is implanted into the PMOS active region by photolithography and ion implantation at an energy of 20 k.
Ion implantation is performed at eV and a dose of 5 × 10 13 ions / cm 2 to determine the impurity concentration of the drain buffer diffusion layer 51 of the PMOS. Subsequently, phosphorus is implanted into the NMOS active region by photolithography and ion implantation at an energy of 15 k.
Ion implantation is performed at eV and a dose of 5 × 10 13 ions / cm 2 to determine the impurity concentration of the NMOS drain buffer diffusion layer 52.
【０００８】次に、酸化膜（図示せず。）をＣＶＤ法に
より、１５０ｎｍ形成し、ドライエッチング法により、
酸化膜を１４０ｎｍエッチバックし、ゲート電極側壁に
酸化膜のサイドウォール５３を形成する。続いて、ＰＭ
ＯＳ活性領域にフォトリソ法及びイオン注入法により、
ＢＦ2を注入エネルギー２０ｋｅＶ、ドーズ量５×１０
15ｉｏｎｓ／ｃｍ2でイオン注入し、ＰＭＯＳソースド
レイン拡散層５４の不純物濃度を決定する。続いて、Ｎ
ＭＯＳ活性領域にフォトリソ法及びイオン注入法によ
り、リンを注入エネルギー１５ｋｅＶ、ドーズ量５×１
０15ｉｏｎｓ／ｃｍ2でイオン注入し、ＮＭＯＳのソー
スドレイン拡散層５５の不純物濃度を決定する（図７
（ｄ））。Next, an oxide film (not shown) is formed to a thickness of 150 nm by a CVD method, and is formed by a dry etching method.
The oxide film is etched back by 140 nm, and a sidewall 53 of the oxide film is formed on the side wall of the gate electrode. Then PM
By photolithography and ion implantation in the OS active region,
BF 2 is implanted at an energy of 20 keV and a dose of 5 × 10
Ions are implanted at 15 ions / cm 2 to determine the impurity concentration of the PMOS source / drain diffusion layer 54. Then N
Phosphorus is implanted into the MOS active region by photolithography and ion implantation at an implantation energy of 15 keV and a dose of 5 × 1.
At 15 ions / cm 2 , the impurity concentration of the NMOS source / drain diffusion layer 55 is determined (FIG. 7).
(D)).
【０００９】次に、ＮＳＧ膜５６をＣＶＤ法により１５
０ｎｍ形成し、続いてＢＰＳＧ膜５７をＣＶＤ法により
７５０ｎｍ形成する。その後、窒素雰囲気中で９００
℃、２０分の熱処理を行い、ＢＰＳＧ膜５７のリフロー
及び上述の工程でイオン注入した不純物の活性化を行
う。その後、フォトリソ法により半導体素子と電極配線
とを接続するコンタクトホール部領域が開口した開口部
５９を有するレジストパターン５８を形成する（図８
（ａ））。Next, an NSG film 56 is formed
Then, a BPSG film 57 is formed to a thickness of 750 nm by the CVD method. After that, 900
A heat treatment at 20 ° C. for 20 minutes is performed to reflow the BPSG film 57 and activate the ions implanted in the above-described steps. Thereafter, a resist pattern 58 having an opening 59 in a contact hole region connecting the semiconductor element and the electrode wiring is formed by a photolithography method (FIG. 8).
(A)).
【００１０】次に、レジストパターン５８をマスクに、
ドライエッチングによりＢＰＳＧ膜５７及びＮＳＧ膜５
６にコンタクトホール部６０を形成する。エッチング装
置は誘導結合型プラズマエッチング装置でウエハ保持電
極にも高周波を印加している。エッチング条件は、Ｃ2
Ｆ6の流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース
印加電力２５００Ｗ、ウエハ保持電極印加電力８００Ｗ
でオーバーエッチ量は最深ソースドレインコンタクト部
に対して３０％としている（図８（ｂ））。Next, using the resist pattern 58 as a mask,
BPSG film 57 and NSG film 5 by dry etching
6, a contact hole 60 is formed. The etching apparatus is an inductively coupled plasma etching apparatus and applies a high frequency to a wafer holding electrode. The etching condition is C 2
F 6 flow rate 50 sccm, degree of vacuum 5 mTorr, source applied power 2500 W, wafer holding electrode applied power 800 W
The overetch amount is 30% of the deepest source / drain contact portion (FIG. 8B).
【００１１】次に、スパッタ法によりチタン膜を６０ｎ
ｍ形成し、続いてスパッタ法により、ＴｉＮ膜を６０ｎ
ｍ形成し、バリアメタル膜６１を形成する。続いて、Ｃ
ＶＤ法により、タングステン膜６２を５００ｎｍ形成
し、ドライエッチング法によりタングステン膜６２をエ
ッチバックし、コンタクトホール部６０のみにタングス
テン６２を残す。次に、ドライエッチング法によりバリ
アメタル膜６１をエッチバックし、コンタクトホール部
６０のみにバリアメタル膜６１を残す。Next, a titanium film is formed by sputtering to a thickness of 60 n.
m, and then a TiN film is formed to a thickness of 60 n by sputtering.
m, and a barrier metal film 61 is formed. Then, C
A tungsten film 62 is formed to a thickness of 500 nm by a VD method, and the tungsten film 62 is etched back by a dry etching method, leaving the tungsten 62 only in the contact hole 60. Next, the barrier metal film 61 is etched back by dry etching, leaving the barrier metal film 61 only in the contact hole 60.
【００１２】次に、スパッタ法によりＴｉＮ膜６３を８
０ｎｍ、ＡｌＣｕ膜６４を４００ｎｍ、ＴｉＮ膜６５を
８０ｎｍ形成する。その後、フォトリソ法及びドライエ
ッチング法により、ＴｉＮ膜６５、ＡｌＣｕ膜６４、Ｔ
ｉＮ膜６３をエッチングし、下部電極配線を形成する
（図９（ａ））。Next, the TiN film 63 is
An AlCu film 64 is formed to a thickness of 400 nm and a TiN film 65 is formed to a thickness of 80 nm. Thereafter, the TiN film 65, the AlCu film 64, the T
The lower electrode wiring is formed by etching the iN film 63 (FIG. 9A).
【００１３】次に、プラズマＣＶＤ法によりＰ−ＳｉＯ
2膜６６を２０００ｎｍ形成し、続いてＣＭＰ法によ
り、Ｐ−ＳｉＯ2膜６６を平坦化する。ＣＭＰ法による
平坦化後のＰ−ＳｉＯ2膜６６の膜厚は電極配線上で１
０００ｎｍにする。その後、フォトリソ法により、下部
電極配線と上部電極配線とを接続するヴィアホール部６
９領域に開口部６８を有するレジストパターン６７を形
成する（図９（ｂ））。Next, P-SiO is formed by a plasma CVD method.
The second film 66 is formed to a thickness of 2000 nm, and then the P-SiO 2 film 66 is planarized by the CMP method. The thickness of the P-SiO 2 film 66 after planarization by the CMP method is 1 on the electrode wiring.
000 nm. Then, via holes 6 for connecting the lower electrode wiring and the upper electrode wiring by photolithography.
A resist pattern 67 having openings 68 in nine regions is formed (FIG. 9B).
【００１４】次に、レジストパターン６７をマスクに、
ドライエッチングによりＰ−ＳｉＯ2膜６６にヴィアホ
ール部６９を形成する。エッチング装置は誘導結合型プ
ラズマエッチング装置でウエハ保持電極にも高周波を印
加している。エッチング条件は、Ｃ2Ｆ6の流量５０ｓｃ
ｃｍ、真空度５ｍＴｏｒｒ、ソース印加電力２５００
Ｗ、ウエハ保持電極印加電力８００Ｗでオーバーエッチ
量は５０％としている（図１０（ａ））。Next, using the resist pattern 67 as a mask,
Via holes 69 are formed in the P-SiO 2 film 66 by dry etching. The etching apparatus is an inductively coupled plasma etching apparatus and applies a high frequency to a wafer holding electrode. The etching condition is a flow rate of C 2 F 6 of 50 sc.
cm, degree of vacuum 5 mTorr, source applied power 2500
W, the overetch amount is set to 50% at a power applied to the wafer holding electrode of 800 W (FIG. 10A).
【００１５】次に、スパッタ法によりチタン膜を６０ｎ
ｍ形成し、続いてスパッタ法により、ＴｉＮ膜を６０ｎ
ｍ形成し、バリアメタル膜７０を形成する。続いて、Ｃ
ＶＤ法により、タングステン膜７１を５００ｎｍ形成
し、ドライエッチング法によりタングステン膜７１をエ
ッチバックし、ヴィアホール部６９のみにタングステン
７１を残す。次に、ドライエッチング法によりバリアメ
タル膜３０をエッチバックし、ヴィアホール部６９のみ
にバリアメタル膜７０を残す。Next, a titanium film is formed by sputtering to a thickness of 60 n.
m, and then a TiN film is formed to a thickness of 60 n by sputtering.
m, and a barrier metal film 70 is formed. Then, C
A tungsten film 71 is formed to a thickness of 500 nm by a VD method, and the tungsten film 71 is etched back by a dry etching method, leaving the tungsten 71 only in the via hole 69. Next, the barrier metal film 30 is etched back by the dry etching method, and the barrier metal film 70 is left only in the via hole 69.
【００１６】次に、スパッタ法によりＴｉＮ膜７２を８
０ｎｍ、ＡｌＣｕ膜７３を８００ｎｍ、ＴｉＮ膜７４を
８０ｎｍ形成する。その後、フォトリソ法及びドライエ
ッチング法により、ＴｉＮ膜７４、ＡｌＣｕ膜７３、Ｔ
ｉＮ膜７２をエッチングし、上部電極配線を形成する。
その後、プラズマＣＶＤ法により、パッシベーション膜
のＳｉＮ膜７５を６００ｎｍ形成する。その後、フォト
リソ法及びドライエッチング法によりボンディングパッ
ド接続孔をＳｉＮ膜７５に形成する（図１０（ｂ））。Next, the TiN film 72 is
An AlCu film 73 is formed to a thickness of 800 nm and a TiN film 74 is formed to a thickness of 80 nm. After that, the TiN film 74, the AlCu film 73, and the T
The iN film 72 is etched to form an upper electrode wiring.
Thereafter, a SiN film 75 as a passivation film is formed to a thickness of 600 nm by a plasma CVD method. Thereafter, a bonding pad connection hole is formed in the SiN film 75 by a photolithography method and a dry etching method (FIG. 10B).
【００１７】[0017]
【発明が解決しようとする課題】微細化が進む半導体装
置の構造では、半導体素子と金属配線とを接続するコン
タクトホールや上部配線電極と下部配線電極とを接続す
るヴィアホールはドライエッチングを用いて加工する。
このドライエッチングにおいて、コンタクトホールやヴ
ィアホールの側壁が負に帯電し、その結果これらホール
底部は正に帯電する。この傾向は微細化が進むにつれて
著しくなる。ＳＯＩデバイスの場合、ホール底部が帯電
した場合、活性領域と支持基板との間に電位が発生し、
その間にある埋め込み酸化膜が劣化し、この劣化がさら
に進むと破壊に至る。この埋め込み酸化膜の劣化のた
め、半導体装置の信頼性、歩留まりが低下する。In the structure of a semiconductor device which is being miniaturized, a contact hole connecting a semiconductor element and a metal wiring and a via hole connecting an upper wiring electrode and a lower wiring electrode are formed by dry etching. Process.
In this dry etching, the side walls of the contact holes and via holes are negatively charged, and as a result, the bottoms of these holes are positively charged. This tendency becomes remarkable as miniaturization progresses. In the case of the SOI device, when the bottom of the hole is charged, a potential is generated between the active region and the supporting substrate,
The buried oxide film between them deteriorates, and if the deterioration further progresses, the buried oxide film is destroyed. Due to the deterioration of the buried oxide film, the reliability and yield of the semiconductor device decrease.
【００１８】また、別の従来技術として、特開平６−１
４０３７３号公報に記載の技術を図１１を用いて説明す
る。Another conventional technique is disclosed in Japanese Unexamined Patent Application Publication No.
The technique described in Japanese Patent No. 40373 will be described with reference to FIG.
【００１９】まず、図１１（ａ）において、ＬＯＣＯＳ
法等でシリコン基板７１にフィールド部（図示せず。）
を形成した後、このフィールド部に囲まれている素子活
性領域にゲート絶縁膜７２を形成する。次に、ポリシリ
コン膜７３を形成し、このポリシリコン膜７３へ不純物
を注入する。その後、ポリシリコン膜７３をエッチング
して、ゲート電極を形成する。次に、ゲート電極とフィ
ールド部とをマスクにシリコン基板７１に不純物をイオ
ン注入して、ソース／ドレイン拡散層７４を形成する。
その後、ゲート電極の表面に熱酸化による層間絶縁膜７
５を形成し、さらに、ＰＳＧ膜等のリフロー膜７６を全
面に形成する。このリフロー膜７６は熱処理でリフロー
させて平坦化を行う。First, in FIG.
Field portion (not shown) on silicon substrate 71 by a method or the like.
Is formed, a gate insulating film 72 is formed in an element active region surrounded by the field portion. Next, a polysilicon film 73 is formed, and an impurity is implanted into the polysilicon film 73. Thereafter, the polysilicon film 73 is etched to form a gate electrode. Next, using the gate electrode and the field portion as a mask, impurities are ion-implanted into the silicon substrate 71 to form a source / drain diffusion layer 74.
Then, an interlayer insulating film 7 is formed on the surface of the gate electrode by thermal oxidation.
5, and a reflow film 76 such as a PSG film is formed on the entire surface. The reflow film 76 is flattened by reflow by heat treatment.
【００２０】次に、図１１（ｂ）において、フォトリソ
法により、半導体素子と金属配線とを接続するコンタク
トホール７７をレジストパターン（図示せず。）をマス
クにエッチングにより形成する。次に、プラズマ灰化装
置でのＯ2プラズマによるアッシングでレジストパター
ンを剥離し、さらに、Ｎ2雰囲気中において、７００℃
で６０分間の熱処理を行う。Next, in FIG. 11B, a contact hole 77 for connecting the semiconductor element and the metal wiring is formed by photolithography using a resist pattern (not shown) as a mask. Next, the resist pattern was peeled off by ashing using O 2 plasma in a plasma ashing apparatus, and further, at 700 ° C. in an N 2 atmosphere.
For 60 minutes.
【００２１】次に、図１１（ｃ）において、コンタクト
ホール７７を埋めるようにスパッタ法等により、アルミ
膜を全面に堆積させ、フォト・エッチング工程により、
アルミ配線７８を形成する。Next, in FIG. 11C, an aluminum film is deposited on the entire surface by sputtering or the like so as to fill the contact hole 77, and a photo-etching step is performed.
An aluminum wiring 78 is formed.
【００２２】上述の公報に記載の発明では、上記窒素雰
囲気中での熱処理によりチャージアップの消去を可能に
していますが、該発明においても埋め込み酸化膜の劣化
が進み破壊に至った場合には、熱処理による回復は不可
能である。In the invention described in the above-mentioned publication, the charge-up can be erased by the heat treatment in the above-described nitrogen atmosphere. Recovery by heat treatment is not possible.
【００２３】[0023]
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置の製造方法は、ＳＯＩ基板に半導体素子が
形成され、層間絶縁膜に形成されたコンタクトホール又
はコンタクトホールとヴィアホールとを通して、上記半
導体素子と電気的に接続された一層又は多層の配線を有
する半導体装置の製造方法において、上記層間絶縁膜上
に所定の形状のレジストパターンを形成する工程と、上
記レジストパターンをマスクに用いてプラズマエッチン
グにより上記層間絶縁膜を所定の深さまでエッチングし
た後、上記ＳＯＩ基板を保持する電極に印加される高周
波電力を零にした状態でプラズマを発生させることによ
り、上記エッチングで形成された溝部内に帯電した電荷
を緩和することを繰り返すことによりコンタクトホール
又はヴィアホールを形成する工程とを有することを特徴
とするものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a semiconductor element on an SOI substrate; and forming a contact hole or a contact hole and a via hole formed in an interlayer insulating film. Forming a resist pattern of a predetermined shape on the interlayer insulating film in a method of manufacturing a semiconductor device having a single-layer or multi-layer wiring electrically connected to the semiconductor element, using the resist pattern as a mask After the interlayer insulating film is etched to a predetermined depth by plasma etching, plasma is generated in a state where the high-frequency power applied to the electrode holding the SOI substrate is reduced to zero, thereby forming the interlayer insulating film. Contact holes or via holes by repeating the relaxation of the charges in the grooves Is characterized in that a step of forming.
【００２４】また、請求項２に記載の本発明の半導体装
置の製造方法は、上記電荷緩和のためのプラズマの発生
を不活性ガス雰囲気中で行うことを特徴とする、請求項
１に記載の半導体装置の製造方法である。In the method of manufacturing a semiconductor device according to the present invention, the plasma for charge relaxation is generated in an inert gas atmosphere. 6 shows a method for manufacturing a semiconductor device.
【００２５】[0025]
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on embodiments.
【００２６】図１乃至図６は本発明の一実施の形態の半
導体装置の製造工程図である。FIGS. 1 to 6 are views showing the steps of manufacturing a semiconductor device according to an embodiment of the present invention.
【００２７】以下、図１乃至図６を用いて、本発明のＳ
ＯＩ基板を用いたＣＭＯＳトランジスタの形成方法を説
明する。尚、本発明はＣＭＯＳトランジスタに限定され
るものではなく、単一のＭＯＳトランジスタにも適用可
能である。Hereinafter, the S of the present invention will be described with reference to FIGS.
A method for forming a CMOS transistor using an OI substrate will be described. Note that the present invention is not limited to a CMOS transistor but can be applied to a single MOS transistor.
【００２８】まず、ＳＯＩ基板のトランジスタを形成す
る表面シリコン層１を酸化、エッチング等を行い、表面
シリコン層１の厚さを７０ｎｍに調整する。尚、支持基
板３上の埋め込み酸化膜２の膜厚は１００ｎｍである
（図１（ａ））。First, the surface silicon layer 1 for forming a transistor on an SOI substrate is oxidized and etched to adjust the thickness of the surface silicon layer 1 to 70 nm. The thickness of the buried oxide film 2 on the support substrate 3 is 100 nm (FIG. 1A).
【００２９】次に、熱酸化法により酸化膜４を１０ｎｍ
形成し、ＬＰＣＶＤ法によりＳｉＮ膜（図示せず。）を
１００ｎｍ形成し、フォトリソ法及びドライエッチング
により素子分離領域のＳｉＮ膜及び酸化膜４を除去す
る。続いて、熱酸化を行い、１６０ｎｍの膜厚の素子分
離用の酸化膜５を形成し、その後熱リン酸によりＳｉＮ
膜を除去する（図１（ｂ））。Next, the oxide film 4 is formed to a thickness of 10 nm by a thermal oxidation method.
Then, a 100 nm-thick SiN film (not shown) is formed by LPCVD, and the SiN film and the oxide film 4 in the element isolation region are removed by photolithography and dry etching. Subsequently, thermal oxidation is performed to form an oxide film 5 for element isolation having a thickness of 160 nm.
The film is removed (FIG. 1B).
【００３０】次に、ＰＭＯＳ活性領域にフォトリソ法及
びイオン注入法により、リンを注入エネルギー２５ｋｅ
Ｖ、ドーズ量５×１０12ｉｏｎｓ／ｃｍ2でイオン注入
し、ＰＭＯＳのチャネル領域６の不純物濃度を決定す
る。続いて、ＮＭＯＳ活性領域にフォトリソ法及びイオ
ン注入法により、ボロンを注入エネルギー３０ｋｅＶ、
ドーズ量５×１０12ｉｏｎｓ／ｃｍ2でイオン注入し、
ＰＭＯＳのチャネル領域７の不純物濃度を決定する。Next, phosphorus is implanted into the PMOS active region by photolithography and ion implantation at an energy of 25 ke.
V ions are implanted at a dose of 5 × 10 12 ions / cm 2 to determine the impurity concentration of the PMOS channel region 6. Subsequently, boron is implanted into the NMOS active region by photolithography and ion implantation at an energy of 30 keV.
Ion implantation at a dose of 5 × 10 12 ions / cm 2 ,
The impurity concentration of the PMOS channel region 7 is determined.
【００３１】次に、１％ＨＦを用いて、酸化膜４を除去
し、熱酸化法により、ゲート酸化膜８を７ｎｍ形成す
る。続いて、ＬＰＣＶＤ法により、ポリシリコン膜９を
１５０ｎｍ形成し、イオン注入法により、リンをポリシ
リコン膜９に注入エネルギー２０ｋｅｖ、ドーズ量５×
１０15ｉｏｎｓ／ｃｍ2でイオン注入し、ＣＶＤ法によ
りＷＳｉ膜１０を１００ｎｍ形成する。その後、フォト
リソ法及びドライエッチング法によりＷＳｉ膜１０及び
ポリシリコン膜９をエッチングし、ゲート電極を形成す
る（図１（ｃ））。Next, the oxide film 4 is removed using 1% HF, and a gate oxide film 8 is formed to a thickness of 7 nm by a thermal oxidation method. Subsequently, a polysilicon film 9 is formed to a thickness of 150 nm by LPCVD, and phosphorus is implanted into the polysilicon film 9 by ion implantation at an energy of 20 keV and a dose of 5 ×.
Ion implantation is performed at 10 15 ions / cm 2 , and a WSi film 10 is formed to a thickness of 100 nm by a CVD method. Thereafter, the WSi film 10 and the polysilicon film 9 are etched by a photolithography method and a dry etching method to form a gate electrode (FIG. 1C).
【００３２】次に、ＰＭＯＳ活性領域にフォトリソ法及
びイオン注入法により、ＢＦ2を注入エネルギー２０ｋ
ｅＶ、ドーズ量５×１０13ｉｏｎｓ／ｃｍ2でイオン注
入し、ＰＭＯＳのドレイン緩衝拡散層１１の不純物濃度
を決定する。続いて、ＮＭＯＳ活性領域にフォトリソ法
及びイオン注入法により、リンを注入エネルギー１５ｋ
ｅＶ、ドーズ量５×１０13ｉｏｎｓ／ｃｍ2でイオン注
入し、ＮＭＯＳのドレイン緩衝拡散層１２の不純物濃度
を決定する。Next, BF 2 is implanted into the PMOS active region by photolithography and ion implantation at an energy of 20 k.
Ion implantation is performed at eV and a dose of 5 × 10 13 ions / cm 2 to determine the impurity concentration of the drain buffer diffusion layer 11 of the PMOS. Subsequently, phosphorus is implanted into the NMOS active region by photolithography and ion implantation at an energy of 15 k.
Ion implantation is performed at eV and a dose of 5 × 10 13 ions / cm 2 to determine the impurity concentration of the drain buffer diffusion layer 12 of the NMOS.
【００３３】次に、酸化膜（図示せず。）をＣＶＤ法に
より、１５０ｎｍ形成し、ドライエッチング法により、
酸化膜を１４０ｎｍエッチバックし、ゲート電極側壁に
酸化膜のサイドウォール１３を形成する。続いて、ＰＭ
ＯＳ活性領域にフォトリソ法及びイオン注入法により、
ＢＦ2を注入エネルギー２０ｋｅＶ、ドーズ量５×１０
15ｉｏｎｓ／ｃｍ2でイオン注入し、ＰＭＯＳソースド
レイン拡散層１４の不純物濃度を決定する。続いて、Ｎ
ＭＯＳ活性領域にフォトリソ法及びイオン注入法によ
り、リンを注入エネルギー１５ｋｅＶ、ドーズ量５×１
０15ｉｏｎｓ／ｃｍ2でイオン注入し、ＮＭＯＳのソー
スドレイン拡散層１５の不純物濃度を決定する（図１
（ｄ））。Next, an oxide film (not shown) is formed to a thickness of 150 nm by a CVD method, and is formed by a dry etching method.
The oxide film is etched back by 140 nm to form a sidewall 13 of the oxide film on the side wall of the gate electrode. Then PM
By photolithography and ion implantation in the OS active region,
BF 2 is implanted at an energy of 20 keV and a dose of 5 × 10
The ions are implanted at 15 ions / cm 2 to determine the impurity concentration of the PMOS source / drain diffusion layer 14. Then N
Phosphorus is implanted into the MOS active region by photolithography and ion implantation at an implantation energy of 15 keV and a dose of 5 × 1.
At 15 ions / cm 2 , the impurity concentration of the source / drain diffusion layer 15 of the NMOS is determined (FIG. 1).
(D)).
【００３４】次に、ＮＳＧ膜１６をＣＶＤ法により１５
０ｎｍ形成し、続いてＢＰＳＧ膜１７をＣＶＤ法により
７５０ｎｍ形成する。その後、窒素雰囲気中で９００
℃、２０分の熱処理を行い、ＢＰＳＧ膜１７のリフロー
及び上述の工程でイオン注入した不純物の活性化を行
う。その後、フォトリソ法により半導体素子と電極配線
とを接続するコンタクトホール形成領域に開口部１９を
有したレジストパターン１８を形成する（図２
（ａ））。Next, an NSG film 16 is formed
Then, a BPSG film 17 is formed to a thickness of 750 nm by the CVD method. After that, 900
A heat treatment at 20 ° C. for 20 minutes is performed to reflow the BPSG film 17 and activate the ions implanted in the above-described steps. Thereafter, a resist pattern 18 having an opening 19 in a contact hole forming region connecting the semiconductor element and the electrode wiring is formed by a photolithography method.
(A)).
【００３５】次に、レジストパターン１８をマスクに、
ドライエッチングによりＢＰＳＧ膜１７及びＮＳＧ膜１
６にコンタクトホール２０を形成する。エッチング装置
は誘導結合型プラズマエッチング装置でウエハ保持電極
にも高周波を印加している。エッチング条件は、Ｃ2Ｆ6
の流量５０ｓｃｃｍ、真空度５ｍＴｏｒｒ、ソース印加
電力２５００Ｗ、ウエハ保持電極印加電力８００Ｗで、
ＢＰＳＧ膜を７００ｎｍエッチングした時点でエッチン
グを終了する。その後、ウエハを同一チャンバー内に保
持したまま、不活性ガスとしてアルゴンの流量を５０ｓ
ｃｃｍ、真空度１０ｍＴｏｒｒ、ソース印加電力１５０
０Ｗ、ウエハ保持電極印加電力０Ｗ（電力印加無し）の
条件で１０秒間プラズマを発生させる（図２（ｂ））。Next, using the resist pattern 18 as a mask,
BPSG film 17 and NSG film 1 by dry etching
6, a contact hole 20 is formed. The etching apparatus is an inductively coupled plasma etching apparatus and applies a high frequency to a wafer holding electrode. The etching conditions are C 2 F 6
At a flow rate of 50 sccm, a degree of vacuum of 5 mTorr, a source applied power of 2500 W, and a wafer holding electrode applied power of 800 W.
The etching is terminated when the BPSG film is etched by 700 nm. Then, while maintaining the wafer in the same chamber, the flow rate of argon as an inert gas was set to 50 s.
ccm, degree of vacuum 10 mTorr, source applied power 150
Plasma is generated for 10 seconds under the conditions of 0 W and power applied to the wafer holding electrode of 0 W (no power applied) (FIG. 2B).
【００３６】その後、ウエハを同一チャンバー内に保持
したまま、引き続きコンタクトホール２０の開口を行
う。エッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真
空度５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ
保持電極印加電力８００Ｗで、ＢＰＳＧ膜相当で２００
ｎｍエッチングした時点でエッチングを終了する。その
後、ウエハを同一チャンバー内に保持したまま、不活性
ガスとしてアルゴンの流量を５０ｓｃｃｍ、真空度１０
ｍＴｏｒｒ、ソース印加電力１５００Ｗ、ウエハ保持電
極印加電力０Ｗ（電力印加無し）の条件で５秒間プラズ
マを発生させる（図３（ａ））。Thereafter, while the wafer is held in the same chamber, the contact hole 20 is continuously opened. Etching conditions were as follows: C 2 F 6 flow rate 50 sccm, vacuum degree 5 mTorr, source applied power 2500 W, wafer holding electrode applied power 800 W, 200 equivalents for BPSG film.
Etching is terminated at the time of etching. Then, while maintaining the wafer in the same chamber, the flow rate of argon as an inert gas is 50 sccm, and the degree of vacuum is 10
Plasma is generated for 5 seconds under the conditions of mTorr, power applied to the source 1500 W, and power applied to the wafer holding electrode 0 W (no power applied) (FIG. 3A).
【００３７】その後、ウエハを同一チャンバー内に保持
したまま、引き続きコンタクトホール２０の開口を行
う。エッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真
空度５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ
保持電極印加電力８００Ｗで、ＢＰＳＧ膜相当で１５０
ｎｍのオーバーエッチングを行う。その後、ウエハを同
一チャンバー内に保持したまま、不活性ガスとしてアル
ゴンの流量を５０ｓｃｃｍ、真空度１０ｍＴｏｒｒ、ソ
ース印加電力１５００Ｗ、ウエハ保持電極印加電力０Ｗ
（電力印加無し）の条件で５秒間プラズマを発生させ
る。Thereafter, while the wafer is held in the same chamber, the contact hole 20 is subsequently opened. The etching conditions were as follows: a flow rate of C 2 F 6 was 50 sccm, a degree of vacuum was 5 mTorr, a power applied to the source was 2500 W, and a power applied to the wafer holding electrode was 800 W.
nm over-etching is performed. Thereafter, while the wafer is held in the same chamber, the flow rate of argon as an inert gas is 50 sccm, the degree of vacuum is 10 mTorr, the power applied to the source is 1500 W, and the power applied to the wafer holding electrode is 0 W.
Plasma is generated for 5 seconds under the condition of (no power applied).
【００３８】その後、ウエハを同一チャンバー内に保持
したまま、引き続きコンタクトホール２０の開口を行
う。エッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真
空度５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ
保持電極印加電力８００Ｗで、ＢＰＳＧ膜相当で１５０
ｎｍエッチングした時点でエッチングを終了し、コンタ
クトホール２０底面部のゲート酸化膜８を除去する。そ
の後、ウエハを同一チャンバー内に保持したまま、不活
性ガスとしてアルゴンの流量を５０ｓｃｃｍ、真空度１
０ｍＴｏｒｒ、ソース印加電力１５００Ｗ、ウエハ保持
電極印加電力０Ｗ（電力印加無し）の条件で５秒間プラ
ズマを発生させる（図３（ｂ））。Thereafter, the contact hole 20 is opened while the wafer is held in the same chamber. The etching conditions were as follows: a flow rate of C 2 F 6 was 50 sccm, a degree of vacuum was 5 mTorr, a power applied to the source was 2500 W, and a power applied to the wafer holding electrode was 800 W.
Etching is terminated at the time of etching by nm, and the gate oxide film 8 on the bottom surface of the contact hole 20 is removed. Then, while maintaining the wafer in the same chamber, the flow rate of argon as an inert gas is 50 sccm, and the degree of vacuum is 1
Plasma is generated for 5 seconds under the conditions of 0 mTorr, power applied to the source 1500 W, and power applied to the wafer holding electrode 0 W (no power applied) (FIG. 3B).
【００３９】次に、スパッタ法によりチタン膜を６０ｎ
ｍ形成し、続いてスパッタ法により、ＴｉＮ膜を６０ｎ
ｍ形成し、バリアメタル膜２１を形成する。続いて、Ｃ
ＶＤ法により、タングステン膜２２を５００ｎｍ形成
し、ドライエッチング法によりタングステン膜２２をエ
ッチバックし、コンタクトホール部２０のみにタングス
テン２２を残す。次に、ドライエッチング法によりバリ
アメタル膜２１をエッチバックし、コンタクトホール２
０のみにバリアメタル膜２１を残す。Next, a titanium film is formed by sputtering to a thickness of 60 n.
m, and then a TiN film is formed to a thickness of 60 n by sputtering.
m, and a barrier metal film 21 is formed. Then, C
A tungsten film 22 is formed to a thickness of 500 nm by a VD method, and the tungsten film 22 is etched back by a dry etching method, leaving the tungsten 22 only in the contact hole 20. Next, the barrier metal film 21 is etched back by a dry etching method to form a contact hole 2.
The barrier metal film 21 is left only at 0.
【００４０】次に、スパッタ法によりＴｉＮ膜２３を８
０ｎｍ、ＡｌＣｕ膜２４を４００ｎｍ、ＴｉＮ膜２５を
８０ｎｍ形成する。その後、フォトリソ法及びドライエ
ッチング法により、ＴｉＮ膜２３、ＡｌＣｕ膜２４、Ｔ
ｉＮ膜２５をエッチングし、下部電極配線を形成する
（図４（ａ））。Next, the TiN film 23 is
An AlCu film 24 is formed to a thickness of 400 nm and a TiN film 25 is formed to a thickness of 80 nm. Then, the TiN film 23, the AlCu film 24, and the T
The lower electrode wiring is formed by etching the iN film 25 (FIG. 4A).
【００４１】次に、プラズマＣＶＤ法によりＰ−ＳｉＯ
2膜２６を２０００ｎｍ形成し、続いてＣＭＰ法によ
り、Ｐ−ＳｉＯ2膜２６を平坦化する。ＣＭＰ法による
平坦化後のＰ−ＳｉＯ2膜２６の膜厚は電極配線上で１
０００ｎｍにする。その後、フォトリソ法にょり、下部
電極配線と上部電極配線とを接続するヴィアホール形成
領域に開口部２８を有したレジストパターン２７を形成
する（図４（ｂ））。Next, P-SiO is formed by a plasma CVD method.
The second film 26 is formed to a thickness of 2000 nm, and then the P-SiO 2 film 26 is planarized by the CMP method. The thickness of the P-SiO 2 film 26 after planarization by the CMP method is 1 on the electrode wiring.
000 nm. Thereafter, a resist pattern 27 having an opening 28 is formed in a via hole forming region connecting the lower electrode wiring and the upper electrode wiring according to the photolithography method (FIG. 4B).
【００４２】次に、レジストパターン２７をマスクに、
ドライエッチングによりＰ−ＳｉＯ 2膜２６にヴィアホ
ール２９を形成する。エッチング装置は誘導結合型プラ
ズマエッチング装置でウエハ保持電極にも高周波を印加
している。エッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃ
ｍ、真空度５ｍＴｏｒｒ、ソース印加電力２５００Ｗ、
ウエハ保持電極印加電力８００Ｗで、Ｐ−ＳｉＯ2膜を
７００ｎｍエッチングした時点でエッチングを終了す
る。その後、ウエハを同一チャンバー内に保持したま
ま、不活性ガスとしてアルゴンの流量を５０ｓｃｃｍ、
真空度１０ｍＴｏｒｒ、ソース印加電力１５００Ｗ、ウ
エハ保持電極印加電力０Ｗ（電力印加無し）の条件で１
０秒間プラズマを発生させる（図５（ａ））。Next, using the resist pattern 27 as a mask,
P-SiO by dry etching TwoVia 26 on membrane 26
To form a rule 29. The etching equipment is an inductive coupling type plastic
High frequency is also applied to the wafer holding electrode by the plasma etching equipment
doing. The etching condition is CTwoF6Flow rate of 50scc
m, degree of vacuum 5 mTorr, source applied power 2500 W,
When the power applied to the wafer holding electrode is 800 W, the P-SiOTwoMembrane
Stop etching when 700nm is etched
You. After that, keep the wafer in the same chamber.
Also, the flow rate of argon as an inert gas is 50 sccm,
Degree of vacuum 10 mTorr, source applied power 1500 W, c
1 when the power applied to the EHA holding electrode is 0 W (no power applied)
Plasma is generated for 0 seconds (FIG. 5A).
【００４３】その後、ウエハを同一チャンバー内に保持
したまま、引き続きヴィアホール２９の開口を行う。エ
ッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真空度５
ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ保持電
極印加電力８００Ｗで、Ｐ−ＳｉＯ2膜相当で３００ｎ
ｍエッチングした時点でエッチングが終了する。その
後、ウエハを同一チャンバー内に保持したまま、不活性
ガスとしてアルゴンの流量を５０ｓｃｃｍ、真空度１０
ｍＴｏｒｒ、ソース印加電力１５００Ｗ、ウエハ保持電
極印加電力０Ｗ（電力印加無し）の条件で５秒間プラズ
マを発生させる（図５（ｂ））。Thereafter, the via holes 29 are successively opened while the wafer is held in the same chamber. The etching conditions are as follows: C 2 F 6 flow rate 50 sccm, vacuum degree 5
mTorr, power applied to the source 2500 W, power applied to the wafer holding electrode 800 W, 300 n equivalent to a P-SiO 2 film
Etching is completed at the point when m etching is performed. Then, while maintaining the wafer in the same chamber, the flow rate of argon as an inert gas is 50 sccm, and the degree of vacuum is 10
Plasma is generated for 5 seconds under the conditions of mTorr, power applied to the source 1500 W, and power applied to the wafer holding electrode 0 W (no power applied) (FIG. 5B).
【００４４】その後、ウエハを同一チャンバー内に保持
したまま、引き続きヴィアホール２９の開口を行う。エ
ッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真空度５
ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ保持電
極印加電力８００Ｗで、Ｐ−ＳｉＯ2膜相当で１５０ｎ
ｍオーバーエッチングする。その後、ウエハを同一チャ
ンバー内に保持したまま、不活性ガスとしてアルゴンの
流量を５０ｓｃｃｍ、真空度１０ｍＴｏｒｒ、ソース印
加電力１５００Ｗ、ウエハ保持電極印加電力０Ｗ（電力
印加無し）の条件で５秒間プラズマを発生させる。Thereafter, the opening of the via hole 29 is performed while the wafer is held in the same chamber. The etching conditions are as follows: C 2 F 6 flow rate 50 sccm, vacuum degree 5
mTorr, source applied power 2500 W, wafer holding electrode applied power 800 W, 150 n equivalent to P-SiO 2 film
m over-etch. Thereafter, while the wafer is held in the same chamber, plasma is generated for 5 seconds under the conditions of an inert gas flow rate of 50 sccm, a degree of vacuum of 10 mTorr, a power applied to the source of 1500 W, and a power applied to the wafer holding electrode of 0 W (no power applied). Let it.
【００４５】その後、ウエハを同一チャンバー内に保持
したまま、引き続きヴィアホール２９の開口を行う。エ
ッチング条件は、Ｃ2Ｆ6の流量５０ｓｃｃｍ、真空度５
ｍＴｏｒｒ、ソース印加電力２５００Ｗ、ウエハ保持電
極印加電力８００Ｗで、Ｐ−ＳｉＯ2膜相当で１５０ｎ
ｍエッチングした時点でエッチングを終了する。この
際、ヴィアホール２９の底面部には、ＴｉＮ膜２５表面
が露出した状態になっている。その後、ウエハを同一チ
ャンバー内に保持したまま、不活性ガスとしてアルゴン
の流量を５０ｓｃｃｍ、真空度１０ｍＴｏｒｒ、ソース
印加電力１５００Ｗ、ウエハ保持電極印加電力０Ｗ（電
力印加無し）の条件で５秒間プラズマを発生させる（図
６（ａ））。Thereafter, the via holes 29 are successively opened while the wafer is held in the same chamber. The etching conditions are as follows: C 2 F 6 flow rate 50 sccm, vacuum degree 5
mTorr, source applied power 2500 W, wafer holding electrode applied power 800 W, 150 n equivalent to P-SiO 2 film
The etching is terminated at the time when m etching is performed. At this time, the surface of the TiN film 25 is exposed at the bottom of the via hole 29. Thereafter, while the wafer is held in the same chamber, plasma is generated for 5 seconds under the conditions of an inert gas flow rate of 50 sccm, a degree of vacuum of 10 mTorr, a power applied to the source of 1500 W, and a power applied to the wafer holding electrode of 0 W (no power applied). (FIG. 6A).
【００４６】次に、スパッタ法によりチタン膜を６０ｎ
ｍ形成し、続いてスパッタ法により、ＴｉＮ膜を６０ｎ
ｍ形成し、バリアメタル膜３０を形成する。続いて、Ｃ
ＶＤ法により、タングステン膜３１を５００ｎｍ形成
し、ドライエッチング法によりタングステン膜３１をエ
ッチバックし、ヴィアホール２９のみにタングステン３
１を残す。次に、ドライエッチング法によりバリアメタ
ル膜３０をエッチバックし、ヴィアホール２９のみにバ
リアメタル膜３０を残す。Next, a titanium film is formed by sputtering to a thickness of 60 n.
m, and then a TiN film is formed to a thickness of 60 n by sputtering.
m, and a barrier metal film 30 is formed. Then, C
A tungsten film 31 is formed to a thickness of 500 nm by a VD method, and the tungsten film 31 is etched back by a dry etching method.
Leave one. Next, the barrier metal film 30 is etched back by a dry etching method, and the barrier metal film 30 is left only in the via hole 29.
【００４７】次に、スパッタ法によりＴｉＮ膜３４を８
０ｎｍ、ＡｌＣｕ膜３３を８００ｎｍ、ＴｉＮ膜３２を
８０ｎｍ形成する。その後、フォトリソ法及びドライエ
ッチング法により、ＴｉＮ膜３４、ＡｌＣｕ膜３３、Ｔ
ｉＮ膜３２をエッチングし、上部電極配線を形成する。
その後、プラズマＣＶＤ法により、パッシベーション膜
のＳｉＮ膜３５を６００ｎｍ形成する。その後、フォト
リソ法及びドライエッチング法によりボンディングパッ
ド接続孔をＰ−ＳｉＮ膜３５に形成する（図６
（ｂ））。Next, the TiN film 34 is
An AlCu film 33 is formed to a thickness of 800 nm and a TiN film 32 is formed to a thickness of 80 nm. Thereafter, the TiN film 34, the AlCu film 33, and the T
The iN film 32 is etched to form an upper electrode wiring.
Thereafter, a SiN film 35 as a passivation film is formed to a thickness of 600 nm by a plasma CVD method. Thereafter, bonding pad connection holes are formed in the P-SiN film 35 by a photolithography method and a dry etching method (FIG. 6).
(B)).
【００４８】尚、本実施の形態では、不活性ガスとして
アルゴンを用いていたが、Ｈｅ、Ｎ2等の不活性ガスを
用いてもよい。また、ＰＭＯＳドレイン緩衝拡散層１
１、ＮＭＯＳドレイン緩衝拡散層１２、ＮＭＯＳソース
／ドレイン拡散層１４、ＮＭＯＳソース／ドレイン拡散
層１５の形成条件も上述の条件に限定されるものではな
く、適宜設定されるものである。In this embodiment, argon is used as the inert gas, but an inert gas such as He or N 2 may be used. Also, the PMOS drain buffer diffusion layer 1
1. The conditions for forming the NMOS drain buffer diffusion layer 12, the NMOS source / drain diffusion layer 14, and the NMOS source / drain diffusion layer 15 are not limited to the above-mentioned conditions, but may be appropriately set.
【００４９】本発明を用いて製造した半導体装置の埋め
込み酸化膜の耐圧分布を図１２に、また、従来技術を用
いて製造した半導体装置の埋め込み酸化膜の耐圧分布を
図１３に示す。図１２及び図１３に示すように、耐圧１
ＭＶ／ｃｍ以下の初期破壊が従来では５２％に対して、
本発明を用いたものは２０％と大幅に減少していること
が分かる。FIG. 12 shows the breakdown voltage distribution of the buried oxide film of the semiconductor device manufactured by using the present invention, and FIG. 13 shows the breakdown voltage distribution of the buried oxide film of the semiconductor device manufactured by using the prior art. As shown in FIG. 12 and FIG.
The initial fracture of MV / cm or less is conventionally 52%,
It can be seen that those using the present invention are greatly reduced to 20%.
【００５０】[0050]
【発明の効果】以上、詳細に説明したように、本発明を
用い、コンタクトホール又はヴィアホールのエッチング
を複数回に分けて、各エッチング後にＳＯＩ基板支持電
極に高周波電力を印加しない状態でプラズマ放電をする
ことにより、ＳＯＩ基板近傍のイオン及び電子の運動方
向はランダムであり、ホール内の帯電を中和する方向に
働く。その結果、エッチング中にホール底部に発生する
電荷の帯電が、埋め込み酸化膜の劣化を引き起こす程大
きくならず、ＬＳＩの信頼性、歩留まりが向上する。As described above in detail, according to the present invention, etching of a contact hole or a via hole is divided into a plurality of times, and plasma etching is performed without applying high-frequency power to the SOI substrate support electrode after each etching. As a result, the directions of movement of ions and electrons in the vicinity of the SOI substrate are random, and work in a direction to neutralize the charge in the holes. As a result, the electric charge generated at the bottom of the hole during the etching is not so large as to cause the deterioration of the buried oxide film, and the reliability and the yield of the LSI are improved.
【００５１】また、不活性ガスによる放電とすることに
より、不要なエッチングや不要な膜の堆積が発生しな
い。Further, by performing the discharge using the inert gas, unnecessary etching and unnecessary film deposition do not occur.
【図１】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 1 is a partial cross-sectional view of a manufacturing step of a semiconductor device according to an embodiment of the present invention;
【図２】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 2 is a partial cross-sectional view of a manufacturing step of the semiconductor device according to one embodiment of the present invention;
【図３】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 3 is a partial cross-sectional view of a manufacturing step of the semiconductor device according to one embodiment of the present invention;
【図４】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 4 is a partial cross-sectional view of a manufacturing step of the semiconductor device according to one embodiment of the present invention;
【図５】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 5 is a partial cross-sectional view of a manufacturing step of the semiconductor device according to one embodiment of the present invention;
【図６】本発明の一の実施の形態の半導体装置の製造工
程の一部断面図である。FIG. 6 is a partial cross-sectional view of a manufacturing step of the semiconductor device according to one embodiment of the present invention;
【図７】従来のＳＯＩ基板を用いたＣＭＯＳトランジス
タの形成工程の一部断面図である。FIG. 7 is a partial cross-sectional view of a step of forming a CMOS transistor using a conventional SOI substrate.
【図８】従来のＳＯＩ基板を用いたＣＭＯＳトランジス
タの形成工程の一部断面図である。FIG. 8 is a partial cross-sectional view of a step of forming a CMOS transistor using a conventional SOI substrate.
【図９】従来のＳＯＩ基板を用いたＣＭＯＳトランジス
タの形成工程の一部断面図である。FIG. 9 is a partial cross-sectional view of a step of forming a CMOS transistor using a conventional SOI substrate.
【図１０】従来のＳＯＩ基板を用いたＣＭＯＳトランジ
スタの形成工程の一部断面図である。FIG. 10 is a partial cross-sectional view of a step of forming a CMOS transistor using a conventional SOI substrate.
【図１１】他の従来技術におけるの半導体装置の製造工
程図である。FIG. 11 is a manufacturing process diagram of a semiconductor device according to another conventional technique.
【図１２】本発明を用いて製造した半導体装置の埋め込
み酸化膜の耐圧分布図である。FIG. 12 is a breakdown voltage distribution diagram of a buried oxide film of a semiconductor device manufactured by using the present invention.
【図１３】従来技術を用いて製造した半導体装置の埋め
込み酸化膜の耐圧分布図である。FIG. 13 is a breakdown voltage distribution diagram of a buried oxide film of a semiconductor device manufactured using a conventional technique.
１ 表面シリコン層 ２ 埋め込み酸化膜 ３ 支持シリコン基板 ４ 酸化膜 ５ 素子分離酸化膜 ６ ＰＭＯＳチャネル領域 ７ ＮＭＯＳチャネル領域 ８ ゲート酸化膜 ９ ポリシリコン膜 １０ ＷＳｉ膜 １１ ＰＭＯＳドレイン緩衝拡散層 １２ ＮＭＯＳドレイン緩衝拡散層 １３ サイドウォール １４ ＰＭＯＳソース／ドレイン拡散層 １５ ＮＭＯＳソース／ドレイン拡散層 １６ ＮＳＧ膜 １７ ＢＰＳＧ膜 １８ レジストパターン １９ 開口部 ２０ コンタクトホール ２１、３０ バリアメタル膜 ２２、３１ タングステン膜 ２３、２５、３２、３４ ＴｉＮ膜 ２４、３３ ＡｌＣｕ膜 ２６、３５ Ｐ−ＳｉＯ2膜 ２７ レジストパターン ２８ 開口部 ２９ ヴィアホールReference Signs List 1 surface silicon layer 2 buried oxide film 3 support silicon substrate 4 oxide film 5 element isolation oxide film 6 PMOS channel region 7 NMOS channel region 8 gate oxide film 9 polysilicon film 10 WSi film 11 PMOS drain buffer diffusion layer 12 NMOS drain buffer diffusion Layer 13 Sidewall 14 PMOS source / drain diffusion layer 15 NMOS source / drain diffusion layer 16 NSG film 17 BPSG film 18 Resist pattern 19 Opening 20 Contact hole 21, 30 Barrier metal film 22, 31 Tungsten film 23, 25, 32, 34 TiN film 24, 33 AlCu film 26, 35 P-SiO 2 film 27 Resist pattern 28 Opening 29 Via hole
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/336
Claims (2)
間絶縁膜に形成されたコンタクトホール又はコンタクト
ホールとヴィアホールとを通して、上記半導体素子と電
気的に接続された一層又は多層の配線を有する半導体装
置の製造方法において、 上記層間絶縁膜上に所定の形状のレジストパターンを形
成する工程と、 上記レジストパターンをマスクに用いてプラズマエッチ
ングにより上記層間絶縁膜を所定の深さまでエッチング
した後、上記ＳＯＩ基板を保持する電極に印加される高
周波電力を零にした状態でプラズマを発生させることに
より、上記エッチングで形成された溝部内に帯電した電
荷を緩和することを繰り返すことによりコンタクトホー
ル又はヴィアホールを形成する工程とを有することを特
徴とする、半導体装置の製造方法。1. A semiconductor having a semiconductor element formed on an SOI substrate and having a single or multi-layer wiring electrically connected to the semiconductor element through a contact hole or a contact hole and a via hole formed in an interlayer insulating film. Forming a resist pattern of a predetermined shape on the interlayer insulating film; etching the interlayer insulating film to a predetermined depth by plasma etching using the resist pattern as a mask; By generating plasma in a state where the high-frequency power applied to the electrode holding the substrate is reduced to zero, the contact hole or the via hole is formed by repeating the relaxation of the charge charged in the groove formed by the etching. Forming a semiconductor device.
不活性ガス雰囲気中で行うことを特徴とする、請求項１
に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the plasma for charge relaxation is generated in an inert gas atmosphere.
13. The method for manufacturing a semiconductor device according to item 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1877398A JPH11219934A (en) | 1998-01-30 | 1998-01-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1877398A JPH11219934A (en) | 1998-01-30 | 1998-01-30 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219934A true JPH11219934A (en) | 1999-08-10 |
Family
ID=11980964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1877398A Pending JPH11219934A (en) | 1998-01-30 | 1998-01-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11219934A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593769B1 (en) * | 1998-04-23 | 2006-06-28 | 소니 가부시끼 가이샤 | Etching method |
| JP2009239292A (en) * | 2009-05-22 | 2009-10-15 | Denso Corp | Method of dry etching and dry etching apparatus used therefor |
| JP4534311B2 (en) * | 2000-06-09 | 2010-09-01 | 株式会社デンソー | Dry etching method and manufacturing method of semiconductor dynamic quantity sensor |
-
1998
- 1998-01-30 JP JP1877398A patent/JPH11219934A/en active Pending
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|---|---|---|---|---|
| KR100593769B1 (en) * | 1998-04-23 | 2006-06-28 | 소니 가부시끼 가이샤 | Etching method |
| JP4534311B2 (en) * | 2000-06-09 | 2010-09-01 | 株式会社デンソー | Dry etching method and manufacturing method of semiconductor dynamic quantity sensor |
| JP2009239292A (en) * | 2009-05-22 | 2009-10-15 | Denso Corp | Method of dry etching and dry etching apparatus used therefor |
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