JPH11215544A - Network synchronizing signal recovery circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To allow stages after a faulty point to be restored to an original frame phase by supplying an accurate network frame signal to the stages, even at occurrence of a momentary interruption continued for a long time or after resetting of a channel interface circuit. SOLUTION: A counter 52 generates an internal frame signal S6 following after a network frame signal S2 in synchronized operation. Furthermore, in the synchronized operation, a reset signal generating circuit 55 and counters 56, 57, 58, 59 function to measure a phase difference between the internal frame signal S6 and a self-running frame signal S13 at a prescribed period. A memory 60 and a mean value calculation section 61 generate phase difference information as a mean value of four measurements of the phase difference. At occurrence of a state out of synchronization, the counter 52 generates a self-running internal frame signal S6 based on a self-running clock S3 and corrects the period of the internal frame signal S6, in response to the phase difference information at each prescribed period.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＰＨＳ（Personal
Handyphone System）の基地局においてＩＳＤＮのＩ′
回線との間で信号の授受を行なうＩ′回線インタフェー
ス回路などでの網フレーム信号の抽出の異常が生じた場
合にフレーム信号を再生して網同期系回路の動作を安定
化するための網同期信号再生回路に関する。TECHNICAL FIELD The present invention relates to a PHS (Personal
Handyphone System) base station ISDN I '
Network synchronization for stabilizing the operation of the network synchronization system circuit by reproducing the frame signal when the extraction of the network frame signal occurs in an I 'line interface circuit or the like which sends and receives signals to and from the line. The present invention relates to a signal reproducing circuit.

【０００２】[0002]

【従来の技術】ＰＨＳシステムは例えば次のように構成
される。図４はその基本構成を示した図である。すなわ
ち、複数の基地局ＣＳ１１〜ＣＳ１ｎ、ＣＳ２１〜ＣＳ
２ｎ、…、ＣＳｍ１〜ＣＳｍｎが分散配置されており、
制御情報信号を送出している。基地局ＣＳ１１〜ＣＳ１
ｎ、ＣＳ２１〜ＣＳ２ｎ、…、ＣＳｍ１〜ＣＳｍｎはＰ
ＨＳ接続装置を有するサービス統合デジタル綱（以下Ｉ
ＳＤＮ網と略称する）ＩＮＷにそれぞれ接続されてい
る。各移動端末ＰＳ１〜ＰＳｎは、上記基地局ＣＳ１１
〜ＣＳ１ｎ、ＣＳ２１〜ＣＳ２ｎ、…、ＣＳｍ１〜ＣＳ
ｍｎがそれぞれ形成する一斉呼出しエリアＺ１、Ｚ２、
…、Ｚｍ内においては、いずれかの基地局ＣＳ１１〜Ｃ
Ｓ１ｎ、ＣＳ２１〜ＣＳ２ｎ、…、ＣＳｍ１〜ＣＳｍｎ
から出力されている制御情報信号を受信して同期を取っ
ており、綱側から着呼があった場合、またはいずれかの
移動端末ＰＳ１〜ＰＳｎ側から発呼を行った場合に、上
記いずれかの基地局ＣＳ１１〜ＣＳ１ｎ、ＣＳ２１〜Ｃ
Ｓ２ｎ、…、ＣＳｍ１〜ＣＳｍｎとの間で無線回線を確
立して接続され、接続された基地局から上記ＩＳＤＮ網
ＩＮＷもしくはこのＩＳＤＮ網ＩＮＷと加入電話網ＳＮ
Ｗとを介して有線電話機ＴＥＬ１〜ＴＥＬｋとの間、ま
たは、移動端末ＰＳ１〜ＰＳｎ相互間で通信を可能とし
ている。2. Description of the Related Art A PHS system is constituted, for example, as follows. FIG. 4 is a diagram showing the basic configuration. That is, a plurality of base stations CS11-CS1n, CS21-CS
2n, ..., CSm1 to CSmn are dispersedly arranged,
A control information signal is being sent. Base stations CS11 to CS1
n, CS21 to CS2n, ..., CSm1 to CSmn are P
Service Integrated Digital Class with HS Connection Device (I
SDW network). Each of the mobile terminals PS1 to PSn is connected to the base station CS11.
To CS1n, CS21 to CS2n, ..., CSm1 to CS
mn respectively form paging areas Z1, Z2,
.., Zm, any of the base stations CS11 to C
S1n, CS21 to CS2n, ..., CSm1 to CSmn
Is synchronized by receiving the control information signal output from the mobile terminal, or when a call is received from the tuner side, or when a call is made from any of the mobile terminals PS1 to PSn, Base stations CS11-CS1n, CS21-C
S2n,..., CSm1 to CSmn are connected by establishing a wireless line, and the connected base station transmits the ISDN network INW or the ISDN network INW and the subscriber telephone network SN.
Communication with the wired telephones TEL1 to TELk or between the mobile terminals PS1 to PSn via W is possible.

【０００３】ここで、基地局ＣＳ１１〜ＣＳ１ｎ、ＣＳ
２１〜ＣＳ２ｎ、…、ＣＳｍ１〜ＣＳｍｎと移動端末Ｐ
Ｓ１〜ＰＳｎとの間で確立される無線アクセス方式とし
て時分割多元接続（ＴＤＭＡ：Time Division Multiple
Access ）方式を採用し、さらに伝送方式として時分割
双方向多重（ＴＤＤ：Time Division Duplex）方式を採
用している。Here, base stations CS11 to CS1n, CS
, CSm1 to CSmn and the mobile terminal P
Time division multiple access (TDMA: Time Division Multiple Access) as a wireless access method established between S1 and PSn.
Access) system and a time division duplex (TDD) system as a transmission system.

【０００４】ＴＤＭＡ−ＴＤＤ方式のフレーム構成は、
例えば４個の送信スロット（Ｔ１〜Ｔ４）を時分割多重
したフォワードリンクと、４個の受信スロット（Ｒ１〜
Ｒ４）を時分割多重したリバースリンクとからなり、１
フレーム長は５ｍｓｅｃ、送受の伝送遣度は３８４ｋｂ
ｐｓ、１スロット長は６２５μｓｅｃ、１スロットあた
りの伝送速度は誤り訂正符号などを除いて３２ｋｂｐｓ
にそれぞれ設定されている。The frame structure of the TDMA-TDD system is as follows.
For example, a forward link in which four transmission slots (T1 to T4) are time-division multiplexed and four reception slots (R1 to R4)
R4) with a time-division multiplexed reverse link.
The frame length is 5 msec, and the transmission and reception transmission frequency is 384 kb.
ps, the slot length is 625 μsec, and the transmission rate per slot is 32 kbps except for error correction codes.
Are set respectively.

【０００５】また、ＩＳＤＮ網ＩＮＷには、パケット綱
ＰＮＷを介してセンタＣＣが接続されており、このセン
タＣＣは保守センタＣＣ１、位置登録管理センタＣＣ２
および課金管理センタＣＣ３からなる。A center CC is connected to the ISDN network INW via a packet network PNW. The center CC is composed of a maintenance center CC1 and a location registration management center CC2.
And a charging management center CC3.

【０００６】保守センタＣＣ１は、基地局ＣＳ１１〜Ｃ
Ｓｍｎとの間で呼制御信号、センタ制御信号等の制御情
報信号の授受を行って、各移動端末ＰＳ１〜ＰＳｎにつ
いての呼制御および基地局ＣＳ１１〜ＣＳｍｎに対する
制御を行っている。[0006] The maintenance center CC1 is connected to the base stations CS11 to CS11.
By transmitting and receiving control information signals such as a call control signal and a center control signal to and from Smn, call control for each of the mobile terminals PS1 to PSn and control for the base stations CS11 to CSmn are performed.

【０００７】位置登録管理センタＣＣ２は、移動端末Ｐ
Ｓ１〜ＰＳｎおよび基地局ＣＳ１１〜ＣＳｍｎから位置
登録に関する情報が、ＩＳＤＮ網ＩＮＷおよびパケット
網ＰＮＷを介して収集され、移動端末ＰＳ１〜ＰＳｎが
それぞれ現在どのエリアＺ１〜Ｚｍにいるかを登録し管
理している。[0007] The location registration management center CC2 is a mobile terminal P
Information on location registration is collected from S1 to PSn and base stations CS11 to CSmn via ISDN network INW and packet network PNW, and registers and manages in which area Z1 to Zm mobile terminals PS1 to PSn are currently located, respectively. I have.

【０００８】課金管理センタＣＣ３は、各移動端末ＰＳ
１〜ＰＳｎに対する課金の管理を行つている。このよう
なＰＨＳシステムにおいて、ＩＳＤＮ網ＩＮＷと各基地
局ＣＳ１１〜ＣＳｍｎとの接続点の規格としては、Ｉイ
ンタフェースを拡張したＩ′インタフェースが用いられ
る。[0008] The charging management center CC3 is connected to each mobile terminal PS.
It manages charging for 1 to PSn. In such a PHS system, an I 'interface, which is an extension of the I interface, is used as a standard for a connection point between the ISDN INW and each of the base stations CS11 to CSmn.

【０００９】ところで各基地局ＣＳ１１〜ＣＳｍｎで
は、無線回線におけるフレーム（５ｍＳ周期）をＩＳＤ
Ｎ網ＩＮＷにおけるフレーム（１２５μＳ周期）に同期
させる必要がある。In each of the base stations CS11 to CSmn, a frame (5 mS cycle) in a radio channel is
It is necessary to synchronize with a frame (125 μS cycle) in the N network INW.

【００１０】そこで上記Ｉ′インタフェースに準じたイ
ンタフェース処理を行うＩ′回線インタフェース回路で
は、網からＩ′回線を介して与えられる網フレーム信号
を抽出する。そして、この網フレーム信号に同期した同
期クロックをＰＬＬ回路によって生成し、さらにこの同
期クロックを分周することで無線回線用のフレームタイ
ミングを得ている。Therefore, an I 'line interface circuit which performs interface processing according to the I' interface extracts a network frame signal supplied from the network via the I 'line. Then, a synchronous clock synchronized with the network frame signal is generated by a PLL circuit, and the frequency of the synchronous clock is further divided to obtain a frame timing for a wireless line.

【００１１】ところがこの従来の構成によると、Ｉ′回
線インタフェース回路において通信障害が発生した場合
などにＩ′回線インタフェース回路をリセットした際
に、次のような不具合が生じる。However, according to this conventional configuration, when the I 'line interface circuit is reset when a communication failure occurs in the I' line interface circuit, the following problem occurs.

【００１２】すなわち、図５はＩ′回線インタフェース
回路をリセットする際の網同期状態から再同期までにお
ける網フレーム信号とＰＬＬ内部フレーム信号との同期
状態の変化を示したものである。この図に示すように、
Ｉ′回線インタフェース回路をリセットすると、網フレ
ーム信号の抽出が行なえなくなってしまう。そして、リ
セットから復旧したときにＩ′回線インタフェース回路
１が出力する網フレーム信号の位相は保証されず、同図
に示すように、再同期が確立する時点では後段のＰＬＬ
がロックする位置が１フレーム分ずれてしまう場合があ
り、この時は、さらに後段の無線用のフレーム信号が網
フレーム信号の１周期分ずれてしまう不具合があった。That is, FIG. 5 shows a change in the synchronization state between the network frame signal and the PLL internal frame signal from the network synchronization state to the resynchronization when the I 'line interface circuit is reset. As shown in this figure,
When the I 'line interface circuit is reset, it becomes impossible to extract the network frame signal. Then, the phase of the network frame signal output from the I 'line interface circuit 1 upon recovery from the reset is not guaranteed, and as shown in FIG.
May be shifted by one frame, and in this case, the subsequent wireless frame signal is shifted by one cycle of the network frame signal.

【００１３】この不具合を解消するべく、Ｉ′回線イン
タフェース回路のリセットを行なわず、基地局が持つ発
振器が発生する自走クロックに基づいて網フレーム信号
を生成することが考えられる。しかしこのようにした場
合は、Ｉ′回線が瞬断した場合はＩ′回線インタフェー
ス回路が出力する網フレーム信号の精度が自走クロック
の精度となり、自走クロックの精度を５ｐｐｍとして
も、１２．５秒以上の瞬断が継続すると、その間に網フ
レーム信号の位相が当初の位相に対して半周期以上ずれ
てしまい、回線が復旧しても無線用のフレーム信号の位
相が復帰できない場合がある。In order to solve this problem, it is conceivable to generate a network frame signal based on a free-running clock generated by an oscillator of the base station without resetting the I 'line interface circuit. However, in such a case, when the I 'line is momentarily interrupted, the accuracy of the network frame signal output from the I' line interface circuit becomes the accuracy of the free-running clock. Even if the accuracy of the free-running clock is 5 ppm, 12. If the instantaneous interruption of 5 seconds or more continues, the phase of the network frame signal is shifted by more than half a period from the initial phase during that time, and the phase of the wireless frame signal may not be able to recover even if the line is restored. .

【００１４】図６はこのような状況の一例を示したもの
であって、Ｉ′回線が瞬断した際の網同期状態から再同
期までにおける網フレーム信号とＰＬＬ内部フレーム信
号との同期状態の変化を示したものである。FIG. 6 shows an example of such a situation, in which the synchronization between the network frame signal and the PLL internal frame signal from the network synchronization state to the resynchronization when the I 'line is momentarily interrupted. It shows the change.

【００１５】なお、この不具合については自走クロック
の精度を向上させることで回避可能であるが、自走クロ
ックを発生するための発振器が非常に高価になってしま
うため好ましくない。Although this problem can be avoided by improving the accuracy of the free-running clock, it is not preferable because an oscillator for generating the free-running clock becomes very expensive.

【００１６】[0016]

【発明が解決しようとする課題】以上のように従来は、
Ｉ′回線インタフェース回路などの回線インタフェース
回路のリセットや回線の１０数秒の瞬断により、回線イ
ンタフェース回路が出力する網フレーム信号の位相が半
周期以上ずれてしまうため、復旧時に後段のＰＬＬ回路
などがロックする位置が網フレーム信号の１周期分ずれ
てしまうという不具合があった。As described above, conventionally,
The reset of the line interface circuit such as the I 'line interface circuit or the instantaneous interruption of the line for more than 10 seconds causes the phase of the network frame signal output by the line interface circuit to shift by more than half a cycle. There is a problem that the locking position is shifted by one cycle of the network frame signal.

【００１７】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、障害の発生時
にも正確な網フレーム信号を後段側に供給し続けること
ができ、回線インタフェース回路のリセット後や長時間
の瞬断後にも、後段側を元のフレーム位相に復帰させる
ことを可能とする網同期信号再生回路を提供することを
目的とする。The present invention has been made in view of such circumstances, and an object of the present invention is to provide a network interface that can continue to supply an accurate network frame signal to a subsequent stage even when a failure occurs. It is an object of the present invention to provide a network synchronization signal reproducing circuit capable of restoring the subsequent stage to the original frame phase even after a circuit reset or a long-time momentary interruption.

【００１８】[0018]

【課題を解決するための手段】以上の目的を達成するた
めに本発明は、外部から与えられる自走クロックに基づ
いて、例えばＩＳＤＮのＩ′回線などから抽出された網
フレーム信号とほぼ同周期の自走フレーム信号を生成す
る自走フレーム生成手段と、所定のロード信号が無効レ
ベルであるときには前記自走クロックに同期して所定の
初期値から所定の最終値までを巡回的にカウントし、そ
のカウント値が所定の標準値になる毎に出力レベルを有
効レベルとすることで前記内部フレーム信号を生成する
とともに、前記ロード信号が有効レベルであるときには
前記自走クロックに同期して所定の設定値を取込んでそ
の時点でのカウント値とする内部フレーム生成手段と、
この内部フレーム生成手段が生成する内部フレーム信号
を監視し、所定の基準周期が経過する毎に出力を有効レ
ベルとすることで同期はずれ時用ロード信号を生成する
同期はずれ時用ロード信号生成手段と、前記網フレーム
抽出回路での前記網フレーム信号の抽出が正常に行なわ
れている同期動作時には前記網フレーム信号を、また前
記網フレーム抽出回路での前記網フレーム信号の抽出が
正常に行なわれていない同期はずれ時には前記同期はず
れ時用ロード信号生成手段により生成された同期はずれ
時用ロード信号をそれぞれ前記ロード信号として前記内
部フレーム生成手段に与えるロード信号生成手段と、前
記同期動作時に、前記網フレーム信号における所定の基
準周期分の時間と前記自走フレーム生成手段で生成され
た自走フレーム信号における前記基準周期分の時間との
時間差を前記自走クロックの周期数として表した位相差
情報を生成する位相差情報生成手段と、前記同期動作時
には前記標準値を、また前記同期はずれ時には前記位相
差情報生成手段により生成された位相差情報が示す値を
それぞれ前記設定値として前記内部フレーム生成手段に
与える設定値生成手段とを備えた。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention is based on a self-running clock supplied from the outside, and has substantially the same period as a network frame signal extracted from, for example, an ISDN I 'line. Self-running frame generation means for generating a free-running frame signal, and when a predetermined load signal is at an invalid level, cyclically counts from a predetermined initial value to a predetermined final value in synchronization with the self-running clock, The internal frame signal is generated by setting the output level to an effective level each time the count value reaches a predetermined standard value, and when the load signal is at the effective level, a predetermined setting is synchronized with the free-running clock. Internal frame generation means for taking in a value and making it a count value at that time;
The internal frame signal generated by the internal frame generating means is monitored, and the output is set to an effective level every time a predetermined reference period elapses, thereby generating an out-of-synchronization load signal. In a synchronous operation in which the extraction of the network frame signal by the network frame extraction circuit is performed normally, the network frame signal is extracted during the synchronization operation, and the extraction of the network frame signal by the network frame extraction circuit is performed normally. Load signal generating means for providing the out-of-sync load signal generated by the out-of-sync load signal generating means to the internal frame generating means as the load signal when the out-of-sync load signal is generated; The time corresponding to a predetermined reference period in the signal and the free-running frame signal generated by the free-running frame generation means. Phase difference information generating means for generating phase difference information representing the time difference from the reference period as the number of periods of the free-running clock, the standard value during the synchronization operation, and the phase difference during the synchronization loss. Setting value generating means for providing the value indicated by the phase difference information generated by the phase difference information generating means to the internal frame generating means as the set value.

【００１９】なお位相差情報生成手段は、例えば、前記
内部フレーム信号を監視し、前記基準周期が経過する毎
に出力を有効レベルとすることでリセット信号を生成す
るリセット信号生成手段と、このリセット信号生成手段
によって生成されたリセット信号でリセットされ、前記
内部フレーム信号に同期して前記基準周期と同数をカウ
ントしたらキャリー出力を有効レベルとする内部フレー
ムカウンタと、前記リセット信号生成手段によって生成
されたリセット信号でリセットされ、自走フレーム信号
に同期して前記基準周期と同数をカウントしたらキャリ
ー出力を有効レベルとする自走フレームカウンタと、前
記内部フレームカウンタおよび前記自走フレームカウン
タのいずれか一方のキャリー出力が有効レベルとなって
から他方のキャリー出力が有効レベルとなるまでの間に
自走クロックに同期してカウントを行なう時間差カウン
タとにより構成することで実現する。The phase difference information generating means monitors, for example, the internal frame signal, and sets the output to an effective level every time the reference period elapses, thereby generating a reset signal. An internal frame counter reset by a reset signal generated by the signal generating means, and when the same number as the reference cycle is counted in synchronization with the internal frame signal, and a carry output is set to an effective level, the internal frame counter is generated by the reset signal generating means. A self-running frame counter which is reset by a reset signal and counts the same number as the reference period in synchronization with the self-running frame signal, and sets a carry output to an effective level, and one of the internal frame counter and the self-running frame counter After the carry output becomes effective, the other carry Output is achieved by configuring a time difference counter which performs counting in synchronization with the running clock until a valid level.

【００２０】このとき、リセット信号生成手段は、前記
同期はずれ時用ロード信号生成手段を流用することがで
きる。また位相差情報生成手段は、例えば、前記網フレ
ーム信号における所定の基準周期分の時間と前記自走フ
レーム生成手段で生成された自走フレーム信号における
前記基準周期分の時間との時間差の測定を繰り返し行な
う時間差測定手段と、この時間差測定手段により測定さ
れた時間差を所定回数分記憶する測定時間差記憶手段
と、この測定時間差記憶手段に記憶された所定回数分の
時間差の平均値を求め、これを位相差情報とする平均化
手段とにより構成することで実現する。At this time, the reset signal generating means can use the out-of-synchronization load signal generating means. Further, the phase difference information generating means, for example, measures the time difference between the time of a predetermined reference cycle in the network frame signal and the time of the reference cycle in the free-running frame signal generated by the free-running frame generating means. Repeated time difference measurement means, measurement time difference storage means for storing the time difference measured by the time difference measurement means for a predetermined number of times, and calculating the average value of the time difference for the predetermined number of times stored in the measurement time difference storage means, This is realized by using an averaging means for obtaining phase difference information.

【００２１】これらの手段を講じたことにより、同期動
作時にはロード信号として網フレーム信号が、かつ設定
値として標準値がそれぞれ内部フレーム生成手段に与え
られる。これにより内部フレーム生成手段では、網フレ
ーム信号が有効レベルであるときに標準値がカウント値
として設定されることとなり、網フレーム信号が有効レ
ベルになるのに同期してレベルが有効レベルとなる内部
フレーム信号が、すなわち網フレーム信号に追従した内
部フレーム信号が生成される。By taking these measures, the network frame signal is given to the internal frame generating means as the load signal and the standard value is given to the internal frame generating means during the synchronous operation. As a result, in the internal frame generation means, the standard value is set as the count value when the network frame signal is at the effective level, and the internal level is set to the effective level in synchronization with the effective level of the network frame signal. A frame signal, that is, an internal frame signal that follows the network frame signal is generated.

【００２２】このとき位相差情報生成手段では、前記網
フレーム信号における所定の基準周期分の時間と自走フ
レーム生成手段で生成された自走フレーム信号における
前記基準周期分の時間との時間差が測定され、その時間
差を前記自走クロックの周期数として表した位相差情報
が生成される。At this time, the phase difference information generating means measures the time difference between the time of the predetermined reference cycle in the network frame signal and the time of the reference cycle in the free running frame signal generated by the free running frame generating means. Then, phase difference information representing the time difference as the number of periods of the free-running clock is generated.

【００２３】一方同期はずれ時には、同期はずれ時用ロ
ード信号生成手段により、前記内部フレーム信号にて所
定の基準周期が経過する毎に出力を有効レベルとした信
号として生成された同期はずれ時用ロード信号が前記ロ
ード信号として、かつ前記位相差情報生成手段により生
成された位相差情報が示す値をそれぞれ前記設定値とし
てそれぞれ前記内部フレーム生成手段に与えられる。こ
れにより内部フレーム生成手段では、網フレーム信号の
引込みが停止され、自走クロックをカウントして一定周
期（自走フレーム信号と同周期）の内部フレーム信号が
生成されるが、前記基準周期が経過する毎に位相差情報
がカウント値として設定されることで、前記基準周期に
１度の割合で内部フレーム信号の周期が位相差情報によ
り補正される。On the other hand, at the time of out-of-synchronization, the out-of-synchronization load signal generated by the out-of-synchronization load signal generating means as a signal whose output is set to an effective level every time a predetermined reference period elapses in the internal frame signal. Are given to the internal frame generator as the load signal, and values indicated by the phase difference information generated by the phase difference information generator are respectively set as the set values. As a result, the internal frame generation means stops the pull-in of the network frame signal, counts the free-running clock, and generates an internal frame signal of a fixed period (the same period as the free-running frame signal). Each time the phase difference information is set as a count value, the cycle of the internal frame signal is corrected by the phase difference information at a rate of once per the reference cycle.

【００２４】位相差情報は、前記基準周期分での前記網
フレーム信号と前記自走フレーム信号との位相差である
ので、この位相差を無くすように内部フレーム信号の周
期が前記基準周期に１度の割合で補正される。Since the phase difference information is a phase difference between the network frame signal and the free-running frame signal in the reference period, the period of the internal frame signal is set to 1 in the reference period so as to eliminate this phase difference. It is corrected by the ratio of degree.

【００２５】[0025]

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態につき説明する。図１は網同期信号再生回路を
適用してなるＰＨＳ基地局の構成を示す機能ブロック図
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a functional block diagram showing a configuration of a PHS base station to which a network synchronization signal reproducing circuit is applied.

【００２６】この図に示すように本実施形態のＰＨＳ基
地局は、Ｉ′回線インタフェース回路１（1-1 ，1-2
）、発振器２、送受信部３、制御部４、網同期信号再
生回路５、基準クロック発生回路６および無線用フレー
ム信号生成回路７から構成される。As shown in FIG. 1, the PHS base station according to the present embodiment comprises an I 'line interface circuit 1 (1-1, 1-2).
), An oscillator 2, a transmission / reception unit 3, a control unit 4, a network synchronization signal reproduction circuit 5, a reference clock generation circuit 6, and a wireless frame signal generation circuit 7.

【００２７】Ｉ′回線インタフェース回路１（1-1 ，1-
2 ）は、おのおの網同期検出部１１および信号処理部１
２を有し、網同期検出部１１では、Ｉ′回線Ｃ（C-1 ，
C-2）を介してＩＳＤＮから到来した信号中に含まれる
網クロック成分および網フレーム成分が検出され、これ
らの網クロック成分および網フレーム成分のそれぞれに
同期した網クロックＳ１および網フレーム信号Ｓ２を発
振器２が出力する自走クロックＳ３を用いて生成され
る。そして信号処理部１２では、網同期検出部１１にて
生成された網クロックＳ１および網フレーム信号Ｓ２に
同期して、２つのＢチャネルおよび１つのＤチャネルの
各データの分離などが行なわれ、２つのＢチャネルを介
して到来した音声信号はそれぞれ送受信部３へ、またＤ
チャネルを介して到来した制御データは制御部４へとそ
れぞれ与えられる。なお、一方のＩ′回線Ｃ（ここでは
Ｉ′回線C-2 ）は、一方のＢチャネルが不使用となって
いるので、このＩ′回線Ｃに対応するＩ′回線インタフ
ェース回路1-2 は、一方のＢチャネルから分離した音声
データのみを送受信部３へと与える。I 'line interface circuit 1 (1-1, 1-
2) The network synchronization detection unit 11 and the signal processing unit 1
2 and the network synchronization detecting unit 11 outputs the I 'line C (C-1,
C-2), a network clock component and a network frame component included in a signal arriving from the ISDN are detected, and a network clock S1 and a network frame signal S2 synchronized with the network clock component and the network frame component, respectively, are detected. It is generated using the free-running clock S3 output from the oscillator 2. The signal processing unit 12 separates each data of two B channels and one D channel in synchronization with the network clock S1 and the network frame signal S2 generated by the network synchronization detecting unit 11, and performs 2 The audio signals arriving via the two B channels are transmitted to
The control data arriving via the channel is provided to the control unit 4. Note that one I 'line C (here, I' line C-2) does not use one B channel, so that the I 'line interface circuit 1-2 corresponding to this I' line C is , And only the audio data separated from one of the B channels is given to the transmission / reception unit 3.

【００２８】網同期検出部１１は、網フレーム信号Ｓ２
の生成を正常に行なうことができないときには、同期は
ずれ信号Ｓ４を有効レベルとする。また網同期検出部１
１は、制御部４から与えられるリセット信号Ｓ５が有効
レベルとなった場合、再同期動作を行なう。The network synchronization detecting section 11 generates a network frame signal S2
Cannot be generated normally, the out-of-sync signal S4 is set to an effective level. Network synchronization detecting unit 1
1 performs a resynchronization operation when the reset signal S5 supplied from the control unit 4 becomes a valid level.

【００２９】さて送受信部３では、Ｉ′回線インタフェ
ース回路1-1 ，1-2 から与えられた３本の音声データお
よび制御部４から与えられる制御データは、それぞれ符
号化回路３１に与えられる。そしてこの符号化回路３１
にて、３本の音声データは音声符号化処理（ＡＤＰＣＭ
符号化処理）および誤り訂正符号化処理が、また制御デ
ータは誤り訂正符号化処理がそれぞれ行なわれたのち時
分割多重回路３２に入力され、ここでスロット多重され
る。そして、この多重化された送信データは変調器３３
に入力され、この変調器３３においてディジタル変調信
号（π／４シフトＱＰＳＫ信号）に変換されたのち送信
回路３４に入力される。送信回路３４では、上記ディジ
タル変調信号が、周波数シンセサイザ３５から発生され
た無線チャネルに対応する局部発振信号とミキシングさ
れて無線変調波信号に周波数変換され、この無線変調波
信号は送受切替器３６およびアンテナ切替器３７を介し
てアンテナ３８ａ，３８ｂに供給され、これらのアンテ
ナ３８ａ，３８ｂから移動局に向けて送信される。In the transmitting / receiving section 3, the three voice data supplied from the I 'line interface circuits 1-1 and 1-2 and the control data supplied from the control section 4 are supplied to an encoding circuit 31, respectively. And this encoding circuit 31
, The three voice data are processed by voice coding (ADPCM
Coding processing) and error correction coding processing, and the control data are input to the time division multiplexing circuit 32 after the error correction coding processing is performed, where they are slot multiplexed. Then, the multiplexed transmission data is transmitted to the modulator 33.
After being converted into a digital modulation signal (π / 4 shift QPSK signal) by the modulator 33, the signal is input to the transmission circuit 34. In the transmission circuit 34, the digital modulation signal is mixed with a local oscillation signal corresponding to the radio channel generated from the frequency synthesizer 35 and frequency-converted into a radio modulation wave signal. The signal is supplied to the antennas 38a and 38b via the antenna switch 37, and transmitted from these antennas 38a and 38b to the mobile station.

【００３０】これに対し、移動局からの無線変調波信号
は、アンテナ３８ａ，３８ｂで受信される。アンテナ３
８ａ，３８ｂはスペースダイバーシティを行なうために
アンテナ切替器３７によって一方が選択されており、こ
の選択されたアンテナ３８で受信された無線変調波信号
は、送受切替器３６を介して受信回路３９に入力され
る。受信回路３９では、上記無線変調波信号が周波数シ
ンセサイザ３５から発生された無線チャネルに対応する
局部発振信号とミキシングされて中間周波信号に変換さ
れる。この受信中間周波信号は、復調器４０でディジタ
ル復調されたのち時分割分離回路４１でスロットごとに
分離される。そして、この分離された復調信号は、復号
化回路４２で誤り訂正復号処理および音声復号処理が行
なわれたのち、３本の音声データのうちの２本がＩ′回
線インタフェース回路1-1 へ、残りの１本がＩ′回線イ
ンタフェース回路1-2 へとそれぞれ与えられるととも
に、制御データが制御部４に与えられる。Ｉ′回線イン
タフェース回路１では、復号化回路４２から与えられる
音声データをＢチャネルで、また制御部４から与えられ
る制御データをＤチャネルでそれぞれＩ′回線Ｃへと送
出する。On the other hand, a radio modulated wave signal from a mobile station is received by antennas 38a and 38b. Antenna 3
One of the antennas 8a and 38b is selected by an antenna switch 37 in order to perform space diversity. A radio modulated wave signal received by the selected antenna 38 is input to a reception circuit 39 via a transmission / reception switch 36. Is done. In the receiving circuit 39, the radio modulated wave signal is mixed with a local oscillation signal corresponding to a radio channel generated from the frequency synthesizer 35, and converted into an intermediate frequency signal. The received intermediate frequency signal is digitally demodulated by the demodulator 40 and then separated by the time division separation circuit 41 for each slot. The separated demodulated signal is subjected to an error correction decoding process and a voice decoding process in a decoding circuit 42, and then two of the three voice data are sent to an I 'line interface circuit 1-1. The remaining one is supplied to the I 'line interface circuit 1-2, and the control data is supplied to the control unit 4. In the I 'line interface circuit 1, the audio data supplied from the decoding circuit 42 is transmitted to the I' line C via the B channel, and the control data supplied from the control unit 4 is transmitted to the I 'line C via the D channel.

【００３１】さて、以上のようにして送受信部３で送受
信される信号のフレームはＩＳＤＮのフレームに同期さ
せる必要がある。このため送受信部３の各部は、Ｉ′回
線インタフェース回路1-2 の網同期検出部１１で生成さ
れた網フレーム信号Ｓ２に同期して網同期信号再生回路
５で生成された内部フレーム信号Ｓ６および発振器２で
生成された自走クロックＳ３に基づいて基準クロック発
生回路６で生成される基準クロックＳ７と、上記内部フ
レーム信号Ｓ６および基準クロック発生回路６で生成さ
れる基準クロックＳ７に基づいて無線用フレーム信号生
成回路７で生成される無線用フレーム信号Ｓ８（５ｍＳ
周期）とを必要に応じて受け、これらの信号に応じた所
定のタイミングで各種の処理を行なう。The frame of the signal transmitted / received by the transmission / reception unit 3 as described above must be synchronized with the frame of the ISDN. Therefore, each section of the transmission / reception section 3 synchronizes with the internal frame signal S6 generated by the network synchronization signal reproducing circuit 5 in synchronization with the network frame signal S2 generated by the network synchronization detection section 11 of the I 'line interface circuit 1-2. A reference clock S7 generated by the reference clock generation circuit 6 based on the free-running clock S3 generated by the oscillator 2, and a radio clock based on the internal frame signal S6 and the reference clock S7 generated by the reference clock generation circuit 6. The wireless frame signal S8 (5 ms) generated by the frame signal generation circuit 7
), And various processes are performed at a predetermined timing according to these signals.

【００３２】制御部４は、Ｉ′回線Ｃを介してＩＳＤＮ
と、また無線回線を介して移動局とそれぞれ制御データ
の授受を行なうとともに、Ｉ′回線インタフェース回路
１および送受信部３の各部を総括制御することでＰＨＳ
基地局としての動作を実現するものである。The control unit 4 controls the ISDN
And exchanges control data with the mobile station via the radio line, and controls the I 'line interface circuit 1 and the transmission / reception unit 3 to control the PHS.
The operation as a base station is realized.

【００３３】図２は網同期信号再生回路５の詳細な構成
を示す機能ブロック図である。この図に示すように網同
期信号再生回路５は、選択回路（ＳＥＬ）５１、カウン
タ５２、選択回路（ＳＥＬ）５３、標準値設定レジスタ
５４、リセット信号生成回路５５、カウンタ５６，５
７，５８，５９、メモリ６０および平均値算出部６１を
有しており、Ｉ′回線インタフェース回路1-2 の網同期
検出部１１で生成された網フレーム信号Ｓ２が選択回路
５１に、Ｉ′回線インタフェース回路1-2の網同期検出
部１１で生成された同期はずれ信号Ｓ４が選択回路５
１，５３、リセット信号生成回路５５およびカウンタ５
９に、さらに発振器２で生成された自走クロックＳ３が
カウンタ５２，５８，５９にそれぞれ与えられている。FIG. 2 is a functional block diagram showing a detailed configuration of the network synchronization signal reproducing circuit 5. As shown in this figure, the network synchronization signal reproducing circuit 5 includes a selection circuit (SEL) 51, a counter 52, a selection circuit (SEL) 53, a standard value setting register 54, a reset signal generation circuit 55, and counters 56 and 5.
7, 58 and 59, a memory 60 and an average value calculation unit 61. The network frame signal S2 generated by the network synchronization detection unit 11 of the I 'line interface circuit 1-2 is supplied to the selection circuit 51 by I'. The out-of-synchronization signal S4 generated by the network synchronization detection unit 11 of the line interface circuit 1-2 is output to the selection circuit 5
1, 53, reset signal generation circuit 55 and counter 5
9 and a free-running clock S3 generated by the oscillator 2 is supplied to counters 52, 58 and 59, respectively.

【００３４】選択回路５１には、一方の入力端に網フレ
ーム信号Ｓ２が、また他方の入力端にリセット信号生成
回路５５で生成されたリセット信号Ｓ９がそれぞれ与え
られており、これらの信号を同期はずれ信号Ｓ４の状態
に応じて選択し、ロード信号Ｓ１０としてカウンタ５２
に与える。The selection circuit 51 is supplied with the network frame signal S2 at one input terminal and the reset signal S9 generated by the reset signal generation circuit 55 at the other input terminal, and synchronizes these signals. Selection is made in accordance with the state of the off signal S4, and the counter 52
Give to.

【００３５】カウンタ５２は、選択回路５１から与えら
れるロード信号Ｓ１０が有効レベルであるときに、自走
クロックＳ３の立ち上がりに同期して選択回路５３から
与えられる設定値Ｄ１をカウント値として設定する。ま
たカウンタ５２は、選択回路５１から与えられるロード
信号Ｓ１０が無効レベルのときに、自走クロックＳ３の
立ち上がりに同期してカウントアップ動作を行ない、所
定の最終値をカウントすると次の自走クロックＳ３の立
ち上がりに同期してカウント値を所定の初期値（本実施
形態では［０］）にするよう巡回的にカウント動作を行
なう。そしてカウンタ５２は、カウント値が所定の標準
値（本実施形態では［０］）の時に出力を有効レベルと
して内部フレーム信号Ｓ６を生成する。なお、初期値お
よび最終値は、一巡でのカウント回数が、網フレーム信
号Ｓ２の標準的な周期をＴ１、自走クロックＳ３の標準
的な周期をＴ２としたときに、［Ｔ１／Ｔ２］で求まる
値とほぼ同一値となるように設定する。When the load signal S10 supplied from the selection circuit 51 is at a valid level, the counter 52 sets a set value D1 supplied from the selection circuit 53 as a count value in synchronization with the rise of the free-running clock S3. When the load signal S10 supplied from the selection circuit 51 is at an invalid level, the counter 52 performs a count-up operation in synchronization with the rise of the free-running clock S3. The counting operation is performed cyclically so that the count value is set to a predetermined initial value ([0] in the present embodiment) in synchronization with the rise of. Then, when the count value is a predetermined standard value ([0] in the present embodiment), the counter 52 sets the output to an effective level and generates the internal frame signal S6. The initial value and the final value are expressed as [T1 / T2] when the number of counts in one round is T1 where T1 is the standard period of the network frame signal S2 and T2 is the standard period of the free-running clock S3. The values are set to be almost the same as the values to be obtained.

【００３６】選択回路５３には、一方の入力端に標準値
設定レジスタ５４が保持している標準設定値Ｄ２が、ま
た他方の入力端に平均値算出部６１が出力する位相差情
報Ｄ３がそれぞれ与えられており、これらの信号を同期
はずれ信号Ｓ４の状態に応じて選択し、設定値Ｄ１とし
てカウンタ５２に与える。The selection circuit 53 has, at one input terminal, the standard setting value D2 held by the standard value setting register 54, and at the other input terminal, the phase difference information D3 output by the average value calculation section 61. These signals are selected according to the state of the out-of-sync signal S4, and are provided to the counter 52 as a set value D1.

【００３７】標準値設定レジスタ５４は、カウンタ５２
が出力を有効レベルとするカウント値と同一の値（本実
施形態では［０］）を標準設定値Ｄ２として保持してお
り、この標準設定値Ｄ２をカウンタ５２およびカウンタ
５８にそれぞれ与える。The standard value setting register 54 includes a counter 52
Holds the same value (in this embodiment, [0]) as the count value at which the output is set to the effective level as the standard set value D2, and supplies the standard set value D2 to the counter 52 and the counter 58, respectively.

【００３８】リセット信号生成回路５５は、選択回路５
１およびカウンタ５６，５７，５８のそれぞれに与える
リセット信号Ｓ９を生成するものであり、カウンタ５６
のキャリー信号Ｓ１１が無効レベルになった直後におけ
る内部フレーム信号Ｓ６に同期したタイミング、および
同期はずれ信号Ｓ４が有効レベルになった直後における
内部フレーム信号Ｓ６に同期したタイミングでリセット
信号Ｓ９を有効レベルとする。The reset signal generation circuit 55 includes a selection circuit 5
1 and a reset signal S9 to be applied to each of the counters 56, 57 and 58.
The reset signal S9 is set to a valid level at the timing synchronized with the internal frame signal S6 immediately after the carry signal S11 goes to the invalid level, and at the timing synchronized with the internal frame signal S6 immediately after the out-of-sync signal S4 goes to the valid level. I do.

【００３９】カウンタ５６は、リセット信号生成回路５
５から与えられるリセット信号Ｓ９によってリセットさ
れ、内部フレーム信号Ｓ６に同期してカウントアップ動
作を行なう。そしてカウンタ５６は、カウント値がカウ
ンタ５２のカウント値の最終値と同一値（本実施形態で
は［２５５］）である状態からカウントアップ動作を行
なった際に、キャリー信号Ｓ１１を有効レベルとする。
このカウンタ５６のキャリー信号Ｓ１１は、リセット信
号生成回路５５およびカウンタ５９に与えられる。The counter 56 includes a reset signal generation circuit 5
5 is reset by a reset signal S9 given from the counter 5, and counts up in synchronization with the internal frame signal S6. The counter 56 sets the carry signal S11 to an effective level when performing a count-up operation from a state where the count value is the same as the final value of the count value of the counter 52 ([255] in this embodiment).
Carry signal S 11 of counter 56 is applied to reset signal generation circuit 55 and counter 59.

【００４０】カウンタ５７は、リセット信号生成回路５
５から与えられるリセット信号Ｓ９によってリセットさ
れ、カウンタ５８から与えられる自走フレーム信号Ｓ１
３に同期してカウントアップ動作を行なう。そしてカウ
ンタ５７は、カウント値がカウンタ５２のカウント値の
最終値と同一値（本実施形態では［２５５］）である状
態からカウントアップ動作を行なった際に、キャリー信
号Ｓ１２を有効レベルとする。このカウンタ５７のキャ
リー信号Ｓ１２は、カウンタ５９に与えられる。The counter 57 includes a reset signal generation circuit 5
5 is reset by the reset signal S9 given from the self-running frame signal S1 given from the counter 58.
The count-up operation is performed in synchronization with 3. Then, the counter 57 sets the carry signal S12 to an effective level when performing a count-up operation from a state in which the count value is the same as the final value of the count value of the counter 52 ([255] in this embodiment). Carry signal S12 of counter 57 is applied to counter 59.

【００４１】カウンタ５８は、自走クロックＳ３に同期
してカウント動作を行ない、所定の最終値をカウントす
ると次の自走クロックＳ３の立ち上がりに同期してカウ
ント値を所定の初期値（本実施形態では［０］）にする
よう巡回的にカウント動作を行なう。そしてカウンタ５
８は、カウント値が所定の標準値（本実施形態では
［０］）の時に出力を有効レベルとして内部フレーム信
号Ｓ６を生成する。なお、初期値および最終値は、一巡
でのカウント回数が、網フレーム信号Ｓ２の標準的な周
期をＴ１、自走クロックＳ３の標準的な周期をＴ２とし
たときに、［Ｔ１／Ｔ２］で求まる値とほぼ同一値とな
るように設定する。またカウンタ５８は、リセット信号
生成回路５５から与えられるリセット信号Ｓ９によって
リセットされる。The counter 58 performs a counting operation in synchronization with the free-running clock S3, and counts a predetermined final value, and in synchronization with the next rise of the free-running clock S3, changes the count value to a predetermined initial value (this embodiment). In this case, the count operation is performed cyclically so as to make [0]). And counter 5
8 generates the internal frame signal S6 with the output as an effective level when the count value is a predetermined standard value ([0] in this embodiment). The initial value and the final value are expressed as [T1 / T2] when the number of counts in one round is T1 where T1 is the standard period of the network frame signal S2 and T2 is the standard period of the free-running clock S3. The values are set to be almost the same as the values to be obtained. The counter 58 is reset by a reset signal S9 provided from the reset signal generation circuit 55.

【００４２】カウンタ５９には、カウンタ５６のキャリ
ー信号Ｓ１１が第１入力端ＡINに、カウンタ５７のキャ
リー信号Ｓ１２が第２入力端ＢINに、さらに同期はずれ
信号Ｓ４がイネーブル信号入力端/CTEN にそれぞれ与え
られており、同期はずれ信号Ｓ４が無効レベルであると
きに、カウンタ５６およびカウンタ５７のキャリー信号
Ｓ１１，Ｓ１２のいずれか一方が有効レベルとなってか
ら他方が有効レベルとなるまでの間に自走クロックＳ３
に同期してカウント動作を行なう。そしてカウンタ５９
は、カウント動作終了時のカウント値を時間差情報Ｄ４
としてメモリ６０へと与える。ただしカウンタ５９は、
カウンタ５７のキャリー信号Ｓ１２が有効レベルとなっ
てからカウンタ５６のキャリー信号Ｓ１１が有効レベル
となるまでの間にカウント動作を行なった結果は、負の
値として出力する。In the counter 59, the carry signal S11 of the counter 56 is provided to the first input terminal AIN, the carry signal S12 of the counter 57 is provided to the second input terminal BIN, and the out-of-sync signal S4 is provided to the enable signal input terminal / CTEN. When the out-of-synchronization signal S4 is at an invalid level, the counter 56 and the counter 57 carry their own signals during a period from when one of the carry signals S11 and S12 becomes a valid level to when the other becomes a valid level. Running clock S3
The counting operation is performed in synchronization with. And the counter 59
Is the time difference information D4
To the memory 60. However, the counter 59
The result of performing the counting operation from the time when the carry signal S12 of the counter 57 becomes valid to the time when the carry signal S11 of the counter 56 becomes valid is output as a negative value.

【００４３】メモリ６０は、カウンタ５９から与えられ
る時間差情報Ｄ４を所定回数分（本実施形態では最新の
４回分）記憶保持する。平均値算出部６１は、メモリ６
０に記憶された所定回数分の時間差情報Ｄ４の平均値を
求め、これを位相差情報Ｄ３としてカウンタ５２へと与
える。The memory 60 stores and holds the time difference information D4 given from the counter 59 for a predetermined number of times (the latest four times in this embodiment). The average value calculation unit 61 is provided in the memory 6
The average value of the time difference information D4 for a predetermined number of times stored in 0 is obtained, and this is given to the counter 52 as the phase difference information D3.

【００４４】つぎに以上のように構成されたＰＨＳ基地
局の動作につき、図３に示すタイムチャートを参照しな
がら説明する。まず同期動作時は、Ｉ′回線インタフェ
ース回路1-2 の網同期検出部１１で正常に網フレーム成
分の抽出および網フレーム信号Ｓ２の生成が行われてお
り、かつこの状態では同期はずれ信号Ｓ４が無効レベル
とされている。Next, the operation of the PHS base station configured as described above will be described with reference to a time chart shown in FIG. First, during the synchronization operation, the network frame detecting component 11 of the I 'line interface circuit 1-2 normally extracts the network frame component and generates the network frame signal S2. In this state, the out-of-synchronization signal S4 is output. Invalid level.

【００４５】従ってこの状態では、選択回路５１におい
て網フレーム信号Ｓ２が、また選択回路５３において標
準値設定レジスタが保持している標準設定値［０］がそ
れぞれ選択され、カウンタ５２に入力される。かくして
カウンタ５２は、網フレーム信号Ｓ２が有効レベルであ
るときの自走クロックＳ３の立ち上がりに同期して標準
設定値［０］をロードすることとなり、このタイミング
で出力レベル、すなわち内部フレーム信号Ｓ６のレベル
を有効レベルとする（図３中のＡ時点）。Accordingly, in this state, the selection circuit 51 selects the net frame signal S2, and the selection circuit 53 selects the standard setting value [0] held in the standard value setting register. Thus, the counter 52 loads the standard set value [0] in synchronization with the rise of the free-running clock S3 when the network frame signal S2 is at the valid level, and at this timing, the output level, that is, the internal frame signal S6 The level is set as an effective level (point A in FIG. 3).

【００４６】その後、カウンタ５２は自走クロックＳ３
の立ち上がり毎にカウントアップ動作を行うが、網同期
フレーム信号が有効レベルになるたびに、自走クロック
Ｓ３に同期して標準設定値［０］をロードし、内部フレ
ーム信号Ｓ６を有効レベルとするので、内部フレーム信
号Ｓ６は常に網フレーム信号Ｓ２に追従する。ただしカ
ウンタ５２は、一旦内部フレーム信号Ｓ６を有効レベル
としたのちには、半フレームに相当する期間は内部フレ
ーム信号Ｓ６出力をマスクする構成としているので、自
走クロックＳ３が網クロックＳ１に対して進みぎみで、
網フレーム信号Ｓ２が有効レベルになる一巡してカウン
タ値が［０］になったとしても、そのタイミングでは内
部フレーム信号Ｓ６は有効レベルとはされない。Thereafter, the counter 52 sets the self-running clock S3
Count-up operation is performed at every rising edge of the clock, but every time the network synchronization frame signal becomes an effective level, a standard setting value [0] is loaded in synchronization with the free-running clock S3, and the internal frame signal S6 is set to an effective level. Therefore, the internal frame signal S6 always follows the network frame signal S2. However, once the internal frame signal S6 is set to the effective level, the counter 52 masks the output of the internal frame signal S6 for a period corresponding to a half frame. In the end,
Even if the counter value becomes [0] after the network frame signal S2 goes to the valid level, the internal frame signal S6 is not set to the valid level at that timing.

【００４７】一方、カウンタ５８はカウンタ５２での内
部フレーム信号Ｓ６の生成とは別に、自走クロックＳ３
に同期したカウントアップ動作にのみによって自走フレ
ーム信号Ｓ１３を生成している。すなわちカウンタ５８
は、自走クロックＳ３に同期して［０］から所定の最大
値までを巡回的にカウントしており、カウント値が
［０］であるときに出力レベルを有効レベルとすること
で、［自走クロックＳ３周期×（最大値＋１）］なる周
期の自走フレーム信号Ｓ１３を生成している。ここで上
記最大値は、網フレーム信号Ｓ２の標準的な周期をＴ
１、自走クロックＳ３の標準的な周期をＴ２としたとき
に、［Ｔ１／Ｔ２］で求まる値から［１］を減じた値と
ほぼ同一値に設定されているので、自走クロックＳ３の
周期が標準周期Ｔ２となっていれば、内部フレーム信号
Ｓ６とほぼ同一周期の自走フレーム信号Ｓ１３が得られ
ることになる。しかし、自走クロックＳ３の精度は例え
ば５ｐｐｍ程度であるために、自走クロックＳ３の周期
は標準周期Ｔ２からずれている可能性があり、自走フレ
ーム信号Ｓ１３の周期も内部フレーム信号Ｓ６の周期と
は異なっている可能性がある。On the other hand, the counter 58 separates the self-running clock S3 from the generation of the internal frame signal S6 by the counter 52.
The self-running frame signal S13 is generated only by the count-up operation synchronized with. That is, the counter 58
Is cyclically counting from [0] to a predetermined maximum value in synchronization with the free-running clock S3. When the count value is [0], the output level is set to an effective level, and A self-running frame signal S13 having a cycle of (running clock S3 cycle × (maximum value + 1)] is generated. Here, the maximum value is a standard period of the network frame signal S2 which is T
1. When the standard cycle of the free-running clock S3 is T2, the value is set to be substantially the same as the value obtained by subtracting [1] from the value obtained by [T1 / T2]. If the cycle is the standard cycle T2, a self-running frame signal S13 having substantially the same cycle as the internal frame signal S6 is obtained. However, since the accuracy of the free-running clock S3 is, for example, about 5 ppm, the cycle of the free-running clock S3 may be deviated from the standard cycle T2, and the cycle of the free-running frame signal S13 is also equal to the cycle of the internal frame signal S6. May be different.

【００４８】そこでリセット信号生成回路５５、カウン
タ５６，５７，５８，５９、メモリ６０および平均値算
出部６１により、以下のようにして自走フレーム信号Ｓ
１３と内部フレーム信号Ｓ６との間の位相差を求める。Therefore, the reset signal generation circuit 55, the counters 56, 57, 58, 59, the memory 60, and the average value calculation section 61 perform the following operation on the self-running frame signal S
13 and the internal frame signal S6.

【００４９】すなわち、カウンタ５６は、内部フレーム
信号Ｓ６に同期してカウントアップ動作を行ない、カウ
ント値が所定値［２５５］に達している状態で、次に内
部フレーム信号Ｓ６に同期してカウントアップ動作を行
なった時点（カウント値［０］）でキャリー信号Ｓ１１
を有効レベルとし、さらに次に内部フレーム信号Ｓ６に
同期してカウントアップ動作を行なった時点（カウント
値［１］）でキャリー信号Ｓ１１を無効レベルに戻す。
そうするとリセット信号生成回路５５は、前記キャリー
信号Ｓ１１が有効レベルから無効レベルに変化した直後
の内部フレーム信号Ｓ６のタイミングでリセット信号Ｓ
９を有効レベルとする。これによりカウンタ５６，５
７，５８がそれぞれ同時にリセットされる。That is, the counter 56 performs a count-up operation in synchronization with the internal frame signal S6. When the count value has reached the predetermined value [255], the counter 56 then counts up in synchronization with the internal frame signal S6. At the time when the operation is performed (count value [0]), carry signal S11
Is set to the valid level, and the carry signal S11 is returned to the invalid level when the count-up operation is performed in synchronization with the internal frame signal S6 (count value [1]).
Then, the reset signal generation circuit 55 outputs the reset signal S at the timing of the internal frame signal S6 immediately after the carry signal S11 changes from the valid level to the invalid level.
9 is the effective level. Thereby, the counters 56, 5
7, 58 are simultaneously reset.

【００５０】以後、カウンタ５６およびカウンタ５７
は、内部フレーム信号Ｓ６および自走フレーム信号Ｓ１
３に同期してそれぞれカウントアップ動作を行ない、カ
ウント値が所定値［２５５］に達した次のカウントアッ
プ動作時に、それぞれキャリー信号Ｓ１１を有効レベル
とする（図３中のＢ時点およびＣ時点）。このとき、上
述のように自走フレーム信号Ｓ１３の周期が内部フレー
ム信号Ｓ６の周期とは異なっている場合、カウンタ５６
がキャリー信号Ｓ１１を有効レベルとするタイミングと
カウンタ５７がキャリー信号Ｓ１２を有効レベルとする
タイミングとが例えば図３に示すように異なる。Thereafter, the counter 56 and the counter 57
Are the internal frame signal S6 and the free-running frame signal S1.
3, the carry-up signal S11 is set to an effective level at the time of the next count-up operation when the count value reaches a predetermined value [255] (time points B and C in FIG. 3). . At this time, if the cycle of the free-running frame signal S13 is different from the cycle of the internal frame signal S6 as described above, the counter 56
Differs from the timing at which the carry signal S11 is set to the effective level and the timing at which the counter 57 sets the carry signal S12 to the effective level, as shown in FIG. 3, for example.

【００５１】カウンタ５９は、それぞれのキャリー信号
Ｓ１１，Ｓ１２を監視し、どちらか一方が有効レベルに
なってから他方が有効レベルになるまでの間に自走クロ
ックＳ３に同期してカウントアップ動作を行なうことで
その時間差を計測する。このカウンタ５９での計測結果
は、２５６周期の間に網フレーム信号Ｓ２と自走フレー
ム信号Ｓ１３との間に発生した位相差を示している。以
降この動作が周期的に繰り返され、最新の位相差情報Ｄ
３の過去４つまでが常にメモリ６０に保持される。そし
て、これらメモリ６０に保持された４つの時間差情報Ｄ
４がそれぞれ示す値の平均値を、例えば加算した上で最
下位ビット（ＬＳＢ）側に２ビットシフトすることで平
均値算出部６１が算出し、網フレーム信号Ｓ２に含まれ
るジッタ成分の影響を軽減した位相差情報Ｄ３を得る。The counter 59 monitors the carry signals S11 and S12, and performs a count-up operation in synchronism with the free-running clock S3 between one of the valid levels and the other of the valid signals. By doing so, the time difference is measured. The measurement result of the counter 59 indicates a phase difference generated between the halftone frame signal S2 and the free-running frame signal S13 during 256 cycles. Thereafter, this operation is periodically repeated to obtain the latest phase difference information D.
The last three of the three are always stored in the memory 60. The four time difference information D held in these memories 60
4 are shifted by 2 bits to the least significant bit (LSB) side, for example, after adding the average value of the values indicated by each of the values 4, the average value calculation unit 61 calculates the average value, and evaluates the influence of the jitter component included in the network frame signal S <b> 2. The reduced phase difference information D3 is obtained.

【００５２】つぎに同期はずれ時は、Ｉ′回線インタフ
ェース回路1-2 の網同期検出部１１で同期はずれ信号Ｓ
４が有効レベルとされている。この状態になると、制御
部４はＩ′回線インタフェース回路1-2 の網同期検出部
１１のリセットを行ない、再同期手順に入る。このた
め、Ｉ′回線インタフェース回路1-2 の網同期検出部１
１が出力する網フレーム信号Ｓ２は不安定な状態となっ
てしまう。Next, when an out-of-synchronization occurs, the out-of-synchronization signal S is output by the network synchronization detecting unit 11 of the I 'line interface circuit 1-2.
4 is the effective level. In this state, the control unit 4 resets the network synchronization detection unit 11 of the I 'line interface circuit 1-2 and starts a resynchronization procedure. Therefore, the network synchronization detector 1 of the I 'line interface circuit 1-2
The network frame signal S2 output by 1 is in an unstable state.

【００５３】しかしこのとき、網同期信号再生回路５で
は、選択回路５１においてリセット信号生成回路５５が
出力するリセット信号Ｓ９が選択され、カウンタ５２へ
の上記不安定な網フレーム信号Ｓ２の引込は停止され
る。また選択回路５３において前述のように同期動作時
に得られた位相差情報Ｄ３が選択され、カウンタ５２に
入力される。However, at this time, in the network synchronizing signal reproducing circuit 5, the selecting circuit 51 selects the reset signal S9 output from the reset signal generating circuit 55, and stops the incorporation of the unstable network frame signal S2 into the counter 52. Is done. The selection circuit 53 selects the phase difference information D3 obtained during the synchronous operation as described above, and inputs the information to the counter 52.

【００５４】ここで、リセット信号生成回路５５は同期
はずれ信号Ｓ４が有効レベルになると、その後の最初の
内部フレーム信号Ｓ６（有効レベル）をそのままリセッ
ト信号Ｓ９として出力し、さらにその後にはカウンタ５
６のキャリー信号Ｓ１１が有効レベルから無効レベルに
変化した直後の内部フレーム信号Ｓ６のタイミングでリ
セット信号Ｓ９を有効レベルとする。Here, when the out-of-synchronization signal S4 becomes a valid level, the reset signal generation circuit 55 outputs the subsequent first internal frame signal S6 (valid level) as it is as a reset signal S9, and further thereafter, the counter 5
The reset signal S9 is set to the valid level at the timing of the internal frame signal S6 immediately after the carry signal S11 of No. 6 changes from the valid level to the invalid level.

【００５５】カウンタ５２は、リセット信号Ｓ９が有効
レベルである時の自走クロックＳ３の立ち上がりに同期
して、平均値算出部６１が出力する位相差情報Ｄ３をロ
ードする（図３中のＤ時点）。なお図３では、位相差情
報Ｄ３が［−２］である場合を例示している。The counter 52 loads the phase difference information D3 output from the average value calculation unit 61 in synchronization with the rise of the free-running clock S3 when the reset signal S9 is at the valid level (at time D in FIG. 3). ). FIG. 3 illustrates a case where the phase difference information D3 is [-2].

【００５６】これによりカウンタ５２のカウント値が、
位相差情報Ｄ３に応じて補正される。そしてリセット信
号Ｓ９が無効レベルに変化すると、以後においてカウン
タ５２は自走クロックＳ３の立ち上がり毎にカウントア
ップ動作をする。従って、図３に示すように位相差情報
Ｄ３が［−２］であったとすると、自走クロックＳ３の
２度目の立ち上がりに同期してのカウントアップ動作に
よりカウンタ５２のカウント値が［０］となる。カウン
タ５２は、同期動作時と同様にカウント値が［０］であ
るときに内部フレーム信号Ｓ６を有効レベルとするが、
やはり前述のように一旦内部フレーム信号Ｓ６を有効レ
ベルとしたのちには、半フレームに相当する期間は内部
フレーム信号Ｓ６出力をマスクする構成としているの
で、上述のように自走クロックＳ３の２度目の立ち上が
りに同期してのカウントアップ動作によりカウンタ５２
のカウント値が［０］となったときには内部フレーム信
号Ｓ６は無効レベルのままとされる。As a result, the count value of the counter 52 becomes
The correction is made according to the phase difference information D3. Then, when the reset signal S9 changes to the invalid level, the counter 52 thereafter performs a count-up operation every time the free-running clock S3 rises. Therefore, if the phase difference information D3 is [-2] as shown in FIG. 3, the count value of the counter 52 becomes [0] by the count-up operation in synchronization with the second rising of the free-running clock S3. Become. The counter 52 sets the internal frame signal S6 to an effective level when the count value is [0] as in the synchronous operation.
After the internal frame signal S6 is once set to the effective level as described above, the output of the internal frame signal S6 is masked for a period corresponding to a half frame. The counter 52 performs a count-up operation in synchronization with the rise of
Becomes "0", the internal frame signal S6 remains at the invalid level.

【００５７】そしてカウンタ５２が所定の最終値までを
カウントし、次のカウントアップ動作でカウント値が
［０］に戻ると、内部フレーム信号Ｓ６が有効レベルと
される。従って、同期はずれが発生した直後の１周期に
おける内部フレーム信号Ｓ６の周期は、カウンタ５２の
カウント値が一巡する時間に、位相差情報Ｄ３が示す値
の符号を反転させた値と同数の自走クロックＳ３周期分
の時間（位相差情報Ｄ３が［−２］ならば自走クロック
Ｓ３２周期分の時間）を加えた時間となる。Then, the counter 52 counts up to a predetermined final value, and when the count value returns to [0] in the next count-up operation, the internal frame signal S6 is set to a valid level. Therefore, the cycle of the internal frame signal S6 in one cycle immediately after the occurrence of the synchronization loss has the same number of self-propelled values as the value obtained by inverting the sign of the value indicated by the phase difference information D3 during the time when the count value of the counter 52 makes one cycle. This is the time obtained by adding the time for the clock S3 cycle (the time for the self-running clock S32 cycle if the phase difference information D3 is [-2]).

【００５８】以後は、カウンタ５２のカウント値が所定
の最終値まで至り、次のカウントアップ動作でカウント
値が［０］に戻るたびに内部フレーム信号Ｓ６を有効レ
ベルとされる。従って、カウンタ５２のカウント値が一
巡する時間を１周期とした内部フレーム信号Ｓ６が生成
される。Thereafter, every time the count value of the counter 52 reaches a predetermined final value and the count value returns to [0] in the next count-up operation, the internal frame signal S6 is set to the valid level. Accordingly, the internal frame signal S6 is generated with one cycle of the time when the count value of the counter 52 makes one cycle.

【００５９】ところが、カウンタ５２のカウント値が一
巡する時間を１周期とした内部フレーム信号Ｓ６が２５
５周期に亙って出力されると、カウンタ５６がカウント
値が所定値［２５５］である状態からカウントアップ動
作を行なうこととなり、カウンタ５６のキャリー信号Ｓ
１１が有効レベルとなる。そしてさらに、内部フレーム
信号Ｓ６が次に有効レベルとなると、カウンタ５６のキ
ャリー信号Ｓ１１が無効レベルに戻る。そうするとリセ
ット信号生成回路５５は、前記キャリー信号Ｓ１１が有
効レベルから無効レベルに変化した直後の内部フレーム
信号Ｓ６のタイミングでリセット信号Ｓ９を有効レベル
とする。これにより、カウンタ５２に与えられるロード
信号Ｓ１０が再度有効レベルとなり、位相差情報Ｄ３が
カウンタ５２にリロードされる（図３中のＥ時点）。However, the internal frame signal S6 having a period of one cycle of the count value of the counter 52 is 25
When output is performed over five cycles, the counter 56 starts counting up from the state where the count value is the predetermined value [255], and the carry signal S
11 is the effective level. Further, when the internal frame signal S6 becomes the next valid level, the carry signal S11 of the counter 56 returns to the invalid level. Then, the reset signal generation circuit 55 sets the reset signal S9 to the valid level at the timing of the internal frame signal S6 immediately after the carry signal S11 changes from the valid level to the invalid level. As a result, the load signal S10 given to the counter 52 becomes the valid level again, and the phase difference information D3 is reloaded into the counter 52 (point E in FIG. 3).

【００６０】かくして、２５６周期につき１回の割合で
位相差情報Ｄ３がカウンタ５２にロードされ、その直後
の１周期は、カウンタ５２のカウント値が一巡する時間
に、位相差情報Ｄ３が示す値の符号を反転させた値と同
数の自走クロックＳ３周期分の時間を加えた時間とされ
る。Thus, the phase difference information D3 is loaded into the counter 52 at a rate of once per 256 cycles, and in the immediately subsequent cycle, the value of the value indicated by the phase difference information D3 is set at the time when the count value of the counter 52 completes one cycle. The time is obtained by adding the same number of times of the self-running clock S3 cycle as the value whose sign is inverted.

【００６１】ここで位相差情報Ｄ３は、前述したように
２５６周期の間に網フレーム信号Ｓ２と自走フレーム信
号Ｓ１３との間に発生した位相差を示すので、その位相
差分の内部フレーム信号Ｓ６のタイミングずれが補正さ
れることになる。Since the phase difference information D3 indicates the phase difference generated between the network frame signal S2 and the free-running frame signal S13 during the 256 periods as described above, the internal frame signal S6 of the phase difference is generated. Will be corrected.

【００６２】このように本実施形態によれば、同期動作
時には、Ｉ′回線インタフェース回路1-2 の網同期検出
部１１で生成された網フレーム信号Ｓ２に常に追従した
内部フレーム信号Ｓ６をカウンタ５２で生成する。また
この同期動作時には、自走クロックＳ３に基づいてカウ
ンタ５８で生成した自走フレーム信号Ｓ１３と網フレー
ム信号Ｓ２に常に追従した内部フレーム信号Ｓ６との位
相差、すなわち自走フレーム信号Ｓ１３と網フレーム信
号Ｓ２との位相差（２５６周期分）を、リセット信号生
成回路５５、カウンタ５６，５７，５９、メモリ６０お
よび平均値算出部６１により測定し、位相差情報Ｄ３を
生成しておく。As described above, according to the present embodiment, during the synchronous operation, the internal frame signal S6 always following the network frame signal S2 generated by the network synchronization detector 11 of the I 'line interface circuit 1-2 is used as the counter 52. Generated by In this synchronous operation, the phase difference between the free-running frame signal S13 generated by the counter 58 based on the free-running clock S3 and the internal frame signal S6 always following the half-frame signal S2, that is, the free-running frame signal S13 and the half-frame The phase difference (for 256 cycles) from the signal S2 is measured by the reset signal generation circuit 55, the counters 56, 57, 59, the memory 60, and the average value calculation unit 61, and phase difference information D3 is generated.

【００６３】そして同期はずれ時には、網フレーム信号
Ｓ２の引込みを停止し、自走クロックＳ３に基づいてカ
ウンタ５２で内部フレーム信号Ｓ６を生成するが、リセ
ット信号生成回路５５およびカウンタ５６によって２５
６周期毎にカウンタ５２に位相差情報Ｄ３をロードさ
せ、２５５周期のうちの１周期の時間を同期動作時に測
定した位相差に応じて変化させて当該位相差を補正す
る。When the synchronization is lost, the pull-in of the network frame signal S2 is stopped, and the internal frame signal S6 is generated by the counter 52 based on the free-running clock S3.
The phase difference information D3 is loaded into the counter 52 every six periods, and the phase difference is corrected by changing the time of one of the 255 periods according to the phase difference measured during the synchronization operation.

【００６４】これにより、カウンタ５２で自走クロック
Ｓ３に基づく内部フレーム信号Ｓ６の生成を長時間に亙
って行なった場合でも、正常な際の網フレーム信号Ｓ２
にほぼ同期した内部フレーム信号Ｓ６を生成し続けるこ
とができる。従って、同期はずれ時にも、基準クロック
発生回路６および無線用フレーム信号生成回路７は、基
準クロックＳ７および無線用フレーム信号Ｓ８の位相を
同期動作時と同様に保持したままで正常に動作を継続す
ることができ、無線用のフレームに１フレーム分以上の
ずれが生じてしまうことがない。Thus, even if the counter 52 generates the internal frame signal S6 based on the free-running clock S3 for a long time, the network frame signal S2 in a normal state is generated.
, The generation of the internal frame signal S6 substantially synchronized with the above. Therefore, even when the synchronization is lost, the reference clock generation circuit 6 and the wireless frame signal generation circuit 7 continue to operate normally while maintaining the phases of the reference clock S7 and the wireless frame signal S8 in the same manner as in the synchronous operation. Therefore, a shift of one frame or more does not occur in a wireless frame.

【００６５】また本実施形態によれば、位相差情報Ｄ３
は、自走フレーム信号Ｓ１３と網フレーム信号Ｓ２との
位相差の１度の測定結果のみで決定するのではなく、４
回の測定結果の平均値として求めるようにしているの
で、網フレーム信号Ｓ２に含まれるジッタ成分の影響を
軽減したより正確な値を得ることができ、同期はずれ時
における内部フレーム信号Ｓ６の周期の補正をより正確
に行なうことができる。According to the present embodiment, the phase difference information D3
Is not determined by only one measurement result of the phase difference between the free-running frame signal S13 and the network frame signal S2, but is determined by 4
Since the average value of the measurement results is obtained, a more accurate value in which the influence of the jitter component included in the network frame signal S2 is reduced can be obtained. Correction can be performed more accurately.

【００６６】なお、本発明は上記実施形態に限定される
ものではない。例えば上記実施形態では、本発明の網同
期信号再生回路をＰＨＳ基地局に用いた例を示している
が、適用装置は任意であって良い。また、網フレーム信
号の抽出先の回線も、ＩＳＤＮのＩ′回線には限定され
ない。The present invention is not limited to the above embodiment. For example, in the above embodiment, an example is shown in which the network synchronization signal regeneration circuit of the present invention is used for a PHS base station, but the applicable device may be arbitrary. Further, the line from which the network frame signal is extracted is not limited to the ISDN I 'line.

【００６７】また上記実施形態では、位相差情報として
複数回の測定結果の平均値を用いるようにしているが、
最新の測定結果をそのまま位相差情報としてもよい。ま
た時間差測定手段は、網フレーム信号および自走フレー
ム信号のそれぞれの基準周期分の時間をおのおの計測
し、各時間の時間差を算出するようにしてもよい。In the above embodiment, an average value of a plurality of measurement results is used as the phase difference information.
The latest measurement result may be used as it is as the phase difference information. Further, the time difference measuring means may measure the time of each of the reference periods of the network frame signal and the free-running frame signal, and calculate the time difference between the times.

【００６８】また上記実施形態では、網フレーム信号と
自走フレーム信号との位相差を測定するための周期を示
す信号と、カウンタ５２で位相差情報を取込む周期を示
す信号とを、ともにリセット信号生成回路５５が発生す
るリセット信号Ｓ９としている。すなわち、リセット信
号生成回路５５は、同期はずれ時用ロード信号生成手段
およびリセット信号生成手段の双方として機能するもの
としているが、同期はずれ時用ロード信号生成手段およ
びリセット信号生成手段のそれぞれに相当する回路を別
途に設けるようにしてもよい。In the above embodiment, both the signal indicating the cycle for measuring the phase difference between the network frame signal and the free-running frame signal and the signal indicating the cycle for taking in the phase difference information by the counter 52 are reset. The reset signal S9 is generated by the signal generation circuit 55. That is, the reset signal generation circuit 55 functions as both the out-of-synchronization load signal generation unit and the reset signal generation unit, but corresponds to the out-of-synchronization load signal generation unit and the reset signal generation unit, respectively. A circuit may be separately provided.

【００６９】また上記実施形態では、本発明の網同期信
号再生回路５をＩ′回線インタフェース回路1-2 とは別
の独立した回路としているが、網同期信号再生回路５を
Ｉ′回線インタフェース回路1-2 に内蔵させるようにし
てもよい。このほか、本発明の要旨を逸脱しない範囲で
種々の変形実施が可能である。In the above embodiment, the network synchronization signal reproducing circuit 5 of the present invention is a separate circuit separate from the I 'line interface circuit 1-2. It may be built in 1-2. In addition, various modifications can be made without departing from the spirit of the present invention.

【００７０】[0070]

【発明の効果】本発明は、外部から与えられる自走クロ
ックに基づいて、例えばＩＳＤＮのＩ′回線などから抽
出された網フレーム信号とほぼ同周期の自走フレーム信
号を生成する自走フレーム生成手段と、所定のロード信
号が無効レベルであるときには前記自走クロックに同期
して所定の初期値から所定の最終値までを巡回的にカウ
ントし、そのカウント値が所定の標準値になる毎に出力
レベルを有効レベルとすることで前記内部フレーム信号
を生成するとともに、前記ロード信号が有効レベルであ
るときには前記自走クロックに同期して所定の設定値を
取込んでその時点でのカウント値とする内部フレーム生
成手段と、この内部フレーム生成手段が生成する内部フ
レーム信号を監視し、所定の基準周期が経過する毎に出
力を有効レベルとすることで同期はずれ時用ロード信号
を生成する同期はずれ時用ロード信号生成手段と、前記
網フレーム抽出回路での前記網フレーム信号の抽出が正
常に行なわれている同期動作時には前記網フレーム信号
を、また前記網フレーム抽出回路での前記網フレーム信
号の抽出が正常に行なわれていない同期はずれ時には前
記同期はずれ時用ロード信号生成手段により生成された
同期はずれ時用ロード信号をそれぞれ前記ロード信号と
して前記内部フレーム生成手段に与えるロード信号生成
手段と、前記同期動作時に、前記網フレーム信号におけ
る所定の基準周期分の時間と前記自走フレーム生成手段
で生成された自走フレーム信号における前記基準周期分
の時間との時間差を前記自走クロックの周期数として表
した位相差情報を生成する位相差情報生成手段と、前記
同期動作時には前記標準値を、また前記同期はずれ時に
は前記位相差情報生成手段により生成された位相差情報
が示す値をそれぞれ前記設定値として前記内部フレーム
生成手段に与える設定値生成手段とを備えた。According to the present invention, there is provided a free-running frame generator for generating a free-running frame signal having substantially the same period as a network frame signal extracted from, for example, an ISDN I 'line based on an externally provided free-running clock. Means for cyclically counting from a predetermined initial value to a predetermined final value in synchronization with the free-running clock when the predetermined load signal is at an invalid level, and each time the count value becomes a predetermined standard value, The internal frame signal is generated by setting the output level to a valid level, and when the load signal is at a valid level, a predetermined set value is taken in synchronization with the free-running clock and a count value at that time is taken. Internal frame generating means for monitoring the internal frame signal generated by the internal frame generating means, and setting the output to an effective level every time a predetermined reference period elapses. An out-of-synchronization load signal generating means for generating an out-of-synchronization load signal, and generating the out-of-synchronization load signal during synchronization operation in which the extraction of the network frame signal by the network frame extraction circuit is normally performed. In addition, when the network frame signal is not normally extracted by the network frame extraction circuit, when the synchronization is lost, the out-of-synchronization load signal generated by the out-of-synchronization load signal generating means is used as the load signal. A load signal generating unit to be provided to the internal frame generating unit; a time corresponding to a predetermined reference period in the network frame signal during the synchronization operation; and a time corresponding to the reference period in the self-running frame signal generated by the self-running frame generating unit. Phase difference information for generating phase difference information in which a time difference from the time is expressed as the number of periods of the free-running clock. Generating means for setting the standard value at the time of the synchronization operation, and setting the value indicated by the phase difference information generated by the phase difference information generating means as the set value to the internal frame generating means at the time of the synchronization loss. Means.

【００７１】なお位相差情報生成手段は、例えば、前記
内部フレーム信号を監視し、前記基準周期が経過する毎
に出力を有効レベルとすることでリセット信号を生成す
るリセット信号生成手段と、このリセット信号生成手段
によって生成されたリセット信号でリセットされ、前記
内部フレーム信号に同期して前記基準周期と同数をカウ
ントしたらキャリー出力を有効レベルとする内部フレー
ムカウンタと、前記リセット信号生成手段によって生成
されたリセット信号でリセットされ、自走フレーム信号
に同期して前記基準周期と同数をカウントしたらキャリ
ー出力を有効レベルとする自走フレームカウンタと、前
記内部フレームカウンタおよび前記自走フレームカウン
タのいずれか一方のキャリー出力が有効レベルとなって
から他方のキャリー出力が有効レベルとなるまでの間に
自走クロックに同期してカウントを行なう時間差カウン
タとにより構成することで実現する。The phase difference information generating means monitors, for example, the internal frame signal, and sets the output to an effective level every time the reference period elapses, thereby generating a reset signal. An internal frame counter reset by a reset signal generated by the signal generating means, and when the same number as the reference cycle is counted in synchronization with the internal frame signal, and a carry output is set to an effective level, the internal frame counter is generated by the reset signal generating means. A self-running frame counter which is reset by a reset signal and counts the same number as the reference period in synchronization with the self-running frame signal, and sets a carry output to an effective level, and one of the internal frame counter and the self-running frame counter After the carry output becomes effective, the other carry Output is achieved by configuring a time difference counter which performs counting in synchronization with the running clock until a valid level.

【００７２】このとき、リセット信号生成手段は、前記
同期はずれ時用ロード信号生成手段を流用することがで
きる。また位相差情報生成手段は、例えば、前記網フレ
ーム信号における所定の基準周期分の時間と前記自走フ
レーム生成手段で生成された自走フレーム信号における
前記基準周期分の時間との時間差の測定を繰り返し行な
う時間差測定手段と、この時間差測定手段により測定さ
れた時間差を所定回数分記憶する測定時間差記憶手段
と、この測定時間差記憶手段に記憶された所定回数分の
時間差の平均値を求め、これを位相差情報とする平均化
手段とにより構成することで実現する。At this time, the reset signal generating means can use the out-of-synchronization load signal generating means. Further, the phase difference information generating means, for example, measures the time difference between the time of a predetermined reference cycle in the network frame signal and the time of the reference cycle in the free-running frame signal generated by the free-running frame generating means. Repeated time difference measurement means, measurement time difference storage means for storing the time difference measured by the time difference measurement means for a predetermined number of times, and calculating the average value of the time difference for the predetermined number of times stored in the measurement time difference storage means, This is realized by using an averaging means for obtaining phase difference information.

【００７３】これらにより、障害の発生時にも正確な網
フレーム信号を後段側に供給し続けることができ、回線
インタフェース回路のリセット後や長時間の瞬断後に
も、後段側を元のフレーム位相に復帰させることを可能
とする網同期信号再生回路となる。As a result, even when a failure occurs, an accurate network frame signal can be continuously supplied to the subsequent stage. Even after a reset of the line interface circuit or after a short-time interruption, the latter stage is restored to the original frame phase. A network synchronizing signal reproducing circuit that can be restored.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態に係る網同期信号再生回路
を適用してなるＰＨＳ基地局の構成を示す機能ブロック
図。FIG. 1 is a functional block diagram showing a configuration of a PHS base station to which a network synchronization signal regeneration circuit according to one embodiment of the present invention is applied.

【図２】図１中の網同期信号再生回路５の詳細な構成を
示す機能ブロック図。FIG. 2 is a functional block diagram showing a detailed configuration of a network synchronization signal reproducing circuit 5 in FIG.

【図３】網同期信号再生回路５の動作を説明するための
タイミング図。FIG. 3 is a timing chart for explaining the operation of the network synchronization signal reproducing circuit 5;

【図４】ＰＨＳシステムの基本構成を示す図。FIG. 4 is a diagram showing a basic configuration of a PHS system.

【図５】従来のＩ′回線インタフェース回路をリセット
した場合のタイミング図。FIG. 5 is a timing chart when the conventional I 'line interface circuit is reset.

【図６】Ｉ′回線が瞬断した場合の従来のタイミング
図。FIG. 6 is a conventional timing chart when an I ′ line is momentarily interrupted.

【符号の説明】[Explanation of symbols]

１（1-1 ，1-2 ）…Ｉ′回線インタフェース回路 ２…発振器 ３…送受信部 ４…制御部 ５…網同期信号再生回路 ５１，５３…選択回路（ＳＥＬ） ５２，５６，５７，５８，５９…カウンタ ５４…標準値設定レジスタ ５５…リセット信号生成回路 ６０…メモリ ６１…平均値算出部 ６…基準クロック発生回路 ７…無線用フレーム信号生成回路 Ｃ（C-1 ，C-2 ）…Ｉ′回線 Ｓ１…網クロック Ｓ２…網フレーム信号 Ｓ３…自走クロック Ｓ４…同期はずれ信号 Ｓ５…リセット信号 Ｓ６…内部フレーム信号 Ｓ７…基準クロック Ｓ８…無線用フレーム信号 Ｓ９…リセット信号 Ｓ１０…ロード信号 Ｓ１１，Ｓ１２…キャリー信号 Ｓ１３…自走フレーム信号 Ｄ１…設定値 Ｄ２…標準設定値 Ｄ３…位相差情報 Ｄ４…時間差情報 Reference Signs List 1 (1-1, 1-2) I 'line interface circuit 2 Oscillator 3 Transmitter / receiver unit 4 Control unit 5 Network synchronization signal reproduction circuit 51, 53 Selection circuit (SEL) 52, 56, 57, 58 59, counter 54, standard value setting register 55, reset signal generation circuit 60, memory 61, average value calculation unit 6, reference clock generation circuit 7, radio frame signal generation circuit C (C-1, C-2) I 'line S1 Network clock S2 Network frame signal S3 Free-running clock S4 Unsynchronized signal S5 Reset signal S6 Internal frame signal S7 Reference clock S8 Wireless frame signal S9 Reset signal S10 Load signal S11 , S12 Carry signal S13 Self-running frame signal D1 Setting value D2 Standard setting value D3 Phase difference information D4 Time difference information

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 回線を介してフレーム同期信号を出力す
る網に接続される通信装置に用いられ、回線インタフェ
ース回路にて抽出された網フレーム信号に同期した内部
フレーム信号を生成して前記通信装置の他部へと供給す
る網同期信号再生回路において、 外部から与えられる自走クロックに基づいて前記網フレ
ーム信号とほぼ同周期の自走フレーム信号を生成する自
走フレーム生成手段と、 所定のロード信号が無効レベルであるときには前記自走
クロックに同期して所定の初期値から所定の最終値まで
を巡回的にカウントし、そのカウント値が所定の標準値
になる毎に出力レベルを有効レベルとすることで前記内
部フレーム信号を生成するとともに、前記ロード信号が
有効レベルであるときには前記自走クロックに同期して
所定の設定値を取込んでその時点でのカウント値とする
内部フレーム生成手段と、 この内部フレーム生成手段が生成する内部フレーム信号
を監視し、所定の基準周期が経過する毎に出力を有効レ
ベルとすることで同期はずれ時用ロード信号を生成する
同期はずれ時用ロード信号生成手段と、 前記網フレーム抽出回路での前記網フレーム信号の抽出
が正常に行なわれている同期動作時には前記網フレーム
信号を、また前記網フレーム抽出回路での前記網フレー
ム信号の抽出が正常に行なわれていない同期はずれ時に
は前記同期はずれ時用ロード信号生成手段により生成さ
れた同期はずれ時用ロード信号をそれぞれ前記ロード信
号として前記内部フレーム生成手段に与えるロード信号
生成手段と、 前記同期動作時に、前記網フレーム信号における所定の
基準周期分の時間と前記自走フレーム生成手段で生成さ
れた自走フレーム信号における前記基準周期分の時間と
の時間差を前記自走クロックの周期数として表した位相
差情報を生成する位相差情報生成手段と、 前記同期動作時には前記標準値を、また前記同期はずれ
時には前記位相差情報生成手段により生成された位相差
情報が示す値をそれぞれ前記設定値として前記内部フレ
ーム生成手段に与える設定値生成手段とを具備したこと
を特徴とする網同期信号再生回路。1. A communication apparatus connected to a network for outputting a frame synchronization signal via a line, wherein the communication apparatus generates an internal frame signal synchronized with a network frame signal extracted by a line interface circuit. A self-propelled frame generating means for generating a self-propelled frame signal having substantially the same cycle as the network frame signal based on a self-propelled clock supplied from the outside; When the signal is at the invalid level, the signal is cyclically counted from a predetermined initial value to a predetermined final value in synchronization with the free-running clock, and each time the count value reaches a predetermined standard value, the output level is set to a valid level. In addition to generating the internal frame signal, when the load signal is at a valid level, a predetermined set value is synchronized with the free-running clock. Out of synchronization by monitoring the internal frame signal generated by the internal frame generation means, and setting the output to an effective level every time a predetermined reference period elapses. An out-of-synchronization load signal generation means for generating a time load signal; and the network frame signal during a synchronization operation in which the network frame signal is normally extracted by the network frame extraction circuit. When the extraction of the network frame signal by the extraction circuit is not performed normally, the out-of-synchronization load signal generated by the out-of-synchronization load signal generating means is used as the load signal when the out-of-synchronization load signal is generated. A load signal generating means for providing a predetermined reference frequency in the network frame signal during the synchronous operation. Phase difference information generating means for generating phase difference information representing a time difference between the time of the minute and the time of the reference cycle in the free running frame signal generated by the free running frame generating means as the number of cycles of the free running clock. Setting value generating means for providing the internal frame generating means with the standard value at the time of the synchronous operation, and the value indicated by the phase difference information generated by the phase difference information generating means at the time of the out of synchronization as the set value, respectively. A network synchronization signal reproducing circuit comprising: 【請求項２】 位相差情報生成手段は、内部フレーム信
号を監視し、基準周期が経過する毎に出力を有効レベル
とすることでリセット信号を生成するリセット信号生成
手段と、 このリセット信号生成手段によって生成されたリセット
信号でリセットされ、前記内部フレーム信号に同期して
前記基準周期と同数をカウントしたらキャリー出力を有
効レベルとする内部フレームカウンタと、 前記リセット信号生成手段によって生成されたリセット
信号でリセットされ、自走フレーム信号に同期して前記
基準周期と同数をカウントしたらキャリー出力を有効レ
ベルとする自走フレームカウンタと、 前記内部フレームカウンタおよび前記自走フレームカウ
ンタのいづれか一方のキャリー出力が有効レベルとなっ
てから他方のキャリー出力が有効レベルとなるまでの間
に自走クロックに同期してカウントを行なう時間差カウ
ンタとを有してなることを特徴とする請求項１に記載の
網同期信号再生回路。2. A reset signal generating means for monitoring an internal frame signal and setting an output to an effective level every time a reference period elapses, thereby generating a reset signal. Reset by a reset signal generated by the internal frame signal, and an internal frame counter that sets a carry output to an effective level when counting the same number as the reference period in synchronization with the internal frame signal; and a reset signal generated by the reset signal generating unit. A self-running frame counter that is reset and sets the carry output to an effective level when the same number as the reference cycle is counted in synchronization with the free-running frame signal, and one of the internal frame counter and the free-running frame counter is valid. Level, the other carry output becomes effective level 2. The network synchronization signal reproducing circuit according to claim 1, further comprising a time difference counter that counts in synchronization with the free-running clock until the time is reached. 【請求項３】 リセット信号生成手段は、同期はずれ時
用ロード信号生成手段を流用することを特徴とする請求
項２に記載の網同期信号再生回路。3. The network synchronization signal reproducing circuit according to claim 2, wherein said reset signal generation means uses a load signal generation means for out-of-synchronization. 【請求項４】 位相差情報生成手段は、前記網フレーム
信号における所定の基準周期分の時間と前記自走フレー
ム生成手段で生成された自走フレーム信号における前記
基準周期分の時間との時間差の測定を繰り返し行なう時
間差測定手段と、 この時間差測定手段により測定された時間差を所定回数
分記憶する測定時間差記憶手段と、 この測定時間差記憶手段に記憶された所定回数分の時間
差の平均値を求め、これを位相差情報とする平均化手段
とを有してなることを特徴とする請求項１に記載の網同
期信号再生回路。4. The phase difference information generating means, wherein a time difference between a time corresponding to a predetermined reference cycle in the network frame signal and a time corresponding to the reference cycle in the free-running frame signal generated by the free-running frame generating means is provided. A time difference measuring means for repeating the measurement, a measuring time difference storing means for storing the time difference measured by the time difference measuring means for a predetermined number of times, an average value of the time difference for the predetermined number of times stored in the measuring time difference storing means, 2. The network synchronization signal reproducing circuit according to claim 1, further comprising averaging means for using this as phase difference information. 【請求項５】 接続される回線は、ＩＳＤＮ（Integrat
ed Services Digital Network ）のＩ′回線であること
を特徴とする請求項１に記載の網同期信号再生回路。5. The line to be connected is an ISDN (Integrat
2. The network synchronization signal reproducing circuit according to claim 1, wherein the circuit is an I 'line of an ed Services Digital Network.