JPH11214990A - フェ−ズ・ロック・ル−プ - Google Patents
フェ−ズ・ロック・ル−プInfo
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- JPH11214990A JPH11214990A JP10009556A JP955698A JPH11214990A JP H11214990 A JPH11214990 A JP H11214990A JP 10009556 A JP10009556 A JP 10009556A JP 955698 A JP955698 A JP 955698A JP H11214990 A JPH11214990 A JP H11214990A
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- 238000000034 method Methods 0.000 claims abstract description 22
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- 238000010586 diagram Methods 0.000 description 13
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- NPOJQCVWMSKXDN-UHFFFAOYSA-N Dacthal Chemical compound COC(=O)C1=C(Cl)C(Cl)=C(C(=O)OC)C(Cl)=C1Cl NPOJQCVWMSKXDN-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 早期にサンプル・クロックをタ−ゲット・ク
ロックにフェ−ズ・ロックすることができるＰＬＬ回路
およびフェ−ズ・ロックする方法を提供する。 【解決手段】 電圧制御発振器１２と、電圧制御発振器
の出力信号とタ−ゲット信号の位相差を決定するための
誤差補正回路１０と、誤差補正回路によって決定された
初期位相差に応じて、電圧制御発振器の出力信号の初期
遅延を一瞬にして変化させるための可変遅延回路１１
と、を含むフェ−ズ・ロック・ル−プ（ＰＬＬ）回路２
００が提供される。
ロックにフェ−ズ・ロックすることができるＰＬＬ回路
およびフェ−ズ・ロックする方法を提供する。 【解決手段】 電圧制御発振器１２と、電圧制御発振器
の出力信号とタ−ゲット信号の位相差を決定するための
誤差補正回路１０と、誤差補正回路によって決定された
初期位相差に応じて、電圧制御発振器の出力信号の初期
遅延を一瞬にして変化させるための可変遅延回路１１
と、を含むフェ−ズ・ロック・ル−プ（ＰＬＬ）回路２
００が提供される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、フェ−ズ
・ロック・ル−プ回路およびフェ−ズ・ロック方法に関
し、さらに詳しく言えば、デ−タが記憶されている磁気
デイスク等の記憶媒体からデ−タを再生する際に、再生
回路のクロックを、そのクロックにより標本化した再生
信号をモニタしながらビット同期用の信号波形を適正に
標本化するように、フェ−ズ・ロックするためのＰＬＬ
回路およびフェ−ズ・ロック方法に関する。
・ロック・ル−プ回路およびフェ−ズ・ロック方法に関
し、さらに詳しく言えば、デ−タが記憶されている磁気
デイスク等の記憶媒体からデ−タを再生する際に、再生
回路のクロックを、そのクロックにより標本化した再生
信号をモニタしながらビット同期用の信号波形を適正に
標本化するように、フェ−ズ・ロックするためのＰＬＬ
回路およびフェ−ズ・ロック方法に関する。
【０００２】
【従来の技術】デ−タ、イメ−ジ、音声などの情報の記
憶装置として、磁気デイスク装置（ＨＤＤ）、光磁気デ
イスク装置（ＭＯ）、デジタル・ビデオ・デイスク（Ｄ
ＶＤ）などの記憶装置が開発され、現在これらの大容量
化および高速化が進んでいる。
憶装置として、磁気デイスク装置（ＨＤＤ）、光磁気デ
イスク装置（ＭＯ）、デジタル・ビデオ・デイスク（Ｄ
ＶＤ）などの記憶装置が開発され、現在これらの大容量
化および高速化が進んでいる。
【０００３】これらの記憶装置においては、デイスク上
のデ−タを再生（ＲＥＡＤ）するために、予めデイスク
上に設けられたビット同期検出用のデ−タから同期クロ
ックを抽出し、この同期クロックに再生回路のクロック
を同期させる必要がある。すなわち、いわゆる"ビット
同期"を採る必要がある。このビット同期を採るため
に、一般にフェ−ズ・ロック・ル−プ（以下、"ＰＬＬ"
と言う）と呼ばれる回路が用いられる。
のデ−タを再生（ＲＥＡＤ）するために、予めデイスク
上に設けられたビット同期検出用のデ−タから同期クロ
ックを抽出し、この同期クロックに再生回路のクロック
を同期させる必要がある。すなわち、いわゆる"ビット
同期"を採る必要がある。このビット同期を採るため
に、一般にフェ−ズ・ロック・ル−プ（以下、"ＰＬＬ"
と言う）と呼ばれる回路が用いられる。
【０００４】ＨＤＤ等においてデ−タを再生する場合、
最初にユ−ザのデ−タが記憶された領域の先頭部分に記
憶されているビット同期用のパタ−ン（シンクパタ−
ン）が読み取られる。再生回路（リ−ドチャネル）は、
このビット同期用パタ−ン信号の予め決められたポイン
トでデ−タのサンプリングをする（標本化をする）。こ
の時、ＰＬＬは、リ−ドチャネルが適正なポイントでビ
ット同期用パタ−ン信号のサンプリングをするように、
クロックの位相および周波数をフィ−ドバック回路を用
いて制御する。
最初にユ−ザのデ−タが記憶された領域の先頭部分に記
憶されているビット同期用のパタ−ン（シンクパタ−
ン）が読み取られる。再生回路（リ−ドチャネル）は、
このビット同期用パタ−ン信号の予め決められたポイン
トでデ−タのサンプリングをする（標本化をする）。こ
の時、ＰＬＬは、リ−ドチャネルが適正なポイントでビ
ット同期用パタ−ン信号のサンプリングをするように、
クロックの位相および周波数をフィ−ドバック回路を用
いて制御する。
【０００５】図１は、従来のＰＬＬ回路１００を示した
図である。
図である。
【０００６】略称"ＥＣＬ"と呼ばれる誤差補正回路１
は、リ−ド・ゲ−ト信号５に応じて、略称"ＶＣＯ"と呼
ばれる電圧制御発振器２の出力クロックで標本化された
標本化再生信号６の標本値と、予め決められたサンプリ
ング・ポイント、すなわち標本点（目標値）を比較す
る。そして、ＥＣＬ１は、その差に対応する、ＶＣＯ２
の出力クロックと目標クロック（再生信号を適正に再生
するためのクロック）との位相差を決定する。
は、リ−ド・ゲ−ト信号５に応じて、略称"ＶＣＯ"と呼
ばれる電圧制御発振器２の出力クロックで標本化された
標本化再生信号６の標本値と、予め決められたサンプリ
ング・ポイント、すなわち標本点（目標値）を比較す
る。そして、ＥＣＬ１は、その差に対応する、ＶＣＯ２
の出力クロックと目標クロック（再生信号を適正に再生
するためのクロック）との位相差を決定する。
【０００７】次に、ＥＣＬ１は、決定した位相差信号を
略称"電流ＤＡＣ"と呼ばれる電流デジタル・アナログ・
コンバ−タ３にフィ−ドバックする。電流ＤＡＣ３の出
力電流はフィ−ドバックされた位相差信号に応じて変化
する。電流ＤＡＣ３の出力電流は、電圧制御発振器２の
入力端に接続されたル−プ・フィルタ回路４に流れ込
む。そして、ル−プ・フィルタ回路４にかかる電圧に応
じて電圧制御発振器２の発振周波数および位相が制御さ
れる。この一連のフィ−ドバック制御を繰り返す結果、
標本化再生信号６を適正なタイミングで標本化するため
の"目標クロック"とＶＣＯ２の"出力クロック"との同期
が採られる。すなわち、いわゆるビット同期が採られ
る。
略称"電流ＤＡＣ"と呼ばれる電流デジタル・アナログ・
コンバ−タ３にフィ−ドバックする。電流ＤＡＣ３の出
力電流はフィ−ドバックされた位相差信号に応じて変化
する。電流ＤＡＣ３の出力電流は、電圧制御発振器２の
入力端に接続されたル−プ・フィルタ回路４に流れ込
む。そして、ル−プ・フィルタ回路４にかかる電圧に応
じて電圧制御発振器２の発振周波数および位相が制御さ
れる。この一連のフィ−ドバック制御を繰り返す結果、
標本化再生信号６を適正なタイミングで標本化するため
の"目標クロック"とＶＣＯ２の"出力クロック"との同期
が採られる。すなわち、いわゆるビット同期が採られ
る。
【０００８】図１の従来のＰＬＬ回路１００では、リ−
ド・ゲ−ト信号５は標本化再生信号６と非同期でＥＣＬ
１に入力される。したがって、ＶＣＯ２の出力クロック
と目標クロックとは、初期状態において最大で±πの位
相差を有する。ＰＬＬ回路１００は、リ−ド・ゲ−ト信
号５の活性化に応じて、この最大で±πの初期位相差を
ゼロにするべく動作を開始する。その際、ビット同期を
早期に採るためには、この初期位相差をいかに早くゼロ
にするかが重要である。
ド・ゲ−ト信号５は標本化再生信号６と非同期でＥＣＬ
１に入力される。したがって、ＶＣＯ２の出力クロック
と目標クロックとは、初期状態において最大で±πの位
相差を有する。ＰＬＬ回路１００は、リ−ド・ゲ−ト信
号５の活性化に応じて、この最大で±πの初期位相差を
ゼロにするべく動作を開始する。その際、ビット同期を
早期に採るためには、この初期位相差をいかに早くゼロ
にするかが重要である。
【０００９】しかしながら、従来のＰＬＬ回路１００で
は、以下に述べる理由により、初期位相差をゼロにする
までに時間がかかる。すなわち、上述したように、ＶＣ
Ｏ２の発振周波数および位相は、ＶＣＯ２の入力端に接
続されたル−プ・フィルタ回路４に流れ込む制御電流量
によって変化する端子電圧によって制御される。言いか
えれば、ＶＣＯ２の発振周波数および位相は、アナログ
的に制御される。そのため、クロックの周波数と位相を
各々独立に制御することができない。例えば、周波数が
タ−ゲット信号の周波数に近づいたとしてもその位相を
合わせるために制御電流量を変えてしまうと、それに応
じて周波数も変化してしまい、タ−ゲット信号の周波数
からずれてしまうことになる。
は、以下に述べる理由により、初期位相差をゼロにする
までに時間がかかる。すなわち、上述したように、ＶＣ
Ｏ２の発振周波数および位相は、ＶＣＯ２の入力端に接
続されたル−プ・フィルタ回路４に流れ込む制御電流量
によって変化する端子電圧によって制御される。言いか
えれば、ＶＣＯ２の発振周波数および位相は、アナログ
的に制御される。そのため、クロックの周波数と位相を
各々独立に制御することができない。例えば、周波数が
タ−ゲット信号の周波数に近づいたとしてもその位相を
合わせるために制御電流量を変えてしまうと、それに応
じて周波数も変化してしまい、タ−ゲット信号の周波数
からずれてしまうことになる。
【００１０】図２は、この周波数と位相がずれてしまう
様子を示した図である。図２では、点線で示されている
ように、ビット同期用パタ−ンをクロック・パルスの立
ち上がりでサンプリングしている。クロックの最初の方
では、ＰＬＬクロックの周波数は、ほぼタ−ゲット・ク
ロックの周波数に一致している。しかしながら、ＰＬＬ
クロックの位相はタ−ゲット・クロックの位相よりも遅
れている。したがって、ＰＬＬは位相を進ませるように
制御をおこなう。
様子を示した図である。図２では、点線で示されている
ように、ビット同期用パタ−ンをクロック・パルスの立
ち上がりでサンプリングしている。クロックの最初の方
では、ＰＬＬクロックの周波数は、ほぼタ−ゲット・ク
ロックの周波数に一致している。しかしながら、ＰＬＬ
クロックの位相はタ−ゲット・クロックの位相よりも遅
れている。したがって、ＰＬＬは位相を進ませるように
制御をおこなう。
【００１１】その結果、ＰＬＬクロックの立上りは次第
にタ−ゲット・クロックの立上りに近づく（図２の
Ａ）。しかしながら、同時に周波数も速くなっているの
で、ＰＬＬクロックの次の立上りは、タ−ゲット・クロ
ックの立上りよりも進み過ぎてしまう（図２のＢ）。Ｐ
ＬＬは、今度は逆にこれを遅らせようとして制御をおこ
なう。
にタ−ゲット・クロックの立上りに近づく（図２の
Ａ）。しかしながら、同時に周波数も速くなっているの
で、ＰＬＬクロックの次の立上りは、タ−ゲット・クロ
ックの立上りよりも進み過ぎてしまう（図２のＢ）。Ｐ
ＬＬは、今度は逆にこれを遅らせようとして制御をおこ
なう。
【００１２】この一連の制御を繰り返す結果、ＰＬＬク
ロックの周波数と位相がタ−ゲット・クロックの周波数
と位相に合わされていくが、図３に示すように、周波数
と位相がタ−ゲットに収束するまでに多くの時間を要す
ることになる。特に、この収束時間はＰＬＬクロックと
タ−ゲット・クロックの初期位相差が大きいほど長くな
る。すなわち、初期位相差が大きいほどビット同期に時
間がかかることになる。
ロックの周波数と位相がタ−ゲット・クロックの周波数
と位相に合わされていくが、図３に示すように、周波数
と位相がタ−ゲットに収束するまでに多くの時間を要す
ることになる。特に、この収束時間はＰＬＬクロックと
タ−ゲット・クロックの初期位相差が大きいほど長くな
る。すなわち、初期位相差が大きいほどビット同期に時
間がかかることになる。
【００１３】
【発明が解決しようとする課題】本発明の目的は、早期
にサンプル信号をタ−ゲット信号にフェ−ズ・ロックす
ることができるＰＬＬ回路およびフェ−ズ・ロックする
方法を提供することである。
にサンプル信号をタ−ゲット信号にフェ−ズ・ロックす
ることができるＰＬＬ回路およびフェ−ズ・ロックする
方法を提供することである。
【００１４】また、本発明の目的は、特に初期位相差が
大きい場合においても、サンプル信号の周波数および位
相を短時間にタ−ゲット信号の周波数および位相に合わ
せることができるＰＬＬ回路およびフェ−ズ・ロックす
る方法を提供することである。
大きい場合においても、サンプル信号の周波数および位
相を短時間にタ−ゲット信号の周波数および位相に合わ
せることができるＰＬＬ回路およびフェ−ズ・ロックす
る方法を提供することである。
【００１５】さらに、本発明の目的は、記憶デ−タの再
生において、再生された標本化再生信号を用いて再生回
路のクロックをタ−ゲット・クロックに同期させること
ができるＰＬＬ回路を有するデ−タ記憶装置を提供する
ことである。
生において、再生された標本化再生信号を用いて再生回
路のクロックをタ−ゲット・クロックに同期させること
ができるＰＬＬ回路を有するデ−タ記憶装置を提供する
ことである。
【００１６】
【課題を解決するための手段】本発明によれば、電圧制
御発振器（１２）と、電圧制御発振器の出力信号とタ−
ゲット信号の位相差を決定するための誤差補正回路（１
０）と、誤差補正回路によって決定された初期位相差に
応じて、電圧制御発振器の出力信号の初期遅延を実行す
るための可変遅延回路（１１）と、を含むフェ−ズ・ロ
ック・ル−プ（ＰＬＬ）回路（２００）が提供される。
御発振器（１２）と、電圧制御発振器の出力信号とタ−
ゲット信号の位相差を決定するための誤差補正回路（１
０）と、誤差補正回路によって決定された初期位相差に
応じて、電圧制御発振器の出力信号の初期遅延を実行す
るための可変遅延回路（１１）と、を含むフェ−ズ・ロ
ック・ル−プ（ＰＬＬ）回路（２００）が提供される。
【００１７】また、本発明によれば、サンプル信号をタ
−ゲット信号にフェ−ズ・ロックするための方法であっ
て、サンプル信号とタ−ゲット信号の初期位相差を決定
するステップと、決定された初期位相差に応じて初期遅
延信号を生成するステップと、初期遅延信号に応じてサ
ンプル信号を初期遅延させるステップと、を含む方法が
提供される。
−ゲット信号にフェ−ズ・ロックするための方法であっ
て、サンプル信号とタ−ゲット信号の初期位相差を決定
するステップと、決定された初期位相差に応じて初期遅
延信号を生成するステップと、初期遅延信号に応じてサ
ンプル信号を初期遅延させるステップと、を含む方法が
提供される。
【００１８】さらに、本発明によれば、新規なＰＬＬ回
路（２００）を用いた磁気デイスク装置および光デイス
ク装置が提供される。
路（２００）を用いた磁気デイスク装置および光デイス
ク装置が提供される。
【００１９】
【発明の実施の形態】図４は本発明の一実施例のＰＬＬ
回路の構成を示す図である。
回路の構成を示す図である。
【００２０】図４において、ＰＬＬ回路２００は、略
称"ＥＣＬ"と呼ばれる誤差補正回路１０、略称"ＣＶＤ"
と呼ばれる可変遅延回路１１、略称"ＶＣＯ"と呼ばれる
電圧制御発振器１２、略称電流"ＤＡＣ"と呼ばれる電流
デジタル・アナログ・コンバ−タ１３および電圧制御発
振器１２の入力端に接続されたコンデンサと抵抗からな
るル−プ・フィルタ回路１４から構成される。
称"ＥＣＬ"と呼ばれる誤差補正回路１０、略称"ＣＶＤ"
と呼ばれる可変遅延回路１１、略称"ＶＣＯ"と呼ばれる
電圧制御発振器１２、略称電流"ＤＡＣ"と呼ばれる電流
デジタル・アナログ・コンバ−タ１３および電圧制御発
振器１２の入力端に接続されたコンデンサと抵抗からな
るル−プ・フィルタ回路１４から構成される。
【００２１】図４の本発明のＰＬＬ回路２００は、図１
に示した従来のＰＬＬ回路１００に比べて、新たに可変
遅延回路１１が設けられていること、および可変遅延回
路１１に誤差補正回路１０からのフィ−ドバック信号線
１８とリ−ド・ゲ−ト信号１５の入力線１９が接続され
ていることが新規な点である。
に示した従来のＰＬＬ回路１００に比べて、新たに可変
遅延回路１１が設けられていること、および可変遅延回
路１１に誤差補正回路１０からのフィ−ドバック信号線
１８とリ−ド・ゲ−ト信号１５の入力線１９が接続され
ていることが新規な点である。
【００２２】ここで、図４の本発明のＰＬＬ回路２００
の動作について説明する。
の動作について説明する。
【００２３】ＶＣＯ１２で作られたクロック信号はＣＶ
Ｄ１１に入力される。ＣＶＤ１１は、線１９から入力さ
れるリ−ド・ゲ−ト信号１５が活性状態である場合、す
なわち記憶媒体からデ−タを読み出す場合、入力された
クロック信号に所定の初期遅延を与える。この初期遅延
量は、後述するように、後段のＥＣＬ１０からフィ−ド
バック信号線１８を介して入力される遅延量選択信号に
よって制御される。ＣＶＤ１１は、リ−ド・ゲ−ト信号
１５が活性状態でない場合は、常に"ゼロ"遅延を与える
ように設定されている。したがって、ＣＶＤ１１は、リ
−ド・ゲ−ト信号１５が活性状態でない場合は、入力さ
れたクロック信号をそのまま後段のＥＣＬ１０へ出力す
る。
Ｄ１１に入力される。ＣＶＤ１１は、線１９から入力さ
れるリ−ド・ゲ−ト信号１５が活性状態である場合、す
なわち記憶媒体からデ−タを読み出す場合、入力された
クロック信号に所定の初期遅延を与える。この初期遅延
量は、後述するように、後段のＥＣＬ１０からフィ−ド
バック信号線１８を介して入力される遅延量選択信号に
よって制御される。ＣＶＤ１１は、リ−ド・ゲ−ト信号
１５が活性状態でない場合は、常に"ゼロ"遅延を与える
ように設定されている。したがって、ＣＶＤ１１は、リ
−ド・ゲ−ト信号１５が活性状態でない場合は、入力さ
れたクロック信号をそのまま後段のＥＣＬ１０へ出力す
る。
【００２４】ＥＣＬ１０は、リ−ド・ゲ−ト信号１５が
活性状態になると、ＶＣＯ１２の出力クロックを用いて
標本化された標本化再生信号１６の標本値と、予め決め
られたサンプリング・ポイント、すなわち目標値とを比
較する。そして、ＥＣＬ１０は、この標本値と目標値の
差に対応する、ＶＣＯ１２の出力クロックと目標クロッ
ク（再生信号を適正に再生するためのクロック）との位
相差を求める。求められた位相差は、デジタル量として
電流ＤＡＣ１３にフィ−ドバックされる。また、ＥＣＬ
１０は、リ−ド・ゲ−ト信号１５が活性状態になった当
初に求められる"初期"位相差に応じた遅延量選択信号を
ＣＶＤ１１へ出力する。ここで、遅延量選択信号とは、
求められた"初期"位相差をキャンセルするために必要な
遅延量を選択するための信号である。
活性状態になると、ＶＣＯ１２の出力クロックを用いて
標本化された標本化再生信号１６の標本値と、予め決め
られたサンプリング・ポイント、すなわち目標値とを比
較する。そして、ＥＣＬ１０は、この標本値と目標値の
差に対応する、ＶＣＯ１２の出力クロックと目標クロッ
ク（再生信号を適正に再生するためのクロック）との位
相差を求める。求められた位相差は、デジタル量として
電流ＤＡＣ１３にフィ−ドバックされる。また、ＥＣＬ
１０は、リ−ド・ゲ−ト信号１５が活性状態になった当
初に求められる"初期"位相差に応じた遅延量選択信号を
ＣＶＤ１１へ出力する。ここで、遅延量選択信号とは、
求められた"初期"位相差をキャンセルするために必要な
遅延量を選択するための信号である。
【００２５】ＣＶＤ１１は、ＶＣＯ１２から入力された
クロック信号に、ＥＣＬ１０からの遅延量選択信号によ
って選択される遅延量を与える。その結果、最大で±π
の初期位相差をＰＬＬ回路が動作を開始したばかりの初
期状態において限りなくゼロにすることができる。すな
わち、周波数を変えることなく一瞬にしてＶＣＯ１２の
出力クロックの位相を変えることができる。これによ
り、ＶＣＯ１２の出力クロックをタ−ゲット・クロック
へ極めて短時間に同期させることが可能となる。言いか
えれば、従来技術において問題となっている図３に示さ
れる収束時間を大幅に短縮することが可能となる。
クロック信号に、ＥＣＬ１０からの遅延量選択信号によ
って選択される遅延量を与える。その結果、最大で±π
の初期位相差をＰＬＬ回路が動作を開始したばかりの初
期状態において限りなくゼロにすることができる。すな
わち、周波数を変えることなく一瞬にしてＶＣＯ１２の
出力クロックの位相を変えることができる。これによ
り、ＶＣＯ１２の出力クロックをタ−ゲット・クロック
へ極めて短時間に同期させることが可能となる。言いか
えれば、従来技術において問題となっている図３に示さ
れる収束時間を大幅に短縮することが可能となる。
【００２６】電流ＤＡＣ１３は、ＥＣＬ１０からフィ−
ドバックされた位相差に相当するデジタル量をアナログ
電流に変換する。電流ＤＡＣ１３で変換された電流は、
ＶＣＯ１２の入力端に接続されたル−プ・フィルタ回路
１４に流れ込む。ル−プ・フィルタ回路１４の出力電圧
は流れ込む電流量によって変化し、この出力電圧に応じ
てＶＣＯ１２の発振周波数が制御される。電圧制御発振
器１２で作られたクロック信号は再び可変遅延回路１１
に入力される。これにより、一連のフィ−ドバック制御
が行われ。そして、この一連のフィ−ドバック制御を繰
り返す結果、ＶＣＯ１２の出力クロックは、標本化再生
信号１６を適正に標本化（サンプリング）することがで
きるクロック（目標クロック）にロックされる。
ドバックされた位相差に相当するデジタル量をアナログ
電流に変換する。電流ＤＡＣ１３で変換された電流は、
ＶＣＯ１２の入力端に接続されたル−プ・フィルタ回路
１４に流れ込む。ル−プ・フィルタ回路１４の出力電圧
は流れ込む電流量によって変化し、この出力電圧に応じ
てＶＣＯ１２の発振周波数が制御される。電圧制御発振
器１２で作られたクロック信号は再び可変遅延回路１１
に入力される。これにより、一連のフィ−ドバック制御
が行われ。そして、この一連のフィ−ドバック制御を繰
り返す結果、ＶＣＯ１２の出力クロックは、標本化再生
信号１６を適正に標本化（サンプリング）することがで
きるクロック（目標クロック）にロックされる。
【００２７】図５はＣＶＤ１１の一実施例を示した図で
ある。図５のＣＶＤ１１は、バッファ回路２０と、直列
接続されたＦＥＴスイッチ２１および電流源２４からな
る複数の遅延段とから構成されている。バッファ回路２
０は例えばインバ−タからなる。バッファ回路２０に入
力されたクロック信号は、電流源２４を流れる電流量に
よって決定される遅延量だけ遅延されて、バッファ回路
２０から出力される。ＦＥＴスイッチ２１はゲ−ト２２
に入力される遅延量選択信号２３によってオン／オフす
る電流スイッチとして動作する。電流源２４は単純には
抵抗やトランジスタによって構成することができる。し
かしながら、精度の高い遅延量制御をおこなうために
は、複数のＦＥＴからなるカレント・ミラ−回路を用い
ることが望ましい。
ある。図５のＣＶＤ１１は、バッファ回路２０と、直列
接続されたＦＥＴスイッチ２１および電流源２４からな
る複数の遅延段とから構成されている。バッファ回路２
０は例えばインバ−タからなる。バッファ回路２０に入
力されたクロック信号は、電流源２４を流れる電流量に
よって決定される遅延量だけ遅延されて、バッファ回路
２０から出力される。ＦＥＴスイッチ２１はゲ−ト２２
に入力される遅延量選択信号２３によってオン／オフす
る電流スイッチとして動作する。電流源２４は単純には
抵抗やトランジスタによって構成することができる。し
かしながら、精度の高い遅延量制御をおこなうために
は、複数のＦＥＴからなるカレント・ミラ−回路を用い
ることが望ましい。
【００２８】図６はＣＶＤ１１の別の一実施例を示した
図である。図６のＣＶＤ１１は、複数の並列接続された
遅延回路３０と１つのマルチプレクサ３１から構成され
ている。各遅延回路３０に入力したクロック信号は、所
定の遅延を得てマルチプレクサ３１に出力される。すな
わち、図６のＣＶＤ１１では、図５の場合と違って、複
数の遅延されたクロック信号がマルチプレクサ３１に出
力されるようになっている。そして、遅延量選択信号３
２に応じてマルチプレクサ３１から遅延制御されたクロ
ック信号が選択的に出力される。各々の遅延回路３０
は、例えばインバ−タと電流源から構成される。インバ
−タはある一定の遅延量を有し、電流源は可変な遅延量
を与える働きをする。そして、並列される遅延回路の数
に応じてその可変な遅延量が変わるようになっている。
この場合、図５の場合よりも、より精度の良い、きめの
細かい遅延制御ができるので、特に周波数が高くて遅延
量の絶対値が小さい場合の遅延制御に有効である。
図である。図６のＣＶＤ１１は、複数の並列接続された
遅延回路３０と１つのマルチプレクサ３１から構成され
ている。各遅延回路３０に入力したクロック信号は、所
定の遅延を得てマルチプレクサ３１に出力される。すな
わち、図６のＣＶＤ１１では、図５の場合と違って、複
数の遅延されたクロック信号がマルチプレクサ３１に出
力されるようになっている。そして、遅延量選択信号３
２に応じてマルチプレクサ３１から遅延制御されたクロ
ック信号が選択的に出力される。各々の遅延回路３０
は、例えばインバ−タと電流源から構成される。インバ
−タはある一定の遅延量を有し、電流源は可変な遅延量
を与える働きをする。そして、並列される遅延回路の数
に応じてその可変な遅延量が変わるようになっている。
この場合、図５の場合よりも、より精度の良い、きめの
細かい遅延制御ができるので、特に周波数が高くて遅延
量の絶対値が小さい場合の遅延制御に有効である。
【００２９】図７は本発明のサンプル信号をタ−ゲット
信号にフェ−ズ・ロックするための方法のフロ−を示し
た図である。なお、この方法は上述した本発明のＰＬＬ
回路においても採用している方法である。
信号にフェ−ズ・ロックするための方法のフロ−を示し
た図である。なお、この方法は上述した本発明のＰＬＬ
回路においても採用している方法である。
【００３０】ステップ４０では、タ−ゲット信号とサン
プル信号の初期位相差が決定される。タ−ゲット信号
は、例えばデ−タが記憶された媒体からデ−タを読み出
すために必要となるビット同期信号を適正なタイミング
で標本化した信号である。また、サンプル信号とは、例
えば、電圧制御発振器の出力信号で標本化された標本化
再生信号である。次に、ステップ４１では、決定された
初期位相差に応じて初期遅延信号が生成される。この初
期遅延信号は、決定された初期位相差を取り除くための
遅延量を与える信号である。そして、ステップ４２で
は、生成された初期遅延信号に応じてサンプル信号の初
期遅延が変化させられる。なお、ここでいう初期位相差
とは、媒体からデ−タを読み出す場合に、読み出し開始
当初に決定される位相差を意味する。
プル信号の初期位相差が決定される。タ−ゲット信号
は、例えばデ−タが記憶された媒体からデ−タを読み出
すために必要となるビット同期信号を適正なタイミング
で標本化した信号である。また、サンプル信号とは、例
えば、電圧制御発振器の出力信号で標本化された標本化
再生信号である。次に、ステップ４１では、決定された
初期位相差に応じて初期遅延信号が生成される。この初
期遅延信号は、決定された初期位相差を取り除くための
遅延量を与える信号である。そして、ステップ４２で
は、生成された初期遅延信号に応じてサンプル信号の初
期遅延が変化させられる。なお、ここでいう初期位相差
とは、媒体からデ−タを読み出す場合に、読み出し開始
当初に決定される位相差を意味する。
【００３１】図７のフロ−図には記載されていないが、
さらに、ステップ４１の後にステップ４２と並列に処理
されるステップとして、決定された初期位相差に応じて
サンプル信号発生器（電圧制御発振器）をフィ−ドバッ
ク制御するステップを含めることもできる。
さらに、ステップ４１の後にステップ４２と並列に処理
されるステップとして、決定された初期位相差に応じて
サンプル信号発生器（電圧制御発振器）をフィ−ドバッ
ク制御するステップを含めることもできる。
【００３２】図８は、本発明のＰＬＬ回路２００を用い
た磁気デイスク装置を示した図である。磁気デイスク装
置３００は、磁気デイスク５０と、磁気デイスクを回転
させるためのスピンドル・モ−タ５２と、スピンドル・
モ−タ５２の回転を制御するための回転制御回路５４
と、磁気デイスク５０にデ−タを読み書きするための磁
気ヘッド５６、５８と、磁気ヘッドを制御するための磁
気ヘッド制御回路６０と、磁気ヘッドからの信号を処理
するための信号処理回路６２と、前記３つの回路５４、
６０、６２を制御し、外部とデ−タ信号６６の受渡しを
するためのドライブ・コントロ−ラ６４を含んでいる。
た磁気デイスク装置を示した図である。磁気デイスク装
置３００は、磁気デイスク５０と、磁気デイスクを回転
させるためのスピンドル・モ−タ５２と、スピンドル・
モ−タ５２の回転を制御するための回転制御回路５４
と、磁気デイスク５０にデ−タを読み書きするための磁
気ヘッド５６、５８と、磁気ヘッドを制御するための磁
気ヘッド制御回路６０と、磁気ヘッドからの信号を処理
するための信号処理回路６２と、前記３つの回路５４、
６０、６２を制御し、外部とデ−タ信号６６の受渡しを
するためのドライブ・コントロ−ラ６４を含んでいる。
【００３３】図８の磁気デイスク装置３００の信号処理
回路６２に図４に記載されたＰＬＬ回路２００が含まれ
る。すなわち、信号処理回路６２中のＰＬＬ回路２００
によって、磁気デイスクからの再生信号を適正にサンプ
リングするためのクロック（タ−ゲット・クロック）と
電圧制御発振器の出力クロックとの初期位相差が取り除
かれ、両者を極めて短時間にビット同期（ロック）させ
ることが可能となる。
回路６２に図４に記載されたＰＬＬ回路２００が含まれ
る。すなわち、信号処理回路６２中のＰＬＬ回路２００
によって、磁気デイスクからの再生信号を適正にサンプ
リングするためのクロック（タ−ゲット・クロック）と
電圧制御発振器の出力クロックとの初期位相差が取り除
かれ、両者を極めて短時間にビット同期（ロック）させ
ることが可能となる。
【００３４】図９は、本発明のＰＬＬ回路２００を用い
た光デイスク装置を示した図である。光デイスク装置４
００は、光デイスク７０と、光デイスクを回転させるた
めのスピンドル・モ−タ７２と、スピンドル・モ−タ７
２の回転を制御するための回転制御回路７４と、光デイ
スク７０に光ビ−ム７６を照射するための光ピック・ア
ップ７８と、光ピック・アップ７８を制御するための光
ピック・アップ制御回路８０と、光ピック・アップ７８
からの信号を処理するための信号処理回路８２と、前記
３つの回路７４、８０、８２を制御し、外部とデ−タ信
号８６の受渡しをするためのドライブ・コントロ−ラ８
４を含んでいる。
た光デイスク装置を示した図である。光デイスク装置４
００は、光デイスク７０と、光デイスクを回転させるた
めのスピンドル・モ−タ７２と、スピンドル・モ−タ７
２の回転を制御するための回転制御回路７４と、光デイ
スク７０に光ビ−ム７６を照射するための光ピック・ア
ップ７８と、光ピック・アップ７８を制御するための光
ピック・アップ制御回路８０と、光ピック・アップ７８
からの信号を処理するための信号処理回路８２と、前記
３つの回路７４、８０、８２を制御し、外部とデ−タ信
号８６の受渡しをするためのドライブ・コントロ−ラ８
４を含んでいる。
【００３５】図９の光デイスク装置４００の信号処理回
路８２に図４に記載されたＰＬＬ回路２００が含まれ
る。すなわち、信号処理回路８２中のＰＬＬ回路２００
によって、磁気デイスクからの再生信号を適正にサンプ
リングするためのクロック（タ−ゲット・クロック）と
電圧制御発振器の出力クロックとの初期位相差が取り除
かれ、両者を極めて短時間にビット同期（ロック）させ
ることが可能となる。
路８２に図４に記載されたＰＬＬ回路２００が含まれ
る。すなわち、信号処理回路８２中のＰＬＬ回路２００
によって、磁気デイスクからの再生信号を適正にサンプ
リングするためのクロック（タ−ゲット・クロック）と
電圧制御発振器の出力クロックとの初期位相差が取り除
かれ、両者を極めて短時間にビット同期（ロック）させ
ることが可能となる。
【００３６】以上説明したように、本発明は、サンプル
信号をタ−ゲット信号にフェ−ズ・ロックする場合に、
両者の初期位相差を最初にデジタル的にゼロにした上
で、フィ−ドバック回路によりサンプル信号をタ−ゲッ
ト信号に一致させるものである。したがって、本発明に
よれば、サンプル・クロックとタ−ゲット・クロックの
周波数差および位相差を極めて短い時間にゼロに収束さ
せることができる。すなわち、本発明によれば、早期に
サンプル・クロックをタ−ゲット・クロックにフェ−ズ
・ロックすることができる。
信号をタ−ゲット信号にフェ−ズ・ロックする場合に、
両者の初期位相差を最初にデジタル的にゼロにした上
で、フィ−ドバック回路によりサンプル信号をタ−ゲッ
ト信号に一致させるものである。したがって、本発明に
よれば、サンプル・クロックとタ−ゲット・クロックの
周波数差および位相差を極めて短い時間にゼロに収束さ
せることができる。すなわち、本発明によれば、早期に
サンプル・クロックをタ−ゲット・クロックにフェ−ズ
・ロックすることができる。
【００３７】また、本発明のＰＬＬ回路は、電圧制御発
振器の内部の発振器のパラメ−タを何ら変化させること
なくフェ−ズ・ロックを図るものである。したがって、
本発明のＰＬＬ回路は、発振器の発振状態を悪化させる
ことなく短時間にサンプル・クロックをタ−ゲット・ク
ロックにフェ−ズ・ロックすることができる。
振器の内部の発振器のパラメ−タを何ら変化させること
なくフェ−ズ・ロックを図るものである。したがって、
本発明のＰＬＬ回路は、発振器の発振状態を悪化させる
ことなく短時間にサンプル・クロックをタ−ゲット・ク
ロックにフェ−ズ・ロックすることができる。
【００３８】本発明のＰＬＬ回路およびフェ−ズ・ロッ
クする方法は、磁気デイスク装置、デジタル・ビデオ・
デイスク（ＤＶＤ）、ＣＤ−ＲＯＭ、光磁気デイスク
（ＭＯ）などのあらゆる光デイスク装置に適用できるも
のである。また、磁気テ−プ装置にも適用可能なもので
ある。
クする方法は、磁気デイスク装置、デジタル・ビデオ・
デイスク（ＤＶＤ）、ＣＤ−ＲＯＭ、光磁気デイスク
（ＭＯ）などのあらゆる光デイスク装置に適用できるも
のである。また、磁気テ−プ装置にも適用可能なもので
ある。
【図１】従来のＰＬＬ回路を示した図である。
【図２】従来のＰＬＬ回路において周波数と位相がずれ
てしまう様子を示した図である。
てしまう様子を示した図である。
【図３】周波数と位相がタ−ゲットに収束するまでの時
間を示した図である。
間を示した図である。
【図４】本発明の一実施例のＰＬＬ回路の構成を示す図
である。
である。
【図５】本発明の可変遅延回路の一実施例を示した図で
ある。
ある。
【図６】本発明の可変遅延回路の一実施例を示した図で
ある。
ある。
【図７】本発明のサンプル信号をタ−ゲット信号にフェ
−ズ・ロックするための方法のフロ−を示した図であ
る。
−ズ・ロックするための方法のフロ−を示した図であ
る。
【図８】本発明のＰＬＬ回路を用いた磁気デイスク装置
を示した図である。
を示した図である。
【図９】本発明のＰＬＬ回路を用いた光デイスク装置を
示した図である。
示した図である。
１、１０ 誤差補正回路 ２、１２ 電圧制御発振器 ３、１３ 電流ＤＡＣ ４、１４ ル−プ・フィルタ回路 １００、２００ ＰＬＬ回路 １１ 可変遅延回路 ２０ バッファ回路 ２１ ＦＥＴスイッチ ２４ 電流源 ３０ 遅延回路 ３１ マルチプレクサ ５０ 磁気デイスク ５２ スピンドル・モ−タ ５４ 回転制御回路 ５６、５８ 磁気ヘッド ６０ 磁気ヘッド制御回路 ６２ 信号処理回路 ６４ ドライブ・コントロ−ラ ７０ 光デイスク ７２ スピンドル・モ−タ ７４ 回転制御回路 ７６ 光ビ−ム ７８ 光ピック・アップ ８０ 光ピック・アップ制御回路 ８２ 信号処理回路 ８４ ドライブ・コントロ−ラ ３００ 磁気デイスク装置 ４００ 光デイスク装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (19)
- 【請求項１】 電圧制御発振器と、 電圧制御発振器の出力信号とタ−ゲット信号の位相差を
決定するための誤差補正回路と、 誤差補正回路によって決定された初期位相差に応じて、
電圧制御発振器の出力信号の初期遅延を変化させるため
の可変遅延回路と、 を含むフェ−ズ・ロック・ル−プ（ＰＬＬ）回路。 - 【請求項２】 前記可変遅延回路が、電圧制御発振器と
誤差補正回路との間に設けられていることを特徴とする
請求項１記載のＰＬＬ回路。 - 【請求項３】 前記可変遅延回路が、ゲ−ト信号を受取
り、該ゲ−ト信号が活性化している間に、誤差補正回路
によって決定された初期位相差に応じて、電圧制御発振
器の出力信号の初期遅延を変化させ、該遅延された出力
信号を誤差補正回路に出力することを特徴とする請求項
２記載のＰＬＬ回路。 - 【請求項４】 前記可変遅延回路が、誤差補正回路から
受け取る遅延量選択信号に応じて、電圧制御発振器の出
力信号の初期遅延量を決定することを特徴とする請求項
３記載のＰＬＬ回路。 - 【請求項５】 前記可変遅延回路が、 電圧制御発振器の出力信号を受取り、初期遅延された出
力信号を誤差補正回路に出力するためのバッファ回路
と、 バッファ回路に接続された、前記遅延量選択信号に応じ
て制御される少なくとも１つのスイッチング回路と、 スイッチング回路に接続された電流源と、を含むことを
特徴とする請求項４記載のＰＬＬ回路。 - 【請求項６】 前記スイッチング回路が、バッファ回路
に並列接続された複数の電界効果トランジスタ（ＦＥ
Ｔ）からなり、前記遅延量選択信号が各々のＦＥＴのゲ
−トに入力されることを特徴とする請求項５記載のＰＬ
Ｌ回路。 - 【請求項７】 前記可変遅延回路が、 電圧制御発振器の出力信号を受取る、並列接続された複
数の遅延回路と、 遅延回路の出力を受取り、前記遅延量選択信号に応じ
て、遅延された出力信号を誤差補正回路に出力するため
のマルチプレクサと、を含むことを特徴とする請求項４
記載のＰＬＬ回路。 - 【請求項８】 前記並列接続された複数の遅延回路の各
々が、バッファ回路と電流源とを含むことを特徴とする
請求項７記載のＰＬＬ回路。 - 【請求項９】 前記誤差補正回路が、ゲ−ト信号を受取
り、該ゲ−ト信号が活性化している間に、電圧制御発振
器の出力信号とタ−ゲット信号との初期位相差を決定
し、該決定された初期位相差に応じて遅延量選択信号を
可変遅延回路に送ることを特徴とする請求項３記載のＰ
ＬＬ回路。 - 【請求項１０】 前記誤差補正回路が、遅延量選択信号
を可変遅延回路に送ると共に、電圧制御発振器へ前記初
期位相差に応じた制御信号を送ることを特徴とする請求
項９記載のＰＬＬ回路。 - 【請求項１１】 前記制御信号が電流デジタル・アナロ
グ・コンバ−タ（ＤＡＣ）に入力され、該電流ＤＡＣの
出力信号によって電圧制御発振器が制御されることを特
徴とする請求項１０記載のＰＬＬ回路。 - 【請求項１２】 前記タ−ゲット信号が、デ−タが記憶
された媒体からデ−タを読み出すために必要となるビッ
ト同期信号であることを特徴とする請求項１記載のＰＬ
Ｌ回路。 - 【請求項１３】前記記憶媒体が、磁気テ−プ、磁気記憶
デイスク（ＨＤ）、デジタル・ビデオ・デイスク（ＤＶ
Ｄ）、光磁気デイスク（ＭＯ）、コンパクト・デイスク
（ＣＤ）、レ−ザ・デイスク（ＬＤ）を含むグル−プか
ら選択されることを特徴とする請求項１記載のデ−タ・
スライス回路。 - 【請求項１４】 磁気デイスク装置であって、 磁気デイスクと、 磁気デイスクを回転させるためのスピンドル・モ−タ
と、 スピンドル・モ−タの回転を制御するための回転制御回
路と、 磁気デイスクにデ−タを読み書きするための磁気ヘッド
と、 磁気ヘッドを制御するための磁気ヘッド制御回路と、 磁気ヘッドからの信号を処理するための信号処理回路
と、 前記３つの回路を制御し、外部とデ−タ信号の受渡しを
するためのドライブ・コントロ−ラとを含み、 前記信号処理回路が、 電圧制御発振器と、 電圧制御発振器の出力信号とタ−ゲット信号の位相差を
決定するための誤差補正回路と、 誤差補正回路によって決定された初期位相差に応じて、
電圧制御発振器の出力信号の初期遅延を変化させるため
の可変遅延回路とを含むフェ−ズ・ロック・ル−プ（Ｐ
ＬＬ）回路を含む、ことを特徴とする磁気デイスク装
置。 - 【請求項１５】 光デイスク装置であって、 光デイスクと、 光デイスクを回転させるためのスピンドル・モ−タと、 スピンドル・モ−タの回転を制御するための回転制御回
路と、 光デイスクに光ビ−ムを照射するための光ピック・アッ
プと、 光ピック・アップを制御するための光ピック・アップ制
御回路と、 光ピック・アップからの信号を処理するための信号処理
回路と、 前記３つの回路を制御し、外部とデ−タ信号の受渡しを
するためのドライブ・コントロ−ラとを含み、 前記信号処理回路が、 電圧制御発振器と、 電圧制御発振器の出力信号とタ−ゲット信号の位相差を
決定するための誤差補正回路と、 誤差補正回路によって決定された初期位相差に応じて、
電圧制御発振器の出力信号の初期遅延を変化させるため
の可変遅延回路とを含むフェ−ズ・ロック・ル−プ（Ｐ
ＬＬ）回路を含む、ことを特徴とする光デイスク装置。 - 【請求項１６】 サンプル信号をタ−ゲット信号にフェ
−ズ・ロックするための方法であって、 サンプル信号とタ−ゲット信号の初期位相差を決定する
ステップと、 決定された初期位相差に応じて遅延信号を生成するステ
ップと、 遅延信号に応じてサンプル信号を初期遅延させるステッ
プと、を含む方法。 - 【請求項１７】 前記サンプル信号が電圧制御発振器の
出力信号で標本化された標本化再生信号であり、前記タ
−ゲット信号が、デ−タが記憶された媒体からデ−タを
読み出すために必要となるビット同期信号を適正なタイ
ミングで標本化した信号であることを特徴とする請求項
１６記載の方法。 - 【請求項１８】 さらに、前記決定された位相差に応じ
て電圧制御発振器をフィ−ドバック制御するステップを
含むことを特徴とする請求項１６記載の方法。 - 【請求項１９】 前記初期位相差が、媒体からデ−タを
読み出す場合に、読み出し開始当初に決定される位相差
であることを特徴とする請求項１６記載の方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009556A JPH11214990A (ja) | 1998-01-21 | 1998-01-21 | フェ−ズ・ロック・ル−プ |
| US09/235,128 US6229774B1 (en) | 1998-01-21 | 1999-01-21 | Method and apparatus for a phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009556A JPH11214990A (ja) | 1998-01-21 | 1998-01-21 | フェ−ズ・ロック・ル−プ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214990A true JPH11214990A (ja) | 1999-08-06 |
Family
ID=11723566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009556A Pending JPH11214990A (ja) | 1998-01-21 | 1998-01-21 | フェ−ズ・ロック・ル−プ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6229774B1 (ja) |
| JP (1) | JPH11214990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10004922A1 (de) * | 2000-02-04 | 2001-08-09 | Giesecke & Devrient Gmbh | Transponder, insbesondere für eine kontaktlose Chipkarte |
| US6768362B1 (en) | 2001-08-13 | 2004-07-27 | Cypress Semiconductor Corp. | Fail-safe zero delay buffer with automatic internal reference |
| KR100846773B1 (ko) * | 2002-04-11 | 2008-07-16 | 삼성전자주식회사 | 워블 에러 검출 및 정정 장치와 그를 이용한 위상 동기루프 회로 |
| GB2387516B (en) * | 2002-04-11 | 2005-03-09 | Cambridge Broadband Ltd | Communication system |
| US7626914B2 (en) * | 2005-06-17 | 2009-12-01 | Victor Company Of Japan, Ltd. | Method for reproducing holographic information from an optical information recording medium |
| US7282972B2 (en) * | 2005-07-29 | 2007-10-16 | Micron Technology, Inc. | Bias generator with feedback control |
| US9264052B1 (en) | 2015-01-20 | 2016-02-16 | International Business Machines Corporation | Implementing dynamic phase error correction method and circuit for phase locked loop (PLL) |
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|---|---|---|---|---|
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-
1998
- 1998-01-21 JP JP10009556A patent/JPH11214990A/ja active Pending
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1999
- 1999-01-21 US US09/235,128 patent/US6229774B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2014014081A (ja) * | 2007-09-21 | 2014-01-23 | Qualcomm Incorporated | 調整可能な周波数を備える信号発生器 |
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
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