JPH11214702A - Semiconductor device and its manufacture - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which has no generation of defective insulation and satisfactory characteristics and a manufacturing method therefor. SOLUTION: A semiconductor device is formed of a conductive layer containing a content which excess 0.1 atomic % but not exceeding 1 atomic % of silicon in aluminum or aluminum alloy or Cu or Cu alloy on a substrate 23, containing silicon using a target 21 made of aluminum or aluminum alloy or Cu or Cu alloy. This semiconductor device is manufactured by forming the conductor layer by a method in which aluminum or aluminum alloy or Cu or Cu alloy film is formed by a suptter film forming process impressing this target 21 with at least either one of a DC power or a first AC power, as well as impressing the substrate 23 arranged opposite to this target 21 with a second AC power.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）基板や半導体集積装置などの半導体装置とそ
の製造方法に係わり、詳しくは、絶縁不良の発生がな
い、特性の良好な半導体装置とその製造方法、特に、半
導体装置に備えられる導電層がアルミニウムまたはアル
ミニウム合金から構成されている場合には、該導電層に
ヒロックが発生するのを低減できる半導体装置とその製
造方法、導電層が銅または銅合金から構成されている場
合には、該導電層と下地膜との密着性を向上でき、しか
もレジスト剥離液耐性を向上できる半導体装置とその製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a thin film transistor (TFT) substrate and a semiconductor integrated device, and a method of manufacturing the same. Method, especially when a conductive layer provided in a semiconductor device is made of aluminum or an aluminum alloy, a semiconductor device capable of reducing generation of hillocks in the conductive layer, a method of manufacturing the same, and a method in which the conductive layer is made of copper or copper The present invention relates to a semiconductor device capable of improving the adhesion between the conductive layer and a base film and improving the resistance to a resist stripper when it is made of an alloy, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】一般に、導電層を有する半導体装置とし
ては、薄膜トランジスタ（ＴＦＴ）基板や、半導体集積
装置などが知られている。図１は、一般的なＴＦＴ基板
の要部を示す断面図である。このＴＦＴ基板は、ガラス
基体１上に、ゲート電極２、窒化ケイ素からなるゲート
絶縁層３、ａ（アモルファス）−Ｓｉからなる半導体層
４、ｎ型ａ−Ｓｉからなる層５が設けられ、さらにこの
層５上にソース電極６、ドレイン電極７が設けられ、さ
らにこれらの上に窒化ケイ素からなるパッシベーション
膜（図示略）が設けられることにより概略構成されてい
る。上記ゲート電極２、ソース電極６、ドレイン電極７
は、アルミニウムまたはアルミニウム合金などからなる
導電層である。2. Description of the Related Art In general, as a semiconductor device having a conductive layer, a thin film transistor (TFT) substrate, a semiconductor integrated device, and the like are known. FIG. 1 is a sectional view showing a main part of a general TFT substrate. In this TFT substrate, a gate electrode 2, a gate insulating layer 3 made of silicon nitride, a semiconductor layer 4 made of a (amorphous) -Si, and a layer 5 made of n-type a-Si are provided on a glass substrate 1. A source electrode 6 and a drain electrode 7 are provided on this layer 5, and a passivation film (not shown) made of silicon nitride is further provided thereon. The above-mentioned gate electrode 2, source electrode 6, and drain electrode 7
Is a conductive layer made of aluminum or an aluminum alloy.

【０００３】従来、この種のＴＦＴ基板を製造する方法
としては、アルミニウムまたはアルミニウム合金からな
るターゲットを用い、該ターゲットに直流電力か交流電
力の少なくともどちらか一方を印加する通常のスパッタ
法などの薄膜形成手段によりガラス基体１上にゲート電
極２を形成した後、ＣＶＤ法などの薄膜形成手段により
ゲート絶縁層３、半導体層４を形成し、ついでこれらの
上に上述のスパッタ法などによりｎ型ａ−Ｓｉ層５、ソ
ース電極６およびドレイン電極７を形成し、ついで形成
したソース電極６およびドレイン電極７をマスクして、
ｎ型ａ−Ｓｉ層５の一部を除去してｎ型ａ−Ｓｉ層５を
分割した後、ＣＶＤ法などによりパッシベーション膜
（図示略）を形成することにより、ＴＦＴ基板が得られ
る。Conventionally, as a method of manufacturing this type of TFT substrate, a target made of aluminum or an aluminum alloy is used, and a thin film such as a normal sputtering method in which at least one of DC power or AC power is applied to the target. After a gate electrode 2 is formed on a glass substrate 1 by a forming means, a gate insulating layer 3 and a semiconductor layer 4 are formed by a thin film forming means such as a CVD method. Forming a Si layer 5, a source electrode 6 and a drain electrode 7, masking the formed source electrode 6 and drain electrode 7,
After a part of the n-type a-Si layer 5 is removed and the n-type a-Si layer 5 is divided, a TFT substrate is obtained by forming a passivation film (not shown) by a CVD method or the like.

【０００４】図２は、半導体集積装置を構成する一般的
なＭＯＳトランジスタを示す斜視図である。このＭＯＳ
トランジスタは、ｐ型シリコン基体４１上に、窒化ケイ
素またはＳｉＯ₂からなるゲート絶縁層４３を介してｎ
型の不純物(例えばリン）をドープした多結晶シリコン
からなるゲート電極４２が設けられ、該ゲート電極４２
の両側の素子分離絶縁層４３ａにそれぞれコンタクト孔
４４が形成され、さらにこれらコンタクト孔４４の下方
に位置するｐ型シリコン基体４１にソース拡散領域４
５、ドレイン拡散領域４６が設けられ、上記ゲート電極
４２上に絶縁層４３ｂが設けられ、上記コンタクト孔４
４内および素子分離絶縁層４３ａ上にソース電極４７、
ドレイン電極４８が設けられ、さらにこれらの上にパッ
シベーション膜（図示略）が設けられることにより概略
構成されている。FIG. 2 is a perspective view showing a general MOS transistor constituting a semiconductor integrated device. This MOS
The transistor is formed on a p-type silicon substrate 41 via a gate insulating layer 43 made of silicon nitride or SiO _2.
A gate electrode 42 made of polycrystalline silicon doped with a type impurity (for example, phosphorus) is provided.
Contact holes 44 are respectively formed in the element isolation insulating layers 43a on both sides of the source diffusion region 4a.
5, a drain diffusion region 46 is provided, an insulating layer 43b is provided on the gate electrode 42, and the contact hole 4 is provided.
4, a source electrode 47 on the element isolation insulating layer 43a,
A schematic configuration is provided by providing a drain electrode 48 and further providing a passivation film (not shown) on these.

【０００５】従来、この種の半導体集積装置を製造する
方法としては、ｐ型シリコン基体４１の表面の酸化膜を
エッチングして穴を開けてから、ｎ型の不純物をイオン
打ち込み後、熱処理してソース拡散領域４５とドレイン
拡散領域４６を形成し、ついでＣＶＤ法などにより窒化
ケイ素またはＳｉＯ₂を堆積してゲート絶縁層４３と素
子分離絶縁層４３ａを形成し、ついで多結晶シリコン層
を堆積させた後、リソグラフィ法によりゲート形成位置
以外の場所の多結晶シリコン層を除去してゲート電極４
２を形成し、さらに該ゲート電極４２およびゲート絶縁
層４３上にＣＶＤ法などにより窒化ケイ素またはＳｉＯ
₂を堆積して絶縁層４３ｂを形成した後、リソグラフィ
法により素子分離絶縁層４３ａにコンタクト孔４４を形
成し、ついでスパッタ法などによりアルミニウムまたは
アルミニウム合金を蒸着し、リソグラフィ法により蒸着
膜の不要部分を除去してソース電極４７およびドレイン
電極４８を形成した後、ＣＶＤ法などによりパッシベー
ション膜を形成することにより、半導体集積装置が得ら
れる。ところで、近年、半導体装置の高集積化や高速化
に伴い、導電層の抵抗による信号伝達の遅延の問題が顕
在化されており、このような問題を解決するために導電
層を構成する材料としてアルミニウムまたはアルミニウ
ム合金より低抵抗の銅または銅合金が使用されるように
なってきている。銅又は銅合金からなる導電層の形成方
法は、導電層をアルミニウムまたはアルミニウム合金か
ら構成する場合と同様に通常のスパッタ法により形成さ
れている。Conventionally, as a method of manufacturing this type of semiconductor integrated device, an oxide film on the surface of a p-type silicon substrate 41 is etched to form a hole, and then n-type impurities are ion-implanted and then heat-treated. A source diffusion region 45 and a drain diffusion region 46 were formed, silicon nitride or SiO ₂ was deposited by a CVD method or the like to form a gate insulating layer 43 and an element isolation insulating layer 43a, and then a polycrystalline silicon layer was deposited. Thereafter, the polycrystalline silicon layer other than the gate forming position is removed by lithography to remove the gate electrode 4.
2 and silicon nitride or SiO 2 is formed on the gate electrode 42 and the gate insulating layer 43 by a CVD method or the like.
After forming the insulating layer 43b by depositing ₂ , a contact hole 44 is formed in the element isolation insulating layer 43a by lithography, and then aluminum or an aluminum alloy is deposited by sputtering or the like, and unnecessary portions of the deposited film are deposited by lithography. Is removed to form a source electrode 47 and a drain electrode 48, and then a passivation film is formed by a CVD method or the like, whereby a semiconductor integrated device is obtained. By the way, in recent years, the problem of signal transmission delay due to the resistance of the conductive layer has become apparent with the increase in integration and speed of the semiconductor device. In order to solve such a problem, as a material constituting the conductive layer, Copper or copper alloys having lower resistance than aluminum or aluminum alloys have been used. The conductive layer formed of copper or a copper alloy is formed by a normal sputtering method, similarly to the case where the conductive layer is formed of aluminum or an aluminum alloy.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら従来の半
導体装置の製造方法においては、直流電力か交流電力の
少なくともどちらか一方をターゲットのみに印加する通
常のスパッタ法により、アルミニウムまたはアルミニウ
ム合金からなる導電層を形成する場合、導電層に結晶の
異常成長による針状突起、いわゆるヒロックが多数生じ
てしまうため、この導電層上に絶縁層を形成すると、上
記ヒロックに起因して絶縁層に破れが生じ、絶縁不良が
起こるという問題があった。また、銅または銅合金から
なる導電層を形成する場合、導電層はエッチング工程で
使用されるレジスト剥離液により損傷を受け易く、損傷
を受けた導電層上に絶縁層を形成すると、良好な絶縁層
が形成されず、絶縁耐圧不良が生じるという問題があっ
た。さらに、銅又は銅合金からなる導電層は、ガラス基
板などの下地膜との密着性が不十分で、剥離が生じるこ
とがあった。However, in a conventional method of manufacturing a semiconductor device, a conductive layer made of aluminum or an aluminum alloy is formed by a normal sputtering method in which at least one of DC power and AC power is applied only to a target. In the case of forming, since a large number of needle-like projections, so-called hillocks, due to abnormal growth of crystals in the conductive layer are generated, when an insulating layer is formed on this conductive layer, the insulating layer is broken due to the hillocks, There is a problem that insulation failure occurs. In addition, when a conductive layer made of copper or a copper alloy is formed, the conductive layer is easily damaged by a resist stripping solution used in an etching process, and a good insulating property can be obtained by forming an insulating layer on the damaged conductive layer. There is a problem that a layer is not formed and a withstand voltage failure occurs. Further, the conductive layer made of copper or a copper alloy has insufficient adhesion to a base film such as a glass substrate, and may be separated.

【０００７】本発明は上記課題を解決するためになされ
たもので、絶縁不良の発生がない、特性の良好な半導体
装置とその製造方法を提供することを目的とする。ま
た、特に、導電層をアルミニウムまたはアルミニウム合
金から構成する場合には、該導電層にヒロックが発生す
るのを低減できる半導体装置とその製造方法を提供する
ことを目的とする。また、導電層を銅または銅合金から
構成する場合には、該導電層と下地膜との密着性を向上
でき、しかもレジスト剥離液耐性を向上できる半導体装
置とその製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a semiconductor device having good characteristics without occurrence of insulation failure and a method of manufacturing the same. It is another object of the present invention to provide a semiconductor device and a method for manufacturing the same, which can reduce generation of hillocks in the conductive layer particularly when the conductive layer is made of aluminum or an aluminum alloy. Further, when the conductive layer is made of copper or a copper alloy, it is another object of the present invention to provide a semiconductor device capable of improving the adhesion between the conductive layer and a base film and improving the resistance to a resist stripper, and a method of manufacturing the same. And

【０００８】[0008]

【課題を解決するための手段】本発明者は、アルミニウ
ムまたはアルミニウム合金からなる導電層にヒロックの
発生を低減すべく、種々の検討及び実験を重ねた結果、
上記導電層中にＳｉを特定の範囲の含有率で含有させる
ことにより、ヒロックを低減できることを究明した。導
電層中にＳｉを含有させる手段としては、アルミニウム
またはアルミニウム合金中にケイ素を添加したターゲッ
トが備えられたスパッタ装置を用いて成膜する方法が考
えられるが、Ａｌ−Ｓｉ系ターゲットを組成を制御して
作製するのは困難であるため、この方法は適用できな
い。そこで、本発明者らは、さらに、種々の検討及び実
験を重ねた結果、アルミニウムまたはアルミニウム合金
からなるターゲットを用い、該ターゲットに直流電力か
第１の交流電力の少なくともどちらか一方を印加すると
ともに、該ターゲットに対し対向配置された基体に第２
の交流電力を印加するスパッタ成膜法により成膜を行う
ことにより、ターゲットのみならず、基体側にもスパッ
タリング作用が生じ、基体に印加された第２の交流電力
によりケイ素を含有する基体中のケイ素がスパッタされ
てアルミニウムまたはアルミニウム合金膜中に入るた
め、該ケイ素によりアルミニウムまたはアルミニウム合
金の結晶粒度が制御されて、ヒロックを制御できること
を究明し、本発明を完成したのである。The present inventor has conducted various studies and experiments in order to reduce the occurrence of hillocks in a conductive layer made of aluminum or an aluminum alloy.
It has been found that hillocks can be reduced by including Si in the conductive layer in a specific range. As a means for containing Si in the conductive layer, a method of forming a film using a sputtering apparatus provided with a target in which silicon is added to aluminum or an aluminum alloy can be considered, but the composition of the Al-Si-based target is controlled. Therefore, this method cannot be applied. Therefore, the present inventors further conducted various studies and experiments, and as a result, using a target made of aluminum or an aluminum alloy, applying DC power or at least one of the first AC power to the target and A second substrate is disposed facing the target.
By performing the film formation by the sputtering film forming method of applying the AC power, a sputtering action occurs not only on the target but also on the substrate side, and the second AC power applied to the substrate allows the silicon-containing substrate to be subjected to sputtering. Since silicon is sputtered into the aluminum or aluminum alloy film, it has been found that the silicon can control the crystal grain size of aluminum or aluminum alloy to control hillocks, thereby completing the present invention.

【０００９】また、本発明者は、銅または銅合金からな
る導電層の剥離や、レジスト剥離液等により損傷を受け
るのを防止すべく、種々の検討及び実験を重ねた結果、
上記導電層中にＳｉを特定の範囲の含有率で含有させる
ことにより、下地膜との密着性の向上ならびにレジスト
剥離液耐性を向上できることを究明した。 導電層中に
Ｓｉを含有させる手段としては、銅または銅合金からな
るターゲットを用い、該ターゲットに直流電力か第１の
交流電力の少なくともどちらか一方を印加するととも
に、該ターゲットに対し対向配置された基体に第２の交
流電力を印加するスパッタ成膜法により成膜を行うこと
により、ターゲットのみならず、基体側にもスパッタリ
ング作用が生じ、基体に印加された第２の交流電力によ
りケイ素を含有する基体中のケイ素がスパッタされて銅
または銅合金膜中に入るため、下地膜との密着性の向上
ならびにレジスト剥離液耐性を向上できることを究明
し、本発明を完成したのである。The present inventor has conducted various studies and experiments in order to prevent the conductive layer made of copper or copper alloy from being stripped or damaged by a resist stripping solution or the like.
It has been clarified that by including Si in the conductive layer in a specific range, the adhesion to the underlying film can be improved and the resist stripping solution resistance can be improved. As a means for containing Si in the conductive layer, a target made of copper or a copper alloy is used, and at least one of the DC power and the first AC power is applied to the target, and the target is disposed so as to face the target. The sputtering is performed not only on the target but also on the substrate side by performing the film formation by the sputtering film forming method in which the second AC power is applied to the substrate, and silicon is generated by the second AC power applied to the substrate. The inventors of the present invention completed the present invention by investigating that the silicon in the contained base is sputtered into the copper or copper alloy film, so that the adhesion to the underlying film and the resist stripping solution resistance can be improved.

【００１０】すなわち、本発明は、ケイ素を含有する基
体上に、アルミニウムまたはアルミニウム合金中にケイ
素を０．０１原子％以上１原子％以下の含有率で含有し
てなる導電層を有することを特徴とする半導体装置を上
記課題の解決手段とした。上記半導体装置において、上
記導電層中のケイ素の含有率が０．０１原子％未満であ
ると、ヒロックの発生防止効果が小さくなってしまい、
この導電層上に形成される絶縁層に破れが生じてしま
い、一方、ケイ素の含有率が１原子％を超えると、ヒロ
ックの発生防止効果の増大は期待できず、また、抵抗が
大きくなり、導電性が悪くなってしまう。上述のような
構成の本発明の半導体装置においては、上記導電層中の
ケイ素の含有率が、ヒロックの発生数および大きさをよ
り小さくでき、しかも、良好な導電性が得られる点で、
０．０２原子％以上０．２原子％以下の範囲とされるこ
とが好ましい。本発明の半導体装置によれば、導電層を
なすアルミニウムまたはアルミニウム合金膜中にケイ素
が０．０１原子％以上１原子％以下含有されたことによ
り、導電層の導電性を良好にしたままで該導電層にヒロ
ックが発生するのを低減でき、上記導電層上に形成され
る絶縁層にヒロックに起因する破れが生じることを防止
できるので、絶縁不良の発生がない、特性の良好な半導
体装置を提供できる。That is, the present invention is characterized in that a conductive layer containing silicon in a content of 0.01 atomic% or more and 1 atomic% or less in aluminum or an aluminum alloy is provided on a silicon-containing substrate. The above-mentioned semiconductor device is a means for solving the above problem. In the semiconductor device, when the content of silicon in the conductive layer is less than 0.01 atomic%, the effect of preventing hillocks is reduced,
The insulating layer formed on the conductive layer is broken. On the other hand, if the silicon content exceeds 1 atomic%, an increase in the effect of preventing hillocks cannot be expected, and the resistance increases. The conductivity will deteriorate. In the semiconductor device of the present invention having the above-described configuration, the content of silicon in the conductive layer can reduce the number and size of hillocks, and furthermore, in that good conductivity is obtained.
It is preferable that the content be in the range of 0.02 atomic% or more and 0.2 atomic% or less. According to the semiconductor device of the present invention, silicon is contained in the aluminum or aluminum alloy film forming the conductive layer in an amount of 0.01 atomic% or more and 1 atomic% or less. The generation of hillocks in the conductive layer can be reduced, and the insulating layer formed on the conductive layer can be prevented from being broken due to hillocks. Can be provided.

【００１１】本発明は、アルミニウムまたはアルミニウ
ム合金からなるターゲットを用い、該ターゲットに直流
電力か第１の交流電力の少なくともどちらか一方を印加
するとともに、該ターゲットに対し対向配置された基体
に第２の交流電力を印加するスパッタ成膜法によりケイ
素を含有した基体上にアルミニウムまたはアルミニウム
合金膜を成膜することによって上記導電層を形成するこ
とを特徴とする半導体装置の製造方法を上記課題の解決
手段とした。このような構成の本発明の半導体装置の製
造方法においては、上記基体に印加する電力を０．５ｋ
Ｗ／ｍ²ないし１０ｋＷ／ｍ²とすることが好ましい。上
記基体に印加する電力が０．５ｋＷ／ｍ²未満である
と、得られる導電層中のＳｉの含有率が少なくなりすぎ
て、ヒロックの発生防止効果が小さくなってしまい、一
方、印加する電力が１０ｋＷ／ｍ²を超えると、ヒロッ
クの発生防止効果の増大は期待できず、また、得られる
導電層中のＳｉの含有率が多くなりすぎて、電気抵抗が
大きくなり、導電性が悪くなってしまうからである。According to the present invention, a target made of aluminum or an aluminum alloy is used, at least one of DC power and first AC power is applied to the target, and a second base is placed on the base opposed to the target. A method of manufacturing a semiconductor device, comprising: forming a conductive layer by forming an aluminum or aluminum alloy film on a silicon-containing substrate by a sputtering film forming method of applying alternating current power to solve the above-mentioned problem. Means. In the method of manufacturing a semiconductor device of the present invention having such a configuration, the electric power applied to the base is set to 0.5 k
It is preferable to set W / m ² to 10 kW / m ² . If the power applied to the substrate is less than 0.5 kW / m ² , the content of Si in the obtained conductive layer will be too low, and the effect of preventing the generation of hillocks will be reduced. Exceeds 10 kW / m ² , the effect of preventing the generation of hillocks cannot be expected to increase, and the content of Si in the obtained conductive layer becomes too large, the electric resistance increases, and the conductivity deteriorates. It is because.

【００１２】本発明の半導体装置の製造方法にあって
は、アルミニウムまたはアルミニウム合金からなるター
ゲットに直流電力か第１の交流電力の少なくともどちら
か一方を印加するとともに、ターゲットに対し対向配置
されたケイ素を含有する基体に第２の交流電力を印加す
ることにより、上記ケイ素を含有した基体上にアルミニ
ウムまたはアルミニウム合金膜を成膜すると、上記基体
に印加された第２の交流電力により該基体中のケイ素が
スパッタされてアルミニウムまたはアルミニウム合金膜
中に入るため、該ケイ素によりアルミニウムまたはアル
ミニウム合金の結晶粒度が制御されて、ヒロックを制御
できる。In the method for manufacturing a semiconductor device according to the present invention, at least one of a DC power and a first AC power is applied to a target made of aluminum or an aluminum alloy, and a silicon placed opposite to the target is disposed. When an aluminum or aluminum alloy film is formed on the silicon-containing substrate by applying a second AC power to the substrate containing, the second AC power applied to the substrate causes Since silicon is sputtered into the aluminum or aluminum alloy film, the silicon controls the grain size of the aluminum or aluminum alloy, thereby controlling hillocks.

【００１３】また、本発明は、ケイ素を含有する基体上
に、銅または銅合金中にケイ素を０．０１原子％以上１
原子％以下の含有率で含有してなる導電層を有すること
を特徴とする半導体装置を上記課題の解決手段とした。
上記半導体装置において、上記導電層中のケイ素の含有
率が０．０１原子％未満であると、導電層のレジスト剥
離液耐性が低下したり、絶縁耐圧不良が生じてしまい、
また、下地膜との密着性が低下してしまう。一方、ケイ
素の含有率が１原子％を超えると、導電層のレジスト剥
離液耐性が低下し、絶縁耐圧不良が生じてしまい、ま
た、得られる導電層中のＳｉの含有率が多くなり、これ
に伴って電気抵抗が大きくなり、低抵抗の銅又は銅合金
からなる導電層を用いることによる動作速度の向上は期
待できない。上述のような構成の本発明の半導体装置に
おいては、上記導電層中のケイ素の含有率が、０．０２
原子％以上０．２原子％以下の範囲とされることが下地
膜との密着性を向上でき、しかも、レジスト剥離液耐性
を向上でき、さらに電気抵抗が大きくならない点で好ま
しい。本発明の半導体装置によれば、導電層をなす銅ま
たは銅合金膜中にケイ素が０．０１原子％以上１原子％
以下含有されたことにより、導電層と下地膜との密着性
を向上でき、しかもレジスト剥離液耐性を向上でき、ま
た、導電層をアルミニウムまたはアルミニウム合金から
構成した場合よりも動作速度を向上でき、従って断線不
良や絶縁耐圧不良の発生がない、特性の良好な半導体装
置を提供できる。Further, the present invention provides a method for manufacturing a semiconductor device comprising the steps of:
A semiconductor device characterized by having a conductive layer containing at a content of at most atomic% is provided as a means for solving the above problem.
In the above semiconductor device, when the content of silicon in the conductive layer is less than 0.01 atomic%, the resistance of the conductive layer to a resist stripper decreases, or a withstand voltage failure occurs,
In addition, the adhesion to the underlying film is reduced. On the other hand, if the silicon content exceeds 1 atomic%, the resist stripping solution resistance of the conductive layer is reduced, and the withstand voltage is poor, and the Si content in the obtained conductive layer is increased. As a result, the electrical resistance increases, and the use of a conductive layer made of low-resistance copper or copper alloy cannot be expected to improve the operation speed. In the semiconductor device of the present invention having the above configuration, the content of silicon in the conductive layer is 0.02
It is preferable that the content be in the range of not less than atomic% and not more than 0.2 atomic% in that the adhesion to the underlying film can be improved, the resist stripping solution resistance can be improved, and the electric resistance does not increase. According to the semiconductor device of the present invention, the copper or copper alloy film forming the conductive layer contains 0.01 atomic% or more and 1 atomic% of silicon.
By being contained below, the adhesion between the conductive layer and the base film can be improved, and the resist stripping solution resistance can be improved, and the operation speed can be improved as compared with the case where the conductive layer is made of aluminum or an aluminum alloy, Therefore, it is possible to provide a semiconductor device having good characteristics without occurrence of disconnection failure or insulation withstand voltage failure.

【００１４】また、本発明は、銅または銅合金からなる
ターゲットを用い、該ターゲットに直流電力か第１の交
流電力の少なくともどちらか一方を印加するとともに、
該ターゲットに対し対向配置された基体に第２の交流電
力を印加するスパッタ成膜法によりケイ素を含有した基
体上に銅または銅合金膜を成膜することによって前記導
電層を形成することを特徴とする半導体装置の製造方法
を上記課題の解決手段とした。このような構成の本発明
の半導体装置の製造方法においては、上記基体に印加す
る電力を０．５ｋＷ／ｍ²ないし１０ｋＷ ／ｍ²とする
ことが好ましい。上記基体に印加する電力が０．５ｋＷ
／ｍ²未満であると、得られる導電層中のＳｉの含有率
が少なくなりすぎて、下地膜との密着性が低下したり、
導電層のレジスト剥離液耐性が低下したりして、断線不
良や絶縁耐圧不良が生じてしまう。一方、印加する電力
が１０ｋＷ／ｍ²を超えると、導電層のレジスト剥離液
耐性が低下し、絶縁耐圧不良が生じてしまい、また、得
られる導電層中のＳｉの含有率が多くなり、これに伴っ
て電気抵抗が大きくなり、低抵抗の銅又は銅合金からな
る導電層を用いることによる動作速度の向上は期待でき
ないからである。Further, the present invention uses a target made of copper or a copper alloy, and applies at least one of DC power and first AC power to the target.
The conductive layer is formed by forming a copper or copper alloy film on a silicon-containing substrate by a sputtering film forming method of applying a second AC power to a substrate disposed opposite to the target. The manufacturing method of the semiconductor device described above is a means for solving the above problem. In the method of manufacturing a semiconductor device according to the present invention having such a configuration, it is preferable that the power applied to the base be 0.5 kW / m ² to 10 kW / m ² . The power applied to the substrate is 0.5 kW
/ M ² , the content of Si in the obtained conductive layer is too small, and the adhesion to the underlying film is reduced,
For example, the resistance of the conductive layer to the resist stripping solution may be reduced, and a disconnection failure or a withstand voltage failure may occur. On the other hand, when the applied power exceeds 10 kW / m ² , the resistance of the conductive layer to the resist stripping solution is reduced, and a withstand voltage failure occurs, and the content of Si in the obtained conductive layer is increased. This is because the electric resistance increases with the increase in the operating speed, and the operation speed cannot be expected to be improved by using a conductive layer made of low-resistance copper or a copper alloy.

【００１５】本発明の半導体装置の製造方法にあって
は、銅または銅合金からなるターゲットに直流電力か第
１の交流電力の少なくともどちらか一方を印加するとと
もに、ターゲットに対し対向配置されたケイ素を含有す
る基体に第２の交流電力を印加することにより、上記ケ
イ素を含有した基体上に銅または銅合金膜を成膜する
と、上記基体に印加された第２の交流電力により該基体
中のケイ素がスパッタされて銅または銅合金膜中に入る
ため、導電層と下地膜との密着性を向上でき、しかもレ
ジスト剥離液耐性を向上でき、また、導電層をアルミニ
ウムまたはアルミニウム合金から構成した場合よりも動
作速度を向上でき、従って断線不良や絶縁耐圧不良の発
生がない、特性の良好な半導体装置を製造できる。本発
明においては、上記半導体装置が薄膜トランジスタ基板
であることを特徴とするものであってもよい。本発明に
おいては、上記半導体装置が半導体集積装置であること
を特徴とするものであってもよい。In the method of manufacturing a semiconductor device according to the present invention, at least one of a DC power and a first AC power is applied to a target made of copper or a copper alloy, and a silicon placed opposite to the target is placed. When a copper or copper alloy film is formed on the silicon-containing substrate by applying a second AC power to the substrate containing, the second AC power applied to the substrate causes When silicon is sputtered and enters the copper or copper alloy film, the adhesion between the conductive layer and the base film can be improved, and the resist stripping solution resistance can be improved.When the conductive layer is made of aluminum or an aluminum alloy It is possible to manufacture a semiconductor device having good characteristics without operating failures and with no occurrence of disconnection failure and dielectric strength failure. In the present invention, the semiconductor device may be a thin film transistor substrate. In the present invention, the semiconductor device may be a semiconductor integrated device.

【００１６】[0016]

【発明の実施の形態】以下に本発明の半導体装置および
その製造方法の一実施形態について説明する。図３は、
本発明の半導体装置の製造方法に好適に用いられる薄膜
の製造装置の成膜室を示す概略構成図であり、図４は、
薄膜の製造装置の全体構成を示す平面図であり、図５
は、図４に示す薄膜の製造装置の一部を拡大した側面図
である。図３は、減圧可能な成膜室１０を示し、この成
膜室１０は、図４に示すように搬送室１１の側部にゲー
トバルブ１２を介して接続されている。上記搬送室１１
の周囲には成膜室１０の他に、ロータ゛ー室１３とアン
ロータ゛ー室１４とストッカーチャンバ１５がそれぞれ
搬送室１１を囲むように接続され、搬送室１１とその周
囲の各室との間にはそれぞれゲートバルブ１６、１７、
１８が設けられている。以上の説明のように、成膜室１
０と搬送室１１とロータ゛室１３とアンロータ゛ー室１
４とストッカーチャンバ１５により薄膜の製造装置Ａ’
が構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described below. FIG.
FIG. 4 is a schematic configuration diagram illustrating a film forming chamber of a thin film manufacturing apparatus suitably used in the method of manufacturing a semiconductor device of the present invention.
FIG. 5 is a plan view showing the entire configuration of the thin film manufacturing apparatus, and FIG.
FIG. 5 is an enlarged side view of a part of the thin film manufacturing apparatus shown in FIG. 4. FIG. 3 shows a film forming chamber 10 which can be decompressed. This film forming chamber 10 is connected to a side of a transfer chamber 11 via a gate valve 12 as shown in FIG. The transfer chamber 11
In addition to the film forming chamber 10, a rotor chamber 13, an unrotor chamber 14, and a stocker chamber 15 are connected so as to surround the transfer chamber 11, respectively. Gate valves 16, 17, respectively
18 are provided. As described above, the film forming chamber 1
0, transfer chamber 11, rotor chamber 13 and unrotor chamber 1
4 and a stocker chamber 15 for producing a thin film manufacturing apparatus A ′
Is configured.

【００１７】上記成膜室１０は、図３に示すように、そ
の上部に第１の電極２０が設けられ、第１の電極２０の
底面にターゲット２１が着脱自在に装着されているとと
もに、成膜室１０の底部には第２の電極２２が設けら
れ、第２の電極２２の上面にケイ素を含有する基体２３
が着脱自在に装着されている。上記ターゲット２１をな
す材料としては、ゲート電極などの導電層を形成する場
合、アルミニウム、アルミニウム合金、銅、銅合金のう
ちから選択される材料が用いられ、ｎ型ａ−Ｓｉ層を形
成する場合、ｎ型ａ−Ｓｉ生成用のＰドープＳｉが用い
られる。上記基体２３としては、薄膜トランジスタ基板
を製造する場合にはガラス基体１を好適に用いることが
でき、半導体集積装置を製造する場合にはシリコン基体
４１を好適に用いることができる。なお、上記ターゲッ
ト２１の装着には静電チャックなどの通常知られたター
ゲット装着機構を用いることができる。上記第１の電極
２０は、導電性材料からなる母体２０ａとこの母体２０
ａの表面に形成された保護層２０ｂとから構成されてい
る。この保護層２０ｂは、塩素系などの腐食性ガスのプ
ラズマに曝されても腐食しずらいような酸化膜、窒化膜
あるいはフッ化膜などからなり、具体的には、Ｓｉ
Ｏ₂、Ｓｉ₃Ｎ₄、Ａｌ₂Ｏ₃、Ｃｒ₂Ｏ₃、ＡｌＮなどから
なる。As shown in FIG. 3, a first electrode 20 is provided on the upper part of the film forming chamber 10, and a target 21 is detachably mounted on the bottom surface of the first electrode 20. A second electrode 22 is provided at the bottom of the membrane chamber 10, and a silicon-containing substrate 23 is provided on the upper surface of the second electrode 22.
Is detachably mounted. When forming a conductive layer such as a gate electrode, a material selected from aluminum, an aluminum alloy, copper, and a copper alloy is used as a material forming the target 21. When forming an n-type a-Si layer, , P-doped Si for generating n-type a-Si is used. As the substrate 23, a glass substrate 1 can be suitably used when manufacturing a thin film transistor substrate, and a silicon substrate 41 can be suitably used when manufacturing a semiconductor integrated device. The target 21 can be mounted using a generally known target mounting mechanism such as an electrostatic chuck. The first electrode 20 includes a base 20a made of a conductive material and a base 20a.
a of the protective layer 20b formed on the surface of FIG. The protective layer 20b is made of an oxide film, a nitride film, a fluoride film, or the like that is hardly corroded even when exposed to a plasma of a corrosive gas such as a chlorine-based gas.
It is made of O ₂ , Si ₃ N ₄ , Al ₂ O ₃ , Cr ₂ O ₃ , AlN or the like.

【００１８】そして、上記第１の電極２０には第１の交
流電源２５が接続されるとともに、第１の電極２０と第
１の交流電源２５との間には整合回路２６が組み込まれ
ていて、この整合回路２６は高周波電力の反射波をゼロ
にする作用を奏する。また、第１の電極２０には、イン
ピーダンス調整用のローパスフィルタなどのバンドパス
フィルタ２７を介して直流電源２８が接続されている。
このバンドパスフィルタ２７は、直流電源２８に高周波
が乗らないように回路のインピーダンスを無限大に調整
するものである。更に、上記第２の電極２２にも第２の
交流電源３０が接続されるとともに、第２の電極２２と
第２の交流電源３０の間には上記整合回路２６と同様の
作用を奏する整合回路３１が組み込まれている。なお、
上記成膜室１０には、真空引き用およびガス排気用の排
気ユニット１０ａ、成膜室１０内への反応ガス供給機構
１０ｂ等を含んでいるが図３では説明の簡略化のために
これらを簡略化して記載した。A first AC power supply 25 is connected to the first electrode 20, and a matching circuit 26 is incorporated between the first electrode 20 and the first AC power supply 25. The matching circuit 26 has the function of reducing the reflected wave of the high-frequency power to zero. Further, a DC power supply 28 is connected to the first electrode 20 via a band-pass filter 27 such as a low-pass filter for impedance adjustment.
The bandpass filter 27 adjusts the impedance of the circuit to infinity so that a high frequency does not get on the DC power supply 28. Further, a second AC power supply 30 is also connected to the second electrode 22, and a matching circuit having the same operation as the matching circuit 26 is provided between the second electrode 22 and the second AC power supply 30. 31 are incorporated. In addition,
The film forming chamber 10 includes an evacuation unit 10a for evacuation and gas exhaust, a reaction gas supply mechanism 10b into the film forming chamber 10, and the like. It is described in a simplified manner.

【００１９】次に、上記搬送室１１には、リンク式の搬
送機構（マジックハンド）３３が設けられ、この搬送機
構３３は搬送室１１の中心部に立設された支軸３４を支
点として回動自在に設けられ、ストッカーチャンバ１５
に配置されているカセット３５からターゲット２１を取
り出して必要に応じて成膜室１０に搬送し、成膜室１０
の第１の電極２０にターゲット２１を装着できるように
なっている。なお、上記カセット３５にはダミーターゲ
ット３７も収納されていて、必要に応じてダミーターゲ
ット３７も成膜室１０に搬送できるようになっている。Next, a link-type transfer mechanism (magic hand) 33 is provided in the transfer chamber 11, and the transfer mechanism 33 rotates around a support shaft 34 erected at the center of the transfer chamber 11. The stocker chamber 15 is movably provided.
The target 21 is taken out from the cassette 35 disposed in the film forming chamber 10 and transported to the film forming chamber 10 as necessary.
The target 21 can be attached to the first electrode 20. The cassette 35 also contains a dummy target 37, and the dummy target 37 can be transported to the film forming chamber 10 as needed.

【００２０】次に、本発明の半導体装置の製造方法を図
１に示したようなＴＦＴ基板の製造方法に適用した一実
施形態について説明する。図３乃至図５に示す薄膜の製
造装置は、１つの成膜室１０で１つ以上の薄膜（例え
ば、ゲート電極をなす導電層と、ゲート絶縁層と、ａ−
Ｓｉ層と、ｎ型ａ−Ｓｉ層、ソース電極をなす導電層
と、ドレイン電極をなす導電層）を連続成膜することが
できる装置である。即ち、成膜室１０において、ＣＶＤ
成膜（ゲート絶縁層・ａ−Ｓｉ層）とスパッタ成膜（ｎ
型ａ−Ｓｉ層・ゲート電極・ソース電極・ドレイン電極
の成膜）を電源を切り替えることにより行なうことがで
きる。まず、成膜室１０と搬送室１１とストッカーチャ
ンバ１５を減圧したならば、ゲートバルブ１２と１８を
開放して搬送機構３３によりダミーターゲット３７を成
膜室１０の第１の電極２０に、ガラス基体２３を第２の
電極２２に装着する。この状態からゲートバルブ１２を
閉じたならば、以下の工程に準じて基体２３上にゲート
電極２などの薄膜を順次形成する。Next, an embodiment in which the method for manufacturing a semiconductor device of the present invention is applied to a method for manufacturing a TFT substrate as shown in FIG. 1 will be described. The thin film manufacturing apparatus shown in FIGS. 3 to 5 includes one or more thin films (for example, a conductive layer forming a gate electrode, a gate insulating layer,
This is an apparatus capable of continuously forming a Si layer, an n-type a-Si layer, and a conductive layer serving as a source electrode and a conductive layer serving as a drain electrode. That is, in the film forming chamber 10, CVD
Film formation (gate insulating layer / a-Si layer) and sputter film formation (n
The formation of the mold a-Si layer, the gate electrode, the source electrode, and the drain electrode) can be performed by switching the power supply. First, when the pressure in the film forming chamber 10, the transfer chamber 11, and the stocker chamber 15 is reduced, the gate valves 12 and 18 are opened, and the dummy target 37 is applied to the first electrode 20 in the film forming chamber 10 by the transfer mechanism 33. The base 23 is mounted on the second electrode 22. When the gate valve 12 is closed from this state, a thin film such as the gate electrode 2 is sequentially formed on the base 23 according to the following steps.

【００２１】基体２３のクリーニング工程 ガラス基体２３の表面や成膜室１０の内壁面の異物や不
純物あるいは酸化被膜などを除去する目的で成膜室１０
をＡｒ＋Ｈ₂混合ガス雰囲気とし、第１の電極２０にＳ
ｉ、ＳｉＯ₂などからなるダミーターゲット３７を上記
の如く装着し、第２の電極２２にガラス基体２３を装着
し、第１の交流電源２５から第１の電極２０に周波数２
００ＭＨｚ程度の高周波を供給し、第１の電極２０の負
荷電位をフローティングしてプラズマクリーニングを行
なう。このプラズマクリーニングの場合は、第１の電極
２０に装着されたダミーターゲット３７をスパッタしな
いように、供給する周波数を大きく設定し、ダミーター
ゲット３７にかかるイオンエネルギーを小さくする。例
えば、ガラス基体２３にかかるイオンエネルギーを１０
〜２０ｅＶになるように第２の電極２２にかかる電力を
調整する。Cleaning Step of Substrate 23 In order to remove foreign substances, impurities, oxide films and the like on the surface of the glass substrate 23 and the inner wall surface of the film forming chamber 10, the film forming chamber 10 is removed.
In an Ar + H ₂ mixed gas atmosphere, and S
i, a dummy target 37 made of SiO ₂ or the like is mounted as described above, a glass base 23 is mounted on the second electrode 22, and a frequency 2 is applied from the first AC power supply 25 to the first electrode 20.
The plasma cleaning is performed by supplying a high frequency of about 00 MHz and floating the load potential of the first electrode 20. In the case of this plasma cleaning, the supply frequency is set large and the ion energy applied to the dummy target 37 is reduced so as not to sputter the dummy target 37 mounted on the first electrode 20. For example, if the ion energy applied to the glass substrate 23 is 10
The power applied to the second electrode 22 is adjusted so as to be 〜20 eV.

【００２２】ゲート電極（アルミニウム若しくはアル
ミニウム合金または銅若しくは銅合金膜）２のスパッタ
成膜工程 成膜室１０をＡｒガス雰囲気とし、第１の電極２０にア
ルミニウム若しくはアルミニウム合金または銅若しくは
銅合金からなるターゲット２１を装着し、直流電源２８
か第１の交流電源２５の少なくともどちらか一方を作動
させて第１の電力（直流電力と交流電力のうち少なくと
もどちらか一方）をターゲット２１に印加するとともに
第２の交流電源３０を作動させて第２の交流電力をガラ
ス基体２３に印加するスパッタ法により、導電層のスパ
ッタ成膜を行なう。この工程では、第一のターゲット２
１に印加する電力を１０ｋＷ／ｍ²〜３０ｋＷ／ｍ²程度
とする。また、ガラス基体２３に印加する電力を０．５
ｋＷ／ｍ²ないし１０ｋＷ／ｍ²とすることが好ましい。
ターゲット２１としてアルミニウム若しくはアルミニウ
ム合金からなるものを用いた場合、ガラス基体２３に印
加する電力が０．５ｋＷ／ｍ²未満であると、得られる
ゲート電極２中のＳｉの含有率が少なくなりすぎて、ヒ
ロックの発生防止効果が小さくなってしまい、一方、印
加する電力が１０ｋＷ／ｍ²を超えると、ヒロックの発
生防止効果の増大は期待できず、また、得られるゲート
電極２中のＳｉの含有率が多くなりすぎて、抵抗が大き
くなり、導電性が悪くなってしまうからである。Sputtering film forming step of gate electrode (aluminum or aluminum alloy or copper or copper alloy film) 2 The film forming chamber 10 is set in an Ar gas atmosphere, and the first electrode 20 is made of aluminum or aluminum alloy or copper or copper alloy. The target 21 is mounted and the DC power supply 28
Or at least one of the first AC power supply 25 is operated to apply the first power (at least one of DC power and AC power) to the target 21 and to operate the second AC power supply 30 By sputtering, a second AC power is applied to the glass substrate 23 to form a conductive layer by sputtering. In this step, the first target 2
The power applied to 1 and 10kW / m ² ~30kW / m ² approximately. Further, the electric power applied to the glass substrate 23 is 0.5
kW / m ² to it is preferable to 10 kW / m ^2.
When a target made of aluminum or an aluminum alloy is used as the target 21 and the power applied to the glass substrate 23 is less than 0.5 kW / m ² , the content of Si in the obtained gate electrode 2 becomes too small. If the applied power exceeds 10 kW / m ² , the hillock generation preventing effect cannot be expected to increase, and the obtained gate electrode 2 contains Si. This is because the rate becomes too large, the resistance increases, and the conductivity deteriorates.

【００２３】ターゲット２１として銅若しくは銅合金か
らなるものを用いた場合、ガラス基体２３に印加する電
力が０．５ｋＷ／ｍ²未満であると、下地膜のガラス基
体２３との密着性が低下したり、得られるゲート電極２
中のＳｉの含有率が少なくなりすぎて、ゲート電極２の
レジスト剥離液耐性が低下したり、断線不良や絶縁耐圧
不良が生じてしまう。一方、印加する電力が１０ｋＷ／
ｍ²を超えると、ゲート電極２のレジスト剥離液耐性が
低下し、絶縁耐圧不良が生じてしまい、また、得られる
ゲート電極２中のＳｉの含有率が多くなり、これに伴っ
て電気抵抗が大きくなり、低抵抗の銅又は銅合金からな
るゲート電極２を用いることによる動作速度の向上は期
待できないからである。When a target made of copper or a copper alloy is used as the target 21 and the power applied to the glass substrate 23 is less than 0.5 kW / m ² , the adhesion of the underlayer to the glass substrate 23 is reduced. Gate electrode 2 obtained
If the content of Si therein is too low, the resistance of the gate electrode 2 to the resist stripping solution is reduced, and a disconnection failure and a withstand voltage failure occur. On the other hand, when the applied power is 10 kW /
If it exceeds m ² , the resist stripping solution resistance of the gate electrode 2 will be reduced, and a withstand voltage failure will occur. In addition, the content of Si in the obtained gate electrode 2 will increase, and the electrical resistance will be reduced accordingly. This is because the operating speed cannot be expected to be improved by using the gate electrode 2 made of copper or a copper alloy having a low resistance.

【００２４】このようにして得られたゲート電極２が、
従来の通常のスパッタ法により得られたものと異なると
ころは、アルミニウム若しくはアルミニウム合金または
銅若しくは銅合金膜中にケイ素が０．０１原子％以上１
原子％以下含有されている点である。ゲート電極２がア
ルミニウム若しくはアルミニウム合金からなる場合のゲ
ート電極２中のケイ素の含有率が０．０１原子％未満で
あると、ヒロックの発生防止効果が小さくなってしま
い、後工程においてこのゲート電極２上に形成されるゲ
ート絶縁層３に破れが生じてしまう。ゲート電極２中の
ケイ素の含有率が１原子％を超えると、ヒロックの発生
防止効果の増大は期待できず、また、抵抗が大きくな
り、導電性が低下してしまう。アルミニウム若しくはア
ルミニウム合金からなるゲート電極２中のケイ素の含有
率は、ヒロックの発生数および大きさを小さくでき、し
かも、導電性がさほど劣化しない点で、０．０２原子％
以上０．２原子％以下の範囲とすることが好ましい。The gate electrode 2 thus obtained is
The difference from the one obtained by the conventional ordinary sputtering method is that silicon in the aluminum or aluminum alloy or copper or copper alloy film contains 0.01 atomic% or more of silicon.
The point is that the content is at most atomic%. If the content of silicon in the gate electrode 2 is less than 0.01 atomic% when the gate electrode 2 is made of aluminum or an aluminum alloy, the effect of preventing the generation of hillocks is reduced, and this gate electrode The gate insulating layer 3 formed thereon is broken. When the content of silicon in the gate electrode 2 exceeds 1 atomic%, an increase in the effect of preventing the generation of hillocks cannot be expected, and the resistance increases and the conductivity decreases. The content of silicon in the gate electrode 2 made of aluminum or an aluminum alloy is 0.02 atomic% because the number and size of hillocks can be reduced and the conductivity is not significantly deteriorated.
It is preferable that the content be in the range of at least 0.2 atomic%.

【００２５】ゲート電極２が銅若しくは銅合金からなる
場合のゲート電極２中のケイ素の含有率が０．０１原子
％未満であると、ゲート電極２のレジスト剥離液耐性が
低下したり、絶縁耐圧不良が生じてしまい、また、ガラ
ス基体２３との密着性が低下してしまう。一方、ケイ素
の含有率が１原子％を超えると、ゲート電極２のレジス
ト剥離液耐性が低下し、絶縁耐圧不良が生じてしまい、
また、得られるゲート電極２中のＳｉの含有率が多くな
り、これに伴って電気抵抗が大きくなり、低抵抗の銅又
は銅合金からなるゲート電極２を用いることによる動作
速度の向上は期待できない。銅若しくは銅合金からなる
ゲート電極２中のケイ素の含有率は、０．０２原子％以
上０．２原子％以下の範囲とされることがガラス基体２
３との密着性を向上でき、しかも、レジスト剥離液耐性
を向上でき、さらには、導電性がさほど劣化しない点で
好ましい。When the gate electrode 2 is made of copper or a copper alloy and the content of silicon in the gate electrode 2 is less than 0.01 atomic%, the resistance of the gate electrode 2 to a resist stripping solution is reduced, Failure occurs, and adhesion to the glass substrate 23 is reduced. On the other hand, if the silicon content exceeds 1 atomic%, the resistance of the gate electrode 2 to the resist stripper decreases, and a dielectric breakdown voltage defect occurs,
In addition, the content of Si in the obtained gate electrode 2 is increased, and accordingly, the electric resistance is increased. Therefore, it is not expected to improve the operation speed by using the gate electrode 2 made of low-resistance copper or copper alloy. . The content of silicon in the gate electrode 2 made of copper or a copper alloy is preferably in a range of 0.02 atomic% or more and 0.2 atomic% or less.
This is preferable in that it can improve the adhesiveness to No. 3, and can also improve the resistance to a resist stripping solution, and does not significantly deteriorate the conductivity.

【００２６】ゲート絶縁層（窒化ケイ素膜）３のＣＶ
Ｄ成膜工程 成膜室１０をＳｉＨ₄＋ＮＨ₃＋Ｎ₂混合ガス雰囲気と
し、第１の電極２０にダミーターゲット３７を装着し、
第１の交流電源２５から第１の電極２０に周波数２００
ＭＨｚの高周波を供給し、負荷電位をフローティングし
てプラズマを発生させて窒化ケイ素膜を基体２３上に堆
積させるＣＶＤ成膜を行なう。このＣＶＤ成膜の場合
は、第１の電極２０に装着されたダミーターゲット３７
をスパッタしないように供給する周波数を大きく設定
し、第１の電極２０にかかるイオンエネルギーを小さく
するとともに、第２の電極２２に高周波電力を供給し、
基体２３にかかるイオンエネルギーを制御する。CV of gate insulating layer (silicon nitride film) 3
D film forming process The film forming chamber 10 is set to a mixed gas atmosphere of SiH ₄ + NH ₃ + N ₂ , and a dummy target 37 is mounted on the first electrode 20.
A frequency of 200 from the first AC power supply 25 to the first electrode 20.
A high frequency of MHz is supplied, a load potential is floated, plasma is generated, and a CVD film deposition for depositing a silicon nitride film on the substrate 23 is performed. In the case of this CVD film formation, the dummy target 37 attached to the first electrode 20 is used.
Is set high so as not to sputter, ion energy applied to the first electrode 20 is reduced, and high-frequency power is supplied to the second electrode 22;
The ion energy applied to the substrate 23 is controlled.

【００２７】基体クリーニング工程 成膜室１０をＡｒ＋Ｈ₂混合ガス雰囲気とし、ダミータ
ーゲット３７はそのままとして、第１の交流電源２５か
ら第１の電極２０に周波数２００ＭＨｚ程度の高周波を
供給し、負荷電位をフローティングすることにより、ゲ
ート絶縁層３が形成された第１の基体２３のプラズマク
リーニングを行なう。このプラズマクリーニングの場合
は、電極２０に装着されたダミーターゲット３７をスパ
ッタしないように供給する周波数を大きく設定し、第１
の電極２０にかかるイオンエネルギーを小さくする。Substrate Cleaning Step A high frequency of about 200 MHz is supplied to the first electrode 20 from the first AC power supply 25 while the dummy target 37 is kept in the film forming chamber 10 in an Ar + H ₂ mixed gas atmosphere. By floating, the first substrate 23 on which the gate insulating layer 3 is formed is subjected to plasma cleaning. In the case of this plasma cleaning, the frequency to be supplied is set large so as not to sputter the dummy target 37 attached to the electrode 20, and the first
The ion energy applied to the electrode 20 is reduced.

【００２８】半導体層（ａ−Ｓｉ層）４のＣＶＤ成膜
工程 成膜室１０をＳｉＨ₄＋Ｈ₂混合ガス雰囲気とし、第１の
電極２０にダミーターゲット３７を装着したままで第１
の交流電源２５から第１の電極２０に周波数２００ＭＨ
ｚ程度の高周波を供給し、更に、第２の交流電源３０か
ら第２の電極２２に高周波電力を供給し、ガラス基体２
３にかかるイオンエネルギーを制御してａ−Ｓｉ層の成
膜を行なう。CVD film forming step of the semiconductor layer (a-Si layer) 4 The film forming chamber 10 is set to a mixed gas atmosphere of SiH ₄ + H ₂ , and the first electrode 20 is mounted with the dummy target 37 attached thereto.
From the AC power supply 25 to the first electrode 20 at a frequency of 200 MHz.
z, and a high frequency power from the second AC power supply 30 to the second electrode 22 to supply the high frequency power to the glass substrate 2.
The a-Si layer is formed by controlling the ion energy according to Step 3.

【００２９】ｎ型ａ−Ｓｉ層５のスパッタ成膜工程 成膜室１０をＡｒガス雰囲気とし、第１の電極２０にｎ
型ａ−Ｓｉ生成用のＰドープＳｉからなるターゲット２
１を装着し、第１の交流電源２５から第１の電極２０に
周波数１３.６ＭＨｚ程度の高周波を供給し、更に直流
電源２８から負荷す る負荷電位を−２００Ｖにしてス
パッタリングを行ない、ｎ型ａ−Ｓｉ膜の成膜を行な
う。この工程では、ターゲット３６にかかるイオンエネ
ルギーを大きくする必要がある。このため、供給する高
周波の周波数を１３.５６ＭＨｚ程度とす る。The n-type a-Si layer 5 is formed by a sputtering process.
Target 2 made of P-doped Si for forming type a-Si
1 is supplied, a high frequency having a frequency of about 13.6 MHz is supplied from the first AC power supply 25 to the first electrode 20, and the load potential applied from the DC power supply 28 is set to −200 V to perform sputtering. An a-Si film is formed. In this step, it is necessary to increase the ion energy applied to the target 36. For this reason, the frequency of the supplied high frequency is set to about 13.56 MHz.

【００３０】ソース電極６及びドレイン電極７（アル
ミニウム若しくはアルミニウム合金又は銅若しくは銅合
金膜）のスパッタ成膜工程 成膜室１０をＡｒガス雰囲気とし、第１の電極２０にア
ルミニウム若しくはアルミニウム合金又は銅若しくは銅
合金からなるターゲット２１を装着し、直流電源２８か
第１の交流電源２５の少なくともどちらか一方を作動さ
せて第１の電力をターゲット２１に印加するとともに第
２の交流電源３０を作動させて第２の交流電力をガラス
基体２３に印加するスパッタ法により、アルミニウム若
しくはアルミニウム合金又は銅若しくは銅合金膜のスパ
ッタ成膜を行なう。この工程では、第一のターゲット２
１に印加する電力を１０ｋＷ／ｍ²〜３０ｋＷ／ｍ²程度
とする。また、ガラス基体２３に印加する電力は、上述
のゲート電極２を成膜する場合とほぼ同様の理由から
０．５ｋＷ／ｍ²ないし１０ｋＷ／ｍ²とすることが好ま
しい。Sputtering process for forming the source electrode 6 and the drain electrode 7 (aluminum or aluminum alloy or copper or copper alloy film) The film forming chamber 10 is set in an Ar gas atmosphere, and the aluminum or aluminum alloy or copper or A target 21 made of a copper alloy is mounted, and at least one of the DC power supply 28 and the first AC power supply 25 is operated to apply the first power to the target 21 and operate the second AC power supply 30. An aluminum, aluminum alloy, copper, or copper alloy film is formed by sputtering using a sputtering method in which a second AC power is applied to the glass substrate 23. In this step, the first target 2
The power applied to 1 and 10kW / m ² ~30kW / m ² approximately. The power to be applied to the glass substrate 23, to no 0.5 kW / m ² from substantially the same reason as the case of forming the gate electrode 2 of the above is preferably set to 10 kW / m ^2.

【００３１】このようにして得られたソース電極６およ
びドレイン電極７が、従来の通常のスパッタ法により得
られたものと異なるところは、アルミニウム若しくはア
ルミニウム合金又は銅若しくは銅合金膜中にケイ素が
０．０１原子％以上１原子％以下含有されている点であ
る。ソース電極６およびドレイン電極７がアルミニウム
若しくはアルミニウム合金からなる場合の電極中のケイ
素の含有率が０．０１原子％未満であると、ヒロックの
発生防止効果が小さくなってしまい、後工程においてこ
れらの上に形成されるパッシベーション膜に破れが生じ
てしまう。ソース電極６並びにドレイン電極７中のケイ
素の含有率がそれぞれ１原子％を超えると、ヒロックの
発生防止効果の増大は期待できず、また、抵抗が大きく
なり、導電性が低下してまう。アルミニウム若しくはア
ルミニウム合金からなるソース電極６並びにドレイン電
極７中のケイ素の含有率は、ヒロックの発生数および大
きさをより小さくでき、しかも、導電性がさほど劣化し
ない点で、それぞれ０．０２原子％以上０．２原子％以
下の範囲とすることが好ましい。The source electrode 6 and the drain electrode 7 thus obtained are different from those obtained by the conventional ordinary sputtering method in that aluminum or aluminum alloy or copper or copper alloy film contains no silicon. The point is that it is contained at least 0.01 atomic% and at most 1 atomic%. If the content of silicon in the electrodes when the source electrode 6 and the drain electrode 7 are made of aluminum or an aluminum alloy is less than 0.01 atomic%, the effect of preventing the generation of hillocks will be reduced, and these will be reduced in a later step. The passivation film formed thereon is broken. If the content of silicon in each of the source electrode 6 and the drain electrode 7 exceeds 1 atomic%, the effect of preventing the generation of hillocks cannot be expected, and the resistance increases and the conductivity decreases. The content of silicon in the source electrode 6 and the drain electrode 7 made of aluminum or an aluminum alloy is 0.02 atomic%, respectively, because the number and size of hillocks can be reduced and the conductivity is not significantly deteriorated. It is preferable that the content be in the range of at least 0.2 atomic%.

【００３２】ソース電極６及びドレイン電極７が銅若し
くは銅合金からなる場合の電極中のケイ素の含有率が
０．０１原子％未満であると、ソース電極６やドレイン
電極７のレジスト剥離液耐性が低下したり、絶縁耐圧不
良が生じてしまい、また、下地膜との密着性が低下して
しまう。一方、ケイ素の含有率が１原子％を超えると、
ソース電極６やドレイン電極７のレジスト剥離液耐性が
低下し、絶縁耐圧不良が生じてしまい、また、得られる
ソース電極６やドレイン電極７中のＳｉの含有率が多く
なり、これに伴って電気抵抗が大きくなり、低抵抗の銅
又は銅合金からなるソース電極６及びドレイン電極７を
用いることによる動作速度の向上は期待できない。銅若
しくは銅合金からなるソース電極６及びドレイン電極７
中のケイ素の含有率は、それぞれ０．０２原子％以上
０．２原子％以下の範囲とされることが下地膜との密着
性を向上でき、しかも、レジスト剥離液耐性を向上で
き、さらには導電性がさほど劣化しない点で好ましい。When the source electrode 6 and the drain electrode 7 are made of copper or a copper alloy and the content of silicon in the electrodes is less than 0.01 atomic%, the resist stripper resistance of the source electrode 6 and the drain electrode 7 becomes poor. In other words, the dielectric strength may be reduced, or a withstand voltage failure may occur, and the adhesion to the underlying film may be reduced. On the other hand, when the silicon content exceeds 1 atomic%,
The resist stripping solution resistance of the source electrode 6 and the drain electrode 7 is reduced, and a withstand voltage failure occurs. In addition, the content of Si in the obtained source electrode 6 and the drain electrode 7 increases, and the Since the resistance is increased, the operation speed cannot be expected to be improved by using the source electrode 6 and the drain electrode 7 made of low-resistance copper or copper alloy. Source electrode 6 and drain electrode 7 made of copper or copper alloy
The content of silicon in each of them is in the range of 0.02 atomic% or more and 0.2 atomic% or less, whereby the adhesion to the underlayer can be improved, and the resist stripping solution resistance can be improved. This is preferable in that the conductivity is not significantly deteriorated.

【００３３】なお、上述のスパッタ成膜時には、ターゲ
ット２１のスパッタリング効率を上げる目的で直流電源
２８から−１００Ｖ以下の電位をかけることが好まし
い。これに対して上記のＣＶＤ成膜においては、ダミー
ターゲット３７をスパッタする必要はないので、−１０
０Ｖ以下の電位を負荷する必要はない。During the above-described sputtering film formation, it is preferable to apply a potential of -100 V or less from the DC power supply 28 in order to increase the sputtering efficiency of the target 21. On the other hand, in the above-described CVD film formation, it is not necessary to sputter the dummy target 37, so
It is not necessary to apply a potential of 0 V or less.

【００３４】ついで、形成したソース電極６およびドレ
イン電極７をマスクして、ｎ型ａ−Ｓｉ層５の一部を除
去してｎ型ａ−Ｓｉ層５を分割した後、ＣＶＤ法などに
より窒化ケイ素からなるパッシベーション膜（図示略）
を形成することにより、図１と同様のＴＦＴ基板が得ら
れる。Next, by using the formed source electrode 6 and drain electrode 7 as a mask, a part of the n-type a-Si layer 5 is removed and the n-type a-Si layer 5 is divided, and then nitrided by a CVD method or the like. Passivation film made of silicon (not shown)
Is formed, a TFT substrate similar to that of FIG. 1 is obtained.

【００３５】実施形態のＴＦＴ基板において、導電層で
あるゲート電極２とソース電極６とドレイン電極７のそ
れぞれをなすアルミニウム若しくはアルミニウム合金膜
中にケイ素が０．０１原子％以上１原子％以下含有され
た場合にあっては、導電層の導電性を良好にしたままで
ゲート電極２とソース電極６とドレイン電極７にヒロッ
クが発生するのを低減でき、これら電極上に形成された
ゲート絶縁層３やパッシベーション膜などの絶縁層にヒ
ロックに起因する破れが生じることを防止できるので、
絶縁不良の発生がない、特性の良好なものである。ま
た、導電層であるゲート電極２とソース電極６とドレイ
ン電極７のそれぞれをなす銅若しくは銅合金膜中にケイ
素が０．０１原子％以上１原子％以下含有された場合に
あっては、導電層と下地膜との密着性を向上でき、しか
もレジスト剥離液耐性を向上でき、また、導電層をアル
ミニウムまたはアルミニウム合金から構成した場合より
も動作速度を向上でき、従って断線不良や絶縁耐圧不良
の発生がない、特性の優れた半導体装置を提供できる。In the TFT substrate of the embodiment, aluminum is contained in the aluminum or aluminum alloy film forming the gate electrode 2, the source electrode 6, and the drain electrode 7, which are conductive layers, in a content of 0.01 to 1 atomic%. In this case, it is possible to reduce the occurrence of hillocks in the gate electrode 2, the source electrode 6, and the drain electrode 7 while keeping the conductivity of the conductive layer good, and the gate insulating layer 3 formed on these electrodes can be reduced. Can be prevented from being caused by hillocks in insulating layers such as
It has good characteristics without occurrence of insulation failure. Further, when silicon is contained in the copper or copper alloy film forming the gate electrode 2, the source electrode 6, and the drain electrode 7, which is a conductive layer, in an amount of 0.01 atomic% or more and 1 atomic% or less, the conductive layer becomes conductive. The adhesion between the layer and the underlayer can be improved, the resist stripping solution resistance can be improved, and the operation speed can be improved as compared with the case where the conductive layer is made of aluminum or an aluminum alloy. A semiconductor device with no occurrence and excellent characteristics can be provided.

【００３６】上記実施形態においては、本発明の半導体
装置およびその製造方法をＴＦＴ基板およびその製造方
法に適用した場合について説明したが、アルミニウム若
しくはアルミニウム合金又は銅若しくは銅合金からなる
導電層を有する半導体集積装置やその製造方法に適用す
ることができる。例えば、図２に示すようなＭＯＳトラ
ンジスタにおいては、ソース電極４７、ドレイン電極４
８をなすアルミニウム若しくはアルミニウム合金又は銅
若しくは銅合金膜中にそれぞれケイ素を０．０１原子％
以上１原子％以下の含有率で含有されるようにしてもよ
い。これらのソース電極４７、ドレイン電極４８などの
導電層は、ガラス基板に代えてシリコン基板を用いる以
外は上述のスパッタ成膜法と同様にして形成することが
できる。このようなＭＯＳトランジスタを備えた半導体
集積装置において、導電層であるソース電極４７、ドレ
イン電極４８をなすアルミニウムまたはアルミニウム合
金膜中にそれぞれケイ素が０．０１原子％以上１原子％
以下含有された場合にあっては、導電層の導電性を良好
にしたままでソース電極４７、ドレイン電極４８にヒロ
ックが発生するのを低減でき、これら電極上に形成され
たゲート絶縁層４３やパッシベーション膜などの絶縁層
にヒロックに起因する破れが生じることを防止できるの
で、絶縁不良の発生がない、特性の良好なものである。In the above embodiment, the case where the semiconductor device of the present invention and the method of manufacturing the same are applied to a TFT substrate and a method of manufacturing the same has been described. However, a semiconductor device having a conductive layer made of aluminum or an aluminum alloy or copper or a copper alloy is described. The present invention can be applied to an integrated device and a manufacturing method thereof. For example, in a MOS transistor as shown in FIG.
0.01 atomic% of silicon in the aluminum or aluminum alloy or copper or copper alloy film, respectively.
It may be contained at a content of 1 atomic% or less. The conductive layers such as the source electrode 47 and the drain electrode 48 can be formed in the same manner as the above-described sputtering method except that a silicon substrate is used instead of a glass substrate. In a semiconductor integrated device provided with such a MOS transistor, silicon is contained in the aluminum or aluminum alloy film forming the source electrode 47 and the drain electrode 48 as the conductive layers in an amount of 0.01 atomic% to 1 atomic%, respectively.
In the case where it is contained below, generation of hillocks in the source electrode 47 and the drain electrode 48 can be reduced while keeping the conductivity of the conductive layer good, and the gate insulating layer 43 formed on these electrodes can be reduced. Since breakage due to hillocks can be prevented from occurring in an insulating layer such as a passivation film, insulation failure does not occur and characteristics are good.

【００３７】また、上記のＭＯＳトランジスタを備えた
半導体集積装置において、導電層であるソース電極４
７、ドレイン電極４８をなす銅または銅合金膜中にそれ
ぞれケイ素が０．０１原子％以上１原子％以下含有され
た場合にあっては、ソース電極４７やドレイン電極４８
と、下地膜との密着性を向上でき、しかもレジスト剥離
液耐性を向上でき、また、導電層をアルミニウムまたは
アルミニウム合金から構成した場合よりも動作速度を向
上でき、従って断線不良や絶縁耐圧不良の発生がない、
特性の良好な半導体装置を提供できる。In the semiconductor integrated device having the MOS transistor, the source electrode 4 serving as a conductive layer
7. In the case where the copper or copper alloy film forming the drain electrode 48 contains 0.01 atomic% or more and 1 atomic% or less of silicon, respectively, the source electrode 47 or the drain electrode 48
In addition, it is possible to improve the adhesion to the underlying film, improve the resist stripper resistance, and improve the operation speed as compared with the case where the conductive layer is made of aluminum or an aluminum alloy. No outbreak,
A semiconductor device having good characteristics can be provided.

【００３８】[0038]

【実施例】（実施例１）図３ないし図５に示した薄膜の
製造装置を用い、純度が９９．９９９９％のアルミニウ
ムからなるターゲット２１に直流電力か第１の交流電力
の少なくともどちらか一方を印加するとともに、該ター
ゲット２１に対し対向配置されたガラス基体２３に第２
の交流電力を印加するスパッタ成膜法によりガラス基体
２３上に１０００オングストロームのアルミニウム膜を
成膜することにより、導電層を形成した。ここでの成膜
条件は、直径３１４ｍｍの円形のターゲット２１に印加
する電力を２０ｋＷ／ｍ²、１辺が６インチの正方形状
のガラス基体２３に印加する電力を１．２５ｋＷ／ｍ²
に設定した。ここでターゲット２１、ガラス基体２３に
印加する電力は、電力密度で規定したものであり、それ
ぞれ、第１の電極２０の面積０．１ｍ²、第２の電極２
２の面積０．０４ｍ²でそれぞれの印加電力（Ｗ）を割
ったものである。(Embodiment 1) At least one of DC power and first AC power is applied to a target 21 made of aluminum having a purity of 99.9999% by using the thin film manufacturing apparatus shown in FIGS. Is applied to the glass substrate 23 disposed opposite to the target 21.
The conductive layer was formed by forming a 1000 Å aluminum film on the glass substrate 23 by a sputtering film forming method of applying an AC power. The film formation conditions here are as follows: the power applied to the circular target 21 having a diameter of 314 mm is 20 kW / m ² , and the power applied to the square glass substrate 23 having a side of 6 inches is 1.25 kW / m ^2.
Set to. Here, the power applied to the target 21 and the glass substrate 23 is specified by the power density, and the area of the first electrode 20 is 0.1 m ² ,
2 is obtained by dividing each applied power (W) by the area of 0.04 m ² .

【００３９】（比較例１）図３ないし図５に示した薄膜
の製造装置を用い、純度が９９．９９９９％のアルミニ
ウムからなるターゲット２１に直流電力を印加する通常
のＤＣスパッタ成膜法により、１辺６インチのガラス基
体２３上にアルミニウム膜を成膜することにより、導電
層を形成した。ここでの成膜条件は、ターゲット２１に
印加する電力を２０ｋＷ／ｍ²に設定した。COMPARATIVE EXAMPLE 1 Using the thin-film manufacturing apparatus shown in FIGS. 3 to 5, a direct current power is applied to a target 21 made of aluminum having a purity of 99.9999% by a normal DC sputtering film forming method. A conductive layer was formed by forming an aluminum film on a glass substrate 23 having a side length of 6 inches. Here, the film forming conditions were such that the power applied to the target 21 was set to 20 kW / m ² .

【００４０】図６に、実施例１で得られたアルミニウム
膜中の成分についてＳＩＭＳ分析法（二次イオン質量分
析法）により調べた結果を示す。また、図７に比較例１
で得られたアルミニウム膜中の成分についてＳＩＭＳ分
析法により調べた結果を示す。なお、図６、図７中、２
８Ｓｉ＋、３０Ｓｉ＋、４０Ａｒ＋Ｃａ、５６Ｆｅ＋Ｓ
ｉ₂、５４Ａｌ2＋、４２Ｃａ＋ＳｉＳｉ₂、５８Ｎｉ＋
Ｓｉ₂、６２Ｎｉ＋ＳｉＯ₂ 、３６Ａｒ＋は、検出され
る二次イオンとその質量数を表す。なお、ＳＩＭＳ分析
による２８Ｓｉ＋（質量数２８のＳｉ⁺）の強度（濃
度）が１×１０²以下の範囲は、２８Ｓｉ＋が含有され
ていないものとみなされる（グラウンドレベル）。図６
〜図７に示した結果から明らかなように比較例１で得ら
れたアルミニウム膜中の２８Ｓｉ＋の濃度はノイズレベ
ルの１×１０²程度であり、アルミニウム膜 中にＳｉが
殆ど含有されていないことがわかる。これに対して実施
例１で得られたアルミニウム膜中の２８Ｓｉ＋の濃度は
５×１０²程度であり、アルミニウム膜 中に明らかにＳ
ｉが含有されていることがわかる。FIG. 6 shows the results obtained by examining the components in the aluminum film obtained in Example 1 by SIMS analysis (secondary ion mass spectrometry). FIG. 7 shows Comparative Example 1
5 shows the results of a SIMS analysis of the components in the aluminum film obtained in the above. 6 and 7, 2
8Si +, 30Si +, 40Ar + Ca, 56Fe + S
_{i 2, 54Al2 +, 42Ca +} SiSi 2, 58Ni +
Si ₂ , 62Ni + SiO ₂ , 36Ar + represent secondary ions to be detected and their mass numbers. In the range where the intensity (concentration) of 28Si + (Si ⁺ having a mass number of 28) by SIMS analysis is 1 × 10 ² or less, it is considered that 28Si + is not contained (ground level). FIG.
7 that the concentration of 28Si + in the aluminum film obtained in Comparative Example 1 is about 1 × 10 ² of the noise level, and that the aluminum film contains almost no Si. I understand. On the other hand, the concentration of 28Si + in the aluminum film obtained in Example 1 was about 5 × 10 ² ,
It can be seen that i is contained.

【００４１】基体にかける電力を変更する以外は実施例
１と同様にしてガラス基体２３上にアルミニウム膜を成
膜したときの、アルミニウム膜中のＳｉの含有率と、ヒ
ロックの発生数と、抵抗値と、アルミニウムの結晶の粒
度のガラス基体にかける電力依存性を調べた結果を図８
に示す。図８に示した結果から明らかなようにガラス基
体にかける電力を大きくするにつれてアルミニウムの結
晶の粒度が小さくなっており、また、アルミニウム膜の
抵抗値も大きくなっており、アルミニウム膜中のＳｉの
含有率も多くなっていることがわかる。また、ガラス基
体にかける電力が３０Ｗ（０．７５ｋＷ／ｍ²）〜２０
０Ｗ（５．０ｋＷ／ｍ²）の範囲では、Ｓｉの含有率が
０．０２ａｔ％〜０．２ａｔ％となって おり、また、
このときのヒロックの発生数は２×１０⁵個／ｃｍ²以下
と少なくなっており、抵抗値も導電性に殆ど影響のない
３．６Ω・ｃｍ以下であることがわかる。When an aluminum film was formed on the glass substrate 23 in the same manner as in Example 1 except that the electric power applied to the substrate was changed, the content of Si in the aluminum film, the number of hillocks generated, and the resistance FIG. 8 shows the results of the investigation on the power and the power applied to the glass substrate of the particle size of aluminum and the grain size of aluminum.
Shown in As is clear from the results shown in FIG. 8, as the power applied to the glass substrate increases, the grain size of the aluminum crystal decreases, and the resistance value of the aluminum film also increases. It can be seen that the content is also increased. Further, the electric power applied to the glass substrate is 30 W (0.75 kW / m ² ) to 20 W
In the range of 0 W (5.0 kW / m ² ), the content of Si is 0.02 at% to 0.2 at%.
The number of hillocks generated at this time is as small as 2 × 10 ⁵ / cm ² or less, and it can be seen that the resistance value is 3.6 Ω · cm or less, which hardly affects the conductivity.

【００４２】（実施例２）ターゲット２１として銅から
なるものを用いた以外は、実施例１と同様にしてガラス
基体２３上にＣｕ膜を成膜することにより導電層を形成
し、試料とした。ここでの成膜条件は、直径３１４ｍｍ
の円形のターゲット２１に印加する電力を２０ｋＷ／ｍ
²、１辺６インチの正方形状のガラス基体２３に印加す
る電力を５．０ｋＷ／ｍ²に設定した。ついで、導電層
の表面にフォトレジストを塗布した後、有機アミン系レ
ジスト剥離液（東京応化工業株式会社製の剥離液＃１０
６に５分間浸漬し、これらを剥離液から取り出し、リン
ス洗浄、乾燥させた。レジスト剥離液浸漬前と浸漬後の
実施例２の導電層の状態を原子力間顕微鏡（ＡＦＭ）に
より観察した。その結果を図９から図１０に示す。図９
は、レジスト剥離液浸漬前の実施例２の導電層表面の金
属組織を示す写真であり、図１０はレジスト剥離液浸漬
後の実施例２の導電層表面の金属組織を示す写真であ
る。(Example 2) A conductive layer was formed by forming a Cu film on a glass substrate 23 in the same manner as in Example 1 except that a target made of copper was used as the target 21 to obtain a sample. . The film formation conditions here are 314 mm in diameter.
Power to be applied to the circular target 21 of 20 kW / m
^{2. The} electric power applied to the square glass substrate 23 having a side of 6 inches was set to 5.0 kW / m ² . Then, after a photoresist is applied to the surface of the conductive layer, an organic amine-based resist stripping solution (stripping solution # 10 manufactured by Tokyo Ohka Kogyo Co., Ltd.)
6 for 5 minutes, these were taken out of the stripping solution, rinsed and dried. The state of the conductive layer of Example 2 before and after immersion in the resist stripper was observed by an atomic force microscope (AFM). The results are shown in FIGS. FIG.
Is a photograph showing the metallographic structure of the conductive layer surface of Example 2 before immersion in the resist stripper, and FIG. 10 is a photograph showing the metallographic structure of the conductive layer surface of Example 2 after immersion in the resist stripper.

【００４３】（比較例２）ターゲット２１としてＣｕか
らなるものを用いた以外は、比較例１と同様にしてガラ
ス基体２３上にＣｕ膜を成膜することにより、導電層を
形成した。ここでの成膜条件は、ターゲット２１に印加
する電力を２０ｋＷ／ｍ²に設定した。ついで、導電層
の表面にフォトレジストを塗布した後、有機アミン系レ
ジスト剥離液（東京応化工業株式会社製の剥離液＃１０
６に５分間浸漬し、これらを剥離液から取り出し、リン
ス洗浄、乾燥させた。Comparative Example 2 A conductive layer was formed by forming a Cu film on a glass substrate 23 in the same manner as in Comparative Example 1 except that a target made of Cu was used. Here, the film forming conditions were such that the power applied to the target 21 was set to 20 kW / m ² . Then, after a photoresist is applied to the surface of the conductive layer, an organic amine-based resist stripping solution (stripping solution # 10 manufactured by Tokyo Ohka Kogyo Co., Ltd.)
6 for 5 minutes, these were taken out of the stripping solution, rinsed and dried.

【００４４】レジスト剥離液浸漬前後の比較例２の導電
層表面の状態を原子力間顕微鏡（ＡＦＭ）により観察し
た。その結果を図１１から図１２に示す。図１１は、レ
ジスト剥離液浸漬前の比較例２の導電層表面の金属組織
を示す写真であり、図１２はレジスト剥離液浸漬後の比
較例２の導電層表面の金属組織を示す写真である。図９
乃至図１２に示した結果から明らかなように比較例２の
ものは、レジスト剥離液浸漬前後の導電層表面の状態が
大きく変化しており、レジスト剥離液により大きなダメ
ージを受けていることがわかる。これに対して実施例２
のものは、レジスト剥離液浸漬前後の導電層表面の状態
があまり変化しておらず、比較例２のものに比べてレジ
スト剥離液耐性が優れていることがわかる。The state of the surface of the conductive layer of Comparative Example 2 before and after immersion in the resist stripper was observed with an atomic force microscope (AFM). The results are shown in FIGS. FIG. 11 is a photograph showing the metallographic structure of the conductive layer surface of Comparative Example 2 before immersion in the resist stripper, and FIG. 12 is a photograph showing the metallographic structure of the conductive layer surface of Comparative Example 2 after the resist stripper immersion. . FIG.
As is clear from the results shown in FIG. 12 to FIG. 12, the state of the conductive layer surface before and after immersion in the resist stripping solution significantly changed in Comparative Example 2, and it was found that the conductive layer surface was greatly damaged by the resist stripping solution. . In contrast, Example 2
In Comparative Example 2, the state of the surface of the conductive layer before and after immersion in the resist stripping solution did not change much, indicating that the resist stripping solution resistance was superior to that of Comparative Example 2.

【００４５】（実験例）ターゲット２１として銅からな
るものを用いた以外は、実施例１と同様にしてガラス基
体２３上にＣｕ膜を成膜することにより導電層を形成
し、試料とした。ここでの成膜条件は、厚さ１０００オ
ングストローム、直径３１４ｍｍの円形のターゲット２
１に印加する電力を２０ｋＷ／ｍ²と一定とし、また、
１辺６インチの正方形状のガラス基体２３に印加する電
力は０〜１５ｋＷ／ｍ²の範囲で変更した。図１３に、
ガラス基体に印加する電力と、試料のＣｕ膜中のＳｉ濃
度との関係をＳＩＭＳ分析法（二次イオン質量分析法）
により調べた結果を示す。図１３に示した結果から明ら
かなようにガラス基体２３に印加する電力を０ｋＷ／ｍ
²とした場合は、Ｃｕ膜（比較例３）中のＳｉ濃度はノ
イズレベルの１０¹⁸ｃｍ^-3程度であり、Ｃｕ膜中にＳｉ
が殆ど含有されていないことがわかる。これに対してガ
ラス基体２３に印加する電力を１．２５〜５．０ｋＷ／
ｍ²とした場合は、Ｃｕ膜（実施例３〜４）中のＳｉ濃
度は約４×１０¹⁸ｃｍ^-3以上であり、Ｃｕ膜中に明らか
にＳｉが含有されており、また、印加電力を大きくする
ことにより、Ｃｕ膜中のＳｉ濃度が大きいことが分か
る。(Experimental Example) A conductive layer was formed by forming a Cu film on a glass substrate 23 in the same manner as in Example 1 except that a target made of copper was used as the target 21 to obtain a sample. The film forming conditions here are such that a circular target 2 having a thickness of 1000 Å and a diameter of 314 mm is used.
The power applied to 1 is constant at 20 kW / m ^2, and
The electric power applied to the square glass substrate 23 having a side of 6 inches was changed in the range of 0 to 15 kW / m ² . In FIG.
SIMS analysis (secondary ion mass spectrometry) of the relationship between the power applied to the glass substrate and the Si concentration in the Cu film of the sample
Shows the results of the examination. As is clear from the results shown in FIG. 13, the power applied to the glass substrate 23 was 0 kW / m
^In the case of ² , the Si concentration in the Cu film (Comparative Example 3) is about the noise level of about 10 ¹⁸ cm ⁻³ , and the Si concentration in the Cu film is
Is hardly contained. On the other hand, the electric power applied to the glass substrate 23 is 1.25 to 5.0 kW /
In the case of m ² , the Si concentration in the Cu film (Examples 3 and 4) is about 4 × 10 ¹⁸ cm ⁻³ or more, and the Cu film clearly contains Si. It can be understood that the Si concentration in the Cu film is high by increasing.

【００４６】また、得られた試料のレジスト剥離液に対
するレジスト剥離液耐性と、絶縁耐圧と、Ｃｕ膜の下地
との密着性について評価した。ここでのレジスト剥離液
耐性は、試料のＣｕ膜の表面にフォトレジストを塗布し
た後、有機アミン系レジスト剥離液（東京応化工業株式
会社製の剥離液＃１０６に５分間浸漬し、ついで、試料
を剥離液から取り出し、リンス洗浄、乾燥した後のＣｕ
膜表面を原子力間顕微鏡（ＡＦＭ）により観察した。そ
の結果を下記表１に示す。表１のレジスト剥離液耐性の
欄の◎は、剥離液によりダメージを受けなかったもの、
○は配線幅（５μｍ）の範囲内での小さなダメージを受
けたもの、×は配線幅（５μｍ）を超える大きいダメー
ジを受けたものを表す。また、絶縁耐圧については、上
述の方法と同様にして作製した１０００オングストロー
ムのＣｕ膜上に３０００オングストロームのＳｉＮ_xか
らなる絶縁層をＣＶＤ法により形成したものを試料（１
ｍｍ角）とし、該試料の絶縁層上に電極を配置し、該電
極と上記Ｃｕ膜間に電圧を印加し、絶縁破壊したときの
電圧を層間絶縁膜（ＳｉＮ_xからなる絶縁層）の耐圧値
した。その結果を下記表１に合わせて示す。表１の絶縁
耐圧の欄の○は、耐圧値が２００Ｖ以上であり、絶縁耐
圧が良好であるもの、×は耐圧値が１５０Ｖ未満であ
り、絶縁耐圧が不良であるものを表す。また、Ｃｕ膜の
下地との密着性は、Ｃｕ膜と下地のガラス基体との密着
性について調べた。その結果を表１に合わせて示す。表
１の下地との密着性の欄の○は、Ｃｕ膜とガラス基体と
の密着性が良好であり、実用上問題のなかったもの、×
はＣｕ膜とガラス基体との密着性が不良であり、実用上
問題のあったものを示す。なお、ガラス基体２３に印加
する電圧を０〜１５ｋＷ／ｍ²の範囲で変化させたとき
のＣｕ膜中のＳｉ含有量（原子％）と、Ｃｕ膜の比抵抗
を表１に合わせて示す。Further, the resistance of the obtained sample to the resist stripping solution with respect to the resist stripping solution, the withstand voltage, and the adhesion of the Cu film to the underlayer were evaluated. Here, the resist stripping solution resistance is such that after coating a photoresist on the surface of the Cu film of the sample, the sample is immersed in an organic amine-based resist stripping solution (stripping solution # 106 manufactured by Tokyo Ohka Kogyo Co., Ltd. for 5 minutes; From the stripper, rinsed, and dried
The membrane surface was observed with an atomic force microscope (AFM). The results are shown in Table 1 below. ◎ in the column of resist stripper resistance in Table 1 indicates that the resist was not damaged by the stripper,
The symbol “小 さ な” indicates that the damage was small within the wiring width (5 μm), and the symbol “X” indicates that the damage was larger than the wiring width (5 μm). As for the withstand voltage, the sample (1) was prepared by forming an insulating layer of 3000 Å of SiN _x on a 1000 Å Cu film formed in the same manner as described above by CVD.
mm square), an electrode is disposed on the insulating layer of the sample, a voltage is applied between the electrode and the Cu film, and the voltage at the time of dielectric breakdown is determined as the withstand voltage of the interlayer insulating film (insulating layer made of SiN _x ). Deserved. The results are shown in Table 1 below. In Table 1, "O" in the column of withstand voltage indicates that the withstand voltage is 200 V or more and the withstand voltage is good, and "x" indicates that the withstand voltage is less than 150 V and the withstand voltage is poor. Further, the adhesion between the Cu film and the underlying glass substrate was examined with respect to the adhesion between the Cu film and the underlying glass substrate. The results are shown in Table 1. In the column of Adhesion with Underlayer in Table 1, ○ indicates that the adhesion between the Cu film and the glass substrate was good and there was no problem in practical use.
Indicates that the adhesion between the Cu film and the glass substrate was poor and had a practical problem. Table 1 shows the Si content (atomic%) in the Cu film and the specific resistance of the Cu film when the voltage applied to the glass substrate 23 was changed in the range of 0 to 15 kW / m ² .

【００４７】[0047]

【表１】 [Table 1]

【００４８】表１に示した結果からガラス基体に印加す
る電圧が０．００ｋＷ／ｍ²とするとＣｕ膜中にＳｉが
殆ど含まれておらず、レジスト剥離耐性および絶縁耐圧
が不良であることがわかる。また、ガラス基体に印加す
る電圧が１５ｋＷ／ｍ²とするとＣｕ膜中のＳｉが３．
０原子％と多く含まれており、レジスト剥離耐性および
絶縁耐性が不良であることがわかる。これに対してガラ
ス基体に印加する電圧が０．０５から１０ｋＷ／ｍ²と
すると、Ｃｕ膜中にＳｉが０．０１から１原子％含有さ
れており、レジスト剥離液耐性および絶縁耐圧が良好で
あり、特にガラス基体に印加する電圧が０．７５から
５．００ｋＷ／ｍ²とすると、レジスト剥離液耐性が優
れていることがわかる。From the results shown in Table 1, when the voltage applied to the glass substrate is 0.00 kW / m ² , the Cu film contains almost no Si, indicating that the resist peeling resistance and the withstand voltage are poor. Recognize. Further, when the voltage applied to the glass substrate is 15 kW / m ² , Si in the Cu film becomes 3.
It is found that the content is as large as 0 atomic%, which indicates that the resist peeling resistance and the insulation resistance are poor. On the other hand, if the voltage applied to the glass substrate is 0.05 to 10 kW / m ² , the Cu film contains 0.01 to 1 atomic% of Si, and the resist stripping liquid resistance and the withstand voltage are good. In particular, when the voltage applied to the glass substrate is from 0.75 to 5.00 kW / m ² , it can be seen that the resist stripping liquid resistance is excellent.

【００４９】[0049]

【発明の効果】以上説明したように本発明の半導体装置
にあっては、導電層をなすアルミニウム若しくはアルミ
ニウム合金又はＣｕ若しくはＣｕ合金中にケイ素が０．
０１原子％以上１原子％以下含有されたことにより、絶
縁不良の発生がない、特性の良好な半導体装置を提供で
きるという利点がある。また、特に、導電層をなすアル
ミニウム若しくはアルミニウム合金中にケイ素が０．０
１原子％以上１原子％以下含有された場合にあっては、
導電層の導電性を良好にしたままで該導電層にヒロック
が発生するのを低減でき、上記導電層上に形成される絶
縁層にヒロックに起因する破れが生じることを防止でき
るので、絶縁不良の発生がない、特性の良好な半導体装
置を提供できるという利点がある。また、特に、導電層
をなす銅若しくは銅合金膜中にケイ素が０．０１原子％
以上１原子％以下含有された場合にあっては、導電層と
下地膜との密着性を向上でき、しかもレジスト剥離液耐
性を向上でき、また、導電層をアルミニウムまたはアル
ミニウム合金から構成した場合よりも動作速度を向上で
き、従って断線不良や絶縁耐圧不良の発生がない、特性
の優れた半導体装置を提供できる。As described above, in the semiconductor device of the present invention, silicon is contained in aluminum or an aluminum alloy or Cu or a Cu alloy forming a conductive layer.
By containing the element in an amount of from 01 atomic% to 1 atomic%, there is an advantage that a semiconductor device with good insulation characteristics and good characteristics can be provided. Also, in particular, silicon in the aluminum or aluminum alloy forming the conductive layer contains 0.0
When the content is 1 atomic% or more and 1 atomic% or less,
Hillocks can be reduced in the conductive layer while maintaining good conductivity of the conductive layer, and the insulating layer formed on the conductive layer can be prevented from being broken due to hillocks. There is an advantage that a semiconductor device having good characteristics without generation of a semiconductor can be provided. Further, in particular, the copper or copper alloy film forming the conductive layer contains 0.01 atomic% of silicon.
When the content is 1 atomic% or less, the adhesion between the conductive layer and the base film can be improved, the resistance to resist stripping solution can be improved, and the conductive layer can be made of aluminum or an aluminum alloy. The operation speed can be improved, and therefore, a semiconductor device having excellent characteristics without disconnection failure and dielectric breakdown voltage failure can be provided.

【００５０】本発明の半導体装置の製造方法にあって
は、アルミニウム若しくはアルミニウム合金又はＣｕ若
しくはＣｕ合金からなるターゲットに直流電力か第１の
交流電力の少なくともいずれか一方を印加するととも
に、ターゲットに対し対向配置されたケイ素を含有する
基体に第２の交流電力を印加して、上記ケイ素を含有す
る基体上にアルミニウム若しくはアルミニウム合金膜又
はＣｕ若しくはＣｕ合金膜を成膜すると、上記ケイ素を
含有する基体に印加された第２の交流電力により該基体
中のケイ素がスパッタされてアルミニウム若しくはアル
ミニウム合金又はＣｕ若しくはＣｕ合金膜中に入る。従
って、ケイ素を含有する基体上にアルミニウム若しくは
アルミニウム合金膜を成膜した場合には、該膜に入った
ケイ素によりアルミニウム若しくはアルミニウム合金の
結晶粒度が制御されて、ヒロックを制御できる。また、
ケイ素を含有する基体上にＣｕ若しくはＣｕ合金膜を成
膜した場合には、導電層と下地膜との密着性を向上で
き、しかもレジスト剥離液耐性を向上でき、また、導電
層をアルミニウムまたはアルミニウム合金から構成した
場合よりも動作速度を向上でき、従って断線不良や絶縁
耐圧不良の発生がない、特性の良好な半導体装置を製造
できる。In the method of manufacturing a semiconductor device according to the present invention, at least one of a DC power and a first AC power is applied to a target made of aluminum, an aluminum alloy, Cu, or a Cu alloy. When a second AC power is applied to the silicon-containing substrate disposed opposite to form an aluminum or aluminum alloy film or a Cu or Cu alloy film on the silicon-containing substrate, the silicon-containing substrate The silicon in the substrate is sputtered by the second AC power applied to the substrate and enters the aluminum or aluminum alloy or Cu or Cu alloy film. Therefore, when an aluminum or aluminum alloy film is formed on a silicon-containing substrate, the crystal size of the aluminum or aluminum alloy is controlled by the silicon contained in the film, whereby hillocks can be controlled. Also,
When a Cu or Cu alloy film is formed on a silicon-containing substrate, the adhesion between the conductive layer and the base film can be improved, the resist stripper resistance can be improved, and the conductive layer can be formed of aluminum or aluminum. The operation speed can be improved as compared with the case of being made of an alloy, so that a semiconductor device having good characteristics without disconnection failure and dielectric breakdown voltage failure can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の半導体装置が適用される薄膜トラン
ジスタ基板の要部を示す断面図である。FIG. 1 is a cross-sectional view showing a main part of a thin film transistor substrate to which a semiconductor device of the present invention is applied.

【図２】 本発明の半導体装置が適用される半導体集積
装置を構成するＭＯＳトランジスタの断面を含む要部を
示す斜視図である。FIG. 2 is a perspective view showing a main part including a cross section of a MOS transistor constituting a semiconductor integrated device to which the semiconductor device of the present invention is applied;

【図３】 本発明の半導体装置の製造方法に好適に用い
られる薄膜の製造装置の成膜室を示す構成図である。FIG. 3 is a configuration diagram showing a film forming chamber of a thin film manufacturing apparatus suitably used in the semiconductor device manufacturing method of the present invention.

【図４】 本発明の半導体装置の製造方法に好適に用い
られる薄膜の製造装置の全体構成を示す平面図である。FIG. 4 is a plan view showing the overall configuration of a thin film manufacturing apparatus suitably used in the semiconductor device manufacturing method of the present invention.

【図５】 図４に示す薄膜の製造装置の一部を拡大した
側面図である。FIG. 5 is an enlarged side view of a part of the thin film manufacturing apparatus shown in FIG.

【図６】 実施例１で得られたアルミニウム膜中の成分
についてＳＩＭＳ分析法により調べた結果を示すグラフ
である。FIG. 6 is a graph showing the results obtained by examining components in the aluminum film obtained in Example 1 by SIMS analysis.

【図７】 比較例１で得られたアルミニウム膜中の成分
についてＳＩＭＳ分析法により調べた結果を示すグラフ
である。FIG. 7 is a graph showing the results obtained by examining the components in the aluminum film obtained in Comparative Example 1 by SIMS analysis.

【図８】 アルミニウム膜中のＳｉの含有率と、ヒロッ
クの発生数と、抵抗値と、アルミニウムの結晶の粒度の
ガラス基体にかける電力依存性を示すグラフである。FIG. 8 is a graph showing the dependency of the Si content in the aluminum film, the number of hillocks generated, the resistance value, and the power applied to the glass substrate on the grain size of aluminum crystals.

【図９】 レジスト剥離液浸漬前の実施例２の導電層表
面の金属組織を示す写真である。FIG. 9 is a photograph showing the metallographic structure of the conductive layer surface of Example 2 before immersion in a resist stripper.

【図１０】 レジスト剥離液浸漬後の実施例２の導電層
表面の金属組織を示す写真である。FIG. 10 is a photograph showing the metal structure of the conductive layer surface of Example 2 after immersion in a resist stripper.

【図１１】 レジスト剥離液浸漬前の比較例２の導電層
表面の金属組織を示す写真である。FIG. 11 is a photograph showing a metal structure on the surface of a conductive layer of Comparative Example 2 before immersion in a resist stripper.

【図１２】 レジスト剥離液浸漬後の比較例２の導電層
表面の金属組織を示す写真である。FIG. 12 is a photograph showing a metal structure of a conductive layer surface of Comparative Example 2 after immersion in a resist stripper.

【図１３】 ガラス基体に印加する電力と、試料のＣｕ
膜中のＳｉ濃度との関係をＳＩＭＳ分析法（二次イオン
質量分析法）により調べた結果を示すグラフである。FIG. 13 shows electric power applied to a glass substrate and Cu of a sample.
6 is a graph showing the result of examining the relationship with the Si concentration in a film by SIMS analysis (secondary ion mass spectrometry).

【符号の説明】[Explanation of symbols]

１・・・ガラス基体（ケイ素を含有する基体）、２・・・ゲー
ト電極（導電層）、６・・・ソース電極（導電層）、７・・・
ドレイン電極（導電層）、２０・・・第１の電極、２１・・・
ターゲット、２２・・・第２の電極、２３・・・ケイ素を含有
する基体、２５・・・第１の交流電源、３０・・・第２の交流
電源、４１・・・シリコン基体（ケイ素を含有 する基
体）、４２・・・ゲート電極（導電層）、４７・・・ソース電
極（導電層）、４８・・・ドレイン電極（導電層）。DESCRIPTION OF SYMBOLS 1 ... Glass base | substrate (substrate containing silicon), 2 ... Gate electrode (conductive layer), 6 ... Source electrode (conductive layer), 7 ...
Drain electrode (conductive layer), 20... First electrode, 21.
Target, 22 ... second electrode, 23 ... substrate containing silicon, 25 ... first AC power supply, 30 ... second AC power supply, 41 ... silicon base (silicon Containing base), 42 gate electrode (conductive layer), 47 source electrode (conductive layer), 48 drain electrode (conductive layer).

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｎ 29/78 ６１６Ｖ (72)発明者 山本 健二 宮城県仙台市泉区明通三丁目31番地 株式 会社フロンテック内──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁶ Identification code FI H01L 21/3205 H01L 21/88 N 29/78 616V (72) Inventor Kenji Yamamoto 3-31 Amedori, Izumi-ku, Sendai City, Miyagi Prefecture. Inside Frontech Co., Ltd.

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 ケイ素を含有する基体上に、アルミニウ
ムまたはアルミニウム合金中にケイ素を０．０１原子％
以上１原子％以下の含有率で含有してなる導電層を有す
ることを特徴とする半導体装置。1. A method according to claim 1, wherein a silicon-containing substrate contains 0.01 atomic% of silicon in aluminum or aluminum alloy.
A semiconductor device having a conductive layer containing at least 1 atomic% of content. 【請求項２】 前記導電層中のケイ素の含有率が０．０
２原子％以上０．２原子％以下の範囲であることを特徴
とする請求項１に記載の半導体装置。2. The method according to claim 1, wherein the content of silicon in the conductive layer is 0.0
2. The semiconductor device according to claim 1, wherein the concentration is in a range of 2 atomic% to 0.2 atomic%. 【請求項３】 アルミニウムまたはアルミニウム合金か
らなるターゲットを用い、該ターゲットに直流電力か第
１の交流電力の少なくともどちらか一方を印加するとと
もに、該ターゲットに対し対向配置された基体に第２の
交流電力を印加するスパッタ成膜法によりケイ素を含有
した基体上にアルミニウムまたはアルミニウム合金膜を
成膜することによって前記導電層を形成することを特徴
とする請求項１に記載の半導体装置の製造方法。3. Using a target made of aluminum or an aluminum alloy, applying at least one of a DC power and a first AC power to the target, and applying a second AC power to a base arranged opposite to the target. 2. The method for manufacturing a semiconductor device according to claim 1, wherein the conductive layer is formed by forming an aluminum or aluminum alloy film on a silicon-containing substrate by a sputtering film forming method of applying electric power. 【請求項４】 前記基体に印加する電力を０．５ｋＷ／
ｍ²ないし１０ｋＷ／ｍ²とすることを特徴とする請求項
３に記載の半導体装置の製造方法。4. An electric power applied to the substrate is 0.5 kW /
The method of manufacturing a semiconductor device according to claim 3 to m ² not characterized by a 10 kW / m ^2. 【請求項５】 ケイ素を含有する基体上に、銅または銅
合金中にケイ素を０．０１原子％以上１原子％以下の含
有率で含有してなる導電層を有することを特徴とする半
導体装置。5. A semiconductor device comprising, on a silicon-containing substrate, a conductive layer containing 0.01 to 1 atomic% of silicon in copper or a copper alloy. . 【請求項６】 前記導電層中のケイ素の含有率が０．０
２原子％以上０．２原子％以下の範囲であることを特徴
とする請求項５に記載の半導体装置。6. The method according to claim 1, wherein the content of silicon in the conductive layer is 0.0
6. The semiconductor device according to claim 5, wherein the content is in a range of 2 atomic% to 0.2 atomic%. 【請求項７】 銅または銅合金からなるターゲットを用
い、該ターゲットに直流電流か第１の交流電力の少なく
ともどちらか一方を印加するとともに、該ターゲットに
対し対向配置された基体に第２の交流電力を印加するス
パッタ成膜法によりケイ素を含有した基体上に銅または
銅合金膜を成膜することによって前記導電層を形成する
ことを特徴とする請求項５に記載の半導体装置の製造方
法。7. A target made of copper or a copper alloy, at least one of a direct current and a first alternating current is applied to the target, and a second alternating current is applied to a base arranged opposite to the target. 6. The method for manufacturing a semiconductor device according to claim 5, wherein the conductive layer is formed by forming a copper or copper alloy film on a silicon-containing substrate by a sputtering film forming method of applying electric power. 【請求項８】 前記基体に印加する電力を０．５ｋＷ／
ｍ²ないし１０ｋＷ／ｍ²とすることを特徴とする請求項
７に記載の半導体装置の製造方法。8. The electric power applied to the substrate is 0.5 kW /
The method of manufacturing a semiconductor device according to claim 7 to m ² not characterized by a 10 kW / m ^2. 【請求項９】 前記半導体装置が薄膜トランジスタ基板
であることを特徴とする請求項１又は５に記載の半導体
装置。9. The semiconductor device according to claim 1, wherein the semiconductor device is a thin film transistor substrate. 【請求項１０】 前記半導体装置が半導体集積装置であ
ることを特徴とする請求項１又は５に記載の半導体装
置。10. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor integrated device.