JPH11214645A - Semiconductor memory and manufacture thereof - Google Patents
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- JPH11214645A JPH11214645A JP10014421A JP1442198A JPH11214645A JP H11214645 A JPH11214645 A JP H11214645A JP 10014421 A JP10014421 A JP 10014421A JP 1442198 A JP1442198 A JP 1442198A JP H11214645 A JPH11214645 A JP H11214645A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、特に、ＤＲＡＭなど、記憶ノード
電極を有する半導体記憶装置及びその製造方法に関す
る。The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having a storage node electrode such as a DRAM and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年のＶＬＳＩ等の半導体装置において
は、３年で７割の縮小化を実現し、高集積化及び高性能
化を達成してきた。例えば、ＤＲＡＭ（Dynamic Random
Access Memory）は、スイッチング用のメタル−酸化物
−半導体積層体を有する電界効果型トランジスタ（ＭＯ
ＳＦＥＴ）とメモリキャパシタとを有するメモリセル構
造を持っており、半導体デバイスにおけるプロセスドラ
イバーとして、学会レベルにおいては１Ｇｂの記憶容量
を持つＤＲＡＭの発表も行われているなど、近年ますま
す微細化、縮小化され、大容量化、高集積化が進められ
ている。その微細化に伴いメモリセル面積は縮小化さ
れ、メモリキャパシタの占有面積も縮小化している。2. Description of the Related Art In recent years, semiconductor devices such as VLSIs have been reduced in size by 70% in three years, achieving high integration and high performance. For example, DRAM (Dynamic Random
Access Memory) is a field-effect transistor (MO) having a metal-oxide-semiconductor stack for switching.
(SFET) and a memory capacitor, and a DRAM with 1 Gb storage capacity has been announced at the academic level as a process driver for semiconductor devices. And large capacity and high integration are being promoted. With the miniaturization, the area of the memory cell is reduced, and the area occupied by the memory capacitor is also reduced.
【０００３】しかしながら、動作マージンを確保し、ア
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量ＣｓはＤＲＡＭの世代にかかわらず１ビットあた
り２０〜３０ｆＦと一定値に保たれている。However, in order to secure an operation margin and to improve the reliability of stored data while securing a soft error resistance by alpha rays, the storage capacitance Cs of a memory capacitor is 20 to 20 bits per bit regardless of the DRAM generation. It is kept at a constant value of 30 fF.
【０００４】従って、メモリキャパシタは微細化するに
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。Therefore, although the occupied area of the memory capacitor is reduced as the memory capacitor is miniaturized, it is necessary to secure a required amount of the storage capacitor Cs, and various measures have been taken for that purpose.
【０００５】例えば、キャパシタ絶縁膜の膜厚を薄くす
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコンを酸化シリコンで挟んだ複
合膜であるＯＮＯ膜に代わって、比誘電率の高いＴａ2
Ｏ5 や、ＢＳＴ、ＳＴＯなどを用い、キャパシタ絶縁膜
の構成材料を改良することによりキャパシタの蓄積容量
を増加させるなどの方法が開発されている。For example, in addition to a method of increasing the storage capacity by reducing the thickness of a capacitor insulating film, a relative dielectric constant is used instead of an ONO film which is a composite film in which silicon nitride is sandwiched between silicon oxides as a capacitor insulating film. High Ta 2
A method of increasing the storage capacity of a capacitor by using O 5 , BST, STO, or the like and improving the constituent material of the capacitor insulating film has been developed.
【０００６】一方で、キャパシタの電極構造も工夫が加
えられており、様々な構造を有するものが開発されてい
る。メモリ・キャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。On the other hand, the electrode structure of the capacitor has also been devised, and various structures have been developed. The memory capacitor has a storage node electrode (electrode connected to the transistor of the capacitor), a plate electrode (electrode grounded to the capacitor), and a capacitor insulating film between the storage node electrode and the plate electrode. By increasing the surface area, the storage capacity of the capacitor can be increased.
【０００７】従来は平面的な構造を持つプレーナ型が使
用されていたが、現在では記憶ノード電極を立体化して
複雑な形状とし、記憶ノード電極の側壁面などを利用
し、キャパシタの占有面積は増加させずに記憶ノード電
極の表面積を増加させて蓄積容量を増加させることが一
般的となっている。立体化した記憶ノード電極として、
例えば、スタック型及びトレンチ型などがある。トレン
チ型は基板に対して深さ方向に記憶ノード電極を形成し
たもので、基板を掘ることによる弊害を検討する必要が
ある。一方スタック型はＣＯＢ（capacitor over bitli
ne）とＣＵＢ（capacitor under bitline ）という２タ
イプに分類でき、中でもＣＯＢのスタック型の場合、ビ
ット線よりも後にキャパシタ（記憶ノード電極）を形成
するため、セル領域上に微細加工で決まる最大のキャパ
シタ（記憶ノード電極）を形成することができる利点が
ある。Conventionally, a planar type having a planar structure has been used. However, at present, the storage node electrode is made three-dimensional to have a complicated shape, the side wall surface of the storage node electrode is used, and the area occupied by the capacitor is reduced. It is general to increase the storage capacity by increasing the surface area of the storage node electrode without increasing it. As a three-dimensional storage node electrode,
For example, there are a stack type and a trench type. The trench type has a structure in which a storage node electrode is formed in a depth direction with respect to a substrate, and it is necessary to consider the adverse effects of digging the substrate. On the other hand, the stack type is COB (capacitor over bitli
ne) and CUB (capacitor under bitline). Among them, in the case of a stack type of COB, a capacitor (storage node electrode) is formed after a bit line. There is an advantage that a capacitor (storage node electrode) can be formed.
【０００８】上記のようなＣＯＢのスタック型には、ペ
デスタルスタック（Pedestal Stack）型、フィン（Fin
）型、シリンダ（Cylinder）型（クラウン（Crown ）
型）などの様々なタイプが開発されている。シリンダ型
には、円筒部分が１重構造のタイプのほか２重構造のタ
イプも開発されている。また、同じく表面積を増やす目
的で記憶ノード電極表面を粗面化する方法や、ポリシリ
コン電極の形成温度を制御して表面に半円球の凹凸を設
ける方法も開発されている。なかでも、シリンダ型記憶
ノード電極は電極の周囲長を有効に表面積として使用で
きるため、その占有面積の縮小化の中においても、蓄積
容量を確保しやすく、半導体記憶装置の微細化、高集積
化及び縮小化に最も適した電極構造の一つである。[0008] The stack type of COB as described above includes a pedestal stack type and a fin.
) Type, cylinder (Cylinder) type (Crown)
Various types have been developed. As the cylinder type, a type having a double cylindrical structure has been developed in addition to a type having a single cylindrical portion. Similarly, a method of roughening the surface of the storage node electrode for the purpose of increasing the surface area, and a method of controlling the forming temperature of the polysilicon electrode to provide a semi-spherical unevenness on the surface have been developed. Above all, cylinder-type storage node electrodes can effectively use the perimeter of the electrode as the surface area, so it is easy to secure the storage capacity even in the reduction of the occupied area, and the miniaturization and high integration of semiconductor storage devices It is one of the most suitable electrode structures for miniaturization.
【０００９】上記の従来方法によるシングルシリンダ型
の記憶ノード電極を有する半導体記憶装置の製造方法に
ついて図７〜１０を参照して説明する。A method of manufacturing a semiconductor memory device having a single cylinder type storage node electrode according to the above-described conventional method will be described with reference to FIGS.
【００１０】まず、図７（ａ）に至るまでの工程につい
て説明する。半導体基板１０に例えばＬＯＣＯＳ法によ
り素子分離絶縁膜２０を形成し、活性領域において例え
ば熱酸化法により酸化シリコンからなるゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法により導電性不純物を含有するポリシ
リコン層３０ａとタングステンシリサイド３０ｂの積層
体を形成して、ゲート電極パターンに加工し、ポリサイ
ド構造のゲート電極３０を形成する。次に、ゲート電極
３０をマスクにしてイオン注入を行い、ソース・ドレイ
ン拡散層１１を形成し、トランジスタを形成する。First, the steps up to FIG. 7A will be described. An element isolation insulating film 20 is formed on a semiconductor substrate 10 by, for example, a LOCOS method, and a gate insulating film 2 made of silicon oxide is formed on an active region by, for example, a thermal oxidation method.
1 is formed thereon, and for example, a CVD (Chemical Vapor
A stacked body of a polysilicon layer 30a containing conductive impurities and a tungsten silicide 30b is formed by a Deposition method, and is processed into a gate electrode pattern to form a gate electrode 30 having a polycide structure. Next, ion implantation is performed using the gate electrode 30 as a mask, the source / drain diffusion layers 11 are formed, and a transistor is formed.
【００１１】次に、図７（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Chemical Mechanical Polish
ing）法などにより平坦化して、第１層間絶縁膜２２を
形成する。次に、フォトリソグラフィー工程によりビッ
トコンタクトの開口パターンのレジスト膜を形成し、例
えばＲＩＥ（反応性イオンエッチング）などのエッチン
グを施して、トランジスタのソース・ドレイン拡散層１
１に達するビットコンタクトＢＣを第１層間絶縁膜２２
に開口する。次に、例えば導電性不純物を含有するポリ
シリコンでビットコンタクトＢＣ内を埋め込むように堆
積させ、エッチバックなどによりビットコンタクトＢＣ
の外部のポリシリコンを除去してビットコンタクトプラ
グ３１を形成する。次に、例えばＣＶＤ法により導電性
不純物を含有するポリシリコン層３２ａとタングステン
シリサイド３２ｂの積層体を形成して、ビット線パター
ンに加工して、ポリサイド構造のビット線３２を形成す
る。Next, for example, as shown in FIG.
Silicon oxide is deposited by the VD method, and is subjected to reflow, etch back or CMP (Chemical Mechanical Polish).
ing) to form a first interlayer insulating film 22. Next, a resist film having an opening pattern of the bit contact is formed by a photolithography process, and is subjected to etching such as RIE (reactive ion etching) to form a source / drain diffusion layer 1 of the transistor.
The bit contact BC reaching 1 is formed on the first interlayer insulating film 22.
Open to Next, for example, a polysilicon containing conductive impurities is deposited so as to fill the bit contact BC, and the bit contact BC is etched back or the like.
The bit contact plug 31 is formed by removing the polysilicon outside. Next, a stacked body of a polysilicon layer 32a containing a conductive impurity and tungsten silicide 32b is formed by, for example, a CVD method, and processed into a bit line pattern to form a bit line 32 having a polycide structure.
【００１２】次に、図７（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンで記憶
ノードコンタクトＭＮＣを埋め込むように堆積させ、エ
ッチバックなどにより記憶ノードコンタクトＭＮＣの外
部のポリシリコンを除去して記憶ノードコンタクトプラ
グ３３を形成する。Next, as shown in FIG.
Silicon oxide is deposited by the VD method, flattened by reflow or the like to form a second interlayer insulating film 23, silicon nitride is deposited thereover by, for example, a CVD method, and a third interlayer insulating film (etching stopper) 24 is formed. Form.
Next, a resist film having an opening pattern of the storage node contact is formed by a photolithography process.
The storage node contact M reaching the source / drain diffusion layer 11 of the transistor by performing etching such as IE
An NC is opened in the first to third interlayer insulating films 22 to 24. Next, the storage node contact MNC is deposited to be buried with, for example, polysilicon containing a conductive impurity, and the polysilicon outside the storage node contact MNC is removed by etchback or the like to form the storage node contact plug 33.
【００１３】次に、図８（ｄ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程度
の膜厚で堆積させ、第１記憶ノード形成用層２５を形成
する。Next, as shown in FIG.
Silicon oxide is deposited to a thickness of about several hundreds of nm to 1 μm by a VD method to form a first storage node formation layer 25.
【００１４】次に、図８（ｅ）に示すように、フォトリ
ソグラフィー工程により記憶ノード電極パターンのレジ
スト膜を形成し、例えばＲＩＥなどのエッチングを施す
ことにより、記憶ノード電極の型となる開口部Ｈを有す
る第１記憶ノード形成用層２５ａに加工する。以下の工
程においては、上記の記憶ノード電極の型となる開口部
Ｈの内壁に電極を形成して記憶ノード電極とする、いわ
ゆるネガ型のシリンダ型記憶ノード電極の形成方法を示
している。記憶ノード電極の型となる開口部Ｈの形成に
おいては、開口部Ｈ内に記憶ノードコンタクトプラグ３
３が露出するようにして形成する。Next, as shown in FIG. 8 (e), a resist film of a storage node electrode pattern is formed by a photolithography process, and etching such as RIE is performed to form an opening which becomes a mold of the storage node electrode. The first storage node forming layer 25a having H is processed. In the following steps, a method of forming a so-called negative cylinder type storage node electrode, in which an electrode is formed on the inner wall of the opening H serving as a type of the storage node electrode to be a storage node electrode, is shown. In the formation of the opening H serving as the type of the storage node electrode, the storage node contact plug 3
3 is formed so as to be exposed.
【００１５】次に、図９（ｆ）に示すように、例えば、
ＣＶＤ法により記憶ノード電極の型となる開口部Ｈの側
壁を被覆して全面に導電性不純物を含有するポリシリコ
ンを数１０ｎｍの膜厚で堆積させ、記憶ノードコンタク
トプラグ３３と接続する記憶ノード電極用層３４を形成
する。次に、例えばＣＶＤ法により記憶ノード電極用層
３４の上層に、記憶ノード電極の型となる開口部Ｈを埋
め込んで酸化シリコンを数１００ｎｍの膜厚で堆積さ
せ、第２記憶ノード形成用層２６を形成する。Next, as shown in FIG. 9F, for example,
The storage node electrode connected to the storage node contact plug 33 is formed by depositing polysilicon containing conductive impurities to a thickness of several tens nm over the entire surface by covering the side wall of the opening H serving as a storage node electrode mold by the CVD method. An application layer 34 is formed. Next, silicon oxide is deposited to a thickness of several hundred nm by filling the opening H serving as a storage node electrode type in the upper layer of the storage node electrode layer 34 by, for example, a CVD method. To form
【００１６】次に、図９（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と記憶ノード電極用
層３４を順次エッチバックする、あるいはＣＭＰ法によ
り上方から研磨することにより、個々に分割された記憶
ノード電極３４ａ（ＭＮ）および第２記憶ノード形成用
層２６ａとする。Next, as shown in FIG. 9G, for example, the second storage node forming layer 26 and the storage node electrode layer 34 are sequentially etched back from above, or polished from above by CMP. , The storage node electrode 34a (MN) and the second storage node formation layer 26a which are individually divided.
【００１７】次に、図１０（ｈ）に示すように、フッ酸
系のウェットエッチングを施して、第１記憶ノード形成
用層２５ａおよび第２記憶ノード形成用層２６ａを除去
する。このとき、第３層間絶縁膜２４はエッチングスト
ッパとして機能する。Next, as shown in FIG. 10H, hydrofluoric acid-based wet etching is performed to remove the first storage node forming layer 25a and the second storage node forming layer 26a. At this time, the third interlayer insulating film 24 functions as an etching stopper.
【００１８】次に、図１０（ｉ）に示すように、例えば
ＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）を積層させてキャパシタ絶縁膜２７を形成し、次
に例えばＣＶＤ法により不純物を含有するポリシリコン
を１００〜数１００ｎｍの膜厚で堆積させてプレート電
極３６を形成し、キャパシタを完成させる。以下の工程
としては、キャパシタなどの被覆して全面に上層絶縁膜
を形成し、必要に応じて上層配線を形成するなどして、
所望の半導体記憶装置を製造することができる。Next, as shown in FIG. 10I, an ONO film (a laminate of an oxide film, a nitride film, and an oxide film) is laminated by, for example, a CVD method to form a capacitor insulating film 27, and then, for example, Polysilicon containing impurities is deposited in a thickness of 100 to several hundreds nm by the CVD method to form the plate electrode 36, thereby completing the capacitor. In the following steps, the upper layer insulating film is formed on the entire surface by covering the capacitor etc., and the upper layer wiring is formed as necessary,
A desired semiconductor memory device can be manufactured.
【００１９】上記のシングルシリンダ型の記憶ノード電
極を有するキャパシタよりも蓄積容量に寄与する表面積
を増加させてキャパシタの占有面積を縮小できるダブル
シリンダ型の記憶ノード電極を有するキャパシタが開発
されている。以下にダブルシリンダ型の記憶ノード電極
を有する半導体装置の製造方法について図１１，１２を
参照して説明する。A capacitor having a double-cylinder type storage node electrode capable of increasing the surface area contributing to the storage capacity and reducing the area occupied by the capacitor as compared with the above-mentioned capacitor having the single cylinder type storage node electrode has been developed. Hereinafter, a method of manufacturing a semiconductor device having a double cylinder type storage node electrode will be described with reference to FIGS.
【００２０】第２記憶ノード形成用層２６を形成するま
での工程は、上記のシングルシリンダ型の記憶ノード電
極を有する半導体装置の製造方法において、図９（ｆ）
に示す装置までの製造工程と同様にして形成する。第２
記憶ノード形成用層２６を形成した後、例えばＲＩＥな
どのエッチングにより、記憶ノード電極の型となる開口
部Ｈ内における記憶ノード電極用層３４の側壁部分を残
して第２記憶ノード形成用層２６を除去することでサイ
ドウォール２６ｃを形成し、図１１（ａ）に示す装置と
する。The steps up to the formation of the second storage node formation layer 26 are the same as those in the method of manufacturing a semiconductor device having a single cylinder type storage node electrode as shown in FIG.
In the same manner as the manufacturing process up to the device shown in FIG. Second
After the formation of the storage node formation layer 26, the second storage node formation layer 26 is left by etching such as RIE, for example, leaving the side wall portion of the storage node electrode layer 34 in the opening H serving as the storage node electrode mold. Is removed to form a sidewall 26c, and the device shown in FIG. 11A is obtained.
【００２１】次に、図１１（ｂ）に示すように、例えば
ＣＶＤ法により不純物を含有するポリシリコンを数１０
ｎｍの膜厚で堆積させ、第２記憶ノード電極用層３５を
形成する。次に、例えばＣＶＤ法により第２記憶ノード
電極用層３５の上層に全面に酸化シリコンを数１００ｎ
ｍの膜厚で堆積させ、第３記憶ノード形成用層２９を形
成する。Next, as shown in FIG. 11B, polysilicon containing impurities is deposited for several tens of times by, for example, a CVD method.
Then, a second storage node electrode layer 35 is formed. Next, several hundreds of silicon oxide is formed on the entire surface of the second storage node electrode layer 35 by, for example, the CVD method.
Then, a third storage node forming layer 29 is formed.
【００２２】次に、図１２（ｃ）に示すように、例えば
上方から第３記憶ノード形成用層２９、第２記憶ノード
電極用層３５および第１記憶ノード電極用層３４を順次
エッチバックする、あるいはＣＭＰ法により上方から研
磨することで、個々に分割された第１記憶ノード電極３
４ａおよび第２記憶ノード電極３５ａからなる記憶ノー
ド電極ＭＮとする。次に、フッ酸系のウェットエッチン
グにより記憶ノード電極ＭＮ間などに残された第３記憶
ノード形成用層２９、サイドウォール２６ｃおよび第１
記憶ノード形成用層２５ａを除去する。このとき、第３
層間絶縁膜２４はエッチングストッパとして機能する。Next, as shown in FIG. 12C, the third storage node forming layer 29, the second storage node electrode layer 35, and the first storage node electrode layer 34 are sequentially etched back from above, for example. Or the first storage node electrode 3 individually divided by polishing from above by the CMP method.
The storage node electrode MN includes the storage node electrode 4a and the second storage node electrode 35a. Next, the third storage node forming layer 29, the side wall 26c and the first storage node left between the storage node electrodes MN and the like due to hydrofluoric acid-based wet etching.
The storage node forming layer 25a is removed. At this time, the third
The interlayer insulating film 24 functions as an etching stopper.
【００２３】次に、図１２（ｄ）に示すように、例えば
ＣＶＤ法によりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）を積層させてキャパシタ絶縁膜２７を形成し、次
に例えばＣＶＤ法により導電性不純物を含有するポリシ
リコンを１００〜数１００ｎｍの膜厚で堆積させてプレ
ート電極３６を形成し、キャパシタを完成させる。以下
の工程としては、キャパシタなどの被覆して全面に上層
絶縁膜を形成し、必要に応じて上層配線を形成するなど
して、所望の半導体記憶装置を製造することができる。Next, as shown in FIG. 12D, an ONO film (a laminate of an oxide film, a nitride film, and an oxide film) is laminated by, for example, a CVD method to form a capacitor insulating film 27, and then, for example, Polysilicon containing conductive impurities is deposited to a thickness of 100 to several hundreds nm by the CVD method to form the plate electrode 36, thereby completing the capacitor. In the following steps, a desired semiconductor memory device can be manufactured by forming an upper-layer insulating film over the entire surface by covering a capacitor or the like and, if necessary, forming an upper-layer wiring.
【００２４】[0024]
【発明が解決しようとする課題】しかしながら、上記の
従来のシングルシリンダ型の記憶ノード電極ＭＮは上方
ほど広がっている順テーパ形状を有しており、各記憶ノ
ード電極ＭＮ間の形状は上方ほど狭くなる逆テーパ形状
となる。従って、記憶ノード電極ＭＮの上層にキャパシ
タ絶縁膜２７およびプレート電極３６を形成したときに
も各キャパシタ間が逆テーパ形状となる。この後の工程
で、図１３（ａ）に示すように、例えばＣＶＤ法により
全面に酸化シリコンを数１００ｎｍの膜厚で堆積させ、
上層絶縁膜２８を形成したときに、逆テーパ形状である
各キャパシタ間が完全に酸化シリコンで埋め込まれず、
ボイドＶが発生することがある。ボイドＶが形成される
と、後工程で高温の熱処理（８００〜１０００℃）を行
う際にボイドＶ内に閉じ込められたガスが爆発する危険
がある。However, the above-mentioned conventional single-cylinder type storage node electrode MN has a forward tapered shape that expands upward, and the shape between the storage node electrodes MN becomes narrower upward. Resulting in an inverted tapered shape. Therefore, even when the capacitor insulating film 27 and the plate electrode 36 are formed on the upper layer of the storage node electrode MN, the space between the capacitors has an inverse tapered shape. In the subsequent process, as shown in FIG. 13A, silicon oxide is deposited to a thickness of several 100 nm on the entire surface by, for example, a CVD method.
When the upper insulating film 28 is formed, the space between the capacitors having the reverse tapered shape is not completely filled with silicon oxide,
Voids V may occur. When the void V is formed, there is a risk that the gas trapped in the void V explodes when a high-temperature heat treatment (800 to 1000 ° C.) is performed in a later step.
【００２５】また、ダブルシリンダ型の記憶ノード電極
の場合も事態は同様であり、図１３（ｂ）に示すよう
に、例えばＣＶＤ法により全面に酸化シリコンを数１０
０ｎｍの膜厚で堆積させ、上層絶縁膜２８を形成したと
きに、逆テーパ形状である各キャパシタ間が完全に酸化
シリコンで埋め込まれず、ボイドＶが発生することがあ
る。また、シリンダを２重構造として記憶ノード電極の
表面積を増加させているものの、２枚目のシリンダを１
枚目のシリンダの内側に形成するため、シングルシリン
ダ型の場合よりも工程数が大幅に増加している割りには
記憶ノード電極の表面積の増加分が小さく、蓄積容量Ｃ
ｓの大きな増加が得られないという欠点がある。The situation is the same in the case of a double-cylinder type storage node electrode. As shown in FIG.
When the film is deposited to a thickness of 0 nm and the upper insulating film 28 is formed, the voids may be generated because the space between the inverted tapered capacitors is not completely filled with silicon oxide. Although the cylinder has a double structure to increase the surface area of the storage node electrode, the second cylinder is
Since it is formed inside the second cylinder, the increase in the surface area of the storage node electrode is small even though the number of processes is greatly increased as compared with the single cylinder type.
There is a disadvantage that a large increase in s cannot be obtained.
【００２６】本発明は、上記の問題を鑑みなされたもの
で、従って、メモリキャパシタを有する半導体記憶装置
の記憶ノード電極において、その上層にキャパシタ絶縁
膜、プレート電極及び上層絶縁膜などを積層させてもボ
イドを生じにくい構造を有して安定に製造することがで
き、また、記憶ノード電極の表面積を増加させて蓄積容
量を増加させることができる半導体記憶装置及びその製
造方法を提供することを目的とする。The present invention has been made in view of the above-described problems. Therefore, in a storage node electrode of a semiconductor memory device having a memory capacitor, a capacitor insulating film, a plate electrode, an upper insulating film, and the like are stacked thereover. A semiconductor memory device which has a structure that hardly generates voids, can be manufactured stably, and can increase a surface area of a storage node electrode to increase a storage capacity, and a method for manufacturing the same. And
【００２７】[0027]
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、記憶ノード電極を持つ
メモリキャパシタを有するメモリセルが複数個配置され
た半導体記憶装置であって、前記記憶ノード電極が少な
くとも前記メモリセル間において順テーパ状に広がった
形状を有する。In order to achieve the above object, a semiconductor memory device according to the present invention is a semiconductor memory device in which a plurality of memory cells having a memory capacitor having a storage node electrode are arranged. The storage node electrode has a shape that spreads in a forward tapered shape at least between the memory cells.
【００２８】上記の本発明の半導体記憶装置によれば、
記憶ノード電極が少なくともメモリセル間において順テ
ーパ状に広がった形状を有していることから、その上層
にキャパシタ絶縁膜やプレート電極を形成しても記憶ノ
ード電極間の間口が狭くならないで済む。これにより、
その上層に上層絶縁膜などを形成しても上層絶縁膜中に
ボイドが発生しがたい構造である。従って半導体記憶装
置を安定に製造することが可能である。また、記憶ノー
ド電極が少なくともメモリセル間において順テーパ状に
広がった形状部分を有する構造は、記憶ノード電極の表
面積を大幅に増加させることが可能であり、蓄積容量を
増加させることができる。According to the semiconductor memory device of the present invention described above,
Since the storage node electrode has a shape that spreads in a forward tapered shape at least between the memory cells, the frontage between the storage node electrodes does not need to be narrowed even if a capacitor insulating film or a plate electrode is formed thereover. This allows
Even when an upper insulating film or the like is formed thereon, voids are unlikely to be generated in the upper insulating film. Therefore, the semiconductor memory device can be manufactured stably. In addition, a structure in which the storage node electrode has a shape portion that spreads in a forward tapered shape at least between the memory cells can greatly increase the surface area of the storage node electrode, and can increase the storage capacity.
【００２９】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極がシリンダ型である。シリンダ
型は電極の周囲長を有効に表面積として使用できるた
め、占有面積を縮小化しても蓄積容量を確保しやすく、
微細化、高集積化及び縮小化に適している。In the above-described semiconductor memory device of the present invention, the storage node electrode is preferably of a cylinder type. Since the cylinder type can effectively use the circumference of the electrode as the surface area, it is easy to secure the storage capacity even if the occupied area is reduced,
It is suitable for miniaturization, high integration, and miniaturization.
【００３０】上記の本発明の半導体記憶装置は、好適に
は、前記記憶ノード電極が、基板側ほど狭まる順テーパ
状の第１記憶ノード電極と、前記第１記憶ノード電極に
接続して形成された前記メモリセル間において順テーパ
状の形状を有する第２記憶ノード電極とを有する。記憶
ノード電極を構成する第１および第２記憶ノード電極が
ともに順テーパ状であり、その上層にキャパシタ絶縁膜
やプレート電極を形成しても記憶ノード間の間口が狭く
ならないで済む。これにより、その上層に上層絶縁膜な
どを形成しても上層絶縁膜中にボイドが発生しがたい構
造である。In the above-described semiconductor memory device of the present invention, preferably, the storage node electrode is formed so as to be connected to the first storage node electrode having a forward tapered shape narrowing toward the substrate side. A second storage node electrode having a forward tapered shape between the memory cells. The first and second storage node electrodes constituting the storage node electrode are both forward-tapered, and even if a capacitor insulating film or a plate electrode is formed thereon, the frontage between the storage nodes does not need to be narrowed. Thus, even when an upper insulating film or the like is formed thereon, voids are unlikely to be generated in the upper insulating film.
【００３１】上記の本発明の半導体記憶装置は、好適に
は、前記第１記憶ノード電極および前記第２記憶ノード
電極がともにシリンダ型である。シリンダ型は電極の周
囲長を有効に表面積として使用できるため、占有面積を
縮小化しても蓄積容量を確保しやすく、微細化、高集積
化及び縮小化に適している。In the above-described semiconductor memory device of the present invention, preferably, both the first storage node electrode and the second storage node electrode are of a cylinder type. Since the cylinder type can effectively use the peripheral length of the electrode as the surface area, it is easy to secure the storage capacity even if the occupied area is reduced, and is suitable for miniaturization, high integration, and miniaturization.
【００３２】また、上記の目的を達成するため、本発明
の半導体記憶装置の製造方法は、記憶ノード電極を持つ
メモリキャパシタを有するメモリセルが複数個配置され
た半導体記憶装置の製造方法であって、基板に第１記憶
ノード形成用層を形成する工程と、前記第１記憶ノード
形成用層に第１記憶ノード電極の型となる第１開口部を
形成する工程と、少なくとも前記第１開口部の内壁を被
覆する第１記憶ノード電極を形成する工程と、第２記憶
ノード電極の型となり、各メモリセル間において基板側
ほど狭まる順テーパ状の第２開口部を前記第１記憶ノー
ド形成用層に形成する工程と、少なくとも前記第２開口
部の内壁を被覆する第２記憶ノード電極を前記第１記憶
ノード電極に接続させて形成する工程とを有する。In order to achieve the above object, a method of manufacturing a semiconductor memory device according to the present invention is a method of manufacturing a semiconductor memory device in which a plurality of memory cells each having a memory capacitor having a storage node electrode are arranged. Forming a first storage node forming layer on the substrate, forming a first opening serving as a first storage node electrode type in the first storage node forming layer, at least the first opening Forming a first storage node electrode covering the inner wall of the first storage node electrode, and forming a forward tapered second opening which becomes a type of the second storage node electrode and narrows toward the substrate side between each memory cell. Forming a second storage node electrode covering at least the inner wall of the second opening with the first storage node electrode.
【００３３】上記の本発明の半導体記憶装置の製造方法
は、基板に第１記憶ノード形成用層を形成し、第１記憶
ノード形成用層に第１記憶ノード電極の型となる第１開
口部を形成し、少なくとも第１開口部の内壁を被覆する
第１記憶ノード電極を形成する。次に、第２記憶ノード
電極の型となり、各メモリセル間において基板側ほど狭
まる順テーパ状の第２開口部を第１記憶ノード形成用層
に形成し、少なくとも第２開口部の内壁を被覆する第２
記憶ノード電極を第１記憶ノード電極に接続させて形成
する。According to the method of manufacturing a semiconductor memory device of the present invention, a first storage node forming layer is formed on a substrate, and the first storage node forming layer has a first opening serving as a first storage node electrode type. Is formed, and a first storage node electrode covering at least the inner wall of the first opening is formed. Next, a forward tapered second opening which becomes the type of the second storage node electrode and narrows toward the substrate side between the memory cells is formed in the first storage node forming layer, and at least the inner wall of the second opening is covered. Second
The storage node electrode is formed so as to be connected to the first storage node electrode.
【００３４】上記の本発明の半導体記憶装置の製造方法
によれば、各メモリセル間において第１記憶ノード形成
用層に形成された基板側ほど狭まる順テーパ状の第２開
口部を型として第２記憶ノード電極を形成することで、
第１記憶ノード電極に接続する第２記憶ノード電極をメ
モリセル間において順テーパ状に広がった形状となるよ
うに形成することができる。これにより、記憶ノード電
極の上層にキャパシタ絶縁膜やプレート電極を形成して
も記憶ノード電極間の間口が狭くならないで済み、その
上層に上層絶縁膜などを形成しても上層絶縁膜中にボイ
ドが発生しがたく、半導体記憶装置を安定に製造するこ
とが可能である。また、記憶ノード電極がメモリセル間
において順テーパ状に広がった形状部分を有する構造
は、記憶ノード電極の表面積を大幅に増加させることが
可能であり、蓄積容量を増加させることができる。According to the method of manufacturing a semiconductor memory device of the present invention described above, the forward tapered second opening narrowed toward the substrate formed in the first storage node forming layer between each memory cell is used as a mold. By forming two storage node electrodes,
The second storage node electrode connected to the first storage node electrode can be formed so as to have a forward tapered shape between the memory cells. As a result, even if a capacitor insulating film or a plate electrode is formed in the upper layer of the storage node electrode, the frontage between the storage node electrodes does not need to be narrowed, and even if an upper insulating film or the like is formed thereabove, a void is formed in the upper insulating film. Is less likely to occur and a semiconductor memory device can be manufactured stably. In addition, a structure in which the storage node electrode has a shape portion that spreads in a forward taper shape between the memory cells can greatly increase the surface area of the storage node electrode, and can increase the storage capacity.
【００３５】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第１記憶ノード電極および前記第２
記憶ノード電極をともにシリンダ型に形成する。シリン
ダ型は電極の周囲長を有効に表面積として使用できるた
め、占有面積を縮小化しても蓄積容量を確保しやすく、
微細化、高集積化及び縮小化に適している。In the method of manufacturing a semiconductor memory device according to the present invention, preferably, the first storage node electrode and the second
Both storage node electrodes are formed in a cylinder shape. Since the cylinder type can effectively use the circumference of the electrode as the surface area, it is easy to secure the storage capacity even if the occupied area is reduced,
It is suitable for miniaturization, high integration, and miniaturization.
【００３６】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第１記憶ノード電極を形成する工程
が、前記第１開口部の内壁を被覆して全面に第１記憶ノ
ード電極用層を形成する工程と、前記第１記憶ノード電
極用層の上層に前記第１開口部を埋め込んで全面に第２
記憶ノード形成用層を形成する工程と、前記第１記憶ノ
ード電極用層を個々の第１記憶ノード電極に分割するよ
うに上方から前記第２記憶ノード形成用層および前記第
１記憶ノード電極用層を除去する工程とを含む。これに
より、個々に分割された第１記憶ノード電極を容易に形
成することができる。In the method for manufacturing a semiconductor memory device according to the present invention, preferably, the step of forming the first storage node electrode includes the step of covering the inner wall of the first opening and covering the entire surface with the first storage node electrode. Forming the first opening, and filling the first opening in the upper layer of the first storage node electrode layer to cover the entire surface with the second opening.
Forming a storage node forming layer; and forming the second storage node forming layer and the first storage node electrode from above so as to divide the first storage node electrode layer into individual first storage node electrodes. Removing the layer. This makes it possible to easily form individually divided first storage node electrodes.
【００３７】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記第２開口部を形成する工程において
は、前記第１記憶ノード形成用層の膜厚よりも浅く前記
第２開口部を形成し、前記第２記憶ノード電極を形成す
る工程が、前記第２開口部の内壁を被覆して全面に第２
記憶ノード電極用層を形成する工程と、前記第２開口部
底面部分の前記第２記憶ノード電極用層を除去して個々
の第２記憶ノード電極に分割する工程とを含む。これに
より、個々に分割された第２記憶ノード電極を容易に形
成することができる。第２開口部を第１記憶ノード形成
用層の膜厚よりも浅く形成することで、第２記憶ノード
電極の裏面側（基板側）の表面も蓄積容量に寄与する表
面とするように形成することができる。Preferably, in the method of manufacturing a semiconductor memory device according to the present invention, in the step of forming the second opening, the second opening is shallower than a film thickness of the first storage node forming layer. Forming a portion and forming the second storage node electrode includes covering the inner wall of the second opening with a second surface.
Forming a storage node electrode layer; and removing the second storage node electrode layer at the bottom of the second opening to divide the storage node electrode into individual second storage node electrodes. This makes it possible to easily form individually divided second storage node electrodes. By forming the second opening to be shallower than the thickness of the first storage node forming layer, the second storage node electrode is formed so that the surface on the back side (substrate side) also has a surface that contributes to the storage capacitance. be able to.
【００３８】[0038]
【発明の実施の形態】以下に、本発明の半導体記憶装置
及びその製造方法の実施の形態について図面を参照して
説明する。Embodiments of a semiconductor memory device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００３９】まず、本発明の半導体記憶装置について説
明する。図１に示すように、半導体基板１０上の素子分
離絶縁膜２０に区切られた活性領域上に薄膜の酸化シリ
コンであるゲート絶縁膜２１、ポリシリコン層３０ａと
タングステンシリサイド３０ｂの積層体であるポリサイ
ド構造のゲート電極３０及びソース・ドレイン拡散層１
１などからなるトランジスタなどがあり、その上層に例
えば酸化シリコンからなる第１層間絶縁膜２２が形成さ
れている。層間絶縁膜２１にはソース・ドレイン拡散層
１１に達するビットコンタクトＢＣが開口されており、
例えば導電性不純物を含有するポリシリコンからなるビ
ットコンタクトプラグ３１が埋め込まれており、ポリシ
リコン層３２ａとタングステンシリサイド３２ｂの積層
体であるポリサイド構造のビット線３２に接続してい
る。ビット線３２を被覆して例えば酸化シリコンからな
る第２層間絶縁膜２３と、例えば窒化シリコンからなる
第３層間絶縁膜２４が形成されており、ソース・ドレイ
ン拡散層１１に達する記憶ノードコンタクトＭＮＣが開
口されており、例えば導電性不純物を含有するポリシリ
コンからなる記憶ノードコンタクトプラグ３３が埋め込
まれている。First, the semiconductor memory device of the present invention will be described. As shown in FIG. 1, a gate insulating film 21, which is a thin silicon oxide, and a polycide, which is a laminate of a polysilicon layer 30a and a tungsten silicide 30b, are formed on an active region partitioned by an element isolation insulating film 20 on a semiconductor substrate 10. Structure of gate electrode 30 and source / drain diffusion layer 1
1 and the like, on which a first interlayer insulating film 22 made of, for example, silicon oxide is formed. A bit contact BC reaching the source / drain diffusion layer 11 is opened in the interlayer insulating film 21.
For example, a bit contact plug 31 made of polysilicon containing a conductive impurity is buried, and is connected to a bit line 32 having a polycide structure, which is a laminate of a polysilicon layer 32a and a tungsten silicide 32b. A second interlayer insulating film 23 made of, for example, silicon oxide and a third interlayer insulating film 24 made of, for example, silicon nitride are formed to cover the bit line 32, and a storage node contact MNC reaching the source / drain diffusion layer 11 is formed. The storage node contact plug 33 made of, for example, polysilicon containing a conductive impurity is buried.
【００４０】さらに、記憶ノードコンタクトプラグ３３
の上方には、例えば導電性不純物を含有するポリシリコ
ンからなる記憶ノード電極ＭＮが形成されている。記憶
ノード電極ＭＮの表面を被覆して、例えばＯＮＯ膜（酸
化膜−窒化膜−酸化膜の積層体）からなるキャパシタ絶
縁膜２７が形成されており、その上層には例えば導電性
不純物を含有するポリシリコンからなるプレート電極３
６が形成されており、記憶ノード電極ＭＮ、キャパシタ
絶縁膜２７、及びプレート電極３６からなるキャパシタ
が形成されている。キャパシタの上層には、例えば酸化
シリコンからなる上層絶縁膜２８が形成されている。Further, the storage node contact plug 33
Above this, a storage node electrode MN made of, for example, polysilicon containing a conductive impurity is formed. A capacitor insulating film 27 made of, for example, an ONO film (a laminate of an oxide film, a nitride film, and an oxide film) is formed so as to cover the surface of the storage node electrode MN, and the upper layer contains, for example, conductive impurities. Plate electrode 3 made of polysilicon
6 is formed, and a capacitor including the storage node electrode MN, the capacitor insulating film 27, and the plate electrode 36 is formed. On the upper layer of the capacitor, an upper insulating film 28 made of, for example, silicon oxide is formed.
【００４１】かかる半導体記憶装置は、記憶ノード電極
ＭＮがメモリセル間において順テーパ状に広がった形状
を有していることから、その上層にキャパシタ絶縁膜２
７やプレート電極３６を形成しても記憶ノード電極間の
間口が狭くならず、その上層に形成された上層絶縁膜２
８中にボイドが形成されていない。従って半導体記憶装
置を安定に製造することが可能である。また、記憶ノー
ド電極ＭＮがメモリセル間において順テーパ状に広がっ
た形状部分を有する構造は、記憶ノード電極ＭＮの表面
積を大幅に増加させることが可能であり、蓄積容量を増
加させることができる。In such a semiconductor memory device, since the storage node electrode MN has a shape tapered forward between the memory cells, the capacitor insulating film 2
7 and the plate electrode 36, the frontage between the storage node electrodes is not narrowed, and the upper insulating film 2 formed thereover is not narrowed.
No voids were formed in 8. Therefore, the semiconductor memory device can be manufactured stably. In addition, a structure in which the storage node electrode MN has a shape portion that spreads in a forward taper shape between the memory cells can significantly increase the surface area of the storage node electrode MN, and can increase the storage capacitance.
【００４２】次に、本発明の半導体記憶装置の製造方法
について、図２〜図６の断面図を参照して説明する。Next, a method of manufacturing a semiconductor memory device according to the present invention will be described with reference to the sectional views of FIGS.
【００４３】まず、図２（ａ）に至るまでの工程につい
て説明する。半導体基板１０に例えばＬＯＣＯＳ法によ
り素子分離絶縁膜２０を形成し、活性領域において例え
ば熱酸化法により酸化シリコンからなるゲート絶縁膜２
１を形成し、その上層に例えばＣＶＤ（Chemical Vapor
Deposition ）法により導電性不純物を含有するポリシ
リコン層３０ａとタングステンシリサイド３０ｂの積層
体を形成して、ゲート電極パターンに加工し、ポリサイ
ド構造のゲート電極３０を形成する。次に、ゲート電極
３０をマスクにしてイオン注入を行い、ソース・ドレイ
ン拡散層１１を形成し、トランジスタを形成する。First, the steps up to FIG. 2A will be described. An element isolation insulating film 20 is formed on a semiconductor substrate 10 by, for example, a LOCOS method, and a gate insulating film 2 made of silicon oxide is formed on an active region by, for example, a thermal oxidation method.
1 is formed thereon, and for example, a CVD (Chemical Vapor
A stacked body of a polysilicon layer 30a containing conductive impurities and a tungsten silicide 30b is formed by a Deposition method, and is processed into a gate electrode pattern to form a gate electrode 30 having a polycide structure. Next, ion implantation is performed using the gate electrode 30 as a mask, the source / drain diffusion layers 11 are formed, and a transistor is formed.
【００４４】次に、図２（ｂ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフロー、エッ
チバックあるいはＣＭＰ（Chemical Mechanical Polish
ing）法などにより平坦化して、第１層間絶縁膜２２を
形成する。次に、フォトリソグラフィー工程によりビッ
トコンタクトの開口パターンのレジスト膜を形成し、例
えばＲＩＥ（反応性イオンエッチング）などのエッチン
グを施して、トランジスタのソース・ドレイン拡散層１
１に達するビットコンタクトＢＣを第１層間絶縁膜２２
に開口する。次に、例えば導電性不純物を含有するポリ
シリコンでビットコンタクトＢＣ内を埋め込むように堆
積させ、エッチバックなどによりビットコンタクトＢＣ
の外部のポリシリコンを除去してビットコンタクトプラ
グ３１を形成する。次に、例えばＣＶＤ法により導電性
不純物を含有するポリシリコン層３２ａとタングステン
シリサイド３２ｂの積層体を形成して、ビット線パター
ンに加工して、ポリサイド構造のビット線３２を形成す
る。Next, as shown in FIG.
Silicon oxide is deposited by the VD method, and is subjected to reflow, etch back or CMP (Chemical Mechanical Polish).
ing) to form a first interlayer insulating film 22. Next, a resist film having an opening pattern of the bit contact is formed by a photolithography process, and is subjected to etching such as RIE (reactive ion etching) to form a source / drain diffusion layer 1 of the transistor.
The bit contact BC reaching 1 is formed on the first interlayer insulating film 22.
Open to Next, for example, a polysilicon containing conductive impurities is deposited so as to fill the bit contact BC, and the bit contact BC is etched back or the like.
The bit contact plug 31 is formed by removing the polysilicon outside. Next, a stacked body of a polysilicon layer 32a containing a conductive impurity and tungsten silicide 32b is formed by, for example, a CVD method, and processed into a bit line pattern to form a bit line 32 having a polycide structure.
【００４５】次に、図２（ｃ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、リフローなどに
より平坦化して、第２層間絶縁膜２３を形成し、その上
層に例えばＣＶＤ法により窒化シリコンを堆積させ、第
３層間絶縁膜（エッチングストッパ）２４を形成する。
次に、フォトリソグラフィー工程により記憶ノードコン
タクトの開口パターンのレジスト膜を形成し、例えばＲ
ＩＥなどのエッチングを施して、トランジスタのソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣを第１〜第３層間絶縁膜２２〜２４に開口する。次
に、例えば導電性不純物を含有するポリシリコンで記憶
ノードコンタクトＭＮＣを埋め込むように堆積させ、エ
ッチバックなどにより記憶ノードコンタクトＭＮＣの外
部のポリシリコンを除去して記憶ノードコンタクトプラ
グ３３を形成する。Next, as shown in FIG.
Silicon oxide is deposited by the VD method, flattened by reflow or the like, to form a second interlayer insulating film 23, silicon nitride is deposited thereover by, for example, a CVD method, and a third interlayer insulating film (etching stopper) 24 is formed. Form.
Next, a resist film having an opening pattern of the storage node contact is formed by a photolithography process.
The storage node contact M reaching the source / drain diffusion layer 11 of the transistor by performing etching such as IE
An NC is opened in the first to third interlayer insulating films 22 to 24. Next, the storage node contact MNC is deposited so as to be buried with, for example, polysilicon containing a conductive impurity, and the polysilicon outside the storage node contact MNC is removed by etch back or the like to form the storage node contact plug 33.
【００４６】次に、図３（ｄ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを数１００ｎｍ〜１μｍ程度
の膜厚で堆積させ、第１記憶ノード形成用層２５を形成
する。Next, as shown in FIG.
Silicon oxide is deposited to a thickness of about several hundreds of nm to 1 μm by a VD method to form a first storage node formation layer 25.
【００４７】次に、図３（ｅ）に示すように、フォトリ
ソグラフィー工程により第１記憶ノード電極パターンの
レジスト膜を形成し、例えばＲＩＥなどのエッチングを
施すことにより、第１記憶ノード電極の型となる基板側
ほど狭まる順テーパ状の第１開口部Ｈ１を有する第１記
憶ノード形成用層２５ａに加工する。第１開口部Ｈ１の
形成においては、第１開口部Ｈ１内に記憶ノードコンタ
クトプラグ３３が露出するようにして形成する。Next, as shown in FIG. 3E, a resist film of the first storage node electrode pattern is formed by a photolithography process, and the first storage node electrode is formed by etching such as RIE. The first storage node forming layer 25a having a first opening H1 having a forward tapered shape narrowing toward the substrate side. The first opening H1 is formed such that the storage node contact plug 33 is exposed in the first opening H1.
【００４８】次に、図４（ｆ）に示すように、例えば、
ＣＶＤ法により第１開口部Ｈ１の側壁を被覆して全面に
導電性不純物を含有するポリシリコンを数１０ｎｍの膜
厚で堆積させ、記憶ノードコンタクトプラグ３３と接続
する第１記憶ノード電極用層３４を形成する。次に、例
えばＣＶＤ法により第１記憶ノード電極用層３４の上層
に、第１開口部Ｈ１を埋め込んで全面に酸化シリコンを
数１００ｎｍの膜厚で堆積させ、第２記憶ノード形成用
層２６を形成する。Next, for example, as shown in FIG.
Polysilicon containing a conductive impurity is deposited to a thickness of several tens nm on the entire surface by covering the side wall of the first opening H1 by the CVD method, and the first storage node electrode layer 34 connected to the storage node contact plug 33 is formed. To form Next, the first opening H1 is buried in the upper layer of the first storage node electrode layer 34 by, for example, a CVD method, and silicon oxide is deposited to a thickness of several 100 nm on the entire surface to form the second storage node formation layer 26. Form.
【００４９】次に、図４（ｇ）に示すように、例えば上
方から第２記憶ノード形成用層２６と第１記憶ノード電
極用層３４を順次エッチバックする、あるいはＣＭＰ法
により上方から研磨することにより、個々に分割された
第１記憶ノード電極３４ａおよび第２記憶ノード形成用
層２６ａとする。Next, as shown in FIG. 4G, for example, the second storage node forming layer 26 and the first storage node electrode layer 34 are sequentially etched back from above, or polished from above by CMP. Thus, the first storage node electrode 34a and the second storage node formation layer 26a are individually divided.
【００５０】次に、図５（ｈ）に示すように、順テーパ
状に傾斜して形成されている第１記憶ノード電極３４ａ
をマスクとして、例えば（エッチャントガス種類および
流量：Ar/C4F8/CO=200/10/60sccm、圧力：５Ｐａ、ＲＦ
パワー：１６００Ｗ）という堆積性（Deposition性）の
強いエッチング条件で異方性エッチングを行い、各第１
記憶ノード電極３４ａ間の第１記憶ノード形成用層２５
ａを第２記憶ノード電極の型となる基板ほど狭まる順テ
ーパ状の第２開口部Ｈ２を有する第１記憶ノード形成用
層２５ｂに加工する。第２開口部Ｈ２の形成において
は、第３層間絶縁膜２４が露出しないようにエッチング
時間などの条件を調節して形成する。このエッチングに
おいて、第２記憶ノード形成用層２６ｂも第１記憶ノー
ド形成用層２５ｂと同様の深さまでエッチングされる。Next, as shown in FIG. 5H, the first storage node electrode 34a formed to be inclined in a forward tapered shape.
Is used as a mask, for example, (etchant gas type and flow rate: Ar / C 4 F 8 / CO = 200/10/60 sccm, pressure: 5 Pa, RF
Anisotropic etching was performed under the strong etching conditions (deposition property) of 1600 W).
First storage node forming layer 25 between storage node electrodes 34a
a is processed into a first storage node forming layer 25b having a forward tapered second opening H2 that becomes narrower as the substrate becomes the type of the second storage node electrode. The second opening H2 is formed by adjusting conditions such as an etching time so that the third interlayer insulating film 24 is not exposed. In this etching, the second storage node forming layer 26b is also etched to the same depth as the first storage node forming layer 25b.
【００５１】次に、図５（ｉ）に示すように、例えば酸
素を含むガスをエッチャントガスとするプラズマエッチ
ングにより上記のエッチング工程において堆積された堆
積膜を除去し、希フッ酸系のウェットエッチングを行っ
た後、例えばＣＶＤ法により第２開口部Ｈ２内を被覆し
て全面に導電性不純物を含有するポリシリコンを数１０
ｎｍの膜厚で堆積させ、第２記憶ノード電極用層３５を
形成する。基板側ほど狭まった第２開口部を型として形
成したので、第１記憶ノード電極用層３４ａの外側部分
において、第２記憶ノード電極用層３５は順テーパ状に
広がった形状とすることができる。Next, as shown in FIG. 5 (i), the deposited film deposited in the above etching step is removed by, for example, plasma etching using a gas containing oxygen as an etchant gas, and a wet hydrofluoric acid etching is performed. After that, the inside of the second opening H2 is covered by, for example, a CVD method, and the entire surface thereof is doped with polysilicon containing conductive impurities.
Then, a second storage node electrode layer 35 is formed. Since the second opening that is narrower toward the substrate side is formed as a mold, the second storage node electrode layer 35 can be formed in a forward tapered shape outside the first storage node electrode layer 34a. .
【００５２】次に、図６（ｊ）に示すように、例えばＲ
ＩＥなどの異方性エッチングを施して、第２開口部Ｈ２
の底部部分の第２記憶ノード電極用層３５を除去し、個
々に分割された内側第２記憶ノード電極３５ａおよび外
側第２記憶ノード電極３５ｂとする。内側第２記憶ノー
ド電極３５ａおよび外側第２記憶ノード電極３５ｂはそ
れぞれ第１記憶ノード電極３４ａに接続しており、記憶
ノード電極ＭＮを構成する。このエッチングにおいて、
第２記憶ノード形成用層２６ｂの上層部分に形成された
第２記憶ノード電極用層３５も除去される。Next, as shown in FIG.
By performing anisotropic etching such as IE, the second opening H2 is formed.
Then, the second storage node electrode layer 35 at the bottom of is removed to form an inner second storage node electrode 35a and an outer second storage node electrode 35b which are individually divided. The inner second storage node electrode 35a and the outer second storage node electrode 35b are respectively connected to the first storage node electrode 34a, and constitute the storage node electrode MN. In this etching,
The second storage node electrode layer 35 formed in the upper layer portion of the second storage node formation layer 26b is also removed.
【００５３】次に、図６（ｋ）に示すように、例えばフ
ッ酸系のウェットエッチングを施して、第１記憶ノード
形成用層２５ｂおよび第２記憶ノード形成用層２６ｂを
除去する。このとき、第３層間絶縁膜２４はエッチング
ストッパとして機能する。次に、例えばＣＶＤ法により
ＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）を積層さ
せるなど、誘電体膜であるキャパシタ絶縁膜２７を形成
し、次に例えばＣＶＤ法により不純物を含有するポリシ
リコンを１００〜数１００ｎｍの膜厚で堆積させてプレ
ート電極３６を形成し、キャパシタを完成させる。Next, as shown in FIG. 6K, for example, hydrofluoric acid-based wet etching is performed to remove the first storage node forming layer 25b and the second storage node forming layer 26b. At this time, the third interlayer insulating film 24 functions as an etching stopper. Next, a capacitor insulating film 27 which is a dielectric film is formed by, for example, laminating an ONO film (a laminate of an oxide film, a nitride film, and an oxide film) by a CVD method, and then contains impurities by, for example, a CVD method. Polysilicon is deposited to a thickness of 100 to several hundreds nm to form a plate electrode 36 to complete the capacitor.
【００５４】次に、例えばＣＶＤ法により全面に酸化シ
リコンを数１００ｎｍの膜厚で堆積させ、上層絶縁膜２
８を形成して、図１に示す半導体記憶装置に至る。以下
の工程としては、必要に応じて上層配線を形成するなど
して、所望の半導体記憶装置を製造することができる。Next, silicon oxide is deposited to a thickness of several 100 nm on the entire surface by, for example, a CVD method.
8 to form the semiconductor memory device shown in FIG. In the following steps, a desired semiconductor memory device can be manufactured by forming an upper layer wiring as necessary.
【００５５】本実施形態の半導体記憶装置の製造方法に
よれば、第１記憶ノード電極３４ａ間の第１記憶ノード
形成用層２５ｂに形成された基板側ほど狭まる順テーパ
状の第２開口部Ｈ２を型として形成することにより、第
１記憶ノード電極３４ａに接続する外側第２記憶ノード
電極３５ｂをメモリセル間において順テーパ状に広がっ
た形状となるように形成することができる。これによ
り、記憶ノード電極の上層にキャパシタ絶縁膜２７やプ
レート電極３６を形成しても記憶ノード電極間の間口が
狭くならないで済み、その上層に上層絶縁膜などを形成
しても上層絶縁膜中にボイドが発生しがたく、半導体記
憶装置を安定に製造することが可能である。また、従来
のダブルシリンダ型の記憶ノードは、シングルシリンダ
型の製造方法に４工程も追加しているのに蓄積容量の大
幅な増加は得られないのに対し、本実施形態の記憶ノー
ドはシングルシリンダ型の製造方法に比べて第１記憶ノ
ード形成用層へ第２開口部を形成するエッチング工程、
第２記憶ノード電極用層のＣＶＤ工程、第２電極用層の
エッチング工程の３工程を追加するだけで、外側第２記
憶ノード電極３５ｂをメモリセル間において順テーパ状
に広がった形状となるように形成でき、記憶ノード電極
の表面積、即ち蓄積容量をシングルシリンダ型の２倍程
度と大幅に増加させることが可能である。According to the method of manufacturing the semiconductor memory device of the present embodiment, the forward tapered second opening H2 narrows toward the substrate formed in the first storage node forming layer 25b between the first storage node electrodes 34a. Is formed as a mold, the outer second storage node electrode 35b connected to the first storage node electrode 34a can be formed to have a forward tapered shape between the memory cells. Thereby, even if the capacitor insulating film 27 or the plate electrode 36 is formed on the upper layer of the storage node electrode, the frontage between the storage node electrodes does not need to be narrowed. Therefore, it is possible to stably manufacture a semiconductor memory device. Further, while the conventional double-cylinder type storage node adds four steps to the single-cylinder type manufacturing method, a large increase in the storage capacity cannot be obtained. An etching step of forming a second opening in the first storage node forming layer as compared with the cylinder type manufacturing method;
By simply adding the three steps of the CVD step for the second storage node electrode layer and the etching step for the second electrode layer, the outer second storage node electrode 35b is formed to have a forward tapered shape between the memory cells. And the surface area of the storage node electrode, that is, the storage capacitance, can be greatly increased to about twice that of the single cylinder type.
【００５６】本発明の半導体記憶装置及びその製造方法
は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭな
ど、キャパシタ（記憶ノード）を有する半導体記憶装置
であれば適用可能である。The semiconductor memory device and the method of manufacturing the same according to the present invention can be applied to any semiconductor memory device having a capacitor (storage node) such as a DRAM or VRAM having a memory capacitor.
【００５７】本発明の半導体装置及びその製造方法は、
上記の実施の形態に限定されない。例えば、記憶ノード
電極としてはポリシリコン以外にもアモルファスシリコ
ンなどの導電体により形成してもよい。また、記憶ノー
ドコンタクト電極を形成するための記憶ノードコンタク
トホールは、レジストをパターニングして絶縁膜の途中
まで開口し、開口部の側壁に開口径を狭める層を形成し
て、フォトリソグラフィーの解像度以上に微細な径のコ
ンタクトホールとしてもよい。また、トランジスタ部分
の構造および製造方法などは特に限定されず、ポリサイ
ドなどのゲート電極、ＬＤＤ構造のソース・ドレイン拡
散層など、様々な構造をとることが可能である。さら
に、ロジックＬＳＩやその他の半導体素子あるいは装置
との混載も可能である。その他、本発明の要旨を逸脱し
ない範囲で種々の変更が可能である。The semiconductor device and the method of manufacturing the same according to the present invention
It is not limited to the above embodiment. For example, the storage node electrode may be formed of a conductor such as amorphous silicon other than polysilicon. In addition, a storage node contact hole for forming a storage node contact electrode is formed by patterning a resist, opening halfway through the insulating film, forming a layer on the side wall of the opening to reduce the opening diameter, and achieving a resolution equal to or higher than the resolution of photolithography. The contact hole may have a very small diameter. The structure and manufacturing method of the transistor portion are not particularly limited, and various structures such as a gate electrode such as polycide and a source / drain diffusion layer having an LDD structure can be employed. Further, it can be mixedly mounted with a logic LSI or another semiconductor element or device. In addition, various changes can be made without departing from the gist of the present invention.
【００５８】[0058]
【発明の効果】本発明の半導体記憶装置によれば、記憶
ノード電極が少なくともメモリセル間において順テーパ
状に広がった形状を有していることから、その上層にキ
ャパシタ絶縁膜やプレート電極を形成しても記憶ノード
電極間の間口が狭くならないで済む。これにより、その
上層に上層絶縁膜などを形成しても上層絶縁膜中にボイ
ドが発生しがたい構造である。従って半導体記憶装置を
安定に製造することが可能である。また、記憶ノード電
極が少なくともメモリセル間において順テーパ状に広が
った形状部分を有する構造は、記憶ノード電極の表面積
を大幅に増加させることが可能であり、蓄積容量を増加
させることができる。According to the semiconductor memory device of the present invention, since the storage node electrode has a shape tapered forward at least between the memory cells, a capacitor insulating film and a plate electrode are formed thereon. Even so, the frontage between the storage node electrodes does not need to be narrowed. Thus, even when an upper insulating film or the like is formed thereon, voids are unlikely to be generated in the upper insulating film. Therefore, the semiconductor memory device can be manufactured stably. In addition, a structure in which the storage node electrode has a shape portion that spreads in a forward tapered shape at least between the memory cells can greatly increase the surface area of the storage node electrode, and can increase the storage capacity.
【００５９】また、本発明の半導体記憶装置の製造方法
によれば、本発明の半導体記憶装置を容易に製造するこ
とが可能である。各メモリセル間において第１記憶ノー
ド形成用層に形成された基板側ほど狭まる順テーパ状の
第２開口部を型として第２記憶ノード電極を形成するこ
とで、第１記憶ノード電極に接続する第２記憶ノード電
極をメモリセル間において順テーパ状に広がった形状と
なるように形成することができる。これにより、記憶ノ
ード電極の上層にキャパシタ絶縁膜やプレート電極を形
成しても記憶ノード電極間の間口が狭くならないで済
み、その上層に上層絶縁膜などを形成しても上層絶縁膜
中にボイドが発生しがたく、半導体記憶装置を安定に製
造することが可能である。また、記憶ノード電極がメモ
リセル間において順テーパ状に広がった形状部分を有す
る構造は、記憶ノード電極の表面積を大幅に増加させる
ことが可能であり、蓄積容量を増加させることができ
る。According to the method of manufacturing a semiconductor memory device of the present invention, the semiconductor memory device of the present invention can be easily manufactured. A second storage node electrode is formed between the memory cells by using a forward tapered second opening, which is formed closer to the substrate side and formed in the first storage node forming layer, and is connected to the first storage node electrode. The second storage node electrode can be formed so as to have a forward tapered shape between the memory cells. As a result, even if a capacitor insulating film or a plate electrode is formed in the upper layer of the storage node electrode, the frontage between the storage node electrodes does not need to be narrowed, and even if an upper insulating film or the like is formed thereabove, a void is formed in the upper insulating film. Is less likely to occur and a semiconductor memory device can be manufactured stably. In addition, a structure in which the storage node electrode has a shape portion that spreads in a forward taper shape between the memory cells can greatly increase the surface area of the storage node electrode, and can increase the storage capacity.
【図１】図１は本発明の半導体記憶装置の断面図であ
る。FIG. 1 is a sectional view of a semiconductor memory device of the present invention.
【図２】図２は本発明の半導体記憶装置の製造方法の製
造工程を示す断面図であり、（ａ）はソース・ドレイン
拡散層の形成工程まで、（ｂ）はビット線の形成工程ま
で、（ｃ）はビットコンタクトプラグの形成工程までを
示す。FIGS. 2A and 2B are cross-sectional views illustrating a manufacturing process of a method for manufacturing a semiconductor memory device according to the present invention, in which FIG. 2A illustrates up to a source / drain diffusion layer forming process, and FIG. , (C) show the steps up to the step of forming the bit contact plug.
【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は第１記憶ノード形成用層の形成工程まで、
（ｅ）は第１開口部の形成工程までを示す。FIG. 3 is a sectional view showing a step subsequent to that of FIG. 2;
(D) shows a process of forming a first storage node forming layer.
(E) shows up to the step of forming the first opening.
【図４】図４は図３の続きの工程を示す断面図であり、
（ｆ）は第２記憶ノード形成用層の形成工程まで、
（ｇ）は個々の第１記憶ノード電極に分離する工程まで
を示す。FIG. 4 is a sectional view showing a step subsequent to that of FIG. 3;
(F) shows the process up to the step of forming the second storage node formation layer.
(G) shows the process up to the step of separating into individual first storage node electrodes.
【図５】図５は図４の続きの工程を示す断面図であり、
（ｈ）は第２開口部の形成工程まで、（ｉ）は第２記憶
ノード電極用層の形成工程までを示す。FIG. 5 is a sectional view showing a step subsequent to that of FIG. 4;
(H) shows up to the step of forming the second opening, and (i) shows up to the step of forming the second storage node electrode layer.
【図６】図６は図５の続きの工程を示す断面図であり、
（ｊ）は個々の第２記憶ノード電極に分離する工程ま
で、（ｋ）はプレート電極の形成工程までを示す。FIG. 6 is a sectional view showing a step subsequent to that of FIG. 5;
(J) shows up to the step of separating into individual second storage node electrodes, and (k) shows up to the step of forming a plate electrode.
【図７】図７は第１従来例の半導体記憶装置の製造方法
の製造工程を示す断面図であり、（ａ）はソース・ドレ
イン拡散層の形成工程まで、（ｂ）はビット線の形成工
程まで、（ｃ）はビットコンタクトプラグの形成工程ま
でを示す。FIGS. 7A and 7B are cross-sectional views showing manufacturing steps of a method for manufacturing a semiconductor memory device according to a first conventional example, in which FIG. 7A shows up to a step of forming source / drain diffusion layers, and FIG. (C) shows up to the step of forming a bit contact plug.
【図８】図８は図７の続きの工程を示す断面図であり、
（ｄ）は記憶ノード形成用層の形成工程まで、（ｅ）は
開口部の形成工程までを示す。FIG. 8 is a sectional view showing a step subsequent to that of FIG. 7;
(D) shows up to the step of forming a storage node forming layer, and (e) shows up to the step of forming an opening.
【図９】図９は図８の続きの工程を示す断面図であり、
（ｆ）は第２記憶ノード形成用層の形成工程まで、
（ｇ）は個々の記憶ノード電極に分離する工程までを示
す。FIG. 9 is a sectional view showing a step subsequent to that of FIG. 8;
(F) shows the process up to the step of forming the second storage node formation layer.
(G) shows the process up to the step of separating into individual storage node electrodes.
【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｈ）は第１および第２記憶ノード形成用層の除去
工程まで、（ｉ）はプレート電極の形成工程までを示
す。10 is a cross-sectional view showing a step subsequent to that of FIG. 9; FIG. 10 (h) shows the steps up to the step of removing the first and second storage node forming layers, and FIG. 10 (i) shows the steps up to the step of forming the plate electrode. Show.
【図１１】図１１は第２従来例の半導体記憶装置の製造
方法の製造工程を示す断面図であり、（ａ）はサイドウ
ォール（第２記憶ノード形成用層）の形成工程まで、
（ｂ）は第３記憶ノード形成用層の形成工程までを示
す。FIGS. 11A and 11B are cross-sectional views illustrating a manufacturing process of a method of manufacturing a semiconductor memory device according to a second conventional example. FIG. 11A illustrates a process until a sidewall (second storage node forming layer) is formed.
(B) shows up to the step of forming the third storage node formation layer.
【図１２】図１２は図１１の続きの工程を示す断面図で
あり、（ｃ）は第１〜第３記憶ノード形成用層の除去工
程まで、（ｄ）はプレート電極の形成工程までを示す。12 is a cross-sectional view showing a step subsequent to that of FIG. 11; FIG. 12 (c) shows the steps up to the step of removing the first to third storage node forming layers, and FIG. Show.
【図１３】図１３（ａ）および（ｂ）は、それぞれ第１
および第２従来例において上層絶縁膜を形成したときの
断面図である。FIGS. 13 (a) and (b) respectively show the first
FIG. 11 is a cross-sectional view when an upper insulating film is formed in the second conventional example.
１０…半導体基板、１１…ソース・ドレイン拡散層、２
０…素子分離絶縁膜、２１…ゲート絶縁膜、２２…第１
層間絶縁膜、２３…第２層間絶縁膜、２４…第３層間絶
縁膜（エッチングストッパ）、２５，２５ａ，２５ｂ…
第１記憶ノード形成用層、２６，２６ａ，２６ｂ…第２
記憶ノード形成用層、２６ｃ…サイドウォール、２７…
キャパシタ絶縁膜、２８…上層絶縁膜、２９…第３記憶
ノード形成用層、３０ａ…ポリシリコン層、３０ｂ…タ
ングステンシリサイド、３０…ゲート電極、３１…ビッ
トコンタクトプラグ、３２ａ…ポリシリコン層、３２ｂ
…タングステンシリサイド、３２…ビット線、３３…記
憶ノードコンタクトプラグ、３４…（第１）記憶ノード
電極用層、３４ａ…（第１）記憶ノード電極、３５…第
２記憶ノード電極用層、３５ａ…内側第２記憶ノード電
極、３５ｂ…外側第２記憶ノード電極、３６…プレート
電極、ＭＮ…記憶ノード電極、ＭＮＣ…記憶ノードコン
タクト、ＢＣ…ビットコンタクト、Ｈ…開口部、Ｈ１…
第１開口部、Ｈ２…第２開口部。10: semiconductor substrate, 11: source / drain diffusion layer, 2
0: element isolation insulating film, 21: gate insulating film, 22: first
Interlayer insulating film, 23 ... second interlayer insulating film, 24 ... third interlayer insulating film (etching stopper), 25, 25a, 25b ...
First storage node formation layers, 26, 26a, 26b ... second
Storage node formation layer, 26c ... side wall, 27 ...
Capacitor insulating film, 28 upper insulating film, 29 third storage node forming layer, 30a polysilicon layer, 30b tungsten silicide, 30 gate electrode, 31 bit contact plug, 32a polysilicon layer, 32b
... tungsten silicide, 32 ... bit line, 33 ... storage node contact plug, 34 ... (first) storage node electrode layer, 34a ... (first) storage node electrode, 35 ... second storage node electrode layer, 35a ... Inside second storage node electrode, 35b Outside second storage node electrode, 36 Plate electrode, MN Storage node electrode, MNC Storage node contact, BC Bit contact, H Opening, H1
First opening, H2... Second opening.
Claims (8)
有するメモリセルが複数個配置された半導体記憶装置で
あって、 前記記憶ノード電極が少なくとも前記メモリセル間にお
いて順テーパ状に広がった形状を有する半導体記憶装
置。1. A semiconductor memory device in which a plurality of memory cells each having a memory capacitor having a storage node electrode are arranged, wherein the storage node electrode has a shape tapered forward at least between the memory cells. Storage device.
求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said storage node electrode is of a cylinder type.
順テーパ状の第１記憶ノード電極と、前記第１記憶ノー
ド電極に接続して形成された前記メモリセル間において
順テーパ状の形状を有する第２記憶ノード電極とを有す
る請求項１記載の半導体記憶装置。3. The storage node electrode has a forward tapered first storage node electrode narrowing toward the substrate side and a forward tapered shape between the memory cells formed to be connected to the first storage node electrode. 2. The semiconductor memory device according to claim 1, further comprising a second storage node electrode.
憶ノード電極がともにシリンダ型である請求項３記載の
半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein said first storage node electrode and said second storage node electrode are both cylinder type.
有するメモリセルが複数個配置された半導体記憶装置の
製造方法であって、 基板に第１記憶ノード形成用層を形成する工程と、 前記第１記憶ノード形成用層に第１記憶ノード電極の型
となる第１開口部を形成する工程と、 少なくとも前記第１開口部の内壁を被覆する第１記憶ノ
ード電極を形成する工程と、 第２記憶ノード電極の型となり、各メモリセル間におい
て基板側ほど狭まる順テーパ状の第２開口部を前記第１
記憶ノード形成用層に形成する工程と、 少なくとも前記第２開口部の内壁を被覆する第２記憶ノ
ード電極を前記第１記憶ノード電極に接続させて形成す
る工程とを有する半導体記憶装置の製造方法。5. A method for manufacturing a semiconductor memory device in which a plurality of memory cells each having a memory capacitor having a storage node electrode are arranged, comprising: forming a first storage node formation layer on a substrate; Forming a first opening serving as a type of the first storage node electrode in the storage node forming layer; forming a first storage node electrode covering at least an inner wall of the first opening; The first tapered second opening, which becomes a node electrode type and narrows toward the substrate side between the memory cells,
A method of manufacturing a semiconductor memory device, comprising: forming a storage node in a layer for forming a storage node; and connecting a second storage node electrode covering at least an inner wall of the second opening to the first storage node electrode. .
憶ノード電極をともにシリンダ型に形成する請求項５記
載の半導体記憶装置の製造方法。6. The method according to claim 5, wherein both the first storage node electrode and the second storage node electrode are formed in a cylinder shape.
が、前記第１開口部の内壁を被覆して全面に第１記憶ノ
ード電極用層を形成する工程と、前記第１記憶ノード電
極用層の上層に前記第１開口部を埋め込んで全面に第２
記憶ノード形成用層を形成する工程と、前記第１記憶ノ
ード電極用層を個々の第１記憶ノード電極に分割するよ
うに上方から前記第２記憶ノード形成用層および前記第
１記憶ノード電極用層を除去する工程とを含む請求項５
記載の半導体記憶装置の製造方法。7. The step of forming the first storage node electrode includes the steps of: covering an inner wall of the first opening to form a first storage node electrode layer over the entire surface; The first opening is buried in the upper layer of the
Forming a storage node forming layer; and forming the second storage node forming layer and the first storage node electrode from above so as to divide the first storage node electrode layer into individual first storage node electrodes. Removing the layer.
The manufacturing method of the semiconductor memory device described in the above.
は、前記第１記憶ノード形成用層の膜厚よりも浅く前記
第２開口部を形成し、 前記第２記憶ノード電極を形成する工程が、前記第２開
口部の内壁を被覆して全面に第２記憶ノード電極用層を
形成する工程と、前記第２開口部底面部分の前記第２記
憶ノード電極用層を除去して個々の第２記憶ノード電極
に分割する工程とを含む請求項５記載の半導体記憶装
置。8. The step of forming the second opening, the step of forming the second opening shallower than the thickness of the first storage node forming layer, and the step of forming the second storage node electrode. Forming a second storage node electrode layer over the entire surface by covering the inner wall of the second opening; and removing the second storage node electrode layer at the bottom of the second opening to remove individual layers. Dividing the semiconductor memory device into second storage node electrodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10014421A JPH11214645A (en) | 1998-01-27 | 1998-01-27 | Semiconductor memory and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10014421A JPH11214645A (en) | 1998-01-27 | 1998-01-27 | Semiconductor memory and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214645A true JPH11214645A (en) | 1999-08-06 |
Family
ID=11860566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10014421A Pending JPH11214645A (en) | 1998-01-27 | 1998-01-27 | Semiconductor memory and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214645A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100349686B1 (en) * | 2000-10-27 | 2002-08-24 | 주식회사 하이닉스반도체 | A method for forming storage node of inner capacitor |
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1998
- 1998-01-27 JP JP10014421A patent/JPH11214645A/en active Pending
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