JPH11214389A - Manufacture of semiconductor device - Google Patents
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- JPH11214389A JPH11214389A JP10011285A JP1128598A JPH11214389A JP H11214389 A JPH11214389 A JP H11214389A JP 10011285 A JP10011285 A JP 10011285A JP 1128598 A JP1128598 A JP 1128598A JP H11214389 A JPH11214389 A JP H11214389A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本願発明は、半導体装置の絶
縁膜加工に関するもので、特にＦｕｓｅ上絶縁膜加工方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to processing an insulating film of a semiconductor device, and more particularly to a method of processing an insulating film on a fuse.
【０００２】[0002]
【従来の技術】半導体装置の絶縁膜加工方法に関する従
来の技術について図面を参酌しながら説明する。まず、
図１に示したような半導体装置を考える。即ち、以下の
工程により形成される半導体装置である。ここでは、最
下層にアルミ配線１６を形成し、そのうちの一つをＦｕ
ｓｅ１として用いる。次にプラズマＣＶＤ法を用いて、
アルミ配線１６及びＦｕｓｅ１の上面に絶縁膜、例えば
ＴＥＯＳ膜２を形成する。次に、ＴＥＯＳ膜２の上面に
所定の形状にパターニングされた図示していないレジス
トをマスクとして異方性エッチング法、例えばＲＩＥ法
によりＴＥＯＳ膜２の上面からアルミ配線１６までＴＥ
ＯＳ膜２を除去する。そして、レジストをアッシング法
を用いて除去した後、スパッタ法又はＣＶＤ法を用い
て、ＴＥＯＳ膜が除去された部分に導電膜３を形成す
る。このアルミ配線を形成する工程から導電膜を形成す
る工程までを数回、例えば３回繰り返し、アルミ配線
４、さらに上の層にアルミ配線７、アルミ配線１０と重
ねていく。また、アルミ配線１６は導電膜３を介してア
ルミ配線４と電気的に接続され、アルミ配線４は導電膜
６を介してアルミ配線７と電気的に接続され、アルミ配
線７は導電膜９を介してアルミ配線１０と電気的に接続
されている。次に、アルミ配線１０及びＴＥＯＳ膜８の
上面に、プラズマＣＶＤ法を用いて、絶縁膜、例えばＴ
ＥＯＳ膜１５を形成し、さらにＴＥＯＳ膜１５の上面
に、プラズマＣＶＤ法を用いて、窒化シリコン膜１１を
形成する。2. Description of the Related Art A conventional technique for processing an insulating film of a semiconductor device will be described with reference to the drawings. First,
Consider a semiconductor device as shown in FIG. That is, it is a semiconductor device formed by the following steps. Here, an aluminum wiring 16 is formed in the lowermost layer, and one of them is Fu.
Used as se1. Next, using a plasma CVD method,
An insulating film, for example, a TEOS film 2 is formed on the upper surface of the aluminum wiring 16 and the fuse 1. Next, a TE pattern is formed on the upper surface of the TEOS film 2 from the upper surface of the TEOS film 2 to the aluminum wiring 16 by an anisotropic etching method, for example, RIE, using a resist (not shown) patterned in a predetermined shape on the upper surface of the TEOS film 2 as a mask.
The OS film 2 is removed. Then, after the resist is removed by an ashing method, the conductive film 3 is formed by a sputtering method or a CVD method in a portion where the TEOS film has been removed. The process from the step of forming the aluminum wiring to the step of forming the conductive film is repeated several times, for example, three times, and the aluminum wiring 4 and the aluminum wiring 7 and the aluminum wiring 10 are further superimposed on the aluminum wiring 4. The aluminum wiring 16 is electrically connected to the aluminum wiring 4 via the conductive film 3, the aluminum wiring 4 is electrically connected to the aluminum wiring 7 via the conductive film 6, and the aluminum wiring 7 is connected to the conductive film 9. It is electrically connected to the aluminum wiring 10 via the same. Next, on the upper surfaces of the aluminum wiring 10 and the TEOS film 8, an insulating film such as T
An EOS film 15 is formed, and a silicon nitride film 11 is formed on the upper surface of the TEOS film 15 by using a plasma CVD method.
【０００３】次に、図２に示したように、上記方法によ
り形成された半導体装置の最上層膜である窒化シリコン
膜１１の上面にポリイミド樹脂１２を回転塗布法を用い
て塗布し、感光させた後、ウェットエッチング法を用い
て所定の形状にパターニングする。Next, as shown in FIG. 2, a polyimide resin 12 is applied on the upper surface of a silicon nitride film 11 which is the uppermost film of the semiconductor device formed by the above method by using a spin coating method, and exposed. After that, patterning is performed into a predetermined shape by using a wet etching method.
【０００４】次に、図３に示したように、ポリイミド樹
脂１２をマスクにして異方性エッチング法、例えば、Ｒ
ＩＥ法により窒化シリコン膜１１、ＴＥＯＳ膜１５、
８、５、２を除去していく。この工程により、パッド開
口部１３の形成及び開口部１４の形成を同時に行うこと
となる。このパッド開口部１３は、アルミ配線１０と図
示せぬ外部配線とを電気的に接続するためにワイヤーボ
ンディングをするためのものである。開口部１４は、半
導体装置の加工上、不良回路が生じた場合に、例えばＦ
ｕｓｅ１を溶断して不良回路を電気的に切断するという
ヒューズブロー工程において、Ｆｕｓｅを溶断するため
にレーザーを照射するためのものである。ここで、パッ
ド開口部１３の深さＸは、ポリイミド樹脂１２の上面か
らアルミ配線１０の所定の深さまでである。一方、開口
部１４の深さＹは、ポリイミド樹脂１２の上面からＦｕ
ｓｅ１上のＴＥＯＳ膜２を数百ｎｍ残した高さまでであ
る。Next, as shown in FIG. 3, an anisotropic etching method, for example, R
The silicon nitride film 11, the TEOS film 15,
8, 5, and 2 are removed. In this step, the formation of the pad opening 13 and the formation of the opening 14 are performed simultaneously. The pad opening 13 is for performing wire bonding for electrically connecting the aluminum wiring 10 and an external wiring (not shown). The opening 14 is formed, for example, by F when a defective circuit occurs in the processing of the semiconductor device.
In a fuse blowing step of fusing fuse 1 to electrically cut a defective circuit, the laser is irradiated to fuse Fuse. Here, the depth X of the pad opening 13 is from the upper surface of the polyimide resin 12 to a predetermined depth of the aluminum wiring 10. On the other hand, the depth Y of the opening 14 is Fu from the upper surface of the polyimide resin 12.
The height is up to a height of several hundred nm after the TEOS film 2 on se1.
【０００５】[0005]
【発明が解決しようとする課題】半導体装置の加工上、
不良回路が生じた場合に、所定のヒューズを溶断し、不
良回路を電気的に切断する工程をヒューズブロー工程と
いう。このヒューズブロー工程のためには、ヒューズの
上に形成されたＴＥＯＳ膜２の膜厚を数百ｎｍ程度に制
御する必要がある。ＴＥＯＳ膜２の膜厚がこれ以上厚す
ぎると、レーザーを用いてヒューズを溶断できなくなっ
てしまうからである。SUMMARY OF THE INVENTION In processing a semiconductor device,
When a defective circuit occurs, a step of blowing a predetermined fuse and electrically cutting the defective circuit is referred to as a fuse blowing step. For this fuse blowing step, it is necessary to control the thickness of the TEOS film 2 formed on the fuse to about several hundred nm. If the TEOS film 2 is too thick, the fuse cannot be blown using a laser.
【０００６】しかし、上記従来の方法によると、パッド
開口部１３及び開口部１４とを同時に形成することとな
る（図３参照）。よって、開口部１４の深さＹを適切に
制御しようとすると、パッド開口部１３の形成におい
て、アルミ配線１０もある程度の深さまで除去されるこ
ととなる（図３参照）。すなわち、パッド開口部１３及
び開口部１４を形成する際に除去する絶縁膜の膜厚がそ
れぞれで異なるため、アルミ配線１０もある程度の深さ
まで除去されることとなるのである（図３参照）。However, according to the above-described conventional method, the pad opening 13 and the opening 14 are formed simultaneously (see FIG. 3). Therefore, when the depth Y of the opening 14 is appropriately controlled, the aluminum wiring 10 is also removed to a certain depth in forming the pad opening 13 (see FIG. 3). That is, since the thicknesses of the insulating films to be removed when forming the pad openings 13 and the openings 14 are different from each other, the aluminum wiring 10 is also removed to a certain depth (see FIG. 3).
【０００７】しかるに、近年の半導体装置においてはそ
の構造が複雑化しており、絶縁膜層が多層化しているた
め、パッド開口部１３の深さＸと開口部１４の深さＹと
の段差が著しくなってきている。これにより、アルミ配
線１０の除去される深さが深くなると断線してしまうこ
とが考えられる。また、アルミ配線１０の除去される深
さが浅くなると、Ｆｕｓｅ１上の絶縁膜の残膜が厚くな
る。これらにより、製品としての信頼性が低下すること
となる。However, in recent semiconductor devices, the structure is complicated and the insulating film layers are multi-layered, so that the step between the depth X of the pad opening 13 and the depth Y of the opening 14 is remarkable. It has become to. As a result, it is conceivable that the wire is disconnected when the depth of the removed aluminum wiring 10 is increased. In addition, when the depth of the aluminum wiring 10 to be removed becomes smaller, the remaining film of the insulating film on Fuse 1 becomes thicker. As a result, the reliability of the product is reduced.
【０００８】本願発明は上述の欠点に鑑みてなされたも
のであり、アルミ配線１０を除去することなくパッド開
口部１３及び開口部１４を形成し、かつ、Ｆｕｓｅ１上
のＴＥＯＳ膜２の残膜の膜厚の制御を容易なものとする
ことを目的とする。The present invention has been made in view of the above-mentioned drawbacks, and forms the pad openings 13 and 14 without removing the aluminum wiring 10 and removes the remaining film of the TEOS film 2 on the fuse 1. It is intended to facilitate control of the film thickness.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、本願発明は、上面から所定の深さに第一の金属配線
を有する第一の絶縁膜上に第二の金属配線を形成する工
程と、前記第二の金属配線上及び前記第一の絶縁膜上に
第二の絶縁膜を形成する工程と、前記第二の絶縁膜上の
所定の位置から前記第二の金属配線上に第一の開口部を
形成する工程と、前記第一の開口部内にエッチングスト
ッパーを形成する工程と、前記第二の絶縁膜上の所定の
位置から前記第一の金属配線上所定の位置まで第二の開
口部を形成する工程と、前記エッチングストッパーを除
去する工程とからなることを特徴とする。本願発明は上
記の方法を採ることにより、Ｆｕｓｅ１上のＴＥＯＳ膜
２の残膜の膜厚の制御を容易なものとするが可能とな
る。In order to achieve the above object, the present invention provides a method of forming a second metal wiring on a first insulating film having a first metal wiring at a predetermined depth from an upper surface. Forming a second insulating film on the second metal wiring and on the first insulating film; and forming a second insulating film on the second metal wiring from a predetermined position on the second insulating film. Forming one opening, forming an etching stopper in the first opening, and forming a second opening from a predetermined position on the second insulating film to a predetermined position on the first metal wiring. Forming an opening, and removing the etching stopper. By adopting the above method, the present invention makes it easy to control the thickness of the remaining TEOS film 2 on the Fuse 1.
【００１０】[0010]
【発明の実施の形態】以下、本願発明の実施の形態につ
いて図面を参酌して説明する。まず、図４に示したよう
な半導体装置を考える。即ち、以下の工程により形成さ
れる半導体装置である。ここでは、最下層にアルミ配線
３７を形成し、そのうちの一つをＦｕｓｅ２１として使
用する。このＦｕｓｅには、膜幅が数千ｎｍ程度、膜厚
が数百ｎｍ程度で、材料としてはアルミ等が用いられ
る。そして、プラズマＣＶＤ法を用いて、アルミ配線３
７及びＦｕｓｅ２１の上面に層間絶縁膜、例えばＴＥＯ
Ｓ膜２２を厚さ数百ｎｍから千数百ｎｍ程度に形成す
る。次に、ＴＥＯＳ膜２２の上面に所定の形状にパター
ニングされた図示していないレジストをマスクとして異
方性エッチング法、例えばＲＩＥ法によりＴＥＯＳ膜２
２の上面からアルミ配線３７の上面までのＴＥＯＳ膜２
２を除去する。そして、レジストをアッシング法を用い
て除去した後、ＴＥＯＳ膜が除去されたところに、スパ
ッタ法を用いてアルミやタングステンからなる導電膜２
３を形成する。このアルミ配線を形成する工程から導電
膜を形成する工程までを数回、例えば３回繰り返し、例
えば、膜幅が数百ｎｍ程度で膜厚が数百ｎｍ程度のアル
ミ配線２４、さらに上の層に膜幅が数百ｎｍ程度で膜厚
が数百ｎｍ程度のアルミ配線２７、膜幅が数μｍ、膜厚
が数μｍ程度のアルミ配線３０を重ねていく。各層は膜
厚数百ｎｍから千数百ｎｍ程度のＴＥＯＳ膜２５、２８
によりそれぞれ形成されている。また、アルミ配線３７
は導電膜２３を介してアルミ配線２４と電気的に接続さ
れており、アルミ配線２４は導電膜２６を介してアルミ
配線２７と電気的に接続されており、アルミ配線２７は
導電膜２９を介してアルミ配線３０と電気的に接続され
ている。次に、ＴＥＯＳ膜２８及びアルミ配線３０の上
面にプラズマＣＶＤ法を用いて、絶縁膜、例えばＴＥＯ
Ｓ膜３６を厚さ数百ｎｍ程度に形成し、さらにＴＥＯＳ
膜３６の上面にプラズマＣＶＤ法を用いて、絶縁膜、例
えば窒化シリコン膜３１を厚さ数百ｎｍ程度に形成す
る。Embodiments of the present invention will be described below with reference to the drawings. First, consider a semiconductor device as shown in FIG. That is, it is a semiconductor device formed by the following steps. Here, the aluminum wiring 37 is formed in the lowermost layer, and one of them is used as Fuse 21. This Fuse has a film width of about several thousand nm, a film thickness of about several hundred nm, and uses aluminum or the like as a material. Then, the aluminum wiring 3 is formed by using the plasma CVD method.
7 and an interlayer insulating film such as TEO
The S film 22 is formed to have a thickness of about several hundred nm to about several hundred nm. Next, the TEOS film 2 is formed on the upper surface of the TEOS film 22 by anisotropic etching, for example, RIE using a resist (not shown) patterned in a predetermined shape as a mask.
TEOS film 2 from the upper surface of aluminum oxide film 2 to the upper surface of aluminum wiring 37
Remove 2. Then, after the resist is removed by the ashing method, the conductive film 2 made of aluminum or tungsten is formed by the sputtering method where the TEOS film is removed.
Form 3 The process from the step of forming the aluminum wiring to the step of forming the conductive film is repeated several times, for example, three times. For example, the aluminum wiring 24 having a film width of about several hundred nm and a film thickness of about several hundred nm, and a further upper layer Next, an aluminum wiring 27 having a film width of about several hundred nm and a film thickness of about several hundred nm, and an aluminum wiring 30 having a film width of several μm and a film thickness of about several μm are stacked. Each layer is a TEOS film 25, 28 having a thickness of several hundred nm to several hundreds of nm.
, Respectively. Also, aluminum wiring 37
Is electrically connected to the aluminum wiring 24 via the conductive film 23, the aluminum wiring 24 is electrically connected to the aluminum wiring 27 via the conductive film 26, and the aluminum wiring 27 is connected via the conductive film 29. And is electrically connected to the aluminum wiring 30. Next, an insulating film such as TEO is formed on the upper surfaces of the TEOS film 28 and the aluminum wiring 30 by using a plasma CVD method.
An S film 36 is formed to a thickness of about several hundred nm, and a TEOS
An insulating film, for example, a silicon nitride film 31 is formed on the upper surface of the film 36 to a thickness of about several hundred nm by using the plasma CVD method.
【００１１】ここで、アルミ配線３７を導電膜２３を介
してアルミ配線２４と電気的に接続する工程、及びアル
ミ配線２４を導電膜２６を介してアルミ配線２７と電気
的に接続する工程、並びにアルミ配線２７を導電膜２９
を介してアルミ配線３０と電気的に接続する工程を省略
することも出来る。Here, a step of electrically connecting the aluminum wiring 37 to the aluminum wiring 24 via the conductive film 23, a step of electrically connecting the aluminum wiring 24 to the aluminum wiring 27 via the conductive film 26, and Aluminum wiring 27 is connected to conductive film 29
It is also possible to omit the step of electrically connecting to the aluminum wiring 30 via the wiring.
【００１２】なお、Ｆｕｓｅ２１及び各アルミ配線３
７、２４、２７、３０の上面には、エッチングストッパ
ーとして図示せぬバリアメタルを、また、Ｆｕｓｅ２１
及び各アルミ配線２４、２７、３０の底面には配線の信
頼向上のため、図示せぬバリアメタルを形成しておくこ
とが考えられる。The fuse 21 and each aluminum wiring 3
A barrier metal (not shown) as an etching stopper is provided on the upper surfaces of 7, 24, 27, and 30.
Further, it is conceivable to form a barrier metal (not shown) on the bottom surfaces of the aluminum wirings 24, 27, and 30 in order to improve the reliability of the wirings.
【００１３】また、最上層膜における窒化シリコン膜３
１は、外部からの水、可動イオンの進入を防ぐためのも
のであり、ＴＥＯＳ膜３６を用いるのは、窒化シリコン
膜３１のカバーレッジをよくするためである。The silicon nitride film 3 in the uppermost film
Reference numeral 1 is for preventing water and mobile ions from entering from the outside. The TEOS film 36 is used for improving the coverage of the silicon nitride film 31.
【００１４】また、絶縁膜層を複数重ねているところ
を、２層だけとして、ＴＥＯＳ膜２２の上面にＴＥＯＳ
膜３６及び窒化シリコン膜３１を形成しても構わない。
次に、図５に示したように、最上層膜である窒化シリコ
ン膜３１の上面にレジスト３２を回転塗布法を用いて塗
布し、写真蝕刻法を用いて所定の形状にパターニングす
る。Further, only two layers of the insulating film layer are formed on the TEOS film 22 by forming only two layers.
The film 36 and the silicon nitride film 31 may be formed.
Next, as shown in FIG. 5, a resist 32 is applied on the upper surface of the silicon nitride film 31, which is the uppermost film, by using a spin coating method, and is patterned into a predetermined shape by using photolithography.
【００１５】次に、図６に示したように、レジスト３２
をマスクにして異方性エッチング法、例えばＲＩＥ法に
より窒化シリコン膜３１及びＴＥＯＳ膜３６を除去す
る。この工程により、ワイヤーボンディングのためのパ
ッド開口部３３を形成することとなる。ここで、パッド
開口部３３の深さＸは、レジスト３２の上面からアルミ
配線３０の上面までとする。Next, as shown in FIG.
Is used as a mask, the silicon nitride film 31 and the TEOS film 36 are removed by an anisotropic etching method, for example, an RIE method. By this step, the pad openings 33 for wire bonding are formed. Here, the depth X of the pad opening 33 is from the upper surface of the resist 32 to the upper surface of the aluminum wiring 30.
【００１６】次に、図７に示したように、アッシング法
を用いてレジスト３２を除去する。そして、ＣＶＤ法を
用いて、タングステン３４をパッド開口部３３に埋め込
む。ここで、タングステンは後述するように、エッチン
グストッパーとして使用され、タングステンの他、ＴＥ
ＯＳ膜と選択比がとれることと、選択的にアルミ配線３
０上に形成できるという条件を満たすものであれば構わ
ない。なお、このエッチングストッパーとして、選択的
にアルミ配線３０上に形成できないものであっても、Ｃ
ＶＤ法を用いてタングステンをパッド開口部３３内及び
窒化シリコン膜３１上の全面に形成し、そのエッチング
ストッパーが、例えばＣＭＰ法を用いることにより窒化
シリコン膜３１上に残らないようにすることができるも
のであれば構わない。Next, as shown in FIG. 7, the resist 32 is removed by using an ashing method. Then, tungsten 34 is buried in the pad opening 33 by using the CVD method. Here, as described later, tungsten is used as an etching stopper, and in addition to tungsten, TE
The selectivity can be obtained with the OS film, and the aluminum wiring 3 can be selectively formed.
Any material that satisfies the condition that it can be formed on 0 may be used. Note that even if the etching stopper cannot be selectively formed on the aluminum wiring 30,
Tungsten is formed in the pad opening 33 and on the entire surface of the silicon nitride film 31 by using the VD method, and the etching stopper can be prevented from remaining on the silicon nitride film 31 by using, for example, the CMP method. Anything is fine.
【００１７】次に、図８に示したように、窒化シリコン
膜３１上に絶縁膜、例えば、ポリイミド樹脂３４を回転
塗布法を用いて、厚さ数μｍから十数μｍ程度に塗布
し、感光させた後、写真蝕刻法を用いて所定の形状にパ
ターニングする。ここで、ポリイミド樹脂を使用する
と、ポリイミド樹脂はそのまま半導体装置の保護の役割
を果たすことになるので、後の工程でポリイミドを除去
する必要がないという効果を得ることができる。Next, as shown in FIG. 8, an insulating film, for example, a polyimide resin 34 is coated on the silicon nitride film 31 to a thickness of about several μm to about several tens μm using a spin coating method. After that, patterning is performed into a predetermined shape using a photolithography method. Here, when the polyimide resin is used, the polyimide resin plays a role of protecting the semiconductor device as it is, so that there is no need to remove the polyimide in a later step.
【００１８】次に、図９に示したように、ポリイミド樹
脂３４をマスクとして、異方性エッチング法、例えばＲ
ＩＥ法を用いて、Ｆｕｓｅ２１上のＴＥＯＳ膜２２を所
望の膜厚だけ残して窒化シリコン膜３１、ＴＥＯＳ膜３
６、２８、２５、２２を除去する。これにより、開口部
３５の形成を行う。この開口部３５は、半導体装置の加
工上、不良回路が生じた場合に、所定のヒューズを溶断
し、不良回路を電気的に切断するヒューズブロー工程の
ためのものである。つまり、ヒューズの上面の膜厚があ
る程度以上に厚くなると、レーザーを用いてヒューズを
溶断できなくなってしまうため、ヒューズの上面の膜厚
を数百ｎｍ程度に制御する必要があるのである。Next, as shown in FIG. 9, an anisotropic etching method such as R
Using the IE method, the silicon nitride film 31 and the TEOS film 3 are formed while leaving the TEOS film 22 on the fuse 21 to a desired thickness.
6, 28, 25 and 22 are removed. Thus, the opening 35 is formed. The opening 35 is for a fuse blowing step of blowing a predetermined fuse and electrically cutting the defective circuit when a defective circuit occurs in processing the semiconductor device. That is, if the film thickness of the upper surface of the fuse becomes thicker than a certain level, it becomes impossible to blow the fuse using a laser.
【００１９】ここで、開口部３５の深さＺは、ポリイミ
ド樹脂３４の上面からＦｕｓｅ２１上のＴＥＯＳ膜２を
数百ｎｍ、例えば１５０ｎｍから２００ｎｍ残した高さ
までである。また、このとき同時にパッド開口部３３で
はタングステン３４が所定の深さまで除去されることと
なる。しかし、タングステン３４はＴＥＯＳ膜と選択比
が十分にとれることから、ほとんど除去されない。Here, the depth Z of the opening 35 is from the upper surface of the polyimide resin 34 to a height where the TEOS film 2 on the Fuse 21 is left for several hundred nm, for example, 150 nm to 200 nm. At this time, the tungsten 34 is simultaneously removed from the pad opening 33 to a predetermined depth. However, tungsten 34 is hardly removed because a sufficient selectivity can be obtained with the TEOS film.
【００２０】次に、図１０に示したように、パッド開口
部３３内に残存するタングステン３４を過酸化水素液に
て除去する。これにより、アルミ配線３０を除去するこ
となく、半導体装置の絶縁膜加工を行うことが可能とな
る。Next, as shown in FIG. 10, the tungsten 34 remaining in the pad opening 33 is removed with a hydrogen peroxide solution. Thereby, it is possible to process the insulating film of the semiconductor device without removing the aluminum wiring 30.
【００２１】以上詳述したように、従来では、アルミ配
線を除去しながら開口部の深さを制御していたため、そ
の制御が困難となり、アルミ配線１０の断線を生じるな
ど、信頼性の低下を生じることとなったのに対し（図３
参照）、本願発明によれば、アルミ配線３０を除去する
ことなく開口部３５の深さを制御することが可能となる
( 図１０参照) 。また、ポリイミド樹脂３４をマスク材
として用いることにより、ポリイミド樹脂はそのまま半
導体装置の保護の役割を果たすことになるので、後の工
程でポリイミドを除去する必要がないという効果を得る
ことができる。As described in detail above, conventionally, since the depth of the opening is controlled while removing the aluminum wiring, it becomes difficult to control the depth of the opening, and a reduction in reliability such as disconnection of the aluminum wiring 10 occurs. (Figure 3
According to the present invention, the depth of the opening 35 can be controlled without removing the aluminum wiring 30.
(See FIG. 10). In addition, by using the polyimide resin 34 as a mask material, the polyimide resin plays a role of protecting the semiconductor device as it is, so that there is no need to remove the polyimide in a later step.
【００２２】[0022]
【発明の効果】以上詳述したように、本願発明によれ
ば、最上層絶縁膜加工において、Ｆｕｓｅ上の絶縁膜の
残膜の膜厚の制御を容易なものとするが可能となる。As described above in detail, according to the present invention, in processing the uppermost insulating film, it is possible to easily control the thickness of the remaining insulating film on the fuse.
【図１】半導体装置の最上層絶縁膜加工方法についての
従来技術を示す工程断面図。FIG. 1 is a process sectional view showing a conventional technique for a method of processing an uppermost insulating film of a semiconductor device.
【図２】半導体装置の最上層絶縁膜加工方法についての
従来技術を示す工程断面図。FIG. 2 is a process sectional view showing a conventional technique for a method of processing an uppermost insulating film of a semiconductor device.
【図３】半導体装置の最上層絶縁膜加工方法についての
従来技術を示す工程断面図。FIG. 3 is a process sectional view showing a conventional technique for a method of processing an uppermost insulating film of a semiconductor device.
【図４】本願発明の実施の形態を示す工程断面図。FIG. 4 is a process cross-sectional view showing the embodiment of the present invention.
【図５】本願発明の実施の形態を示す工程断面図。FIG. 5 is a process sectional view showing the embodiment of the present invention.
【図６】本願発明の実施の形態を示す工程断面図。FIG. 6 is a process sectional view showing the embodiment of the present invention;
【図７】本願発明の実施の形態を示す工程断面図。FIG. 7 is a process sectional view showing the embodiment of the present invention;
【図８】本願発明の実施の形態を示す工程断面図。FIG. 8 is a process sectional view illustrating the embodiment of the present invention.
【図９】本願発明の実施の形態を示す工程断面図。FIG. 9 is a process cross-sectional view illustrating the embodiment of the present invention.
【図１０】本願発明の実施の形態を示す工程断面図。FIG. 10 is a process sectional view showing the embodiment of the present invention;
１・・・・Ｆｕｓｅ ２・・・・ＴＥＯＳ膜 ３・・・・導電膜 ４・・・・アルミ配線 ５・・・・ＴＥＯＳ膜 ６・・・・導電膜 ７・・・・アルミ配線 ８・・・・ＴＥＯＳ膜 ９・・・・導電膜 １０・・・・アルミ配線 １１・・・・窒化シリコン膜 １２・・・・ポリイミド樹脂 １３・・・・パッド開口部 １４・・・・開口部 １５・・・・ＴＥＯＳ膜 １６・・・・アルミ配線 ２１・・・・Ｆｕｓｅ ２２・・・・ＴＥＯＳ膜 ２３・・・・導電膜 ２４・・・・アルミ配線 ２５・・・・ＴＥＯＳ膜 ２６・・・・導電膜 ２７・・・・アルミ配線 ２８・・・・ＴＥＯＳ膜 ２９・・・・導電膜 ３０・・・・アルミ配線 ３１・・・・窒化シリコン膜 ３２・・・・レジスト ３３・・・・パッド開口部 ３４・・・・タングステン ３５・・・・開口部 ３６・・・・ＴＥＯＳ膜 ３７・・・・アルミ配線 1 ··· Fuse 2 ··· TEOS film 3 ··· Conductive film 4 ··· Aluminum wiring 5 ··· TEOS film 6 ··· Conductive film 7 ··· Aluminum wiring 8 · ··· TEOS film 9 ··· Conductive film 10 ··· Aluminum wiring 11 ··· Silicon nitride film 12 ··· Polyimide resin 13 ··· Pad opening 14 ··· Opening 15 ··· TEOS film 16 ··· Aluminum wiring 21 ··· Fuse 22 ··· TEOS film 23 ··· Conductive film 24 ··· Aluminum wiring 25 ··· TEOS film 26 ··· ··· Conductive film 27 ··· Aluminum wiring 28 ··· TEOS film 29 ··· Conductive film 30 ··· Aluminum wiring 31 ··· Silicon nitride film 32 ··· Resist 33 ···・ Pad opening 34 ・ ・ ・ ・ Tungsten 35 ・ ・ ・ ・ Opening 3 6 ··· TEOS film 37 · · · Aluminum wiring
Claims (3)
有する第一の絶縁膜上に第二の金属配線を形成する工程
と、 前記第二の金属配線上及び前記第一の絶縁膜上に第二の
絶縁膜を形成する工程と、 前記第二の絶縁膜上の所定の位置から前記第二の金属配
線上に第一の開口部を形成する工程と、 前記第一の開口部内にエッチングストッパーを形成する
工程と、 前記第二の絶縁膜上の所定の位置から前記第一の金属配
線上の所定の位置まで第二の開口部を形成する工程と、 前記エッチングストッパーを除去する工程とからなる半
導体装置の製造方法。A step of forming a second metal wiring on a first insulating film having a first metal wiring at a predetermined depth from an upper surface; and forming a second metal wiring on the second metal wiring and the first insulating film. Forming a second insulating film on the film; forming a first opening on the second metal wiring from a predetermined position on the second insulating film; Forming an etching stopper in a portion; forming a second opening from a predetermined position on the second insulating film to a predetermined position on the first metal wiring; removing the etching stopper A method of manufacturing a semiconductor device.
配線をアルミとし、前記エッチングストッパーをタング
ステンとすることを特徴とする請求項１記載の半導体装
置の製造方法。2. The method according to claim 1, wherein said first metal wiring and said second metal wiring are made of aluminum, and said etching stopper is made of tungsten.
配線をアルミとし、前記エッチングストッパーをタング
ステンとし、前記第一の絶縁膜をＴＥＯＳ膜とし、前記
第二の絶縁膜を窒化シリコン膜とすることを特徴とする
請求項１記載の半導体装置の製造方法。3. The first metal wiring and the second metal wiring are made of aluminum, the etching stopper is made of tungsten, the first insulating film is made of a TEOS film, and the second insulating film is made of a silicon nitride film. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011285A JPH11214389A (en) | 1998-01-23 | 1998-01-23 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10011285A JPH11214389A (en) | 1998-01-23 | 1998-01-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214389A true JPH11214389A (en) | 1999-08-06 |
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ID=11773735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10011285A Pending JPH11214389A (en) | 1998-01-23 | 1998-01-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214389A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341481B1 (en) * | 1999-11-15 | 2002-06-21 | 윤종용 | method of fabricating for semiconductor device |
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-
1998
- 1998-01-23 JP JP10011285A patent/JPH11214389A/en active Pending
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