JPH11214290A - レジスト膜及び半導体装置の製造方法 - Google Patents
レジスト膜及び半導体装置の製造方法Info
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- JPH11214290A JPH11214290A JP1724698A JP1724698A JPH11214290A JP H11214290 A JPH11214290 A JP H11214290A JP 1724698 A JP1724698 A JP 1724698A JP 1724698 A JP1724698 A JP 1724698A JP H11214290 A JPH11214290 A JP H11214290A
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Abstract
することによる影響を回避したレジスト膜及び半導体装
置の製造方法を提供する。 【解決手段】 被エッチング材である絶縁膜(BPSG
膜)12の表面にレジスト材16を形成し、該レジスト
材16の全周面を導電膜(アモルファスカーボン膜1
4、18で被覆するように形成した後に絶縁膜12のエ
ッチングを行う。
Description
に用いられるエッチングマスクとなるレジスト膜及び半
導体装置の製造方法に係り、特に、荷電粒子ビームによ
るエッチングに用いられるレジスト膜及びこのレジスト
膜を使用した半導体装置の製造方法に関する。
平7−74076号公報に記載された技術がある。これ
はレジスト膜を、荷電粒子に感応する樹脂膜と、この樹
脂膜の下に位置し、かつ前記荷電粒子を樹脂膜に照射し
た際に荷電粒子を逃がす導電性の膜とからなる2重構造
とすることにより、エッチング中におけるレジスト膜の
チャージアップを抑制し、荷電粒子ビームの屈曲照射現
象を低減して精度の良いパターン露光を実現しようとす
るものである。
ト膜はレジストの下層にのみカーボン膜等の導電膜を形
成するものであったため、導電膜と直接、接触している
部分の電荷のみしか逃がすことができず、実際的にはレ
ジスト膜のチャージアップを抑制することは困難である
という問題が有った。
ものであり、荷電粒子ビームによるエッチング中にレジ
スト膜がチャージアップすることによる影響を回避した
レジスト膜及び半導体装置の製造方法を提供することを
目的とする。
に請求項1に記載の発明は、被エッチング材の表面に全
周面が導電膜で被覆されたレジスト材を形成することを
特徴とする。
エッチング材の表面に、表面が導電膜で被覆されたレジ
スト材を形成することを特徴とする。
記載のレジスト膜において、前記被エッチング材は、絶
縁膜または導電膜であることを特徴とする。
至3のいずれかに記載のレジスト膜において、前記被エ
ッチング材を被覆する導電膜はアモルファスカーボン膜
であることを特徴とする。
被エッチング材の表面に全周面が導電膜で被覆されたレ
ジスト材を形成したので、荷電粒子ビームによるエッチ
ング中にレジスト材がチャージアップしても、静電シー
ルドされ、荷電粒子ビームがレジスト内に蓄積された電
荷によるクーロン力により曲げられるのを防止すること
ができる。この場合に被エッチング材は例えば、絶縁膜
であり、レジスト材を被覆する導電膜は例えば、アモル
ファスカーボン膜である。尚、被エッチング材は導電膜
であってもよい。
性の被エッチング材の表面に、表面が導電膜で被覆され
たレジスト材を形成したので、荷電粒子ビームによるエ
ッチング中にレジスト材がチャージアップしても、静電
シールドされ、荷電粒子ビームがレジスト内に蓄積され
た電荷によるクーロン力により曲げられるのを防止する
ことができる。この場合に被エッチング材は例えば、導
電膜であり、レジスト材を被覆する導電膜は例えば、ア
モルファスカーボン膜である。
グ材である絶縁膜の表面に全周面が導電膜で被覆された
レジスト材を形成した後に前記絶縁膜のエッチングを行
うことを特徴とする。
なるレジストパターンを形成するレジスト材が荷電粒子
ビームによるエッチング中にチャージアップしてもレジ
スト材に蓄積した電荷はレジスト材の周面を被覆する導
電膜により静電シールドされるので、上記電荷によるク
ーロン力により荷電粒子ビームが曲げられることが防止
される。この結果、被エッチング材である絶縁膜のエッ
チング加工面として理想的な垂直面形状が得られる。
エッチング材の表面に、表面が導電膜で被覆されたレジ
スト材を形成した後に前記導電性の被エッチング材のエ
ッチングを行うことを特徴とする。
なるレジストパターンを形成するレジスト材が荷電粒子
ビームによるエッチング中にチャージアップしてもレジ
スト材に蓄積した電荷はレジスト材の周面を被覆する導
電膜及び導電性の被エッチング材により静電シールドさ
れるので、上記電荷によるクーロン力により荷電粒子ビ
ームが曲げられることが防止される。この結果、被エッ
チング材である導電膜のエッチング加工面として理想的
な垂直面形状が得られる。
を参照して説明する。図1には本発明の第1の実施の形
態に係る半導体装置の製造工程の一部が示されている。
この例では絶縁膜のエッチングの1つであるコンタクト
ホールのエッチング工程について説明する。図1におい
て、シリコン基板10上に被エッチング膜であるBPS
G(Boro−Phospho−Silicate G
lass)膜12をCVD(Chemical Vap
or Deposition)法により形成する(図1
(a))。
導電膜であるアモルファスカーボン膜14を膜厚が約2
00Å程度に形成する(図1(b))。ここでアモルフ
ァスカーボン膜14はエッチング時の阻害要因となるの
で可能な限り、薄い方が望ましい。次に、周知のリソグ
ラフィ法によりレジスト16でコンタクトホールパター
ンを形成する(図1(c))。この際にレジスト16で
形成されたコンタクトホールパターンのホール17の径
の寸法は、次の工程のアモルファスカーボンのスパッタ
により小さくなることを見込んで、例えば、次の工程で
アモルファスカーボン膜をスパッタにより膜厚200Å
に形成する場合に設定値より約0.04μmだけ大きく
なるようにすることが必要である。
たシリコン基板10の全面に上述した図1(b)に示す
工程と同様に常温スパッタ法により約200Åの膜厚で
アモルファスカーボン膜18が形成される。このアモル
ファスカーボン膜18の膜厚もアモルファスカーボン膜
14と同様に薄い方が望ましいが、エッチング中にレジ
スト16の側壁に形成されているアモルファスカーボン
膜が削り取られて消失してしまうと、レジスト16にチ
ャージアップされた電荷を静電シールドする効果が失わ
れるので、200Å程度が望ましい。
形成することによりアモルファスカーボン膜14とアモ
ルファスカーボン膜18とがレジスト16を被覆するよ
うに接続され、アモルファスカーボン膜14とアモルフ
ァスカーボン膜18とは同電位となる(図1(d))。
よりBPSG膜12のエッチングを行うが、その際にま
ずBPSG膜12上に形成された約400Å程度の膜厚
のアモルファスカーボン膜14、18を異方性エッチン
グにより除去しなければならない。絶縁膜にコンタクト
ホールを形成する通常のエッチング条件(例えば、圧
力:350mTorr,RF Power:800W,
反応ガスAr/CHF3/CF4 :200/35/35
sccm)でもアモルファスカーボン膜をエッチングす
ることはできるが、BPSG膜12に対するアモルファ
スカーボン膜のエッチグレート(選択比)を高くした方
が、BPSG膜12をより均一にエッチングすることが
できるため、反応ガスのうちフッ素(F)系ガスの比率
(CF4 /(CF4 +CHF3 ))を例えば、0〜30
%程度、高めた方がよい。
14、18のエッチングに反応ガスの流量をAr/CH
F3 /CF4 =200/10/60sccm(CF4 の
比率は約15%)として用いる。この条件を用いると約
20秒でコンタクトホール17の底部のアモルファスカ
ーボン膜14、18を除去できるので、その後既述した
絶縁膜にコンタクトホールを形成する通常のエッチング
条件で異方性エッチングを行う。
たアモルファスカーボン膜18は除去されるが、レジス
ト16の側面にアモルファスカーボン膜18’がサイド
ウォール状に残留し、レジスト16の下層に形成されて
いるアモルファスカーボン膜14とが接続されたままの
状態が保持されるので、アモルファスカーボン膜18’
の電位はアモルファスカーボン膜14と同電位に保たれ
る(図1(e))。次にレジスト16と、レジスト16
の下層及び側面に形成されたアモルファスカーボン膜1
4、18’とを除去するために、O2 プラズマにより灰
化処理を行い、更に酸(H2 SO4 にH2 O2 を加え、
120℃に加熱)により洗浄する。この結果、レジスト
16及びレジスト16の下層及び側面に形成されたアモ
ルファスカーボン膜14、18’が完全に除去される
(図1(f))。
に示すように被エッチング材であるBPSG膜12の表
面に形成されるレジスト16の全周面を導電膜であるア
モルファスカーボン膜14、18’で被覆するように形
成した後にBPSG膜12のエッチングを行うようにし
たので、BPSG膜12のエッチング中にレジスト16
がチャージアップしてもその電荷は静電シールドされる
ので、エッチングする荷電粒子ビーム20がレジスト1
6に蓄積した電荷によるクーロン力により図4に示すよ
うに曲げられことが防止される。この結果、絶縁膜のエ
ッチングされた側面は理想的な垂直面形状が得られる。
ァスカーボン膜18’の膜厚Tを変化させることによ
り、フォトリソグラフィの解像度の限界寸法S以下の径
のコンタクトホールを形成することが可能に成ると共
に、コンタクトホールの径D(D=S−2T)の寸法調
整も可能となる。
体装置の製造工程の一部が示されている。この例では導
電膜のエッチングの一例としてポリシリコン膜のエッチ
ング工程について説明する。図2においてシリコン基板
10上に熱酸化により絶縁膜であるシリコン酸化(Si
O2 )膜を形成した後、LPCVD(Low Pres
sure Chemical Vapor Depos
ition)法により被エッチング材としての導電膜で
あるポリシリコン膜22を所定の膜厚に形成する(図2
(a))。このポリシリコン膜22は本発明の第1の導
電膜に相当する。
コン膜22をパターニングするためのマスクになるレジ
スト16を形成し、通常のフォトリソグラフィ法により
パターニングする(図2(b))。次いでポリシリコン
膜22及びパターニングされたレジスト16の露出した
表面に常温スパッタ法により導電膜としてアモルファス
カーボン膜24を約200Åの膜厚に形成する(図2
(c))。このアモルファスカーボン膜24は本発明の
第2の導電膜に相当する。
よりポリシリコン膜22のエッチングを行うが、その際
にまずポリシリコン膜22上に形成された約200Å程
度の膜厚のアモルファスカーボン膜24を異方性エッチ
ングにより除去しなければならない。ポリシリコン膜2
2に対するアモルファスカーボン膜24のエッチグレー
ト(選択比)を高くした方が、ポリシリコン膜22をよ
り均一にエッチングすることができるため、アモルファ
スカーボン膜24の反応性イオンエッチングに使用する
反応ガスは、CHF3 ガスやC2 F6 ガスにO2 を約5
%程度、添加するのが望ましい。
24のエッチングに反応ガスの流量をCHF3 (または
C2 F6 )/O2 =100/5sccmとして用いる。
この条件を用いると約30秒でレジスト16及びポリシ
リコン膜22上のアモルファスカーボン膜24を除去で
きる。その後レジスト16をマスクとして異方性エッチ
ングを行い、ポリシリコン膜22の不要部分を除去す
る。この結果、レジスト16の上層に形成されたアモル
ファスカーボン膜24は除去されるが、レジスト16の
側面にアモルファスカーボン膜24’がサイドウォール
状に残留し、このアモルファスカーボン膜24’がレジ
スト16の下部にに形成されているポリシリコン膜22
とが接続されたままの状態が保持されるので、アモルフ
ァスカーボン膜24’の電位はポリシリコン膜22と同
電位に保たれる(図2(d))。次にレジスト16と、
レジスト16の側面に形成されたアモルファスカーボン
膜24’を除去するために、O2 プラズマにより灰化処
理を行い、更に酸(H2SO4 にH2 O2 を加え、12
0℃に加熱)により洗浄する。この結果、レジスト16
及びレジスト16の側面に形成されたアモルファスカー
ボン膜24’が完全に除去される(図2(e))。
ッチング材であるポリシリコン膜22の表面にレジスト
16を形成し、レジスト16の少なくとも露出した表面
を導電膜としてのアモルファスカーボン膜24で被覆す
るように形成した後にポリシリコン膜22のエッチング
を行うようにしたので、ポリシリコン膜22のエッチン
グ中にレジスト16がチャージアップしてもその電荷は
アモルファスカーボン膜24’及びポリシリコン膜22
により静電シールドされ、エッチングする荷電粒子ビー
ムがレジスト16に蓄積した電荷によるクーロン力によ
り曲げられことが防止される。この結果、ポリシリコン
膜22のエッチングされた側面は理想的な垂直面形状と
なる。
に記載の発明によれば、被エッチング材の表面に全周面
が導電膜で被覆されたレジスト材を形成したので、荷電
粒子ビームによるエッチング中にレジスト材がチャージ
アップしても、静電シールドされ、荷電粒子ビームがレ
ジスト内に蓄積された電荷によるクーロン力により曲げ
られるのを防止することができる。
性の被エッチング材の表面に、表面が導電膜で被覆され
たレジスト材を形成したので、荷電粒子ビームによるエ
ッチング中にレジスト材がチャージアップしても、静電
シールドされ、荷電粒子ビームがレジスト内に蓄積され
た電荷によるクーロン力により曲げられるのを防止する
ことができる。
なるレジストパターンを形成するレジスト材が荷電粒子
ビームによるエッチング中にチャージアップしてもレジ
スト材に蓄積した電荷はレジスト材の周面を被覆する導
電膜により静電シールドされるので、上記電荷によるク
ーロン力により荷電粒子ビームが曲げられることが防止
される。この結果、被エッチング材である絶縁膜のエッ
チング加工面として理想的な垂直面形状が得られる。
なるレジストパターンを形成するレジスト材が荷電粒子
ビームによるエッチング中にチャージアップしてもレジ
スト材に蓄積した電荷はレジスト材の周面を被覆する導
電膜及び導電性の被エッチング材により静電シールドさ
れるので、上記電荷によるクーロン力により荷電粒子ビ
ームが曲げられることが防止される。この結果、被エッ
チング材である導電膜のエッチング加工面として理想的
な垂直面形状が得られる。
製造工程の一例を示す説明図。
製造工程の一例を示す説明図
製造方法の効果を説明するための説明図。
製造方法の効果を説明するための説明図。
製造方法の効果を説明するための説明図。
Claims (6)
- 【請求項1】 被エッチング材の表面に全周面が導電膜
で被覆されたレジスト材を形成することを特徴とするレ
ジスト膜。 - 【請求項2】 導電性の被エッチング材の表面に、表面
が導電膜で被覆されたレジスト材を形成することを特徴
とするレジスト膜。 - 【請求項3】 前記被エッチング材は、絶縁膜または導
電膜であることを特徴とする請求項1に記載のレジスト
膜。 - 【請求項4】 前記被エッチング材を被覆する導電膜は
アモルファスカーボン膜であることを特徴とする請求項
1乃至4のいずれかに記載のレジスト膜。 - 【請求項5】 被エッチング材である絶縁膜の表面に全
周面が導電膜で被覆されたレジスト材を形成した後に前
記絶縁膜のエッチングを行うことを特徴とする半導体装
置の製造方法。 - 【請求項6】 導電性の被エッチング材の表面に、表面
が導電膜で被覆されたレジスト材を形成した後に前記導
電性の被エッチング材のエッチングを行うことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1724698A JPH11214290A (ja) | 1998-01-29 | 1998-01-29 | レジスト膜及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1724698A JPH11214290A (ja) | 1998-01-29 | 1998-01-29 | レジスト膜及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11214290A true JPH11214290A (ja) | 1999-08-06 |
Family
ID=11938604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1724698A Pending JPH11214290A (ja) | 1998-01-29 | 1998-01-29 | レジスト膜及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11214290A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005022617A1 (en) * | 2003-08-22 | 2005-03-10 | Micron Technology, Inc. | Masking methods |
US7115524B2 (en) | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
JP2008004696A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器 |
US7354631B2 (en) | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
-
1998
- 1998-01-29 JP JP1724698A patent/JPH11214290A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005022617A1 (en) * | 2003-08-22 | 2005-03-10 | Micron Technology, Inc. | Masking methods |
US7105431B2 (en) | 2003-08-22 | 2006-09-12 | Micron Technology, Inc. | Masking methods |
US7470606B2 (en) | 2003-08-22 | 2008-12-30 | Micron Technology, Inc. | Masking methods |
US7354631B2 (en) | 2003-11-06 | 2008-04-08 | Micron Technology, Inc. | Chemical vapor deposition apparatus and methods |
US7115524B2 (en) | 2004-05-17 | 2006-10-03 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
US7432212B2 (en) | 2004-05-17 | 2008-10-07 | Micron Technology, Inc. | Methods of processing a semiconductor substrate |
JP2008004696A (ja) * | 2006-06-21 | 2008-01-10 | Sharp Corp | 接続用配線構造、接続用配線構造の製造方法、固体撮像装置の製造方法、固体撮像装置および電子情報機器 |
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