JPH11213864A - Field emission type cold cathode and manufacture thereof - Google Patents
Field emission type cold cathode and manufacture thereofInfo
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- JPH11213864A JPH11213864A JP869998A JP869998A JPH11213864A JP H11213864 A JPH11213864 A JP H11213864A JP 869998 A JP869998 A JP 869998A JP 869998 A JP869998 A JP 869998A JP H11213864 A JPH11213864 A JP H11213864A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電界放出型冷陰極
及びその製造方法とに関する。The present invention relates to a field emission cold cathode and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、Ｓｉ半導体加工技術を利用した電
界放出型冷陰極の開発が、活発に行なわれている。2. Description of the Related Art In recent years, field emission cold cathodes utilizing Si semiconductor processing technology have been actively developed.
【０００３】電界放出型冷陰極は、カソード電極上に形
成された円錐状或いはピラミッド状のエミッタと、エミ
ッタ電極層の先端部から電子を引き出すためのゲート電
極とから形成される。A field emission cold cathode is formed of a conical or pyramid-shaped emitter formed on a cathode electrode, and a gate electrode for extracting electrons from the tip of an emitter electrode layer.
【０００４】電界放出型冷陰極の形成方法には、大別す
るとＳｐｉｎｄｔ法と転写モールド法との二つある。Ｓ
ｐｉｎｄｔ法で形成した場合、円錐状のエミッタを囲む
ように形成された絶縁層上にゲート電極が形成される。
また、転写モールド法で形成した場合、エミッタの側面
上に形成された絶縁膜を介してゲート電極が形成され
る。[0004] There are two main methods of forming field emission cold cathodes: the Spindt method and the transfer molding method. S
When formed by the pindt method, a gate electrode is formed on an insulating layer formed so as to surround a conical emitter.
Further, when formed by the transfer molding method, a gate electrode is formed via an insulating film formed on a side surface of the emitter.
【０００５】円錐状のエミッタから電子を引き出すため
に、ゲート電極とエミッタの間に電圧差を与えると、形
状不均一性等のために異常放電が発生したり、ゲート電
極とエミッタとの間に電界誘起応力が働き、ゲート電極
とエミッタとが電気的に接触して短絡し、エミッタから
電子が放出されないことがあるという問題があった。When a voltage difference is applied between the gate electrode and the emitter in order to extract electrons from the conical emitter, abnormal discharge occurs due to non-uniform shape or the like. There is a problem that an electric field-induced stress acts to electrically short-circuit the gate electrode and the emitter, so that electrons are not emitted from the emitter.
【０００６】また、電界放出型冷陰極が行方向及び列方
向に２次元配列された小型のＦＥＡ（Field Emission A
rray）を基板上にタイリングして形成する技術が報告さ
れている。ところが、小型のＦＥＡに形成されたゲート
電極を電気的に接続することが困難であるという問題が
あった。[0006] A small FEA (Field Emission A) in which field emission cold cathodes are two-dimensionally arranged in a row direction and a column direction.
(Rray) has been reported to be formed by tiling on a substrate. However, there is a problem that it is difficult to electrically connect a gate electrode formed on a small FEA.
【０００７】隣接するゲート電極をワイヤーボンディン
グを用いて電気的に接続し、大面積のＦＥＡを形成する
技術が報告されている。だが、ワイヤーボンディングを
用いると製造コストが高いという問題点があった。A technique has been reported in which adjacent gate electrodes are electrically connected using wire bonding to form a large-area FEA. However, the use of wire bonding has a problem that the manufacturing cost is high.
【０００８】[0008]
【発明が解決しようとする課題】上述したように、従来
の電界放出型冷陰極には、電界誘起応力によってゲート
電極とエミッタとが接触し短絡し、エミッタから電子が
放出されないことがあるという問題があった。As described above, the conventional field emission cold cathode has a problem in that the gate electrode and the emitter come into contact with each other due to electric field-induced stress, causing a short circuit, so that the emitter is not emitted from the emitter. was there.
【０００９】また、従来、大面積のＦＥＡを安価に製造
することができないという問題点があった。Further, conventionally, there has been a problem that a large-area FEA cannot be manufactured at low cost.
【００１０】本発明の目的は、ゲート電極とエミッタと
の短絡を防止して、信頼性の向上を図り得ると共に、大
面積のＦＥＡを容易に、且つ安価に製造することが可能
となる電界放出型冷陰極及びその製造方法を提供するこ
とにある。SUMMARY OF THE INVENTION It is an object of the present invention to prevent a short circuit between a gate electrode and an emitter, to improve reliability, and to easily and inexpensively manufacture a large-area FEA. And a method of manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。Means for Solving the Problems [Configuration] The present invention is configured as follows to achieve the above object.
【００１２】（１） 本発明（請求項１）の電界放出型
冷陰極は、絶縁基板上に形成されたカソード電極と、こ
のカソード電極上に形成され、先端部が先鋭な凸部を有
するエミッタ電極層と、このエミッタ電極層の表面に沿
って形成され、該電極層の前記凸部の先端部領域が除去
された絶縁層と、この絶縁層上に形成され、前記凸部の
先端部領域に開口部を有する剛体層と、この剛体層上に
形成され、前記凸部の先端部領域に開口部を有するゲー
ト電極とを具備してなることを特徴とする。(1) A field emission cold cathode according to the present invention (claim 1) has a cathode electrode formed on an insulating substrate and an emitter formed on the cathode electrode and having a sharp projection at the tip. An electrode layer, an insulating layer formed along the surface of the emitter electrode layer, and having a tip region of the protrusion removed from the electrode layer; and a tip region of the protrusion formed on the insulating layer. And a gate electrode formed on the rigid layer and having an opening in the tip region of the projection.
【００１３】（２） 本発明（請求項２）の電界放出型
冷陰極は、カソード電極と、前記カソード電極に電気的
に接続され行方向及び列方向に２次元配置されたエミッ
タ電極と、列方向に沿って複数本形成され、前記エミッ
タ電極層から電子を引き出すゲート電極とを含む電界放
出型冷陰極であって、前記エミッタ電極層及びゲート電
極は、前記カソード電極上に密接して配列された複数の
構造基体にそれぞれ形成され、列方向に隣接する構造基
体に形成されたゲート電極は、膜状のゲート電極接続層
によって電気的に接続されていることを特徴とする。(2) A field emission cold cathode according to the present invention (claim 2) comprises a cathode electrode, an emitter electrode electrically connected to the cathode electrode, two-dimensionally arranged in a row direction and a column direction, and a column. A field emission cold cathode including a plurality of electrodes formed along a direction, and a gate electrode for extracting electrons from the emitter electrode layer, wherein the emitter electrode layer and the gate electrode are closely arranged on the cathode electrode. The gate electrodes formed on the plurality of structural bases and formed on the structural bases adjacent in the column direction are electrically connected by a film-shaped gate electrode connecting layer.
【００１４】（３） 本発明（請求項３）の電界放出型
冷陰極は、絶縁基板上に行方向に沿って複数本配列形成
されたカソード電極と、これらのカソード電極に電気的
に接続され先端が先鋭な凸部が行方向及び列方向に２次
元配置されたエミッタ電極層と、列方向に沿って複数本
形成され、それぞれの凸部の先端部から電子を引き出
し、該凸部の先端部上に開口部を有するゲート電極とを
含む電界放出型冷陰極であって、前記エミッタ電極層
は、前記カソード電極上に密接して配列された複数の構
造基体にそれぞれ形成され、各構造基体のエミッタ電極
層上には、該電極層の表面に沿って形成され、前記凸部
の先端部領域が除去された絶縁層と、この絶縁層上に列
方向に沿って配列形成され、前記凸部の先端部領域に開
口部を有する剛体層とが順次積層され、前記ゲート電極
は、列方向に隣接する構造基体の前記剛体層上に連続形
成されていることを特徴とする。(3) The field emission cold cathode according to the present invention (claim 3) has a plurality of cathode electrodes formed on the insulating substrate along the row direction, and is electrically connected to these cathode electrodes. A plurality of sharply projecting protrusions are formed in the emitter electrode layer two-dimensionally arranged in the row direction and the column direction, and a plurality of protrusions are formed in the column direction. Electrons are extracted from the tips of the respective protrusions. A field emission cold cathode including a gate electrode having an opening on a portion thereof, wherein the emitter electrode layer is formed on a plurality of structural substrates closely arranged on the cathode electrode, respectively. An insulating layer formed along the surface of the electrode layer and having the tip region of the protrusion removed, and arranged on the insulating layer along the column direction, Rigid layer having an opening in the tip region of the part The gate electrodes are sequentially stacked, and the gate electrodes are continuously formed on the rigid layer of the structural base adjacent in the column direction.
【００１５】構成（３）に記載した発明の好ましい実施
態様を以下に示す。A preferred embodiment of the invention described in the constitution (3) will be described below.
【００１６】隣接する構造基体の接合部と各ゲート電極
との交差部を含む領域の前記ゲート電極上に、ゲート電
極接続導電層が選択的に形成されている。A gate electrode connecting conductive layer is selectively formed on the gate electrode in a region including an intersection between the junction of the adjacent structural bases and each gate electrode.
【００１７】隣接する構造基体の接合部を含む領域のカ
ソード電極の下に、カソード電極接続導電層が形成され
ている。A cathode electrode connecting conductive layer is formed below the cathode electrode in a region including a junction between adjacent structural bases.
【００１８】構成（２），（３）に記載した発明の好ま
しい実施態様を以下に示す。Preferred embodiments of the invention described in the constitutions (2) and (3) are shown below.
【００１９】隣接する構造基体の隙間に、該隙間の開口
部を塞ぐ第１の分離絶縁体が形成されている。A first isolation insulator for closing an opening of the gap is formed in a gap between adjacent structural bases.
【００２０】隣接する構造基体の接合部は、前記絶縁基
板上に形成された第２の分離絶縁体上に形成されてい
る。The joint between the adjacent structural bases is formed on a second isolation insulator formed on the insulating substrate.
【００２１】構成（１），（３）に記載した発明の好ま
しい実施態様を以下に示す。Preferred embodiments of the invention described in the constitutions (1) and (3) are shown below.
【００２２】前記エッチング停止層が、不純物がドープ
されたシリコンである。The etching stop layer is silicon doped with an impurity.
【００２３】前記エッチング停止層の表面は平坦であ
る。The surface of the etching stop layer is flat.
【００２４】（４） 本発明（請求項１０）の電界放出
型冷陰極の製造方法は、モールド基板に底部が先鋭な凹
部を形成する工程と、前記モールド基板上に、剛体から
なるエッチング停止層を形成する工程と、前記エッチン
グ停止層上に絶縁層を形成する工程と、前記絶縁層上
に、エミッタ電極層を形成する工程と、前記エミッタ電
極層上にカソード電極を形成する工程と、前記カソード
電極と絶縁基板とを接着する工程と、前記モールド基板
をエッチングし、該モールド基板の凹部内に形成されて
いた前記エミッタ電極層，絶縁層及びエッチング停止層
が、該エッチング停止層の平坦部に対して突出し、先端
が先鋭な凸部を露出させる工程と、前記エッチング停止
層上に、ゲート電極を形成する工程と、前記凸部の先端
部の前記ゲート電極，エッチング停止層及び絶縁層を除
去し、エミッタ電極層を露出させる工程とを含むことを
特徴とする。(4) In the method of manufacturing a field emission cold cathode according to the present invention (claim 10), a step of forming a concave portion having a sharp bottom in a mold substrate, and an etching stop layer formed of a rigid body on the mold substrate Forming an insulating layer on the etching stop layer, forming an emitter electrode layer on the insulating layer, forming a cathode electrode on the emitter electrode layer, A step of bonding the cathode electrode and the insulating substrate; and etching the mold substrate. The emitter electrode layer, the insulating layer and the etching stop layer formed in the concave portion of the mold substrate become flat portions of the etching stop layer. Exposing a protruding portion having a sharp tip, a step of forming a gate electrode on the etching stop layer, and forming the gate electrode at the tip of the protruding portion. Removing the etching stop layer and the insulating layer to expose the emitter electrode layer.
【００２５】（５） 本発明（請求項１１）の電界放出
型冷陰極の製造方法は、モールド基板に底部が先鋭な凹
部を設ける工程と、前記モールド基板上に、剛体からな
るエッチング停止層を形成する工程と、前記エッチング
停止層上に絶縁層を形成する工程と、前記絶縁層上に、
エミッタ電極層を形成する工程とから構造基体を形成す
る工程と、前記構造基体と絶縁基板上に形成されたカソ
ード電極とを前記エミッタ電極層が介在するように接着
する工程と、前記モールド基板をエッチングし、該モー
ルド基板の凹部内に形成されていた前記エミッタ電極
層，絶縁層及びエッチング停止層が、該エッチング停止
層の平坦部に対して突出し、先端が先鋭な凸部を露出さ
せる工程と、前記エッチング停止層上にゲート電極を形
成する工程と、前記凸部の先端部の前記ゲート電極，エ
ッチング停止層及び絶縁層を除去し、エミッタ電極層を
露出させる工程とを含むことを特徴とする。(5) In the method of manufacturing a field emission cold cathode according to the present invention (claim 11), a step of providing a concave portion having a sharp bottom in a mold substrate; and forming an etching stop layer made of a rigid body on the mold substrate. Forming, and forming an insulating layer on the etching stop layer, on the insulating layer,
Forming an emitter electrode layer and forming a structural base; bonding the structural base and a cathode electrode formed on an insulating substrate so that the emitter electrode layer intervenes; and Etching, exposing the emitter electrode layer, the insulating layer and the etching stop layer formed in the concave portion of the mold substrate to a flat portion of the etching stop layer, thereby exposing a convex portion having a sharp tip. Forming a gate electrode on the etching stop layer, and removing the gate electrode, the etching stop layer, and the insulating layer at the tip of the projection to expose the emitter electrode layer. I do.
【００２６】（６） 本発明（請求項１２）の電界放出
型冷陰極の製造方法は、モールド基板上に、剛体からな
るエッチング停止層を形成する工程と、前記エッチ停止
層に開口部を有し、且つ前記モールド基板に底部が先鋭
な凹部を形成する工程と、前記モールド基板及び前記エ
ッチング停止層上に絶縁層を形成する工程と、前記絶縁
層上にエミッタ電極層を形成する工程と、前記エミッタ
電極層上にカソード電極を形成する工程とから構造基体
を形成する工程と、前記構造基体と絶縁基板とを前記エ
ミッタ電極層が介在するように接着する工程と、前記モ
ールド基板をエッチングし、該モールド基板の凹部内に
形成されていた前記エミッタ電極層，絶縁層及びエッチ
ング停止層が、該エッチング停止層の平坦部に対して突
出し、先端が先鋭な凸部を露出させる工程と、前記エッ
チング停止層上にゲート電極を形成する工程と、前記凸
部の先端部の前記導電性ゲート電極，エッチング停止層
及び前記絶縁層を除去し、前記エミッタ電極層を露出さ
せる工程とを含むことを特徴とする。(6) In the method of manufacturing a field emission cold cathode according to the present invention (claim 12), a step of forming a rigid etching stop layer on a mold substrate and an opening in the etch stop layer are provided. And forming a recess having a sharp bottom in the mold substrate, forming an insulating layer on the mold substrate and the etching stop layer, and forming an emitter electrode layer on the insulating layer, Forming a cathode from the step of forming a cathode electrode on the emitter electrode layer, bonding the structure substrate and an insulating substrate with the emitter electrode layer interposed therebetween, and etching the mold substrate. The emitter electrode layer, the insulating layer, and the etching stop layer formed in the concave portion of the mold substrate protrude from a flat portion of the etching stop layer, and have a sharp tip. Exposing a projection, forming a gate electrode on the etching stop layer, removing the conductive gate electrode, the etching stop layer, and the insulating layer at the tip of the projection, removing the emitter electrode layer And exposing a.
【００２７】（７） 本発明（請求項１３）の電界放出
型冷陰極の製造方法は、モールド基板上に、剛体からな
るエッチング停止層を形成する工程と、前記エッチング
停止層に開口部を有し、且つ前記モールド基板に底部が
先鋭な凹部を形成する工程と、前記モールド基板及びエ
ッチング停止層上に絶縁層を形成する工程と、前記絶縁
層上にエミッタ電極層を形成する工程とから構造基体を
形成する工程と、前記構造基体と、絶縁基板上に形成さ
れたカソード電極とを前記エミッタ電極層が介在するよ
うに接着する工程と、前記モールド基板をエッチング
し、該モールド基板の凹部内に形成されていた前記エミ
ッタ電極層，絶縁層及びエッチング停止層が、該エッチ
ング停止層の平坦部に対して突出し、先端が先鋭な凸部
を露出させる工程と、前記エッチング停止層上にゲート
電極を形成する工程と、前記凸部の先端部の前記ゲート
電極，エッチング停止層及び前記絶縁層を除去し、前記
エミッタ電極層を露出させる工程とを含むことを特徴と
する。(7) A method for manufacturing a field emission cold cathode according to the present invention (claim 13) includes a step of forming a rigid etching stop layer on a mold substrate, and an opening in the etching stop layer. Forming a concave portion having a sharp bottom in the mold substrate, forming an insulating layer on the mold substrate and the etching stop layer, and forming an emitter electrode layer on the insulating layer. A step of forming a base; a step of bonding the structural base and a cathode electrode formed on an insulating substrate so that the emitter electrode layer is interposed. Exposing the emitter electrode layer, the insulating layer, and the etching stop layer formed on the flat portion of the etching stop layer to expose a sharp tip. Forming a gate electrode on the etching stop layer; and removing the gate electrode, the etching stop layer, and the insulating layer at the tip of the projection to expose the emitter electrode layer. And
【００２８】（８） 本発明（請求項１４）の電界放出
型冷陰極の製造方法は、絶縁基板上に形成されたカソー
ド電極と、前記カソード電極に電気的に接続され行方向
及び列方向に２次元配列された複数個のエミッタ電極
と、列方向に沿って配列形成され前記エミッタ電極から
電子を引き出すゲート電極とが形成された構造基体を複
数形成する工程と、隣接する構造基体が密着するように
各構造基体を構造基板上に配列させて接着する工程と、
列方向に隣接する構造基体のゲート電極を電気的に接続
するゲート電極接続導電層を、前記構造基体及びゲート
電極上に選択的に形成する工程とを含むことを特徴とす
る （９） 本発明（請求項１５）の電界放出型冷陰極の製
造方法は、モールド基板に底部が先鋭な凹部を複数個形
成する工程と、前記モールド基板上に、剛体からなるエ
ッチング停止層を形成する工程と、前記エッチング停止
層上に絶縁層を形成する工程と、前記絶縁層上にエミッ
タ電極層を形成する工程とを含んで形成される構造基体
を複数形成する工程と、それぞれの構造基体と、絶縁基
板上に行方向に沿って複数本形成されたカソード電極と
を、前記エミッタ電極層が介在し、且つ隣接する構造基
体が密着するように各構造基体を配列させて接着する工
程と、それぞれのモールド基板をエッチングし、各凹部
内に形成されていた前記エミッタ電極層，絶縁層及びエ
ッチング停止層が、該エッチング停止層の平坦部に対し
て突出し、先端が先鋭な複数個の凸部を露出させる工程
と、配列された構造基体のエッチング停止層上に、それ
ぞれの凸部の先端部に開口部を有するゲート電極を列方
向に複数本配列形成する工程と、それぞれの凸部の先端
部に形成されたエッチング停止層及び絶縁層を除去し、
先端が先鋭なエミッタ電極層を露出させる工程とを含む
ことを特徴とする。(8) In the method of manufacturing a field emission cold cathode according to the present invention (claim 14), a cathode electrode formed on an insulating substrate and electrically connected to the cathode electrode in a row direction and a column direction are provided. A step of forming a plurality of structural bases in which a plurality of two-dimensionally arranged emitter electrodes and a gate electrode arranged in the column direction and extracting electrons from the emitter electrodes are formed; A process of arranging and bonding each structural base on the structural substrate so that
Selectively forming a gate electrode connection conductive layer for electrically connecting the gate electrodes of the structural bases adjacent in the column direction on the structural base and the gate electrode. (9) The present invention (Claim 15) The method of manufacturing a field emission cold cathode according to claim 15, wherein a plurality of recesses having sharp bottoms are formed in the mold substrate; and a step of forming an etching stop layer made of a rigid body on the mold substrate. Forming a plurality of structural bases including a step of forming an insulating layer on the etching stop layer, and a step of forming an emitter electrode layer on the insulating layer; each of the structural bases; A step of bonding a plurality of cathode electrodes formed thereon along the row direction by arranging the respective structural bases so that the emitter electrode layer is interposed and the adjacent structural bases are in close contact with each other; The mold substrate is etched, and the emitter electrode layer, the insulating layer, and the etching stop layer formed in each recess project from a flat portion of the etching stop layer, exposing a plurality of sharp protrusions. And forming a plurality of gate electrodes having openings at the tips of the respective protrusions in the column direction on the etching stop layers of the arranged structural bases. Removing the formed etching stop layer and the insulating layer,
Exposing the emitter electrode layer having a sharp tip.
【００２９】（１０） 本発明（請求項１６）の電界放
出型冷陰極の製造方法は、モールド基板上に、剛体から
なるエッチング停止層を形成する工程と、前記エッチン
グ停止層に開口部を有し、且つ前記モールド基板に底部
が先鋭な凹部を複数個形成する工程と、前記モールド基
板及びエッチング停止層上に絶縁層を形成する工程と、
前記絶縁層上にエミッタ電極層を形成する工程とを含ん
で形成される構造基体を複数個形成する工程と、それぞ
れの構造基体と絶縁基板上に行方向に沿って複数本形成
されたカソード電極とを、前記エミッタ電極層が介在
し、且つ隣接する構造基体が密着するように各構造基体
を配列させて接着する工程と、それぞれのモールド基板
をエッチングし、各凹部内に形成されていた前記エミッ
タ電極層，絶縁層及びエッチング停止層が、該エッチン
グ停止層の平坦部に対して突出し、先端が先鋭な複数個
の凸部を露出させる工程と、配列された構造基体のエッ
チング停止層上に、それぞれの凸部の先端部に開口部を
有するゲート電極を列方向に複数本配列形成する工程
と、それぞれの凸部の先端部に形成されたエッチング停
止層及び絶縁層を除去し、先端が先鋭なエミッタ電極層
を露出させる工程とを含むことを特徴とする。(10) A method of manufacturing a field emission cold cathode according to the present invention (claim 16) includes a step of forming a rigid etching stop layer on a mold substrate, and an opening in the etching stop layer. Forming a plurality of recesses having sharp bottoms in the mold substrate, and forming an insulating layer on the mold substrate and the etching stop layer,
Forming a plurality of structural bases including a step of forming an emitter electrode layer on the insulating layer; and forming a plurality of cathode electrodes along the row direction on each of the structural bases and the insulating substrate. And the step of arranging and bonding the respective structural bases so that the emitter electrode layer is interposed and the adjacent structural bases are in close contact with each other, and etching the respective mold substrates to form the respective formed bases in the respective concave portions. An emitter electrode layer, an insulating layer, and an etching stop layer projecting from a flat portion of the etching stop layer to expose a plurality of projections having sharp tips; Forming a plurality of gate electrodes having openings at the tips of the respective protrusions in the column direction, and removing the etching stop layer and the insulating layer formed at the tips of the respective protrusions. Characterized in that it comprises a step of tip to expose the sharp emitter electrode layer.
【００３０】構成（９），（１０）に記載した発明の好
ましい実施態様を以下に示す。Preferred embodiments of the invention described in the constitutions (9) and (10) will be described below.
【００３１】前記ゲート電極を形成する工程の前に、隣
接する構造基体間の隙間部の開口部を塞ぐ第１の分離絶
縁体を形成することを特徴とする。Before the step of forming the gate electrode, a first isolation insulator for closing an opening in a gap between adjacent structural bases is formed.
【００３２】第１の分離絶縁体が、ガラス、ＳＯＧ（ス
ピンオングラス）、シリコン酸化物，シリコン窒化物で
ある。The first isolation insulator is glass, SOG (spin-on-glass), silicon oxide, or silicon nitride.
【００３３】前記ゲート電極を形成した後、隣接する構
造基体の接合部と該ゲート電極との交差部を含む領域の
ゲート電極上に、選択的にゲート電極接続導電層を形成
する。After forming the gate electrode, a gate electrode connection conductive layer is selectively formed on the gate electrode in a region including a junction between the adjacent structural base and the gate electrode.
【００３４】それぞれの構造基体と、絶縁基板上に形成
されたカソード電極とを接着する際、隣接する構造基体
の接合部を、絶縁基板上に形成された第２の分離絶縁体
上に形成する。When bonding each of the structural bases to the cathode electrode formed on the insulating substrate, a joint between the adjacent structural bases is formed on the second isolation insulator formed on the insulating substrate. .
【００３５】（１１） 本発明（請求項２０）の電界放
出型冷陰極の製造方法は、モールド基板に底部が先鋭な
凹部を複数個形成する工程と、モールド基板上に、剛体
からなるエッチング停止層を形成する工程と、前記エッ
チング停止層上に絶縁層を形成する工程と、前記エッチ
ング停止層上にエミッタ電極層を形成する工程とを含ん
で形成される構造基体を複数形成する工程と、それぞれ
の構造基体を支持基板上に、各モールド基板と該支持基
板とが接し、且つ隣接する構造基体を密着させて配列す
る工程と、前記エミッタ電極層上にカソード電極を行方
向に沿って複数本形成する工程と、前記カソード電極と
構造基板とを接着する工程と、前記支持基板及びそれぞ
れのモールド基板を除去し、それぞれの凹部内に形成さ
れていた前記エミッタ電極層，絶縁層及びエッチング停
止層が、該エッチング停止層の平坦部に対して突出し、
先端が先鋭な複数個の凸部を露出させる工程と、配列さ
れた構造基体のエッチング停止層上に、それぞれの凸部
の先端部に開口部を有するゲート電極を列方向に複数本
配列形成する工程と、それぞれの凸部の先端部に形成さ
れたエッチ停止層及び絶縁層を除去し、先端が先鋭なエ
ミッタ電極層の凸部を露出させる工程とを含むことを特
徴とする。(11) In the method of manufacturing a field emission cold cathode according to the present invention (claim 20), a step of forming a plurality of concave portions having a sharp bottom in the mold substrate, and stopping the etching of a rigid body on the mold substrate A step of forming a layer, a step of forming an insulating layer on the etching stop layer, and a step of forming a plurality of structural substrates formed including a step of forming an emitter electrode layer on the etching stop layer, Arranging each of the structural bases on a supporting substrate, each mold substrate being in contact with the supporting substrate, and closely adhering the adjacent structural bases; and providing a plurality of cathode electrodes along the row direction on the emitter electrode layer. A main forming step, a step of bonding the cathode electrode and the structural substrate, and a step of removing the supporting substrate and the respective mold substrates to form the emitter formed in the respective concave portions. A data electrode layer, an insulating layer, and an etching stop layer project from a flat portion of the etching stop layer;
A step of exposing a plurality of projections having a sharp tip, and forming a plurality of gate electrodes having openings at the tips of the respective projections in the column direction on the etching stop layer of the arranged structural base. And a step of removing the etch stop layer and the insulating layer formed at the tips of the respective protrusions to expose the protrusions of the emitter electrode layer with sharp tips.
【００３６】（１２） 本発明（請求項２１）の電界放
出型冷陰極の製造方法は、モールド基板に、剛体からな
るエッチング停止層を形成する工程と、前記エッチング
停止層に開口部を有し、且つ前記モールド基板に底部が
先鋭な凹部を形成する工程と、前記モールド基板及びエ
ッチング停止層上に絶縁層を形成する工程と、前記絶縁
層上にエミッタ電極層を形成する工程とを含んで形成さ
れる構造基体を複数個形成する工程と、それぞれの構造
基体を支持基板上に、各モールド基板と該支持基板とが
接し、且つ隣接する構造基体が密着するように配列する
工程と、前記エミッタ電極層上にカソード電極を行方向
に沿って複数本形成する工程と、前記カソード電極と構
造基板とを接着する工程と、前記支持基板及びそれぞれ
のモールド基板を除去し、それぞれの凹部内に形成され
ていた前記エミッタ電極層，絶縁層及びエッチング停止
層が、該エッチング停止層の平坦部に対して突出し、先
端が先鋭な複数個の凸部を露出させる工程と、配列され
た構造基体のエッチング停止層上に、それぞれの凸部の
先端部に開口部を有するゲート電極を列方向に複数本配
列形成する工程と、それぞれの凸部の先端部に形成され
たエッチ停止層及び絶縁層を除去し、先端が先鋭なエミ
ッタ電極層の凸部を露出させる工程とを含むことを特徴
とする。(12) A method of manufacturing a field emission cold cathode according to the present invention (claim 21) includes a step of forming a rigid etching stop layer on a mold substrate, and an opening in the etching stop layer. Forming a concave portion having a sharp bottom in the mold substrate, forming an insulating layer on the mold substrate and the etching stop layer, and forming an emitter electrode layer on the insulating layer. Forming a plurality of structural bases to be formed; arranging each of the structural bases on a support substrate such that each mold substrate and the support substrate are in contact with each other and the adjacent structural bases are in close contact with each other; Forming a plurality of cathode electrodes along the row direction on the emitter electrode layer, bonding the cathode electrodes to the structural substrate, and removing the support substrate and the respective mold substrates. Removing the emitter electrode layer, the insulating layer, and the etching stop layer formed in each of the recesses from the flat portion of the etching stop layer, thereby exposing a plurality of projections having sharp tips. And a step of arranging a plurality of gate electrodes having openings at the tips of the respective protrusions in the column direction on the etching stop layer of the arranged structural base, and forming the gate electrodes at the tips of the respective protrusions. Removing the etch stop layer and the insulating layer, and exposing the projection of the emitter electrode layer having a sharp tip.
【００３７】構成（１１），（１２）に記載の発明の好
ましい実施態様を以下に示す。Preferred embodiments of the invention described in the constitutions (11) and (12) will be described below.
【００３８】前記構造基板は、絶縁基板と該絶縁基板上
に形成されたカソード電極接続導電層とから形成され、
前記カソード電極導電接続層上に隣接する構造基体の接
合部と該カソード電極との交差部が位置するように、前
記カソード電極と前記構造基板とを接着する。The structural substrate is formed of an insulating substrate and a cathode electrode connection conductive layer formed on the insulating substrate.
The cathode electrode and the structural substrate are bonded to each other such that a junction between the adjacent structural base and the cathode electrode is located on the cathode electrode conductive connection layer.
【００３９】構成（４）〜（７），（９）〜（１２）に
記載の発明の好ましい実施実施態様を以下に示す。Preferred embodiments of the invention described in the constitutions (4) to (7) and (9) to (12) are shown below.
【００４０】前記モールド基板はシリコン単結晶基板で
あり、前記エッチング停止層は、前記モールド基板に不
純物をドープすることによって形成する。The mold substrate is a silicon single crystal substrate, and the etching stop layer is formed by doping the mold substrate with an impurity.
【００４１】印刷法，電気メッキ法，蒸着法，或いはス
パッタリング法を用いてゲート電極を形成する。The gate electrode is formed by using a printing method, an electroplating method, a vapor deposition method, or a sputtering method.
【００４２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。[Function] The present invention has the following functions and effects by the above configuration.
【００４３】ゲート電極は、絶縁層上に剛体層を介して
形成されるため、電界誘起応力に対して働いても変位す
ることがない。従って、ゲート電極とエミッタとは接触
することがないので、エミッタから確実に電子が放出さ
れ、信頼性を向上させることができる。Since the gate electrode is formed on the insulating layer via the rigid layer, the gate electrode does not displace even if it acts on the electric field induced stress. Accordingly, since the gate electrode and the emitter do not come into contact with each other, electrons are reliably emitted from the emitter, and the reliability can be improved.
【００４４】また、複数のエミッタが形成された複数の
構造基体をタイルを貼るように、密着させて２次元配列
し（タイリング）、ゲート電極又はカソード電極の形成
を行うことによって、カソード電極又はゲート電極が寸
断されて電気的接続が取れなくなるようなことはないの
で、大面積のＦＥＡを容易に形成することができる。ま
た、生産性の大幅な向上を図ることができる。Further, a plurality of structural bases on which a plurality of emitters are formed are closely arranged two-dimensionally (tiling) such that tiles are attached, and a gate electrode or a cathode electrode is formed. Since there is no possibility that the gate electrode is disconnected and electrical connection cannot be established, a large-area FEA can be easily formed. Further, the productivity can be greatly improved.
【００４５】また、剛体層をタイリング後ゲート電極の
形成においては、また、タイリングの際、先端が先鋭な
凸部上に、絶縁層，エッチング停止層及びモールド基板
が形成されているので、エミッタ先端部が保護され、各
構造基体の取り扱いが容易である。In the formation of the gate electrode after the rigid layer is tiled, the insulating layer, the etching stop layer, and the mold substrate are formed on the convex portion having a sharp tip during the tiling. The tip of the emitter is protected, and the handling of each structural base is easy.
【００４６】[0046]
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００４７】［第１実施形態］図１は、本発明の第１実
施形態に係わる電界放出型冷陰極の構成を示す断面図で
ある。[First Embodiment] FIG. 1 is a sectional view showing the structure of a field emission cold cathode according to a first embodiment of the present invention.
【００４８】ガラス基板１１上にＩＴＯ電極層（カソー
ド電極）１２を介してエミッタ電極層１３が形成されて
いる。エミッタ電極層１３の一部には、その平面に対し
てピラミッド状に突き出した凸部２０が形成されてい
る。エミッタ電極層１３上にシリコン酸化膜１４が形成
されている。シリコン酸化膜１４は、凸部２０の先端部
を除いて形成され、凸部２０の先端が露出している。シ
リコン酸化膜１４上に、シリコンにボロンがドープされ
た拡散層１５（エッチング停止層）を介して、タングス
テン膜からなるゲート電極１６が形成されている。An emitter electrode layer 13 is formed on a glass substrate 11 with an ITO electrode layer (cathode electrode) 12 interposed therebetween. A part of the emitter electrode layer 13 is formed with a protrusion 20 projecting in a pyramid shape with respect to the plane thereof. A silicon oxide film 14 is formed on emitter electrode layer 13. The silicon oxide film 14 is formed except for the tip of the projection 20, and the tip of the projection 20 is exposed. A gate electrode 16 made of a tungsten film is formed on the silicon oxide film 14 via a diffusion layer 15 (etching stop layer) in which boron is doped in silicon.
【００４９】次に、図１に示した電解放出型冷陰極の製
造工程を図２，３の斜視図を用いて説明する。Next, the manufacturing process of the field emission cold cathode shown in FIG. 1 will be described with reference to the perspective views of FIGS.
【００５０】先ず、図２（ａ）に示すように、ｐ型の
（００１）シリコン単結晶基板（モールド基板）１７の
一方の表面に底部を尖らせた逆ピラミッド状の凹部１８
を形成する。シリコン単結晶基板に１７に凹部１８を形
成する方法としては、シリコン単結晶基板の異方性エッ
チングを利用する方法がある。First, as shown in FIG. 2A, an inverted pyramid-shaped recess 18 having a sharp bottom at one surface of a p-type (001) silicon single crystal substrate (mold substrate) 17.
To form As a method of forming the concave portion 18 in the silicon single crystal substrate 17, there is a method utilizing anisotropic etching of the silicon single crystal substrate.
【００５１】すなわち、先ず、（１００）結晶面方位の
シリコン単結晶基板の表面に、厚さ０．１μｍのシリコ
ン酸化膜をドライ酸化法により形成し、更にレジストを
スピンコート法により塗布する。次いで、レジストに例
えば０．８μｍ□の開口部が得られるようにパターニン
グを行った後、レジストをマスクとしてＮＨ4 Ｆ・ＨＦ
混合溶液により、シリコン酸化膜を選択的にエッチング
する。レジストを除去した後、シリコン酸化膜をマスク
として、３０ｗｔ％のＫＯＨ水溶液を用いてシリコン単
結晶基板に対して異方性エッチングを行うと、深さ０．
５６μｍの逆ピラミッド状の凹部がシリコン単結晶基板
に形成される。First, a silicon oxide film having a thickness of 0.1 μm is formed on a surface of a silicon single crystal substrate having a (100) crystal orientation by a dry oxidation method, and a resist is applied by a spin coating method. Next, after patterning is performed on the resist so as to obtain an opening of, for example, 0.8 μm square, NH 4 F.HF is used using the resist as a mask.
The silicon oxide film is selectively etched by the mixed solution. After removing the resist, anisotropic etching is performed on the silicon single crystal substrate using a 30 wt% KOH aqueous solution using the silicon oxide film as a mask to obtain a depth of 0.1%.
A 56 μm inverted pyramid-shaped recess is formed in the silicon single crystal substrate.
【００５２】次いで、シリコン単結晶基板１７の表面
に、熱拡散法を用いて３×１０19ｃｍ-3以上の濃度にな
るようにボロンをドープし、エッチング停止層となる厚
さ０．３μｍの拡散層（剛体層）１５を形成する。Next, the surface of the silicon single crystal substrate 17 is doped with boron by a thermal diffusion method so as to have a concentration of 3 × 10 19 cm −3 or more, and has a thickness of 0.3 μm serving as an etching stop layer. A diffusion layer (rigid layer) 15 is formed.
【００５３】次いで、図２（ｂ）に示すように、拡散層
１５の表面に、ドライ酸化法を用いて厚さ０．２μｍ程
度のシリコン酸化膜（絶縁層）１４を形成する。なお、
シリコン酸化膜１４は、ＣＶＤ法等によりシリコン酸化
物を堆積することによっても形成することができる。Next, as shown in FIG. 2B, a silicon oxide film (insulating layer) 14 having a thickness of about 0.2 μm is formed on the surface of the diffusion layer 15 by using a dry oxidation method. In addition,
The silicon oxide film 14 can also be formed by depositing silicon oxide by a CVD method or the like.
【００５４】熱酸化によって形成されたシリコン酸化膜
は、緻密で厚さを制御することが容易であるので、熱酸
化によってシリコン酸化膜を形成することが好ましい。
シリコン酸化膜の膜厚を制御することによって、後に形
成されるゲート電極とエミッタとの距離を精度良く調整
することができる。Since the silicon oxide film formed by thermal oxidation is dense and easy to control the thickness, it is preferable to form the silicon oxide film by thermal oxidation.
By controlling the thickness of the silicon oxide film, the distance between the gate electrode and the emitter formed later can be adjusted with high accuracy.
【００５５】また、熱酸化によってシリコン酸化膜１４
を形成した場合、シリコン酸化膜１４の凹部１８内部へ
の成長作用によって、凹部１８の底の先端部がシリコン
酸化物を堆積によって形成した場合に比べて鋭くなり、
後工程で形成されるエミッタの先がさらに鋭くなる。The silicon oxide film 14 is thermally oxidized.
When the silicon oxide film 14 is formed, the tip of the bottom of the concave portion 18 becomes sharper than the case where the silicon oxide is formed by deposition due to the growth action of the silicon oxide film 14 inside the concave portion 18.
The tip of the emitter formed in a later step becomes sharper.
【００５６】次いで、図２（ｃ）に示すように、シリコ
ン酸化膜１４上に、スパッタ法を用いてＷ膜を厚さ０．
９μｍ堆積しエミッタ電極層１３を形成する。なお、Ｗ
以外にも、ＭｏやＴａ等の材料をエミッタ電極層１３と
して用いることが可能である。Next, as shown in FIG. 2C, a W film is formed on the silicon oxide film 14 to a thickness of 0.
An emitter electrode layer 13 is formed by depositing 9 μm. Note that W
In addition, a material such as Mo or Ta can be used for the emitter electrode layer 13.
【００５７】次いで、エミッタ電極層１３上に、スパッ
タリング法を用いて、カソード電極となる厚さ１μｍ程
度のＩＴＯ電極層１２を形成する。なお、エミッタ電極
層１３の材質によっては、ＩＴＯ電極層１２の形成を省
くことができる。ＩＴＯ電極層１２を形成しなかった場
合、エミッタ電極層１３がカソード電極を兼ねることと
なる。Next, on the emitter electrode layer 13, an ITO electrode layer 12 having a thickness of about 1 μm to be a cathode electrode is formed by a sputtering method. Note that depending on the material of the emitter electrode layer 13, the formation of the ITO electrode layer 12 can be omitted. If the ITO electrode layer 12 is not formed, the emitter electrode layer 13 will also serve as the cathode electrode.
【００５８】次いで、図２（ｄ）に示すように、絶縁基
板として、一方の面に厚さ０．４μｍのＡｌ層１９が形
成された厚さ１ｍｍの石英ガラス基板１１を用意し、ガ
ラス基板１１とＩＴＯ電極層１２とを接着する。この接
着には、例えば、静電接着法を適用することが出来る。
静電接着法は、冷陰極装置の軽量化や薄型化に寄与す
る。Next, as shown in FIG. 2D, a quartz glass substrate 11 having a thickness of 1 mm and an Al layer 19 having a thickness of 0.4 μm formed on one surface was prepared as an insulating substrate. 11 and the ITO electrode layer 12 are adhered. For this bonding, for example, an electrostatic bonding method can be applied.
The electrostatic bonding method contributes to a reduction in the weight and thickness of the cold cathode device.
【００５９】次いで、図２（ｅ）に示すように、ガラス
基板１１の表面に形成されているＡｌ層１９を、ＨＮＯ
3 ・ＣＨ3 ＣＯＯＨ・ＨＦの混酸溶液を用いて選択的に
除去した後、エチレンジアミン・ピロカテコール・ピラ
ジンから成る水溶液（エチレンジアミン：７５ｃｃ，ピ
ロカテコール：１２ｇ，ピラジン：３ｍｇ，水：１０ｃ
ｃ）を用いてＳｉ単結晶基板１７を選択的にエッチング
除去し、拡散層１５を露出させる。この工程までで、エ
ミッタ電極層１３，シリコン酸化膜１４及び拡散層１５
の一部が、拡散層１５の平坦部に対してピラミッド状に
突き出した凸部２０が形成される。Next, as shown in FIG. 2E, the Al layer 19 formed on the surface of the glass
After selective removal using a mixed acid solution of 3 · CH 3 COOH · HF, an aqueous solution composed of ethylenediamine / pyrocatechol / pyrazine (ethylenediamine: 75 cc, pyrocatechol: 12 g, pyrazine: 3 mg, water: 10 c)
By using c), the Si single crystal substrate 17 is selectively etched away to expose the diffusion layer 15. Up to this step, the emitter electrode layer 13, the silicon oxide film 14, and the diffusion layer 15
Are formed in a pyramid shape with respect to the flat portion of the diffusion layer 15.
【００６０】Ｓｉ単結晶基板１７をエッチングする際、
厚さ０．３μｍの拡散層１５は、前述したエッチング溶
液による浸食を終了させるエッチング停止層の役割を持
つと同時に、先端が鋭く尖ったエミッタ電極層１３の凸
部２０をエッチング溶液の侵食から保護する役目を果た
す。従って、シリコン酸化膜１４の膜厚が薄い場合で
も、エミッタ電極層１３をエッチング溶液の浸食から保
護し、凸部２０先端からの電界放出効率およびその均一
性を大幅に向上させることができる。When etching the Si single crystal substrate 17,
The diffusion layer 15 having a thickness of 0.3 μm functions as an etching stop layer for terminating the erosion by the etching solution, and at the same time, protects the projection 20 of the emitter electrode layer 13 having a sharp tip from the erosion of the etching solution. Play a role. Therefore, even when the thickness of the silicon oxide film 14 is small, the emitter electrode layer 13 can be protected from the erosion of the etching solution, and the field emission efficiency from the tip of the projection 20 and its uniformity can be greatly improved.
【００６１】次いで、図３（ｆ）に示すように、拡散層
１５上に、スパッタ法を用いてタングステン層を厚さ
０．５μｍとなるように堆積し、ゲート電極１６を形成
する。なお、駆動時の電流値にも依存するが、拡散層１
５のボロン濃度が、例えば１０20〜１０21ｃｍ-3と高
く、抵抗率が１０-4Ω・ｃｍと低い場合には、拡散層１
５もゲート電極の役割を果たし、工程数及びコスト削減
のみならず、ゲート−エミッタ間距離の近接化にも大き
く寄与する。Next, as shown in FIG. 3F, a tungsten layer is deposited on the diffusion layer 15 to a thickness of 0.5 μm by sputtering to form a gate electrode 16. The diffusion layer 1 depends on the current value at the time of driving.
If the boron concentration is as high as 10 20 to 10 21 cm −3 and the resistivity is as low as 10 −4 Ω · cm, the diffusion layer 1
5 also plays a role of a gate electrode, and greatly contributes not only to reduction in the number of steps and cost, but also to reduction in the distance between the gate and emitter.
【００６２】次いで、図３（ｇ）に示すように、ゲート
電極１６上にスピンコート法を用いてフォトレジスト２
１を塗布し、ピラミッド状の凸部２０先端部上に約０．
９μｍ程度のフォトレジスト２１が形成されているよう
にする。Next, as shown in FIG. 3G, a photoresist 2 is formed on the gate electrode 16 by spin coating.
1 and apply about 0.1 on the tip of the pyramidal projection 20.
The photoresist 21 having a thickness of about 9 μm is formed.
【００６３】次いで、図３（ｈ）に示すように、酸素プ
ラズマによるドライエッチングによって、凸部２０の先
端部が０．７μｍほど現れるように、レジスト層２１の
表面層をエッチング除去する。そして、反応性イオンエ
ッチング法を用いて、凸部２０の先端部のゲート電極１
６及び拡散層１５をエッチングする。Next, as shown in FIG. 3H, the surface layer of the resist layer 21 is removed by dry etching using oxygen plasma so that the tip of the projection 20 appears by about 0.7 μm. Then, using the reactive ion etching method, the gate electrode 1 at the tip of the protrusion 20 is formed.
6 and the diffusion layer 15 are etched.
【００６４】次いで、図３（ｉ）に示すように、レジス
ト２１を除去した後、ＮＨ4 Ｆ・ＨＦ混合溶液を用い
て、シリコン酸化膜１４を選択的に除去する。以上の工
程までで、ゲート電極１６に開口部が形成されるととも
に、エミッタ電極層１３の凸部２０の先端部が露出し、
ピラミッド状の冷陰極、すなわちエミッタが形成され
る。Next, as shown in FIG. 3I, after removing the resist 21, the silicon oxide film 14 is selectively removed using a mixed solution of NH 4 F and HF. Through the above steps, an opening is formed in the gate electrode 16 and the tip of the projection 20 of the emitter electrode layer 13 is exposed,
A pyramid-shaped cold cathode, that is, an emitter is formed.
【００６５】なお、エミッタ電極層上にＩＴＯ電極層を
形成せずに、予め石英ガラス上に形成されたＩＴＯ電極
層とエミッタ電極層を接着して形成することも可能であ
る。Note that, without forming the ITO electrode layer on the emitter electrode layer, it is also possible to bond the ITO electrode layer and the emitter electrode layer which have been formed on quartz glass in advance.
【００６６】本実施形態によれば、ゲート電極が剛体か
らなる拡散層から形成されていることによって、ゲート
電極とエミッタ電極層の凸部とが短絡することがない。According to the present embodiment, since the gate electrode is formed from the diffusion layer made of a rigid body, there is no short circuit between the gate electrode and the projection of the emitter electrode layer.
【００６７】ゲート配線が、ゲート電極と拡散層の２層
から形成され、その抵抗率が従来に比べて低くなってい
る。従って、大面積化した場合に信号遅延を抑制するこ
とができる。The gate wiring is formed of two layers, that is, a gate electrode and a diffusion layer, and has a lower resistivity than the conventional one. Therefore, when the area is increased, signal delay can be suppressed.
【００６８】［第２実施形態］図４は、本発明の第２実
施形態に係わる電界放出型冷陰極の構成を示す断面図で
ある。図４において、図１と同一な部分には同一符号を
付し、その説明を省略する。[Second Embodiment] FIG. 4 is a sectional view showing the structure of a field emission cold cathode according to a second embodiment of the present invention. 4, the same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
【００６９】本実施形態の特徴は、エミッタ電極層１２
のピラミッド状に形成された凸部２０の先端付近まで、
ｎ型拡散層３１が形成されており、拡散層３１の表面が
ほぼ平坦になっていることである。The feature of this embodiment is that the emitter electrode layer 12
Up to the vicinity of the tip of the convex portion 20 formed in a pyramid shape of
The n-type diffusion layer 31 is formed, and the surface of the diffusion layer 31 is substantially flat.
【００７０】本冷陰極は、第１実施形態の冷陰極に比べ
て拡散層３１の膜厚が厚いうえ、さらにゲート配線の抵
抗が減少し、大面積のＦＥＡを形成しても信号遅延が起
こりにくい。In the present cold cathode, the diffusion layer 31 is thicker than the cold cathode of the first embodiment, the resistance of the gate wiring is further reduced, and a signal delay occurs even when a large-area FEA is formed. Hateful.
【００７１】図５，６の工程断面図を用いて、図４に示
した電界放出型冷陰極の製造工程を説明する。先ず、図
５（ａ）に示すように、ｐ型の（００１）シリコン単結
晶基板１７の表面層に、熱拡散法或いはイオン注入法等
を用いてｎ型拡散層３１を形成する。The manufacturing process of the field emission type cold cathode shown in FIG. 4 will be described with reference to the process sectional views of FIGS. First, as shown in FIG. 5A, an n-type diffusion layer 31 is formed on a surface layer of a p-type (001) silicon single crystal substrate 17 by using a thermal diffusion method or an ion implantation method.
【００７２】次いで、図５（ｂ）に示すように、逆ピラ
ミッド状の凹部３２を、拡散層３１及びシリコン基板１
７上に形成する。凹部３２を形成する際、凹部３２の開
口部が拡散層３１に形成され、凹部３２の底の先端部が
シリコン基板中１７に形成されるようにする。シリコン
基板１７に凹部３２を形成するには、第１実施形態にお
いて説明した方法を用いて形成することができる。Next, as shown in FIG. 5B, an inverted pyramid-shaped recess 32 is formed in the diffusion layer 31 and the silicon substrate 1.
7. When forming the recess 32, the opening of the recess 32 is formed in the diffusion layer 31, and the tip of the bottom of the recess 32 is formed in the silicon substrate 17. The recess 32 can be formed in the silicon substrate 17 using the method described in the first embodiment.
【００７３】次いで、図５（ｃ）に示すように、拡散層
３１及びシリコン基板１７の表面に、ドライ酸化法を用
いてシリコン酸化膜１４を形成する。次いで、図７
（ｄ）に示すように、シリコン酸化膜１４上にエミッタ
電極層１３及びカソード電極となるＩＴＯ電極層１２を
順次積層する。エミッタ電極層１３は、凹部内が埋め込
まれるまで形成する。Next, as shown in FIG. 5C, a silicon oxide film 14 is formed on the surface of the diffusion layer 31 and the silicon substrate 17 by using a dry oxidation method. Then, FIG.
As shown in (d), an emitter electrode layer 13 and an ITO electrode layer 12 serving as a cathode electrode are sequentially stacked on the silicon oxide film 14. The emitter electrode layer 13 is formed until the inside of the recess is filled.
【００７４】次いで、図５（ｅ）に示すように、背面に
厚さ０．４μｍのＡｌ層１９が形成された厚さ１ｍｍの
石英ガラス基板１１を用意し、ガラス基板１１とシリコ
ン単結晶基板１７とをエミッタ電極層１３が介するよう
に接着する。この接着には、例えば、静電接着法を適用
することが出来る。静電接着法は、冷陰極装置の軽量化
や薄型化に寄与する。Next, as shown in FIG. 5E, a quartz glass substrate 11 having a thickness of 1 mm and an Al layer 19 having a thickness of 0.4 μm formed on the back surface was prepared, and the glass substrate 11 and a silicon single crystal substrate were prepared. 17 are bonded so that the emitter electrode layer 13 is interposed therebetween. For this bonding, for example, an electrostatic bonding method can be applied. The electrostatic bonding method contributes to a reduction in the weight and thickness of the cold cathode device.
【００７５】次いで、図５（ｆ）に示すように、石英ガ
ラス基板１１背面のＡｌ層１９を除去した後、電気化学
エッチング法を用いてシリコン単結晶基板１７を選択的
にエッチング除去し、拡散層３１を露出させるととも
に、拡散層３１及びシリコン酸化膜１４に覆われたエミ
ッタ電極層１３によるピラミッド形状の凸部３３の先端
部を露出させる。Next, as shown in FIG. 5 (f), after removing the Al layer 19 on the back surface of the quartz glass substrate 11, the silicon single crystal substrate 17 is selectively removed by etching using an electrochemical etching method. At the same time as exposing the layer 31, the tip of the pyramid-shaped projection 33 formed by the emitter electrode layer 13 covered with the diffusion layer 31 and the silicon oxide film 14 is exposed.
【００７６】電気化学エッチング法は、例えばＫＯＨ水
溶液中で、ｎ型拡散層３１とｐ型のシリコン単結晶基板
１７との界面に生じているｐｎ接合に対して逆電圧を印
加してｐ型のシリコン単結晶基板を選択的にエッチング
する方法である。In the electrochemical etching method, for example, in a KOH aqueous solution, a reverse voltage is applied to a pn junction generated at the interface between the n-type diffusion layer 31 and the p-type silicon single crystal substrate 17 so that the p-type This is a method for selectively etching a silicon single crystal substrate.
【００７７】次いで、図６（ｇ）に示すように、拡散層
３１上に、電気メッキ法を用いて、ゲート電極１６を形
成する。電界メッキ法を用いてゲート電極１６を形成す
ると、ゲート電極１６は導電性を有する拡散層３１の表
面にのみ選択的に形成されるので、凸部３３の先端部の
絶縁性のシリコン酸化膜１４上には形成されない。Next, as shown in FIG. 6G, a gate electrode 16 is formed on the diffusion layer 31 by using an electroplating method. When the gate electrode 16 is formed by using the electrolytic plating method, the gate electrode 16 is selectively formed only on the surface of the conductive diffusion layer 31. Not formed on top.
【００７８】次いで、図６（ｈ）に示すように、ＮＨ4
Ｆ・ＨＦ混合溶液を用いて、シリコン酸化膜１４を選択
的に除去する。この工程までで、ゲート電極１６，拡散
層３１及びシリコン酸化膜１４に開口部が形成されると
ともに、エミッタ電極層１３によるピラミッド状の凸部
３３の先端部が露出し、ピラミッド状の冷陰極、すなわ
ちエミッタが形成される。[0078] Then, as shown in FIG. 6 (h), NH 4
The silicon oxide film 14 is selectively removed using a mixed solution of F and HF. Up to this step, openings are formed in the gate electrode 16, the diffusion layer 31, and the silicon oxide film 14, and the tips of the pyramid-shaped protrusions 33 formed by the emitter electrode layer 13 are exposed. That is, an emitter is formed.
【００７９】なお、エミッタ電極層上にＩＴＯ電極層を
形成せずに、予め石英ガラス上に形成されたＩＴＯ電極
層とエミッタ電極層を接着して形成することも可能であ
る。It is also possible to bond the ITO electrode layer and the emitter electrode layer formed on quartz glass in advance without forming the ITO electrode layer on the emitter electrode layer.
【００８０】［第３実施形態］図７は、本発明の第３実
施形態に係わる電界放出型冷陰極の構成を示す断面図で
ある。なお、図１と同一な部分には同一符号を付し、そ
の説明を省略する。[Third Embodiment] FIG. 7 is a sectional view showing the structure of a field emission cold cathode according to a third embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
【００８１】本実施形態の特徴は、ＩＴＯ電極層１２と
エミッタ電極層３５との間に芯状抵抗層３４が形成され
ていることである。エミッタ電極層３５は、凸部３３毎
にそれぞれ分離されて形成されており、芯状抵抗層３４
によってＩＴＯ電極層１２と電気的に接続されている。The feature of this embodiment is that a core-shaped resistance layer 34 is formed between the ITO electrode layer 12 and the emitter electrode layer 35. The emitter electrode layer 35 is formed separately for each protrusion 33,
Is electrically connected to the ITO electrode layer 12.
【００８２】製造時のバラツキでエミッタ電極層３５の
形状がそれぞれ異なる場合があるため、ゲート電極１６
との間隔が短いエミッタ電極層３５から大量の電流が流
れることによって、ゲート電極１６とエミッタ電極層３
５との間に短絡が生じる可能性がある。しかし、芯状抵
抗層３４をエミッタ電極層３５とＩＴＯ電極層１２との
間に挿入することでＩＴＯ電極層１２からエミッタ電極
層３５に流れる電流を制限し、短絡を抑えることができ
る。Since the shape of the emitter electrode layer 35 may be different due to variations at the time of manufacture, the gate electrode 16
A large amount of current flows from the emitter electrode layer 35 having a short distance between the gate electrode 16 and the emitter electrode layer 3.
5 may be short-circuited. However, by inserting the core-shaped resistive layer 34 between the emitter electrode layer 35 and the ITO electrode layer 12, the current flowing from the ITO electrode layer 12 to the emitter electrode layer 35 can be limited, and a short circuit can be suppressed.
【００８３】この図７に示した冷陰極の製造工程を図８
の工程断面図を用いて説明する。図８（ａ），（ｂ）
は、第２実施形態の図５（ａ），（ｂ）に示した工程と
同様であるので、その説明を省略する。そして、図８
（ｃ）に示すように、シリコン酸化膜１４上に電極材を
堆積する。そして、凹部３２を含む領域の電極材上にレ
ジスト（不図示）を形成した後、レジストをマスクとし
てＲＩＥ法を用いて電極材をエッチングしてエミッタ電
極層３５を形成し、レジストを除去する。The manufacturing process of the cold cathode shown in FIG.
This will be described with reference to the process sectional views of FIG. FIGS. 8A and 8B
Are the same as the steps shown in FIGS. 5A and 5B of the second embodiment, and the description thereof will be omitted. And FIG.
An electrode material is deposited on the silicon oxide film 14 as shown in FIG. Then, after a resist (not shown) is formed on the electrode material in a region including the concave portion 32, the electrode material is etched using the resist as a mask by using the RIE method to form the emitter electrode layer 35, and the resist is removed.
【００８４】次いで、図８（ｄ）に示すように、シリコ
ン酸化膜３４及びエミッタ電極層３５上に、芯状抵抗層
３４を堆積する。Next, as shown in FIG. 8D, a core-shaped resistance layer 34 is deposited on the silicon oxide film 34 and the emitter electrode layer 35.
【００８５】次いで、図８（ｅ）に示すように、芯状抵
抗層３４上にＩＴＯ電極層１２を形成した後、第２実施
形態と同様に、石英ガラス基板１１とＩＴＯ電極層１２
の接着，シリコン単結晶基板１７の選択的除去及びゲー
ト電極１６の形成を順次行う。Next, as shown in FIG. 8E, after the ITO electrode layer 12 is formed on the core-shaped resistance layer 34, the quartz glass substrate 11 and the ITO electrode layer 12 are formed as in the second embodiment.
, Selective removal of the silicon single crystal substrate 17 and formation of the gate electrode 16 are sequentially performed.
【００８６】そして、図８（ｆ）に示すように、第２実
施形態と同様に、拡散層３１及びシリコン酸化膜１４を
選択的にエッチングすることによって、エミッタ電極層
３５が露出し、電界放出型冷陰極が完成する。Then, as shown in FIG. 8F, similarly to the second embodiment, the emitter electrode layer 35 is exposed by selectively etching the diffusion layer 31 and the silicon oxide film 14, and the field emission is performed. The cold cathode is completed.
【００８７】なお、芯状抵抗層上にＩＴＯ電極層を形成
せずに、予め石英ガラス上に形成されたＩＴＯ電極層と
エミッタ電極層を接着して形成することも可能である。It is also possible to bond the ITO electrode layer and the emitter electrode layer formed on quartz glass in advance without forming the ITO electrode layer on the core-shaped resistance layer.
【００８８】［第４実施形態］図９は、本発明の第４実
施形態に係わるＦＥＡの構成を示す断面図である。図９
において、図７と同一な部分には同一符号を付し、その
説明を省略する。[Fourth Embodiment] FIG. 9 is a sectional view showing the structure of an FEA according to a fourth embodiment of the present invention. FIG.
In FIG. 7, the same portions as those in FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted.
【００８９】本実施形態の特徴は、先端が先鋭な凸部を
有するエミッタ電極層３５が複数個配列形成された構造
基体４３ａ〜ｄが、石英ガラス基板４１上に行方向に沿
って形成されたカソード電極ライン４２ａ，ｂ上に、行
方向及び列方向に密着して２次元配置されていることで
ある。そして、構造基体４３ａ〜ｄ上に、ゲート電極４
４ａ，ｂが列方向に沿って配列形成されている。The feature of the present embodiment is that the structural bases 43a to 43d in which a plurality of emitter electrode layers 35 each having a sharp projection are formed on the quartz glass substrate 41 along the row direction. That is, they are two-dimensionally arranged on the cathode electrode lines 42a and 42b in close contact with each other in the row direction and the column direction. Then, the gate electrode 4 is formed on the structural bases 43a to 43d.
4a and 4b are arranged and formed along the column direction.
【００９０】なお、図７は、構造基体４３ａ〜ｄの接合
部を拡大して図示した図であり、各構造基体４３には、
図示されている部分以外に多くのエミッタ電極層３５が
形成されている。また、カソード電極４２とゲート電極
４４の交差部に一つの構造基体が配置されているように
図示されているが、一つの構造基体にカソード電極４２
とゲート電極４４の交差部が複数個形成されている。FIG. 7 is an enlarged view of the joint of the structural bases 43a to 43d.
Many emitter electrode layers 35 are formed other than the illustrated part. Further, although one structural base is illustrated as being disposed at the intersection of the cathode electrode 42 and the gate electrode 44, the cathode electrode 42 is provided on one structural base.
And a plurality of intersections between the gate electrode 44 and the gate electrode 44 are formed.
【００９１】この冷陰極の製造工程を図１０〜１２の工
程図を用いて説明する。The manufacturing process of this cold cathode will be described with reference to FIGS.
【００９２】先ず、図１０（ａ）に示すように、第３実
施形態の図８（ａ）〜（ｄ）に示した工程を用いて複数
のエミッタ電極層３５を形成した後、芯状抵抗層３４の
形成及びパターニングを行った構造基体４３ａ〜ｄを用
意する。また、表面にカソード電極４２ａ，ｂが行方向
に沿って形成された石英ガラス基板４１を用意する。First, as shown in FIG. 10A, after forming a plurality of emitter electrode layers 35 by using the steps shown in FIGS. 8A to 8D of the third embodiment, Structural bases 43a to 43d on which the layer 34 has been formed and patterned are prepared. Further, a quartz glass substrate 41 having cathode electrodes 42a and 42b formed on the surface thereof along the row direction is prepared.
【００９３】次いで、図１１（ｂ）に示すように、構造
基体４３ａ〜ｄと石英ガラス基板４１のカソード電極４
２ａ，ｂが形成されている面とを、エミッタ電極層３５
が介在するように接着する。つまり芯状抵抗層３４とカ
ソード電極４２ａ，ｂとを接着する。Next, as shown in FIG. 11B, the structural bases 43a to 43d and the cathode electrode 4 of the quartz glass substrate 41 are formed.
The surface on which 2a and 2b are formed is connected to the emitter electrode layer 35.
Are adhered so as to intervene. That is, the core-shaped resistance layer 34 and the cathode electrodes 42a and 42b are bonded.
【００９４】次いで、図１１（ｃ）に示すように、第３
実施形態と同様にシリコン単結晶基板１１を選択的にエ
ッチング除去し、拡散層３５の凸部３３を露出させる。Next, as shown in FIG.
As in the embodiment, the silicon single crystal substrate 11 is selectively etched away to expose the projections 33 of the diffusion layer 35.
【００９５】次いで、図１２（ｄ）に示すように、拡散
層３１上にスクリーン印刷方法を用いてゲート電極４４
ａ，ｂを列方向に沿って形成する。拡散層３１の表面
は、突起が一部にあるだけで、その表面は平坦であるた
め、容易にゲート電極４４ａ，ｂをスクリーン印刷によ
って形成することができる。Next, as shown in FIG. 12D, a gate electrode 44 is formed on the diffusion layer 31 by using a screen printing method.
a and b are formed along the column direction. Since the surface of the diffusion layer 31 has only a projection and is flat, the gate electrodes 44a and 44b can be easily formed by screen printing.
【００９６】このとき、隣接する構造基体４３の間の隙
間が大きいと、ゲート電極４４が断切れを起こすおそれ
がある。そのため、隙間を埋め込むようにゲート電極４
４を形成すると、断切れを起こす事を防止することがで
きる。また、隙間を埋め込むように形成した際、カソー
ド電極４２と絶縁されていれば、ゲート電極４４がガラ
ス基板上に形成されていても良い。また、ゲート電極４
４が形成される位置のガラス基板上に接続電極を形成し
ておき、ゲート電極が接続電極上に形成されるようにす
ると、更にゲート電極の電気的接続を確実にすることが
できる。At this time, if the gap between the adjacent structural bases 43 is large, the gate electrode 44 may be cut off. Therefore, the gate electrode 4 is formed so as to fill the gap.
Forming 4 can prevent breakage. In addition, when the gate electrode 44 is formed to fill the gap and is insulated from the cathode electrode 42, the gate electrode 44 may be formed on a glass substrate. In addition, the gate electrode 4
If a connection electrode is formed on the glass substrate at the position where 4 is formed, and the gate electrode is formed on the connection electrode, the electrical connection of the gate electrode can be further ensured.
【００９７】そして、図１２（ｅ）に示すように、ゲー
ト電極４４ａ，ｂをパターニングし、拡散層３１を露出
させた後、拡散層３１及びシリコン酸化膜１４を順次エ
ッチングし、エミッタ電極層３５の先端が先鋭な凸部を
露出させる。以上説明した工程で本実施形態のＦＥＡが
形成される。Then, as shown in FIG. 12E, after patterning the gate electrodes 44a and 44b to expose the diffusion layer 31, the diffusion layer 31 and the silicon oxide film 14 are sequentially etched to form the emitter electrode layer 35. The tip of the tip exposes a sharp projection. The FEA of this embodiment is formed by the steps described above.
【００９８】本実施形態によれば、予め複数のエミッタ
が形成された構造基体を予めカソード電極が形成された
石英ガラス基板上に配列した後、エミッタ上のシリコン
単結晶基板を選択的に除去し、ゲート電極を形成するこ
とによって、ワイヤボンディングを用いることなく大面
積のＦＥＡを形成することができる。According to the present embodiment, after the structural base on which a plurality of emitters have been formed in advance is arranged on the quartz glass substrate on which the cathode electrode has been formed in advance, the silicon single crystal substrate on the emitter is selectively removed. By forming the gate electrode, a large-area FEA can be formed without using wire bonding.
【００９９】また、ゲート電極の形成に印刷法を用いる
ことによって、簡易に列方向に沿ったゲート電極を形成
することができる。Further, by using a printing method for forming the gate electrode, it is possible to easily form the gate electrode along the column direction.
【０１００】なお、構造基体４３は、第１実施形態の図
２（ａ）〜（ｃ）に示した工程を経て形成された構造、
又は第２実施形態の図５（ａ）〜（ｄ）に示した工程を
経て形成された構造を用いても良いし、 ［第５実施形態］図１３は、本発明の第５実施形態に係
わるＦＥＡの構成を示す断面図である。図１３におい
て、図９と同一な部分には同一符号を付し、その説明を
省略する。The structural base 43 has a structure formed through the steps shown in FIGS. 2A to 2C of the first embodiment.
Alternatively, a structure formed through the steps shown in FIGS. 5A to 5D of the second embodiment may be used. Fifth Embodiment FIG. 13 shows a fifth embodiment of the present invention. It is sectional drawing which shows the structure of the FEA concerned. In FIG. 13, the same portions as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
【０１０１】本実施形態のＦＥＡの特徴は、ゲート電極
接続導電層５１（５１ａ，ｂ）が、ゲート電極４４（４
４ａ，ｂ）上に形成されていることである。それぞれの
ゲート電極接続導電層５１ａ，ｂは、隣接する構造基体
４３の接合部上に位置するゲート電極４４上に選択的に
形成されている。ゲート電極接続層５１を形成すること
によって、隣接する構造基体４３の間におけるゲート電
極の電気的接続を確実に行うことができる。The feature of the FEA of this embodiment is that the gate electrode connection conductive layer 51 (51a, b) is formed by the gate electrode 44 (4
4a, b). Each of the gate electrode connection conductive layers 51 a and 51 b is selectively formed on the gate electrode 44 located on the junction of the adjacent structural base 43. By forming the gate electrode connection layer 51, electrical connection of the gate electrode between the adjacent structural bases 43 can be reliably performed.
【０１０２】図１３に示したＦＥＡの製造工程を図１４
の工程図を用いて説明する。先ず、図１４（ａ）に示す
ように、図１０（ａ）〜図１２（ｄ）に示した工程を経
て形成された構造に対して、隣接する構造基体４３の接
合部を含む領域のゲート電極４４上に、スクリーン印刷
法を用いてゲート電極接続導電層５１ａ，ｂを形成す
る。なお、全面に電極材を堆積した後、パターニングし
てゲート電極接続導電層５１を形成することも可能であ
る。FIG. 14 shows a process of manufacturing the FEA shown in FIG.
The process will be described with reference to FIGS. First, as shown in FIG. 14 (a), the gate formed in the region including the junction of the adjacent structural base 43 with respect to the structure formed through the steps shown in FIGS. 10 (a) to 12 (d). The gate electrode connecting conductive layers 51a and 51b are formed on the electrodes 44 by using a screen printing method. After depositing an electrode material on the entire surface, it is also possible to form the gate electrode connection conductive layer 51 by patterning.
【０１０３】次いで、図１４（ｂ）に示すように、先の
実施形態で説明した工程と同様に、ゲート電極４４，拡
散層３１及びシリコン酸化膜１４をエッチングすること
によってエミッタ電極層３５の凸部先端を露出させて、
本実施形態のＦＥＡが完成する。Next, as shown in FIG. 14B, the gate electrode 44, the diffusion layer 31 and the silicon oxide film 14 are etched to form the projections of the emitter electrode layer 35 in the same manner as in the steps described in the previous embodiment. Exposing the tip of the
The FEA of this embodiment is completed.
【０１０４】なお、エミッタ電極層３５の凸部先端を露
出させた後、ゲート電極接続導電層を形成することも可
能である。It is also possible to form a gate electrode connection conductive layer after exposing the tip of the projection of the emitter electrode layer 35.
【０１０５】［第６実施形態］図１５は、本発明の第６
実施形態に係わるＦＥＡの構成を示す断面図である。図
１５において、図９と同一な部分には同一符号を付し、
その説明を省略する。[Sixth Embodiment] FIG. 15 shows a sixth embodiment of the present invention.
It is a sectional view showing the composition of FEA concerning an embodiment. In FIG. 15, the same parts as those in FIG.
The description is omitted.
【０１０６】本実施形態の特徴は、隣接する構造基体６
１ａ，ｂの隙間部６２に、ガラス，ＳＯＧ（Spin On Gl
ass ），シリコン酸化物又はシリコン窒化物からなる絶
縁層６３が埋め込まれていることである。絶縁層６３が
隙間部６２に埋め込まれていることによって、ゲート電
極４４ａ，ｂを堆積する際、構造基体の繋ぎ目の隙間部
６２において、ゲート電極４４ａ，ｂがＩＴＯ電極層４
４ａ上に形成されるのを防ぎ、ゲート電極４４ａ，ｂと
ＩＴＯ電極層４２ａとが短絡することを防ぐ。This embodiment is characterized in that the adjacent structural base 6
Glass and SOG (Spin On Gl
ass), and an insulating layer 63 made of silicon oxide or silicon nitride is buried. Since the insulating layer 63 is embedded in the gap 62, when the gate electrodes 44a, b are deposited, the gate electrodes 44a, b are connected to the ITO electrode layer 4 in the joint 62 of the structural base.
4a, and short circuit between the gate electrodes 44a, b and the ITO electrode layer 42a is prevented.
【０１０７】図１５に示したＦＥＡの製造工程を図１
６，１７の工程図を用いて説明する。FIG. 1 shows a process of manufacturing the FEA shown in FIG.
This will be described with reference to FIGS.
【０１０８】先ず、図１６（ａ）に示した構造は、先に
説明した図１０（ａ）〜図１１（ｃ）に示した工程を経
て形成されるものである。図示したように、構造基体６
１ａと構造基体６１ｂとの間に、隙間部６２が生じてい
る。First, the structure shown in FIG. 16A is formed through the steps shown in FIGS. 10A to 11C described above. As shown, the structural substrate 6
A gap 62 is formed between 1a and the structural base 61b.
【０１０９】次いで、図１６（ｂ）に示すように、基板
６１ａ，ｂ間の隙間部６２を埋めるように、絶縁層６３
を形成する。Then, as shown in FIG. 16B, the insulating layer 63 is filled so as to fill the gap 62 between the substrates 61a and 61b.
To form
【０１１０】次いで、図１７（ｃ）に示すように、エッ
チバック法等を用いて、拡散層３１上の絶縁層６３を除
去し、隙間部６２に絶縁層６３を埋め込み形成する。な
お、隙間部６２の全てを絶縁層６３で埋め込む必要はな
く、隙間部６２の開口部を塞ぐように形成されていれば
よい。Next, as shown in FIG. 17C, the insulating layer 63 on the diffusion layer 31 is removed by an etch-back method or the like, and the insulating layer 63 is buried in the gap 62. It is not necessary to embed the entire gap 62 with the insulating layer 63, and it is sufficient that the gap 62 is formed so as to cover the opening of the gap 62.
【０１１１】次いで、図１７（ｄ）に示すように、第４
実施形態と同様にゲート電極４４ａ，ｂを形成した後、
ゲート電極，拡散層３１及びシリコン酸化膜１４を選択
的に除去することによってＦＥＡが完成する。Next, as shown in FIG.
After forming the gate electrodes 44a and 44b as in the embodiment,
The FEA is completed by selectively removing the gate electrode, the diffusion layer 31 and the silicon oxide film 14.
【０１１２】なお、構造基体６１は、第１実施形態の図
２（ａ）〜（ｃ）に示した工程を経て形成された構造、
又は第２実施形態の図５（ａ）〜（ｄ）に示した工程を
経て形成された構造を用いても良いし、 ［第７実施形態］図１８は、本発明の第７実施形態に係
わるＦＥＡの構成を示す斜視図である。図１８におい
て、図９と同一な部分には同一符号を付し、その説明を
省略する。The structure base 61 has a structure formed through the steps shown in FIGS. 2A to 2C of the first embodiment.
Alternatively, a structure formed through the steps shown in FIGS. 5A to 5D of the second embodiment may be used. Seventh Embodiment FIG. 18 shows a seventh embodiment of the present invention. It is a perspective view showing the composition of FEA concerned. In FIG. 18, the same portions as those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
【０１１３】本実施形態のＦＥＡの特徴は、隣接する構
造基体４３の接合部を含む領域の下に絶縁層７１が形成
されていることである。隣接する構造基体４３の接合部
の下に絶縁層が形成されていることによって、ゲート電
極４４とカソード電極４２とが電気的に接続することを
防止することができる。The feature of the FEA of the present embodiment is that the insulating layer 71 is formed under the region including the junction between the adjacent structural bases 43. Since the insulating layer is formed below the junction between the adjacent structural bases 43, it is possible to prevent the gate electrode 44 and the cathode electrode 42 from being electrically connected.
【０１１４】図１９，２０の工程図を用いて、図１８に
示したＦＥＡの製造工程を説明する。The manufacturing process of the FEA shown in FIG. 18 will be described with reference to FIGS.
【０１１５】先ず、図１９（ａ）に示すように、図８
（ａ）〜（ｄ）に示した工程を経て形成された構造に対
し、芯状抵抗層３４がパターニングされた構造基体４３
ａ〜ｄを用意する。また、石英ガラス基板４１上に、カ
ソード電極ライン４２ａ，ｂ及び絶縁層７１が形成され
た構造基板７０を用意する。なお、絶縁層７１は、後工
程で構造基板７０上に構造基体４３をタイリングする
際、隣接する基体４３の接合部を含む領域に接する部位
に形成されている。First, as shown in FIG.
A structure base 43 in which a core-shaped resistive layer 34 is patterned with respect to a structure formed through the steps shown in (a) to (d).
a to d are prepared. Further, a structural substrate 70 having the cathode electrode lines 42a and 42b and the insulating layer 71 formed on the quartz glass substrate 41 is prepared. Note that the insulating layer 71 is formed at a portion that comes into contact with a region including a joint portion of the adjacent base 43 when the structural base 43 is tiled on the structural substrate 70 in a later step.
【０１１６】次いで、図２０（ｂ）に示すように、各構
造基体４３の抵抗層３４が形成されている面と基板７０
のカソード電極４２ａ，ｂが形成されている面とを接着
する。このとき、絶縁層７１上に、隣接する構造基体４
３の接合部が必ず存在するようにタイリングする。Next, as shown in FIG. 20B, the surface of each structural base 43 on which the resistance layer 34 is formed and the substrate 70
Is bonded to the surface on which the cathode electrodes 42a and 42b are formed. At this time, the adjacent structural base 4 is placed on the insulating layer 71.
Tiling to ensure that there is a third joint.
【０１１７】次いで、図２０（ｃ）に示すように、各シ
リコン単結晶基板１７の除去、ゲート電極４４ａ，ｂの
形成、ゲート電極４４，拡散層３１及びシリコン酸化膜
１４のエッチングを順次行うことによって、本実施形態
のＦＥＡが完成する。Next, as shown in FIG. 20C, removal of each silicon single crystal substrate 17, formation of gate electrodes 44a and 44b, and etching of gate electrode 44, diffusion layer 31, and silicon oxide film 14 are sequentially performed. Thereby, the FEA of the present embodiment is completed.
【０１１８】なお、構造基体４３は、第１実施形態の図
２（ａ）〜（ｃ）に示した工程を経て形成された構造、
又は第２実施形態の図５（ａ）〜（ｄ）に示した工程を
経て形成された構造を用いても良いし、 ［第８実施形態］図２１，２２は、本発明の第８実施形
態に係わる電界放出型冷陰極の製造工程を示す工程断面
図である。The structural base 43 has a structure formed through the steps shown in FIGS. 2A to 2C of the first embodiment.
Alternatively, a structure formed through the steps shown in FIGS. 5A to 5D of the second embodiment may be used. [Eighth Embodiment] FIGS. 21 and 22 show an eighth embodiment of the present invention. FIG. 4 is a process cross-sectional view showing a manufacturing process of the field emission cold cathode according to the embodiment.
【０１１９】先ず、図２１（ａ）に示すように、支持基
板８１と、図８（ａ）〜（ｄ）に示した工程を経て形成
された構造に対し、芯状抵抗層３４がパターニングされ
た構造基体８２ａ〜ｄのシリコン基板１７面とを仮接着
する。First, as shown in FIG. 21A, the core-shaped resistance layer 34 is patterned on the support substrate 81 and the structure formed through the steps shown in FIGS. 8A to 8D. The structural substrates 82a to 82d are temporarily bonded to the silicon substrate 17 surface.
【０１２０】次いで、図２１（ｂ）に示すように、芯状
抵抗層３４上にカソード電極８３ａ，ｂをスクリーン印
刷法を用いて行方向に沿って形成する。Next, as shown in FIG. 21B, the cathode electrodes 83a and 83b are formed on the core-shaped resistance layer 34 in the row direction by using a screen printing method.
【０１２１】次いで、図２２（ｃ）に示すように、カソ
ード電極８３ａ，ｂと石英ガラス基板８４とを接着す
る。そして、支持基板８１及びシリコン単結晶基板１７
を除去することによって、図１１（ｃ）に示した構造が
形成される。後の工程は、図１１（ｃ）〜図１２（ｅ）
に示した工程と同様の工程を行うことによって本実施形
態のＦＥＡが完成する。Next, as shown in FIG. 22C, the cathode electrodes 83a and 83b and the quartz glass substrate 84 are bonded. Then, the support substrate 81 and the silicon single crystal substrate 17
Is removed, the structure shown in FIG. 11C is formed. Subsequent steps are shown in FIGS. 11 (c) to 12 (e).
The FEA of this embodiment is completed by performing the same steps as the steps shown in FIG.
【０１２２】［第９実施形態］図２３は、本発明の第９
実施形態に係わるＦＥＡの構成を示す斜視図である。図
２３において、図９と同一な部分には同一符号を付し、
その説明を省略する。[Ninth Embodiment] FIG. 23 shows a ninth embodiment of the present invention.
It is a perspective view showing the composition of FEA concerning an embodiment. In FIG. 23, the same parts as those in FIG.
The description is omitted.
【０１２３】本実施形態の特徴は、隣接する構造基体と
接合部と接するカソード電極８３の下部にカソード電極
接続導電層９２（９２ａ，ｂ）が形成されていることで
ある。カソード電極接続導電層９２を形成することによ
って、隣接する構造基体８３間におけるカソード電極８
３の電気的接続を確実にすることができる。A feature of this embodiment is that a cathode electrode connection conductive layer 92 (92a, b) is formed below the cathode electrode 83 in contact with the adjacent structural base and the joint. By forming the cathode electrode connection conductive layer 92, the cathode electrode 8 between the adjacent structural bases 83 is formed.
3 can be surely connected.
【０１２４】図２３に示したＦＥＡの製造工程を図２４
の工程図を用いて説明する。。The manufacturing process of the FEA shown in FIG.
The process will be described with reference to FIGS. .
【０１２５】先ず、図２１（ａ），（ｂ）に示した工程
を経て形成された構造を用意する。そして、表面にカソ
ード電極接続電極層９２ａ，ｂが形成されている石英ガ
ラス基板９１を用意する。石英ガラス基板９１上のカソ
ード電極接続導電層９２は、隣接する構造基体の接合部
とカソード電極８３ａ，ｂとの交差部を含む領域に面す
るガラス基板９１上に形成されている。First, a structure formed through the steps shown in FIGS. 21A and 21B is prepared. Then, a quartz glass substrate 91 having the surface on which the cathode electrode connection electrode layers 92a and 92b are formed is prepared. The cathode electrode connection conductive layer 92 on the quartz glass substrate 91 is formed on the glass substrate 91 facing a region including the intersection between the junction of the adjacent structural base and the cathode electrodes 83a and 83b.
【０１２６】次いで、カソード電極接続導電層９２とカ
ソード電極８３とを接着した後、支持基板８１及びシリ
コン基板１７を除去し、ゲート電極４４の形成、拡散層
３１及びシリコン酸化膜１４のエッチングを行うことに
よってＦＥＡが完成する。Next, after bonding the cathode electrode connection conductive layer 92 and the cathode electrode 83, the support substrate 81 and the silicon substrate 17 are removed, the gate electrode 44 is formed, and the diffusion layer 31 and the silicon oxide film 14 are etched. This completes the FEA.
【０１２７】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上述したＦＥＡを用いてＦＥ
Ｄ（Field Emission Display）、或いは電子ビーム露光
装置を形成することも可能である。The present invention is not limited to the above embodiment. For example, by using the above-described FEA,
It is also possible to form a D (Field Emission Display) or an electron beam exposure apparatus.
【０１２８】また、剛体層（エッチング停止層）は、シ
リコンに不純物がドープされた拡散層に限らず、ゲート
電極より固く、電界誘起応力によって変位しないもので
あれば任意の材料を用いることができる。また、シリコ
ン基板（モールド基板）上に剛体層を堆積して形成して
も良い。The rigid layer (etching stop layer) is not limited to a diffusion layer in which silicon is doped with an impurity, but may be any material as long as it is harder than a gate electrode and is not displaced by an electric field induced stress. . Further, a rigid layer may be formed by depositing it on a silicon substrate (mold substrate).
【０１２９】また、エミッタ電極層の材料としては、タ
ングステンに限らず、仕事関数の低い種々の材料を用い
ることができる。Further, the material of the emitter electrode layer is not limited to tungsten, and various materials having a low work function can be used.
【０１３０】また、上記第４〜９実施形態に示した製造
方法を適宜組み合わせてＦＥＡを形成することも可能で
ある。The FEA can also be formed by appropriately combining the manufacturing methods shown in the fourth to ninth embodiments.
【０１３１】また、ゲート電極の形成に際し、蒸着法、
或いはスパッタリング法等を用いることが可能である。In forming the gate electrode, an evaporation method,
Alternatively, a sputtering method or the like can be used.
【０１３２】また、Ｓｐｉｎｄｔ法等で形成された冷陰
極が２次元配列され、且つゲート電極が列方向に沿って
形成された複数の構造基体を密着配列した後、列方向に
隣接する構造基体のゲート電極を膜状のゲート電極接続
層で電気的に接続することも可能である。また、ゲート
電極とカソード電極とが同一平面内に形成された平面型
の冷陰極が形成された構造基体を同様にタイリングする
ことも可能である。After a plurality of structural bases in which cold cathodes formed by the Spindt method or the like are two-dimensionally arranged and gate electrodes are formed in the column direction in close contact with each other, the structure bases adjacent to each other in the column direction are arranged. It is also possible to electrically connect the gate electrode with a film-like gate electrode connection layer. It is also possible to similarly tile a structural base on which a flat cold cathode in which a gate electrode and a cathode electrode are formed in the same plane is formed.
【０１３３】ゲート電極接続層の形成の際、隣接する構
造基体の接合部で上述した実施形態で説明したように断
切れを起こす事がある。そのため、隙間を埋め込むよう
にゲート電極接続層を形成すると、断切れを起こす事を
防止することができる。また、隙間を埋め込むように形
成した際、カソード電極と絶縁されていれば、ゲート電
極接続層が構造基板上に形成されていても良い。また、
ゲート電極が形成される位置の構造基板上に接続電極を
形成しておき、ゲート電極接続層が接続電極上に形成さ
れるようにすると、更にゲート電極の電気的接続を確実
にすることができる。When the gate electrode connection layer is formed, disconnection may occur at the junction between adjacent structural bases as described in the above embodiment. Therefore, when the gate electrode connection layer is formed so as to fill the gap, disconnection can be prevented. Further, when formed so as to fill the gap, the gate electrode connection layer may be formed on the structural substrate as long as it is insulated from the cathode electrode. Also,
If the connection electrode is formed on the structure substrate at the position where the gate electrode is formed, and the gate electrode connection layer is formed on the connection electrode, the electrical connection of the gate electrode can be further ensured. .
【０１３４】また、構造基体が配列形成された複数の構
造基板を２次元配列して、更に大面積のＦＥＡを形成す
ることも可能である。この場合、構造基板にカソード電
極に接続するスルーホールを設け、該スルーホールを用
いて隣接する構造基板のカソード電極を電気的に接続す
ることが可能である。Further, it is possible to form a two-dimensional array of a plurality of structural substrates on which structural bases are arranged to form an FEA having a larger area. In this case, it is possible to provide a through hole connected to the cathode electrode on the structural substrate, and to electrically connect the cathode electrode of the adjacent structural substrate using the through hole.
【０１３５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。In addition, the present invention can be variously modified and implemented without departing from the gist thereof.
【０１３６】[0136]
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極が剛体層上に形成されているので、電界誘起応
力によってゲート電極とエミッタとが短絡することが無
く、信頼性の向上が図られる。As described above, according to the present invention, since the gate electrode is formed on the rigid layer, the gate electrode and the emitter are not short-circuited by the electric field induced stress, and the reliability is improved. It is planned.
【０１３７】また、基板上に複数の構造基体をタイリン
グし、ゲート電極、或いはカソード電極を形成すること
によって、電極を連続的に形成することが可能となり、
隣接する構造基板の間で電極が切れることがなく、容易
に大面積の電界放出型冷陰極を形成することができる。Further, by tiling a plurality of structural bases on a substrate and forming a gate electrode or a cathode electrode, electrodes can be formed continuously.
A large area field emission cold cathode can be easily formed without disconnection of electrodes between adjacent structural substrates.
【図１】第１実施形態に係わる電界放出型冷陰極の構成
を示す断面図。FIG. 1 is a sectional view showing a configuration of a field emission cold cathode according to a first embodiment.
【図２】図１に示した電界放出型冷陰極の製造工程を示
す工程断面図。FIG. 2 is a process cross-sectional view showing a manufacturing process of the field emission cold cathode shown in FIG.
【図３】図１に示した電界放出型冷陰極の製造工程を示
す工程断面図。FIG. 3 is a process cross-sectional view showing a manufacturing process of the field emission cold cathode shown in FIG.
【図４】第２実施形態に係わる電界放出型冷陰極の構成
を示す断面図。FIG. 4 is a cross-sectional view showing a configuration of a field emission cold cathode according to a second embodiment.
【図５】図４に示した電界放出型冷陰極の構成を示す工
程断面図。FIG. 5 is a process sectional view showing the configuration of the field emission cold cathode shown in FIG. 4;
【図６】図４に示した電界放出型冷陰極の構成を示す工
程断面図。FIG. 6 is a process sectional view showing the configuration of the field emission cold cathode shown in FIG. 4;
【図７】第３実施形態に係わる電界放出型冷陰極の構成
を示す断面図。FIG. 7 is a cross-sectional view showing a configuration of a field emission cold cathode according to a third embodiment.
【図８】図７に示した電界放出型冷陰極の製造工程を示
す工程断面図。8 is a process cross-sectional view showing a manufacturing process of the field emission cold cathode shown in FIG.
【図９】第４実施形態に係わるＦＥＡの構成を示す斜視
図。FIG. 9 is a perspective view showing the configuration of an FEA according to a fourth embodiment.
【図１０】図９に示したＦＥＡの製造工程を示す工程
図。FIG. 10 is a process chart showing a manufacturing process of the FEA shown in FIG. 9;
【図１１】図９に示したＦＥＡの製造工程を示す工程
図。FIG. 11 is a process chart showing a manufacturing process of the FEA shown in FIG. 9;
【図１２】図９に示したＦＥＡの製造工程を示す工程
図。FIG. 12 is a process chart showing a manufacturing process of the FEA shown in FIG. 9;
【図１３】第５実施形態に係わるＦＥＡの構成を示す斜
視図。FIG. 13 is an exemplary perspective view showing the configuration of an FEA according to a fifth embodiment;
【図１４】図１３に示したＦＥＡの製造工程を示す工程
図。FIG. 14 is a process chart showing a manufacturing process of the FEA shown in FIG. 13;
【図１５】第６実施形態に係わるＦＥＡの構成を示す斜
視図。FIG. 15 is an exemplary perspective view showing the configuration of an FEA according to a sixth embodiment;
【図１６】図１５に示したＦＥＡの製造工程を示す工程
図。16 is a process chart showing a manufacturing process of the FEA shown in FIG.
【図１７】図１５に示したＦＥＡの製造工程を示す工程
図。FIG. 17 is a process chart showing a manufacturing process of the FEA shown in FIG. 15;
【図１８】第７実施形態に係わるＦＥＡの構成を示す斜
視図。FIG. 18 is a perspective view showing the configuration of an FEA according to a seventh embodiment.
【図１９】図１８に示したＦＥＡの製造工程を示す斜視
図。FIG. 19 is a perspective view showing a manufacturing process of the FEA shown in FIG. 18;
【図２０】図１８に示したＦＥＡの製造工程を示す工程
図。FIG. 20 is a process chart showing a manufacturing process of the FEA shown in FIG. 18;
【図２１】第８実施形態に係わるＦＥＡの製造工程を示
す工程図。FIG. 21 is a process chart showing a process of manufacturing an FEA according to the eighth embodiment.
【図２２】第８実施形態に係わるＦＥＡの製造工程を示
す工程図。FIG. 22 is a process chart showing a process of manufacturing the FEA according to the eighth embodiment.
【図２３】第９実施形態に係わるＦＥＡの構成を示す斜
視図。FIG. 23 is an exemplary perspective view showing the configuration of an FEA according to a ninth embodiment;
【図２４】図２３に示したＦＥＡの製造工程を示す工程
図。FIG. 24 is a process chart showing a manufacturing process of the FEA shown in FIG. 23;
１１…ガラス基板 １２…ＩＴＯ電極層（カソード電極） １３…エミッタ電極層 １４…シリコン酸化膜 １５…拡散層 １６…ゲート電極 １７…シリコン単結晶基板 １８…凹部 １９…Ａｌ層 ２０…凸部 ２１…レジスト ３１…拡散層 ３２…凹部 ３３…凸部 ３４…芯状抵抗層 ３５…エミッタ電極層 ４１…石英ガラス基板 ４２ａ，ｂ…カソード電極 ４３ａ〜ｄ…構造基体 ４４ａ，ｂ…ゲート電極 ５１ａ，ｂ…ゲート電極接続導電層 ６１…構造基体 ６２…隙間部 ６３…絶縁層 ７１…絶縁分離層 ８１…支持基板 ８３ａ，ｂ…カソード電極 ９１…石英ガラス基板 ９２ａ，ｂ…カソード電極接続導電層 DESCRIPTION OF SYMBOLS 11 ... Glass substrate 12 ... ITO electrode layer (cathode electrode) 13 ... Emitter electrode layer 14 ... Silicon oxide film 15 ... Diffusion layer 16 ... Gate electrode 17 ... Silicon single crystal substrate 18 ... Concave part 19 ... Al layer 20 ... Convex part 21 ... Resist 31 diffusion layer 32 concave part 33 convex part 34 core-shaped resistive layer 35 emitter electrode layer 41 quartz glass substrate 42a, b cathode electrodes 43a-d structural base 44a, b gate electrode 51a, b ... Gate electrode connection conductive layer 61 Structural base 62 Gaps 63 Insulating layer 71 Insulating separation layer 81 Support substrate 83a, b Cathode electrode 91 Quartz glass substrate 92a, b ... Cathode electrode connection conductive layer
Claims (24)
有するエミッタ電極層と、 このエミッタ電極層の表面に沿って形成され、該電極層
の前記凸部の先端部領域が除去された絶縁層と、 この絶縁層上に形成され、前記凸部の先端部領域に開口
部を有する剛体層と、 この剛体層上に形成され、前記凸部の先端部領域に開口
部を有するゲート電極とを具備してなることを特徴とす
る電界放出型冷陰極。A cathode electrode formed on the insulating substrate; an emitter electrode layer formed on the cathode electrode and having a sharp projection at a tip end; and formed along the surface of the emitter electrode layer; An insulating layer in which the tip region of the protrusion of the electrode layer is removed; a rigid layer formed on the insulating layer and having an opening in the tip region of the protrusion; and a rigid layer formed on the rigid layer. And a gate electrode having an opening in a tip region of the projection.
個のエミッタ電極と、列方向に沿って複数本形成され、
前記エミッタ電極から電子を引き出すゲート電極とを含
む電界放出型冷陰極であって、 前記エミッタ電極及びゲート電極は、構造基板上に密接
して配列された複数の構造基体にそれぞれ形成され、 列方向に隣接する構造基体に形成されたゲート電極は、
膜状のゲート電極接続層によって電気的に接続されてい
ることを特徴とする電界放出型冷陰極。2. A plurality of emitter electrodes two-dimensionally arranged in a row direction and a column direction, and a plurality of emitter electrodes formed in a column direction.
A field emission cold cathode including: a gate electrode for extracting electrons from the emitter electrode; wherein the emitter electrode and the gate electrode are respectively formed on a plurality of structural substrates closely arranged on a structural substrate; The gate electrode formed on the structural base adjacent to
A field emission cold cathode characterized by being electrically connected by a film-like gate electrode connection layer.
成されたカソード電極と、これらのカソード電極に電気
的に接続され先端が先鋭な凸部が行方向及び列方向に２
次元配置されたエミッタ電極層と、列方向に沿って複数
本形成され、それぞれの凸部の先端部から電子を引き出
し、該凸部の先端部上に開口部を有するゲート電極とを
含む電界放出型冷陰極であって、 前記エミッタ電極層は、前記カソード電極上に密接して
配列された複数の構造基体にそれぞれ形成され、 各構造基体のエミッタ電極層上には、該電極層の表面に
沿って形成され、前記凸部の先端部領域が除去された絶
縁層と、この絶縁層上に列方向に沿って配列形成され、
前記凸部の先端部領域に開口部を有する剛体層とが順次
積層され、 前記ゲート電極は、列方向に隣接する構造基体の前記剛
体層上に連続形成されていることを特徴とする電界放出
型冷陰極。3. A plurality of cathode electrodes arrayed and formed in a row direction on an insulating substrate, and two convex portions which are electrically connected to the cathode electrodes and have sharp tips are formed in the row direction and the column direction.
Field emission including a two-dimensionally arranged emitter electrode layer, and a plurality of gate electrodes formed along the column direction, extracting electrons from the tips of the respective projections, and having openings on the tips of the projections. A cold cathode, wherein the emitter electrode layer is formed on a plurality of structural bases closely arranged on the cathode electrode, and on the emitter electrode layer of each structural base, a surface of the electrode layer is provided. An insulating layer formed along, the tip region of the convex portion has been removed, and arranged on the insulating layer along the column direction,
And a rigid layer having an opening in a tip region of the convex portion is sequentially laminated, and the gate electrode is continuously formed on the rigid layer of the structural base adjacent in the column direction. Type cold cathode.
との交差部を含む領域の前記ゲート電極上に、ゲート電
極接続導電層が選択的に形成されていることを特徴とす
る請求項３に記載の電界放出型冷陰極。4. A gate electrode connecting conductive layer is selectively formed on the gate electrode in a region including an intersection of a junction between adjacent structural bases and each gate electrode. 4. The field emission cold cathode according to 3.
部を塞ぐ第１の分離絶縁体が形成されていることを特徴
とする請求項２又は３に記載の電界放出型冷陰極。5. The field emission cold cathode according to claim 2, wherein a first isolation insulator for closing an opening of the gap is formed in a gap between adjacent structural bases.
板上に形成された第２の分離絶縁体上に形成されている
ことを特徴とする請求項２又は３に記載の電界放出型冷
陰極。6. A field emission type device according to claim 2, wherein a joint between adjacent structural bases is formed on a second isolation insulator formed on said insulating substrate. Cold cathode.
ソード電極の下に、カソード電極接続導電層が形成され
ていることを特徴とする請求項３に記載の電界放出型冷
陰極。7. The field emission cold cathode according to claim 3, wherein a cathode electrode connection conductive layer is formed under the cathode electrode in a region including a junction between adjacent structural bases.
コンであることを特徴とする請求項１又は３に記載の電
界放出型冷陰極。8. The field emission cold cathode according to claim 1, wherein said rigid layer is silicon doped with an impurity.
とする請求項１又は３に記載の電界放出型冷陰極。9. The field emission cold cathode according to claim 1, wherein the surface of the rigid layer is flat.
する工程と、 前記モールド基板上に、剛体からなるエッチング停止層
を形成する工程と、 前記エッチング停止層上に絶縁層を形成する工程と、 前記絶縁層上に、エミッタ電極層を形成する工程と、 前記エミッタ電極層上にカソード電極を形成する工程
と、 前記カソード電極と絶縁基板とを接着する工程と、 前記モールド基板をエッチングし、該モールド基板の凹
部内に形成されていた前記エミッタ電極層，絶縁層及び
エッチング停止層が、該エッチング停止層の平坦部に対
して突出し、先端が先鋭な凸部を露出させる工程と、 前記エッチング停止層上に、ゲート電極を形成する工程
と、 前記凸部の先端部の前記ゲート電極，エッチング停止層
及び絶縁層を除去し、先端が先鋭なエミッタ電極層の凸
部を露出させる工程とを含むことを特徴とする電界放出
型冷陰極の製造方法。10. A step of forming a recess having a sharp bottom in a mold substrate; a step of forming an etching stop layer made of a rigid body on the mold substrate; and a step of forming an insulating layer on the etching stop layer. Forming an emitter electrode layer on the insulating layer; forming a cathode electrode on the emitter electrode layer; bonding the cathode electrode to an insulating substrate; etching the mold substrate; A step of exposing the emitter electrode layer, the insulating layer and the etching stop layer formed in the concave portion of the mold substrate to a flat portion of the etching stop layer to expose a sharp-pointed convex portion; Forming a gate electrode on the stop layer; removing the gate electrode, the etching stop layer, and the insulating layer at the tip of the projection, and forming a sharp tip. Field emission cathode fabrication method, which comprises a step of exposing the projections of the jitter electrode layer.
る工程と、 前記モールド基板上に、剛体からなるエッチング停止層
を形成する工程と、 前記エッチング停止層上に絶縁層を形成する工程と、 前記絶縁層上に、エミッタ電極層を形成する工程とから
構造基体を形成する工程と、 前記構造基体と絶縁基板上に形成されたカソード電極と
を前記エミッタ電極層が介在するように接着する工程
と、 前記モールド基板をエッチングし、該モールド基板の凹
部内に形成されていた前記エミッタ電極層，絶縁層及び
エッチング停止層が、該エッチング停止層の平坦部に対
して突出し、先端が先鋭な凸部を露出させる工程と、 前記エッチング停止層上にゲート電極を形成する工程
と、 前記凸部の先端部の前記ゲート電極，エッチング停止層
及び絶縁層を除去し、先端が先鋭なエミッタ電極層の凸
部を露出させる工程とを含むことを特徴とする電界放出
型冷陰極の製造方法。11. A step of providing a recess having a sharp bottom in a mold substrate; a step of forming an etching stop layer made of a rigid body on the mold substrate; and a step of forming an insulating layer on the etching stop layer. Forming a structure base from the step of forming an emitter electrode layer on the insulating layer; and bonding the structure base and a cathode electrode formed on the insulating substrate so that the emitter electrode layer intervenes. Etching the mold substrate, the emitter electrode layer, the insulating layer and the etching stop layer formed in the concave portion of the mold substrate protrude from a flat portion of the etching stop layer, and have a sharp tip. Exposing a portion; forming a gate electrode on the etching stop layer; forming the gate electrode, the etching stop layer, and the insulation at the tip of the projection. Removing the layer and exposing the projection of the emitter electrode layer having a sharp tip.
ング停止層を形成する工程と、 前記エッチング停止層に開口部を有し、且つ前記モール
ド基板に底部が先鋭な凹部を形成する工程と、 前記モールド基板及び前記エッチング停止層上に絶縁層
を形成する工程と、 前記絶縁層上にエミッタ電極層を形成する工程と、 前記エミッタ電極層上にカソード電極を形成する工程と
から構造基体を形成する工程と、 前記構造基体と絶縁基板とを前記エミッタ電極層が介在
するように接着する工程と、 前記モールド基板をエッチングし、該モールド基板の凹
部内に形成されていた前記エミッタ電極層，絶縁層及び
エッチング停止層が、該エッチング停止層の平坦部に対
して突出し、先端が先鋭な凸部を露出させる工程と、 前記エッチング停止層上にゲート電極を形成する工程
と、 前記凸部の先端部の前記導電性ゲート電極，エッチング
停止層及び前記絶縁層を除去し、先端が先鋭な前記エミ
ッタ電極層の凸部を露出させる工程とを含むことを特徴
とする電界放出型冷陰極の製造方法。12. A step of forming an etching stop layer made of a rigid body on a mold substrate; a step of forming an opening in the etching stop layer and forming a concave portion having a sharp bottom in the mold substrate; Forming a structural substrate from a step of forming an insulating layer on the mold substrate and the etching stop layer, a step of forming an emitter electrode layer on the insulating layer, and a step of forming a cathode electrode on the emitter electrode layer Bonding the structural substrate and the insulating substrate so that the emitter electrode layer intervenes; etching the mold substrate to form the emitter electrode layer and the insulating layer formed in the recesses of the mold substrate; And an etching stop layer protrudes with respect to a flat portion of the etching stop layer, and a step of exposing a sharp convex portion at the tip, and on the etching stop layer Forming a gate electrode; and removing the conductive gate electrode, the etching stop layer, and the insulating layer at the tip of the projection to expose the projection of the emitter electrode layer having a sharp tip. A method for manufacturing a field emission cold cathode, comprising:
ング停止層を形成する工程と、 前記エッチング停止層に開口部を有し、且つ前記モール
ド基板に底部が先鋭な凹部を形成する工程と、 前記モールド基板及びエッチング停止層上に絶縁層を形
成する工程と、 前記絶縁層上にエミッタ電極層を形成する工程とから構
造基体を形成する工程と、 前記構造基体と、絶縁基板上に形成されたカソード電極
とを前記エミッタ電極層が介在するように接着する工程
と、 前記モールド基板をエッチングし、該モールド基板の凹
部内に形成されていた前記エミッタ電極層，絶縁層及び
エッチング停止層が、該エッチング停止層の平坦部に対
して突出し、先端が先鋭な凸部を露出させる工程と、 前記エッチング停止層上にゲート電極を形成する工程
と、 前記凸部の先端部の前記ゲート電極，エッチング停止層
及び前記絶縁層を除去し、先端が先鋭な前記エミッタ電
極層の凸部を露出させる工程とを含むことを特徴とする
電界放出型冷陰極の製造方法。13. A step of forming an etching stop layer made of a rigid body on a mold substrate; a step of forming an opening in the etching stop layer and forming a sharp concave portion at the bottom of the mold substrate; Forming a structural base from a step of forming an insulating layer on the mold substrate and the etching stop layer; a step of forming an emitter electrode layer on the insulating layer; and forming the structural base on the insulating substrate. Bonding the cathode electrode and the emitter electrode layer so that the emitter electrode layer intervenes; etching the mold substrate; forming the emitter electrode layer, the insulating layer and the etching stop layer formed in the concave portion of the mold substrate; Projecting a flat portion of the etching stop layer and exposing a sharp projection, and forming a gate electrode on the etching stop layer; Removing the gate electrode, the etching stop layer, and the insulating layer at the tip of the projection to expose the projection of the emitter electrode layer having a sharp tip. Manufacturing method.
数個のエミッタ電極と、列方向に沿って配列形成され前
記エミッタ電極から電子を引き出すゲート電極とが形成
された構造基体を複数形成する工程と、 隣接する構造基体が密着するように各構造基体を構造基
板上に配列させて接着する工程と、 列方向に隣接する構造基体のゲート電極を電気的に接続
する膜状のゲート電極接続導電層を、前記構造基体及び
ゲート電極上に選択的に形成する工程とを含むことを特
徴とする電界放出型冷陰極の製造方法。14. A plurality of structural bases formed with a plurality of emitter electrodes two-dimensionally arranged in a row direction and a column direction and a gate electrode formed and arranged in a column direction and extracting electrons from the emitter electrodes. A step of arranging and adhering the respective structural substrates on the structural substrate so that the adjacent structural substrates are in close contact with each other; and a film-like gate electrode for electrically connecting the gate electrodes of the adjacent structural substrates in the column direction Selectively forming a connection conductive layer on the structural substrate and the gate electrode.
個形成する工程と、 前記モールド基板上に、剛体からなるエッチング停止層
を形成する工程と、 前記エッチング停止層上に絶縁層を形成する工程と、 前記絶縁層上にエミッタ電極層を形成する工程とを含ん
で形成される構造基体を複数形成する工程と、 それぞれの構造基体と、絶縁基板上に行方向に沿って複
数本形成されたカソード電極とを、前記エミッタ電極層
が介在し、且つ隣接する構造基体が密着するように各構
造基体を配列させて接着する工程と、 それぞれのモールド基板をエッチングし、各凹部内に形
成されていた前記エミッタ電極層，絶縁層及びエッチン
グ停止層が、該エッチング停止層の平坦部に対して突出
し、先端が先鋭な複数個の凸部を露出させる工程と、 配列された構造基体のエッチング停止層上に、それぞれ
の凸部の先端部に開口部を有するゲート電極を列方向に
複数本配列形成する工程と、 それぞれの凸部の先端部に形成されたエッチング停止層
及び絶縁層を除去し、先端が先鋭なエミッタ電極層の凸
部を露出させる工程とを含むことを特徴とする電界放出
型冷陰極の製造方法。15. A step of forming a plurality of concave portions having a sharp bottom in a mold substrate; a step of forming an etching stop layer made of a rigid body on the mold substrate; and forming an insulating layer on the etching stop layer. Forming a plurality of structural bases including a step of forming an emitter electrode layer on the insulating layer; forming a plurality of structural bases along the row direction on each of the structural bases and the insulating substrate. A step of arranging and bonding each of the structural bases so that the emitter electrode layer is interposed and the adjacent structural bases are in close contact with each other, and etching the respective mold substrates to form the cathode electrodes in the respective recesses. Exposing the emitter electrode layer, the insulating layer, and the etching stop layer to a flat portion of the etching stop layer to expose a plurality of projections having sharp tips. Forming a plurality of gate electrodes having openings at the tips of the respective protrusions in the column direction on the etching stop layer of the formed structural base; and stopping the etching formed at the tips of the respective protrusions. Removing the layer and the insulating layer and exposing a projection of the emitter electrode layer having a sharp tip.
ング停止層を形成する工程と、 前記エッチング停止層に開口部を有し、且つ前記モール
ド基板に底部が先鋭な凹部を複数個形成する工程と、 前記モールド基板及びエッチング停止層上に絶縁層を形
成する工程と、 前記絶縁層上にエミッタ電極層を形成する工程とを含ん
で形成される構造基体を複数個形成する工程と、 それぞれの構造基体と絶縁基板上に行方向に沿って複数
本形成されたカソード電極とを、前記エミッタ電極層が
介在し、且つ隣接する構造基体が密着するように各構造
基体を配列させて接着する工程と、 それぞれのモールド基板をエッチングし、各凹部内に形
成されていた前記エミッタ電極層，絶縁層及びエッチン
グ停止層が、該エッチング停止層の平坦部に対して突出
し、先端が先鋭な複数個の凸部を露出させる工程と、 配列された構造基体のエッチング停止層上に、それぞれ
の凸部の先端部に開口部を有するゲート電極を列方向に
複数本配列形成する工程と、 それぞれの凸部の先端部に形成されたエッチ停止層及び
絶縁層を除去し、先端が先鋭なエミッタ電極層の凸部を
露出させる工程とを含むことを特徴とする電界放出型冷
陰極の製造方法。16. A step of forming a rigid etching stop layer on a mold substrate, and a step of forming a plurality of concave portions having an opening in the etching stop layer and having a sharp bottom in the mold substrate. Forming an insulating layer on the mold substrate and the etching stop layer; forming an emitter electrode layer on the insulating layer; and forming a plurality of structural bases formed on the insulating layer. Bonding a base and a plurality of cathode electrodes formed in a row direction on an insulating substrate by arranging the respective structural bases such that the emitter electrode layer is interposed and the adjacent structural bases are in close contact with each other; Etching each mold substrate, the emitter electrode layer, the insulating layer and the etching stop layer formed in each concave portion are moved with respect to the flat portion of the etching stop layer; Exposing a plurality of projections having sharp tips, and arranging a plurality of gate electrodes having openings at the tips of the respective projections in the column direction on the etching stop layer of the arranged structural base. Forming, and removing the etch stop layer and the insulating layer formed at the tips of the respective protrusions to expose the protrusions of the emitter electrode layer having sharp tips. Of manufacturing a cold cathode.
隣接する構造基体間の隙間部の開口部を塞ぐ第１の分離
絶縁体を形成することを特徴とする請求項１５又は１６
に記載の電界放出型冷陰極の製造方法。17. The method according to claim 17, wherein before the step of forming the gate electrode,
17. A first isolation insulator for closing an opening of a gap between adjacent structural bases.
3. The method for producing a field emission cold cathode according to claim 1.
構造基体の接合部と該ゲート電極との交差部を含む領域
のゲート電極上に、選択的にゲート電極接続導電層を形
成すること特徴とする請求項１５又は１６に記載の電界
放出型冷陰極の製造方法。18. A gate electrode connecting conductive layer is selectively formed on a gate electrode in a region including a junction between an adjacent structural base and the gate electrode after the gate electrode is formed. The method for producing a field emission cold cathode according to claim 15 or 16.
成されたカソード電極とを接着する際、 隣接する構造基体の接合部を、絶縁基板上に形成された
第２の分離絶縁体上に形成することを特徴とする請求項
１５又は１６に記載の電界放出型冷陰極の製造方法。19. When bonding each of the structural bases and the cathode electrode formed on the insulating substrate, the bonding portion between the adjacent structural bases is formed on the second separating insulator formed on the insulating substrate. The method for manufacturing a field emission cold cathode according to claim 15, wherein the cold cathode is formed.
個形成する工程と、 モールド基板上に、剛体からなるエッチング停止層を形
成する工程と、 前記エッチング停止層上に絶縁層を形成する工程と、 前記エッチング停止層上にエミッタ電極層を形成する工
程とを含んで形成される構造基体を複数形成する工程
と、 それぞれの構造基体を支持基板上に、各モールド基板と
該支持基板とが接し、且つ隣接する構造基体を密着させ
て配列する工程と、 前記エミッタ電極層上にカソード電極を行方向に沿って
複数本形成する工程と、 前記カソード電極と構造基板とを接着する工程と、 前記支持基板及びそれぞれのモールド基板を除去し、そ
れぞれの凹部内に形成されていた前記エミッタ電極層，
絶縁層及びエッチング停止層が、該エッチング停止層の
平坦部に対して突出し、先端が先鋭な複数個の凸部を露
出させる工程と、 配列された構造基体のエッチング停止層上に、それぞれ
の凸部の先端部に開口部を有するゲート電極を列方向に
複数本配列形成する工程と、 それぞれの凸部の先端部に形成されたエッチ停止層及び
絶縁層を除去し、先端が先鋭なエミッタ電極層の凸部を
露出させる工程とを含むことを特徴とする電界放出型冷
陰極の製造方法。20. A step of forming a plurality of concave portions having a sharp bottom in a mold substrate; a step of forming a rigid etching stop layer on the mold substrate; and a step of forming an insulating layer on the etching stop layer. Forming a plurality of structural bases including a step of forming an emitter electrode layer on the etching stop layer; forming each of the structural bases on a support substrate; Contacting, and arranging adjacent structural bases in close contact with each other; forming a plurality of cathode electrodes on the emitter electrode layer along the row direction; and bonding the cathode electrodes and the structural substrate. Removing the support substrate and each mold substrate, and forming the emitter electrode layer formed in each concave portion;
An insulating layer and an etching stop layer protruding from a flat portion of the etching stop layer, exposing a plurality of sharp protrusions, and Forming a plurality of gate electrodes having openings in the column direction in the column direction, removing the etch stop layer and the insulating layer formed at the ends of the respective projections, and forming a sharp emitter electrode. Exposing a convex portion of the layer.
グ停止層を形成する工程と、 前記エッチング停止層に開口部を有し、且つ前記モール
ド基板に底部が先鋭な凹部を形成する工程と、 前記モールド基板及びエッチング停止層上に絶縁層を形
成する工程と、 前記絶縁層上にエミッタ電極層を形成する工程とを含ん
で形成される構造基体を複数個形成する工程と、 それぞれの構造基体を支持基板上に、各モールド基板と
該支持基板とが接し、且つ隣接する構造基体が密着する
ように配列する工程と、 前記エミッタ電極層上にカソード電極を行方向に沿って
複数本形成する工程と、 前記カソード電極と構造基板とを接着する工程と、 前記支持基板及びそれぞれのモールド基板を除去し、そ
れぞれの凹部内に形成されていた前記エミッタ電極層，
絶縁層及びエッチング停止層が、該エッチング停止層の
平坦部に対して突出し、先端が先鋭な複数個の凸部を露
出させる工程と、 配列された構造基体のエッチング停止層上に、それぞれ
の凸部の先端部に開口部を有するゲート電極を列方向に
複数本配列形成する工程と、 それぞれの凸部の先端部に形成されたエッチング停止層
及び絶縁層を除去し、先端が先鋭なエミッタ電極層の凸
部を露出させる工程とを含むことを特徴とする電界放出
型冷陰極の製造方法。21. A step of forming an etching stop layer made of a rigid body on a mold substrate; a step of forming an opening in the etching stop layer and forming a concave portion having a sharp bottom in the mold substrate; Forming a plurality of structural bases including: forming an insulating layer on the substrate and the etching stop layer; forming an emitter electrode layer on the insulating layer; supporting each of the structural bases A step of arranging a plurality of cathode electrodes along the row direction on the emitter electrode layer, wherein each mold substrate and the supporting substrate are in contact with each other, and arranged so that adjacent structural bases are in close contact with each other; Bonding the cathode electrode to a structure substrate; removing the support substrate and the respective mold substrates to form the emitter electrodes formed in the respective recesses. layer,
An insulating layer and an etching stop layer protruding from a flat portion of the etching stop layer, exposing a plurality of sharp protrusions, and Forming a plurality of gate electrodes having openings at the tips of the portions in the column direction; removing the etching stop layer and the insulating layer formed at the tips of the respective protrusions; Exposing a convex portion of the layer.
上に形成されたカソード電極接続導電層とから形成さ
れ、 前記カソード電極導電接続層上に隣接する構造基体の接
合部と該カソード電極との交差部が位置するように、前
記カソード電極と前記構造基板とを接着することを特徴
とする請求項２０又は２１に記載の電界放出型冷陰極の
製造方法。22. The structure substrate, comprising: an insulating substrate; and a cathode electrode connecting conductive layer formed on the insulating substrate, wherein a junction between a structural base adjacent to the cathode electrode conductive connecting layer and the cathode electrode. 22. The method according to claim 20, wherein the cathode electrode and the structural substrate are bonded so that an intersection of the cathode electrode and the structural substrate is located.
であり、 前記エッチング停止層は、前記モールド基板に不純物を
ドープすることによって形成することを特徴とする請求
項１０〜１３，１５，１６，２０又は２１の何れかに記
載の電界放出型冷陰極の製造方法。23. The mold substrate according to claim 10, wherein said mold substrate is a silicon single crystal substrate, and said etching stop layer is formed by doping said mold substrate with impurities. Or the method of manufacturing a field emission cold cathode according to any one of the above items 21.
キ法を用いて形成することを特徴とする請求項１０〜１
３，１５，１６，２０又は２１の何れかに記載の電界放
出型冷陰極の製造方法。24. The gate electrode according to claim 10, wherein said gate electrode is formed by a printing method or an electroplating method.
22. The method for producing a field emission cold cathode according to any one of 3, 15, 16, 20 and 21.
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|---|---|---|---|---|
| WO2003058668A3 (en) * | 2001-12-26 | 2003-09-04 | Extreme Devices Inc | Gated electron field emitter having supported gate |
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| CN1300818C (en) * | 2003-08-06 | 2007-02-14 | 北京大学 | Field-emitting needle tip, and its preparing method and use |
| US11417492B2 (en) | 2019-09-26 | 2022-08-16 | Kla Corporation | Light modulated electron source |
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