JPH11212957A - 離散コサイン変換回路 - Google Patents
離散コサイン変換回路Info
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Abstract
変換回路の簡素化を図る。 【解決手段】 加減算器80の一端Bにセレクタ88が
随意に値“0”を入力できることにより、他端Aの入力
値が加減算器80を素通りして入力Bにまわされる。よ
って、乗算器から他端Bへの直接的な接続が廃され、そ
の直接的な接続とループバックとの選択に用いていたセ
レクタが省かれる。また、比例係数のセレクタ72が随
意に値“1”を乗算器66に入力できることにより、被
演算データを乗算器66経由でそのまま加減算器80の
入力へ渡すことができる。つまり、加減算器への乗算器
を経由しない経路が廃され、その経路か乗算器66経由
の経路かの選択に用いていたセレクタが省かれる。ま
た、加減算順序を計算順序制御手段が制御することによ
り、加減算器80の減算機能を減縮することができ、そ
の回路構成を簡単にすることができる。
Description
装置、再生装置におけるデジタル音声データの圧縮/伸
長処理に用いることができる離散コサイン変換回路に関
し、特に回路構成を簡単にすることに関する。
符号化/復号化を行う処理装置の概略のブロック図であ
る。録音時には、入力された音声信号が、まずA/D
(analogto degital)変換器2によりデジタル音声デー
タに変換される。デジタル音声データは、QMF(quad
rature mirror filter)回路4を用いて低、中、高の3
つの周波数帯域に分割される。デジタルの時系列音声デ
ータは、離散コサイン変換(DCT:discrete cosine
transform)回路6を用いて周波数成分データに変換さ
れ、さらに量子化器8にて量子化される。このように生
成された符号化データは、所定の記録媒体に記録するた
めの次段の処理回路に供給される。
われる。つまり、逆量子化器10、離散コサイン逆変換
回路IDCT(Inverse DCT)12、IQMF(inve
rsequadrature mirror filter)回路14、D/A(deg
ital to analog)変換器16はそれぞれ量子化器8、D
CT回路6、QMF回路4、A/D変換器2が行うのと
は逆の変換を行い、これらを用いて、記録された符号化
データから音声信号が再生される。
化において有用であり、広く用いられるようになってい
る。DCTには種々のタイプがあり、例えば、音声録音
再生装置に用いられる一つのタイプとして、連続整数の
時刻インデックスnで表される2M個の時系列音声デー
タy(n)と連続整数の波数インデックスkで表されるM
個の周波数成分データX(k)との間の次の関係式、
CTからはやや変更を加えられたものであるため、ここ
ではModified DCT、以下、略してMDCTと呼び、
またその逆変換をIMDCT(Inverse MDCT)と呼
ぶ。
て高速フーリエ変換(FFT)を使用する方法が知られ
ている。上記MDCT又はIMDCTについても、同様
にFFTを用いたアルゴリズムにより数列X(k)から数
列y(n)を求めたり、逆に数列y(n)から数列X(k)を求
めることが行われている。
(n)と周波数成分データX(k)との関係式である(1)式
はIMDCTの計算に適した形式に表されたものであ
り、MDCTは後述の(6)式の表現に基づいて計算が
行われる。
計算アルゴリズムを以下に説明する。まず、変換元デー
タである数列X(k)を所定規則に従って並べ替えて再構
成し、新たな数列U(k)を定義する。このU(k)に基づい
て、次式で表されるZ(j)が定義される。なお、ここ
で、iは虚数単位であり、ψ(j)は所定のjの関数を表
す。
れる。
る。よく知られているようにFFTは、上記(3)式を
次式で表される演算の繰り返しにより計算するものであ
る。なお、ψ'(j)は所定のjの関数である。
されるu(n)を求め、この数列u(n)を並べ替えにより再
構成して、時系列音声データy(n)を得る。なお、a0〜
a3はnごとに定まる比例係数である。
基づいた数列x(n)から周波数成分データX(k)を求める
ために次の関係式が用いられる。
同一の形式を有していることから、MDCTの計算アル
ゴリズムは上述したIMDCTのそれと類似することが
期待される。実際、(6)式に基づくMDCTの計算ア
ルゴリズムは、以下のようなものであり、IMDCTの
アルゴリズムと共通点を有する。
な、変換元データである数列x(n)の所定の要素同士の
和(又は差)により、新たな数列x'(n)を定義する。
れるz(j)が定義される。
れる。
計算においても(3)式同様、FFTが用いられ、次の
形式の演算が実行される。
周波数成分データX(k)を得る。
ごとに定まる比例係数aL(L=0〜3)をaL=a
L(n)、また比例係数bL(L=0〜3)をbL=bL(k)と
表すと、両者の間には bL(j)=aL(j)×2/M ………(12) という関係がある。
る従来のIMDCT回路の概略のブロック図である。R
AM(random access memory)20には、変換元データ
である周波数成分データX(k)が格納される。またRA
M20は、演算の途中段階での結果を格納することもで
きるように構成されている。ROM(read only memor
y)22には、例えば、比例係数aL(L=0〜3)が格
納される。乗算器24は、RAM20から読み出されレ
ジスタ26に保持された値と、ROM22から読み出さ
れレジスタ28に保持された値とを入力され、これらを
掛け合わせた値をレジスタ30又はレジスタ32のいず
れかへ出力する。
“A+B”、“A−B”、“B−A”という加減算を行
うことができるものである。その各入力A、Bには、そ
れぞれセレクタ36、38が設けられる。セレクタ36
には、レジスタ26とレジスタ30とが入力側に接続さ
れる。これによりセレクタ36は、RAM20に格納さ
れたそのままのデータか、乗算器24にて乗算が行われ
たデータかのいずれかを選択的に加減算器34の一つの
入力端Aへ供給することができる。一方、セレクタ38
は、加減算結果セレクタ40を介してレジスタ42、4
4と、レジスタ32とが入力側に接続される。これによ
りセレクタ38には、レジスタ32に格納される値(例
えばRAM20格納データに対して乗算器24にて乗算
を行った結果)と、加減算器34の出力結果とのいずれ
かを加減算器34の他の入力端Bへ供給することができ
る。加減算器34の出力は、レジスタ42を介してRA
M20へ書き戻すことができる。
分データX(k)との変換において、時系列音声データy
(n)は時間的に連続する2M個のデータを1ブロックと
してブロックごとに取り扱われる。生成された1ブロッ
ク分の時系列音声データは、RAM44に格納される。
このとき各ブロック間のつなぎ目において音声の歪みを
少なくするため、先行するブロックの終わりの部分と後
続するブロックの先頭部分とはオーバーラップするよう
にブロックの範囲が定められる。このオーバーラップす
る部分においては、両ブロックのデータ値を加算する処
理を行って最終的な音声データy(n)が生成される。こ
のデータの重ね合わせを行うために、RAM44に格納
された音声データは、加減算器34へ戻すことができる
ように構成される。すなわち、RAM44から読み出さ
れた値は、乗算器24とレジスタ32との間に配置され
るセレクタ46に入力される。セレクタ46は、乗算器
24の出力とRAM44の出力とのいずれかを選択し
て、選択された値は、セレクタ38を介して加減算器3
4へ入力される。
のように行われるかを説明する。まず上記(2)式の右
辺を展開することによりZ(j)は次式で表される。
(j)、cosψ(j)をROM22に格納することにより、Z
(j)の実数部、虚数部はそれぞれ乗算器24、加減算器
34を順に用いて計算され、加減算器34から出力され
た実数部、虚数部の演算結果はRAM20に格納され
る。
すことにより求められることは既に述べた。RAM20
に格納されたZ(j)を乗算器24を通さずに、レジスタ
26、セレクタ36を経由してそのままの値で加減算器
34へ入力することにより、(4)式の右辺第一項が加
減算器34の一端Aへ供給される。また、右辺第二項
は、RAM20に格納されたZ(j)とROM22に格納
されているexp(iψ'(j))とをそれぞれ読み出して、乗
算器24にて掛け合わせて生成される。そして、これが
セレクタ46、レジスタ32、セレクタ38を経由し
て、加減算器34の他端Bに供給される。加減算器34
は(4)式の第一項と第二項との加算を行い、その結果
はRAM20に格納される。このz(n)の計算も複素演
算であり、やはり回路においては実数部と虚数部とが別
個に演算される。
るRez(n)、Rez(M/2-1-n)、Imz(n)、Imz(M/2-1-n)が
RAM20に格納される。また、比例係数aL(L=0
〜3)はROM22に格納されている。(5)式の計算
は、乗算器24が右辺第一項から順に各項を計算し、加
減算器34がそれらを累積的に加減算することにより行
われる。
その動作であるが、IMDCT演算とMDCT演算とは
上述したように共通部分を有し、よって、MDCT回路
の従来構成も図3に示すIMDCT回路とほとんど同じ
ものであり、その動作も上述したものとほぼ同様とな
る。
CT回路は、乗算と加減算とを行う主要部にセレクタを
3つ含む構成であり、またMDCT回路も同様の構成を
有する。そのため従来の離散コサイン変換回路は回路構
成が複雑であり、それらの制御を行うタイミング発生回
路も複雑となるという問題があり、回路規模の縮小が妨
げられるという問題を有していた。また、加減算器も、
“A+B”、“A−B”、“B−A”という3種類の加
減算を行う構成とすると、構成が大きくなるという問題
があった。
れたもので、離散コサイン変換やその逆変換を行う離散
コサイン変換回路の乗算、加減算を行う主要部の構成を
簡素化し、以てタイミング発生回路を含めた回路構成を
簡単にする離散コサイン変換回路を提供することを目的
とする。
ン変換回路は、加減算器の出力を保持する加減算結果レ
ジスタと、前記加減算結果レジスタの内容と値「0」と
のいずれかを出力する加減算結果セレクタとを有し、乗
算器の出力は、前記加減算器の第一及び第二の入力のう
ち、第一の入力にのみ接続され、前記加減算結果セレク
タは、その出力が前記加減算器の前記第二の入力に接続
され、前記乗算器の出力データを前記第二の入力に与え
るときに、値「0」を出力し、前記加減算結果レジスタ
に前記乗算器の出力データを格納させるものである。
果を保持するためのレジスタが複数配置され、それらか
らの読み出しを選択するための加減算結果セレクタが設
けられる。本発明によれば、そのような加減算結果セレ
クタを、それに接続されたレジスタの格納内容を出力で
きる他に、値“0”を選択して出力可能に構成したもの
である。加減算結果セレクタの出力は、加減算器の第二
の入力に接続され、一方、第一の入力には乗算器等の出
力が接続される。加減算器の第一の入力に乗算器の乗算
結果を入力し、一方、第二の入力に加減算結果セレクタ
から“0”を入力することにより、加減算器の出力側に
前記乗算結果の値を変えることなく素通りさせることが
できる。この値はさらに加減算器の第二の入力へ供給す
ることができるので、第二の入力には改めて乗算器の出
力を接続する必要がない。乗算器と加減算器の第二の入
力との接続を廃することで、加減算器の第二の入力側に
従来設けられていた、乗算器側出力と加減算結果セレク
タの出力とを選択するためのセレクタを不要とすること
ができる。
演算データに基づく項同士の加減算に含まれる加算項と
減算項とのうち前記減算項に関する前記乗算器における
乗算処理及び当該減算項の乗算結果同士の加算処理を、
前記加算項に関する計算に優先して実行させ、前記減算
項の合計値を前記加減算器の第二の入力へ供給させる計
算順序制御手段を有し、前記加減算器は、加減算機能と
して第一の入力と第二の入力とを加算する機能と、第一
の入力から第二の入力を減算する機能のみを有するもの
である。
D−E”という演算は、まず加減算器において減算項
“B”、“D”、“E”同士の加算が実行され、その結
果値“B+D+E”が加減算器の第二の入力へ供給され
る。次にいずれかの加算項、例えば“A”が加減算器の
第一の入力に供給され、第一の入力から第二の入力を引
く減算が行われ、“A−B−D−E”が求められる。以
降は、残りの加算項の加算処理のみが行われる。よっ
て、加減算器は加減算機能として第一の入力と第二の入
力とを加算する機能と、第一の入力から第二の入力を減
算する機能のみを有するものであれば足り、第二の入力
から第一の入力を減算する機能を省略できる。
記本発明の離散コサイン変換回路において比例係数と値
「1」とのいずれかを前記乗算器の第一の入力へ供給す
る比例係数セレクタを有し、前記比例係数セレクタは、
前記乗算器の第二の入力へ供給される前記被演算データ
の値をそのまま前記加減算に用いる場合に、値「1」を
出力するものである。
へ比例係数を入力され、第二の入力に被演算データを入
力される。この乗算器の第一の入力側に比例係数セレク
タが設けられる。この比例係数セレクタが比例係数以外
に、任意に“1”を出力することができるように構成さ
れる。離散コサイン変換の処理演算には被演算データに
対し比例係数を乗算した結果を加減算器へ入力する場合
と、被演算データのそのままの値を加減算器へ入力する
場合とが、本発明によればそれらいずれの場合について
も、被演算データは乗算器へ入力され、後者の場合に
は、比例係数セレクタから値“1“を出力させて、これ
を被演算データに乗ずることにより、被演算データのそ
のままの値を加減算器へ渡すことが実現される。これに
より、加減算器の第一の入力への入力系統が一本化され
る。つまり、加減算器へ乗算器から入力する場合と被演
算データのそのままの値を入力する場合とでそれぞれの
経路を設ける従来構成においては、それらの切り替えに
必要であったセレクタが、本発明の離散コサイン変換回
路では廃される。
図面を参照して説明する。
置であるMDシステムにおいて、本発明を実施したIM
DCT回路の概略のブロック図である。本実施の形態に
係る音声録音再生装置は、図2と同一のブロック構成を
有した音声データ符号化/復号処理部を含んで構成され
る。そして、本回路は図2におけるIDCT回路12と
同様、MDに記録されたデジタルデータから音声を再生
する復号処理に用いられ、逆量子化器10から入力され
た高、中、低の3つの周波数帯域ごとの周波数成分デー
タX(k)にIMDCT変換を施して、各周波数帯域ごと
の時系列音声データy(n)を生成し、IQMF回路14
へ出力するものである。
ルゴリズムは、従来技術として上述したものと同一であ
るので、それを参照することにより説明の簡潔を図る。
数成分データX(k)が格納される。またRAM60は、
演算の途中の結果を格納することもできるように構成さ
れている。4つのレジスタ62-1〜62-4は、RAM6
0の出力に並列して設けられ、それぞれRAM60から
読み出されたデータを保持することができる。セレクタ
64は、これらレジスタ62-1〜62-4のいずれかを選
択して、その格納内容を乗算器66へ出力する。
れたデータに乗じられる比例係数、例えばaL(L=0
〜3)が格納される。2つのレジスタ70-1、70-2
は、ROM68の出力に並列して設けられ、それぞれR
OM68から読み出された係数を保持することができ
る。セレクタ(比例係数セレクタ)72は、セレクタ6
4と同様、接続された2つのレジスタ70-1、70-2の
いずれかを選択して、その保持内容を出力する機能を有
するとともに、それらレジスタの保持内容以外に値
“1”を出力の選択肢として備えている。すなわちセレ
クタ72は、レジスタ70-1、70-2の保持内容と値
“1”との3つのうちいずれかを外部からの制御により
選択して乗算器66へ出力する。この値“1”の意味に
ついては後述する。
4から出力された値と、ROM68側のセレクタ72か
ら出力された値とを入力され、これらを掛け合わせた値
を出力する。
た乗算結果と、RAM76から読み出された値とのいず
れかを選択して、レジスタ78に格納する。
“A+B”、“A−B”という加減算を行うことができ
るものである。本回路は、計算順序制御手段であるタイ
ミング発生回路により動作を制御され、それにより“B
−A”という減算が生じないように計算順序が調整され
る。そのため、加減算器80は“B−A”という減算機
能を有さない簡単な構成とすることができる。加減算器
80は、一方の入力端、例えば入力Aに、レジスタ78
の出力を接続される。加減算器80の出力には、3つの
レジスタ82〜86が設けられる。加減算器80のもう
一つの入力Bには、これらレジスタ82〜86を入力に
接続されたセレクタ(加減算結果セレクタ)88の出力
が接続される。
タ82〜86のいずれかを選択して、その保持内容を出
力するという一般的な機能を有するとともに、それらレ
ジスタの保持内容以外に値“0”を出力の選択肢として
備えている。すなわちセレクタ88は、レジスタ82〜
86の保持内容と値“0”との4つのうちいずれかを外
部からの制御により選択して、加減算器80の入力Bへ
供給する。この値“0”の意味については後述する。
してRAM60やRAM76に格納することができる。
例えば、演算の途中段階でのデータをRAM60に蓄積
したり、1ブロック分の周波数成分データX(k)から音
声データy(n)が得られた段階でそれをRAM76に格
納することができる。
声の歪みを少なくするため、先行するブロックの終わり
の部分と後続するブロックの先頭部分とはオーバーラッ
プするようにブロックの範囲が定められる。このオーバ
ーラップする部分においては、両ブロックのデータ値を
加算する処理を行って最終的な音声データy(n)が生成
される。このデータの重ね合わせを行うために、RAM
76に格納された音声データは、加減算器80へ戻すこ
とができるように構成する必要がある。本回路では、こ
れを実現するために乗算器66と加減算器80との間に
セレクタ74を設け、それにRAM76の出力を接続し
ている。
る構成としている理由は、RAM60から読み出された
データに対し比例係数を乗算した結果を加減算器80へ
入力する場合と、行わずにそのままの値を加減算器80
へ入力する場合との加減算器80への入力系統を一本化
して、それらの切り替えに必要であったセレクタを廃し
回路構成を簡単にするためである。つまり、RAM60
から読み出されたデータは、必ず乗算器66を経由させ
る一方で、RAM60から読み出された値のまま加減算
器80へ入力したい場合には、セレクタ72から“1”
を出力させることとして、この場合の乗算器66の出力
値がその入力値と等しくなるようにしたものである。こ
れにより、従来回路で用いていたセレクタ36を不要と
することができた。
としている理由は、乗算器66からの出力は加減算器8
0の一方の入力端Aのみに入力させ、他方の入力端Bへ
は加減算器80の出力からのループバックのみ接続する
構成としていることに関係する。この入力端Bには乗算
器66からは入力させない本回路の構成により、加減算
器80の出力からのループバックとの切り替えに必要で
あったセレクタを廃し回路構成を簡単にすることができ
る。この構成にて加減算器80の入力端へ供給される被
演算値同士の加減算を可能とするために、入力端Aへ入
力された値を、加減算器80を素通りさせて入力端Bへ
まわす。具体的には、入力端Aへ入力された値を素通り
させる場合には、セレクタ88に値“0”を出力させ、
これを加減算器80の入力端Bへ供給する。加減算器8
0は、入力端Aのデータと、入力端Bのデータ“0”と
を例えば加算して、その結果をレジスタ82〜86のい
ずれかに格納する。これにより、入力端Aへ入力された
被演算データが加減算器80の出力側へ素通りされ、そ
の値はセレクタ88を介して加減算器80の入力端Bへ
戻されることにより、次に入力端Aへ入力される被演算
データとの加減算に用いることができる。
演算がどのように行われるかを説明する。まず変換元デ
ータである周波数成分データX(k)を並べ替えて得られ
るU(k)からZ(j)が(13)式に基づいて演算される。
データU(k)をRAM60に格納し、sinψ(j)、cosψ
(j)をROM68に格納する点は従来と同様である。あ
るjについての(13)式右辺を計算する際、RAM6
0からは、U(2j)とU(2j+1)とが読み出され、それぞれ
レジスタ62-1〜62-4のいずれか2つ、例えばレジス
タ62-1とレジスタ62-2に格納される。また、ROM
68からは、cosψ(j)とsinψ(j)とが読み出され、それ
ぞれレジスタ70-1とレジスタ70-2に格納される。そ
して、Z(j)の実数部、虚数部がそれぞれ乗算器66、
加減算器80を順に用いて計算される。
に格納されたU(2j+1)と、レジスタ70-2に格納された
sinψ(j)とを乗算器66にて乗算して(13)式右辺第
二項を得、加減算器80の入力Aへ入力する。この第二
項の値は加減算器80を素通りさせられ、例えばレジス
タ86に格納される。次に、(13)式右辺第一項が、
レジスタ62-1に格納されたU(2j)と、レジスタ70-1
に格納されたcosψ(j)とを乗算器66にて乗算して得ら
れる。この第一項の値を加減算器80の入力Aへ供給す
るとともに、第二項の値をレジスタ86から入力Bへ供
給し、加減算器80は減算“A−B”を行うことによ
り、Z(j)の実数部が計算される。この出力結果は、レ
ジスタ82を介してRAM60へ格納される。
z(n)を求める演算が行われる。この演算においては、
(4)式で表される形の演算が繰り返される。ちなみ
に、本回路における一つの(4)式の演算は以下のよう
に行われる。Z(j)は上記演算によりRAM60に格納
され、また位相因子exp(iψ'(j)) はROM68に予め
格納されている。RAM60からはZ(j1)とZ(j2)と
が読み出され、それぞれ例えばレジスタ62-1、62-2
に格納される。一方、ROM68からはexp(iψ'(j))
が読み出され、レジスタ70-1に格納される。レジスタ
62-2、レジスタ70-1の値を用いて(4)式第二項の
乗算が行われ、その値は加減算器80を素通りさせら
れ、加減算器80の入力端Bへ供給される。一方で、レ
ジスタ62-1に格納された第一項の値が乗算器66を素
通りさせられ、加減算器80の入力端Aへ供給される。
加減算器80はこれらの加算又は減算を行って、一つの
(4)式の計算を完了し、その値はRAM60に格納さ
れる。なお、以上述べたz(n)の計算も複素演算であ
り、やはり回路においては実数部と虚数部とが別個に演
算される。
されるu(n)を求める演算が行われる。z(n)は上記演算
によりRAM60に格納され、また比例係数aL(L=
0〜3)はROM68に予め格納されている。n=n1
に関する(5)式の計算においてはRAM60からRez
(n1)、Rez(M/2-1-n1)、Imz(n1)、Imz(M/2-1-n1)が読
み出され、それぞれ例えばレジスタ62-1、62-2、6
2-3、62-4に格納される。レジスタ62-1〜62-4に
読み出されたこれらの値は、同一のnに対する(5)式
の第一式と第二式とで共通に用いることができるので、
両式の計算が行われる間、当該レジスタに保持される。
この場合、右辺の各項は加算項であるので、本回路の動
作を制御するタイミング制御回路は、例えば右辺第四項
を求め、これに第三項、第二項、第一項を順に累積加算
するように制御を行う。具体的には、まずROM68か
らはn=n1に対応するa2、a3が読み出され、それぞ
れレジスタ70-1、70-2に格納される。レジスタ62
-4、レジスタ70-2の値を用いて(5)式第一式右辺第
四項の乗算が行われ、その値は加減算器80を素通りさ
せられ、加減算器80の入力端Bへ供給される。一方
で、右辺第三項がレジスタ62-3、レジスタ70-1の値
を用いて乗算器66にて計算され、加減算器80の入力
端Aへ供給される。加減算器80はこれらを加算して、
加減算器80出力に配置される例えばレジスタ86に格
納する。次に、ROM68からn=n1に対応するa0、
a1が読み出され、それぞれレジスタ70-1、70-2に
格納される。そしてレジスタ62-2、レジスタ70-2の
値を用いて右辺第二項の乗算が行われる。その乗算結果
の値と、レジスタ86に保持された値とがそれぞれ加減
算器80の入力A、Bに渡され、加減算器80からの加
算結果がレジスタ86に格納される。同様にレジスタ6
2-1、レジスタ70-1の値を用いて求められた右辺第一
項の値と、レジスタ86に保持された第二〜第四項の加
算結果とがそれぞれ加減算器80の入力A、Bに渡さ
れ、加減算器80にて加算される。これにより、(5)
式第一式の演算が終了し、演算結果はレジスタ82を経
由してRAM60に格納される。
この場合、右辺の第二項、第三項が減算項であり、タイ
ミング発生回路が、それを考慮した順序で計算が行われ
るよう本回路の各部を制御する。簡単に述べれば、まず
右辺第三項を求め、これに第二項を加算して減算項の合
計値を求める。この合計値は加減算器80の入力Bへ渡
され、これと入力Aへ供給される第四項との間で減算
“A−B”が行われる。最後に、この結果と第一項との
加算が行われる。具体的には、まずROM68からはn
=n1に対応するa0、a3が読み出され、それぞれレジ
スタ70-1、70-2に格納される。レジスタ62-3、レ
ジスタ70-1の値を用いて(5)式第二式右辺第三項の
乗算が行われ、その値は加減算器80を素通りさせら
れ、加減算器80の入力端Bへ供給される。一方で、右
辺第二項がレジスタ62-2、レジスタ70-2の値を用い
て乗算器66にて計算され、加減算器80の入力端Aへ
供給される。加減算器80はこれらを加算して、加減算
器80出力に配置される例えばレジスタ86に格納す
る。次に、ROM68からn=n1に対応するa1、a2
が読み出され、それぞれレジスタ70-1、70-2に格納
される。そしてレジスタ62-4、レジスタ70-1の値を
用いて右辺第四項の乗算が行われる。その乗算結果の値
と、レジスタ86に保持された値とがそれぞれ加減算器
80の入力A、Bに渡され、加減算器80は減算“A−
B”を実行する。その減算結果はレジスタ86に格納さ
れる。最後に、レジスタ62-1、レジスタ70-2の値を
用いて求められた右辺第一項の値と、レジスタ86に保
持された第二〜第四項の演算結果とがそれぞれ加減算器
80の入力A、Bに渡され、加減算器80にて加算され
る。これにより、(5)式第二式の演算が終了し、演算
結果はレジスタ82を経由してRAM60に格納され
る。
(n)は、上述のようにして求められた数列u(n)を並べ替
えにより再構成して得られる。本IMDCT回路は、そ
の変換結果をD/A回路16へ出力して、一連の処理を
終了する。
施形態を説明した。しかし、本発明は、MDCT回路に
も用いることができる。なぜなら、MDCT演算とIM
DCT演算とは上述したようにほとんど同一形式の式を
用いて行われるからである。具体的には、MDCTでの
(8)、(9)、(11)式はそれぞれIMDCTでの
(2)、(3)、(5)式と同一の形式である。よっ
て、MDCT回路においても、本回路とほぼ同様の構成
として、セレクタの削減、加減算器の機能削減を実現す
ることができる。
ば、加減算器の一端Bに随意に値“0”を入力できる仕
組みを設けたことにより、他端Aに入力された値を加減
算器の出力から入力へのループバック経由でそのまま入
力Bにまわすことができる。つまり、このループバック
で乗算器から入力Bへの経路が実現されるので、乗算器
から他端Bへの直接的な接続を廃することができ、その
直接的な接続とループバックとの選択に用いていたセレ
クタが省かれた簡単な回路構成が実現できる効果が得ら
れる。また、乗算器の比例係数の入力端に随意に値
“1”を入力できる仕組みを設けたことにより、被演算
データを乗算器経由でそのまま加減算器の入力へ渡すこ
とができる。つまり、別途、加減算器への乗算器を経由
しない経路を設ける必要がなくなり、その経路か乗算器
経由の経路かの選択に用いていたセレクタが省かれた簡
単な回路構成が実現できる効果が得られる。また、加減
算器での演算順序を計算順序制御手段が調整することに
より、加減算器の減算機能を減縮することができ、その
回路構成を簡単にすることができる。これらの回路の簡
素化により、回路規模を縮小した離散コサイン変換回路
が実現されるという効果がある。
Dシステムにおいて、本発明を実施したIMDCT回路
の概略のブロック図である。
Dシステムにおける音声データの符号化/復号処理に関
わる部分の概略のブロック図である。
ある。
2,78,82,84,86 レジスタ、64,72,
74,88 セレクタ、66 乗算器、68ROM、8
0 加減算器。
Claims (3)
- 【請求項1】 第一及び第二の入力を有する加減算器と
前記加減算器へ結果を出力する乗算器とを備え、時系列
音声データと周波数成分データとのいずれか一方から他
方への離散コサイン変換を、前記時系列音声データ又は
前記周波数成分データのうちいずれか変換元となるデー
タに基づく被演算データに比例係数を掛ける乗算と前記
被演算データに基づく項同士の加減算とによって行う離
散コサイン変換回路において、 前記加減算器の出力を保持する加減算結果レジスタと、 前記加減算結果レジスタの内容と値「0」とのいずれか
を出力する加減算結果セレクタと、を有し、 前記乗算器の出力は、前記加減算器の前記第一及び前記
第二の入力のうち、前記第一の入力にのみ接続され、 前記加減算結果セレクタは、その出力が前記加減算器の
前記第二の入力に接続され、前記乗算器の出力データを
前記第二の入力に与えるときに、値「0」を出力し、前
記加減算結果レジスタに前記乗算器の出力データを格納
させること、 を特徴とする離散コサイン変換回路。 - 【請求項2】 請求項1に記載の離散コサイン変換回路
において、 前記被演算データに基づく項同士の前記加減算に含まれ
る加算項と減算項とのうち前記減算項に関する前記乗算
器における乗算処理及び当該減算項の乗算結果同士の加
算処理を、前記加算項に関する計算に優先して実行さ
せ、前記減算項の合計値を前記加減算器の第二の入力へ
供給させる計算順序制御手段を有し、 前記加減算器は、加減算機能として第一の入力と第二の
入力とを加算する機能と、第一の入力から第二の入力を
減算する機能のみを有すること、 を特徴とする離散コサイン変換回路。 - 【請求項3】 請求項1又は請求項2に記載の離散コサ
イン変換回路において、 前記比例係数と値「1」とのいずれかを前記乗算器の第
一の入力へ供給する比例係数セレクタを有し、 前記比例係数セレクタは、前記乗算器の第二の入力へ供
給される前記被演算データの値をそのまま前記加減算に
用いる場合に、値「1」を出力すること、 を特徴とする離散コサイン変換回路。
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