JPH11208037A - 画像形成システムにおける制御装置及び制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ制御回路の共通化を図りつつ、それぞ
れのスループットに応じて最も高速なデータ転送を行う
ことのできる画像形成システムにおける記憶装置の制御
装置を提供すること。 【解決手段】 メモリ制御回路５ａ及びＤＭＡコントロ
ーラ５ｅに供給するクロック信号を、ＣＰＵ１に供給す
るシステムクロック信号SYSCLKとプリントエンジン７に
よるドット径に応じたクロック信号であるビデオクロッ
ク信号VCLKの何れかにセレクタ５ｆにより切り換え可能
に構成し、ＤＭＡコントローラ５ｅがシステムにおける
バス専有権を確保した段階で、ＤＭＡコントローラ５ｅ
からセレクタ５ｆに対して切り換え制御信号を出力し
て、システムクロック信号SYSCLKからビデオクロック信
号VCLKへと切り換える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ等の記憶
装置の制御装置及び制御方法、特に画像形成装置等のＣ
ＰＵとＤＲＡＭ等を備えた画像形成システムにおける当
該ＤＲＡＭ等の制御装置及び制御方法の技術分野に属す
るものである。

【０００２】

【従来の技術】このような画像形成システムの一例とし
て、パーソナルコンピュータとプリンタから構成される
システムを挙げることができる。この画像形成システム
においては、ビットマップデータ等のプリントデータ
を、パーソナルコンピュータからプリンタへと送信し、
プリンタ内において当該プリントデータをプリント可能
なデータに変換した後、電子写真方式あるいはインクジ
ェット方式等のプリントエンジンにて記録紙等にプリン
トを行っている。

【０００３】従って、プリンタ内には、前記プリントデ
ータを記憶し、さらに記憶したプリントデータの変換後
のデータであるプリント可能データを記憶する記憶装置
が備えられている。通常、このような記憶装置として
は、大容量化並びに高速化の可能なＤＲＡＭを採用する
のが一般的であり、例えば、記録紙１ページ分のプリン
トデータ及びプリント可能データを記憶できるメモリ空
間をＤＲＡＭで構成している。

【０００４】そして、このようなプリンタ内には、プリ
ント実行時間のより一層の短縮化を目的として、ビデオ
メモリが設けられている。このビデオメモリには、一行
分のプリント可能データを格納できるラインメモリ、あ
るいは、複数行分のプリント可能データを格納できるフ
ィールドメモリが用いられており、前記ＤＲＡＭに対し
てパーソナルコンピュータからのプリントデータの送信
が行われている間に、一行分あるいは複数行分のプリン
ト可能データを当該ＤＲＡＭから前記ビデオメモリに読
み込み、プリンタエンジンに送信するようになってい
る。

【０００５】従って、このようなＤＲＡＭからビデオメ
モリへのデータ転送は、前記プリントデータのＤＲＡＭ
への転送よりも高速に行う必要があり、従来はＤＭＡ
（ダイレクトメモリアクセス）コントローラ等を用いた
メモリ制御回路により、ＣＰＵを介することなく、前記
ＤＲＡＭから前記ビデオメモリのデータの直接転送が行
われていた。

【０００６】

【発明が解決しようとする課題】しかしながら、前記メ
モリ制御回路は、ＣＰＵのシステムクロック信号に同期
して動作するように構成されているが、前記ビデオメモ
リは、プリンタエンジンのドット径に合わせたクロック
であるビデオクロック信号に同期して動作するように構
成されている。

【０００７】このようにビデオメモリに対してビデオク
ロック信号を用いるのは、それぞれのプリンタの仕様に
よってスループットが異なり、それぞれのプリンタエン
ジンの特性に合わせてプリント可能データの転送を行う
必要があるためである。

【０００８】従って、前記ＤＲＡＭからビデオメモリへ
直接データを転送する際には、システムクロック信号に
同期して前記ＤＲＡＭから転送されるデータを、ビデオ
メモリにおいてビデオクロック信号でサンプリングし、
ビデオクロック信号に同期させてビデオメモリのメモリ
領域に格納していた。

【０００９】しかしながら、システムクロック信号は、
ＣＰＵの仕様によって決定されるため、近年のＣＰＵの
高速化に伴って、ビデオメモリ側でプリント可能データ
をサンプリングできなくなるという問題が発生した。

【００１０】つまり、ビデオクロック信号は、スループ
ットが２０枚機においては８２．３ＭＨｚと速いクロッ
クであるが、１０枚機においては４１．７ＭＨｚ、８枚
機においては３２．７ＭＨｚ、６枚機においては２４．
５ＭＨｚとなっており、例えば、システムクロック信号
が３３ＭＨｚの場合、前記の８枚機、６枚機に関して
は、システムクロック信号よりも遅いため、正確なサン
プリングができなかった。

【００１１】従って、あらゆる仕様のプリンタにおいて
共通のメモリ制御回路を用いようとする場合には、遅い
ビデオクロックに適合するように設定する必要があり、
システムクロック信号を分周するなどして対応するしか
なかった。

【００１２】そのため、高速なデータ転送が可能である
にも拘わらず製品の仕様上遅いデータ転送速度に設定す
るか、あるいは、高速なプリンタと低速なプリンタと
で、クロック設定の異なるメモリ制御回路を用いなけれ
ばならないという問題があった。

【００１３】そこで、本発明は、前記問題点を解決し、
メモリ制御回路の共通化を図りつつ、それぞれのスルー
プットに応じて最も高速なデータ転送を行うことのでき
る画像形成システムにおける記憶装置の制御装置及び制
御方法を提供することを課題としている。

【００１４】

【課題を解決するための手段】請求項１に記載の画像形
成システムにおける制御装置は、前記課題を解決するた
めに、ドットマトリックス状の描画領域に対し、画像情
報に基く描画を行う画像形成手段を備えた画像形成シス
テムにおける制御装置であって、前記画像情報を記憶す
る第１記憶装置と、前記第１記憶装置から読み出した前
記画像情報を、前記画像形成手段による描画の対象とな
る画像情報として記憶する第２記憶装置と、前記第１記
憶装置又は前記第２記憶装置に対する前記画像情報の書
き込み又は読み出しを、所定のクロック信号に基づいて
制御する記憶装置制御手段と、前記記憶装置制御手段か
らの制御信号に基づいて前記記憶装置制御手段に供給す
るクロック信号を、非画像形成動作時においては前記画
像形成システムのシステムクロック信号に、又、画像形
成動作時においては前記画像形成手段による前記ドット
間隔の描画の際の基準描画クロック信号に切り換えるク
ロック信号切換手段とを備えたことを特徴とする。

【００１５】請求項１に記載の画像形成システムにおけ
る制御装置によれば、まず、非画像形成動作時において
は、記憶装置制御手段は、例えば外部のパーソナルコン
ピュータ等から画像情報が送信される場合には、クロッ
ク信号切換手段に対して制御信号を出力し、記憶装置制
御手段に供給するクロック信号を、システムクロック信
号に切り換えさせる。従って、記憶装置制御手段は、画
像形成システムの制御手段である、例えばＣＰＵ等と同
期が取れた状態でＣＰＵ等から出力される制御信号に基
づいて第１記憶装置を制御することができ、外部のパー
ソナルコンピュータから送信される画像情報を確実に第
１記憶装置に記憶させる。一方、画像形成動作時におい
ては、記憶装置制御手段は、クロック信号切換手段に対
して制御信号を出力し、記憶装置制御手段に供給するク
ロック信号を、前記画像形成手段による前記ドット間隔
の描画の際の基準描画クロック信号に切り換えさせる。
従って、非画像形成動作時においてはシステムクロック
信号に同期した信号に基づいて制御されていた第１記憶
装置は、画像形成動作時においては前記基準描画クロッ
ク信号に同期して制御されることになり、元来前記基準
描画クロック信号に同期して制御される第２記憶装置と
の同期が取られることになる。つまり、記憶装置制御手
段は、前記第１記憶装置から読み出した前記画像情報
を、前記画像形成手段による描画の対象となる画像情報
として第２記憶装置に記憶させるが、これらの記憶装置
は互いに前記基準描画クロック信号に基づいて動作して
おり、第１記憶装置に記憶された画像情報は、確実に第
２記憶装置においてサンプリングされ、記憶される。以
上のように、非画像形成動作時においては、システムク
ロック信号に基づいて記憶装置の制御が行われるため、
速度を低下させることなくデータの転送が行われ、画像
形成動作時においては、第１記憶装置と第２記憶装置が
共に前記基準描画クロック信号に基づいて制御されるの
で、前記基準描画クロック信号がシステムクロック信号
に比べて遅い場合でも、確実に第１記憶装置から第２記
憶装置への画像信号の転送が行われる。その結果、前記
基準描画クロック信号が、夫々のシステムにおいて異な
る場合でも、前記記憶装置制御手段の構成を変更する必
要がなく、効率の良い画像形成システムを提供すること
ができる。

【００１６】請求項２に記載の画像形成システムにおけ
る制御装置は、前記課題を解決するために、請求項１に
記載の画像形成システムにおける制御装置において、前
記記憶装置制御手段は、前記第１記憶装置から前記第２
記憶装置に対して画像情報の転送を行うＤＭＡ（ダイレ
クトメモリアクセス）コントローラを備えていることを
特徴とする。

【００１７】請求項２に記載の画像形成システムにおけ
る制御装置によれば、画像形成時においては、前記第１
記憶装置から前記第２記憶装置に対する画像情報の転送
は、ＤＭＡ（ダイレクトメモリアクセス）コントローラ
により行われる。従って、ＣＰＵ等を介することなく、
高速な転送が行われると共に、前記基準描画クロック信
号がシステムクロック信号に比べて遅い場合でも、ＤＭ
Ａコントローラから転送される画像情報は、前記基準描
画クロック信号に同期して制御される第２記憶装置によ
り確実にサンプリングされ、記憶される。

【００１８】請求項３に記載の画像形成システムにおけ
る制御装置は、前記課題を解決するために、請求項２に
記載の画像形成システムにおける制御装置において、前
記クロック信号切換手段への前記制御信号の出力は、Ｄ
ＭＡ（ダイレクトメモリアクセス）コントローラにより
行われることを特徴とする。

【００１９】請求項３に記載の画像形成システムにおけ
る制御装置によれば、画像形成動作時においては、ＣＰ
Ｕ等からＤＭＡ（ダイレクトメモリアクセス）コントロ
ーラに対して、ＣＰＵ等を介さない直接メモリ間転送を
行う旨の制御信号が出力され、この制御信号を入力した
ＤＭＡ（ダイレクトメモリアクセス）コントローラによ
り、次のような第１記憶装置と第２記憶装置との間の画
像情報の転送が行われる。

【００２０】まず、ＤＭＡ（ダイレクトメモリアクセ
ス）コントローラは、クロック信号切換手段に対して所
定の制御信号を出力し、記憶装置制御手段に供給するク
ロック信号を、前記画像形成手段による前記ドット間隔
の描画の際の基準描画クロック信号に切り換えさせる。
そして、ＤＭＡ（ダイレクトメモリアクセス）コントロ
ーラは、第１記憶装置から読み出した画像情報を、前記
基準描画クロック信号に同期させて第２記憶装置に転送
し、更に第２記憶装置においても前記基準描画クロック
信号に同期したタイミングで前記画像情報を読み取る。
このように、ＤＭＡ（ダイレクトメモリアクセス）コン
トローラ自身から出力した制御信号により前記基準描画
クロック信号への切り換えを行わせた後に、当該基準描
画クロック信号に同期した直接なメモリ間転送が行われ
ることになるので、同期が外れることなく、常に確実な
画像情報の転送が実行される。

【００２１】請求項４に記載の画像形成システムにおけ
る制御方法は、前記課題を解決するために、ドットマト
リックス状の描画領域に対し、画像情報に基く描画を行
う画像形成手段を備えた画像形成システムにおける制御
方法であって、所定のクロック信号に基づいて第１記憶
装置を制御し、該第１記憶装置に前記画像情報を記憶さ
せる第１記憶工程と、所定のクロック信号に基づいて前
記第１記憶装置及び第２記憶装置を制御し、前記第１記
憶装置に記憶させた前記画像情報を、前記画像形成手段
による描画の対象となる画像情報として前記第２記憶装
置に記憶させる第２記憶工程と、前記各記憶装置の制御
におけるクロック信号を、非画像形成動作時においては
前記画像形成システムのシステムクロック信号に、又、
画像形成動作時においては前記画像形成手段による前記
ドット間隔の描画の際の基準描画クロック信号に切り換
えるクロック信号の切換工程とを備えたことを特徴とす
る。

【００２２】請求項４に記載の画像形成システムにおけ
る制御方法によれば、まず、非画像形成動作時、例えば
外部のパーソナルコンピュータ等から画像情報が送信さ
れ、この画像情報を受信して記憶させる処理を行う場合
には、第１記憶装置の制御に用いられるクロック信号
が、システムクロック信号に切り換えられ、画像形成シ
ステムのクロック信号と同期が取れた状態で、前記送信
された画像情報が前記第１記憶装置に記憶される。一
方、画像形成動作時、例えば前記第１記憶装置に記憶さ
れた画像情報を描画対象として前記画像形成手段に転送
するために第２記憶装置に記憶させる場合には、第１記
憶装置及び第２記憶装置の制御に用いられるクロック信
号が、前記画像形成手段による前記ドット間隔の描画の
際の基準描画クロック信号に切り換えられる。従って、
上述のように第１記憶装置に記憶された画像情報は、前
記基準描画クロック信号に同期して読み出され、第２記
憶装置においては前記基準描画クロック信号に同期して
サンプリングされて当該第２記憶装置に記憶される。以
上のように、非画像形成動作時においては、システムク
ロック信号に基づいて第１記憶装置の制御が行われるた
め、速度を低下させることなく第１記憶装置に対するデ
ータの転送が行われ、画像形成動作時においては、第１
記憶装置と第２記憶装置が共に前記基準描画クロック信
号に基づいて制御されるので、前記基準描画クロック信
号がシステムクロック信号に比べて遅い場合でも、確実
に第１記憶装置から第２記憶装置への画像信号の転送が
行われる。その結果、前記基準描画クロック信号が、夫
々のシステムにおいて異なる場合でも、記憶装置の制御
工程の構成を変更する必要がなく、効率の良い画像形成
システムを提供することができる。

【００２３】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図７に基づいて説明する。図１は、本実
施形態における画像形成システムの一例としてのプリン
タシステムの概略構成を示すブロック図である。

【００２４】このプリンタシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００２５】ＣＰＵ１は、ＲＯＭ２に記憶された制御プ
ログラムに基づいて、ＡＳＩＣ５等のプリンタ装置Ａの
構成手段を制御する手段であり、アドレスデータの出力
と、当該アドレスに割り当てられた手段との間における
データの入出力と、各手段に対する制御信号の入出力を
行う。

【００２６】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。

【００２７】第１記憶装置としての内蔵ＲＡＭ３は、Ｃ
ＰＵ１による演算処理に必要な作業領域と、このデータ
処理システムにおける主記憶としての役割を有するメモ
リであり、本実施形態ではＤＲＡＭが用いられている。

【００２８】また、もう一方の第１記憶装置としての拡
張ＲＡＭ４は、主記憶の容量を増加させるために取り付
けられるメモリであり、内蔵ＲＡＭ３と同様に、本実施
形態ではＤＲＡＭが用いられている。

【００２９】ＡＳＩＣ５は、ＣＰＵ１による処理の負荷
を軽減するために設けられた、この画像形成システムに
特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並び
に拡張ＲＡＭ４を制御するためのメモリ制御回路５ａ
と、スイッチパネル６を制御するためのＩ／Ｏ制御回路
５ｂと、プリントエンジン７を制御するためのエンジン
制御回路５ｃと、ホスト装置１０との通信を制御するた
めのインターフェース制御回路５ｄとから構成されてい
る。

【００３０】ＡＳＩＣ５内の夫々の制御回路は、この画
像形成システム内において、夫々特定のアドレスが割り
当てられており、ＣＰＵ１から夫々の特定のアドレスに
アクセスすることにより、夫々の制御回路に対するアク
セスが可能になっている。

【００３１】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。

【００３２】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００３３】次に、以上のようなプリンタシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。

【００３４】図２は、図１のブロック図から、ＣＰＵ１
と、ＡＳＩＣ５のメモリ制御回路５ａ及びエンジン制御
回路５ｃ並びにこれらの周辺回路と、内蔵ＲＡＭ３及び
拡張ＲＡＭ４とを抜き出したブロック図である。なお、
図２においては、内蔵ＲＡＭ３及び拡張ＲＡＭ４を説明
の簡略化のために「ＲＡＭ３（４）」と表記しており、
以下、これらを総称して単にＲＡＭ３と称することとす
る。

【００３５】図２に示すように、ＡＳＩＣ５のメモリ制
御回路５ａは、非画像形成時においてはＣＰＵ１から出
力されるアドレスデータ及び制御信号に基づいてＲＡＭ
３を制御し、画像形成時においては後述するＤＭＡコン
トローラ５ｅからの制御信号に基づいてＲＡＭ３を制御
する回路である。ここで、非画像形成時とは、例えばホ
スト装置１０から印字データが送信されてきた場合に、
この印字データをＩ／Ｆ制御回路５ｄを介して受信し
て、一旦ＲＡＭ３に格納すると共に、格納後に印字デー
タを印字実行可能データに展開する場合等のように、プ
リントエンジン７に対する印字実行可能データの送信を
行わない場合をいう。また、画像形成時とは、前記印字
実行可能データを第１記憶装置としてのＲＡＭ３から第
２記憶装置としてのビデオメモリ５ｇに転送すると共
に、随時プリントエンジン７に送信して、実際の描画動
作を行う場合を言う。

【００３６】また、メモリ制御回路５ａに供給されるク
ロック信号は、システムクロック信号SYSCLKまたはビデ
オクロック信号VCLKの何れかが供給されるように構成さ
れており、これらのクロック信号の切り換えは、クロッ
ク信号切換手段としてのセレクタ５ｆにより行われる。

【００３７】非画像形成動作時においては、メモリ制御
回路５ａに供給されるクロック信号は、前記セレクタ５
ｆによりシステムクロック信号SYSCLKに切り換えられて
おり、このシステムクロック信号SYSCLKはＣＰＵ１にも
供給される。従って、メモリ制御回路５ａはＣＰＵ１と
同期取りされた状態で動作することになり、ＣＰＵ１か
ら出力されるアドレスデータ及び制御信号を確実に読み
取り、これらのアドレスデータ及び制御信号に基づいて
ＲＡＭ３を制御する。具体的には、アドレスデータをデ
コードすることにより、チップセレクト信号を切り換え
たり、あるいはリード／ライト信号の切り換えと共に、
アドレスストローブ信号をＲＡＭ３に対して出力する。

【００３８】システムクロック信号SYSCLKは、ＣＰＵ１
のスペックにより決定されるクロック信号であり、シス
テムクロック信号発振器２０から供給される。また、こ
のシステムクロック信号SYSCLKは、近年のＣＰＵの高ス
ペック化に伴って非常に高速なクロック信号が採用され
ている。本実施形態では、３３ＭＨｚのクロック信号を
用いている。そして、このような高速なシステムクロッ
ク信号SYSCLKに同期して、前記メモリ制御回路５ａ及び
ＲＡＭ３が動作することになるので、ホスト装置１０か
ら受信した印字データの格納及び印字実行可能データへ
の展開処理は非常に高速に行われることになる。

【００３９】ここで、印字実行可能データへの展開処理
とは、例えばホスト装置１０から送信されるデータがビ
ットマップデータである場合には、このビットマップデ
ータをデコードする処理等をいう。本実施形態では、ホ
スト装置１０側から指定された記録用紙１ページ分の印
字データを格納した段階で、印字実行可能データへの展
開処理を開始するように構成されている。

【００４０】このように展開された印字実行可能データ
は、プリントエンジン７からのデータ転送要求があった
際に、１行分ごとにＲＡＭ３からビデオメモリ５ｇへの
転送し、画像形成動作への移行が行われるように構成さ
れている。

【００４１】つまり、プリントエンジン７からのデータ
転送要求を、エンジン制御回路５ｃが受け取ると、エン
ジン制御回路５ｃは、ＤＭＡコントローラ５ｅに対して
メモリ間の直接データ転送処理要求信号を出力する。こ
の信号を入力したＤＭＡコントローラ５ｅは、ＣＰＵ１
に対してバス開放要求信号を出力し、ＣＰＵ１からバス
開放許可信号を入力すると、ＣＰＵ１に代わって前記メ
モリ制御回路５ａ及びエンジン制御回路５ｃに備えられ
たビデオメモリ５ｇを制御する。

【００４２】このように、ＤＭＡコントローラ５ｅは、
画像形成動作時において、ＲＡＭ３に記憶されている印
字実行可能データを、ＣＰＵ１における制御を介するこ
となく、エンジン制御回路５ｃのビデオメモリ５ｇに転
送するように制御を行う回路である。ＤＭＡコントロー
ラ５ｅには、前記メモリ制御回路５ａと同様に、システ
ムクロック信号SYSCLKとビデオクロック信号VCLKの何れ
かがセレクタ５ｆを介して供給されるように構成されて
おり、上述のように、ＣＰＵ１からのバス開放許可信号
を入力した時に、セレクタ５ｆに対してクロック信号を
切り換える制御信号を出力することで、セレクタ５ｆか
ら出力されるクロック信号を、システムクロック信号SY
SCLKからビデオクロック信号VCLKに切り換える。

【００４３】このビデオクロック信号VCLKは、プリント
エンジン７により描画されるドット径に合わせたクロッ
ク信号であり、描画の際の基準となるクロック信号であ
る。このビデオクロック信号VCLKは、ビデオクロック信
号発振器２１からエンジン制御回路５ｃに供給されると
共に、上述のようなＤＭＡコントローラ５ｅの制御によ
り、セレクタ５ｆを介してＤＭＡコントローラ５ｅ及び
メモリ制御回路５ａに供給される。また、このビデオク
ロック信号VCLKは、プリントエンジン７の特性で大きく
変わるクロック信号であり、例えば、スループットが毎
分２０枚のプリントエンジンにおいては８２．３ＭＨ
ｚ、毎分１０枚のプリントエンジンにおいては４１．７
ＭＨｚ、毎分８枚のプリントエンジンにおいては３２．
７ＭＨｚ、あるいは毎分６枚のプリントエンジンにおい
ては２４．５ＭＨｚとなっている。

【００４４】このビデオクロック信号VCLKが、エンジン
制御回路５ｃに供給され、エンジン制御回路５ｃ内のビ
デオメモリ５ｇに供給されると、ビデオクロック信号VC
LKに同期して印字実行可能データのサンプリングと記
憶、更にはプリントエンジン７への出力が行われ、所定
のスループットでの印字動作が行われることになる。

【００４５】ここで、本実施形態におけるビデオメモリ
５ｇの構成について詳しく説明する。図３は、本実施形
態におけるビデオメモリ５ｇの構成を示すブロック図で
ある。図３に示すように、ビデオメモリ５ｇは、ＲＡＭ
３から転送されるデータを１行分だけ記憶するライト・
ライン・バッファ３０と、ライト・ライン・バッファ３
０に記憶したデータを、１行ずつ、あるいは複数行ずつ
記憶するメモリ・セル３１と、メモリ・セル３１に記憶
したデータを、１行ずつ出力するリード・ライン・バッ
ファ３２とを備えている。このうち、ライト・ライン・
バッファ３０とリード・ライン・バッファ３２は、シフ
トレジスタ等により構成される記憶手段であり、クロッ
クコントローラ３４により、ビデオクロック信号VCLKが
供給されるように構成されている。つまり、ライト・ラ
イン・バッファ３０とリード・ライン・バッファ３２
は、ＲＡＭ３から読み出されるデータをビデオクロック
信号VCLKに同期してサンプリングし、あるいは読み出す
回路である。

【００４６】また、メモリ・セル３１は、ＤＲＡＭと同
様なメモリ・セルを有し、行アドレスで指定される記憶
領域を有する記憶手段である。この行アドレス信号は、
メモリコントローラ３３から出力されるものであり、メ
モリコントローラ３３には、ライト・ロウ・カウンタ３
５、リフレッシュ・ロウ・カウンタ３６、リード・ロウ
・カウンタ３７から、夫々書き込みを行う行アドレスデ
ータ、リフレッシュする行アドレスデータ、または読み
出しを行う行アドレスデータが、供給されるようになっ
ている。

【００４７】ビデオメモリ５ｇに対する印字実行可能デ
ータの書き込みは、上述したように、画像形成時におい
て、ＤＭＡコントローラ５ｅの制御に基づいて行われ、
基本的には、ＲＡＭ３から読み出される印字実行可能デ
ータを、ビデオクロック信号VCLKに同期してサンプリン
グしながら、１行分のデータをライト・ライン・バッフ
ァ３０に格納し、１行分のデータ単位でメモリ・セル３
１に転送することにより行われる。そして、この書き込
み時において基準となるクロック信号は、上述したよう
にビデオクロック信号VCLKであり、ＣＰＵ１に供給され
るシステムクロック信号SYSCLKとは異なる信号である。

【００４８】ここで、ビデオメモリ５ｇの動作の基準ク
ロック信号をビデオクロック信号VCLKとするのは、従来
と同様の構成であるが、従来は図７に示すように、エン
ジン制御回路５ｃのみにビデオクロック信号VCLKが供給
される構成となっていた。

【００４９】従って、従来のシステムにおいては、サン
プリングしようとする印字実行可能データの出力系のク
ロック信号、即ちＲＡＭ３及びメモリ制御回路５ａ並び
にＤＭＡコントローラ５ｅの動作の基準となるクロック
信号であるシステムクロック信号SYSCLKと、ビデオメモ
リ５ｇの動作の基準クロック信号とは互いに異なる信号
であったため、プリントエンジン７の特性によっては、
ＲＡＭ３から出力される印字実行可能データを適正にサ
ンプリングできないという問題があった。

【００５０】図７にそのサンプリングの例を示す。サン
プリングは、図３に示すクロックコントローラ３４にＤ
ＭＡコントローラ５ｅから供給されるシステムクロック
信号SYSCLKの立ち上がりのタイミングでビデオメモリ５
ｇのデータ入力端子に入力されている印字実行可能デー
タを、ビデオクロック信号VCLKの立ち上がりで読みとる
ことにより行われる。

【００５１】従って、例えば、システムクロック信号SY
SCLKが３３ＭＨｚであり、ビデオクロック信号VCLKが８
２．３ＭＨｚの場合には、図８に示すように、全てのビ
デオクロック信号VCLKの立ち上がりタイミングで印字実
行可能データをサンプリングすると、サンプリングされ
た個数は、同じ印字実行可能データに対して、２個であ
ったり、３個であったりというように変化はするが、サ
ンプリングできない印字実行可能データは無い。

【００５２】また、ビデオクロック信号VCLKが４１．７
ＭＨｚの場合も同様に、図８に示すように、サンプリン
グされる個数は、１個と２個という具合に変化するが、
印字実行可能データを飛ばすことなくサンプリングする
ことができる。

【００５３】さらに、ビデオクロック信号VCLKが３２．
７ＭＨｚの場合には、図８に示すように、タイミングｔ
１，ｔ２，ｔ３においてはサンプリングすることができ
るが、タイミングｔ４，ｔ５においては、適正なタイミ
ングでサンプリングすることができない。ただ、この場
合、システムクロック信号SYSCLKとビデオクロック信号
VCLKの差が小さいので、ｔ４，ｔ５のようなタイミング
が発生する頻度は少なく、サンプリング期間によっては
問題とならないこともある。

【００５４】しかしながら、ビデオクロック信号VCLKが
２４．５ＭＨｚの場合には、図８に示すように、タイミ
ングｔ６，ｔ７，ｔ８，ｔ９においては適正にサンプリ
ングできるが、ｔ６とｔ７の間の２番目のデータをサン
プリングできないことになってしまう。このような、サ
ンプリングミスは、システムクロック信号SYSCLKとビデ
オクロック信号VCLKの差が大きいので、頻発することに
なり、問題となる。

【００５５】以上のように、ビデオクロック信号VCLKの
１周期がシステムクロック信号SYSCLKの１周期よりも長
い場合には、印字実行可能データを適正なタイミングで
サンプリングできないため、従来は、システムクロック
信号SYSCLKの２パルス分で一つの印字実行可能データを
出力するように構成していた。従って、システムクロッ
ク信号SYSCLKの高速化を図った場合でも、その利点をビ
デオメモリ５ｇへのデータの書き込みに反映させること
ができず、高速な印字処理ができないという問題があっ
た。

【００５６】この問題の対策として、例えば図８の例に
おいては、ビデオクロック信号VCLKが８２．３ＭＨｚと
４１．７ＭＨｚの場合は、システムクロック信号SYSCLK
の１パルス分で一つの印字実行可能データを出力するよ
うに構成し、他のこれらより低いビデオクロック信号VC
LKにより動作するプリントエンジンに対しては、システ
ムクロック信号SYSCLKの２パルス分で一つの印字実行可
能データを出力することが考えられる。しかし、この手
法では、プリントエンジンの特性に応じてＡＳＩＣ５の
メモリ制御部分の構成を変更しなければならず、ＡＳＩ
Ｃ５の共通化ができないという問題があった。

【００５７】そこで、本実施形態では、前記のような問
題を解決するために、クロック信号切換手段としてのセ
レクタ５ｆを設け、メモリ制御回路５ａとＤＭＡコント
ローラ５ｅに供給するクロック信号を、必要に応じて、
システムクロック信号SYSCLKとビデオクロック信号VCLK
との間で切り換えるように構成した。

【００５８】このクロック信号の切り換えは、ＤＭＡコ
ントローラ５ｅから出力されるクロック信号切換制御信
号により行われ、ＤＭＡコントローラ５ｅは、システム
のバス専有権を確保した後に、メモリ制御回路５ａ及び
ＤＭＡコントローラ５ｅに供給するクロック信号を、シ
ステムクロック信号SYSCLKからビデオクロック信号VCLK
に切り換えるように構成されている。

【００５９】以下、図４のフローチャート及び図５のタ
イミングチャートに基づいて、本実施形態におけるメモ
リ制御処理を、このようなクロック信号の切り換え処理
と併せて説明する。

【００６０】まず、前提として、プリンタ装置Ａに電源
が投入された時点では、メモリ制御回路５ａとＤＭＡコ
ントローラ５ｅには、システムクロック信号SYSCLKが供
給されるように構成されるものとする。

【００６１】そして、Ｉ／Ｆ制御回路５ｄを介してホス
ト装置１０から印字データを受け取ると（ステップＳ
１）、ＣＰＵ１はメモリ制御回路５ａに対してデータの
書き込みを行う旨の制御信号と、書き込み先のアドレス
データを出力し、メモリ制御回路５ａは、これらの制御
信号及びアドレスデータに基づいて、ＲＡＭ３の所定の
領域に印字データを格納する。そして、格納した印字デ
ータを印字実行可能データとして展開する。

【００６２】次に、プリントエンジン７からの１ラスタ
（１行分）のデータ要求がエンジン制御回路５ｃに入力
され（ステップＳ２）、この要求を入力したエンジン制
御回路５ｃからはＤＭＡコントローラ５ｅに対して１ラ
スタ分のデータを、ＲＡＭ３からビデオメモリ５ｇに転
送する要求を出力する（ステップＳ３）。

【００６３】次に、ＤＭＡコントローラ５ｅは、ＣＰＵ
１に対してバス開放要求信号を出力し、ＣＰＵ１がバス
開放許可信号を出力した段階で（ステップＳ４）、セレ
クタ５ｆに対してクロック信号をビデオクロック信号VC
LKに切り換える旨の制御信号を出力する（ステップＳ
５）。そして、ＤＭＡコントローラ５ｅは、１ラスタの
データをＲＡＭ３からビデオメモリ５ｇに直接転送する
処理を行う（ステップＳ６）。

【００６４】つまり、ＤＭＡコントローラ５ｅは、メモ
リ制御回路５ａに対して、ＲＡＭ３からのデータの読み
出しを行うように制御信号を出力し、これに応じて、メ
モリ制御回路５ａはビデオクロック信号VCLKに同期した
タイミングでＲＡＭ３にアドレスストロープ信号等を出
力する。

【００６５】従って、ビデオメモリ５ｇにおいては、Ｒ
ＡＭ３から図５に示すようにビデオクロック信号VCLKに
同期したタイミングで印字実行可能データが出力される
ことになり、この印字実行可能データは、ビデオクロッ
ク信号VCLKに同期したタイミングでサンプリングされる
ことになる。

【００６６】このように、ＲＡＭ５からビデオメモリ５
ｇへの印字実行可能データの直接転送は、互いの系に共
通したビデオクロック信号VCLKに基づいて行われること
になり、たとえプリントエンジンの特性に応じてビデオ
クロック信号VCLKの値が変わり、システムクロック信号
SYSCLKよりも遅い信号となった場合でも、適切に実行さ
れることになる。

【００６７】以上のようにして、１ラスタのデータのメ
モリ間直接転送が終了すると、ＤＭＡコントローラ５ｅ
は、メモり制御回路５ａ及びＤＭＡコントローラ５に供
給するクロック信号を、ビデオクロック信号VCLKからシ
ステムクロック信号SYSCLKに切り換えるように、セレク
タ５ｆに対して制御信号を出力する（ステップＳ７）。

【００６８】そして、ＤＭＡコントローラ５ｅは、ＣＰ
Ｕ１に対して出力していたバス開放要求信号を停止し
（ステップＳ８）。これにより、バスの専有権はＣＰＵ
１に移り、再びホスト装置１０から印字データの格納が
可能な状態となる。

【００６９】次に、エンジン制御回路５ｃは１ラスタの
印字実行可能データをプリントエンジン７に送信し、プ
リントエンジン７において、印字動作が行われることに
なる（ステップＳ９）。

【００７０】以下、１ページ分の印刷が終了するまでこ
のような処理を繰り返し（ステップＳ１０：いいえ）、
１ページ分の印刷が終了したところで制御が終了する
（ステップＳ１０：はい）。

【００７１】以上のように、本実施形態によれば、ホス
ト装置１０からの印字データの格納時等の非画像形成時
おいては、システムクロック信号SYSCLKに同期したＲＡ
Ｍ３の制御が行われるために、システムクロック信号の
高速化に伴う高速なメモリ転送が可能となる。また、Ｒ
ＡＭ３からビデオメモリ５ｇに印字実行可能データを直
接転送する画像形成時においては、ビデオメモリ５ｇだ
けでなく、ＲＡＭ３を制御するメモリ制御回路５ａ及び
ＤＭＡコントローラ５ｅの基準クロック信号をビデオク
ロック信号VCLKに切り換えるので、プリントエンジン７
の特性に拘わらず、常に適正なメモリ転送を実行するこ
とができる。従って、本実施形態の構成によれば、プリ
ントエンジン７の特性によってメモリ制御部の構成を変
える必要がなく、共通のＡＳＩＣ５を用いることができ
るので、部品の共通化による低コストのプリンタ装置を
提供することが可能である。

【００７２】なお、上述した実施形態においては、シス
テムクロック信号SYSCLKをそのまま、メモリ制御回路５
ａ及びＤＭＡコントローラ５ｅのクロック信号として用
いる例について説明したが、本発明はこれに限られる訳
ではなく、システムのクロック信号を分周した上でメモ
リ制御回路５ａ及びＤＭＡコントローラ５ｅに供給する
ように構成しても良い。このように構成すれば、ＣＰＵ
１の高性能化に伴って、システムクロック信号が著しく
高速になり、ビデオクロック信号との速度差が大きくな
る場合でも、適切なメモリ制御を行うことができる。

【００７３】また、クロック信号切換手段としてのセレ
クタ５ｆは、ＤＭＡコントローラ５ｅにより制御する場
合について説明したが、本発明はこれに限られるもので
はなく、ＣＰＵ１によりセレクタ５ｆを制御するように
構成してもよい。但し、ＤＭＡコントローラ５ｅにより
セレクタ５ｆを制御する構成を採った場合には、クロッ
ク信号の切り換えタイミングのずれを確実に防止するこ
とができる。

【００７４】また、本実施形態でのビデオメモリ５ｇ
は、ラインバッファをメモリセルの前段と後段に備えた
ＤＲＡＭ的なものとして説明したが、本発明はこれに限
るものではない。例えば、図６のように、１ライン分の
ビデオデータを記憶する容量をもつ同期式ＲＡＭであっ
ても良い。この同期式ＲＡＭへ入力されるクロックとし
て、前述のビデオクロック信号VCLKが用いられ、このク
ロックに同期してこの同期式ＲＡＭのリード，ライトが
行われる。

【００７５】ここで、ＤＭＡコントローラからのデータ
書き込みは、メモリコントローラ４０を介して行われ、
プリントエンジン７へのデータ転送は、メモリコントロ
ーラ４０がメモリセル４１から１ｗｏｒｄ（３２ｂｉ
ｔ）毎にデータを読み込み、そのデータをパラレル−シ
リアル変換してビデオクロック信号VCLKに同期させるこ
とで達成される。

【００７６】また、本実施形態では、内蔵ＲＡＭ及び拡
張ＲＡＭとしてＤＲＡＭを用いた場合について説明した
が、本発明はこれに限られるものではなく、シンクロナ
スＤＲＡＭ等の各種のメモリを用いることができる。ま
た、ＲＡＭは、１ワードが１，４，１６ビット等の適宜
のＲＡＭを使用可能であり、容量も種々の容量のものを
使用できる。

【００７７】また、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いてるデータ処理システムであれば、他のシステムにも
適用可能である。例えばパーソナルコンピュータ、ワー
ドプロセッサ、複写機、通信装置等のデータ処理システ
ムに適用可能である。

【００７８】

【発明の効果】請求項１に記載の画像形成システムにお
ける制御装置によれば、画像情報を記憶する第１記憶装
置と、前記第１記憶装置から読み出した前記画像情報
を、前記画像形成手段による描画の対象となる画像情報
として記憶する第２記憶装置との制御を行う記憶装置制
御手段に供給するクロック信号を、非画像形成動作時に
おいては前記画像形成システムのシステムクロック信号
に、又、画像形成動作時においては前記画像形成手段に
よる前記ドット間隔の描画の際の基準描画クロック信号
に切り換えるよう構成した。その結果、非画像形成動作
時においては、速度を低下させることなくデータの転送
を行うことができ、画像形成動作時においては、前記基
準描画クロック信号がシステムクロック信号に比べて遅
い場合でも、確実に第１記憶装置から第２記憶装置への
画像信号の転送を行うことができる。従って、前記基準
描画クロック信号が、夫々のシステムにおいて異なる場
合でも、前記記憶装置制御手段の構成を変更する必要が
なく、効率の良い画像形成システムを提供することがで
きる。

【００７９】請求項２に記載の画像形成システムにおけ
る制御装置によれば、前記記憶装置制御手段として、前
記第１記憶装置から前記第２記憶装置に対して画像情報
の転送を行うＤＭＡ（ダイレクトメモリアクセス）コン
トローラを備えたので、ＣＰＵ等を介することなく、高
速な転送を行うことができると共に、前記基準描画クロ
ック信号がシステムクロック信号に比べて遅い場合で
も、ＤＭＡコントローラから転送される画像情報を、確
実にサンプリングして記憶することができる。

【００８０】請求項３に記載の画像形成システムにおけ
る制御装置によれば、クロック信号切換手段への制御信
号の出力は、ＤＭＡ（ダイレクトメモリアクセス）コン
トローラにより行うので、同期が外れることなく、常に
確実な画像情報の転送を実行することができる。

【００８１】請求項４に記載の画像形成システムにおけ
る制御方法によれば、画像情報を記憶する第１記憶装置
と、前記第１記憶装置から読み出した前記画像情報を、
前記画像形成手段による描画の対象となる画像情報とし
て記憶する第２記憶装置との制御を行う工程を、非画像
形成動作時においては前記画像形成システムのシステム
クロック信号に、又、画像形成動作時においては前記画
像形成手段による前記ドット間隔の描画の際の基準描画
クロック信号に基づいて行うように構成した。その結
果、非画像形成動作時においては、速度を低下させるこ
となくデータの転送を行うことができ、画像形成動作時
においては、前記基準描画クロック信号がシステムクロ
ック信号に比べて遅い場合でも、確実に第１記憶装置か
ら第２記憶装置への画像信号の転送を行うことができ
る。従って、前記基準描画クロック信号が、夫々のシス
テムにおいて異なる場合でも、前記記憶装置制御工程の
構成を変更する必要がなく、効率の良い画像形成システ
ムを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における画像形成処理シス
テムの概略構成を示すブロック図である。

【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図３】図１の画像形成処理システムに用いられるビデ
オメモリの構成を示すブロック図である。

【図４】図１の画像形成処理システムにおける印字デー
タの受信から１ページの印刷終了までの制御の流れを示
すフローチャートである。

【図５】図１の画像形成処理システムにおける画像形成
時のメモリ間直接転送のタイミングチャートである。

【図６】図１の画像形成処理システムに用いられる他の
ビデオメモリの構成を示すブロック図である。

【図７】従来の画像形成システムにおける、記憶装置及
び記憶装置の制御装置を抜き出したブロック図である。

【図８】従来の画像形成システムにおける、画像形成時
のメモリ間直接転送時の問題点を説明するためのタイミ
ングチャートである。

【符号の説明】

１…ＣＰＵ ２…ＲＯＭ ３…内蔵ＲＡＭ ４…拡張ＲＡＭ ５…ＡＳＩＣ ５ａ…メモリ制御回路 ５ｂ…Ｉ／Ｏ制御回路 ５ｃ…エンジン制御回路 ５ｄ…Ｉ／Ｆ制御回路 ５ｅ…ＤＭＡコントローラ ５ｆ…セレクタ ５ｇ…ビデオメモリ ６…ＳＷパネル ７…プリントエンジン １０…ホスト ２０…システムクロック信号発振器 ２１…ビデオクロック信号発振器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 5/12 Ｇ０９Ｇ 5/12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ドットマトリックス状の描画領域に対
   し、画像情報に基く描画を行う画像形成手段を備えた画
   像形成システムにおける制御装置であって、 前記画像情報を記憶する第１記憶装置と、 前記第１記憶装置から読み出した前記画像情報を、前記
   画像形成手段による描画の対象となる画像情報として記
   憶する第２記憶装置と、 前記第１記憶装置又は前記第２記憶装置に対する前記画
   像情報の書き込み又は読み出しを、所定のクロック信号
   に基づいて制御する記憶装置制御手段と、 前記記憶装置制御手段からの制御信号に基づいて前記記
   憶装置制御手段に供給するクロック信号を、非画像形成
   動作時においては前記画像形成システムのシステムクロ
   ック信号に、又、画像形成動作時においては前記画像形
   成手段による前記ドット間隔の描画の際の基準描画クロ
   ック信号に切り換えるクロック信号切換手段と、 を備えたことを特徴とする画像形成システムにおける制
   御装置。
2. 【請求項２】 前記記憶装置制御手段は、前記第１記憶
   装置から前記第２記憶装置に対して画像情報の転送を行
   うＤＭＡ（ダイレクトメモリアクセス）コントローラを
   備えていることを特徴とする請求項１に記載の画像形成
   システムにおける制御装置。
3. 【請求項３】 前記クロック信号切換手段への前記制御
   信号の出力は、ＤＭＡ（ダイレクトメモリアクセス）コ
   ントローラにより行われることを特徴とする請求項２に
   記載の画像形成システムにおける制御装置。
4. 【請求項４】 ドットマトリックス状の描画領域に対
   し、画像情報に基く描画を行う画像形成手段を備えた画
   像形成システムにおける制御方法であって、 所定のクロック信号に基づいて第１記憶装置を制御し、
   該第１記憶装置に前記画像情報を記憶させる第１記憶工
   程と、 所定のクロック信号に基づいて前記第１記憶装置及び第
   ２記憶装置を制御し、前記第１記憶装置に記憶させた前
   記画像情報を、前記画像形成手段による描画の対象とな
   る画像情報として前記第２記憶装置に記憶させる第２記
   憶工程と、 前記各記憶装置の制御におけるクロック信号を、非画像
   形成動作時においては前記画像形成システムのシステム
   クロック信号に、又、画像形成動作時においては前記画
   像形成手段による前記ドット間隔の描画の際の基準描画
   クロック信号に切り換えるクロック信号の切換工程と、 を備えたことを特徴とする画像形成システムにおける制
   御方法。