JPH11204784A

JPH11204784A - 半導体装置の製造方法

Info

Publication number: JPH11204784A
Application number: JP305098A
Authority: JP
Inventors: Hiroyuki Kamijo; 浩幸上條
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-01-09
Filing date: 1998-01-09
Publication date: 1999-07-30

Abstract

(57)【要約】（修正有）【課題】細線効果を防止し、制御性良くシリコン窒化
膜スペーサーの肩を落とすことができ、細いゲートでも
抵抗の増大を防ぐ事ができる半導体装置を提供する。【解決手段】半導体基板１上に多結晶シリコンからな
るゲート電極３を形成し、さらにゲート電極３の側壁に
酸化膜と、シリコン窒化膜５からなる複数の絶縁膜スペ
ーサを形成する。続いて等方性エッチングにて少なくと
もゲート電極３側のスペーサ膜をエッチングし、ゲート
電極３の高さから内側のスペーサのみ高さを落とし込
み、金属膜を堆積させ、熱処理で金層膜と多結晶シリコ
ン、金属膜と半導体基板１を反応させ、ゲート電極３上
部と半導体基板１上部に金属シリサイド８を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造に
関するもので、特に微細加工ゲートを有するＭＯＳＦＥ
Ｔに使用されるものである。

【０００２】

【従来の技術】微細加工ゲートを有するＭＯＳＦＥＴの
製造工程の従来の技術においては、シリサイド反応が進
まず、シリサイド層が薄くなり、抵抗が増大する細線効
果が問題であった。

【０００３】従来の技術を図１０から図１７を用いて説
明する。図１０に示すように、シリコン基板１０１上
に、熱酸化法でゲート酸化膜１０２を６ｎｍ形成する。
続けて図１１に示すように、前記ゲート酸化膜１０２上
にＬＰＣＶＤ（Low Pressure Chemical Vapor Depositi
on）法で多結晶シリコン膜１０３を２００ｎｍ堆積す
る。

【０００４】その後図１２に示すように、リソグラフィ
ー技術で、レジストパターンを形成し、そのレジストパ
ターンをマスクとし、反応性イオンエッチング技術で、
多結晶シリコン膜１０３をエッチングし、レジストパタ
ーンを除去することで、ゲート電極を形成する。

【０００５】引き続き図１３に示すように、ＮＭＯＳを
例にとると、Ｐ（リン）を５×１０１¹⁵c ｍ^-2をイオン
注入し、熱処理で活性化することで、低濃度拡散層領域
１０４を形成する。

【０００６】その後図１４に示すように、ＬＰＣＶＤ法
で全面にシリコン窒化膜１０５を１００ｎｍ堆積し、反
応性イオンエッチング技術で全面をエッチングしシリコ
ン窒化膜１０５のスペーサを形成する。

【０００７】更に図１５に示すように、ＮＭＯＳを例に
とると、Ａｓ（砒素）を５×１０¹⁵ｃｍ^-2をイオン注入
し、熱処理で活性化することで、高濃度拡散層領域１０
６を形成する。

【０００８】その後図１６に示すように、ＨＦを含む液
にてゲート電極上、拡散層上にあるシリコン酸化膜を除
去した後、全面にチタン膜１０７を５０ｎｍ堆積する。
続いて図１７に示すように、７５０℃の窒素雰囲気で熱
処理を施し、多結晶シリコン膜１０３および高濃度拡散
層領域１０６上にチタンシリサイド膜１０８を１００ｎ
ｍ形成し、硫酸と過酸化水素水の混合液により未反応チ
タン膜１０７を除去する。この場合図１７に示すよう
に、特にチタンサリサイドを用いると、微細パターン
（０．３μｍ以下から顕著になる）ではシリサイド反応
が進まず、シリサイド層が薄くなり、抵抗が増大する事
がわかっている。これを細線効果という。

【０００９】この細線効果を回避する方法として、側壁
のスペーサーの高さをゲートの上面よりも低くし、シリ
サイド反応をゲート上面と、側面からも起きるようにす
る方法が知られている。しかしながらシリコン窒化膜の
スペーサーの肩の高さを、ゲート電極よりも低くするの
はスペーサー形成のＲＩＥのエッチングをオーバーに行
う事、即ち拡散層を形成する基板表面に対し、オーバー
エッチングが起こる事を意味する。かかるエッチングを
行うと、基板を覆っている酸化膜では基板を保護でき
ず、基板を直接エッチングしてしまう場合が生ずる。

【００１０】このように基板表面をエッチングすると、
後の熱処理で、結晶欠陥（転位）が発生し易くなるなど
の問題がおきるため、シリコン窒化膜スペーサーのエッ
チング条件は酸化膜に対し、高い選択比が要求され、実
現が困難であった。

【００１１】

【発明が解決しようとする課題】半導体装置の製造方法
の特に微細加工ゲートを有するＭＯＳＦＥＴにおいて、
チタンサリサイドを用いたときに、シリサイド反応が十
分に進まず、シリサイド層が薄くなり、これにより抵抗
が増大するという細線効果の問題が起こる。

【００１２】本発明の目的はこの細線効果を防止し、制
御性良くシリコン窒化膜スペーサーの肩を落とすことが
でき、細いゲートでも抵抗の増大を防ぐ事ができる半導
体装置を提供することである。

【００１３】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上にゲート酸化膜を形成する
工程と、上記ゲート酸化膜上に多結晶シリコンからなる
所定の形状のゲート電極を形成する工程と、前記ゲート
電極の側壁を含め基板表面に酸化膜とシリコン窒化膜か
らなる絶縁膜を形成する工程と、異方性エッチングによ
り前記ゲート電極の側壁に前記酸化膜とシリコン窒化膜
からなる絶縁膜スペーサを形成する工程と、前記スペー
サ膜のゲート側壁側に形成された絶縁膜の肩部を落とす
ようにエッチングして前記ゲート電極の側壁の上部を露
出させる工程と、ソースおよびドレイン部表面の酸化膜
を除去し、基板表面に金属膜を堆積する工程と、熱処理
により前記金層膜と前記多結晶シリコンおよび半導体基
板の前記ソースおよびドレイン部を反応させ、該ゲート
電極上部と該半導体基板上部に金属シリサイドを形成す
る工程とを備えた半導体装置の製造方法である。

【００１４】そして、前記スペーサ膜がゲート電極側に
シリコン窒化膜外側にシリコン酸化膜の２層からなり、
りん酸を主成分にしたエッチング液でシリコン窒化膜の
肩部を落とすエッチングを行うことを特徴とする半導体
装置の製造方法であり、前記スペーサ膜がゲート電極側
にシリコン酸化膜外側にシリコン窒化膜の２層からな
り、フッ酸を含むエッチング液でシリコン酸化膜をエッ
チングし、肩を落とす事を特徴とする半導体装置の製造
方法であり、前記スペーサ膜がゲート電極側にシリコン
窒化膜外側にシリコン酸化膜の２層からなり、前記エッ
チングがケミカルドライエッチング（ＣＤＥ）技術を用
いたエッチングで、シリコン窒化膜をシリコン酸化膜に
対し選択的にエッチングすることを特徴とする半導体装
置の製造方法である。

【００１５】本発明による半導体装置は、第１導電型の
半導体基板と、該半導体基板に形成された第２導電型の
ソースおよびドレイン領域と、第１導電型の半導体基板
表面に形成されたゲート酸化膜と、該ゲート酸化膜上に
形成された多結晶シリコン層からなるゲート電極とを有
する半導体装置において、前記多結晶シリコン層の側壁
に第１の絶縁膜が形成され、該第１の絶縁膜の外側にさ
らに第２の絶縁膜が形成され、そして前記多結晶シリコ
ン層の上部に金属シリサイド層が形成されていることを
特徴とする半導体装置である。さらに、第１の絶縁膜は
シリコン窒化膜であり第２の絶縁膜はシリコン酸化膜で
あることを特徴とする半導体装置であり、第１の絶縁膜
はシリコン酸化膜であり第２の絶縁膜はシリコン窒化膜
であることを特徴とする半導体装置であり、さらに前記
第１の絶縁膜の厚さは前記第２の絶縁膜より厚いことを
特徴とする半導体装置である。

【００１６】

【発明の実施の形態】本発明は以下の実施の形態を図面
をもって説明するが、本発明はここで説明する実施の形
態に限定されるものではない。下記実施の形態は多様に
変化することができる。

【００１７】本発明の実施の形態を以下に図１から図９
を用いて説明する。まず図１に示すように、シリコン基
板１上に、熱酸化法でゲート酸化膜２を例えば６ｎｍ形
成する。なお、基板はシリコン基板に限定されるもので
はなく、例えばＧａＡｓなどのIII-V 族半導体基板など
他の半導体基板を用いることも可能である。またゲート
酸化膜の形成法は熱酸化法に限定されるものではなく、
例えば蒸着法によって形成することも可能である。

【００１８】続いて図２に示すように、ゲート酸化膜２
上に例えばＬＰＣＶＤ法で多結晶シリコン膜３を２００
ｎｍ堆積する。その後、図３に示すように、リソグラフ
ィー技術で、レジストパターンを形成し、そのレジスト
パターンをマスクとし、反応性イオンエッチング技術
で、多結晶シリコン膜３をエッチングし、その後レジス
トパターンを除去することで、ゲート電極を形成する。

【００１９】引き続き図４に示すように、ＮＭＯＳを例
にとると、Ｐ（リン）を１ｘ１０¹³ｃｍ^-2をイオン注入
し、熱処理で活性化することで、ソースおよびドレイン
領域となる低濃度拡散層領域４を形成する。

【００２０】その後図５に示すように、例えばＬＰＣＶ
Ｄ法で全面にシリコン窒化膜５を堆積し、引き続き例え
ばＰＣＶＤ法にてシリコン酸化膜９を堆積する。シリコ
ン窒化膜５の厚さはシリコン酸化膜より厚くするのが望
ましく、この実施の態様ではシリコン窒化膜５は厚さ８
０ｎｍで堆積し、シリコン酸化膜９は厚さ２０ｎｍで堆
積される。

【００２１】次に図６に示すように、反応性イオンエッ
チング技術を用いて、全面を縦方向に異方性エッチング
し、シリコン酸化膜９及びシリコン窒化膜５からなるス
ペーサを形成する。

【００２２】その後図７に示すように、熱燐酸処理に
て、ゲート電極側壁の形成したスペーサのシリコン窒化
膜５の上部を４００オングストローム程度除去する。本
実施の態様では、図７に示すように、シリコン窒化膜５
の幅は約８００オングストローム、シリコン酸化膜９の
幅は約２００オングストローム、多結晶シリコン膜３の
幅は約２５００オングストロームである。そしてシリコ
ン窒化膜５の上部表面は多結晶シリコン膜３の上部表面
より４００オングストローム下部に形成される。

【００２３】このような状態にすると、シリコン窒化膜
５の上部領域が除去されたことにより、多結晶シリコン
膜３の左右露出した側面からも多結晶シリコン膜に次の
工程においてＡｓがイオン注入され、後のチタン膜によ
るシリサイド反応が容易に進行し、十分な厚さのシリサ
イド層を形成することができる。

【００２４】さらに、ＮＭＯＳを例にとると、Ａｓ（砒
素）を５ｘ１０¹⁵ｃｍ^-2をイオン注入し、熱処理で活性
化することで、高濃度拡散層領域６を形成する。その
後、希ＨＦ処理で、多結晶シリコン膜からなるゲート表
面及び高濃度拡散層領域６の基板表面の酸化膜を除去
し、例えばＤＣマグネトロンスパッタ法にて、図８に示
すように多結晶シリコン膜３上と高濃度拡散層領域６上
にチタン膜７を５０ｎｍ堆積する。チタンに代えて、例
えばモリブデンやタングステンなど他の高融点金属を用
いることも可能であるが、チタンがより望ましい。

【００２５】次に、７５０℃の窒素雰囲気で熱処理を施
し、多結晶シリコン膜３およびソースおよびドレイン電
極が形成される高濃度拡散層領域６上に選択的にチタン
シリサイド膜８を１００ｎｍ形成し、硫酸と過酸化水素
水の混合液により未反応チタン膜７を除去する。多結晶
シリコン膜３上ではスペーサ膜の除去された上部側壁に
おいてもチタンと多結晶シリコンとが反応し、このため
図９に示すように、均一で十分な厚さのシリサイド層が
形成される。

【００２６】また、本発明の実施の形態ではシリコン窒
化膜の上部領域を除去するために、熱燐酸を用いたが、
ケミカルドライエッチング（ＣＤＥ）技術によるエッチ
ングでも同じ効果が得られる。

【００２７】以上の実施の態様のスペーサ膜は、内側
（ゲート側）にシリコン窒化膜を形成し、外側にシリコ
ン酸化膜を形成したものであるが、逆に内側にシリコン
酸化膜を形成し、外側にシリコン窒化膜を形成する方法
を用いることも可能である。この場合には、フッ酸を含
むエッチング液で該内側シリコン酸化膜をエッチングし
て、スペーサの肩を落とす方法を用いる。

【００２８】図１８はゲートのシート抵抗のゲート幅依
存性を示す図である。図１８は縦軸にシート抵抗、横軸
にゲート幅を取っており、ゲート幅を微細化していく
と、従来技術では０．３５μｍ前後で急激にシート抵抗
が上昇してしまうのに対し、本発明による方法を用いる
と、シート抵抗が上昇するのは０．２μｍ前後と低下す
る。

【００２９】このことからもわかるように、本発明を用
いることにより、制御性良くシリコン窒化膜スペーサー
の上部領域を除去してゲート側壁の上部を露出すること
ができ、その結果、微細なゲート電極でも十分な厚さの
シリサイドを形成でき、ゲート電極部の抵抗の増大を防
ぐ事ができる。

【００３０】

【発明の効果】上記のように本発明を用いることによ
り、制御性良くシリコン窒化膜スペーサーの上部領域を
除去することができ、微細なゲート電極でも均一で十分
な厚さのチタンシリサイドを形成することができるよう
になり、その結果、抵抗の急激な増大を防ぐ事ができる
ようになった。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置製造方法の
ゲート酸化膜形成後を示す断面図。

【図２】本発明の実施形態に係る半導体装置製造方法の
多結晶シリコン膜形成後を示す断面図。

【図３】本発明の実施形態に係る半導体装置製造方法の
ゲート電極形成後を示す断面図。

【図４】本発明の実施形態に係る半導体装置製造方法の
低濃度拡散層領域形成後を示す断面図。

【図５】本発明の実施形態に係る半導体装置製造方法の
シリコン窒化膜およびシリコン酸化膜形成後を示す断面
図。

【図６】本発明の実施形態に係る半導体装置製造方法の
スペーサ形成後を示す断面図。

【図７】本発明の実施形態に係る半導体装置製造方法の
シリコン窒化膜の肩部を落とした後を示す断面図。

【図８】本発明の実施形態に係る半導体装置製造方法の
チタン膜形成後を示す断面図。

【図９】本発明の実施形態に係る半導体装置製造方法の
チタンシリサイド膜形成後を示す断面図。

【図１０】従来の技術の半導体装置製造方法のゲート酸
化膜形成後を示す断面図。

【図１１】従来の技術の半導体装置製造方法の多結晶シ
リコン膜形成後を示す断面図。

【図１２】従来の技術の半導体装置製造方法のゲート電
極形成後を示す断面図。

【図１３】従来の技術の半導体装置製造方法の低濃度拡
散層領域形成後を示す断面図。

【図１４】従来の技術の半導体装置製造方法のスペーサ
形成後を示す断面図。

【図１５】従来の技術の半導体装置製造方法の高濃度拡
散層領域形成後を示す断面図。

【図１６】従来の技術の半導体装置製造方法のチタン膜
形成後を示す断面図。

【図１７】従来の技術の半導体装置製造方法のチタンシ
リサイド膜形成後を示す断面図。

【図１８】本発明の実施形態に係る半導体装置を用いて
作製したゲートのシート抵抗のゲート幅依存性を示す
図。

【符号の説明】１、１０１…シリコン基板２、１０２…ゲート酸化膜３、１０３…多結晶シリコン膜４、１０４…低濃度拡散層領域５、１０５…シリコン窒化膜６、１０６…高濃度拡散層領域９…シリコン酸化膜７、１０７…チタン膜１０８…チタンシリサイド膜

Claims

【特許請求の範囲】

【請求項１】ソース及びドレイン領域を有する半導体基
板上にゲート酸化膜を形成する工程と、上記ゲート酸化膜上に多結晶シリコンからなる所定の形
状のゲート電極を形成する工程と、前記ゲート電極の側壁を含め基板表面に酸化膜とシリコ
ン窒化膜からなる絶縁膜を形成する工程と、前記絶縁膜を異方性エッチングして、前記ゲート電極の
側壁に残在させる工程と、前記ゲート電極側壁側に残存する絶縁膜の上部領域を除
去して前記ゲート電極の側壁の上部を露出させる工程
と、ソースおよびドレイン部表面の酸化膜を除去し、基板上
に金属膜を形成する工程と、熱処理により前記金層膜と前記多結晶シリコンおよび半
導体基板の前記ソースおよびドレイン領域を反応させ、
該ゲート電極上部と該半導体基板上部に金属シリサイド
を形成する工程とを備えた半導体装置の製造方法。
【請求項２】前記ゲート電極の側壁に残存する絶縁膜
は、上部表面が露出したシリコン窒化膜の外側にシリコ
ン酸化膜が形成される２層構造からなり、りん酸を主成
分にしたエッチング液でシリコン窒化膜の上部領域を除
去することを特徴とする請求項１記載の半導体装置の製
造方法。
【請求項３】前記シリコン窒化膜の外側にシリコン酸化
膜が形成される２層構造からなり、ケミカルドライエッ
チング（ＣＤＥ）で、シリコン酸化膜を除去することを
特徴とする請求項１または請求項２記載の半導体装置の
製造方法。
【請求項４】前記シリコン窒化膜の外側にシリコン酸化
膜が形成される２層構造からなり、フッ酸を含むエッチ
ング液でシリコン酸化膜の上部領域を除去することを特
徴とする請求項１から請求項３までの何れかに記載の半
導体装置の製造方法。
【請求項５】導電型の半導体基板と、該半導体基板に形
成された導電型のソースおよびドレイン領域と、導電型
の半導体基板上に形成されたゲート酸化膜と、該ゲート
酸化膜上に形成された多結晶シリコン層からなるゲート
電極とを有する半導体装置において、前記多結晶シリコン層の側壁に第１の絶縁膜が形成さ
れ、該第１の絶縁膜の外側に第２の絶縁膜が形成され、
前記多結晶シリコン層の上部に金属シリサイド層が形成
されていることを特徴とする半導体装置。
【請求項６】第１の絶縁膜はシリコン窒化膜であり第２
の絶縁膜はシリコン酸化膜であることを特徴とする請求
項５に記載の半導体装置。
【請求項７】第１の絶縁膜はシリコン酸化膜であり第２
の絶縁膜はシリコン窒化膜であることを特徴とする請求
項５に記載の半導体装置。
【請求項８】前記第１の絶縁膜の厚さは前記第２の絶
縁膜より厚いことを特徴とする請求項５、６または７に
記載の半導体装置。