JPH11203857A - Synchronous type semiconductor storage device - Google Patents
Synchronous type semiconductor storage deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は同期型半導体記憶
装置に関し、特に、外部クロック信号に同期して動作す
る同期型半導体記憶装置に関する。The present invention relates to a synchronous semiconductor memory device, and more particularly, to a synchronous semiconductor memory device that operates in synchronization with an external clock signal.
【０００２】[0002]
【従来の技術】図２は、従来のＳＤＲＡＭ（シンクロナ
スＤＲＡＭ）の構成を示すブロック図である。図２を参
照して、このＳＤＲＡＭは、クロックバッファ３１、制
御信号入力回路３２、アドレス入力回路３３、モードレ
ジスタ３４、および制御回路３５を備える。2. Description of the Related Art FIG. 2 is a block diagram showing a configuration of a conventional SDRAM (synchronous DRAM). Referring to FIG. 2, the SDRAM includes a clock buffer 31, a control signal input circuit 32, an address input circuit 33, a mode register 34, and a control circuit 35.
【０００３】クロックバッファ３１は、信号ＣＫＥによ
って制御され、外部クロック信号ｅｘｔＣＬＫに従って
内部クロック信号ｉｎｔＣＬＫを生成し制御信号入力回
路３２、アドレス入力回路３３、および制御回路３５の
他ＳＤＲＡＭ全体に与える。制御信号入力回路３２は、
クロックバッファ３１から与えられた内部クロック信号
ｉｎｔＣＬＫに同期して動作し、外部制御信号／ＣＳ，
／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチし制御回
路３５に与える。A clock buffer 31 is controlled by a signal CKE, generates an internal clock signal intCLK in accordance with an external clock signal extCLK, and supplies it to a control signal input circuit 32, an address input circuit 33, and a control circuit 35, as well as to the entire SDRAM. The control signal input circuit 32
It operates in synchronization with internal clock signal intCLK applied from clock buffer 31, and receives external control signals / CS,
/ RAS, / CAS, / WE and DQM are latched and applied to the control circuit 35.
【０００４】アドレス入力回路３３は、クロックバッフ
ァ３１から与えられた内部クロック信号ｉｎｔＣＬＫに
同期して動作し、外部アドレス信号Ａ０〜Ａｍ（ただ
し、ｍは０以上の整数である）およびバンク選択信号Ｂ
Ａをラッチし制御回路３５に与える。モードレジスタ３
４は、外部アドレス信号Ａ０〜Ａｍなどによって指示さ
れたモードを記憶する。制御回路３５は、クロックバッ
ファ３１、入力回路３２，３３およびモードレジスタ３
４からの信号に従って種々の内部信号を生成し、ＳＤＲ
ＡＭ全体を制御する。The address input circuit 33 operates in synchronization with the internal clock signal intCLK supplied from the clock buffer 31, and outputs external address signals A0 to Am (where m is an integer of 0 or more) and a bank select signal B.
A is latched and applied to the control circuit 35. Mode register 3
4 stores the mode specified by the external address signals A0 to Am and the like. The control circuit 35 includes a clock buffer 31, input circuits 32 and 33, and a mode register 3
4 generates various internal signals according to the signals from
Control the entire AM.
【０００５】また、このＳＤＲＡＭは、メモリアレイ３
６ａ（バンク♯０）、メモリアレイ３６ｂ（バンク♯
１）、行デコーダ３７ａ，３７ｂ、列デコーダ３８ａ，
３８ｂ、センスリフレッシュアンプ＋入出力制御回路３
９ａ，３９ｂ、およびデータ入出力回路４０を備える。[0005] This SDRAM has a memory array 3
6a (bank # 0), memory array 36b (bank # 0)
1), row decoders 37a, 37b, column decoders 38a,
38b, sense refresh amplifier + input / output control circuit 3
9a and 39b, and a data input / output circuit 40.
【０００６】メモリアレイ３６ａは、それぞれが１ビッ
トのデータを記憶する複数のメモリセルを含む。各メモ
リセルは、行アドレスおよび列アドレスによって決定さ
れる所定のアドレスに配置される。The memory array 36a includes a plurality of memory cells each storing one bit of data. Each memory cell is arranged at a predetermined address determined by a row address and a column address.
【０００７】行デコーダ３７ａは、制御回路３５から与
えられた行アドレス信号ＲＡ０〜ＲＡｍに応答して、メ
モリアレイ３６ａの行アドレスを指定する。列デコーダ
３８ａは、制御回路３５から与えられた列アドレス信号
ＣＡ０〜ＣＡｍに応答して、メモリアレイ３６ａの列ア
ドレスを指定する。Row decoder 37a designates a row address of memory array 36a in response to row address signals RA0 to RAm provided from control circuit 35. Column decoder 38a specifies a column address of memory array 36a in response to column address signals CA0 to CAm provided from control circuit 35.
【０００８】センスリフレッシュアンプ＋入出力制御回
路３９ａは、行デコーダ３７ａおよび列デコーダ３８ａ
によって指定されたアドレスのメモリセルをデータ入出
力線対ＩＯＰの一方端に接続するとともに、読出モード
時はそのメモリセルのデータを読出す。メモリアレイ３
６ａと３６ｂ、行デコーダ３７ａと３７ｂ、列デコーダ
３８ａと３８ｂ、センスリフレッシュアンプ＋入出力制
御回路３９ａと３９ｂは、それぞれ同じ構成である。The sense refresh amplifier + input / output control circuit 39a includes a row decoder 37a and a column decoder 38a.
Is connected to one end of the data input / output line pair IOP, and the data of the memory cell is read in the read mode. Memory array 3
6a and 36b, row decoders 37a and 37b, column decoders 38a and 38b, and sense refresh amplifier + input / output control circuits 39a and 39b have the same configuration.
【０００９】データ入出力線対ＩＯＰの他方端は、デー
タ入出力回路４０に接続される。データ入出力回路４０
は、クロックバッファ３１から与えられた内部クロック
信号ｉｎｔＣＬＫに同期して動作し、書込モード時は外
部から入力されたデータをデータ入出力線対ＩＯＰを介
して選択されたメモリセルに与え、読出モード時は選択
されたメモリセルからの読出データを外部に出力する。The other end of data input / output line pair IOP is connected to data input / output circuit 40. Data input / output circuit 40
Operates in synchronism with internal clock signal intCLK applied from clock buffer 31, applies data input from the outside to a selected memory cell via data input / output line pair IOP in a write mode, and In the mode, read data from the selected memory cell is output to the outside.
【００１０】次に、このＳＤＲＡＭの動作について簡単
に説明する。まず、外部制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥ，ＤＱＭおよびアドレス信号Ａ０〜Ａｍ
が与えられ、制御回路３５によってＳＤＲＡＭの動作モ
ードが設定される。Next, the operation of the SDRAM will be briefly described. First, external control signals / CS, / RAS, /
CAS, / WE, DQM and address signals A0-Am
, And the control circuit 35 sets the operation mode of the SDRAM.
【００１１】書込モード時は、アドレス信号Ａ０〜Ａｍ
およびバンク選択信号ＢＡが与えられ、これらの信号に
対応したアドレスおよびバンクが行デコーダ３７ａ，３
７ｂおよび列デコーダ３８ａ，３８ｂによって指定され
る。指定されたアドレスのメモリセルがセンスリフレッ
シュアンプ＋入出力制御回路３９ａ，３９ｂによってデ
ータ入出力回路４０に接続され、データ入出力回路４０
によってそのメモリセルにデータが書込まれる。In the write mode, address signals A0 to Am
And bank selection signal BA, and an address and a bank corresponding to these signals are applied to row decoders 37a and 37a.
7b and the column decoders 38a and 38b. The memory cell at the designated address is connected to the data input / output circuit 40 by the sense refresh amplifier + input / output control circuits 39a and 39b, and the data input / output circuit 40
Thus, data is written to the memory cell.
【００１２】読出モード時は、書込モード時と同様にし
て、アドレス信号Ａ０〜Ａｍおよびバンク選択信号ＢＡ
によって指定されたアドレスのメモリセルがデータ入出
力回路４０に接続され、そのメモリセルからの読出デー
タがデータ入出力回路４０によって外部に出力される。In the read mode, the address signals A0 to Am and the bank selection signal BA are set in the same manner as in the write mode.
Is connected to the data input / output circuit 40, and read data from the memory cell is output to the outside by the data input / output circuit 40.
【００１３】[0013]
【発明が解決しようとする課題】従来のＳＤＲＡＭで
は、内部回路３１〜４０を完全に停止させる場合は信号
ＣＫＥを非活性化レベルにしてクロックバッファ３１を
非活性化させることとして、消費電力の低減化が図られ
ていた。しかし、それ以外の場合は、アドレス信号Ａ０
〜Ａｍなどが入力されずメモリセルにアクセスしないと
きでも、クロックバッファ３１を活性化させて内部回路
３１〜４０を駆動させながら待機していたので、消費電
力が依然として大きかった。In the conventional SDRAM, when the internal circuits 31 to 40 are completely stopped, the signal CKE is set to an inactive level to inactivate the clock buffer 31, thereby reducing power consumption. Had been planned. However, in other cases, the address signal A0
Even when the memory cell is not accessed without inputting signals such as .about.Am and the like, the power consumption is still large because the clock buffer 31 is activated and the internal circuits 31 to 40 are driven to stand by.
【００１４】それゆえに、この発明の主たる目的は、消
費電力が小さな同期型半導体記憶装置を提供することで
ある。Therefore, a main object of the present invention is to provide a synchronous semiconductor memory device with low power consumption.
【００１５】[0015]
【課題を解決するための手段】請求項１に係る発明は、
外部クロック信号に同期して動作する同期型半導体記憶
装置であって、メモリアレイ、データ入出力回路、およ
び内部クロック発生手段を備える。メモリアレイは、そ
れぞれがデータを記憶する複数のメモリセルを含む。デ
ータ入出力回路は、内部クロック信号に同期して動作
し、メモリアレイのうちのいずれかのメモリセルを選択
しそのメモリセルと外部との間でデータの入出力を行な
う。内部クロック発生手段は、データ入出力回路がメモ
リセルにアクセスしている期間は外部クロック信号を内
部クロック信号としてデータ入出力回路に与え、それ以
外の期間は外部クロック信号よりも周波数が低いクロッ
ク信号を内部クロック信号としてデータ入出力回路に与
える。The invention according to claim 1 is
A synchronous semiconductor memory device that operates in synchronization with an external clock signal, and includes a memory array, a data input / output circuit, and an internal clock generation unit. The memory array includes a plurality of memory cells each storing data. The data input / output circuit operates in synchronization with the internal clock signal, selects one of the memory cells in the memory array, and performs data input / output between the memory cell and the outside. The internal clock generating means applies an external clock signal to the data input / output circuit as an internal clock signal while the data input / output circuit is accessing the memory cell, and otherwise supplies a clock signal having a lower frequency than the external clock signal. As an internal clock signal to the data input / output circuit.
【００１６】請求項２に係る発明では、請求項１に係る
発明の内部クロック発生手段は、分周回路、およびゲー
ト回路を含む。分周回路は、外部クロック信号を分周し
て、外部クロック信号の周波数の複数分の１の周波数を
有するクロック信号を出力する。ゲート回路は、外部ク
ロック信号と分周回路の出力クロック信号とを受け、デ
ータ入出力回路がメモリセルにアクセスしている期間は
外部クロック信号をデータ入出力回路へ通過させ、それ
以外の期間は分周回路の出力クロック信号をデータ入出
力回路に通過させる。According to a second aspect of the present invention, the internal clock generating means of the first aspect of the present invention includes a frequency dividing circuit and a gate circuit. The frequency dividing circuit divides the frequency of the external clock signal and outputs a clock signal having a frequency that is a multiple of a frequency of the external clock signal. The gate circuit receives the external clock signal and the output clock signal of the frequency divider circuit, passes the external clock signal to the data input / output circuit during a period when the data input / output circuit is accessing the memory cell, and during the other periods, The output clock signal of the frequency dividing circuit is passed to the data input / output circuit.
【００１７】[0017]
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＤＲＡＭの要部の構成を示す回路ブロック図で
ある。図１を参照して、このＳＤＲＡＭが図２の従来の
ＳＤＲＡＭと異なる点は、周波数変換回路１０がクロッ
クバッファ３１の前段に新たに設けられている点であ
る。FIG. 1 is a circuit block diagram showing a configuration of a main part of an SDRAM according to an embodiment of the present invention. Referring to FIG. 1, this SDRAM is different from the conventional SDRAM of FIG. 2 in that frequency conversion circuit 10 is newly provided in front of clock buffer 31.
【００１８】周波数変換回路１０は、外部クロック信号
ｅｘｔＣＬＫの周波数ｆを１／ｋ倍（ただし、ｋは２以
上の整数である）にするための分周回路１と、ゲート回
路を構成するトランスファゲート２〜４およびインバー
タ５とを含む。The frequency conversion circuit 10 includes a frequency dividing circuit 1 for multiplying the frequency f of the external clock signal extCLK by 1 / k (where k is an integer of 2 or more), and a transfer gate forming a gate circuit. 2 to 4 and an inverter 5.
【００１９】入力ノードＮ１に外部クロック信号ｅｘｔ
ＣＬＫが入力され、出力ノードＮ２に現れるクロック信
号がクロックバッファ３１に入力される。トランスファ
ゲート２、分周回路１およびトランスファゲート３は、
入力ノードＮ１と出力ノードＮ２の間に直列接続され、
トランスファゲート４は入力ノードＮ１と出力ノードＮ
２の間に接続される。パワーダウンモード設定信号／Ｐ
Ｋは、トランスファゲート２，３のＰチャネルＭＯＳト
ランジスタ側のゲート２ａ，３ａおよびトランスファゲ
ート４のＮチャネルＭＯＳトランジスタ側のゲート４ｂ
に直接入力されるとともに、インバータ５を介してトラ
ンスファゲート２，３のＮチャネルＭＯＳトランジスタ
側のゲート２ｂ，３ｂおよびトランスファゲート４のＰ
チャネルＭＯＳトランジスタ側のゲート４ａに入力され
る。信号／ＰＫは、図２の制御回路３５で生成される。External clock signal ext is applied to input node N1.
CLK is input, and a clock signal appearing at output node N2 is input to clock buffer 31. The transfer gate 2, the frequency divider 1 and the transfer gate 3
Connected in series between the input node N1 and the output node N2,
The transfer gate 4 has an input node N1 and an output node N
2 are connected. Power down mode setting signal / P
K denotes gates 2a and 3a of transfer gates 2 and 3 on the P channel MOS transistor side and gate 4b of transfer gate 4 on the N channel MOS transistor side.
And the gates 2b and 3b of the transfer gates 2 and 3 on the N-channel MOS transistor side and the P of the transfer gate 4 via the inverter 5.
Input to the gate 4a on the channel MOS transistor side. The signal / PK is generated by the control circuit 35 of FIG.
【００２０】次に、この周波数変換回路１０の動作につ
いて説明する。データ入出力回路４０等がメモリセルに
アクセスしている期間は、信号／ＰＫが非活性化レベル
の「Ｈ」レベルとなり、トランスファゲート２，３が非
導通となり、トランスファゲート４が導通し、外部クロ
ック信号ｅｘｔＣＬＫがトランスファゲート４を介して
クロックバッファ３１にそのまま入力される。したがっ
て、この期間の動作は従来と全く同じである。Next, the operation of the frequency conversion circuit 10 will be described. While the data input / output circuit 40 and the like are accessing the memory cell, the signal / PK is at the "H" level of the inactivation level, the transfer gates 2 and 3 are turned off, the transfer gate 4 is turned on, and the external The clock signal extCLK is directly input to the clock buffer 31 via the transfer gate 4. Therefore, the operation during this period is exactly the same as in the prior art.
【００２１】データ入出力回路４０等がメモリセルにア
クセスせず待機している期間は、信号／ＰＫが活性化レ
ベルの「Ｌ」レベルとなり、トランスファゲート２，３
が導通し、トランスファゲート４が非導通となる。これ
により、外部クロック信号ｅｘｔＣＬＫがトランスファ
ゲート２を介して分周回路１に入力され、分周回路１に
おいて外部クロック信号ｅｘｔＣＬＫの周波数ｆの１／
ｋ倍の周波数ｆ／ｋを有するクロック信号ｅｘｔＣＬ
Ｋ′が生成される。クロック信号ｅｘｔＣＬＫ′は、ト
ランスファゲート３を介してクロックバッファ３１に入
力される。この場合は、内部クロック信号ｉｎｔＣＬＫ
の周波数もｆ／ｋとなるので、内部回路３１〜４０にお
ける消費電力は低減化される。During a period in which the data input / output circuit 40 or the like waits without accessing the memory cell, the signal / PK is at the "L" level of the activation level, and the transfer gates 2, 3
Are turned on, and the transfer gate 4 is turned off. As a result, the external clock signal extCLK is input to the frequency dividing circuit 1 via the transfer gate 2, and the frequency dividing circuit 1 outputs 1/1 / f of the frequency f of the external clock signal extCLK.
Clock signal extCL having k times frequency f / k
K 'is generated. The clock signal extCLK ′ is input to the clock buffer 31 via the transfer gate 3. In this case, internal clock signal intCLK
Is also f / k, so that the power consumption in the internal circuits 31 to 40 is reduced.
【００２２】この実施の形態では、メモリセルにアクセ
スせず待機している期間は、内部クロック信号ｉｎｔＣ
ＬＫの周波数をアクセス時の１／ｋ倍にするので、待機
期間においてもアクセス期間と同様に内部回路３１〜４
０を駆動させていた従来に比べ、消費電力が小さくてす
む。In the present embodiment, the internal clock signal intC
Since the frequency of LK is made 1 / k times that of the access, the internal circuits 31 to 4 are also used in the standby period as in the access period.
Power consumption is smaller than in the conventional case where 0 is driven.
【００２３】なお、この実施の形態では、この発明がＳ
ＤＲＡＭに適用された場合について説明したが、これに
限るものではなく、この発明は、外部クロック信号ｅｘ
ｔＣＬＫに同期して動作するすべての同期型半導体記憶
装置に適用可能であることはいうまでもない。同期型半
導体記憶装置としては、ＳＤＲＡＭの他、ＳＧＲＡＭ
（シンクロナスグラフィックＲＡＭ）、ＲＤＲＡＭ（ラ
ンバスＤＲＡＭ）、３Ｄ−ＲＡＭ、ＣＤＲＡＭ（キャッ
シュＤＲＡＭ）などがある。In this embodiment, the present invention is applied to S
The case where the present invention is applied to a DRAM has been described, but the present invention is not limited to this.
It goes without saying that the present invention can be applied to all synchronous semiconductor memory devices operating in synchronization with tCLK. As synchronous semiconductor memory devices, besides SDRAM, SGRAM
(Synchronous graphic RAM), RDRAM (rambus DRAM), 3D-RAM, CDRAM (cache DRAM), and the like.
【００２４】[0024]
【発明の効果】以上のように、請求項１に係る発明で
は、メモリセルにアクセスしている期間は外部クロック
信号をデータ入出力回路にそのまま与え、それ以外の待
機期間は外部クロック信号よりも周波数が低いクロック
信号をデータ入出力回路に与える内部クロック発生手段
が設けられる。したがって、アクセス期間であると待機
間であるとにかかわらず外部クロック信号をデータ入出
力回路にそのまま与えていた従来に比べ、消費電力が小
さくてすむ。As described above, according to the first aspect of the present invention, the external clock signal is applied to the data input / output circuit as it is while the memory cell is being accessed, and the rest of the standby period is higher than the external clock signal. Internal clock generating means for providing a low frequency clock signal to the data input / output circuit is provided. Therefore, power consumption can be reduced as compared with the related art in which the external clock signal is directly supplied to the data input / output circuit regardless of whether the access period is during the standby period.
【００２５】請求項２に係る発明では、請求項１に係る
発明の内部クロック発生手段は、外部クロック信号を分
周する分周回路と、アクセス期間か待機期間かに応じて
外部クロック信号と分周回路の出力クロック信号とのう
ちの一方をデータ入出力回路に通過させるゲート回路と
を含む。この場合は、内部クロック発生手段を容易に構
成できる。According to a second aspect of the present invention, the internal clock generating means according to the first aspect of the present invention includes a frequency dividing circuit for dividing an external clock signal, and a dividing circuit for dividing the external clock signal according to an access period or a standby period. And a gate circuit for passing one of the output clock signal of the peripheral circuit to the data input / output circuit. In this case, the internal clock generating means can be easily configured.
【図１】 この発明の一実施の形態によるＳＤＲＡＭの
周波数変換回路の構成を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of a frequency conversion circuit of an SDRAM according to an embodiment of the present invention.
【図２】 従来のＳＤＲＡＭの構成を示すブロック図で
ある。FIG. 2 is a block diagram showing a configuration of a conventional SDRAM.
１ 分周回路、２〜４ トランスファゲート、５ イン
バータ、１０ 周波数変換回路、３０ ＳＤＲＡＭ、３
１ クロックバッファ、３２ 制御信号入力回路、３３
アドレス入力回路、３４ モードレジスタ、３５ 制
御回路、３６ａ，３６ｂ メモリアレイ、３７ａ，３７
ｂ 行デコーダ、３８ａ，３８ｂ 列デコーダ、３９
ａ，３９ｂ センスリフレッシュアンプ＋入出力制御回
路、４０データ入出力回路。1 frequency divider, 2-4 transfer gates, 5 inverters, 10 frequency converter, 30 SDRAM, 3
1 clock buffer, 32 control signal input circuit, 33
Address input circuit, 34 mode register, 35 control circuit, 36a, 36b memory array, 37a, 37
b row decoder, 38a, 38b column decoder, 39
a, 39b Sense refresh amplifier + input / output control circuit, 40 data input / output circuits.
Claims (2)
期型半導体記憶装置であって、 それぞれがデータを記憶する複数のメモリセルを含むメ
モリアレイ、 内部クロック信号に同期して動作し、前記メモリアレイ
のうちのいずれかのメモリセルを選択し該メモリセルと
外部との間でデータの入出力を行なうためのデータ入出
力回路、および前記データ入出力回路が前記メモリセル
にアクセスしている期間は前記外部クロック信号を前記
内部クロック信号として前記データ入出力回路に与え、
それ以外の期間は前記外部クロック信号よりも周波数が
低いクロック信号を前記内部クロック信号として前記デ
ータ入出力回路に与える内部クロック発生手段を備え
る、同期型半導体記憶装置。1. A synchronous semiconductor memory device operating in synchronization with an external clock signal, comprising: a memory array including a plurality of memory cells each storing data; A data input / output circuit for selecting one of the memory cells in the array and inputting / outputting data between the memory cell and the outside, and a period during which the data input / output circuit accesses the memory cell Gives the external clock signal to the data input / output circuit as the internal clock signal,
A synchronous semiconductor memory device comprising an internal clock generating means for supplying a clock signal having a lower frequency than the external clock signal as the internal clock signal to the data input / output circuit during other periods.
号の周波数の複数分の１の周波数を有するクロック信号
を出力する分周回路、および前記外部クロック信号と前
記分周回路の出力クロック信号とを受け、前記データ入
出力回路が前記メモリセルにアクセスしている期間は前
記外部クロック信号を前記データ入出力回路へ通過さ
せ、それ以外の期間は前記分周回路の出力クロック信号
を前記データ入出力回路に通過させるゲート回路を含
む、請求項１に記載の同期型半導体記憶装置。2. The frequency dividing circuit according to claim 2, wherein the internal clock generating means divides the frequency of the external clock signal and outputs a clock signal having a frequency that is a multiple of a frequency of the external clock signal. A signal and an output clock signal of the frequency divider circuit, and pass the external clock signal to the data input / output circuit during a period when the data input / output circuit is accessing the memory cell; 2. The synchronous semiconductor memory device according to claim 1, further comprising a gate circuit that passes an output clock signal of a frequency dividing circuit to said data input / output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000087A JPH11203857A (en) | 1998-01-05 | 1998-01-05 | Synchronous type semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10000087A JPH11203857A (en) | 1998-01-05 | 1998-01-05 | Synchronous type semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203857A true JPH11203857A (en) | 1999-07-30 |
Family
ID=11464355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10000087A Withdrawn JPH11203857A (en) | 1998-01-05 | 1998-01-05 | Synchronous type semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203857A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500711A (en) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | Update control circuit for IC having memory array |
-
1998
- 1998-01-05 JP JP10000087A patent/JPH11203857A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500711A (en) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | Update control circuit for IC having memory array |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |