JPH11196269A - Image signal modulator - Google Patents

Abstract

PROBLEM TO BE SOLVED: To eliminate the error of a PWM pulse width caused by a delay in the case that an analog image signal transits from one pixel to another. SOLUTION: A comparator 6 compares a triangle wave TRI with an output image signal DA of a D/A converter 3 to output signal PW1. A DFF 11 receiving an inverse of a PW1 as a clock signal outputs a signal MSK. The signal PW1 is masked by the signal MSK and a PWM signal is outputted. Furthermore, a NAND gate 13 generates a trigger signal LCK to latch pixel data from a 1st latch 4 to a 2nd latch 5 by using leading edge of the signal MSK as a trigger. The data latched by the signal LCK are converted into an analog signal by the D/A converter 3 and given to the comparator 6. Thus, when a pulse of one pixel is generated, succeeding pixel data are latched without awaiting the pixel clock progressing to a succeeding pixel.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、デジタル多値画像
データからアナログ信号を生成して変調する画像信号変
調装置に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to an image signal modulation apparatus for generating and modulating an analog signal from digital multi-valued image data.

【０００２】[0002]

【従来の技術】カラーレーザービームプリンタ（ＬＢ
Ｐ）やデジタル（カラー）複写機における中間調表現の
手法として、８ビット程度の画像データに応じて１画素
又はｎ画素単位でパルス幅変調（ＰＷＭ）を行い、レー
ザーの照射時間を制御する手法がある。2. Description of the Related Art A color laser beam printer (LB)
As a method of halftone expression in a P) or digital (color) copying machine, a method of performing pulse width modulation (PWM) in units of one pixel or n pixels according to image data of about 8 bits to control a laser irradiation time. There is.

【０００３】図１２はＬＢＰの一例である。図１２中フ
ォトダイオード（ＰＤ）は、レーザ光源としての半導体
レーザが出力するレーザ光のモニタリングを行う。光量
制御部はモニタされた光量に基づいて半導体レーザヘの
印可電流を制御し、フォトダイオードからの出力が所定
値となるように制御する。FIG. 12 shows an example of the LBP. A photodiode (PD) in FIG. 12 monitors a laser beam output from a semiconductor laser as a laser light source. The light quantity control unit controls the applied current to the semiconductor laser based on the monitored light quantity, and controls the output from the photodiode to a predetermined value.

【０００４】ポリゴンミラーは半導体レーザから照射さ
れたレーザビームＩを偏光するためのものであり、モー
タ軸に固定されて図中矢印方向への回転を行い、感光ド
ラム上にビームＩを走査する。ｆ＝θレンズは偏光され
たレーザビームＩを感光ドラム上に集光するものであ
る。The polygon mirror is for polarizing a laser beam I emitted from a semiconductor laser, and is fixed to a motor shaft to rotate in a direction indicated by an arrow in the drawing to scan the beam I on a photosensitive drum. The f = θ lens focuses the polarized laser beam I on the photosensitive drum.

【０００５】受光ダイオードからなるビームディテクタ
はレーザビームＩにより感光ドラム上の情報書き込み開
始位置を検出し、水平同期信号発生回路はビームディテ
クタの出力に基づいて水平同期信号Ｈｓｙｎｃを発生す
る。[0005] A beam detector comprising a light receiving diode detects the information writing start position on the photosensitive drum by the laser beam I, and a horizontal synchronizing signal generating circuit generates a horizontal synchronizing signal Hsync based on the output of the beam detector.

【０００６】ブランキング回路は、水平同期信号に基づ
いて、次にビームディテクタがレーザビームＩを検出す
べきタイミングで半導体レーザをオンさせるアンブラン
キング信号ＵＮＢＬを発生し、これをオア回路に供給す
る。The blanking circuit generates an unblanking signal UNBL for turning on the semiconductor laser at the next timing when the beam detector should detect the laser beam I, based on the horizontal synchronizing signal, and supplies it to the OR circuit.

【０００７】画素変調回路は画素変調データ発生源より
発生する画素変調データに基づいて、水平同期信号（Ｂ
Ｄ）に同期して発生された画素クロックに同期してパル
ス幅変調された信号を発生する。The pixel modulation circuit generates a horizontal synchronizing signal (B) based on pixel modulation data generated from a pixel modulation data source.
A pulse width modulated signal is generated in synchronization with the pixel clock generated in synchronization with D).

【０００８】オア回路には画素変調回路から供給される
パルス幅変調された画信号も入力される。オア回路から
の出力がレーザドライバに与えられ、これにより前記光
量制御部によって設定された印可電流が半導体レーザに
供給される。The OR circuit also receives a pulse width modulated image signal supplied from a pixel modulation circuit. The output from the OR circuit is given to the laser driver, whereby the application current set by the light quantity control unit is supplied to the semiconductor laser.

【０００９】尚、画素変調データ発生源からは、水平同
期信号Ｈｓｙｎｃに同期して発生された画素クロックに
同期して例えば８ビットで画素階調を表す画素変調デー
タが出力される。The pixel modulation data source outputs pixel modulation data representing, for example, 8 bits of pixel gradation in synchronization with a pixel clock generated in synchronization with the horizontal synchronization signal Hsync.

【００１０】図３に従来の８ビットＰＷＭ画素変調装置
の構成例を示す。図４は、図３を説明するタイミングチ
ャートである。クロック入力端子には、水平同期信号
（ＢＤ）に同期された同期クロック信号ＳＣＫが入力さ
れる。ＳＣＫのデューティは保証されるものではないの
で、まずＳＣＫのデューティを再生する必要がある。FIG. 3 shows a configuration example of a conventional 8-bit PWM pixel modulation device. FIG. 4 is a timing chart illustrating FIG. The clock input terminal receives a synchronization clock signal SCK synchronized with the horizontal synchronization signal (BD). Since the duty of SCK is not guaranteed, it is necessary to reproduce the duty of SCK first.

【００１１】クロック入力端子に入力されたＳＣＫは三
角波発生部２に入力され、三角波発生部２はＳＣＫのデ
ューティを５０％に再生し、その再生されたクロック
（ＳＫ１）の“Ｈ”期間で立ち上がりスロープ、“Ｌ”
期間で立ち下がりスロープを持つデューティ５０％の三
角波信号（ＴＲＩ）を出力する。ＴＲＩのＰＰレベル及
びＤＣオフセットはある規定値に制御されている。The SCK input to the clock input terminal is input to the triangular wave generator 2, and the triangular wave generator 2 reproduces the duty of the SCK to 50% and rises during the "H" period of the reproduced clock (SK1). Slope, "L"
A 50% duty triangular wave signal (TRI) having a falling slope in the period is output. The TRI PP level and the DC offset are controlled to certain specified values.

【００１２】ＴＲＩはコンパレータ６の正入力端子に入
力されている。コンパレータ６の負入力端子にはＤ／Ａ
変換器（ＤＡＣ）３の出力ＤＡが入力されている。The TRI is input to the positive input terminal of the comparator 6. D / A is connected to the negative input terminal of the comparator 6.
The output DA of the converter (DAC) 3 is input.

【００１３】ＤＡＣ３は入力される８ビットデータ（Ｄ
８〜Ｄ１）に応じた出力レベルをコンパレータの負入力
端子に出力する。たとえば、データ００時に電圧値Ｖ
（００）、データＦＦ時に電圧値Ｖ（ＦＦ）を出力す
る。The DAC 3 receives 8-bit data (D
8 to D1) are output to the negative input terminal of the comparator. For example, the voltage value V
(00) The voltage value V (FF) is output at the time of data FF.

【００１４】コンパレータ６はＤＡＣ３出力に応じて三
角波の上頂点を中心としたＰＷＭ信号（ＰＷＭ）を出力
する。The comparator 6 outputs a PWM signal (PWM) centered on the upper vertex of the triangular wave according to the output of the DAC 3.

【００１５】次に三角波発生部２の動作を詳細に説明す
る。図５は三角波発生部２の内部ブロック図を示す。図
５において図６（ａ）のようなデューティのくずれてい
る入力クロック信号ＳＣＫは、分周器１６で図６（ｂ）
のように２分周される。分周されたクロック信号は可変
遅延回路１７で図６（ｃ）のようにｔｄ遅延される。こ
の遅延クロック信号は、無遅延クロック信号と共に排他
的論理和（ＥＸＯＲ）ゲート１８に入力され、例えば、
ＥＸＯＲ１８出力には図６（ｄ）のようなクロック信号
が出力される。Next, the operation of the triangular wave generator 2 will be described in detail. FIG. 5 shows an internal block diagram of the triangular wave generator 2. In FIG. 5, the input clock signal SCK whose duty is changed as shown in FIG.
Is divided by two like The frequency-divided clock signal is delayed td by the variable delay circuit 17 as shown in FIG. This delayed clock signal is input to an exclusive OR (EXOR) gate 18 together with the non-delayed clock signal.
A clock signal as shown in FIG. 6D is output to the EXOR 18 output.

【００１６】今、可変遅延回路１７の遅延時間を入力ク
ロック信号周期の１／２に設定したとすると、ＥＸＯＲ
ゲート１８出力はデューティ５０％に再生されたクロッ
ク信号となる。このクロックは三角波発生回路２に入力
される。三角波発生回路２においてＱ６＝Ｑ８、２・Ｑ
１１＝Ｑ７、Ｑ９＝Ｑ１０、２・Ｒ４＝Ｒ７、Ｒ５＝Ｒ
６とする。ただし、トランジスタに対する等号はエミッ
タサイズが等しいことを示す。この場合、コンデンサＣ
１に流れる充電放電電流は等しくなり、Ｑ８によって充
電放電が切り替えられて三角波を発生する。If the delay time of the variable delay circuit 17 is set to 1/2 of the input clock signal period, EXOR
The output of the gate 18 becomes a clock signal reproduced with a duty of 50%. This clock is input to the triangular wave generation circuit 2. In the triangular wave generating circuit 2, Q6 = Q8, 2 · Q
11 = Q7, Q9 = Q10, 2 · R4 = R7, R5 = R
6 is assumed. However, the equal sign for the transistors indicates that the emitter sizes are equal. In this case, the capacitor C
The charge / discharge currents flowing through 1 become equal, and the charge / discharge is switched by Q8 to generate a triangular wave.

【００１７】この三角波信号ＴＲＩはバッファ２１を介
してコンパレータ６、８の正入力端子およびコンパレー
タ７の負入力端子に入力される。コンパレータ８の負入
力端子には図７に示すような所望の三角波信号の上頂点
から２０％下のレベルを規定する電圧Ｖ１が入力され
る。Ｖ１はたとえばバンドギャップ電圧から作られる温
度および電源電圧に依らない電圧である。コンパレータ
８からは三角波のピーク値、オフセット値が規定値にな
っているとすると、図７（ｂ）のようなデューティ２０
％のパルス信号が出力される。The triangular wave signal TRI is input to the positive input terminals of the comparators 6 and 8 and the negative input terminal of the comparator 7 via the buffer 21. To the negative input terminal of the comparator 8, a voltage V1 defining a level 20% lower than the upper peak of the desired triangular wave signal as shown in FIG. 7 is input. V1 is a voltage independent of the temperature and the power supply voltage generated from, for example, the bandgap voltage. Assuming that the peak value and the offset value of the triangular wave from the comparator 8 are the specified values, the duty 20 as shown in FIG.
% Pulse signal is output.

【００１８】一方、コンパレータ７は負入力にＴＲＩが
入力され、正入力に所望の三角波信号下頂点から２０％
上のレベルを規定する電圧Ｖ２が入力される。前述コン
パレータ８の動作のように、三角波信号が規定値ならば
図７のような２０％正パルス（ｂ），（ｃ）がコンパレ
ータ８，７から出力される。この２つのパルスは、図８
の回路例で示されるチャージポンプ（ＣＰ）に入力され
る。図８において、８・Ｑ２９＝５・Ｑ３３、Ｑ３０＝
Ｑ３２＝Ｑ３６、Ｑ３１＝Ｑ３３、Ｑ３５＝Ｑ３７、５
・Ｒ１５＝８・Ｒ１８、Ｒ１６＝Ｒ１７＝Ｒ１９とする
と、Ｑ３４、Ｑ３７がＯＮしたときに流れる電流値に対
して、Ｑ３３に流れる電流は１．６倍になる。On the other hand, in the comparator 7, TRI is input to the negative input, and 20% from the lower apex of the desired triangular signal
A voltage V2 defining the upper level is input. If the triangular wave signal is a specified value as in the operation of the comparator 8, the comparators 8 and 7 output 20% positive pulses (b) and (c) as shown in FIG. These two pulses are shown in FIG.
Is input to the charge pump (CP) shown in the circuit example of FIG. In FIG. 8, 8.Q29 = 5.Q33, Q30 =
Q32 = Q36, Q31 = Q33, Q35 = Q37, 5
If R15 = 8 · R18 and R16 = R17 = R19, the current flowing through Q33 becomes 1.6 times the current flowing when Q34 and Q37 are turned on.

【００１９】このため２つのコンパレータ８，７の出力
パルスＰ１、Ｐ２の“Ｈ”期間の和が三角波に対して４
０％になったときのみコンデンサＣ４（図８参照）に対
する充電放電電流の和が平衡してＣＰ２の出力電圧が安
定する。ところで、三角波発生回路より発生する三角波
信号ＴＲＩはコンデンサＣ１（図５）に対して充電放電
のみで発生させているので、三角波スロープは直線とな
っているため、前記ＣＰ２回路２４の平衡条件下におい
ては三角波のピーク値は所望の値となる。Therefore, the sum of the "H" periods of the output pulses P1 and P2 of the two comparators 8 and 7 is 4
Only when it reaches 0%, the sum of the charging and discharging currents for the capacitor C4 (see FIG. 8) is balanced and the output voltage of CP2 is stabilized. By the way, since the triangular wave signal TRI generated from the triangular wave generating circuit is generated only by charging and discharging the capacitor C1 (FIG. 5), the triangular wave slope is a straight line. Indicates that the peak value of the triangular wave is a desired value.

【００２０】ＣＰ２回路２４の出力はピーク誤差作製回
路（△ＰＰ）２５によってピーク誤差信号となり、三角
波信号発生回路２０の充電放電電流を制御する。例え
ば、三角波信号のピーク値が規定値より大きいと、パル
スＰ１、Ｐ２の“Ｈ”期間の和が４０％より大きくな
り、ＣＰ２回路２４の出力電圧は上昇し、△ＰＰ回路２
５の出力電圧を降下させ、三角波信号のピークレベルを
減少させるようにする。反対に、三角波信号のピーク値
が規定値より小さいとＣＰ２回路２４の出力電圧は下降
し、ΔＰＰ回路２５の出力電圧を上昇させ、三角波信号
のピークレベルを増大させ三角波ＰＰレベルを規定値に
収束させる。The output of the CP2 circuit 24 becomes a peak error signal by a peak error generating circuit (回路 PP) 25, and controls the charging and discharging current of the triangular wave signal generating circuit 20. For example, when the peak value of the triangular wave signal is larger than the specified value, the sum of the “H” periods of the pulses P1 and P2 becomes larger than 40%, the output voltage of the CP2 circuit 24 increases, and the ΔPP circuit 2
5 is decreased to decrease the peak level of the triangular wave signal. Conversely, if the peak value of the triangular wave signal is smaller than the specified value, the output voltage of the CP2 circuit 24 decreases, the output voltage of the ΔPP circuit 25 increases, the peak level of the triangular wave signal increases, and the triangular wave PP level converges to the specified value. Let it.

【００２１】一方、コンパレータ８出力Ｐ１は図９に示
されるＣＰ１回路２２に入力される。図９においてＱ２
４＝Ｑ２６、８・Ｑ２３＝１０・Ｑ２７、Ｒ１２＝Ｒ１
３、１０・Ｒ１１＝８・Ｒ１４を満たすようにすると、
コンデンサＣ３に対する充電放電電流の平均値がパルス
Ｐ１の“Ｈ”期間が三角波信号の２０％になったときの
み等しくなり、ＣＰ１出力を安定させる。On the other hand, the output P1 of the comparator 8 is input to the CP1 circuit 22 shown in FIG. In FIG. 9, Q2
4 = Q26, 8 · Q23 = 10 · Q27, R12 = R1
By satisfying 3, 10 · R11 = 8 · R14,
The average value of the charge / discharge current for the capacitor C3 becomes equal only when the "H" period of the pulse P1 becomes 20% of the triangular wave signal, and stabilizes the output of CP1.

【００２２】もし三角波発生回路２０に入力されるクロ
ック信号デューティが５０％でないと、コンデンサＣ１
に供給される充電放電電流が等しいため三角波信号のオ
フセット値が安定できず、ＣＰ１回路２２も平衡するこ
とができない。ＣＰ１回路２２の出力はオフセット誤差
作製回路（△Ｄｕ）２３１に入力されオフセット誤差信
号が作製され、可変遅延回路１７に入力され、遅延量を
変動させることによってクロックデューティを制御す
る。クロックデューティの制御は三角波信号のオフセッ
ト電圧を規定することになる。If the duty cycle of the clock signal input to the triangular wave generation circuit 20 is not 50%, the capacitor C1
, The offset value of the triangular wave signal cannot be stabilized, and the CP1 circuit 22 cannot be balanced. The output of the CP1 circuit 22 is input to an offset error generation circuit (△ Du) 231 to generate an offset error signal, which is input to the variable delay circuit 17, and controls the clock duty by varying the delay amount. The control of the clock duty defines the offset voltage of the triangular wave signal.

【００２３】可変遅延回路１７の回路例を図１０に示
す。図１０において、Ｑ１２＝Ｑ２２、Ｑ１３＝Ｑ１
９、Ｑ１６＝Ｑ１８、Ｑ１４＝Ｑ２０、Ｑ１５＝Ｑ２
１、Ｒ８＝Ｒ１０とする。FIG. 10 shows a circuit example of the variable delay circuit 17. In FIG. 10, Q12 = Q22, Q13 = Q1
9, Q16 = Q18, Q14 = Q20, Q15 = Q2
1, R8 = R10.

【００２４】図１１は図１０を説明するタイミングチャ
ートである。図１１（ａ）、（ｂ）はＱ１５／Ｂ、Ｑ２
１／Ｂに入力される差動分周クロック信号を示す（／Ｂ
はベースを示す）。図１１（ｃ）、（ｄ）はＱ１４／
Ｅ、Ｑ２０／Ｅに出力される信号を示す（／Ｅはエミッ
タを示す）。また図１１（ｅ）、（Ｆ）はＱ１２／Ｅ、
Ｑ２２／Ｅに出力される遅延クロックを示す。遅延量ｔ
ｄはＣ２・Ｉｏ・Ｒ８／Ｉｄに比例する。ここで、Ｉｄ
はＱ１７を流れる電流であり、オフセット誤差信号によ
って遅延量ｔｄを制御できる。FIG. 11 is a timing chart for explaining FIG. FIGS. 11A and 11B show Q15 / B and Q2.
1 / B indicates a differential frequency-divided clock signal (/ B
Indicates the base). FIGS. 11C and 11D show Q14 /
E, signals output to Q20 / E (/ E indicates emitter). 11E and 11F show Q12 / E,
12 shows a delayed clock output to Q22 / E. Delay amount t
d is proportional to C2 · Io · R8 / Id. Where Id
Is the current flowing through Q17, and the delay amount td can be controlled by the offset error signal.

【００２５】例えば、三角波信号のオフセット値が規定
値より大きいと、パルスＰ１の“Ｈ”期間が２０％より
大きくなり、ＣＰ１回路２２の出力電圧は下降し、オフ
セット誤差作製回路（△Ｄｕ）２３出力上昇させ、可変
遅延回路１７の制御電流を増加させ、三角波発生回路２
０に入力されるクロック信号デューティを小さくし、結
果三角波信号のオフセット値を規定値にしようと小さく
する。For example, when the offset value of the triangular wave signal is larger than the specified value, the "H" period of the pulse P1 becomes larger than 20%, the output voltage of the CP1 circuit 22 drops, and the offset error producing circuit (△ Du) 23 The output is increased, the control current of the variable delay circuit 17 is increased, and the triangular wave generation circuit 2
The duty of the clock signal input to 0 is reduced, so that the offset value of the triangular wave signal is reduced to a specified value.

【００２６】このため例えば、Ｑ８／Ｂの入力クロック
信号のデューティが大きい（“Ｈ”期間が“Ｌ”期間に
対して）場合、三角波信号のオフセット電圧が安定せず
上昇するので、パルスＰ１の“Ｌ”期間が２０％より大
きくなり、ＣＰ１回路２２の出力電圧は下降し、オフセ
ット誤差作製回路（△Ｄｕ）２３出力を上昇させ、可変
遅延回路１７の制御電流を増加させて遅延量を減少する
ことによりＱ８／Ｂに入力されるクロックデューティを
小さく補正する。Ｑ８／Ｂの入力クロックデューティが
小さい場合も同様にして補正する。Ｑ８／Ｂに入力され
るクロック信号のデューティの収束値はコンデンサＣ１
の充電放電電流の比で規定されるが、ＩＣ回路技術では
±１％以下のバラツキに押さえることが可能である。Therefore, for example, when the duty of the input clock signal of Q8 / B is large (“H” period is compared with “L” period), the offset voltage of the triangular wave signal rises without being stabilized, so that the pulse P1 The “L” period becomes larger than 20%, the output voltage of the CP1 circuit 22 decreases, the output of the offset error generation circuit (△ Du) 23 increases, and the control current of the variable delay circuit 17 increases to reduce the amount of delay. Thus, the clock duty input to Q8 / B is corrected to be small. When the input clock duty of Q8 / B is small, the same correction is performed. The convergence value of the duty of the clock signal input to Q8 / B is
Is defined by the charge / discharge current ratio, but it is possible to suppress the variation to ± 1% or less in IC circuit technology.

【００２７】図５における起動回路１９は、クロック欠
落期間で三角波信号発生回路の出力電圧を図７（ａ）で
示すＶ１００の三角波下頂点電圧に固定しておくための
ものである。Ｑ４＝Ｑ１１、Ｑ５＞２・Ｑ２、Ｒ１＞２
・Ｒ３にしておく。The starter circuit 19 in FIG. 5 is for fixing the output voltage of the triangular wave signal generation circuit to the V100 lower peak voltage of the triangular wave signal shown in FIG. Q4 = Q11, Q5> 2 · Q2, R1> 2
・ Set to R3.

【００２８】クロック欠落期間において、Ｑ８はＯＮし
てコンデンサＣ１は放電され続け、Ｖ１００以下になる
とＱ５よりコンデンサＣ１に充電電流が供給されてＣ１
の充電をＶ１００で停止し、次に入力されるクロック信
号を待機する。During the clock loss period, Q8 is turned on and the capacitor C1 continues to be discharged. When the voltage drops below V100, a charging current is supplied to the capacitor C1 from Q5 and C1 is discharged.
Is stopped at V100, and waits for the next input clock signal.

【００２９】以上の構成により、画素中心よりデータに
応じてＰＷＭ変調される高速で高階調な画像信号変調装
置を得ることが出来る。With the above configuration, it is possible to obtain a high-speed and high-gradation image signal modulation device that performs PWM modulation according to data from the center of a pixel.

【００３０】[0030]

【発明が解決しようとする課題】しかしながら、上記従
来例は、図４に以上説明した従来例のタイミングチャー
トを示すように、画素クロックの高周波化により、ＤＡ
Ｃ出力の遷移時間の影響が出る。However, in the above conventional example, as shown in the timing chart of the conventional example described above with reference to FIG.
The transition time of the C output is affected.

【００３１】上記従来例では、ＤＡＣは画素単位で画素
クロックＳＣＫによりラッチされ、その画素の画素デー
タに応じた電圧を出力する。ＤＡ１は例えばデータＦＦ
時のＤＡＣ出力で、ＤＡ２はデータ００⇔ＦＦの過渡を
含むＤＡＣ出力状態を示したものである。ＤＡＣ出力の
過渡変化時間は有限であり、半導体プロセス、回路構成
によるが、高速なＤＡＣでも、００／ＦＦ遷移時間に数
ｎｓｅｃを要してしまう。In the above conventional example, the DAC is latched by the pixel clock SCK in pixel units, and outputs a voltage corresponding to the pixel data of the pixel. DA1 is, for example, data FF
In the DAC output at the time, DA2 indicates a DAC output state including a transition of data 00⇔FF. The transient change time of the DAC output is finite, and depending on the semiconductor process and circuit configuration, even a high-speed DAC requires several nsec for the 00 / FF transition time.

【００３２】電子写真プロセスの高速化，高精細化に伴
い、画素クロック周波数は高周波化され、たとえば画素
クロックが１００ＭＨｚでＤＡＣ遷移時間に５ｎｓｅｃ
要する場合、図４に示したように定常的データがＦＦの
ときとのＰＷＭ出力（ＰＷＭ１）、００／ＦＦ変化時に
おけるＰＷＭ出力（ＰＷＭ２）のＦＦ時パルス幅が異な
ってしまう。図４の例では、理想的には００／ＦＦ変化
時のＰＷＭ信号は、ＰＷＭ２’のように成るべきである
が、ＦＦレベルのパルス幅が、ＤＡＣ遷移時間のために
定常的にＦＦレベルの場合より時間ｔｅ短く成ってい
る。As the speed and resolution of the electrophotographic process increase, the pixel clock frequency increases. For example, when the pixel clock is 100 MHz and the DAC transition time is 5 nsec.
If necessary, as shown in FIG. 4, the PWM output (PWM1) when the stationary data is FF and the FF pulse width of the PWM output (PWM2) when 00 / FF changes are different. In the example of FIG. 4, ideally, the PWM signal at the time of the 00 / FF change should be like PWM2 ', but the pulse width of the FF level is constantly changed to the FF level due to the DAC transition time. The time te is shorter than the case.

【００３３】これは００→ＦＦ時に限定されず、上頂点
方向から下頂点方向のＤＡＣ出力が変化し、その変化量
の大きさにより、上記パルス幅誤差が生じてしまう。こ
の誤差により、電子写真の画像再現性を悪化し、良好な
画像を得られないという問題がある。This is not limited to the time from 00 to FF. The DAC output changes from the upper vertex direction to the lower vertex direction, and the above-described pulse width error occurs depending on the magnitude of the change. Due to this error, there is a problem that the image reproducibility of the electrophotograph is deteriorated and a good image cannot be obtained.

【００３４】本発明は上記従来例に鑑みて成されたもの
で、高速でありながら再現性のよい画像信号変調装置を
提供することを目的とする。The present invention has been made in view of the above conventional example, and has as its object to provide an image signal modulation device which is fast and has good reproducibility.

【００３５】[0035]

【課題を解決するための手段】上記目的を達成するため
に、本発明の画像信号変調装置は次のような構成から成
る。すなわち、入力クロックに同期した三角波信号を発
生させる三角波信号発生手段と、入力データをラッチす
る第１のデータラッチ手段と、前記第１のデータラッチ
手段出力をラッチする第２のデータラッチ手段と、前記
第２のデータラッチ手段出力のデータにより出力値を制
御するＤ／Ａ変換器と、前記三角波信号と前記Ｄ／Ａ変
換器出力を比較するコンパレータと、前記コンパレータ
出力の後ろエッジを基準とする第１のパルス発生手段
と、前記コンパレータ出力を前記パルス発生手段出力に
よりマスキングするゲート回路と、前記第１のパルス発
生手段出力エッジを基準とする第２のパルス発生手段を
設け、前記第２のデータラッチ手段のラッチクロックと
して前記第２のパルス発生手段出力を用いた。In order to achieve the above object, an image signal modulation apparatus according to the present invention has the following configuration. That is, a triangular wave signal generating means for generating a triangular wave signal synchronized with an input clock, a first data latch means for latching input data, a second data latch means for latching an output of the first data latch means, A D / A converter for controlling an output value according to the data output from the second data latch means, a comparator for comparing the triangular wave signal with the D / A converter output, and a trailing edge of the comparator output as a reference A first pulse generation unit, a gate circuit for masking the output of the comparator with the output of the pulse generation unit, and a second pulse generation unit based on an output edge of the first pulse generation unit; The output of the second pulse generation means was used as a latch clock of the data latch means.

【００３６】また、入力クロックに同期した三角波信号
を発生させる三角波信号発生手段と、入力データをラッ
チする第１のデータラッチ手段と、前記第１のデータラ
ッチ手段出力をラッチする第２のデータラッチ手段と、
前記第２のデータラッチ手段出力のデータにより出力値
を制御するＤ／Ａ変換器と、前記三角波信号と前記Ｄ／
Ａ変換器出力を比較する第１のコンパレータと、前記三
角波信号と任意の基準電圧を比較する第２のコンパレー
タと、前記第１のコンパレータ出力のパルス幅を検出す
るパルス幅検出手段と、前記パルス幅検出手段出力によ
り選択を制御され、第１の入力端子に前記第１のコンパ
レータ出力、第２の入力端子に前記第２のコンパレータ
出力が接続されたＳＷと、前記ＳＷ出力の後ろエッジを
基準とする第１のパルス発生手段と、前記コンパレータ
出力を前記パルス発生手段出力によりマスキングするゲ
ート回路と、前記第１のパルス発生手段出力エッジを基
準とする第２のパルス発生手段を設け、前記第２のデー
タラッチ手段のラッチクロックとして前記第２のパルス
発生手段出力を用いた。Also, a triangular wave signal generating means for generating a triangular wave signal synchronized with an input clock, a first data latch means for latching input data, and a second data latch for latching an output of the first data latch means Means,
A D / A converter for controlling an output value in accordance with data output from the second data latch means;
A first comparator for comparing the output of the A-converter, a second comparator for comparing the triangular wave signal with an arbitrary reference voltage, pulse width detecting means for detecting a pulse width of the output of the first comparator, Selection is controlled by the output of the width detecting means, and a first input terminal is connected to the first comparator output, a second input terminal is connected to the second comparator output, and a rear edge of the SW output is referenced. A first pulse generator, a gate circuit for masking the output of the comparator with the output of the pulse generator, and a second pulse generator based on the output edge of the first pulse generator. The output of the second pulse generation means was used as a latch clock of the second data latch means.

【００３７】また、１画素に相当する周期の三角波信号
と入力画像信号とを比較してパルス幅を変調したパルス
信号を生成する画像信号変調装置であって、生成される
パルス信号の立下りをきっかけとして、入力画像信号を
現在の画素から次の画素の信号に切換えるとともに、現
在の画素の周期が終了するまで、前記パルス信号の生成
を抑制する。An image signal modulator for comparing a triangular wave signal having a cycle corresponding to one pixel with an input image signal to generate a pulse signal having a modulated pulse width, wherein a falling edge of the generated pulse signal is detected. As a trigger, the input image signal is switched from the current pixel to the signal of the next pixel, and the generation of the pulse signal is suppressed until the cycle of the current pixel ends.

【００３８】[0038]

【発明の実施の形態】［第１の実施形態］図１に本発明
の第１の実施形態の画像信号変調回路のブロック図を示
す。図２は、図１を説明するタイミングチャートであ
る。[First Embodiment] FIG. 1 is a block diagram of an image signal modulation circuit according to a first embodiment of the present invention. FIG. 2 is a timing chart illustrating FIG.

【００３９】図１において、画素クロック入力端子１に
は、デューティの保証されていない画素クロックＳＣＫ
が入力される。ＳＣＫは三角波発生部２および第１のラ
ッチ部５のラッチクロック入力端子に接続されている。
三角波発生部２は、図２に示すような画素クロックＳＣ
Ｋのデューティを５０％に再生したＳＫ１、およびＳＫ
１に同期した三角波信号ＴＲＩを出力する。ＴＲＩはＳ
Ｋ１のＨレベル期間に立ち上がり、ＳＫ１のＬレベル期
間に立ち下がるデューティ５０％の三角波信号である。
ＴＲＩはコンパレータ６，８の正入力端子およびコンパ
レータ７の負入力端子に接続されている。In FIG. 1, a pixel clock SCK whose duty is not guaranteed is connected to a pixel clock input terminal 1.
Is entered. SCK is connected to the triangular wave generator 2 and the latch clock input terminal of the first latch unit 5.
The triangular wave generation unit 2 has a pixel clock SC as shown in FIG.
SK1 and SK reproduced with K duty of 50%
A triangular wave signal TRI synchronized with 1 is output. TRI is S
This is a triangular wave signal with a duty of 50% that rises during the H level period of K1 and falls during the L level period of SK1.
TRI is connected to the positive input terminals of comparators 6 and 8 and the negative input terminal of comparator 7.

【００４０】コンパレータ６の負入力端子には、Ｄ／Ａ
変換器３（以後ＤＡＣ）出力が接続されている。コンパ
レータ７の正入力端子には基準電圧Ｖ１が、コンパレー
タ８の負入力端子には基準電圧Ｖ２が接続されている。
たとえば基準電圧Ｖ１は、ＴＲＩの上頂点から三角波Ｐ
Ｐレベルの２０％下を規定する電圧で、コンパレータ７
の出力Ｐ１は２０％デューティのパルス信号となる。基
準電圧Ｖ２は、Ｖ１との差によりＴＲＩのＰＰレベルを
規定する電圧である。Ｖ２を三角波下頂点より三角波Ｐ
Ｐレベルの２０％上の電圧を設定することにより、コン
パレータ８出力Ｐ２が２０％デューティパルス信号とな
る。三角波発生部２は、Ｐ１がデューティ２０％になる
ように、ＴＲＩオフセットレベルを制御し、Ｐ１とＰ２
のデューティの和が、４０％になるようにＴＲＩのＰＰ
レベルを制御している。三角波発生部動作は、前記従来
例と同じであるので詳細説明は省略する。The negative input terminal of the comparator 6 has a D / A
The converter 3 (hereinafter DAC) output is connected. The reference voltage V1 is connected to the positive input terminal of the comparator 7, and the reference voltage V2 is connected to the negative input terminal of the comparator 8.
For example, the reference voltage V1 is a triangular wave P
A voltage that defines 20% below the P level
Is a pulse signal of 20% duty. The reference voltage V2 is a voltage that defines the PP level of TRI based on a difference from V1. V2 from triangle wave lower vertex to triangle wave P
By setting a voltage 20% above the P level, the output P2 of the comparator 8 becomes a 20% duty pulse signal. The triangular wave generator 2 controls the TRI offset level so that P1 has a duty of 20%, and outputs P1 and P2.
Of the TRI so that the sum of the duty of the
Controlling the level. The operation of the triangular wave generator is the same as that of the conventional example, so that the detailed description is omitted.

【００４１】コンパレータ６の出力は、ＤＦＦ１１の負
極性クロック入力端子に接続されている。ＤＦＦ１１の
データ入力端子は“Ｈ”レベルに接続されており、負極
性入力信号の立ち下がりタイミングでＤＦＦ１１出力Ｍ
ＳＫは“Ｈ”になる。ＤＦＦ１１のクリア端子には、Ａ
ＮＤ１４出力ＣＬＲが接続されており、ＣＬＲが“Ｈ”
になると、ＤＦＦ１１出力ＭＳＫは“Ｌ”レベルにクリ
アされる。すなわち、信号ＭＳＫは、コンパレータ６の
出力信号ＰＷ１が立ち上がってから次の画素の開始点ま
でＨレベルとなる信号である。このＤＦＦ１１出力ＭＳ
ＫはＡＮＤ１２の入力端子に接続される。ＡＮＤ１２の
もう一方の入力端子にはコンパレータ６出力ＰＷ１が接
続されており、ＡＮＤ１２はＰＷ１をＭＳＫが“Ｈ”レ
ベルの期間強制的に“Ｌ”にマスクして、ＰＷＭ信号で
あるＰＷＭを出力する。すなわち、画素クロックＳＣＫ
の１周期の間に２度以上変調信号ＰＷ１がＨレベルにな
ることがあっても、２度目以降のＨレベルは信号ＭＳＫ
によってマスクされ、出力される信号ＰＷＭは、１画素
の間に１度しかＨレベルとならない。The output of the comparator 6 is connected to a negative clock input terminal of the DFF 11. The data input terminal of the DFF 11 is connected to the “H” level, and the output M of the DFF 11 is output at the falling timing of the negative input signal.
SK becomes "H". The clear terminal of DFF11 has A
ND14 output CLR is connected and CLR is “H”
, The DFF11 output MSK is cleared to the “L” level. That is, the signal MSK is a signal which becomes H level from the rise of the output signal PW1 of the comparator 6 to the start point of the next pixel. This DFF11 output MS
K is connected to the input terminal of AND12. The other input terminal of the AND 12 is connected to the output PW1 of the comparator 6, and the AND 12 forcibly masks the PW1 to “L” while the MSK is at the “H” level, and outputs PWM as a PWM signal. . That is, the pixel clock SCK
The modulation signal PW1 may be at the H level twice or more during one cycle of the signal MSK.
The signal PWM which is masked and output becomes H level only once during one pixel.

【００４２】ＮＡＮＤ１３の負極性入力端子にはＤＦＦ
１１出力ＭＳＫが、もう一方の負極性入力端子には、三
角波発生部２によりデューティを５０％に再生された前
記ＳＫ１が入力されている。すなわち、ＮＡＮＤ１３出
力ＬＣＫは、信号ＳＫ１がＬレベル（三角波ＴＲＩの下
り勾配の間に相当する）でしかも信号ＭＳＫがＬレベル
（１画素の開始時点からＰＷ１の最初のパルスが立ち下
がるまでの間に相当する）の場合にＬレベルとなる。Ｎ
ＡＮＤ１３出力ＬＣＫは第２のデータラッチ部のラッチ
クロック入力端子に接続される。A negative input terminal of the NAND 13 has a DFF
The eleven output MSK is input to the other negative input terminal of the SK1 reproduced by the triangular wave generator 2 to have a duty of 50%. That is, the output LCK of the NAND 13 is such that the signal SK1 is at the L level (corresponding to the falling gradient of the triangular wave TRI) and the signal MSK is at the L level (from the start of one pixel to the fall of the first pulse of PW1). (Equivalent)) is at the L level. N
The AND13 output LCK is connected to the latch clock input terminal of the second data latch unit.

【００４３】ＳＫ１はＡＮＤ１４の入力端子およびイン
バータ１５の入力端子に接続されており、インバータ１
５出力がＡＮＤ１４ももう一方の入力端子に接続されて
いる。ＡＮＤ１４はインバータ１５の入出力遅延に相当
するパルス幅の信号ＣＬＲを出力する。この信号ＣＬＲ
によりＤＦＦ１１がリセットされ、１画素周期ごとに信
号ＭＳＫがＬレベルに戻される。SK1 is connected to the input terminal of the AND 14 and the input terminal of the inverter 15, and
The five outputs AND14 are also connected to the other input terminal. The AND 14 outputs a signal CLR having a pulse width corresponding to the input / output delay of the inverter 15. This signal CLR
As a result, the DFF 11 is reset, and the signal MSK is returned to the L level every pixel period.

【００４４】画素クロック信号ＳＣＫに同期して入力さ
れるたとえば８ビットの画像データＤＡＴＡは、第１の
データラッチ部５のデータ入力端子にそれぞれ接続さ
れ、ラッチクロック入力端子に入力されるＳＣＫの立ち
上がりタイミングでラッチされる。第１のデータラッチ
５出力は、第２のデータラッチ部４のデータ入力端子に
それぞれ接続され、ラッチクロック入力端子に入力され
るＬＣＫの立ち上がりタイミングでラッチされる。For example, 8-bit image data DATA input in synchronization with the pixel clock signal SCK is connected to the data input terminals of the first data latch unit 5, respectively, and rises of SCK input to the latch clock input terminal. Latched at the timing. The outputs of the first data latch 5 are respectively connected to the data input terminals of the second data latch unit 4, and are latched at the rising timing of LCK input to the latch clock input terminal.

【００４５】第２のデータラッチ部４出力は、ＤＡＣ３
のデータ入力端子に接続される。ＤＡＣ３は入力データ
の値に応じた電圧を出力する。ＤＡＣ３出力電圧は、前
記三角波信号ＴＲＩのＰＰレベル、オフセットレベルと
の関係が一定に保たれており、電源電圧、温度等環境変
化に対して、ＴＲＩとＤＡＣ出力を比較して得られるＰ
ＷＭパルス幅の変動が無いような電圧に制御されてい
る。第２のラッチタイミング（ＬＣＫの立ち上がりタイ
ミング）は、画素クロック後半における信号ＭＳＫの立
上りに同期しているため、ＤＡＣ３の出力ＤＡは１画素
クロック内で変化する。これにより、信号ＰＷ１は、本
来のＰＷＭパルス以外の不要なパルスを含んでしまう。
これを信号ＭＳＫでマスキングする。The output of the second data latch unit 4 is
Is connected to the data input terminal. The DAC 3 outputs a voltage according to the value of the input data. The DAC3 output voltage has a constant relation between the PP level and the offset level of the triangular wave signal TRI, and the P3 output voltage obtained by comparing the TRI and the DAC output with respect to environmental changes such as power supply voltage and temperature.
The voltage is controlled so that the WM pulse width does not change. Since the second latch timing (rising timing of LCK) is synchronized with the rising of the signal MSK in the latter half of the pixel clock, the output DA of the DAC 3 changes within one pixel clock. As a result, the signal PWM1 includes an unnecessary pulse other than the original PWM pulse.
This is masked with the signal MSK.

【００４６】こうすることにより、画素内、すなわち画
素クロックの１周期内で画像信号ＤＡを変化させても、
１つの画素内には１つのパルスしかないように制御でき
る。このため、画素内で画像信号の値を変えることがで
きる。さらに、信号ＰＷ１を信号ＭＳＫによりマスクす
るタイミングは、第二のラッチタイミングであるＬＣＫ
のタイミングとＭＳＫ信号から共にＡＮＤ１ゲート分と
等しい。したがって、第２のデータラッチ、ＤＡＣ３を
介するＤＡＣ出力に対してＰＷＭマスクは十分時間余裕
があり、不要パルスを完全にマスクすることが出来る。By doing so, even if the image signal DA is changed within a pixel, that is, within one cycle of the pixel clock,
Control can be performed so that there is only one pulse in one pixel. Therefore, the value of the image signal can be changed within the pixel. Further, the timing of masking the signal PW1 with the signal MSK is the second latch timing LCK.
From the timing and the MSK signal. Therefore, the PWM mask has a sufficient time margin with respect to the DAC output via the second data latch and the DAC 3, and can completely mask unnecessary pulses.

【００４７】以上の構成で、ＬＣＫのタイミングによ
り、次の画素データをラッチするデータラッチタイミン
グを、前の画素データを変調してえられる画素信号のパ
ルス幅に応じて変えることができる。こうすることでＤ
ＡＣ遷移時間の影響が出る場合には、ラッチタイミング
を早めるようにしてＰＷＭパルス幅の誤差を解消するこ
とができる。 ［第２の実施形態］図１３に本発明の第２の実施形態で
ある画像信号変調回路のブロック図を示す。図１４は、
図１３を説明するタイミングチャートである。With the above configuration, the data latch timing for latching the next pixel data can be changed according to the pulse width of the pixel signal obtained by modulating the previous pixel data by the LCK timing. By doing this, D
When the influence of the AC transition time occurs, the error of the PWM pulse width can be eliminated by making the latch timing earlier. [Second Embodiment] FIG. 13 is a block diagram showing an image signal modulation circuit according to a second embodiment of the present invention. FIG.
14 is a timing chart illustrating FIG. 13.

【００４８】図１３において、図１と異なる箇所はＳＷ
９とＤＦＦ１０である。コンパレータ６，７，８出力ま
でおよびＤＦＦ１１以降は第１の実施例で説明した通り
なので説明を省略する。In FIG. 13, the difference from FIG.
9 and DFF10. The description up to the outputs of the comparators 6, 7, 8 and the DFF 11 and thereafter are the same as those described in the first embodiment, and a description thereof will be omitted.

【００４９】コンパレータ６の出力ＰＷ１は、ＳＷ９の
第１の入力端子、ＤＦＦ１０のデータ入力端子およびＡ
ＮＤ１２の第１の入力端子に接続されている。ＳＷ９の
第２の入力端子には、コンパレータ７の出力Ｐ２が接続
され、ＳＷ９は、ＤＦＦ１０出力Ｑ１によって出力が制
御されている。ＤＦＦ１０のクロック入力端子にはコン
パレータ７の出力Ｐ１が接続されており、Ｐ１立ち上が
りタイミングとＰＷ１の関係で、ＳＷ９の選択を制御し
ている。すなわち、ＰＷ１がＰ１よりパルス幅が小さい
または“Ｌ”のとき、ＤＦＦ１０は“Ｈ”を出力し、Ｓ
Ｗ９はＰ１を選択する。この場合には、信号ＰＷ１の代
わりに信号Ｐ１の立下りタイミングで信号ＭＳＫをＨレ
ベルにし、画素クロックの１周期終了時点でＬレベルに
戻す。The output PW1 of the comparator 6 is supplied to the first input terminal of SW9, the data input terminal of DFF10 and A
Connected to the first input terminal of ND12. The output P2 of the comparator 7 is connected to the second input terminal of SW9, and the output of SW9 is controlled by the output Q1 of DFF10. The output P1 of the comparator 7 is connected to the clock input terminal of the DFF 10, and the selection of SW9 is controlled based on the relationship between P1 rising timing and PW1. That is, when the pulse width of PW1 is smaller than P1 or is “L”, the DFF 10 outputs “H” and SFF
W9 selects P1. In this case, the signal MSK is set to the H level at the falling timing of the signal P1 instead of the signal PW1, and returned to the L level at the end of one cycle of the pixel clock.

【００５０】一方、ＰＷ１パルス幅がＰ１より大きいま
たは“Ｈ”のとき、ＤＦＦ１０は“Ｌ”を出力し、ＳＷ
９はＰＷ１を選択する。この場合には、図１３の回路
は、図１の回路と同様の構成となり、各信号のタイミン
グも図２と同様となる。また、ＤＦＦ１０のクリア端子
にはＡＮＤ１４の出力ＣＬＲが接続されており、ＣＬＲ
が“Ｈ”のとき、すなわち画素クロックの立上り直後に
ＤＦＦ１０は“Ｌ”レベルにクリアされる。On the other hand, when the PW1 pulse width is larger than P1 or “H”, the DFF 10 outputs “L”,
9 selects PW1. In this case, the circuit in FIG. 13 has the same configuration as the circuit in FIG. 1, and the timing of each signal is the same as in FIG. The output CLR of AND14 is connected to the clear terminal of DFF10, and CLR is output.
Is "H", that is, immediately after the rising of the pixel clock, the DFF 10 is cleared to "L" level.

【００５１】ＳＷ９の出力は、ＤＦＦ１１の負極性クロ
ック入力端子に接続されている。以下第１の実施例同様
の動作により第２のデータラッチタイミングが作成さ
れ、ＰＷＭ信号が得られる。The output of SW 9 is connected to the negative clock input terminal of DFF 11. Thereafter, a second data latch timing is created by the same operation as in the first embodiment, and a PWM signal is obtained.

【００５２】以上の構成で、第１の実施形態同様に、Ｌ
ＣＫのタイミングによりＤＡＣ遷移点を画素開始点より
前にし、ＤＡＣ遷移時間に余裕を持たせることが出来
る。With the above configuration, as in the first embodiment, L
The DAC transition point can be made earlier than the pixel start point by the timing of CK, and a margin can be given to the DAC transition time.

【００５３】さらに、ＰＷＭパルス幅が０％（ＤＡＣ出
力＞三角波上頂点レベル）、または半導体プロセス安定
動作限界近傍時にはＬＣＫの安定発生が懸念されるが、
ＰＷＭパルス幅が既定値（本実施例では信号Ｐ１のパル
ス幅）以下の場合である場合を検知し、その場合には、
安全動作するパルスＰ１に基づいてＭＳＫ信号及びＬＣ
Ｋ信号を発生する様に構成されている。Further, when the PWM pulse width is 0% (DAC output> top of triangular wave level) or near the stable operation limit of the semiconductor process, there is a concern that LCK will stably occur.
The case where the PWM pulse width is equal to or smaller than a predetermined value (the pulse width of the signal P1 in this embodiment) is detected.
MSK signal and LC based on pulse P1 for safe operation
It is configured to generate a K signal.

【００５４】このため、第１の実施形態の回路による効
果に加えて、ＰＷＭパルス幅が０％（ＤＡＣ出力＞三角
波上頂点レベル）の場合や、回路の安定動作限界近傍で
も、安定してＬＣＫ信号発生して次の画素を適当なタイ
ミングでラッチでき、ＰＷＭ信号として発生する不必要
なパルスを遮断することができる。これにより、ＬＣＫ
のタイミングにより、次の画素データをラッチするデー
タラッチタイミングを、前の画素データを変調して得ら
れる画素信号のパルス幅に応じて、安定して変えること
ができる。こうすることでＤＡＣ遷移時間の影響が出る
場合には、ラッチタイミングを早めるようにしてＰＷＭ
パルス幅の誤差を解消することができる。For this reason, in addition to the effect of the circuit of the first embodiment, LCK is stable even when the PWM pulse width is 0% (DAC output> top level of the triangular wave) or near the stable operation limit of the circuit. A signal can be generated and the next pixel can be latched at an appropriate timing, and unnecessary pulses generated as a PWM signal can be cut off. Thereby, LCK
With this timing, the data latch timing for latching the next pixel data can be stably changed according to the pulse width of the pixel signal obtained by modulating the previous pixel data. If this affects the DAC transition time, the latch timing is advanced so that the PWM
The error of the pulse width can be eliminated.

【００５５】[0055]

【他の実施形態】なお、本発明は、複数の機器（例えば
ホストコンピュータ，インタフェイス機器，リーダ，プ
リンタなど）から構成されるシステムに適用しても、一
つの機器からなる装置（例えば、複写機，ファクシミリ
装置など）に適用してもよい。[Other Embodiments] Even if the present invention is applied to a system including a plurality of devices (for example, a host computer, an interface device, a reader, a printer, etc.), an apparatus (for example, a copying machine) Machine, facsimile machine, etc.).

【００５６】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても達成される。Another object of the present invention is to provide a storage medium storing a program code of software for realizing the functions of the above-described embodiments to a system or apparatus, and to provide a computer (or CPU) of the system or apparatus.
Or MPU) reads and executes the program code stored in the storage medium.

【００５７】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。In this case, the program code itself read from the storage medium implements the functions of the above-described embodiment, and the storage medium storing the program code constitutes the present invention.

【００５８】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク，ハードディス
ク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ
−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭな
どを用いることができる。As a storage medium for supplying the program code, for example, a floppy disk, hard disk, optical disk, magneto-optical disk, CD-ROM, CD
-R, a magnetic tape, a nonvolatile memory card, a ROM, or the like can be used.

【００５９】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれる。When the computer executes the readout program code, not only the functions of the above-described embodiment are realized, but also the OS (Operating System) running on the computer based on the instruction of the program code. ) Performs part or all of the actual processing, and the processing realizes the functions of the above-described embodiments.

【００６０】さらに、記憶媒体から読出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。Further, after the program code read from the storage medium is written into a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, based on the instruction of the program code, The case where the CPU of the function expansion board or the function expansion unit performs part or all of the actual processing, and the function of the above-described embodiment is realized by the processing.

【００６１】[0061]

【発明の効果】以上説明したように、本発明によれば、
画素クロック信号に同期した三角波信号とＤ／Ａ変換機
出力を比較することによってＰＷＭ信号を得る画素変調
装置において、 (１)ＤＡＣ出力遷移点を画素開始点より前にすることに
より、ＤＡＣ遷移時間に余裕をとることができ、画素ク
ロックの高周波化で問題となる定常データ時とデータ変
化時のＰＷＭパルス幅誤差を削減または軽減でき、良好
な電子写真画像を提供できるようになる。 (２)ＰＷＭパルス幅を検出し、それに応じてＤＡＣ遷移
点タイミング基準信号（データラッチタイミング）を切
り替えることにより、ＰＷＭパルス幅が小さすぎる時や
０のときも安定にＤＡＣ出力遷移点タイミングを安定に
発生させることが出来る。As described above, according to the present invention,
In a pixel modulator that obtains a PWM signal by comparing a triangular wave signal synchronized with a pixel clock signal and a D / A converter output, (1) a DAC output transition point is set to be earlier than a pixel start point so that a DAC transition time , And a PWM pulse width error at the time of steady data and at the time of data change, which is a problem due to a high frequency of the pixel clock, can be reduced or reduced, and a good electrophotographic image can be provided. (2) By detecting the PWM pulse width and switching the DAC transition point timing reference signal (data latch timing) accordingly, even when the PWM pulse width is too small or 0, the DAC output transition point timing is stabilized. Can be generated.

【００６２】[0062]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例の画像信号変調回路のブ
ロック図である。FIG. 1 is a block diagram of an image signal modulation circuit according to a first embodiment of the present invention.

【図２】図１を説明するタイミングチャートである。FIG. 2 is a timing chart illustrating FIG. 1;

【図３】従来の画像信号変調回路のブロック図である。FIG. 3 is a block diagram of a conventional image signal modulation circuit.

【図４】図３を説明するタイミングチャートである。FIG. 4 is a timing chart illustrating FIG. 3;

【図５】三角波発生部の構成例の図である。FIG. 5 is a diagram illustrating a configuration example of a triangular wave generation unit.

【図６】クロックデューティ再生動作のタイミングチャ
ートである。FIG. 6 is a timing chart of a clock duty reproduction operation.

【図７】三角波ＰＰ，オフセット制御のタイミングチャ
ートである。FIG. 7 is a timing chart of a triangular wave PP and offset control.

【図８】ＰＰ制御用チャージポンプ回路図である。FIG. 8 is a diagram showing a charge pump circuit for PP control.

【図９】オフセット制御用制御用チャージポンプ回路図
である。FIG. 9 is a control charge pump circuit diagram for offset control.

【図１０】可変ディレー回路例を示す図である。FIG. 10 is a diagram showing an example of a variable delay circuit.

【図１１】図１０を説明するタイミングチャートであ
る。FIG. 11 is a timing chart illustrating FIG. 10;

【図１２】電子写真方式のプリンタの画像形成部のブロ
ック図である。FIG. 12 is a block diagram of an image forming unit of an electrophotographic printer.

【図１３】本発明の第２の実施例の画像信号変調回路の
ブロック図である。FIG. 13 is a block diagram of an image signal modulation circuit according to a second embodiment of the present invention.

【図１４】図１３を説明するタイミングチャートであ
る。FIG. 14 is a timing chart illustrating FIG. 13;

【符号の説明】[Explanation of symbols]

２ 三角波発生部 ３ Ｄ／Ａ変換横 ４，５ データラッチ １６ 分周器 １７ 可変遅延回路 １９ 三角波発生部起動回路 ２０ 三角波充放電回路 ２２，２４ チャージポンプ ２３ オフセット誤差発生部 ２５ ＰＰ誤差発生部 2 Triangular Wave Generator 3 D / A Conversion Horizontal 4, 5 Data Latch 16 Divider 17 Variable Delay Circuit 19 Triangular Wave Generator Starter 20 Triangular Wave Charge / Discharge Circuit 22, 24 Charge Pump 23 Offset Error Generator 25 PP Error Generator

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 入力クロックに同期した三角波信号を発
生させる三角波信号発生手段と、 入力データをラッチする第１のデータラッチ手段と、 前記第１のデータラッチ手段出力をラッチする第２のデ
ータラッチ手段と、 前記第２のデータラッチ手段出力のデータにより出力値
を制御するＤ／Ａ変換器と、 前記三角波信号と前記Ｄ／Ａ変換器出力を比較するコン
パレータと、 前記コンパレータ出力の後ろエッジを基準とする第１の
パルス発生手段と、 前記コンパレータ出力を前記パルス発生手段出力により
マスキングするゲート回路と、 前記第１のパルス発生手段出力エッジを基準とする第２
のパルス発生手段を設け、 前記第２のデータラッチ手段のラッチクロックとして前
記第２のパルス発生手段出力を用いたことを特徴とする
画像信号変調装置。1. A triangular wave signal generating means for generating a triangular wave signal synchronized with an input clock, a first data latch means for latching input data, and a second data latch for latching an output of the first data latch means Means, a D / A converter for controlling an output value based on data output from the second data latch means, a comparator for comparing the triangular wave signal and the D / A converter output, and a rear edge of the comparator output. A first pulse generating means as a reference, a gate circuit for masking the output of the comparator with the output of the pulse generating means, a second circuit based on an output edge of the first pulse generating means
An image signal modulation apparatus, comprising: a pulse generation unit of (i), wherein an output of the second pulse generation unit is used as a latch clock of the second data latch unit. 【請求項２】 入力クロックに同期した三角波信号を発
生させる三角波信号発生手段と、 入力データをラッチする第１のデータラッチ手段と、 前記第１のデータラッチ手段出力をラッチする第２のデ
ータラッチ手段と、 前記第２のデータラッチ手段出力のデータにより出力値
を制御するＤ／Ａ変換器と、 前記三角波信号と前記Ｄ／Ａ変換器出力を比較する第１
のコンパレータと、 前記三角波信号と任意の基準電圧を比較する第２のコン
パレータと、 前記第１のコンパレータ出力のパルス幅を検出するパル
ス幅検出手段と、 前記パルス幅検出手段出力により選択を制御され、第１
の入力端子に前記第１のコンパレータ出力、第２の入力
端子に前記第２のコンパレータ出力が接続されたＳＷ
と、 前記ＳＷ出力の後ろエッジを基準とする第１のパルス発
生手段と、 前記コンパレータ出力を前記パルス発生手段出力により
マスキングするゲート回路と、 前記第１のパルス発生手段出力エッジを基準とする第２
のパルス発生手段を設け、 前記第２のデータラッチ手段のラッチクロックとして前
記第２のパルス発生手段出力を用いたことを特徴とする
画像信号変調装置。2. A triangular wave signal generating means for generating a triangular wave signal synchronized with an input clock, a first data latch means for latching input data, and a second data latch for latching an output of the first data latch means Means, a D / A converter for controlling an output value according to data output from the second data latch means, and a first for comparing the triangular wave signal with the output of the D / A converter.
And a second comparator for comparing the triangular wave signal with an arbitrary reference voltage; a pulse width detecting means for detecting a pulse width of the output of the first comparator; and a selection controlled by the output of the pulse width detecting means. , First
SW having the first comparator output connected to the input terminal thereof and the second comparator output connected to the second input terminal.
A first pulse generating means based on a trailing edge of the SW output; a gate circuit masking the comparator output with the output of the pulse generating means; a second pulse generating means based on an output edge of the first pulse generating means; 2
An image signal modulation apparatus, comprising: a pulse generation unit of (i), wherein an output of the second pulse generation unit is used as a latch clock of the second data latch unit. 【請求項３】 １画素に相当する周期の三角波信号と入
力画像信号とを比較してパルス幅を変調したパルス信号
を生成する画像信号変調装置であって、 生成されるパルス信号の立下りをきっかけとして、入力
画像信号を現在の画素から次の画素の信号に切換えると
ともに、現在の画素の周期が終了するまで、前記パルス
信号の生成を抑制することを特徴とする画像信号変調装
置。3. An image signal modulation device for comparing a triangular wave signal having a period corresponding to one pixel with an input image signal to generate a pulse signal having a modulated pulse width, wherein a falling edge of the generated pulse signal is detected. An image signal modulation device, wherein the input image signal is switched from a current pixel to a signal of a next pixel as a trigger, and the generation of the pulse signal is suppressed until the cycle of the current pixel ends. 【請求項４】 前記生成されるパルス信号のパルス幅が
所定値以下である場合には、そのパルス信号の立下りタ
イミングよりも遅い所定のタイミングで、入力画像信号
を現在の画素から次の画素の信号に切換えるとともに、
現在の画素の周期が終了するまで、前記パルス信号の生
成を抑制することを特徴とする請求項３に記載の画像信
号変調装置。4. When the pulse width of the generated pulse signal is equal to or smaller than a predetermined value, the input image signal is shifted from the current pixel to the next pixel at a predetermined timing later than the falling timing of the pulse signal. Switch to the signal of
The image signal modulation device according to claim 3, wherein the generation of the pulse signal is suppressed until the current pixel period ends. 【請求項５】 前記パルス信号の生成を抑制するために
マスク信号を生成して該マスク信号により前記パルス信
号をマスクし、前記入力信号を次の画素に切換えるタイ
ミングを、前記マスク信号の生成後所定時間遅延させる
ことを特徴とする請求項３または４に記載の画像信号変
調装置。5. A method for generating a mask signal for suppressing generation of the pulse signal, masking the pulse signal with the mask signal, and switching a timing of switching the input signal to a next pixel after the generation of the mask signal The image signal modulation device according to claim 3, wherein the image signal modulation device is delayed by a predetermined time.