JPH11186847A - Crystal oscillation circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To shorten start time at the time of supplying power with simple constitution by providing a diode interposed in a reverse direction between a power source and a gate and a high resistor interposed between the power source and the gate of a transistor. SOLUTION: The gate of the field effect transistor 21 of an enhancement type is grounded by serially interposing a crystal vibrator 22 and a variable capacitor diode 23. Then, the high resistor 29 for shortening the start time of this oscillation circuit is interposed between the gate of the transistor 21 and the power source. Immediately after the power is supplied, the transistor 21 becomes a large amplification factor by supplying a high gate voltage and the amplitude of oscillation output is rapidly increased. Then, the gate voltage is lowered along with the increase of the oscillation output and a fixed normal state is attained. Thus, the time after the power is supplied until oscillation becomes the normal state is shortened to about 2 ms for instance.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、発振出力の立ち上
がり時間を短くすることができる水晶発振器に係わり、
特にＣ−ＭＯＳ回路と一体に構成する集積回路に適する
水晶発振回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a crystal oscillator capable of shortening the rise time of an oscillation output,
In particular, the present invention relates to a crystal oscillation circuit suitable for an integrated circuit integrated with a C-MOS circuit.

【０００２】[0002]

【従来の技術】従来、高精度の周波数源として水晶発振
器が多用されている。このような水晶発振器としては、
種々の回路構成のものが使用されているが、特に水晶発
振回路とＣ−ＭＯＳ回路とを一体に集積回路に構成する
場合、種々の問題がある。2. Description of the Related Art Conventionally, a crystal oscillator has been frequently used as a high-precision frequency source. As such a crystal oscillator,
Various circuit configurations are used, but there are various problems particularly when the crystal oscillation circuit and the C-MOS circuit are integrally formed in an integrated circuit.

【０００３】すなわち、Ｃ−ＭＯＳ回路はＮ−ＭＯＳ−
ＦＥＴ素子とＰ−ＭＯＳ−ＦＥＴ素子のドレイン・ソー
スを直列に接続したものを基本構成とし、その一方だけ
が選択的に導通することによって消費電力を著しく少な
くできる特徴がある。That is, a C-MOS circuit is an N-MOS-
The basic configuration is one in which the drain and source of an FET element and a P-MOS-FET element are connected in series, and there is a feature that power consumption can be significantly reduced by selectively conducting only one of them.

【０００４】したがって、これらのＮ−ＭＯＳ−ＦＥＴ
素子およびＰ−ＭＯＳ−ＦＥＴ素子は、入力電圧が中点
電圧の時に貫通電流の流れないように、ゼロ・バイアス
で電流の流れないエンハンスメント型のＦＥＴを用いる
必要がある。しかしながら、このようなエンハンスメン
ト型のＦＥＴを用いて発振回路を構成した場合、バイア
ス電圧を外部から与える必要がある。Accordingly, these N-MOS-FETs
For the device and the P-MOS-FET device, it is necessary to use an enhancement type FET in which no current flows at zero bias so that a through current does not flow when the input voltage is at the midpoint voltage. However, when an oscillation circuit is configured using such an enhancement type FET, it is necessary to externally apply a bias voltage.

【０００５】一方、ディプレッション型のＦＥＴはゼロ
・バイアスでも電流が流れるために、これを用いた発振
回路ではバイアス電圧を印加しなくても動作させること
ができる。しかしながら、エンハンスメント型のＦＥＴ
の集積回路を構成した半導体チップに、ディプレッショ
ン型のＦＥＴを構成するためには、エンハンスメント型
とは別の半導体製造工程を必要とするために合理的でな
い。On the other hand, since a current flows through a depletion type FET even at zero bias, an oscillation circuit using the same can be operated without applying a bias voltage. However, enhancement type FET
It is not reasonable to configure a depletion-type FET on a semiconductor chip that configures the integrated circuit of (1) because a semiconductor manufacturing process different from that of an enhancement-type FET is required.

【０００６】図４はエンハンスメント型のＦＥＴを用い
たコルピッツ発振回路の一例を示す回路図である。水晶
振動子１の一端をバリキャップダイオード２を介して接
地し、他端をエンハンスメント型のＦＥＴである電界効
果トランジスタ３のゲートに接続している。そしてトラ
ンジスタ３のドレインを電源Ｖｃｃに接続し、ソースを
抵抗４を介して接地するとともにソースからコンデンサ
５を介して発振出力を取り出すようにしている。FIG. 4 is a circuit diagram showing an example of a Colpitts oscillation circuit using an enhancement type FET. One end of the crystal unit 1 is grounded via a varicap diode 2, and the other end is connected to the gate of a field effect transistor 3 which is an enhancement type FET. The drain of the transistor 3 is connected to the power supply Vcc, the source is grounded via the resistor 4, and the oscillation output is taken out from the source via the capacitor 5.

【０００７】そしてトランジスタ３内部のゲートとソー
スの間、およびソースと接地電位の間にそれぞれコンデ
ンサ６、７を介挿している。なおバリキャップダイオー
ド２には抵抗８を介して制御電圧を印加してバリキャッ
プダイオード２の静電容量を制御し、それによって水晶
振動子１の負荷容量を可変して発振周波数を調整するこ
とができるようにしている。[0007] Capacitors 6 and 7 are inserted between the gate and the source inside the transistor 3 and between the source and the ground potential, respectively. A control voltage is applied to the varicap diode 2 via the resistor 8 to control the capacitance of the varicap diode 2, thereby changing the load capacitance of the crystal unit 1 and adjusting the oscillation frequency. I can do it.

【０００８】そして、トランジスタ３のゲートにバイア
ス電圧を与えるために電源Ｖｃｃとゲートの間およびゲ
ートと接地電位との間にそれぞれ分圧抵抗９、１０を介
挿して直流的なバイアス電圧を与えておくようにしてい
る。この分圧抵抗９、１０の値は、たとえば電源電圧
２．５Ｖでゲート電圧１．０Ｖとする場合、１５０Ｋオ
ームおよび１００Ｋオーム程度の値が選択される。ここ
でゲート電圧１．０Ｖの値は、電源投入後に安定な発振
状態を継続中に適当なドレイン電流となるような値に設
定する。Then, in order to apply a bias voltage to the gate of the transistor 3, a DC bias voltage is applied between the power supply Vcc and the gate and between the gate and the ground potential through voltage dividing resistors 9 and 10, respectively. I keep it. For example, when the power supply voltage is 2.5 V and the gate voltage is 1.0 V, the values of the voltage dividing resistors 9 and 10 are selected to be about 150 K ohm and about 100 K ohm. Here, the value of the gate voltage 1.0 V is set to a value such that an appropriate drain current is maintained while a stable oscillation state is maintained after the power is turned on.

【０００９】しかしながら、このような回路構成におい
ては、消費電流が少なくなるように直流的なバイアス電
圧を設定する。したがって発振出力の振幅の小さい電源
投入直後は極めて低いバイアス電圧が印加されることに
なり、素子の増幅率も低くなる。このため電源投入後、
発振出力の振幅が定常状態になるまでに長い時間を要す
る。However, in such a circuit configuration, a DC bias voltage is set so as to reduce current consumption. Therefore, immediately after power-on with a small amplitude of the oscillation output, an extremely low bias voltage is applied, and the amplification factor of the element also decreases. Therefore, after turning on the power,
It takes a long time for the oscillation output amplitude to reach a steady state.

【００１０】しかしながらこのような回路構成の発振器
の発振出力を、たとえば携帯電話器の送受信周波数を決
定するＰＬＬ回路の基準信号として使用する場合、発振
出力の立ち上がり時間をできるだけ短くすることを望ま
れる。すなわち、最近の携帯電話器では消費電力の低減
のために間欠動作を行うようにしている。However, when the oscillation output of the oscillator having such a circuit configuration is used as, for example, a reference signal of a PLL circuit for determining a transmission / reception frequency of a portable telephone, it is desired to minimize the rise time of the oscillation output. That is, in recent mobile phones, an intermittent operation is performed to reduce power consumption.

【００１１】そして間欠動作を行っている際に、電源投
入後に基準信号が安定してＰＬＬ回路がロックするまで
の間は、受信周波数は不確定の状態なので、この間に受
信部等へ供給した電力は無駄に消費されることになる。
したがって無駄な電力消費を極力少なくするためには、
基準信号の立ち上がり時間の短いことを望まれる。しか
しながら、図４に示すような発振回路の発振出力が安定
するまでの時間は、５〜８ｍｓ程度であり、この間の電
力は無駄に浪費されることになり立ち上がり時間を短く
することが望まれている。During the intermittent operation, the reception frequency is in an indeterminate state until the reference signal is stabilized and the PLL circuit is locked after the power is turned on. Will be wasted.
Therefore, in order to minimize unnecessary power consumption,
It is desired that the rise time of the reference signal be short. However, the time until the oscillation output of the oscillation circuit as shown in FIG. 4 is stabilized is about 5 to 8 ms. During this time, power is wasted and it is desired to shorten the rise time. I have.

【００１２】発振器の立ち上がり時間を短くするために
は、ゲートへ高いバイアス電圧を与えて素子の増幅率を
高くすればよい。しかしながらゲートの直流電位を高く
設定しすぎると、消費電流が増加するために好ましくな
い。In order to shorten the rise time of the oscillator, a high bias voltage may be applied to the gate to increase the gain of the element. However, setting the DC potential of the gate too high is not preferable because current consumption increases.

【００１３】このため、たとえば図５に示すブロック図
のように、発振回路１１の発振出力の一部を取り出して
検波器１２で検波し、この検波出力を比較器１３で一定
電圧１４と比較し、この比較出力によって発振回路１１
の発振トランジスタのバイアスを制御することが考えら
れている。For this reason, for example, as shown in the block diagram of FIG. 5, a part of the oscillation output of the oscillation circuit 11 is extracted and detected by the detector 12, and the detected output is compared with the constant voltage 14 by the comparator 13. Oscillating circuit 11
It is considered that the bias of the oscillation transistor is controlled.

【００１４】そして、発振出力の振幅に逆比例したバイ
アス電圧を発振トランジスタのゲートへ印加して、発振
出力の振幅の小さい時は大きな増幅率、大きいときは小
さな増幅率となるように制御する。しかしながら、この
ようなものでは構成が複雑になり、コストも高価になる
問題がある。Then, a bias voltage inversely proportional to the amplitude of the oscillation output is applied to the gate of the oscillation transistor, so that when the amplitude of the oscillation output is small, a large amplification factor is set, and when the amplitude of the oscillation output is large, a small amplification factor is controlled. However, such a configuration has a problem that the configuration is complicated and the cost is high.

【００１５】[0015]

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、従来の発振回路に抵抗値の大き
い抵抗器を１本追加した簡単な構成で、電源投入時の立
ち上がり時間の短い水晶発振回路を提供することを目的
とするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has a simple configuration in which a resistor having a large resistance value is added to a conventional oscillation circuit. It is an object of the present invention to provide a crystal oscillation circuit having a short length.

【００１６】[0016]

【課題を解決するための手段】本発明の請求項１は、エ
ンハンスメント型の電界効果トランジスタを用いたコル
ピッツ型の水晶発振回路において、電源とゲートの間に
逆方向に介挿したダイオードと、電源とトランジスタの
ゲートとの間に介挿した発振出力の立ち上がり時間を短
縮する高抵抗と、を具備したことを特徴とする水晶発振
回路であり、請求項２は請求項１に記載のものにおい
て、発振回路はＣ−ＭＯＳ回路とともに同一半導体チッ
プの集積回路に形成したことを特徴とする水晶発振回路
である。According to a first aspect of the present invention, there is provided a Colpitts type crystal oscillation circuit using an enhancement type field effect transistor, comprising: a diode interposed in the opposite direction between a power supply and a gate; And a high resistance interposed between the transistor and the gate of the transistor to reduce the rise time of the oscillation output. 2. The crystal oscillation circuit according to claim 1, wherein The oscillating circuit is a crystal oscillating circuit formed on an integrated circuit of the same semiconductor chip together with the C-MOS circuit.

【００１７】[0017]

【発明の実施の形態】以下、図１に示す回路図を参照し
て、本発明の実施の形態を説明する。エンハンスメント
型の電界効果トランジスタ２１のゲートを水晶振動子２
２およびバリキャップダイオード２３を直列に介挿して
接地している。そして、このトランジスタ２１のドレイ
ンを電源Ｖｃｃに接続し、ソースを抵抗２４を介して接
地するとともにソースからコンデンサ２５を介して発振
出力を取り出すようにしている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the circuit diagram shown in FIG. The gate of the enhancement type field effect transistor 21 is connected to the quartz oscillator 2
2 and the varicap diode 23 are connected in series and grounded. The drain of the transistor 21 is connected to the power supply Vcc, the source is grounded via the resistor 24, and the oscillation output is taken out from the source via the capacitor 25.

【００１８】そしてトランジスタ２１のゲートとソース
の間、およびソースと接地電位の間にそれぞれコンデン
サ２６、２７を介挿している。なおバリキャップ・ダー
オード２３には、抵抗２８を介して制御電圧を印加して
バリキャップ・ダイオード２３の静電容量を制御し、そ
れによって水晶振動子２２の負荷容量を可変して発振周
波数を調整することができるようにしている。The capacitors 26 and 27 are inserted between the gate and the source of the transistor 21 and between the source and the ground potential, respectively. A control voltage is applied to the varicap diode 23 through a resistor 28 to control the capacitance of the varicap diode 23, thereby changing the load capacitance of the crystal unit 22 and adjusting the oscillation frequency. To be able to.

【００１９】そしてトランジスタ２１のゲートと電源と
の間に発振回路の立ち上がり時間を短くする高抵抗２９
を介挿している。この高抵抗２９の値は少なくとも５０
０ｋオーム、望ましくは１Ｍオーム〜２Ｍオームであ
る。そして電源Ｖｃｃとトランジスタ２１のゲートの間
に逆方向にダイオード３０を介挿している。A high resistance 29 for shortening the rise time of the oscillation circuit is provided between the gate of the transistor 21 and the power supply.
Is interposed. The value of this high resistance 29 is at least 50
0 k ohms, preferably 1 M ohms to 2 M ohms. A diode 30 is inserted between the power supply Vcc and the gate of the transistor 21 in the opposite direction.

【００２０】ここで電源電圧２．５Ｖの場合、電源投入
時にトランジスタ２１のゲート電圧は図２に示すように
変化し、発振出力の振幅は図３に示すように変化する。
すなわち、時間Ｔ１で電源投入直後はトランジスタ２１
のゲート電圧は、電源から高抵抗２８を介して供給され
る電圧によって略電源電圧２．５Ｖとなり大きな増幅率
を得ることができる。Here, when the power supply voltage is 2.5 V, the gate voltage of the transistor 21 changes as shown in FIG. 2 when the power is turned on, and the amplitude of the oscillation output changes as shown in FIG.
That is, immediately after power-on at time T1, the transistor 21
The gate voltage becomes approximately the power supply voltage of 2.5 V by the voltage supplied from the power supply via the high resistance 28, and a large amplification factor can be obtained.

【００２１】そして時間Ｔ２で発振が立ち上がり振幅は
急激に増大する。そして時間Ｔ３で振幅が略０．６Ｖを
越えるとダイオード２９が導通してゲート電圧は低下し
始める。そして時間Ｔ４で振幅が略１．２Ｖｐ−ｐに達
すると飽和状態となり、振幅１．９Ｖｐ−ｐ、ゲート電
圧１．１Ｖの状態で発振が継続される。At time T2, oscillation rises and the amplitude sharply increases. When the amplitude exceeds approximately 0.6 V at time T3, the diode 29 conducts and the gate voltage starts to decrease. Then, when the amplitude reaches approximately 1.2 Vp-p at time T4, a saturation state is reached, and oscillation is continued with an amplitude of 1.9 Vp-p and a gate voltage of 1.1 V.

【００２２】すなわち電源投入直後は高いゲート電圧を
与えることによってトランジスタ２１は大きな増幅率と
なり、急速に発振出力の振幅を増大させる。そして発振
出力の振幅の増大とともにゲート電圧は低下し、一定の
定常状態となる。したがって電源の投入から発振が定常
状態となるまでの時間を、たとえば２ｍｓ程度まで短く
できる。That is, by applying a high gate voltage immediately after the power is turned on, the transistor 21 has a large amplification factor and rapidly increases the amplitude of the oscillation output. Then, the gate voltage decreases as the amplitude of the oscillation output increases, and a steady state is established. Therefore, the time from when the power is turned on until the oscillation becomes a steady state can be shortened to, for example, about 2 ms.

【００２３】そして、トランジスタ２１はエンハンスメ
ント型のＦＥＴを用いるようにしている。したがってこ
のトランジスタ２１にＭＯＳ−ＦＥＴを用いるようにす
れば、Ｃ−ＭＯＳ回路と同一チップ上に同一工程で製造
することができ、両者を混在させた半導体集積回路とす
ることができる利点がある。そして電源投入時の立ち上
がり時間を短くできるので、上記実施例の発振器を、た
とえば間欠動作を行う携帯電話器に用いた場合、消費電
力の低減を図ることができる。The transistor 21 uses an enhancement type FET. Therefore, if a MOS-FET is used for the transistor 21, it can be manufactured on the same chip as the C-MOS circuit in the same process, and there is an advantage that a semiconductor integrated circuit in which both are mixed can be obtained. Since the rise time at power-on can be shortened, power consumption can be reduced when the oscillator of the above embodiment is used, for example, in a mobile phone that performs an intermittent operation.

【００２４】[0024]

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。The present invention is embodied in the form described above and has the following effects.

【００２５】エンハンスメント型のＦＥＴを用いた発振
回路であり、ＭＯＳ−ＦＥＴを用いた場合、Ｃ−ＭＯＳ
回路と同じ半導体チップ上に同じ製造工程で構成するこ
とができる。従来から知られていた発振回路に抵抗器を
１本追加する簡単な構成で、電源投入から発振出力が定
常状態になるまでの時間を著しく短くできる。したがっ
て、たとえば間欠動作を行う携帯型の無線機器等では、
電力の有効利用を図ることができ、それによって消費電
力を低減することができる。This is an oscillation circuit using an enhancement type FET. When a MOS-FET is used, a C-MOS
The circuit can be formed on the same semiconductor chip as the circuit by the same manufacturing process. With a simple configuration in which one resistor is added to the conventionally known oscillation circuit, the time from when the power is turned on until the oscillation output reaches a steady state can be significantly reduced. Therefore, for example, in a portable wireless device that performs an intermittent operation,
Power can be effectively used, and power consumption can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の発振回路の一例を示す回路図である。FIG. 1 is a circuit diagram illustrating an example of an oscillation circuit of the present invention.

【図２】図１に示す発振回路の電源投入時のゲート電圧
の変化を示すグラフである。FIG. 2 is a graph showing a change in a gate voltage of the oscillation circuit shown in FIG. 1 when power is turned on.

【図３】図１に示す発振回路の電源投入時の発振出力の
振幅を示すグラフである。FIG. 3 is a graph showing an amplitude of an oscillation output of the oscillation circuit shown in FIG. 1 when power is turned on.

【図４】従来のエンハンスメント型のＭＯＳ−ＦＥＴを
用いた水晶発振回路の回路図である。FIG. 4 is a circuit diagram of a conventional crystal oscillation circuit using an enhancement type MOS-FET.

【図５】立ち上がり特性を改善した発振器のブロック図
である。FIG. 5 is a block diagram of an oscillator having improved rising characteristics.

【符号の説明】[Explanation of symbols]

２１ トランジスタ ２２ 水晶振動子 ２９ 高抵抗 ３０ ダイオード DESCRIPTION OF SYMBOLS 21 Transistor 22 Crystal oscillator 29 High resistance 30 Diode

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】エンハンスメント型の電界効果トランジス
タを用いたコルピッツ型の水晶発振回路において、 電源とゲートの間に逆方向に介挿したダイオードと、 電源とトランジスタのゲートとの間に介挿した発振出力
の立ち上がり時間を短縮する高抵抗と、 を具備したことを特徴とする水晶発振回路。1. A Colpitts type crystal oscillation circuit using an enhancement type field effect transistor, comprising: a diode interposed in the opposite direction between a power supply and a gate; and an oscillation interposed between a power supply and a gate of the transistor. A crystal oscillation circuit comprising: a high resistance for shortening an output rise time; and 【請求項２】特許請求の範囲第１項に記載のものにおい
て、発振回路はＣ−ＭＯＳ回路とともに同一半導体チッ
プの集積回路に形成したことを特徴とする水晶発振回
路。2. The crystal oscillation circuit according to claim 1, wherein the oscillation circuit is formed on an integrated circuit of the same semiconductor chip together with the C-MOS circuit.