JPH11186538A - 単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法 - Google Patents
単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法Info
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- JPH11186538A JPH11186538A JP9355703A JP35570397A JPH11186538A JP H11186538 A JPH11186538 A JP H11186538A JP 9355703 A JP9355703 A JP 9355703A JP 35570397 A JP35570397 A JP 35570397A JP H11186538 A JPH11186538 A JP H11186538A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N99/00—Subject matter not provided for in other groups of this subclass
- H10N99/05—Devices based on quantum mechanical effects, e.g. quantum interference devices or metal single-electron transistors
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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-
- H—ELECTRICITY
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- G—PHYSICS
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- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
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Abstract
(57)【要約】
【課題】単一電子トンネル接合素子を利用した位相同期
型回路装置の新規な構成と製造方法を提供する。 【解決手段】本発明は、負荷抵抗をトンネル接合素子１
２で構成し、単一電子トンネル接合１０と抵抗用のトン
ネル接合素子１２とを積層構造にして、位相同期型回路
をコンパクトに形成したことを特徴とする。更に、負荷
抵抗１２に適切な抵抗を与える為に、負荷抵抗は複数の
積層した抵抗用トンネル接合１２１〜１２４で構成す
る。そして、抵抗用トンネル接合の電極３７に直流バイ
アス電圧Ｖdcを印加し、単一電子トンネル接合素子の電
極２０に交流ポンプ電圧Ｖpumpを印加する。また、位相
同期型回路を複数ゲートにする場合は、単一電子トンネ
ル接合素子の一方の電極を共通化して交流ポンプ電圧を
印加し、他方の電極を平面的に離間して形成する。そし
て、その他方の電極上に、抵抗用のトンネル接合を積層
することで、複数ゲートの位相同期型回路をコンパクト
に形成することができる。
型回路装置の新規な構成と製造方法を提供する。 【解決手段】本発明は、負荷抵抗をトンネル接合素子１
２で構成し、単一電子トンネル接合１０と抵抗用のトン
ネル接合素子１２とを積層構造にして、位相同期型回路
をコンパクトに形成したことを特徴とする。更に、負荷
抵抗１２に適切な抵抗を与える為に、負荷抵抗は複数の
積層した抵抗用トンネル接合１２１〜１２４で構成す
る。そして、抵抗用トンネル接合の電極３７に直流バイ
アス電圧Ｖdcを印加し、単一電子トンネル接合素子の電
極２０に交流ポンプ電圧Ｖpumpを印加する。また、位相
同期型回路を複数ゲートにする場合は、単一電子トンネ
ル接合素子の一方の電極を共通化して交流ポンプ電圧を
印加し、他方の電極を平面的に離間して形成する。そし
て、その他方の電極上に、抵抗用のトンネル接合を積層
することで、複数ゲートの位相同期型回路をコンパクト
に形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、単一電子トンネル
（Single Electron Tunneling SET)接合素子に、直列抵
抗を通じて直流バイアス電圧を印加し、更に交流ポンプ
信号を印加して、単一電子トンネル接合素子の接合間の
電圧に交流ポンプ信号との位相同期を行わせることで得
られる２つの位相状態を利用した演算及び記憶装置の新
規な構成とその製造方法に関する。
（Single Electron Tunneling SET)接合素子に、直列抵
抗を通じて直流バイアス電圧を印加し、更に交流ポンプ
信号を印加して、単一電子トンネル接合素子の接合間の
電圧に交流ポンプ信号との位相同期を行わせることで得
られる２つの位相状態を利用した演算及び記憶装置の新
規な構成とその製造方法に関する。
【０００２】
【従来の技術】近年において、厚みが薄くかつ面積が小
さい絶縁膜を２枚の半導体層や金属膜の間にはさみ、絶
縁膜を通してトンネル効果により電子を１個づつ通過さ
せる単一電子トンネル効果の研究が盛んに行われてい
る。本発明は、この様な、単一電子トンネル効果を生じ
させる単一電子トンネル接合素子（以下単に、ＳＥＴ接
合素子と称する）に現れる非線形特性を利用して、交流
ポンプとの位相同期を行うこににより得られる安定な２
つの位相状態を利用した演算、記憶装置について、新規
な構造と製造方法を提供するものである。
さい絶縁膜を２枚の半導体層や金属膜の間にはさみ、絶
縁膜を通してトンネル効果により電子を１個づつ通過さ
せる単一電子トンネル効果の研究が盛んに行われてい
る。本発明は、この様な、単一電子トンネル効果を生じ
させる単一電子トンネル接合素子（以下単に、ＳＥＴ接
合素子と称する）に現れる非線形特性を利用して、交流
ポンプとの位相同期を行うこににより得られる安定な２
つの位相状態を利用した演算、記憶装置について、新規
な構造と製造方法を提供するものである。
【０００３】かかる単一電子トンネル接合素子を利用し
た位相同期型演算、記憶回路については、例えば、本発
明者による論文「単一電子トンネル位相論理の構成」電
子情報通信学会、信学技報ＥＤ９６−２１８（１９９７
年３月）等に記載されている。或いは、Kiehl 氏により
ＳＥＴ接合素子にＳＥＴ振動の２倍の周波数のポンプ信
号を印加することで生じる２つの位相状態を情報として
利用するデバイスが提案されている（特願平6-48213
）。
た位相同期型演算、記憶回路については、例えば、本発
明者による論文「単一電子トンネル位相論理の構成」電
子情報通信学会、信学技報ＥＤ９６−２１８（１９９７
年３月）等に記載されている。或いは、Kiehl 氏により
ＳＥＴ接合素子にＳＥＴ振動の２倍の周波数のポンプ信
号を印加することで生じる２つの位相状態を情報として
利用するデバイスが提案されている（特願平6-48213
）。
【０００４】
【発明が解決しようとする課題】しかしながら、従来に
おいてＳＥＴ接合素子については、ほとんどシミュレー
ション解析による動作の報告しか行われておらず、具体
的なデバイス構造とその製造方法についての提案はな
い。従って、ＳＥＴ接合素子を利用した位相同期型回路
は、理論上は有用な動作が確認され、現在広く使用され
ているＣＭＯＳ回路の将来予想される消費電力や集積度
の限界の問題を解決することが期待されるが、実際の構
造を研究することが望まれている。
おいてＳＥＴ接合素子については、ほとんどシミュレー
ション解析による動作の報告しか行われておらず、具体
的なデバイス構造とその製造方法についての提案はな
い。従って、ＳＥＴ接合素子を利用した位相同期型回路
は、理論上は有用な動作が確認され、現在広く使用され
ているＣＭＯＳ回路の将来予想される消費電力や集積度
の限界の問題を解決することが期待されるが、実際の構
造を研究することが望まれている。
【０００５】そこで、本発明の目的は、本発明者等によ
り提案されているＳＥＴ接合素子を利用した位相同期型
の論理及び記憶回路装置の新規な構造とその製造方法を
提供することにある。
り提案されているＳＥＴ接合素子を利用した位相同期型
の論理及び記憶回路装置の新規な構造とその製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、負荷抵抗をトンネル接合素子で構成し、
単一電子トンネル接合と抵抗用のトンネル接合素子とを
積層構造にして、位相同期型回路をコンパクトに形成し
たことを特徴とする。更に、負荷抵抗に適切な抵抗を与
える為に、負荷抵抗は複数の積層した抵抗用トンネル接
合で構成する。そして、抵抗用トンネル接合の電極に直
流バイアス電圧を印加し、単一電子トンネル接合素子の
電極に交流ポンプ電圧を印加する。また、位相同期型回
路を複数ゲートにする場合は、単一電子トンネル接合素
子の一方の電極を共通化して交流ポンプ電圧を印加し、
他方の電極を平面的に離間して形成する。そして、その
他方の電極上に、抵抗用のトンネル接合を積層すること
で、複数ゲートの位相同期型回路をコンパクトに形成す
ることができる。
に、本発明は、負荷抵抗をトンネル接合素子で構成し、
単一電子トンネル接合と抵抗用のトンネル接合素子とを
積層構造にして、位相同期型回路をコンパクトに形成し
たことを特徴とする。更に、負荷抵抗に適切な抵抗を与
える為に、負荷抵抗は複数の積層した抵抗用トンネル接
合で構成する。そして、抵抗用トンネル接合の電極に直
流バイアス電圧を印加し、単一電子トンネル接合素子の
電極に交流ポンプ電圧を印加する。また、位相同期型回
路を複数ゲートにする場合は、単一電子トンネル接合素
子の一方の電極を共通化して交流ポンプ電圧を印加し、
他方の電極を平面的に離間して形成する。そして、その
他方の電極上に、抵抗用のトンネル接合を積層すること
で、複数ゲートの位相同期型回路をコンパクトに形成す
ることができる。
【０００７】上記の構成を実現するために、抵抗用のト
ンネル接合素子の絶縁層を単一電子トンネル接合素子の
絶縁層より大きい誘電率とする。また、両絶縁層の膜厚
を同程度にする。更に、単一電子トンネル接合素子の離
間して形成された他方の電極間に、ゲート間の結合容量
を形成する。
ンネル接合素子の絶縁層を単一電子トンネル接合素子の
絶縁層より大きい誘電率とする。また、両絶縁層の膜厚
を同程度にする。更に、単一電子トンネル接合素子の離
間して形成された他方の電極間に、ゲート間の結合容量
を形成する。
【０００８】上記の目的を達成する為に、本発明は、微
小トンネル接合を有する単一電子トンネル接合素子と、
一端が前記単一電子トンネル接合素子の第１の電極に接
続され、他端に直流バイアス電圧が印加され、負荷抵抗
を形成する抵抗用トンネル接合素子と、前記単一電子ト
ンネル接合素子の第２の電極に印加される交流電圧源と
を有し、前記単一電子トンネル接合素子の接合を第１の
絶縁膜で構成し、前記抵抗用トンネル接合素子の接合を
前記第１の絶縁膜よりも誘電率の大きい第２の絶縁膜で
構成したことを特徴とする。
小トンネル接合を有する単一電子トンネル接合素子と、
一端が前記単一電子トンネル接合素子の第１の電極に接
続され、他端に直流バイアス電圧が印加され、負荷抵抗
を形成する抵抗用トンネル接合素子と、前記単一電子ト
ンネル接合素子の第２の電極に印加される交流電圧源と
を有し、前記単一電子トンネル接合素子の接合を第１の
絶縁膜で構成し、前記抵抗用トンネル接合素子の接合を
前記第１の絶縁膜よりも誘電率の大きい第２の絶縁膜で
構成したことを特徴とする。
【０００９】更に上記の目的を達成する為に、単一電子
トンネル接合素子と、前記単一電子トンネル接合素子に
接続され直流バイアス電圧が印加される負荷抵抗とを有
し、前記単一電子トンネル接合素子に交流ポンプ電圧が
印加される位相同期型回路装置の製造方法において、基
板上の前記単一電子トンネル接合素子の第１の電極を形
成する工程と、前記第１の電極上に前記単一電子トンネ
ル接合素子の接合を形成する第１の絶縁層を形成する工
程と、前記第１の絶縁層上に、前記単一電子トンネル接
合素子の第２の電極を形成する工程と、前記第２の電極
上に、前記第１の絶縁層より大きい誘電率を有する第２
の絶縁層を形成する工程と、前記第２の絶縁層上に、前
記第２の電極に対抗し前記負荷抵抗を構成する抵抗用ト
ンネル接合を構成する抵抗用電極を形成する工程とを有
し、前記第２の電極と第２の絶縁層と前記抵抗用電極に
より前記抵抗用トンネル接合が形成されることを特徴と
する。
トンネル接合素子と、前記単一電子トンネル接合素子に
接続され直流バイアス電圧が印加される負荷抵抗とを有
し、前記単一電子トンネル接合素子に交流ポンプ電圧が
印加される位相同期型回路装置の製造方法において、基
板上の前記単一電子トンネル接合素子の第１の電極を形
成する工程と、前記第１の電極上に前記単一電子トンネ
ル接合素子の接合を形成する第１の絶縁層を形成する工
程と、前記第１の絶縁層上に、前記単一電子トンネル接
合素子の第２の電極を形成する工程と、前記第２の電極
上に、前記第１の絶縁層より大きい誘電率を有する第２
の絶縁層を形成する工程と、前記第２の絶縁層上に、前
記第２の電極に対抗し前記負荷抵抗を構成する抵抗用ト
ンネル接合を構成する抵抗用電極を形成する工程とを有
し、前記第２の電極と第２の絶縁層と前記抵抗用電極に
より前記抵抗用トンネル接合が形成されることを特徴と
する。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
ついて図面を参照して説明する。しかしながら、かかる
実施の形態例が本発明の技術的範囲を限定するものでは
ない。
【００１１】図１は、ＴＰＬ（Tunneling Phase Logic
：トンネル位相論理を意味する）位相同期型回路の基
本回路図である。この基本回路は、微小トンネル接合か
らなり単一電子トンネル現象を生じるＳＥＴ接合素子１
０と、直流電圧Ｖdcと、バイアス抵抗１２と、交流電圧
を供給するポンプ電源１４を有する。
：トンネル位相論理を意味する）位相同期型回路の基
本回路図である。この基本回路は、微小トンネル接合か
らなり単一電子トンネル現象を生じるＳＥＴ接合素子１
０と、直流電圧Ｖdcと、バイアス抵抗１２と、交流電圧
を供給するポンプ電源１４を有する。
【００１２】このＳＥＴ接合素子１０は、絶縁膜を通し
て十分小さな接合が形成され、その容量Ｃは非常に小さ
い。接合のサイズが小さくなるとクーロン相互作用が大
きくなり、電子のトンネルに相関が生じる。従って、Ｓ
ＥＴ接合素子の電流電圧特性は、十分に低い温度環境下
では、図２に示されるとおり、クーロンブロッケイドと
呼ばれる非線形特性になる。即ち、ＳＥＴ接合素子１０
の両電極間に印加される電圧Ｖが０の近傍では、ＳＥＴ
接合素子に存在する容量により決められる静電エネルギ
ーが大きいため、電流が流れなくなる。そして、ＳＥＴ
接合素子の両電極間に電流がながれ始める閾値電圧Ｖｔ
は、 Ｖｔ＝ｅ／２Ｃ で表せられる。
て十分小さな接合が形成され、その容量Ｃは非常に小さ
い。接合のサイズが小さくなるとクーロン相互作用が大
きくなり、電子のトンネルに相関が生じる。従って、Ｓ
ＥＴ接合素子の電流電圧特性は、十分に低い温度環境下
では、図２に示されるとおり、クーロンブロッケイドと
呼ばれる非線形特性になる。即ち、ＳＥＴ接合素子１０
の両電極間に印加される電圧Ｖが０の近傍では、ＳＥＴ
接合素子に存在する容量により決められる静電エネルギ
ーが大きいため、電流が流れなくなる。そして、ＳＥＴ
接合素子の両電極間に電流がながれ始める閾値電圧Ｖｔ
は、 Ｖｔ＝ｅ／２Ｃ で表せられる。
【００１３】従って、かかるＳＥＴ接合素子に直流バイ
アスを印加すると、図３の如き接合電圧特性が見られ
る。即ち、ＳＥＴ接合素子の接合間の容量が充電され、
接合間の電圧が上記の閾値電圧を超えると、電子が一個
だけトンネル効果により接合を通過し、そのトンネル効
果に伴い電流が流れて容量間の電荷が減少する。この動
作を繰り返すことにより、接合間の電圧Ｖｊは、一定の
振動数ωset で振動する。このような単一電子トンネル
接合素子の振動を、単一電子トンネル振動（Single-ele
ctron Tunneling Oscillation ）、またはＳＥＴ振動と
称される。ＳＥＴ接合素子を流れる平均の電流をＩとす
ると、振動数ωset は、２πＩ／ｅと表される。
アスを印加すると、図３の如き接合電圧特性が見られ
る。即ち、ＳＥＴ接合素子の接合間の容量が充電され、
接合間の電圧が上記の閾値電圧を超えると、電子が一個
だけトンネル効果により接合を通過し、そのトンネル効
果に伴い電流が流れて容量間の電荷が減少する。この動
作を繰り返すことにより、接合間の電圧Ｖｊは、一定の
振動数ωset で振動する。このような単一電子トンネル
接合素子の振動を、単一電子トンネル振動（Single-ele
ctron Tunneling Oscillation ）、またはＳＥＴ振動と
称される。ＳＥＴ接合素子を流れる平均の電流をＩとす
ると、振動数ωset は、２πＩ／ｅと表される。
【００１４】そこで、図１に示された様に、ＳＥＴ接合
素子１０にバイアス抵抗１２を介して直流バイアス電圧
を印加すると共に、振動数ωｐ及び振幅Ｖpumpの交流ポ
ンプ電圧をポンプ電源１４から与えると、図４に示され
るとおり、ＳＥＴ接合素子の振動数ωset が、交流ポン
プ信号の振動数ωｐの１／２の振動数に引き込まれて安
定する。しかも、この位相同期には、交流ポンプ信号の
振動数ωｐの半周期離れた２つの位相状態が可能とな
る。従って、これらの２つの位相状態を位相論理状態と
して情報表現の単位として利用することができる。
素子１０にバイアス抵抗１２を介して直流バイアス電圧
を印加すると共に、振動数ωｐ及び振幅Ｖpumpの交流ポ
ンプ電圧をポンプ電源１４から与えると、図４に示され
るとおり、ＳＥＴ接合素子の振動数ωset が、交流ポン
プ信号の振動数ωｐの１／２の振動数に引き込まれて安
定する。しかも、この位相同期には、交流ポンプ信号の
振動数ωｐの半周期離れた２つの位相状態が可能とな
る。従って、これらの２つの位相状態を位相論理状態と
して情報表現の単位として利用することができる。
【００１５】図５は、ＴＰＬ位相同期型回路の例を示す
図である。この例では、図１に示した基本ゲート２０，
２２，２４が三段直列に接続されている。各ゲートは、
容量Ｃ、トンネル抵抗ＲT のＳＥＴ接合素子１０と、負
荷抵抗１２と、直流バイアス電圧Ｖｄｃと、ポンプ電源
１４で構成される。但し、ポンプ電源１４は各ゲートに
共通に設けられ、ＳＥＴ接合素子１０の一方の電極に共
通に接続される。また、ゲート間は、容量Ｃinの結合容
量１６で結合される。
図である。この例では、図１に示した基本ゲート２０，
２２，２４が三段直列に接続されている。各ゲートは、
容量Ｃ、トンネル抵抗ＲT のＳＥＴ接合素子１０と、負
荷抵抗１２と、直流バイアス電圧Ｖｄｃと、ポンプ電源
１４で構成される。但し、ポンプ電源１４は各ゲートに
共通に設けられ、ＳＥＴ接合素子１０の一方の電極に共
通に接続される。また、ゲート間は、容量Ｃinの結合容
量１６で結合される。
【００１６】上記した通り、それぞれのゲートのＴＰＬ
位相同期型回路は、ポンプ電圧に同期しその半分の振動
数を持つＳＥＴ振動の発生により、位相が互いにπずれ
た２つの振動状態を有する。かかるゲートを図５の様に
接続した場合、前段の振動が一方の位相状態にある時、
次段の直流バイアスを引き上げることにより、前段の状
態に対応した位相状態に次段のゲートが引き込まれる。
具体的には、ゲート２０が一方の位相状態の時に、ゲー
ト２２の直流バイアスを引き上げると、ゲート２２は他
方の位相状態に引き込まれる。前段が奇数個のゲートで
構成されると、多数決論理で、その反転位相状態に引き
込まれる。これらの動作については、例えば前述の本発
明者による論文「単一電子トンネル位相論理の構成」電
子情報通信学会、信学技報ＥＤ９６−２１８（１９９７
年３月）等に記載されている。
位相同期型回路は、ポンプ電圧に同期しその半分の振動
数を持つＳＥＴ振動の発生により、位相が互いにπずれ
た２つの振動状態を有する。かかるゲートを図５の様に
接続した場合、前段の振動が一方の位相状態にある時、
次段の直流バイアスを引き上げることにより、前段の状
態に対応した位相状態に次段のゲートが引き込まれる。
具体的には、ゲート２０が一方の位相状態の時に、ゲー
ト２２の直流バイアスを引き上げると、ゲート２２は他
方の位相状態に引き込まれる。前段が奇数個のゲートで
構成されると、多数決論理で、その反転位相状態に引き
込まれる。これらの動作については、例えば前述の本発
明者による論文「単一電子トンネル位相論理の構成」電
子情報通信学会、信学技報ＥＤ９６−２１８（１９９７
年３月）等に記載されている。
【００１７】本発明は、図５の様なＴＰＬ位相同期型回
路を構成する為の新規な構成を提案する。図６は、ＴＰ
Ｌ位相同期型回路の具体的構成例である。図５と同様に
３段のゲート２０，２２，２４の構成が示される。各ゲ
ートのＳＥＴ接合素子１０の一方の電極は、共通に接続
され、図示しないポンプ電圧源Ｖpumpに接続される。ま
た、負荷抵抗１２は、４つのトンネル接合素子１２１〜
１２４を直列に接続して構成される。これらの負荷抵抗
１２を構成するトンネル接合素子は、単一電子トンネル
現象ではなく、通常のトンネル現象を有し、一定のトン
ネル抵抗ＲT を有する。そして、それらの複数の直列接
続されたトンネル抵抗ＲT により、負荷抵抗１２を構成
する。更に、ＳＥＴ接合素子１０と負荷抵抗１２との接
続点に、前段、後段との結合容量１６が接続される。
路を構成する為の新規な構成を提案する。図６は、ＴＰ
Ｌ位相同期型回路の具体的構成例である。図５と同様に
３段のゲート２０，２２，２４の構成が示される。各ゲ
ートのＳＥＴ接合素子１０の一方の電極は、共通に接続
され、図示しないポンプ電圧源Ｖpumpに接続される。ま
た、負荷抵抗１２は、４つのトンネル接合素子１２１〜
１２４を直列に接続して構成される。これらの負荷抵抗
１２を構成するトンネル接合素子は、単一電子トンネル
現象ではなく、通常のトンネル現象を有し、一定のトン
ネル抵抗ＲT を有する。そして、それらの複数の直列接
続されたトンネル抵抗ＲT により、負荷抵抗１２を構成
する。更に、ＳＥＴ接合素子１０と負荷抵抗１２との接
続点に、前段、後段との結合容量１６が接続される。
【００１８】上記の構成にすることで、ＴＰＬ回路を、
絶縁体とそれを挟む導体（金属などの導体及びシリコン
などの半導体の両方を含む）で形成される接合だけで構
成することができる。
絶縁体とそれを挟む導体（金属などの導体及びシリコン
などの半導体の両方を含む）で形成される接合だけで構
成することができる。
【００１９】図７は、図６の等価回路図である。即ち、
単一電子トンネル（ＳＥＴ）接合素子１０や、トンネル
接合素子１２１〜１２４は、接合容量Ｃとトンネル抵抗
ＲTの並列回路で表すことができる。簡単にいえば、Ｓ
ＥＴ接合素子１０では、単一電子トンネル現象が生じる
様に、その絶縁膜を極微小にし、その容量Ｃを非常に小
さくする必要がある。一方、負荷抵抗１２を構成するト
ンネル接合素子１２１〜１２４は、単一電子トンネル効
果ではなく、通常のポアッソン過程によるトンネル現象
が生じる様に、接合容量を十分に大きくする必要があ
る。また、結合容量１６は、トンネル現象が生じない通
常の結合容量としての機能が求められる。
単一電子トンネル（ＳＥＴ）接合素子１０や、トンネル
接合素子１２１〜１２４は、接合容量Ｃとトンネル抵抗
ＲTの並列回路で表すことができる。簡単にいえば、Ｓ
ＥＴ接合素子１０では、単一電子トンネル現象が生じる
様に、その絶縁膜を極微小にし、その容量Ｃを非常に小
さくする必要がある。一方、負荷抵抗１２を構成するト
ンネル接合素子１２１〜１２４は、単一電子トンネル効
果ではなく、通常のポアッソン過程によるトンネル現象
が生じる様に、接合容量を十分に大きくする必要があ
る。また、結合容量１６は、トンネル現象が生じない通
常の結合容量としての機能が求められる。
【００２０】ＳＥＴ接合素子１０は、接合のサイズを十
分に小さくし、容量Ｃを十分に小さくすることで、クー
ロン相互作用が大きくなり、電子のトンネルに相関が生
じ、時間的に周期的なＳＥＴ振動を発生する。従って、
ＳＥＴ接合素子１０の容量Ｃは、例えば０．１ａＦ〜１
０ａＦの小さい値であることが好ましい。また、ＳＥＴ
接合素子１０のトンネル抵抗ＲT は、量子抵抗ＲQ ＝
６．４６ｋΩを単位にして、１〜３０ＲQ 程度の比較的
低い値が好ましい。上記の容量範囲は、動作温度によっ
て選択される。例えば、室温などの高温下では、０．１
ａＦなどの非常に小さい値が要求される。一方、液体窒
素温度下では、１０ａＦなどの比較的大きい値でも単一
電子トンネル現象が可能である。一般に、接合の絶縁膜
の厚さは、トンネル抵抗ＲT に指数関数的に影響を及ぼ
すので、上記のトンネル抵抗値を満足する為には、もっ
ぱら接合の面積と絶縁膜の誘電率を最適化する必要があ
る。従って、デバイス設計には液体窒素温度下で動作さ
せるデバイスのほうが設計の自由度は高い。
分に小さくし、容量Ｃを十分に小さくすることで、クー
ロン相互作用が大きくなり、電子のトンネルに相関が生
じ、時間的に周期的なＳＥＴ振動を発生する。従って、
ＳＥＴ接合素子１０の容量Ｃは、例えば０．１ａＦ〜１
０ａＦの小さい値であることが好ましい。また、ＳＥＴ
接合素子１０のトンネル抵抗ＲT は、量子抵抗ＲQ ＝
６．４６ｋΩを単位にして、１〜３０ＲQ 程度の比較的
低い値が好ましい。上記の容量範囲は、動作温度によっ
て選択される。例えば、室温などの高温下では、０．１
ａＦなどの非常に小さい値が要求される。一方、液体窒
素温度下では、１０ａＦなどの比較的大きい値でも単一
電子トンネル現象が可能である。一般に、接合の絶縁膜
の厚さは、トンネル抵抗ＲT に指数関数的に影響を及ぼ
すので、上記のトンネル抵抗値を満足する為には、もっ
ぱら接合の面積と絶縁膜の誘電率を最適化する必要があ
る。従って、デバイス設計には液体窒素温度下で動作さ
せるデバイスのほうが設計の自由度は高い。
【００２１】ＳＥＴ接合素子１０のトンネル抵抗ＲT の
１〜３０ＲQ について、下限の１Ｒ Q は、単一電子トン
ネル効果が得られる最小値を意味する。また、トンネル
抵抗が大きくなることは、単一電子トンネル効果の動作
速度が落ちることを意味するので、トンネル抵抗ＲQ の
上限の３０ＲQ は、ＳＥＴ振動及び２つの位相状態を確
実にする為の上限値といえる。
１〜３０ＲQ について、下限の１Ｒ Q は、単一電子トン
ネル効果が得られる最小値を意味する。また、トンネル
抵抗が大きくなることは、単一電子トンネル効果の動作
速度が落ちることを意味するので、トンネル抵抗ＲQ の
上限の３０ＲQ は、ＳＥＴ振動及び２つの位相状態を確
実にする為の上限値といえる。
【００２２】上記の条件を考慮すると、ＳＥＴ接合素子
の具体的な絶縁膜は、誘電率が５以下、厚さが２ｎｍ〜
２００ｎｍであることが望まれる。上記した通り、膜厚
はトンネル抵抗ＲT に指数関数的な大きな影響を与える
ので、誘電率の小さい物質を選択することが好ましい。
の具体的な絶縁膜は、誘電率が５以下、厚さが２ｎｍ〜
２００ｎｍであることが望まれる。上記した通り、膜厚
はトンネル抵抗ＲT に指数関数的な大きな影響を与える
ので、誘電率の小さい物質を選択することが好ましい。
【００２３】負荷抵抗１２を構成するトンネル接合素子
１２１〜１２４は、単一電子トンネル効果が発生しない
ように、その容量は、上記のＳＥＴ接合素子１０より
も、例えば５０倍以上大きいことが好ましい。従って、
上記のＳＥＴ接合素子の容量範囲０．１ａＦ〜１０ａＦ
に対して、トンネル接合素子１２１〜１２４の容量は、
５ａＦ以上が必要である。上記の液体窒素下でのデバイ
ス例では、ＳＥＴ接合素子の容量を１０ａＦとしたが、
それに対応する負荷抵抗１２のトンネル接合素子の容量
は、５００ａＦ以上が望ましい。また、室温下において
動作させる為に、ＳＥＴ接合素子１０の容量を０．１ａ
Ｆにする場合は、トンネル接合素子１２１〜１２４の容
量は５ａＦ程度（約５０倍）が好ましい。
１２１〜１２４は、単一電子トンネル効果が発生しない
ように、その容量は、上記のＳＥＴ接合素子１０より
も、例えば５０倍以上大きいことが好ましい。従って、
上記のＳＥＴ接合素子の容量範囲０．１ａＦ〜１０ａＦ
に対して、トンネル接合素子１２１〜１２４の容量は、
５ａＦ以上が必要である。上記の液体窒素下でのデバイ
ス例では、ＳＥＴ接合素子の容量を１０ａＦとしたが、
それに対応する負荷抵抗１２のトンネル接合素子の容量
は、５００ａＦ以上が望ましい。また、室温下において
動作させる為に、ＳＥＴ接合素子１０の容量を０．１ａ
Ｆにする場合は、トンネル接合素子１２１〜１２４の容
量は５ａＦ程度（約５０倍）が好ましい。
【００２４】負荷抵抗１２のトンネル接合素子１２１〜
１２４は、上記したＳＥＴ振動を発生させる為に、ある
程度大きいのトンネル抵抗ＲT が必要である。図３に示
したＳＥＴ振動の現実的な周期を得る為には、ＳＥＴ接
合素子１０の容量を充電するＣＲ時定数を、ある程度大
きくする必要があるからである。例えば、合成された負
荷抵抗１２は、回路の正常動作の為には、例えば１００
ＲQ 以上の高い値が要求される。図６，７に示される様
に４個のトンネル接合素子１２１〜１２４により負荷抵
抗１２が構成される場合は、従って、２５ＲQ 以上の高
い値が好ましい。従って、本実施の形態例では、トンネ
ル接合素子のトンネル抵抗は、５ＲQ 以上の比較的高い
値が好ましい。
１２４は、上記したＳＥＴ振動を発生させる為に、ある
程度大きいのトンネル抵抗ＲT が必要である。図３に示
したＳＥＴ振動の現実的な周期を得る為には、ＳＥＴ接
合素子１０の容量を充電するＣＲ時定数を、ある程度大
きくする必要があるからである。例えば、合成された負
荷抵抗１２は、回路の正常動作の為には、例えば１００
ＲQ 以上の高い値が要求される。図６，７に示される様
に４個のトンネル接合素子１２１〜１２４により負荷抵
抗１２が構成される場合は、従って、２５ＲQ 以上の高
い値が好ましい。従って、本実施の形態例では、トンネ
ル接合素子のトンネル抵抗は、５ＲQ 以上の比較的高い
値が好ましい。
【００２５】上記の条件を考慮すると、トンネル接合素
子の具体的な絶縁膜は、誘電率が５以上、厚さが２ｎｍ
〜２００ｎｍであることが望まれる。この膜厚は、ＳＥ
Ｔ接合素子１０の膜厚と同じにすることを前提とする。
従って、両接合素子の誘電率と面積により上記した５０
倍の容量値の違いとトンネル抵抗値の違いを実現するこ
とが必要となる。
子の具体的な絶縁膜は、誘電率が５以上、厚さが２ｎｍ
〜２００ｎｍであることが望まれる。この膜厚は、ＳＥ
Ｔ接合素子１０の膜厚と同じにすることを前提とする。
従って、両接合素子の誘電率と面積により上記した５０
倍の容量値の違いとトンネル抵抗値の違いを実現するこ
とが必要となる。
【００２６】次に、結合容量１６は、単に前段のＳＥＴ
接合間の電圧のＳＥＴ振動を後段に伝える通常の容量と
しての機能が求められるので、トンネル効果が生じない
程度のきわめて高いトンネル抵抗と、ゲート内でのＳＥ
Ｔ振動に影響を与えない非常に小さい容量を持つことが
要求される。例えば、容量は、ＳＥＴ接合素子のそれと
同程度の０．１ａＦ〜１０ａＦ程度の非常に小さい値が
望ましい。この範囲内で上記のＳＥＴ接合素子の容量値
に適合する値が選択される。また、トンネル抵抗は、ト
ンネル効果が生じない例えば１００ＲQ 以上の高い値が
必要である。
接合間の電圧のＳＥＴ振動を後段に伝える通常の容量と
しての機能が求められるので、トンネル効果が生じない
程度のきわめて高いトンネル抵抗と、ゲート内でのＳＥ
Ｔ振動に影響を与えない非常に小さい容量を持つことが
要求される。例えば、容量は、ＳＥＴ接合素子のそれと
同程度の０．１ａＦ〜１０ａＦ程度の非常に小さい値が
望ましい。この範囲内で上記のＳＥＴ接合素子の容量値
に適合する値が選択される。また、トンネル抵抗は、ト
ンネル効果が生じない例えば１００ＲQ 以上の高い値が
必要である。
【００２７】上記の条件を考慮して、結合容量の具体的
な絶縁体は、誘電率が５以上、厚さが２ｎｍ〜２００ｎ
ｍであることが望まれる。結合容量の場合は、非常に高
いトンネル抵抗を有するので、例えば負荷抵抗のトンネ
ル接合に使用する絶縁膜と同じ誘電率であっても、膜厚
を厚くすることで、容量値を小さくすることが可能であ
る。その場合、膜厚が厚いことに伴いトンネル抵抗値も
大きくなる。また、接合の面積を小さくすることで、同
様に容量を小さくし且つトンネル抵抗を大きくすること
もできる。
な絶縁体は、誘電率が５以上、厚さが２ｎｍ〜２００ｎ
ｍであることが望まれる。結合容量の場合は、非常に高
いトンネル抵抗を有するので、例えば負荷抵抗のトンネ
ル接合に使用する絶縁膜と同じ誘電率であっても、膜厚
を厚くすることで、容量値を小さくすることが可能であ
る。その場合、膜厚が厚いことに伴いトンネル抵抗値も
大きくなる。また、接合の面積を小さくすることで、同
様に容量を小さくし且つトンネル抵抗を大きくすること
もできる。
【００２８】図８は、上記の条件を考慮して構成したＴ
ＰＬ回路の具体的構造を示す断面図である。基板４０上
に共通電極層３０が形成され、その上に第１の絶縁体層
３１が形成される。そして、第１の絶縁体層３１の上
に、それぞれのゲートのＳＥＴ接合素子を形成するため
の導電体（半導体を含む）からなる電極層３２が、離間
して設けられる。更に、それらの電極層３２の上にそれ
ぞれ、第２の絶縁体層３３を介して、負荷抵抗１２とな
るトンネル接合素子の電極３４，３５，３６及び３７が
形成される。
ＰＬ回路の具体的構造を示す断面図である。基板４０上
に共通電極層３０が形成され、その上に第１の絶縁体層
３１が形成される。そして、第１の絶縁体層３１の上
に、それぞれのゲートのＳＥＴ接合素子を形成するため
の導電体（半導体を含む）からなる電極層３２が、離間
して設けられる。更に、それらの電極層３２の上にそれ
ぞれ、第２の絶縁体層３３を介して、負荷抵抗１２とな
るトンネル接合素子の電極３４，３５，３６及び３７が
形成される。
【００２９】図６の構成図と対比することで理解される
通り、ＳＥＴ接合素子１０と負荷抵抗のトンネル接合素
子１２１〜１２４とが、基板４０に対して多層構造で構
成される。そして、十分な負荷抵抗を実現するために、
直列接続される複数のトンネル接合素子１２１〜１２４
が多層構造で構成される。また、ＳＥＴ接合素子の分離
された電極３２間の水平方向の距離を、その上に形成さ
れるトンネル接合素子の電極３４，３５，３６の間の水
平方向の距離よりも短くすることで、ＳＥＴ接合素子の
電極３２間の横方向に、結合容量１６を形成することが
できる。
通り、ＳＥＴ接合素子１０と負荷抵抗のトンネル接合素
子１２１〜１２４とが、基板４０に対して多層構造で構
成される。そして、十分な負荷抵抗を実現するために、
直列接続される複数のトンネル接合素子１２１〜１２４
が多層構造で構成される。また、ＳＥＴ接合素子の分離
された電極３２間の水平方向の距離を、その上に形成さ
れるトンネル接合素子の電極３４，３５，３６の間の水
平方向の距離よりも短くすることで、ＳＥＴ接合素子の
電極３２間の横方向に、結合容量１６を形成することが
できる。
【００３０】図９は、ＴＰＬ回路を構成する単一電子接
合、抵抗用の接合及び結合用の接合のそれぞれの容量Ｃ
とトンネル抵抗ＲT のシミュレーション値を示す。この
シミュレーション値は、、単一電子接合を構成する第１
の絶縁体層３１の誘電率ｅ１と抵抗用の接合及び結合用
の接合を構成する第２の絶縁体層３３の誘電率ｅ２とを
変更し、それぞれ適切なサイズにした時の値である。
尚、第１の絶縁体層３１の膜厚は２０ｎｍ、第２の絶縁
体層３３による抵抗用の接合の膜厚も２０ｎｍ、そし
て、結合容量の接合は１００ｎｍとした。
合、抵抗用の接合及び結合用の接合のそれぞれの容量Ｃ
とトンネル抵抗ＲT のシミュレーション値を示す。この
シミュレーション値は、、単一電子接合を構成する第１
の絶縁体層３１の誘電率ｅ１と抵抗用の接合及び結合用
の接合を構成する第２の絶縁体層３３の誘電率ｅ２とを
変更し、それぞれ適切なサイズにした時の値である。
尚、第１の絶縁体層３１の膜厚は２０ｎｍ、第２の絶縁
体層３３による抵抗用の接合の膜厚も２０ｎｍ、そし
て、結合容量の接合は１００ｎｍとした。
【００３１】行（ａ）は、二つの絶縁体層３１，３３の
誘電率を同じにし、抵抗用接合を形成する電極３４，３
５，３６の面積をＳＥＴ接合素子を形成する電極３２の
面積と同程度にし、また、それぞれの電極間の絶縁体層
の膜厚を等しくした場合のシミュレーション例である。
この場合は、結合用接合を構成する電極３２間の距離が
十分長く、トンネル抵抗ＲT は５００ＲQ と十分に大き
いが、接合としての面積は電極の膜厚と長さから決まる
小さい値であり、また２つの絶縁体層の誘電率を同じに
しているので、その容量Ｃは０．４ａＦと小さくなりす
ぎる。従って、結合容量としてトンネル抵抗が大きくて
トンネル効果が発生しにくく好ましいが、結合容量とし
て十分な容量を持たないので好ましくない。一方、単一
電子接合と抵抗用接合とは、同じ容量Ｃとトンネル抵抗
ＲT を有する。この構成では、抵抗用接合に単一電子ト
ンネル効果が発生するので好ましくない。
誘電率を同じにし、抵抗用接合を形成する電極３４，３
５，３６の面積をＳＥＴ接合素子を形成する電極３２の
面積と同程度にし、また、それぞれの電極間の絶縁体層
の膜厚を等しくした場合のシミュレーション例である。
この場合は、結合用接合を構成する電極３２間の距離が
十分長く、トンネル抵抗ＲT は５００ＲQ と十分に大き
いが、接合としての面積は電極の膜厚と長さから決まる
小さい値であり、また２つの絶縁体層の誘電率を同じに
しているので、その容量Ｃは０．４ａＦと小さくなりす
ぎる。従って、結合容量としてトンネル抵抗が大きくて
トンネル効果が発生しにくく好ましいが、結合容量とし
て十分な容量を持たないので好ましくない。一方、単一
電子接合と抵抗用接合とは、同じ容量Ｃとトンネル抵抗
ＲT を有する。この構成では、抵抗用接合に単一電子ト
ンネル効果が発生するので好ましくない。
【００３２】行（ｂ）は、二つの絶縁体層３１，３３の
誘電率及び膜厚を同じにしたまま、電極３４，３５，３
６の面積を電極３２の面積よりも大きくして、抵抗用の
接合に単一電子トンネル効果が発生しないようにした例
である。抵抗用の接合の容量は、面積を大きくしたこと
である程度大きくすることができた。しかし、電極の面
積を大きくして接合面積を大きくした結果、そのトンネ
ル抵抗ＲT は０．１Ｒ Q と小さくなりすぎた。これで
は、接合１２１〜１２４からなる負荷抵抗の抵抗値が低
くなりすぎ、ＴＰＬ回路として動作不能になる。また、
結合容量については、行（ａ）の場合と同様に、２つの
絶縁体層３１，３３の誘電率を同じにした為に、結合容
量Ｃが十分に大きくならず、ゲート間の情報の伝達が不
十分になる。
誘電率及び膜厚を同じにしたまま、電極３４，３５，３
６の面積を電極３２の面積よりも大きくして、抵抗用の
接合に単一電子トンネル効果が発生しないようにした例
である。抵抗用の接合の容量は、面積を大きくしたこと
である程度大きくすることができた。しかし、電極の面
積を大きくして接合面積を大きくした結果、そのトンネ
ル抵抗ＲT は０．１Ｒ Q と小さくなりすぎた。これで
は、接合１２１〜１２４からなる負荷抵抗の抵抗値が低
くなりすぎ、ＴＰＬ回路として動作不能になる。また、
結合容量については、行（ａ）の場合と同様に、２つの
絶縁体層３１，３３の誘電率を同じにした為に、結合容
量Ｃが十分に大きくならず、ゲート間の情報の伝達が不
十分になる。
【００３３】行（ｃ）は、ＳＥＴ接合素子の絶縁体層３
１の誘電率ｅ１を、負荷抵抗の接合の絶縁体層３３の誘
電率ｅ２よりも小さくして、抵抗用接合を形成する電極
３４，３５，３６の面積をＳＥＴ接合素子を形成する電
極３２の面積と同程度にし、また、それぞれの電極間の
絶縁体層の膜厚を等しくした場合のシミュレーション例
である。この場合は、抵抗用の接合は単一電子接合より
も大きい容量値となり、しかも、ある程度トンネル抵抗
ＲT を大きくすることができた。しかも、誘電率ｅ２を
大きくして、結合用の接合の容量Ｃを、上記（ａ），
（ｂ）よりも大きくすることができた。即ち、結合用の
接合の膜厚（横方向の距離）を十分大きくしてトンネル
抵抗を大きくしても、その接合の誘電率ｅ２を大きくす
ることで、ＳＥＴ接合の容量と同程度にすることがこと
ができた。
１の誘電率ｅ１を、負荷抵抗の接合の絶縁体層３３の誘
電率ｅ２よりも小さくして、抵抗用接合を形成する電極
３４，３５，３６の面積をＳＥＴ接合素子を形成する電
極３２の面積と同程度にし、また、それぞれの電極間の
絶縁体層の膜厚を等しくした場合のシミュレーション例
である。この場合は、抵抗用の接合は単一電子接合より
も大きい容量値となり、しかも、ある程度トンネル抵抗
ＲT を大きくすることができた。しかも、誘電率ｅ２を
大きくして、結合用の接合の容量Ｃを、上記（ａ），
（ｂ）よりも大きくすることができた。即ち、結合用の
接合の膜厚（横方向の距離）を十分大きくしてトンネル
抵抗を大きくしても、その接合の誘電率ｅ２を大きくす
ることで、ＳＥＴ接合の容量と同程度にすることがこと
ができた。
【００３４】結合用の接合の容量Ｃは、ＳＥＴ接合素子
の容量の例えば半分程度が最も好ましい。結合容量が上
記（ａ），（ｂ）の如く極端に小さい場合は、ゲート間
の結合が小さく実用的ではないが、余り大きいと、ＳＥ
Ｔ接合素子の発振に悪影響を与える。従って、結合容量
はＳＥＴ接合素子の容量の約半分程度が好ましい。行
（ｃ）の例では、結合容量は約半分の１ａＦになってい
る。
の容量の例えば半分程度が最も好ましい。結合容量が上
記（ａ），（ｂ）の如く極端に小さい場合は、ゲート間
の結合が小さく実用的ではないが、余り大きいと、ＳＥ
Ｔ接合素子の発振に悪影響を与える。従って、結合容量
はＳＥＴ接合素子の容量の約半分程度が好ましい。行
（ｃ）の例では、結合容量は約半分の１ａＦになってい
る。
【００３５】上記から明らかなように、図９の図表のシ
ミュレーション値が必ずしも最適値を示すものではない
が、ＳＥＴ接合を形成する第１の絶縁体層３１の誘電率
ｅ１を、負荷抵抗を形成するトンネル接合と結合容量の
接合を形成する第２の絶縁体層３３の誘電率ｅ２より小
さくすることで、上記したそれぞれの接合の要件をクリ
アすることができる。しかも、図９の例では、ＳＥＴ接
合の絶縁体層３１の膜厚と、トンネル接合の絶縁体層３
３の膜厚とを同程度にしているので、製造も容易になる
ことが予想される。
ミュレーション値が必ずしも最適値を示すものではない
が、ＳＥＴ接合を形成する第１の絶縁体層３１の誘電率
ｅ１を、負荷抵抗を形成するトンネル接合と結合容量の
接合を形成する第２の絶縁体層３３の誘電率ｅ２より小
さくすることで、上記したそれぞれの接合の要件をクリ
アすることができる。しかも、図９の例では、ＳＥＴ接
合の絶縁体層３１の膜厚と、トンネル接合の絶縁体層３
３の膜厚とを同程度にしているので、製造も容易になる
ことが予想される。
【００３６】図８の断面構造において、第１の絶縁体層
３１と第２の絶縁体層３３は、例えば酸化シリコン（Ｓ
ｉＯ2 、誘電率が３．８〜９）と窒化シリコン（Ｓｉ3
Ｎ4、誘電率が約７）との組み合わせや、酸化シリコン
と酸化タンタル（Ｔａ2 Ｏ5、誘電率が約２５）との組
み合わせなどが使用される。
３１と第２の絶縁体層３３は、例えば酸化シリコン（Ｓ
ｉＯ2 、誘電率が３．８〜９）と窒化シリコン（Ｓｉ3
Ｎ4、誘電率が約７）との組み合わせや、酸化シリコン
と酸化タンタル（Ｔａ2 Ｏ5、誘電率が約２５）との組
み合わせなどが使用される。
【００３７】更に、図８の断面構造において、上記した
通り、接合における絶縁膜の厚さはトンネル抵抗を設定
された値に収める為に決定される。従って、ＳＥＴ接合
と抵抗用の接合の絶縁膜の厚さは、トンネル可能である
必要があるので、２０ｎｍの如く薄くする必要がある。
また、隣接するＴＰＬゲートのＳＥＴ接合素子の電極間
は、上記の膜厚よりも長く（例えば２００ｎｍ）設定さ
れ、結合容量をＳＥＴ接合素子と同程度にし、十分に大
きいトンネル抵抗値にすることができる。複数のＴＰＬ
ゲートを組み合わせて回路を構成する場合、結合が不要
なＴＰＬゲート間は、例えば十分な距離を設定すること
により、電気的に分離されることができる。或いは、図
示しないが、ＴＰＬゲート間により高い誘電率の絶縁体
の壁を形成しても分離することができる。
通り、接合における絶縁膜の厚さはトンネル抵抗を設定
された値に収める為に決定される。従って、ＳＥＴ接合
と抵抗用の接合の絶縁膜の厚さは、トンネル可能である
必要があるので、２０ｎｍの如く薄くする必要がある。
また、隣接するＴＰＬゲートのＳＥＴ接合素子の電極間
は、上記の膜厚よりも長く（例えば２００ｎｍ）設定さ
れ、結合容量をＳＥＴ接合素子と同程度にし、十分に大
きいトンネル抵抗値にすることができる。複数のＴＰＬ
ゲートを組み合わせて回路を構成する場合、結合が不要
なＴＰＬゲート間は、例えば十分な距離を設定すること
により、電気的に分離されることができる。或いは、図
示しないが、ＴＰＬゲート間により高い誘電率の絶縁体
の壁を形成しても分離することができる。
【００３８】更に、ＴＰＬゲート間の距離に対する設計
の自由度を確保する為に、ＴＰＬゲート間の絶縁体を第
３の誘電率を持つ材料にする。即ち、電極３２間の絶縁
体の誘電率を第３の誘電率とし、電極３２間の距離が高
集積化等の理由で短くなる場合は、第３の誘電率は上記
の誘電率ｅ１，ｅ２よりも小さいものが選択され、ま
た、電極３２間の距離が、製造方法の限界や、結合され
るゲート数の増大等の理由で長くなる場合は、第３の誘
電率は大きいものが選択される。
の自由度を確保する為に、ＴＰＬゲート間の絶縁体を第
３の誘電率を持つ材料にする。即ち、電極３２間の絶縁
体の誘電率を第３の誘電率とし、電極３２間の距離が高
集積化等の理由で短くなる場合は、第３の誘電率は上記
の誘電率ｅ１，ｅ２よりも小さいものが選択され、ま
た、電極３２間の距離が、製造方法の限界や、結合され
るゲート数の増大等の理由で長くなる場合は、第３の誘
電率は大きいものが選択される。
【００３９】図１０〜図１２は、図８に示されたＴＰＬ
位相同期型回路構造の製造方法を示す図である。製造工
程順の（１）〜（１５）の断面図に従って本実施の形態
例の製造方法を示す。
位相同期型回路構造の製造方法を示す図である。製造工
程順の（１）〜（１５）の断面図に従って本実施の形態
例の製造方法を示す。
【００４０】図１０（１）、（２） Ｐ型のシリコン基板４０の表面にリンをイオン注入し
て、アニールすることによりｎ型のシリコン層３０を形
成する。このシリコン層３０は、ＳＥＴ接合素子の共通
電極となる。
て、アニールすることによりｎ型のシリコン層３０を形
成する。このシリコン層３０は、ＳＥＴ接合素子の共通
電極となる。
【００４１】図１０（３）、（４） 熱酸化工程により、シリコン層３０の表面に厚さ２０ｎ
ｍの酸化シリコンからなる第１の絶縁体層３１を形成す
る。そして、その絶縁体層３１上に、ＣＶＤ法により厚
さ２０ｎｍのｎ型のポリシリコン層３２を成長する。
ｍの酸化シリコンからなる第１の絶縁体層３１を形成す
る。そして、その絶縁体層３１上に、ＣＶＤ法により厚
さ２０ｎｍのｎ型のポリシリコン層３２を成長する。
【００４２】図１０（５）、（６） ポリシリコン層３２上にレジスト層を形成し、電子ビー
ム描画法によりＴＰＬ回路の単一電子トンネル接合の配
列パターン５０にパターニングする。そして、通常のド
ライエッチング法によりポリシリコン層３２をエッチン
グし、平面状に分離して配置された単一電子トンネル接
合の他方の電極３２を形成する。この複数の電極３２
は、平面的に離間して配置される。そして、それぞれの
電極３２が、共通電極３０とその間の第１の絶縁体層３
２とで単一電子トンネル接合素子を構成する。
ム描画法によりＴＰＬ回路の単一電子トンネル接合の配
列パターン５０にパターニングする。そして、通常のド
ライエッチング法によりポリシリコン層３２をエッチン
グし、平面状に分離して配置された単一電子トンネル接
合の他方の電極３２を形成する。この複数の電極３２
は、平面的に離間して配置される。そして、それぞれの
電極３２が、共通電極３０とその間の第１の絶縁体層３
２とで単一電子トンネル接合素子を構成する。
【００４３】図１０（７）、（８） 次に、ポリシリコンよりなる電極３２上及び第１の絶縁
体層３１上に、ＣＶＤ法により窒化シリコン層からなる
第２の絶縁体層３３を６０ｎｍ程度成長する。その後、
表面全面にレジストを塗布し、アルゴンを利用したイオ
ンミリング法により全面をエッチングし、平坦化しなが
ら電極３２上の窒化シリコン層の厚みが２０ｎｍになる
ようにする。この窒化シリコン層が負荷抵抗用のトンネ
ル接合となる。
体層３１上に、ＣＶＤ法により窒化シリコン層からなる
第２の絶縁体層３３を６０ｎｍ程度成長する。その後、
表面全面にレジストを塗布し、アルゴンを利用したイオ
ンミリング法により全面をエッチングし、平坦化しなが
ら電極３２上の窒化シリコン層の厚みが２０ｎｍになる
ようにする。この窒化シリコン層が負荷抵抗用のトンネ
ル接合となる。
【００４４】図１１（９）、（１０） 窒化シリコン層からなる絶縁体層３３上に、ポリシリコ
ン層からなるトンネル接合素子の他方の電極３４を、上
記（４）〜（６）と同じ工程により形成する。そして、
更に、その上に、上記（７）、（８）と同じ工程によ
り、電極３４上の厚みが２０ｎｍとなる窒化シリコン層
３３を形成する。
ン層からなるトンネル接合素子の他方の電極３４を、上
記（４）〜（６）と同じ工程により形成する。そして、
更に、その上に、上記（７）、（８）と同じ工程によ
り、電極３４上の厚みが２０ｎｍとなる窒化シリコン層
３３を形成する。
【００４５】図１１（１１）〜（１４） 上記の工程（９）と（１０）と同じ工程により、ポリシ
リコン層からなる電極３５を形成し、更に窒化シリコン
層からなる第２の絶縁体層３３を積層する。この窒化シ
リコン層も、電極３５上で２０ｎｍの厚みに形成され
る。更に、その工程を繰り返して、ポリシリコン層から
なる電極３６と、それを覆う窒化シリコン層３３を形成
する。この窒化シリコン層も、電極３５上で２０ｎｍの
厚みに形成される。
リコン層からなる電極３５を形成し、更に窒化シリコン
層からなる第２の絶縁体層３３を積層する。この窒化シ
リコン層も、電極３５上で２０ｎｍの厚みに形成され
る。更に、その工程を繰り返して、ポリシリコン層から
なる電極３６と、それを覆う窒化シリコン層３３を形成
する。この窒化シリコン層も、電極３５上で２０ｎｍの
厚みに形成される。
【００４６】図１２ 最後に、最上層の電極３７が形成される。この電極３７
は、図１１（１４）の窒化シリコン層からなる第２の絶
縁体層３３の表面に、電極パターンの反転レジストパタ
ーンを形成し、アルミニウムを５０ｎｍ蒸着し、レジス
トをリフトオフして除去することにより形成される。そ
の結果、４段の多重トンネル接合列が形成される。
は、図１１（１４）の窒化シリコン層からなる第２の絶
縁体層３３の表面に、電極パターンの反転レジストパタ
ーンを形成し、アルミニウムを５０ｎｍ蒸着し、レジス
トをリフトオフして除去することにより形成される。そ
の結果、４段の多重トンネル接合列が形成される。
【００４７】以上の通り、現在利用可能な半導体製造工
程を利用することにより、図８に示された構造のＴＰＬ
回路装置を形成することができる。ＳＥＴ接合素子と負
荷抵抗を形成するトンネル接合素子とを積層構造にする
ことにより、ＴＰＬ回路をコンパクトな構造にすること
ができる。そして、両絶縁体層の材料を別々に選択する
ことで、両接合が同じ絶縁膜厚でもそれぞれ要求される
容量とトンネル抵抗値を再現することができる。また、
ＳＥＴ接合素子の電極間の距離を調整することにより、
適切な容量とトンネル抵抗値を有する結合容量を形成す
ることができる。
程を利用することにより、図８に示された構造のＴＰＬ
回路装置を形成することができる。ＳＥＴ接合素子と負
荷抵抗を形成するトンネル接合素子とを積層構造にする
ことにより、ＴＰＬ回路をコンパクトな構造にすること
ができる。そして、両絶縁体層の材料を別々に選択する
ことで、両接合が同じ絶縁膜厚でもそれぞれ要求される
容量とトンネル抵抗値を再現することができる。また、
ＳＥＴ接合素子の電極間の距離を調整することにより、
適切な容量とトンネル抵抗値を有する結合容量を形成す
ることができる。
【００４８】
【発明の効果】以上説明した通り、本発明によれば、消
費電力の少ないＴＰＬ回路をＳＥＴ接合素子とそれに接
続される負荷抵抗用のトンネル接合素子とを導電層と第
１の絶縁膜及び第２の絶縁膜による多層構造で構成する
ことができる。従って、構造が簡単で既存の半導体製造
プロセスを利用して製造も簡単にできるＴＰＬ回路装置
を実現することができる。
費電力の少ないＴＰＬ回路をＳＥＴ接合素子とそれに接
続される負荷抵抗用のトンネル接合素子とを導電層と第
１の絶縁膜及び第２の絶縁膜による多層構造で構成する
ことができる。従って、構造が簡単で既存の半導体製造
プロセスを利用して製造も簡単にできるＴＰＬ回路装置
を実現することができる。
【００４９】更に、本発明によれば、ＳＥＴ接合素子の
絶縁層と負荷抵抗用のトンネル接合素子の絶縁層とを異
なる誘電率の材料で構成し、両接合素子を積層構造と
し、更に、ＴＰＬ回路の結合容量をＳＥＴ接合素子の電
極間の絶縁層で実現することで、集積化に適したＴＰＬ
構造を提供することができる。
絶縁層と負荷抵抗用のトンネル接合素子の絶縁層とを異
なる誘電率の材料で構成し、両接合素子を積層構造と
し、更に、ＴＰＬ回路の結合容量をＳＥＴ接合素子の電
極間の絶縁層で実現することで、集積化に適したＴＰＬ
構造を提供することができる。
【００５０】更に、負荷抵抗を、複数のトンネル接合素
子を多層構造にして直列接続した構成で実現することが
でき、ＴＰＬ回路をコンパクトに形成することができ
る。
子を多層構造にして直列接続した構成で実現することが
でき、ＴＰＬ回路をコンパクトに形成することができ
る。
【図１】ＴＰＬ（Tunneling Phase Logic ：トンネル位
相論理を意味する）位相同期型回路の基本回路図であ
る。
相論理を意味する）位相同期型回路の基本回路図であ
る。
【図２】単一電子トンネル接合素子の電流電圧特性を示
す図である。
す図である。
【図３】単一電子トンネル接合素子に直流バイアスのみ
を印加した時の接合電圧特性を示す図である。
を印加した時の接合電圧特性を示す図である。
【図４】図１のＴＰＬ位相同期型回路にポンプ電圧を印
加した時の接合電圧特性を示す図である。
加した時の接合電圧特性を示す図である。
【図５】ＴＰＬ位相同期型回路の例を示す図である。
【図６】ＴＰＬ位相同期型回路の具体的構成例である。
【図７】図６の等価回路図である。
【図８】ＴＰＬ回路の具体的構造を示す断面図である。
【図９】ＴＰＬ回路を構成する単一電子接合、抵抗用の
接合及び結合用の接合のそれぞれの容量Ｃとトンネル抵
抗ＲT のシミュレーション値を示す図表である。
接合及び結合用の接合のそれぞれの容量Ｃとトンネル抵
抗ＲT のシミュレーション値を示す図表である。
【図１０】ＴＰＬ位相同期型回路構造の製造方法を示す
図である。
図である。
【図１１】ＴＰＬ位相同期型回路構造の製造方法を示す
図である。
図である。
【図１２】ＴＰＬ位相同期型回路構造の製造方法を示す
図である。
図である。
１０ 単一電子トンネル接合素子 １２ 負荷抵抗 １６ 結合容量 １２１〜１２４ 抵抗用トンネル接合素子 ３０ 第１の電極 ３１ 第１の絶縁層 ３２ 第２の電極 ３３ 第２の絶縁層 ３４〜３７ 抵抗用トンネル接合素子の電極 Ｖｄｃ 直流バイアス電圧 Ｖpump 交流ポンプ電圧
Claims (11)
- 【請求項１】微小トンネル接合を有する単一電子トンネ
ル接合素子と、 一端が前記単一電子トンネル接合素子の第１の電極に接
続され、他端に直流バイアス電圧が印加され、負荷抵抗
を形成する抵抗用トンネル接合素子と、 前記単一電子トンネル接合素子の第２の電極に印加され
る交流電圧源とを有し、 前記単一電子トンネル接合素子の接合を第１の絶縁膜で
構成し、前記抵抗用トンネル接合素子の接合を前記第１
の絶縁膜よりも誘電率の大きい第２の絶縁膜で構成した
ことを特徴とする位相同期型回路装置。 - 【請求項２】請求項１において、 前記単一電子トンネル接合素子と、前記抵抗用トンネル
接合素子とが、多層構造により形成されていることを特
徴とする位相同期型回路装置。 - 【請求項３】請求項１において、 前記負荷抵抗が前記抵抗用トンネル接合素子を複数個直
列に接続して構成され、前記単一電子トンネル接合素子
と、前記複数の抵抗用トンネル接合素子とが、多層構造
により形成されていることを特徴とする位相同期型回路
装置。 - 【請求項４】請求項２または３において、 前記単一電子トンネル接合素子と前記抵抗用トンネル接
合素子より構成される位相同期型回路ゲートを複数平面
的に離間して配置し、前段ゲートと後段ゲート間の結合
容量を、前記第１の電極間に形成された絶縁膜により形
成されることを特徴とする位相同期型回路装置。 - 【請求項５】請求項４において、 前記結合容量を構成する絶縁膜が前記第２の絶縁膜であ
ることを特徴とする位相同期型回路装置。 - 【請求項６】請求項４において、 前記複数の位相同期型回路ゲートの単一電子トンネル接
合素子の前記第２の電極が共通の電極で構成されている
ことを特徴とする位相同期型回路装置。 - 【請求項７】基板上に共通に形成された第１の電極層
と、前記第１の電極上に形成され第１の誘電率を有する
第１の絶縁層と、該第１の絶縁層上に離間して形成され
る複数の第２の電極層とを有する複数の単一電子トンネ
ル接合素子と、 前記第２の電極層及び第１の絶縁層上に形成され、前記
第１の誘電率よりも大きい第２の誘電率を有する第２の
絶縁層と、前記第２の絶縁層上であって、前記第２の電
極層に対抗する位置に分離して形成される複数の抵抗用
電極層とを有する抵抗用トンネル接合素子と、 前記単一電子トンネル接合素子の前記第２の電極間に形
成される結合用容量とを有し、 前記抵抗用電極層に直流バイアス電圧が印加され、前記
単一電子トンネル接合素子の第１の電極に交流ポンプ電
圧が印加されることを特徴とする位相同期型回路装置。 - 【請求項８】請求項７において、 前記単一電子トンネル接合素子の前記第１の絶縁膜と、
前記抵抗用トンネル接合素子の前記第２の絶縁膜とが、
実質的に同じ膜厚であることを特徴とする位相同期型回
路装置。 - 【請求項９】単一電子トンネル接合素子と、前記単一電
子トンネル接合素子に接続され直流バイアス電圧が印加
される負荷抵抗とを有し、前記単一電子トンネル接合素
子に交流ポンプ電圧が印加される位相同期型回路装置の
製造方法において、 基板上の前記単一電子トンネル接合素子の第１の電極を
形成する工程と、 前記第１の電極上に前記単一電子トンネル接合素子の接
合を形成する第１の絶縁層を形成する工程と、 前記第１の絶縁層上に、前記単一電子トンネル接合素子
の第２の電極を形成する工程と、 前記第２の電極上に、前記第１の絶縁層より大きい誘電
率を有する第２の絶縁層を形成する工程と、 前記第２の絶縁層上に、前記第２の電極に対抗し前記負
荷抵抗を構成する抵抗用トンネル接合を構成する抵抗用
電極を形成する工程とを有し、 前記第２の電極と第２の絶縁層と前記抵抗用電極により
前記抵抗用トンネル接合が形成されることを特徴とする
位相同期型回路装置の製造方法。 - 【請求項１０】請求項９において、 更に、前記抵抗用電極上に前記第２の絶縁層と抵抗用電
極とを積層する工程を有し、前記抵抗用トンネル接合素
子が複数積層されて直列接続構造に形成されることを特
徴とする位相同期型回路装置の製造方法。 - 【請求項１１】請求項９または１０において、 前記位相同期型回路が複数ゲート形成され、 前記複数ゲートの前記単一電子トンネル接合素子の第１
の電極が共通に形成され、前記第２の電極が平面的に離
間して形成され、 前記離間して形成された第２の電極間に、前記ゲート間
の結合容量が形成されることを特徴とする位相同期型回
路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355703A JPH11186538A (ja) | 1997-12-24 | 1997-12-24 | 単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法 |
| US09/124,917 US6194737B1 (en) | 1997-12-24 | 1998-07-30 | Phase-locked circuit device using a single-electron tunneling junction element and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9355703A JPH11186538A (ja) | 1997-12-24 | 1997-12-24 | 単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186538A true JPH11186538A (ja) | 1999-07-09 |
Family
ID=18445340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9355703A Withdrawn JPH11186538A (ja) | 1997-12-24 | 1997-12-24 | 単一電子トンネル接合素子を利用した位相同期型回路装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6194737B1 (ja) |
| JP (1) | JPH11186538A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325689B1 (ko) * | 1999-12-01 | 2002-02-25 | 오길록 | 전자-홀 결합을 이용한 단전자 메모리 소자 |
| DE102004040238A1 (de) * | 2004-08-13 | 2006-02-23 | Hahn-Meitner-Institut Berlin Gmbh | Flexibler Nanotransistor und Verfahren zur Herstellung |
| US8289662B2 (en) * | 2008-05-20 | 2012-10-16 | International Business Machines Corporation | Tunnel junction resistor for high resistance devices and systems using the same |
| US9306034B2 (en) | 2014-02-24 | 2016-04-05 | Vanguard International Semiconductor Corporation | Method and apparatus for power device with multiple doped regions |
| US9621161B1 (en) * | 2015-12-28 | 2017-04-11 | Arm Ltd. | Method and circuit for detection of a fault event |
| US10958216B2 (en) | 2019-08-22 | 2021-03-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and operation method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2104287B (en) * | 1981-08-21 | 1985-02-20 | Gen Electric Co Plc | Data storage devices |
| JPH0770690B2 (ja) * | 1986-01-14 | 1995-07-31 | オリンパス光学工業株式会社 | 三次元トンネルメモリ装置 |
| JPH0777273B2 (ja) * | 1986-12-24 | 1995-08-16 | キヤノン株式会社 | スイッチング素子およびその駆動方法 |
| JP2821194B2 (ja) * | 1989-09-25 | 1998-11-05 | オリンパス光学工業株式会社 | 電荷転送素子とその駆動方法 |
| JPH07263960A (ja) | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | パラメトリック発振器及びその応用回路 |
| JP3560384B2 (ja) * | 1995-04-06 | 2004-09-02 | 富士通株式会社 | パラメトリック発振器を用いた論理ネットワーク |
| AU2579297A (en) * | 1996-03-26 | 1997-10-17 | Samsung Electronics Co., Ltd. | Tunnelling device and method of producing a tunnelling device |
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1997
- 1997-12-24 JP JP9355703A patent/JPH11186538A/ja not_active Withdrawn
-
1998
- 1998-07-30 US US09/124,917 patent/US6194737B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6194737B1 (en) | 2001-02-27 |
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|---|---|---|---|
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