JPH11186521A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH11186521A JPH11186521A JP9353523A JP35352397A JPH11186521A JP H11186521 A JPH11186521 A JP H11186521A JP 9353523 A JP9353523 A JP 9353523A JP 35352397 A JP35352397 A JP 35352397A JP H11186521 A JPH11186521 A JP H11186521A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置の配
線工程における製造方法に関し、特に、キャパシタ電極
の形成技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in a wiring step, and more particularly to a technique for forming a capacitor electrode.
【０００２】[0002]
【従来の技術】従来のキャパシタ電極の形成方法を図１
２〜図１４に基づいて説明する。図１２(Ａ)は、通常の
ダイナミックランダムアクセスメモリ(ＤＲＡＭ)の製造
工程により、ビット線まで形成した半導体装置の断面を
示す。シリコン基板10上に第１のシリコン酸化膜60が堆
積され、このシリコン酸化膜60上にビット線70が形成さ
れている。ビット線70を覆って第２のシリコン酸化膜61
が堆積され、その表面を化学機械研磨(ＣＭＰ)により平
坦化してシリコン窒化膜62が堆積されている。2. Description of the Related Art FIG. 1 shows a conventional method for forming a capacitor electrode.
This will be described with reference to FIGS. FIG. 12A shows a cross section of a semiconductor device in which up to bit lines have been formed in a normal dynamic random access memory (DRAM) manufacturing process. A first silicon oxide film 60 is deposited on a silicon substrate 10, and a bit line 70 is formed on the silicon oxide film 60. A second silicon oxide film 61 covering bit line 70
Is deposited, and the surface thereof is planarized by chemical mechanical polishing (CMP) to deposit a silicon nitride film 62.
【０００３】図１２(Ｂ)に示されるように、シリコン窒
化膜62上にポリシリコンから成るホールマスク層63を堆
積し、通常のフォトリソグラフィプロセスによりレジス
トパターン64を形成し、これをマスクとしてシリコン窒
化膜62をストッパーとする条件でホールマスク層63を異
方的にエッチングする。レジストパターン64を灰化した
後、さらにポリシリコンを堆積し、異方的にエッチング
することにより、図１２(Ｃ)に示されるようにサイドウ
ォールを形成してフォトリソグラフィプロセスで形成さ
れたホールより小径のホールをホールマスク層63に形成
する。As shown in FIG. 12B, a hole mask layer 63 made of polysilicon is deposited on a silicon nitride film 62, and a resist pattern 64 is formed by a usual photolithography process. The hole mask layer 63 is anisotropically etched under the condition that the nitride film 62 is used as a stopper. After the resist pattern 64 is ashed, polysilicon is further deposited and anisotropically etched to form sidewalls as shown in FIG. A small diameter hole is formed in the hole mask layer 63.
【０００４】ホールマスク層63に対して十分な選択比が
得られる条件で、シリコン窒化膜62、第２のシリコン酸
化膜61、第１のシリコン酸化膜60を一括してエッチング
することにより、図１３(Ａ)に示されるようにシリコン
基板10に達するセルコンタクトホール80,81を開口す
る。ポリシリコンを堆積することによりセルコンタクト
ホール80,81を埋め込み、エッチバックして図１３(Ｂ)
に示されるようにパッド82,83を形成する。The silicon nitride film 62, the second silicon oxide film 61, and the first silicon oxide film 60 are collectively etched under a condition that a sufficient selectivity with respect to the hole mask layer 63 can be obtained. As shown in FIG. 13A, cell contact holes 80 and 81 reaching the silicon substrate 10 are opened. The cell contact holes 80 and 81 are buried by depositing polysilicon and etched back to form FIG.
Pads 82 and 83 are formed as shown in FIG.
【０００５】図１４(Ａ)に示されるように、シリコン窒
化膜62上に第１のポリシリコン膜65および第３のシリコ
ン酸化膜66を堆積し、キャパシタ電極を形成するための
レジストパターン67を通常のフォトリソグラフィプロセ
スにより形成する。そして、第１のポリシリコン膜65を
ストッパーとして第３のシリコン酸化膜66をエッチング
し、続けてシリコン窒化膜62をストッパーとして第１の
ポリシリコン膜65をエッチングする。As shown in FIG. 14A, a first polysilicon film 65 and a third silicon oxide film 66 are deposited on a silicon nitride film 62, and a resist pattern 67 for forming a capacitor electrode is formed. It is formed by a normal photolithography process. Then, the third silicon oxide film 66 is etched using the first polysilicon film 65 as a stopper, and subsequently, the first polysilicon film 65 is etched using the silicon nitride film 62 as a stopper.
【０００６】レジストパターン67を灰化した後、第２の
ポリシリコン膜を堆積し、シリコン窒化膜63をストッパ
ーとして図１４(Ｂ)に示されるように第３のシリコン酸
化膜66が露出するまで異方的にエッチパックすることに
より、第３のシリコン酸化膜66の周囲にキャパシタ電極
90を形成する。第３のシリコン酸化膜66をフッ化水素水
溶液でエッチングして除去し、キャパシタ電極90の表面
にキャパシタ絶縁膜91を堆積し、セルプレート電極を形
成するためのポリシリコン膜を堆積し、通常のフォトリ
ソグラフィプロセスを用いてエッチングすることにより
セルプレート電極92を形成する。After the resist pattern 67 is ashed, a second polysilicon film is deposited, and the silicon nitride film 63 is used as a stopper until the third silicon oxide film 66 is exposed as shown in FIG. By performing an anisotropic etch pack, a capacitor electrode is formed around the third silicon oxide film 66.
Form 90. The third silicon oxide film 66 is removed by etching with a hydrogen fluoride aqueous solution, a capacitor insulating film 91 is deposited on the surface of the capacitor electrode 90, and a polysilicon film for forming a cell plate electrode is deposited. The cell plate electrode 92 is formed by etching using a photolithography process.
【０００７】[0007]
【発明が解決しようとする課題】上述した従来の製造方
法では、キャパシタ電極90の平面的なサイズがフォトリ
ソグラフィプロセスにより形成されたレジストパターン
67のサイズにより規定されるため、デザインルールが縮
小された場合にも従前の静電容量を確保しようとする
と、キャパシタ電極90を形成用のレジストパターン67を
形成する際の露光マスクのみ縮小率を変更するか、ある
は縮小率は変更せずにキャパシタ電極の高さ方向のサイ
ズを大きくする必要があった。しかしながら、レジスト
パターン67を形成する際のマスクのみ縮小率を変更する
場合にはマスクの加工が困難であり、キャパシタ電極の
高さ方向のサイズを大きくした場合にはキャパシタ電極
を絶縁膜で覆った際の装置の高さが高くなり、絶縁膜形
成後にシリコン基板10に対して開口するメタル配線コン
タクトホールのアスペクト比が増大してエッチングが困
難になるという問題がある。In the conventional manufacturing method described above, the planar size of the capacitor electrode 90 is reduced by the resist pattern formed by the photolithography process.
Because the size is determined by the size of the 67, if the design rule is reduced, if the conventional capacitance is to be ensured, the reduction ratio of only the exposure mask used when forming the resist pattern 67 for forming the capacitor electrode 90 is reduced. It was necessary to change or increase the size of the capacitor electrode in the height direction without changing the reduction ratio. However, when the reduction ratio is changed only for the mask when forming the resist pattern 67, it is difficult to process the mask, and when the size of the capacitor electrode in the height direction is increased, the capacitor electrode is covered with an insulating film. In this case, the height of the device becomes high, and the aspect ratio of the metal wiring contact hole opened to the silicon substrate 10 after the formation of the insulating film is increased, which causes a problem that etching becomes difficult.
【０００８】この発明は、上述した従来技術の問題点に
鑑みてなされたものであり、デザインルールが縮小され
た場合に、キャパシタ電極形成用のレジストパターンを
形成する際のマスクの縮小率を変更せずに、キャパシタ
電極の高さ方向のサイズを大きくすることなく十分な容
量が確保できる半導体装置の製造方法を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and when the design rule is reduced, a reduction ratio of a mask used when forming a resist pattern for forming a capacitor electrode is changed. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of securing a sufficient capacity without increasing the size of the capacitor electrode in the height direction without increasing the size.
【０００９】[0009]
【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、シリコン基板上に堆積された絶縁膜
上にシリコン窒化膜を形成する段階と、シリコン窒化膜
上に第１のポリシリコン膜を堆積する段階と、第１のポ
リシリコン膜の上にシリコン酸化膜を堆積する段階と、
シリコン酸化膜の上に第１のポリシリコン膜より大きな
膜厚で第２のポリシリコン膜を堆積する段階と、シリコ
ン酸化膜をストッパーとして第２のポリシリコン膜をフ
ォトリソグラフィのプロセスによりエッチングしてアイ
ランド状のマスクパターンを形成する段階と、マスクパ
ターンにサイドウォールを形成してマスクパターンを拡
大する段階と、拡大されたマスクパターンをマスクと
し、第１のポリシリコン膜をストッパーとしてシリコン
酸化膜をエッチングする段階と、第３のポリシリコン膜
を堆積する段階と、第１、第３のポリシリコン膜のうち
シリコン窒化膜上に堆積した部分と、第３のポリシリコ
ン膜のうちシリコン酸化膜上に堆積した部分と、マスク
パターンとをエッチングにより除去する段階と、シリコ
ン酸化膜をエッチングして除去することによりキャパシ
タ電極を形成する段階とを含み、これらの段階が順に実
行されることを特徴とする。上記の構成によれば、シリ
コン酸化膜のサイドに形成された第３のポリシリコン膜
と、シリコン酸化膜下に位置する第１のポリシリコン膜
とがキャパシタ電極として残存する。第２のポリシリコ
ン膜により形成されたマスクパターンにサイドウォール
を形成して拡大することにより、露光の際のマスクパタ
ーンの縮尺を変更することなくキャパシタ電極間の距離
を大きくすることができる。また、シリコン窒化膜上に
形成された第１、第３のポリシリコン膜を除去する際
に、シリコン酸化膜上ではマスクパターンである第２の
ポリシリコン膜と第３のポリシリコン膜とが除去される
が、第２のポリシリコン膜の膜厚が第１のポリシリコン
膜の膜厚より大きいため、シリコン窒化膜上の部分が短
い時間で除去される。したがって、第２のポリシリコン
膜が除去できた時点でエッチングを停止することによ
り、シリコン酸化膜のサイドにキャパシタ電極として形
成された第３のポリシリコン膜の高さを十分に保ちつ
つ、シリコン窒化膜上に形成されたポリシリコン膜を完
全に除去することができる。A method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a silicon nitride film on an insulating film deposited on a silicon substrate; and forming a first polysilicon film on the silicon nitride film. Depositing a film; depositing a silicon oxide film on the first polysilicon film;
Depositing a second polysilicon film on the silicon oxide film with a thickness larger than that of the first polysilicon film, and etching the second polysilicon film by a photolithography process using the silicon oxide film as a stopper; A step of forming an island-shaped mask pattern, a step of forming a sidewall on the mask pattern and enlarging the mask pattern, and a step of forming a silicon oxide film using the expanded mask pattern as a mask and the first polysilicon film as a stopper. Etching, depositing a third polysilicon film, a portion of the first and third polysilicon films deposited on the silicon nitride film, and a portion of the third polysilicon film on the silicon oxide film. Removing the portion deposited on the substrate and the mask pattern by etching, and etching the silicon oxide film. And a step of to form a capacitor electrode by removing these stages, characterized in that it is performed in sequence. According to the above configuration, the third polysilicon film formed on the side of the silicon oxide film and the first polysilicon film located below the silicon oxide film remain as capacitor electrodes. By forming and enlarging the sidewalls in the mask pattern formed of the second polysilicon film, the distance between the capacitor electrodes can be increased without changing the scale of the mask pattern during exposure. Further, when removing the first and third polysilicon films formed on the silicon nitride film, the second polysilicon film and the third polysilicon film, which are mask patterns, are removed on the silicon oxide film. However, since the thickness of the second polysilicon film is larger than that of the first polysilicon film, the portion on the silicon nitride film is removed in a short time. Therefore, by stopping the etching when the second polysilicon film is removed, the silicon nitride film can be formed while maintaining the height of the third polysilicon film formed as the capacitor electrode on the side of the silicon oxide film sufficiently. The polysilicon film formed on the film can be completely removed.
【００１０】上記の方法による場合には、マスクパター
ンを構成する第２のポリシリコン膜の膜厚が、第１のポ
リシリコン膜の膜厚の１．２倍以上であることが望まし
い。In the above method, it is desirable that the thickness of the second polysilicon film constituting the mask pattern is 1.2 times or more the thickness of the first polysilicon film.
【００１１】また、拡大されたマスクパターンをマスク
としてシリコン酸化膜をエッチングする段階の後に、マ
スクパターンが残る条件でシリコン窒化膜上に堆積した
第１のポリシリコン膜をエッチングする段階を含ませて
もよい。この場合には、ポリシリコン膜をエッチングす
る段階では、シリコン窒化膜上に堆積した第３のポリシ
リコン膜と、シリコン酸化膜上に堆積した第３のポリシ
リコン膜およびマスクパターンとをエッチングすればよ
い。この方法による場合には、マスクパターンを構成す
る第２のポリシリコン膜の膜厚が、第１のポリシリコン
膜の膜厚の１．４倍以上であることが望ましい。なお、
上記のいずれの場合にも、第３のポリシリコン膜は粗面
ポリシリコン膜とすることができる。The method may further include, after the step of etching the silicon oxide film using the enlarged mask pattern as a mask, the step of etching the first polysilicon film deposited on the silicon nitride film under the condition that the mask pattern remains. Is also good. In this case, in the step of etching the polysilicon film, the third polysilicon film deposited on the silicon nitride film and the third polysilicon film and the mask pattern deposited on the silicon oxide film are etched. Good. According to this method, it is desirable that the thickness of the second polysilicon film forming the mask pattern is 1.4 times or more the thickness of the first polysilicon film. In addition,
In any of the above cases, the third polysilicon film can be a rough polysilicon film.
【００１２】[0012]
【発明の実施の形態】以下、この発明にかかる半導体装
置の製造方法をダイナミックランダムアクセスメモリ
(ＤＲＡＭ)の製造工程に適用した実施形態を３例、図１
〜図１２に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor device according to the present invention will be described with reference to a dynamic random access memory.
FIG. 1 shows three examples of the embodiment applied to the manufacturing process of (DRAM).
This will be described with reference to FIG.
【００１３】図１〜図３は、第１の実施形態にかかる半
導体装置の製造方法を示し、それぞれＤＲＡＭの製造工
程中の配線工程の一部を段階的に示す拡大断面図であ
る。図１(Ａ)に示されるように、シリコン基板10上に堆
積された第１のシリコン酸化膜60上にはビット線70が形
成され、ビット線70を覆って第２のシリコン酸化膜61が
形成されている。第２のシリコン酸化膜61をＣＭＰによ
り平坦化した後、シリコン窒化膜62を堆積する。FIGS. 1 to 3 are enlarged cross-sectional views showing a method for manufacturing a semiconductor device according to the first embodiment, each showing a part of a wiring step in a DRAM manufacturing step in a stepwise manner. As shown in FIG. 1A, a bit line 70 is formed on a first silicon oxide film 60 deposited on a silicon substrate 10, and a second silicon oxide film 61 covers the bit line 70. Is formed. After planarizing the second silicon oxide film 61 by CMP, a silicon nitride film 62 is deposited.
【００１４】続いて、図１(Ｂ)に示されるように、シリ
コン窒化膜62上にポリシリコンから成るホールマスク層
63が堆積され、通常のフォトリソグラフィプロセスによ
り形成されたレジストパターン64をマスクとしてシリコ
ン窒化膜62をストッパーとする条件でホールマスク層63
を異方的にエッチングする。このときのエッチング条件
は、例えば、平行平板型反応性イオンエッチング装置を
用い、圧力20mTorrでSF6, HBrの各ガスをそれぞれ流量3
6cc/min、8cc/minで供給し、ＲＦパワーを300W、冷却He
圧力を4Torrに設定する。Subsequently, as shown in FIG. 1B, a hole mask layer made of polysilicon is formed on the silicon nitride film 62.
A hole mask layer 63 is deposited under the condition that the silicon nitride film 62 is used as a stopper with the resist pattern 64 formed by a normal photolithography process as a mask.
Is anisotropically etched. The etching conditions at this time are, for example, using a parallel plate type reactive ion etching apparatus, at a pressure of 20 mTorr and a flow rate of SF 6 and HBr gas of 3 respectively.
Supply at 6cc / min, 8cc / min, RF power 300W, cooling He
Set pressure to 4 Torr.
【００１５】レジストパターン64を灰化した後、さらに
ポリシリコンを堆積し、異方的にエッチングすることに
より、図１(Ｃ)に示されるようにサイドウォールを形成
してフォトリソグラフィプロセスで形成されたホールよ
り小径のホールをホールマスク層63に形成する。このと
きのエッチング条件は、例えば、ＥＣＲプラズマエッチ
ング装置を用い、圧力5mTorrでCl2ガスを流量100cc/min
で供給し、マイクロ波パワーを400W、RFパワーを50W、
電極温度を-20℃に設定する。サイドウォールを利用し
てパターンホールの径を小さくすることにより、フォト
リソグラフィプロセスにより形成されたマスクパターン
64をそのまま利用するよりも径の小さいコンタクトホー
ルを形成することができる。After the resist pattern 64 is ashed, polysilicon is further deposited and anisotropically etched to form sidewalls as shown in FIG. A hole smaller in diameter than the formed hole is formed in the hole mask layer 63. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, and supplying Cl 2 gas at a pressure of 5 mTorr and a flow rate of 100 cc / min.
And microwave power of 400W, RF power of 50W,
Set the electrode temperature to -20 ° C. Mask pattern formed by photolithography process by reducing the diameter of pattern hole using sidewall
It is possible to form a contact hole having a smaller diameter than using the 64 as it is.
【００１６】ホールマスク層63に対して十分な選択比が
得られる条件で、シリコン窒化膜62、第２のシリコン酸
化膜61、第１のシリコン酸化膜60を一括してエッチング
することにより、図１(Ｄ)に示されるようにシリコン基
板10に達するセルコンタクトホール80,81を開口する。
このときのエッチング条件は、例えば、マグネトロンエ
ッチング装置を用い、圧力35mTorrでCHF3, COの各ガス
を流量30cc/min, 170cc/minで供給し、RFパワーを1600
W、冷却He背圧を3/70Torr(センター/エッジ)、電極温度
を20℃に設定する。The silicon nitride film 62, the second silicon oxide film 61, and the first silicon oxide film 60 are collectively etched under a condition that a sufficient selectivity with respect to the hole mask layer 63 can be obtained. As shown in FIG. 1D, cell contact holes 80 and 81 reaching the silicon substrate 10 are opened.
The etching conditions at this time are, for example, using a magnetron etching apparatus, supplying each gas of CHF 3 and CO at a pressure of 35 mTorr at a flow rate of 30 cc / min, 170 cc / min, and setting the RF power to
W, cooling He back pressure is set to 3/70 Torr (center / edge), and electrode temperature is set to 20 ° C.
【００１７】続いて、ポリシリコンを堆積することによ
りセルコンタクトホール80,81を埋め込み、エッチバッ
クして図２(Ａ)に示されるようにパッド82,83を形成す
る。このときのエッチバックの条件は、例えば、ＥＣＲ
プラズマエッチング装置を用い、第１ステップで圧力5m
TorrでCl2ガスを流量100cc/minで供給し、マイクロ波パ
ワーを400W、RFパワーを30W、電極温度を20℃に設定し
てポリシリコン膜の大部分をエッチングし、第２ステッ
プでRFパワーを15Wに下げて残りの部分をエッチングす
る。Subsequently, cell contact holes 80 and 81 are buried by depositing polysilicon and etched back to form pads 82 and 83 as shown in FIG. 2A. The condition of the etch back at this time is, for example, ECR
5m pressure in the first step using plasma etching equipment
Supply Cl 2 gas at a flow rate of 100 cc / min at Torr, set the microwave power to 400 W, the RF power to 30 W, and set the electrode temperature to 20 ° C. to etch most of the polysilicon film. To 15W and etch the rest.
【００１８】図２(Ｂ)に示されるように、シリコン窒化
膜62上にさらに第１のポリシリコン膜65、第３のシリコ
ン酸化膜66、第２のポリシリコン膜68を順に堆積し、キ
ャパシタ電極を形成するためのレジストパターン67を通
常のフォトリソグラフィプロセスにより第２のポリシリ
コン膜68の上に形成する。なお、第２のポリシリコン膜
68の膜厚は、第１のポリシリコン膜65の膜厚の1.2倍以
上に設定されている。続いて、第３のシリコン酸化膜66
をストッパーとして第２のポリシリコン膜68を異方的に
エッチングする。これにより、第２のポリシリコン膜68
によりアイランド状のマスクパターンが形成される。こ
のときのエッチング条件は、例えば、平行平板型反応性
イオンエッチング装置を用い、圧力20mTorrでSF6, HBr
の各ガスをそれぞれ流量26cc/min、8cc/minで供給し、
ＲＦパワーを300W、冷却He圧力を4Torrに設定する。As shown in FIG. 2B, a first polysilicon film 65, a third silicon oxide film 66, and a second polysilicon film 68 are further deposited on the silicon nitride film 62 in this order to form a capacitor. A resist pattern 67 for forming an electrode is formed on the second polysilicon film 68 by a normal photolithography process. Note that the second polysilicon film
The film thickness of 68 is set to be at least 1.2 times the film thickness of the first polysilicon film 65. Subsequently, a third silicon oxide film 66
Is used as a stopper to etch second polysilicon film 68 anisotropically. As a result, the second polysilicon film 68
As a result, an island-shaped mask pattern is formed. The etching conditions at this time are, for example, using a parallel plate type reactive ion etching apparatus, at a pressure of 20 mTorr and SF 6 , HBr.
Are supplied at a flow rate of 26 cc / min and 8 cc / min, respectively.
RF power is set to 300 W and cooling He pressure is set to 4 Torr.
【００１９】レジストパターン67を灰化した後、ポリシ
リコンをさらに堆積し、第３のシリコン酸化膜66をスト
ッパーとしてサイドウォール状にエッチングすることに
より、図２(Ｃ)に示されるように第２のポリシリコン膜
68のパターンをフォトリソグラフィにより形成されるパ
ターンより拡大してマスクパターン68aを形成する。こ
のときのエッチング条件は、例えば、ＥＣＲプラズマエ
ッチング装置を用い、圧力5mTorrでCl2ガスを流量100cc
/minで供給し、マイクロ波パワーを400W、RFパワーを50
W、電極温度を-20℃に設定する。After the resist pattern 67 has been ashed, polysilicon is further deposited, and is etched into a sidewall shape using the third silicon oxide film 66 as a stopper, thereby forming the second silicon as shown in FIG. Polysilicon film
The mask pattern 68a is formed by enlarging the pattern 68 from the pattern formed by photolithography. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, a Cl 2 gas at a pressure of 5 mTorr and a flow rate of 100 cc.
/ min, 400 W microwave power, 50 RF power
W, set electrode temperature to -20 ° C.
【００２０】次に、拡大されたマスクパターン68aをマ
スクとして、第１のポリシリコン膜65をストッパーとし
て第３のシリコン酸化膜66を異方的にエッチングする。
このときのエッチング条件は、例えば、マグネトロンエ
ッチング装置を用い、圧力40mTorrでCHF3, COの各ガス
を流量30cc/min, 120cc/minで供給し、RFパワーを1500
W、冷却He背圧を3/70Torr(センター/エッジ)、電極温度
を20℃に設定する。Next, using the enlarged mask pattern 68a as a mask, the third silicon oxide film 66 is anisotropically etched using the first polysilicon film 65 as a stopper.
The etching conditions at this time are, for example, using a magnetron etching apparatus, supplying each gas of CHF 3 and CO at a pressure of 40 mTorr at a flow rate of 30 cc / min and 120 cc / min, and setting the RF power to 1500.
W, cooling He back pressure is set to 3/70 Torr (center / edge), and electrode temperature is set to 20 ° C.
【００２１】第３のシリコン酸化膜66が図３(Ａ)に示す
ようにエッチングされた後、第３のポリシリコン膜69を
堆積し、第１、第３のポリシリコン膜65,69のうちシリ
コン窒化膜62上に堆積した部分と、第３のポリシリコン
膜69のうち第３のシリコン酸化膜66上に堆積した部分、
およびマスクパターン68aとをシリコン窒化膜62をスト
ッパーとして異方的にエッチングする。このときのエッ
チング条件は、例えば、ＥＣＲプラズマエッチング装置
を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給
し、マイクロ波パワーを400W、RFパワーを50W、電極温
度を-20℃に設定する。このエッチングの結果、図３
(Ｂ)に示すように第３のポリシリコン膜のうち第３のシ
リコン酸化膜66の側面に堆積した部分がキャパシタ電極
69aとして残る。After the third silicon oxide film 66 is etched as shown in FIG. 3A, a third polysilicon film 69 is deposited, and the first and third polysilicon films 65 and 69 are formed. A portion deposited on the silicon nitride film 62, a portion of the third polysilicon film 69 deposited on the third silicon oxide film 66,
Then, the mask pattern 68a is anisotropically etched using the silicon nitride film 62 as a stopper. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, supplying Cl 2 gas at a pressure of 5 mTorr at a flow rate of 100 cc / min, setting the microwave power to 400 W, the RF power to 50 W, and the electrode temperature to -20 ° C. I do. As a result of this etching, FIG.
As shown in (B), the portion of the third polysilicon film deposited on the side surface of the third silicon oxide film 66 is a capacitor electrode.
Remains as 69a.
【００２２】上記のポリシリコン膜のエッチング時に、
第３のシリコン酸化膜66上の膜がシリコン窒化膜62上に
形成された部分の膜より先に消失すると、シリコン窒化
膜62上のポリシリコン膜を完全に除去する間に第３のシ
リコン酸化膜の側面に堆積した第３のポリシリコン膜69
が上の方から削られ、キャパシタ電極69aの高さが低く
なって静電容量が小さくなる。そこで、シリコン窒化膜
62上のポリシリコン膜が先に消失するようマスクパター
ン68aの厚さが定められている。At the time of etching the polysilicon film,
When the film on the third silicon oxide film 66 disappears before the film on the portion formed on the silicon nitride film 62, the third silicon oxide film is removed while the polysilicon film on the silicon nitride film 62 is completely removed. Third polysilicon film 69 deposited on the side of the film
Are cut from the upper side, the height of the capacitor electrode 69a is reduced, and the capacitance is reduced. Therefore, silicon nitride film
The thickness of the mask pattern 68a is determined so that the polysilicon film on 62 disappears first.
【００２３】第３のシリコン酸化膜66をフッ化水素水溶
液を用いてエッチングにより除去し、図３(Ｃ)に示され
るようにキャパシタ電極69aの周囲にキャパシタ絶縁膜9
1を形成し、セルプレート電極を形成するためのポリシ
リコン膜を堆積し、通常のフォトリソグラフィプロセス
を用いてエッチングすることによりセルプレート電極92
を形成する。The third silicon oxide film 66 is removed by etching using an aqueous solution of hydrogen fluoride, and a capacitor insulating film 9 is formed around the capacitor electrode 69a as shown in FIG.
1 is formed, a polysilicon film for forming a cell plate electrode is deposited, and the cell plate electrode 92 is etched by using a normal photolithography process.
To form
【００２４】第１の実施形態によれば、第２のポリシリ
コン膜68にサイドウォールを形成することにより、フォ
トリソグラフィプロセスで形成されるマスクより大きな
マスクパターン68aを形成するようにしたため、レジス
トパターン形成用の露光マスクのサイズを変更すること
なく、キャパシタ電極の平面的なサイズを拡大すること
ができる。したがって、デザインルールが縮小された場
合にも、キャパシタ電極の高さを高くすることなく従前
の静電容量を確保することができる。According to the first embodiment, the side wall is formed on the second polysilicon film 68 to form the mask pattern 68a larger than the mask formed by the photolithography process. The planar size of the capacitor electrode can be increased without changing the size of the forming exposure mask. Therefore, even when the design rule is reduced, the conventional capacitance can be ensured without increasing the height of the capacitor electrode.
【００２５】なお、第１の実施形態のキャパシタ電極と
なる第３のポリシリコン膜69を粗面ポリシリコン膜に置
換することにより、第１の実施形態によるより静電容量
を大きくすることができる。この場合、キャパシタ電極
を形成するために第１、第２、第３のポリシリコン膜6
5,68,69をエッチングする際の条件は、例えばマグネト
ロンエッチング装置を用い、圧力10mTorrでCl2, O2の各
ガスを流量30cc/min, 3cc/minで供給し、RFパワーを200
W、磁場強度を20Gauss、冷却He背圧を4Torrに設定す
る。By replacing the third polysilicon film 69 serving as the capacitor electrode of the first embodiment with a rough polysilicon film, the capacitance can be increased more than in the first embodiment. . In this case, the first, second and third polysilicon films 6 are formed to form the capacitor electrodes.
Conditions for etching 5,68,69 were, for example, using a magnetron etching apparatus, supplying Cl 2 and O 2 gas at a pressure of 10 mTorr at flow rates of 30 cc / min and 3 cc / min, and applying RF power of 200.
W, magnetic field strength is set to 20 Gauss, and cooling He back pressure is set to 4 Torr.
【００２６】図４は、第２の実施形態にかかる半導体装
置の製造方法の特徴部分を示す工程図である。第１の実
施形態の図１、図２で示される工程は第２の実施例にお
いても共通であるため、説明を省略し、第１の実施形態
の図３に示される工程に相当する工程のみを図４に基づ
いて説明する。FIG. 4 is a process chart showing a characteristic portion of the method for manufacturing a semiconductor device according to the second embodiment. Since the steps shown in FIGS. 1 and 2 of the first embodiment are common to the second example, the description is omitted, and only the steps corresponding to the steps shown in FIG. 3 of the first embodiment are omitted. Will be described with reference to FIG.
【００２７】第２の実施形態では、図４(Ａ)に示される
ように、拡大されたマスクパターン68aをマスクとして
第３のシリコン酸化膜66をエッチングした後、第３のポ
リシリコン膜69を堆積する前に、マスクパターン68aが
残る条件でシリコン窒化膜62上に堆積した第１のポリシ
リコン膜65をシリコン窒化膜62をストッパーとしてエッ
チングする。このときのエッチング条件は、例えば、Ｅ
ＣＲプラズマエッチング装置を用い、圧力5mTorrでCl2
ガスを流量100cc/minで供給し、マイクロ波パワーを400
W、RFパワーを50W、電極温度を-20℃に設定する。この
エッチングの結果、マスクパターン68aは第１の実施形
態の同一段階におけるより膜厚が薄くなる。また、この
段階でマスクパターン68aを残存させるために、第２の
ポリシリコン膜68の堆積時の膜厚は、第１のポリシリコ
ン膜の膜厚の1.4倍以上に設定される。In the second embodiment, as shown in FIG. 4A, after the third silicon oxide film 66 is etched using the enlarged mask pattern 68a as a mask, the third polysilicon film 69 is etched. Before the deposition, the first polysilicon film 65 deposited on the silicon nitride film 62 is etched using the silicon nitride film 62 as a stopper under the condition that the mask pattern 68a remains. The etching conditions at this time are, for example, E
Cl 2 at a pressure of 5 mTorr using CR plasma etching equipment
Gas is supplied at a flow rate of 100 cc / min and microwave power is 400
Set W, RF power to 50W, and electrode temperature to -20 ° C. As a result of this etching, the mask pattern 68a becomes thinner than in the same stage of the first embodiment. At this stage, in order to leave the mask pattern 68a, the thickness of the second polysilicon film 68 at the time of deposition is set to 1.4 times or more the thickness of the first polysilicon film.
【００２８】第１のポリシリコン膜65を除いた後、第３
のポリシリコン膜69を堆積し、第３のポリシリコン膜69
のうちシリコン窒化膜62上に堆積した部分と、第３のシ
リコン酸化膜66上に堆積した部分、そしてマスクパター
ン68aとをエッチングにより取り除く。このときのエッ
チング条件は、例えば、ＥＣＲプラズマエッチング装置
を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給
し、マイクロ波パワーを400W、RFパワーを50W、電極温
度を-20℃に設定する。このエッチングの結果、図４
(Ｂ)に示すように第３のポリシリコン膜69のうち第３の
シリコン酸化膜66の側面に堆積した部分がキャパシタ電
極69aとして残る。After removing the first polysilicon film 65, the third polysilicon film 65 is removed.
A third polysilicon film 69 is deposited.
Of these, the portion deposited on the silicon nitride film 62, the portion deposited on the third silicon oxide film 66, and the mask pattern 68a are removed by etching. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, supplying Cl 2 gas at a pressure of 5 mTorr at a flow rate of 100 cc / min, setting the microwave power to 400 W, the RF power to 50 W, and the electrode temperature to -20 ° C. I do. As a result of this etching, FIG.
As shown in (B), the portion of the third polysilicon film 69 deposited on the side surface of the third silicon oxide film 66 remains as the capacitor electrode 69a.
【００２９】第３のシリコン酸化膜66をフッ化水素水溶
液を用いてエッチングにより除去し、図４(Ｃ)に示され
るようにキャパシタ電極69aの周囲にキャパシタ絶縁膜9
1を形成し、セルプレート電極を形成するためのポリシ
リコン膜を堆積し、通常のフォトリソグラフィプロセス
を用いてエッチングすることによりセルプレート電極92
を形成する。The third silicon oxide film 66 is removed by etching using an aqueous solution of hydrogen fluoride, and a capacitor insulating film 9 is formed around the capacitor electrode 69a as shown in FIG.
1 is formed, a polysilicon film for forming a cell plate electrode is deposited, and the cell plate electrode 92 is etched by using a normal photolithography process.
To form
【００３０】第２の実施形態による場合にも、第１の実
施形態におけるのと同様に、レジストパターン形成用の
露光マスクのサイズを変更することなく、キャパシタ電
極の平面的なサイズを拡大することができる。また、第
３のポリシリコン膜69を粗面ポリシリコン膜としてもよ
い。Also in the case of the second embodiment, as in the first embodiment, the planar size of the capacitor electrode can be increased without changing the size of the exposure mask for forming the resist pattern. Can be. Further, the third polysilicon film 69 may be a rough polysilicon film.
【００３１】図５〜図１１は、第３の実施形態にかかる
半導体装置の製造方法を示す工程図である。ＤＲＡＭは
一般にＣＭＯＳ回路を基本とする素子であり、ｎチャン
ネルＭＯＳＦＥＴ(ｎＭＯＳ)とｐチャンネルＭＯＳＦＥ
Ｔ(ｐＭＯＳ)とを配線で接続して構成されている。図５
(Ａ)に示されるように、シリコン基板10にはウェルイオ
ンの注入によりｎ形領域(ｎウェル)11とｐ形領域(ｐウ
ェル)12とが形成されると共に、選択酸化により素子分
離領域13,14が形成されている。素子分離領域13より図
中左側の領域は、低集積度領域である周辺回路領域Ｒ
p、右側の領域は、高集積度領域であるメモリセル領域
Ｒmである。FIGS. 5 to 11 are process diagrams showing a method for manufacturing a semiconductor device according to the third embodiment. A DRAM is generally an element based on a CMOS circuit, and includes an n-channel MOSFET (nMOS) and a p-channel MOSFET.
T (pMOS) is connected by wiring. FIG.
As shown in FIG. 1A, an n-type region (n-well) 11 and a p-type region (p-well) 12 are formed in a silicon substrate 10 by implanting well ions, and an element isolation region 13 is formed by selective oxidation. , 14 are formed. The region on the left side of the figure from the element isolation region 13 is a peripheral circuit region R which is a low integration region.
The area on the right side of p is a memory cell area Rm which is a high integration area.
【００３２】トランスファゲート20は、図５(Ａ)に示さ
れるように、シリコン基板10側から順に、ゲート酸化膜
21とゲートポリシリコン膜22、そしてオフセットシリコ
ン酸化膜23とを積層して構成されている。これら３層を
シリコン基板10の全面に堆積した後、通常のフォトリソ
グラフィ工程によりトランスファゲート20の形成部分に
レジスト膜を残し、ゲートポリシリコン膜22をストッパ
ーとしてオフセットシリコン酸化膜23をドライエッチン
グする。レジストを灰化した後、オフセットシリコン酸
化膜23をマスクとしてゲートポリシリコン膜22とゲート
シリコン酸化膜21とを同時にドライエッチングしてトラ
ンスファゲート20を形成する。As shown in FIG. 5A, the transfer gate 20 has a gate oxide film in order from the silicon substrate 10 side.
21, a gate polysilicon film 22 and an offset silicon oxide film 23 are laminated. After these three layers are deposited on the entire surface of the silicon substrate 10, the offset silicon oxide film 23 is dry-etched using a gate polysilicon film 22 as a stopper while leaving a resist film in a portion where the transfer gate 20 is formed by a normal photolithography process. After the resist is ashed, the transfer gate 20 is formed by simultaneously dry-etching the gate polysilicon film 22 and the gate silicon oxide film 21 using the offset silicon oxide film 23 as a mask.
【００３３】トランスファゲート20を形成した後、周辺
回路領域Ｒpとメモリセル領域Ｒmとのｎウェル11をレジ
ストによりマスクし、ｐウェル12の部分にｎ形不純物を
図中に矢印で示したようにイオン注入法(イオンインプ
ランテーション)によりドーピングしてｎＭＯＳのソー
ス・ドレインとなるｎ-拡散層15を形成する。なお、イ
オン注入時のレジストパターンは図示していない。After the transfer gate 20 is formed, the n-well 11 in the peripheral circuit region Rp and the memory cell region Rm is masked with a resist, and an n-type impurity is added to the p-well 12 as indicated by an arrow in the drawing. By doping by ion implantation (ion implantation), an n - diffusion layer 15 serving as the source / drain of the nMOS is formed. The resist pattern at the time of ion implantation is not shown.
【００３４】図５(Ｂ)に示されるように、シリコン基板
の全面に保護膜として第４のシリコン酸化膜35をＣＶＤ
法により堆積した後、マスク層としてポリシリコン膜36
をＣＶＤ法により堆積する。続いて、ポリシリコン膜36
を異方的にエッチングすることにより、図５(Ｃ)に示さ
れるように、トランスファゲート20の側面にサイドウォ
ール36aを形成する。ここでのエッチング条件は、例え
ば、放電周波数2.45GHzのＥＣＲプラズマエッチング装
置を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給
し、マイクロ波パワーを300W、RFパワー密度を0.113W/c
m2、電極温度を20℃に設定する。このとき、第４のシリ
コン酸化膜35の膜厚とサイドウォール36aの厚さとの合
計が、周辺回路領域ＲpのＭＯＳのソース・ドレインと
なる拡散層を形成する際のマスクとして必要な幅となる
ようにエッチング時間を調整する。また、第４のシリコ
ン酸化膜35の膜厚は、サイドウォール36aが除去された
後にも第４のシリコン酸化膜35が残存するような厚さに
定められる。As shown in FIG. 5B, a fourth silicon oxide film 35 is formed as a protective film on the entire surface of the silicon substrate by CVD.
After deposition by the method, the polysilicon film 36 is used as a mask layer.
Is deposited by a CVD method. Subsequently, the polysilicon film 36
Is etched anisotropically to form side walls 36a on the side surfaces of the transfer gate 20, as shown in FIG. 5C. The etching conditions here are, for example, using an ECR plasma etching apparatus with a discharge frequency of 2.45 GHz, supplying Cl 2 gas at a pressure of 5 mTorr at a flow rate of 100 cc / min, microwave power of 300 W, RF power density of 0.113 W / c.
Set m 2 and electrode temperature to 20 ° C. At this time, the sum of the thickness of the fourth silicon oxide film 35 and the thickness of the sidewall 36a becomes a width required as a mask when forming a diffusion layer serving as a source / drain of a MOS in the peripheral circuit region Rp. Adjust the etching time as described above. The thickness of the fourth silicon oxide film 35 is determined so that the fourth silicon oxide film 35 remains even after the sidewall 36a is removed.
【００３５】次に、通常のフォトリソグラフィプロセス
により他の領域をマスクして周辺回路領域Ｒpのｐウェ
ルにｎ形の不純物、ｎウェルにｐ形の不純物を図５(Ｃ)
に矢印で示すように順にイオン注入法によりドーピング
し、ｐ+拡散層16、ｎ+拡散層17を周辺回路領域ＲpのＭ
ＯＳのソース・ドレインとして形成する。サイドウォー
ル36aはイオン注入の位置、すなわち各拡散層16,17とト
ランスファゲート20との位置関係を制御しており、これ
によりＭＯＳＦＥＴの特性が決定される。なお、図１
(Ｃ)においても、イオン注入時のレジストパターンは図
示していない。Next, another region is masked by a normal photolithography process, and an n-type impurity is implanted into the p-well and a p-type impurity is implanted into the n-well of the peripheral circuit region Rp as shown in FIG.
Are sequentially doped by an ion implantation method as indicated by the arrows, and the p + diffusion layer 16 and the n + diffusion layer 17 are doped with M in the peripheral circuit region Rp.
It is formed as a source / drain of the OS. The side wall 36a controls the position of the ion implantation, that is, the positional relationship between each of the diffusion layers 16, 17 and the transfer gate 20, whereby the characteristics of the MOSFET are determined. FIG.
Also in (C), the resist pattern at the time of ion implantation is not shown.
【００３６】第４のシリコン酸化膜35に対して十分な選
択比を確保できる条件でポリシリコン膜36で構成される
サイドウォール36aを等方的にエッチングして除去す
る。このときのエッチング条件は、例えば、放電周波数
2.45GHzのマイクロ波ダウンフローエッチング装置を用
い、圧力40PaでCF4, O2, Cl2の各ガスをそれぞれ流量17
5cc/min、125cc/min、40cc/minで供給し、マイクロ波パ
ワーを500W、電極温度を25℃に設定する。The side wall 36a composed of the polysilicon film 36 is isotropically etched and removed under a condition that a sufficient selectivity with respect to the fourth silicon oxide film 35 can be secured. The etching conditions at this time are, for example, discharge frequency
Using a 2.45 GHz microwave downflow etching system, each gas of CF 4 , O 2 , and Cl 2 was flowed at a pressure of 40 Pa at a flow rate of 17
Supply at 5cc / min, 125cc / min, 40cc / min, set the microwave power to 500W and the electrode temperature to 25 ° C.
【００３７】図５(Ｄ)に示される段階では、メモリセル
領域Ｒmのトランスファゲート20間の間隙を塞がず、か
つ、後工程のコンタクトホール形成時のエッチングのス
トッパーとして機能するのに十分な膜厚のシリコン窒化
膜31をＣＶＤ法により全面に形成する。シリコン窒化膜
31の形成後、図５(Ｅ)に示されるように、メモリセル領
域Ｒmをカバーするマスクパターン47を通常のフォトリ
ソグラフィプロセスにより形成し、第４のシリコン酸化
膜35に対して十分な選択比を確保できる条件で周辺回路
領域Ｒpのシリコン窒化膜31を等方的にエッチングして
全体的に除去する。このときのエッチング条件は、例え
ば、放電周波数2.45GHzのマイクロ波ダウンフローエッ
チング装置を用い、圧力80PaでCF4, O2, N2, Cl2の各ガ
スをそれぞれ流量270cc/min、270cc/min、80cc/min、16
0cc/minで供給し、マイクロ波パワーを600W、電極温度
を25℃に設定する。At the stage shown in FIG. 5D, the gap between the transfer gates 20 in the memory cell region Rm is not closed, and is sufficient to function as an etching stopper when forming a contact hole in a later step. A silicon nitride film 31 having a thickness is formed on the entire surface by a CVD method. Silicon nitride film
After the formation of 31, the mask pattern 47 covering the memory cell region Rm is formed by a normal photolithography process, as shown in FIG. The silicon nitride film 31 in the peripheral circuit region Rp is isotropically etched and entirely removed under conditions that can ensure the above. The etching conditions at this time are, for example, using a microwave downflow etching apparatus having a discharge frequency of 2.45 GHz, and using a gas of CF 4 , O 2 , N 2 , and Cl 2 at a pressure of 80 Pa at a flow rate of 270 cc / min and 270 cc / min, respectively. , 80cc / min, 16
Supply at 0 cc / min, set microwave power to 600 W and electrode temperature to 25 ° C.
【００３８】マスクパターン47のレジストを灰化した
後、シリコン基板10の全面にトランスファゲート20を覆
う膜厚の第５のシリコン酸化膜32を堆積し、その表面を
ＣＭＰにより研磨して、図５(Ｆ)に示すように平坦化す
る。After the resist of the mask pattern 47 is ashed, a fifth silicon oxide film 32 having a thickness covering the transfer gate 20 is deposited on the entire surface of the silicon substrate 10, and the surface thereof is polished by CMP. Flatten as shown in FIG.
【００３９】図６(Ａ)に示す段階では、メモリセル領域
Ｒmでシリコン基板10に達するコンタクトホールを形成
するため、通常のフォトリソグラフィプロセスによりレ
ジスト膜によるマスクパターン40を形成し、これをマス
クとしてシリコン窒化膜31をストッパーとする条件で第
５のシリコン酸化膜32をエッチングし、続いてシリコン
窒化膜31をエッチングする条件でシリコン基板10に達す
るパッドコンタクトホール41を開口する。第５のシリコ
ン酸化膜32のエッチングには、例えばマグネトロンエッ
チング装置を用い、圧力40mTorrでC4F8, Ar, COの各ガ
スをそれぞれ流量16sccm、400sccm、300sccmで供給し、
RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70T
orr(センター/エッジ)、電極温度を20℃に設定する。ま
た、シリコン窒化膜31のエッチングには、続けて、圧力
50mTorrでCHF3, Ar, O2の各ガスをそれぞれ流量20scc
m、100sccm、20sccmで供給し、RFパワーを300W、電極間
隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、
電極温度を20℃に設定する。At the stage shown in FIG. 6A, a mask pattern 40 of a resist film is formed by a usual photolithography process to form a contact hole reaching the silicon substrate 10 in the memory cell region Rm, and this is used as a mask. The fifth silicon oxide film 32 is etched using the silicon nitride film 31 as a stopper, and a pad contact hole 41 reaching the silicon substrate 10 is subsequently opened under the condition that the silicon nitride film 31 is etched. For the etching of the fifth silicon oxide film 32, for example, using a magnetron etching apparatus, each gas of C4F 8 , Ar, CO is supplied at a flow rate of 16 sccm, 400 sccm, and 300 sccm at a pressure of 40 mTorr,
RF power 1300W, electrode spacing 27mm, cooling He back pressure 3 / 70T
Set the orr (center / edge) and electrode temperature to 20 ° C. Further, the pressure of the silicon nitride film 31 is continuously
CHF 3 , Ar, O 2 gas at 50mTorr each flow rate 20scc
m, 100sccm, 20sccm, RF power 300W, electrode spacing 32mm, cooling He back pressure 3 / 70Torr (center / edge),
Set the electrode temperature to 20 ° C.
【００４０】マスクパターン40のレジストを灰化した
後、不純物をドープしたポリシリコン膜でパッドコンタ
クトホール41を埋めてエッチバックすることにより、図
６(Ｂ)に示すようにパッド50を形成する。パッド50の形
成後、図７(Ａ)に示すように絶縁層として第１のシリコ
ン酸化膜60を堆積し、メモリセル領域Ｒmでシリコン基
板10に達するパッドコンタクトホールと、周辺回路領域
Ｒpでトランスファゲート20のゲートポリシリコン膜22
に達するパッドコンタクトホールとを形成するためのマ
スクパターン42を第１のシリコン酸化膜60上に通常のフ
ォトリソグラフィプロセスにより形成する。After the resist of the mask pattern 40 is ashed, the pad contact holes 41 are filled with an impurity-doped polysilicon film and etched back to form the pads 50 as shown in FIG. 6B. After the formation of the pad 50, a first silicon oxide film 60 is deposited as an insulating layer as shown in FIG. 7A, and a pad contact hole reaching the silicon substrate 10 in the memory cell region Rm and a transfer contact in the peripheral circuit region Rp. Gate polysilicon film 22 of gate 20
A mask pattern 42 for forming a pad contact hole reaching the first silicon oxide film 60 is formed by a normal photolithography process.
【００４１】上記のマスクパターン42を用いてシリコン
窒化膜31をストッパーとする条件でシリコン酸化膜60,3
2をエッチングし、続けてシリコン窒化膜31をエッチン
グすることにより、図７(Ｂ)に示すようにシリコン基板
10に達するビット線コンタクトホール43とトランスファ
ゲート20のゲートポリシリコン膜22に達するビット線コ
ンタクトホール45とを一括して開口する。シリコン酸化
膜60,32のエッチングには、例えばマグネトロンエッチ
ング装置を用い、圧力40mTorrでC4F8, Ar, COの各ガス
をそれぞれ流量16sccm、400sccm、300sccmで供給し、RF
パワーを1300W、電極間隔を27mm、冷却He背圧を3/70Tor
r(センター/エッジ)、電極温度を20℃に設定する。ま
た、シリコン窒化膜31のエッチングには、続けて、圧力
40mTorrでCHF3, Ar, O2の各ガスをそれぞれ流量20scc
m、100sccm、20sccmで供給し、RFパワーを300W、電極間
隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、
電極温度を20℃に設定する。Using the above mask pattern 42, the silicon oxide films 60, 3 are formed under the condition that the silicon nitride film 31 is used as a stopper.
2 and then the silicon nitride film 31 are etched, as shown in FIG.
A bit line contact hole 43 reaching 10 and a bit line contact hole 45 reaching the gate polysilicon film 22 of the transfer gate 20 are collectively opened. The etching of the silicon oxide film 60,32, for example, using a magnetron etching apparatus, supplied C4F 8 at a pressure 40 mTorr, Ar, each gas CO respectively flow 16 sccm, 400 sccm, with 300 sccm, RF
Power 1300W, electrode spacing 27mm, cooling He back pressure 3 / 70Tor
Set r (center / edge) and electrode temperature to 20 ° C. Further, the pressure of the silicon nitride film 31 is continuously
CHF 3 , Ar, O 2 gas flow rate 20scc at 40mTorr
m, 100sccm, 20sccm, RF power 300W, electrode spacing 32mm, cooling He back pressure 3 / 70Torr (center / edge),
Set the electrode temperature to 20 ° C.
【００４２】マスクパターン42を灰化した後に、図７
(Ｃ)に示されるように、ビット線コンタクトホール43,4
5を埋めてビット線膜34とシリコン窒化膜37とを堆積
し、ビット線として必要部分を残すためのマスクパター
ン(図示せず)を通常のフォトリソグラフィプロセスによ
り形成し、これをマスクにしてシリコン窒化膜37をエッ
チングする。このときのエッチング条件は、例えば、平
行平板型反応性イオンエッチング装置を用い、圧力1500
mTorrでAr, CHF3, CF4の各ガスをそれぞれ流量1000cc/m
in、30cc/min、35cc/minで供給し、ＲＦパワーを800W、
電極温度を0℃に設定する。After the mask pattern 42 is ashed, FIG.
As shown in (C), bit line contact holes 43, 4
5 is filled, a bit line film 34 and a silicon nitride film 37 are deposited, and a mask pattern (not shown) for leaving a necessary portion as a bit line is formed by a normal photolithography process. The nitride film 37 is etched. The etching condition at this time is, for example, using a parallel plate type reactive ion etching apparatus, pressure 1500
Ar, CHF 3 , CF 4 gas at 1000 m / m
in, 30cc / min, 35cc / min, RF power 800W,
Set the electrode temperature to 0 ° C.
【００４３】続いて、レジストを灰化し、シリコン窒化
膜37をマスクに第１のシリコン酸化膜60をストッパーと
してエッチングすることによりビット線34をパターンニ
ングする。このときは、例えばＥＣＲエッチング装置を
用い、圧力5mTorrでCl2, O2の各ガスを流量90cc/min, 1
0cc/minで供給し、マイクロ波パワーを400W、RFパワー
を60W、電極温度を20℃に設定して第１ステップのエッ
チングをしてから、RFパワーを30Wに下げて第２ステッ
プのエッチングをする。Subsequently, the resist is ashed, and the bit line 34 is patterned by etching using the silicon nitride film 37 as a mask and the first silicon oxide film 60 as a stopper. At this time, for example, using an ECR etching apparatus, each gas of Cl 2 and O 2 is supplied at a flow rate of 90 cc / min and a pressure of 5 mTorr at a pressure of 5 mTorr.
At 0 cc / min, microwave power is set to 400 W, RF power is set to 60 W, electrode temperature is set to 20 ° C., etching is performed in the first step, and then RF power is reduced to 30 W to perform etching in the second step. I do.
【００４４】さらにシリコン窒化膜を堆積し、異方的に
エッチバックすることにより、図８(Ａ)に示すようにシ
リコン窒化膜37とビット線34との周囲にサイドウォール
37aを形成する。このときのエッチング条件は、例え
ば、平行平板型反応性イオンエッチング装置を用い、圧
力1500mTorrでAr, CHF3, CF4の各ガスをそれぞれ流量10
00cc/min、30cc/min、35cc/minで供給し、ＲＦパワーを
800W、電極温度を0℃に設定する。Further, by depositing a silicon nitride film and anisotropically etching back, a side wall is formed around the silicon nitride film 37 and the bit line 34 as shown in FIG.
Form 37a. The etching conditions at this time are, for example, using a parallel plate type reactive ion etching apparatus, and each gas of Ar, CHF 3 , CF 4 at a flow rate of 10
Supply at 00cc / min, 30cc / min, 35cc / min to reduce RF power
Set 800W, electrode temperature to 0 ° C.
【００４５】その後、第２のシリコン酸化膜61を堆積
し、平坦化してからシリコン窒化膜62を堆積し、その上
にパッド50上に開口するレジストパターン48を通常のフ
ォトリソグラフィプロセスにより形成する。このレジス
トパターン48をマスクとしてシリコン窒化膜62、シリコ
ン酸化膜61,60をエッチングすることにより、図８(Ｂ)
に示すようなパッド50に達するセルコンタクトホール84
を形成する。このときのエッチング条件は、例えばマグ
ネトロンエッチング装置を用い、圧力40mTorrでC 4F8, A
r, COの各ガスをそれぞれ流量16sccm、400sccm、300scc
mで供給し、RFパワーを1300W、電極間隔を27mm、冷却He
背圧を3/70Torr(センター/エッジ)、電極温度を20℃に
設定する。Thereafter, a second silicon oxide film 61 is deposited.
Then, after flattening, a silicon nitride film 62 is deposited, and
The resist pattern 48 opening on the pad 50 is
It is formed by a photolithography process. This Regis
Silicon nitride film 62, silicon
8B by etching the oxide films 61 and 60.
Cell contact hole 84 reaching pad 50 as shown in FIG.
To form The etching conditions at this time are, for example,
C at 40 mTorr using a Netron etching system FourF8, A
r, CO gas flow rate 16sccm, 400sccm, 300scc respectively
m, RF power 1300W, electrode spacing 27mm, cooling He
Back pressure of 3/70 Torr (center / edge), electrode temperature of 20 ° C
Set.
【００４６】レジストパターン48を灰化した後、図９
(Ａ)に示すようにセルコンタクトホール84を埋めてシリ
コン窒化膜62上の全面に第１のポリシリコン膜65と第３
のシリコン酸化膜66と第２のポリシリコン膜68とを順に
堆積し、キャパシタ電極を形成するためのレジストパタ
ーン67を通常のフォトリソグラフィプロセスにより第２
のポリシリコン膜68の上に形成する。なお、第２のポリ
シリコン膜68の膜厚は、第１のポリシリコン膜65の膜厚
の1.2倍以上に設定されている。続いて、第３のシリコ
ン酸化膜66をストッパーとして第２のポリシリコン膜68
を異方的にエッチングする。このときのエッチング条件
は、例えば、平行平板型反応性イオンエッチング装置を
用い、圧力20mTorrでSF6, HBrの各ガスをそれぞれ流量2
6cc/min、8cc/minで供給し、ＲＦパワーを300W、冷却He
圧力を4Torrに設定する。After the resist pattern 48 is ashed, FIG.
As shown in FIG. 3A, a first polysilicon film 65 and a third polysilicon film 65 are formed on the entire surface of the silicon nitride film 62 by filling the cell contact hole 84.
A silicon oxide film 66 and a second polysilicon film 68 are sequentially deposited, and a resist pattern 67 for forming a capacitor electrode is formed by a second photolithography process.
Is formed on the polysilicon film 68 of FIG. The thickness of the second polysilicon film 68 is set to be at least 1.2 times the thickness of the first polysilicon film 65. Subsequently, a second polysilicon film 68 is formed using the third silicon oxide film 66 as a stopper.
Is anisotropically etched. The etching conditions at this time are, for example, using a parallel plate type reactive ion etching apparatus, at a pressure of 20 mTorr and a flow rate of SF 6 and HBr gas of 2 respectively.
Supply at 6cc / min, 8cc / min, RF power 300W, cooling He
Set pressure to 4 Torr.
【００４７】レジストパターン67を灰化した後、ポリシ
リコンをさらに堆積し、第３のシリコン酸化膜66をスト
ッパーとしてサイドウォール状にエッチングすることに
より、図９(Ｂ)に示されるように第２のポリシリコン膜
68のパターンをフォトリソグラフィにより形成されるパ
ターンより拡大してマスクパターン68aを形成する。こ
のときのエッチング条件は、例えば、ＥＣＲプラズマエ
ッチング装置を用い、圧力5mTorrでCl2ガスを流量100cc
/minで供給し、マイクロ波パワーを400W、RFパワーを50
W、電極温度を-20℃に設定する。After the resist pattern 67 is ashed, polysilicon is further deposited, and is etched into a side wall shape using the third silicon oxide film 66 as a stopper, thereby forming the second silicon as shown in FIG. 9B. Polysilicon film
The mask pattern 68a is formed by enlarging the pattern 68 from the pattern formed by photolithography. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, a Cl 2 gas at a pressure of 5 mTorr and a flow rate of 100 cc.
/ min, 400 W microwave power, 50 RF power
W, set electrode temperature to -20 ° C.
【００４８】次に、拡大されたマスクパターン68aをマ
スクとして、第１のポリシリコン膜65をストッパーとし
て第３のシリコン酸化膜66を異方的にエッチングする。
このときのエッチング条件は、例えば、マグネトロンエ
ッチング装置を用い、圧力40mTorrでCHF3, COの各ガス
を流量30cc/min, 120cc/minで供給し、RFパワーを1500
W、冷却He背圧を3/70Torr(センター/エッジ)、電極温度
を20℃に設定する。Next, the third silicon oxide film 66 is anisotropically etched using the enlarged mask pattern 68a as a mask and the first polysilicon film 65 as a stopper.
The etching conditions at this time are, for example, using a magnetron etching apparatus, supplying each gas of CHF 3 and CO at a pressure of 40 mTorr at a flow rate of 30 cc / min and 120 cc / min, and setting the RF power to 1500.
W, cooling He back pressure is set to 3/70 Torr (center / edge), and electrode temperature is set to 20 ° C.
【００４９】第３のシリコン酸化膜66が図１０(Ａ)に示
すようにエッチングされた後、第３のポリシリコン膜69
を堆積し、第１、第３のポリシリコン膜65,69のうちシ
リコン窒化膜62上に堆積した部分と、第３のポリシリコ
ン膜69のうち第３のシリコン酸化膜66上に堆積した部
分、およびマスクパターン68aをシリコン窒化膜62をス
トッパーとして異方的にエッチングする。このときのエ
ッチング条件は、例えば、ＥＣＲプラズマエッチング装
置を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給
し、マイクロ波パワーを400W、RFパワーを50W、電極温
度を-20℃に設定する。このエッチングの結果、図１０
(Ｂ)に示すように第３のポリシリコン膜のうち第３のシ
リコン酸化膜66の側面に堆積した部分がキャパシタ電極
69aとして残る。After the third silicon oxide film 66 is etched as shown in FIG. 10A, a third polysilicon film 69 is formed.
And a portion of the first and third polysilicon films 65 and 69 deposited on the silicon nitride film 62 and a portion of the third polysilicon film 69 deposited on the third silicon oxide film 66 And the mask pattern 68a are anisotropically etched using the silicon nitride film 62 as a stopper. The etching conditions at this time are, for example, using an ECR plasma etching apparatus, supplying Cl 2 gas at a pressure of 5 mTorr at a flow rate of 100 cc / min, setting the microwave power to 400 W, the RF power to 50 W, and the electrode temperature to -20 ° C. I do. As a result of this etching, FIG.
As shown in (B), the portion of the third polysilicon film deposited on the side surface of the third silicon oxide film 66 is a capacitor electrode.
Remains as 69a.
【００５０】第３のシリコン酸化膜66をフッ化水素水溶
液を用いてエッチングにより除去し、図１１に示される
ようにキャパシタ電極69aの周囲にキャパシタ絶縁膜91
を形成し、セルプレート電極を形成するためのポリシリ
コン膜を堆積し、通常のフォトリソグラフィプロセスを
用いてエッチングすることによりセルプレート電極92を
形成する。The third silicon oxide film 66 is removed by etching using an aqueous solution of hydrogen fluoride, and a capacitor insulating film 91 is formed around the capacitor electrode 69a as shown in FIG.
Is formed, a polysilicon film for forming a cell plate electrode is deposited, and etching is performed using a normal photolithography process to form a cell plate electrode 92.
【００５１】[0051]
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、第２のポリシリコン膜にサイ
ドウォールを形成することにより、フォトリソグラフィ
プロセスで形成されるマスクより大きなマスクパターン
を形成するようにしたため、レジストパターン形成用の
露光マスクのサイズを変更することなく、キャパシタ電
極の平面的なサイズを拡大することができる。したがっ
て、デザインルールが縮小された場合にも、キャパシタ
電極の高さを高くすることなく従前の静電容量を確保す
ることができ、絶縁膜形成後にシリコン基板に対して開
口するメタル配線コンタクトホールのアスペクト比の増
大を抑えることができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, a mask pattern larger than a mask formed by a photolithography process is formed by forming a sidewall in a second polysilicon film. Is formed, the planar size of the capacitor electrode can be enlarged without changing the size of the exposure mask for forming the resist pattern. Therefore, even when the design rule is reduced, the conventional capacitance can be secured without increasing the height of the capacitor electrode, and the metal wiring contact hole opened to the silicon substrate after the insulating film is formed. An increase in the aspect ratio can be suppressed.
【図１】 第１の実施形態にかかる半導体装置の製造方
法の工程の一部を段階的に示す半導体装置の拡大断面
図。FIG. 1 is an enlarged cross-sectional view of a semiconductor device, showing a part of steps of a method of manufacturing a semiconductor device according to a first embodiment in a stepwise manner.
【図２】 第１の実施形態にかかる半導体装置の製造方
法の工程の次の一部を段階的に示す半導体装置の拡大断
面図。FIG. 2 is an enlarged cross-sectional view of the semiconductor device, showing stepwise the next part of the process of the method of manufacturing the semiconductor device according to the first embodiment;
【図３】 第１の実施形態にかかる半導体装置の製造方
法の工程のさらに次の一部を段階的に示す半導体装置の
拡大断面図。FIG. 3 is an enlarged cross-sectional view of the semiconductor device, showing step-by-step the next part of the method of manufacturing the semiconductor device according to the first embodiment;
【図４】 第２の実施形態にかかる半導体装置の製造方
法の工程中の基板工程の一部を段階的に示す半導体装置
の拡大断面図。FIG. 4 is an enlarged cross-sectional view of a semiconductor device, showing a part of a substrate step in a method of manufacturing a semiconductor device according to a second embodiment in a stepwise manner;
【図５】 第３の実施形態にかかる半導体装置の製造方
法の工程の一部を段階的に示す半導体装置の拡大断面
図。FIG. 5 is an enlarged cross-sectional view of the semiconductor device, showing a part of steps of a method of manufacturing the semiconductor device according to the third embodiment in a stepwise manner.
【図６】 第３の実施形態にかかる半導体装置の製造方
法の工程の次の一部を段階的に示す半導体装置の拡大断
面図。FIG. 6 is an enlarged cross-sectional view of the semiconductor device, showing stepwise the next part of the process of the method of manufacturing the semiconductor device according to the third embodiment;
【図７】 第３の実施形態にかかる半導体装置の製造方
法の工程のさらに次の一部を段階的に示す半導体装置の
拡大断面図。FIG. 7 is an enlarged cross-sectional view of the semiconductor device, showing step-by-step the next part of the method of manufacturing the semiconductor device according to the third embodiment;
【図８】 第３の実施形態にかかる半導体装置の製造方
法の工程のさらに次の一部を段階的に示す半導体装置の
拡大断面図。FIG. 8 is an enlarged cross-sectional view of the semiconductor device, showing step-by-step the next part of the method of manufacturing the semiconductor device according to the third embodiment;
【図９】 第３の実施形態にかかる半導体装置の製造方
法の工程のさらに次の一部を段階的に示す半導体装置の
拡大断面図。FIG. 9 is an enlarged cross-sectional view of the semiconductor device, showing step-by-step the next part of the process of the method for manufacturing a semiconductor device according to the third embodiment;
【図１０】 第３の実施形態にかかる半導体装置の製造
方法の工程のさらに次の一部を段階的に示す半導体装置
の拡大断面図。FIG. 10 is an enlarged cross-sectional view of the semiconductor device, showing step-by-step the next part of the method of manufacturing the semiconductor device according to the third embodiment;
【図１１】 第３の実施形態にかかる半導体装置の製造
方法の工程のさらに次の一部を示す半導体装置の拡大断
面図。FIG. 11 is an enlarged cross-sectional view of the semiconductor device, illustrating still another part of the process of the method of manufacturing the semiconductor device according to the third embodiment;
【図１２】 従来の半導体装置の製造方法の工程中の基
板工程の一部を段階的に示す半導体装置の拡大断面図。FIG. 12 is an enlarged cross-sectional view of a semiconductor device showing stepwise a part of a substrate process in a conventional semiconductor device manufacturing method.
【図１３】 従来の半導体装置の製造方法の工程中の配
線工程の次の一部を段階的に示す半導体装置の拡大断面
図。FIG. 13 is an enlarged cross-sectional view of a semiconductor device showing stepwise a next part of a wiring step in a conventional semiconductor device manufacturing method.
【図１４】 従来の半導体装置の製造方法の工程中の配
線工程のさらに次の一部を段階的に示す半導体装置の拡
大断面図。FIG. 14 is an enlarged cross-sectional view of a semiconductor device showing stepwise a part of a next wiring step in a conventional method of manufacturing a semiconductor device.
10 シリコン基板 60 第１のシリコン酸化膜 61 第２のシリコン酸化膜 62 シリコン窒化膜 65 第１のポリシリコン膜 66 第３のシリコン酸化膜 68 第２のポリシリコン膜 68a マスクパターン 69 第３のポリシリコン膜 10 Silicon substrate 60 First silicon oxide film 61 Second silicon oxide film 62 Silicon nitride film 65 First polysilicon film 66 Third silicon oxide film 68 Second polysilicon film 68a Mask pattern 69 Third poly Silicon film
Claims (5)
シリコン窒化膜を形成する段階と、 前記シリコン窒化膜上に第１のポリシリコン膜を堆積す
る段階と、 前記第１のポリシリコン膜の上にシリコン酸化膜を堆積
する段階と、 前記シリコン酸化膜の上に前記第１のポリシリコン膜よ
り大きな膜厚で第２のポリシリコン膜を堆積する段階
と、 前記シリコン酸化膜をストッパーとして前記第２のポリ
シリコン膜をフォトリソグラフィのプロセスによりエッ
チングしてアイランド状のマスクパターンを形成する段
階と、 前記マスクパターンにサイドウォールを形成してマスク
パターンを拡大する段階と、 前記拡大されたマスクパターンをマスクとし、前記第１
のポリシリコン膜をストッパーとして前記シリコン酸化
膜をエッチングする段階と、 第３のポリシリコン膜を堆積する段階と、 前記第１、第３のポリシリコン膜のうち前記シリコン窒
化膜上に堆積した部分と、前記第３のポリシリコン膜の
うち前記シリコン酸化膜上に堆積した部分と、前記マス
クパターンとをエッチングにより除去する段階と、 前記シリコン酸化膜をエッチングして除去することによ
りキャパシタ電極を形成する段階とを含み、これらの段
階が順に実行されることを特徴とする半導体装置の製造
方法。A step of forming a silicon nitride film on an insulating film deposited on a silicon substrate; a step of depositing a first polysilicon film on the silicon nitride film; Depositing a silicon oxide film on the silicon oxide film, depositing a second polysilicon film on the silicon oxide film with a thickness greater than that of the first polysilicon film, and using the silicon oxide film as a stopper Etching the second polysilicon film by a photolithography process to form an island-shaped mask pattern; forming a sidewall on the mask pattern to enlarge the mask pattern; Using the pattern as a mask, the first
Etching the silicon oxide film using the polysilicon film as a stopper, depositing a third polysilicon film, and a portion of the first and third polysilicon films deposited on the silicon nitride film. Removing a portion of the third polysilicon film deposited on the silicon oxide film and the mask pattern by etching; forming a capacitor electrode by etching and removing the silicon oxide film A method of manufacturing a semiconductor device, wherein the steps are performed sequentially.
のポリシリコン膜の膜厚が、前記第１のポリシリコン膜
の膜厚の１．２倍以上であることを特徴とする請求項１
に記載の半導体装置の製造方法。2. The second pattern forming the mask pattern
2. The film thickness of the polysilicon film is at least 1.2 times the film thickness of the first polysilicon film.
13. The method for manufacturing a semiconductor device according to item 5.
シリコン窒化膜を形成する段階と、 前記シリコン窒化膜上に第１のポリシリコン膜を堆積す
る段階と、 前記第１のポリシリコン膜の上にシリコン酸化膜を堆積
する段階と、 前記シリコン酸化膜の上に前記第１のポリシリコン膜の
膜厚より大きい膜厚で第２のポリシリコン膜を堆積する
段階と、 前記シリコン酸化膜をストッパーとして前記第２のポリ
シリコン膜をフォトリソグラフィのプロセスによりエッ
チングしてアイランド状のマスクパターンを形成する段
階と、 前記マスクパターンにサイドウォールを形成してマスク
パターンを拡大する段階と、 前記拡大されたマスクパターンをマスクとし、前記第１
のポリシリコン膜をストッパーとして前記シリコン酸化
膜をエッチングする段階と、 前記マスクパターンが残る条件で前記シリコン窒化膜上
に堆積した第１のポリシリコン膜をエッチングする段階
と、 第３のポリシリコン膜を堆積する段階と、 前記第３のポリシリコン膜のうち前記シリコン窒化膜上
に堆積した部分と、前記第３のポリシリコン膜のうち前
記第３のシリコン酸化膜上に堆積した部分と、前記マス
クパターンとをエッチングする段階と、 前記第３のシリコン酸化膜をエッチングして除去するこ
とによりキャパシタ電極を形成する段階とを含み、これ
らの段階が順に実行されることを特徴とする半導体装置
の製造方法。3. A step of forming a silicon nitride film on an insulating film deposited on a silicon substrate, a step of depositing a first polysilicon film on the silicon nitride film, and a step of depositing the first polysilicon film. Depositing a silicon oxide film on the silicon oxide film; depositing a second polysilicon film on the silicon oxide film with a thickness greater than the thickness of the first polysilicon film; Forming an island-shaped mask pattern by etching the second polysilicon film by a photolithography process using the mask as a stopper; enlarging the mask pattern by forming sidewalls on the mask pattern; Using the mask pattern thus formed as a mask, the first
Etching the silicon oxide film using the polysilicon film as a stopper, etching the first polysilicon film deposited on the silicon nitride film under the condition that the mask pattern remains, a third polysilicon film Depositing a portion of the third polysilicon film deposited on the silicon nitride film; a portion of the third polysilicon film deposited on the third silicon oxide film; A step of etching a mask pattern; and a step of forming a capacitor electrode by etching and removing the third silicon oxide film, wherein these steps are sequentially performed. Production method.
のポリシリコン膜の膜厚が、前記第１のポリシリコン膜
の膜厚の１．４倍以上であることを特徴とする請求項３
に記載の半導体装置の製造方法。4. The second pattern forming the mask pattern.
4. The film thickness of said polysilicon film is at least 1.4 times the film thickness of said first polysilicon film.
13. The method for manufacturing a semiconductor device according to item 5.
リコン膜であることを特徴とする請求項１〜４のいずれ
かに記載の半導体装置の製造方法。5. The method according to claim 1, wherein the third polysilicon film is a rough polysilicon film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353523A JPH11186521A (en) | 1997-12-22 | 1997-12-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353523A JPH11186521A (en) | 1997-12-22 | 1997-12-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186521A true JPH11186521A (en) | 1999-07-09 |
Family
ID=18431420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353523A Pending JPH11186521A (en) | 1997-12-22 | 1997-12-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186521A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273326A (en) * | 2002-03-15 | 2003-09-26 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
-
1997
- 1997-12-22 JP JP9353523A patent/JPH11186521A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273326A (en) * | 2002-03-15 | 2003-09-26 | Fujitsu Ltd | Semiconductor device and its manufacturing method |
| US7139161B2 (en) | 2002-03-15 | 2006-11-21 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
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