JPH11186411A - Manufacture of semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent ions from being implanted below a device isolation film and to thereby suppress the occurrence of device isolation defects by effecting an ion implantation for a program using highly accurately machined metallic interconnection as a mask. SOLUTION: A conductive film 6 and a silicide film 7 are etched in such a direction as to cross a device isolation film 4, thereby forming a gate electrode 8. A source region and a drain region are formed by implanting p-type ions using the electrode 8 as a mask. When a program to be written is defined, a photoresist 12 is formed over the entire surface, and the photoresist 12 is exposed and developed, thereby forming openings 12a in the upper regions of memory cells. Using the photoresist 12 and aluminum interconnections 10 as a mask, an interlayer insulating film 9 is etched. P-type impurity ions are implanted into a semiconductor substrate 1 immediately below the gate 8 from the openings 12a, thereby turning a memory cell transistor into a depression type. As a result, diffusion of the implanted ions can be prevented, and thus a highly accurate ion implantation can be implemented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しく言えば、マスクROM（ReadOnly Me
mory）を微細化する製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a mask ROM (Read Only Memory).
mory).

【０００２】[0002]

【従来の技術】マスクROMのTAT（Turn Around Time）を
短縮するために、Al配線形成後にROM書き込みのための
イオン注入をおこなう技術としては、種々の物が知られ
ている。以下に図２を用いて従来の製造方法を説明す
る。 工程１：図２（a）に示すように、p型の半導体基板５１
上に熱酸化法もしくはＣＶＤ法を用いてシリコン酸化膜
より成るパッド酸化膜５２を厚さ250Åに形成する。パ
ッド酸化膜５２は半導体基板５１の表面を保護する目的
で形成される。次に全面に耐酸化膜であるシリコン窒化
膜５３を形成し、その後、シリコン窒化膜５３に、素子
分離膜５４を形成するための、紙面に垂直な方向に長い
帯状の開口部５３aを形成する。2. Description of the Related Art In order to shorten the TAT (Turn Around Time) of a mask ROM, various techniques are known for performing ion implantation for ROM writing after forming an Al wiring. Hereinafter, a conventional manufacturing method will be described with reference to FIG. Step 1: As shown in FIG. 2A, a p-type semiconductor substrate 51
A pad oxide film 52 made of a silicon oxide film is formed to a thickness of 250.degree. By using a thermal oxidation method or a CVD method. The pad oxide film 52 is formed for the purpose of protecting the surface of the semiconductor substrate 51. Next, a silicon nitride film 53, which is an oxidation-resistant film, is formed on the entire surface. Thereafter, a strip-shaped opening 53a long in a direction perpendicular to the paper surface for forming an element isolation film 54 is formed in the silicon nitride film 53. .

【０００３】工程２：図２（b）に示すように、シリコ
ン窒化膜５３をマスクとしたLOCOS法を用いて半導体基
板５１を酸化して、素子分離膜５４を形成する。この
時、半導体基板５１とシリコン窒化膜５３との間に酸化
領域が侵入してバーズビーク５４aが形成される。次
に、シリコン窒化膜５３及びパッド酸化膜５２を除去
し、熱酸化法を用いてゲート絶縁膜５５を厚さ140Å乃
至170Åに形成する。次に、CVD法を用いてポリシリコン
膜を厚さ3500Åに形成し、リンをドーピングしてn型の
導電膜５６を形成する。Step 2: As shown in FIG. 2B, the semiconductor substrate 51 is oxidized using a LOCOS method using the silicon nitride film 53 as a mask to form an element isolation film 54. At this time, an oxidized region penetrates between the semiconductor substrate 51 and the silicon nitride film 53 to form a bird's beak 54a. Next, the silicon nitride film 53 and the pad oxide film 52 are removed, and a gate insulating film 55 is formed to a thickness of 140 ° to 170 ° using a thermal oxidation method. Next, a polysilicon film is formed to a thickness of 3500 ° by a CVD method, and is doped with phosphorus to form an n-type conductive film 56.

【０００４】工程３：図２（c）に示すように、素子分
離膜５４と交叉する方向に長い帯状に、導電膜５６をエ
ッチングしてゲート電極５６aを形成する（ただし、エ
ッチング領域は紙面に対して平行な面になされるので、
図示されていない）。次にゲート電極５６aをマスクと
しボロンなどのp型イオン注入を行い、ソース領域及び
ドレイン領域を形成する（ソース領域、ドレイン領域は
紙面に対し垂直な方向のゲート電極両端部下に形成され
るので図示されていない）。以上により、マトリックス
状に配列されたメモリーセルトランジスタが形成され
る。次に、全面にSiO2より成る層間絶縁膜５７を厚さ50
00Åに形成する。次に、ビット線となる紙面に対して垂
直な方向に長い帯状のAl配線５８を素子分離膜５４の上
方に形成する。ここまでは、メモリーセルトランジスタ
にどのようなプログラムを書き込むかに関係せずに製造
できるため、ウエハの作りためをしておくことができ
る。尚、作りためをしておく場合は、全面に保護膜とし
てシリコン酸化膜５９を形成しておく。Step 3: As shown in FIG. 2C, a gate electrode 56a is formed by etching the conductive film 56 in a strip shape long in a direction intersecting with the element isolation film 54 (however, the etching region is not Because it is made in a plane parallel to
Not shown). Next, p-type ions such as boron are implanted using the gate electrode 56a as a mask to form a source region and a drain region. (The source region and the drain region are formed below both ends of the gate electrode in a direction perpendicular to the plane of the drawing. It has not been). Thus, memory cell transistors arranged in a matrix are formed. Next, an interlayer insulating film 57 of SiO2 is
Formed at 00 °. Next, a strip-shaped Al wiring 58 long in a direction perpendicular to the plane of the paper as a bit line is formed above the element isolation film 54. Up to this point, the semiconductor device can be manufactured regardless of what kind of program is written in the memory cell transistor, so that a wafer can be prepared. Note that, in the case of performing the fabrication, a silicon oxide film 59 is formed on the entire surface as a protective film.

【０００５】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図２（d）に示すよ
うに、マスクROM書き込み用の開口部６０aを有するフォ
トレジスト６０を形成する。次に、開口部からゲート電
極５６a直下の半導体基板５１にボロン等のp型不純物を
イオン注入することにより、所定のメモリーセルトラン
ジスタをデプレッション化する。これにより、かかるメ
モリーセルトランジスタの閾値電圧が低くなり、ROMデ
ータが書き込まれる。Step 4: Upon receiving a request from a customer and determining a program to be written, a photoresist 60 having an opening 60a for writing a mask ROM is formed as shown in FIG. 2D. Next, a predetermined memory cell transistor is depleted by ion-implanting a p-type impurity such as boron into the semiconductor substrate 51 directly below the gate electrode 56a from the opening. As a result, the threshold voltage of the memory cell transistor is reduced, and ROM data is written.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、一般的
に上記フォトレジストの加工精度は低く、例えば0.5μm
程度である。従って、フォトレジスト６０に開口部６０
aを形成する際に、0.5μmのバラツキが生じる。また、
上述したように、素子分離膜５４にはバーズビーク５４
aが形成されており、素子分離膜５４の端部は薄くなっ
ているので、開口部６０aのバラツキが生じると、不純
物イオンを注入する際に、図３に示すように、バーズビ
ーク５４aを貫通して、図中丸Aで囲んだ素子分離膜５４
下部の半導体基板５１にまで不純物イオンが注入される
場合がある。この様な素子が隣り合って存在すると、隣
り合う素子との間で、矢印で示した素子分離膜５４下を
通るリーク電流が発生してしまい、素子分離不良の原因
となっていた。また、フォトマスクの加工精度を向上さ
せることはコストの大幅な増加につながっていた。However, generally, the processing accuracy of the above photoresist is low, for example, 0.5 μm
It is about. Therefore, the opening 60 is formed in the photoresist 60.
When forming a, a variation of 0.5 μm occurs. Also,
As described above, the bird's beak 54
a is formed, and the end of the element isolation film 54 is thin. Therefore, when the variation of the opening 60a occurs, the impurity penetrates the bird's beak 54a as shown in FIG. The element isolation film 54 surrounded by a circle A in the figure
In some cases, impurity ions are implanted into the lower semiconductor substrate 51. If such elements exist adjacent to each other, a leak current passing below the element isolation film 54 indicated by an arrow is generated between the adjacent elements, which causes an element isolation failure. Further, improving the processing accuracy of the photomask has led to a significant increase in cost.

【０００７】また、データを書き込む際のイオン注入
は、層間絶縁膜とゲート電極、ゲート絶縁膜を貫通して
行うため、1MeV乃至3MeV程度の高いエネルギーで行う必
要があった。高いエネルギーでイオン注入を行うと、注
入されたイオンの横方向の拡散が大きくなり、これもま
た、上述した素子分離不良につながっていた。また、そ
のような高いエネルギーでイオン注入を行う装置は一般
的に高額であり、コストの増加につながっていた。In addition, since ion implantation for writing data is performed through the interlayer insulating film, the gate electrode, and the gate insulating film, it is necessary to perform the ion implantation at a high energy of about 1 MeV to 3 MeV. When ion implantation is performed with high energy, the diffusion of the implanted ions in the lateral direction increases, which also leads to the above-described element isolation failure. In addition, an apparatus for performing ion implantation with such high energy is generally expensive, leading to an increase in cost.

【０００８】以上の要因から、素子分離膜は、素子分離
不良を防止するために十分な余裕を持たせて、加工限界
よりも大きな幅に設計する必要が生じ、セルサイズの増
大につながっていた。From the above factors, it is necessary to design the element isolation film to have a sufficient margin to prevent element isolation failure and to design the element isolation film to have a width larger than the processing limit, which has led to an increase in cell size. .

【０００９】[0009]

【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一般的に、金属配線の加工精度が例えば0.
1μmと、フォトマスクの加工精度0.5μmに比較して高い
ことを利用し、これをイオン注入のマスクとして用いた
ものである。請求項１に記載の発明は、第１の導電型の
半導体基板上に一方向に延在する複数の素子分離膜を形
成する工程と、前記半導体基板上にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜及び前記素子分離膜上に
前記素子分離膜と交叉する方向に延在する複数のゲート
電極を形成する工程と、全面に層間絶縁膜を形成する工
程と、前記素子分離膜の上方に前記一方向に延在する金
属配線を形成する工程と、全面にフォトマスクを形成す
る工程と、所定の前記ゲート電極上方の前記フォトマス
クに開口部を形成して、前記金属配線の少なくとも端部
を露出する工程と、前記フォトマスク及び前記金属配線
をマスクとして、前記層間絶縁膜をエッチングして薄膜
化する工程と前記開口部から不純物イオンを注入して上
方を書き込む工程とを有する事を特徴とする半導体装置
の製造方法である。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and generally has a processing accuracy of metal wiring of, for example, 0.1.
Utilizing the fact that the processing accuracy of the photomask is 1 μm, which is higher than the processing accuracy of 0.5 μm, this is used as a mask for ion implantation. The invention according to claim 1 includes a step of forming a plurality of element isolation films extending in one direction on a semiconductor substrate of a first conductivity type, and a step of forming a gate insulating film on the semiconductor substrate. Forming a plurality of gate electrodes extending in a direction crossing the device isolation film on the gate insulating film and the device isolation film; forming an interlayer insulating film on the entire surface; Forming a metal wiring extending in the one direction, forming a photomask over the entire surface, forming an opening in the photomask above the predetermined gate electrode, and forming at least one end of the metal wiring. Exposing a portion, using the photomask and the metal wiring as a mask, etching the interlayer insulating film to make it thinner, and implanting impurity ions from the opening to write upward. A method of manufacturing a semiconductor device according to claim.

【００１０】また、請求項２に記載の発明は、前記ゲー
ト電極を形成する工程は、不純物を含んだポリシリコン
より成る導電膜を形成する工程と、前記導電膜上に金属
シリサイドを形成する工程とを有することを特徴とする
請求項１に記載の半導体装置の製造方法である。According to a second aspect of the present invention, the step of forming the gate electrode includes the steps of forming a conductive film made of polysilicon containing impurities and forming metal silicide on the conductive film. 2. The method for manufacturing a semiconductor device according to claim 1, comprising:

【００１１】[0011]

【発明の実施の形態】以下に図１を用いて本発明の１実
施形態について説明する。 工程１：図１（a）に示すように、従来の製造工程の工
程１と同様にして、半導体基板１上にパッド酸化膜２を
形成し、開口部を有するシリコン窒化膜３を形成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG. Step 1: As shown in FIG. 1A, a pad oxide film 2 is formed on a semiconductor substrate 1 and a silicon nitride film 3 having an opening is formed in the same manner as Step 1 of the conventional manufacturing process.

【００１２】工程２：図１（b）に示すように、半導体
基板１上に形成されたシリコン窒化膜３をマスクにして
LOCOS法によって半導体基板１を酸化し、素子分離膜４
を形成する。次に、パッド酸化膜２及びシリコン窒化膜
３を除去し、熱酸化法を用いてゲート絶縁膜５を厚さ14
0Å乃至170Åに形成し、CVD法を用いてポリシリコン膜
を1000Åに形成し、リンをドーピングしてn型の導電膜
６を形成する。次に、タングステンなどの高融点金属の
シリサイド膜７を1500Åに形成する。シリサイド膜７は
導電膜６と共にゲート電極となり、ゲート電極の電気抵
抗を低減するのみならず、後に述べるように、ゲート電
極を保護する働きももつ。Step 2: As shown in FIG. 1B, the silicon nitride film 3 formed on the semiconductor substrate 1 is used as a mask.
The semiconductor substrate 1 is oxidized by the LOCOS method, and an element isolation film 4 is formed.
To form Next, the pad oxide film 2 and the silicon nitride film 3 are removed, and the gate insulating film 5 is formed to a thickness of 14 using a thermal oxidation method.
A polysilicon film is formed to a thickness of 1000 ° using a CVD method and doped with phosphorus to form an n-type conductive film 6. Next, a silicide film 7 of a refractory metal such as tungsten is formed at 1500 °. The silicide film 7 becomes a gate electrode together with the conductive film 6, and not only reduces the electric resistance of the gate electrode, but also has a function of protecting the gate electrode as described later.

【００１３】工程３：図１（c）に示すように、素子分
離膜４と交叉する方向に長い帯状に、導電膜６及びシリ
サイド膜７をエッチングしてゲート電極８を形成する
（ただし、エッチング領域は紙面に対して平行な面にな
されるので、図示されていない）。次にゲート電極８を
マスクとしてボロンなどのp型のイオン注入を行い、ソ
ース領域及びドレイン領域を形成する（ソース領域、ド
レイン領域は紙面に対し垂直な方向のゲート電極８両端
部下に形成されるので図示されていない）。以上によ
り、マトリックス状に配列されたメモリーセルトランジ
スタが形成される。次に全面にSiO2より成る層間絶縁膜
９を6000Åに形成し、ワード線となるAl配線１０を形成
する。この時、Al配線１０の端部が、素子分離膜４の端
部の直上に配置されるように形成する。ここまでは、メ
モリーセルトランジスタにどのようなプログラムを書き
込むかに関係せずに製造できるため、ウエハの作り溜を
しておくことができる。作り溜をしておく場合、金属配
線層の保護と腐食防止のために、表面に500Å程度の薄
いシリコン酸化膜等による保護膜１１を形成しておく。Step 3: As shown in FIG. 1C, a gate electrode 8 is formed by etching the conductive film 6 and the silicide film 7 in a strip shape long in a direction intersecting with the element isolation film 4. The region is not shown because it is formed on a plane parallel to the paper surface). Next, p-type ions such as boron are implanted using the gate electrode 8 as a mask to form a source region and a drain region (the source region and the drain region are formed below both ends of the gate electrode 8 in a direction perpendicular to the plane of the paper). Not shown). Thus, memory cell transistors arranged in a matrix are formed. Next, an interlayer insulating film 9 made of SiO2 is formed on the entire surface at 6000.degree., And an Al wiring 10 serving as a word line is formed. At this time, the Al wiring 10 is formed such that the end thereof is disposed immediately above the end of the element isolation film 4. Up to this point, since the semiconductor device can be manufactured regardless of what kind of program is written in the memory cell transistor, a wafer can be prepared. In the case of making a reservoir, a protective film 11 of a thin silicon oxide film of about 500 ° is formed on the surface in order to protect the metal wiring layer and prevent corrosion.

【００１４】工程４：顧客からの依頼をうけ、書き込む
べきプログラムが確定した時点で、図１（d）に示すよ
うに、全面にフォトレジスト１２を10000Å程度に形成
し、露光、現像して所定メモリーセルの上方の領域に開
口部１２aを設ける。この時、開口部１２aの大きさを注
入領域よりも大きく形成することにより、Al配線１０の
端部１０aを露出させる。次に、フォトレジスト１２及
びAl配線１０をマスクとして、層間絶縁膜９をエッチン
グする。エッチングは異方性ドライエッチングであり、
ゲート電極上面から1000Åだけ層間絶縁膜９を残存させ
る。次に、開口部１２aからゲート電極８直下の半導体
基板１にボロンなどのp型不純物をイオン注入すること
により、所定のメモリーセルトランジスタをデプレッシ
ョン化する。上述したように、Al配線１０の端部は素子
分離膜４の端部の直上に形成されているので、これをマ
スクとして用いることにより、より精度の高いイオン注
入ができる。これにより、かかるメモリーセルトランジ
スタの閾値電圧が低くなり、ROMデータが書き込まれ
る。ここで、イオン注入のエネルギーは、層間絶縁膜９
をエッチングしているので、130keV乃至160keV程度の低
いエネルギーで行うことができる。従って、注入イオン
の横方向の拡散を防止でき、より精度の高いイオン注入
ができる。また、1000Åの層間絶縁膜９が残存している
ので、エッチングの誤差が生じても、ゲート電極８の絶
縁が破壊されることはない。また、万が一エッチングが
多すぎて層間絶縁膜９が残存しなかった場合であって
も、ゲート電極８に形成されているタングステンシリサ
イド膜７がエッチングストッパとして働くため、ゲート
電極８を損傷する恐れはない。次に、全体に保護膜を形
成する。Step 4: Upon receiving a request from the customer, when a program to be written is determined, as shown in FIG. 1 (d), a photoresist 12 is formed on the entire surface to about 10,000 °, and exposed and developed for a predetermined time. An opening 12a is provided in a region above the memory cell. At this time, the end 10a of the Al wiring 10 is exposed by making the size of the opening 12a larger than the implantation region. Next, the interlayer insulating film 9 is etched using the photoresist 12 and the Al wiring 10 as a mask. Etching is anisotropic dry etching,
The interlayer insulating film 9 is left by 1000 ° from the upper surface of the gate electrode. Next, a predetermined memory cell transistor is depleted by ion-implanting a p-type impurity such as boron into the semiconductor substrate 1 directly below the gate electrode 8 through the opening 12a. As described above, since the end of the Al wiring 10 is formed immediately above the end of the element isolation film 4, more precise ion implantation can be performed by using this as a mask. As a result, the threshold voltage of the memory cell transistor is reduced, and ROM data is written. Here, the energy of the ion implantation depends on the interlayer insulating film 9.
Since etching is performed, it can be performed with low energy of about 130 keV to 160 keV. Therefore, the diffusion of the implanted ions in the horizontal direction can be prevented, and more precise ion implantation can be performed. Further, since the interlayer insulating film 9 of 1000 ° remains, even if an etching error occurs, the insulation of the gate electrode 8 is not broken. Also, even if the etching is too much and the interlayer insulating film 9 does not remain, the tungsten silicide film 7 formed on the gate electrode 8 functions as an etching stopper. Absent. Next, a protective film is formed entirely.

【００１５】以上にして、プログラムの書き込まれたマ
スクROMを形成できる。尚、工程４において、金属配線
の端部を露出する工程で、書き込む素子が隣接している
場合は、かかる素子に隣接する金属配線の部分の、端部
のみでなく全部を露出してもよい。本発明の技術思想
は、より多層の金属配線を形成する場合にも容易に適用
可能である。As described above, a mask ROM in which a program is written can be formed. In step 4, in the step of exposing the end of the metal wiring, if the element to be written is adjacent, the entire metal wiring adjacent to the element may be exposed, not only the end. . The technical idea of the present invention can be easily applied to a case where a multi-layered metal wiring is formed.

【００１６】工程３及び工程４のゲート電極の形成は、
ポリシリコン膜形成、ポリシリコン膜パターニング、シ
リサイド膜のポリシリコン膜上への選択的形成としても
よい。尚、本実施形態では、p型半導体基板を用いる場
合を説明したが、n型半導体基板でもよく、半導体基板
上に形成されたウエルでもよい。The formation of the gate electrode in the steps 3 and 4
A polysilicon film may be formed, a polysilicon film may be patterned, and a silicide film may be selectively formed on the polysilicon film. In this embodiment, the case where the p-type semiconductor substrate is used has been described. However, an n-type semiconductor substrate may be used, or a well formed on the semiconductor substrate may be used.

【００１７】また、本実施形態において、閾値電圧を低
くするデプレッション化イオン注入方式について説明し
たが、閾値を高くするイオン注入を行ってもプログラム
の書き込みをすることができる。In this embodiment, the depletion type ion implantation method for lowering the threshold voltage has been described. However, a program can be written even if ion implantation for increasing the threshold value is performed.

【００１８】[0018]

【発明の効果】請求項１に記載の発明によれば、先ず第
１に、より加工精度の高い金属配線をマスクとしてプロ
グラムのためのイオン注入を行うので、素子分離膜下に
イオンが注入されることが防止でき、素子分離不良の抑
制ができる。According to the first aspect of the present invention, first, ion implantation for programming is performed using a metal wiring having higher processing accuracy as a mask, so that ions are implanted below the element isolation film. Can be prevented, and element isolation failure can be suppressed.

【００１９】第２に、層間絶縁膜を所定量エッチングし
てイオン注入を行うので、イオンの注入エネルギーを低
く抑えることができ、イオンの横方向の拡散を防止で
き、素子分離不良の抑制ができる。第３に、上記のごと
く、素子分離不良が抑制できるので、素子分離不良回避
のために素子分離膜の幅を太く形成する必要がなく、素
子分離膜の幅を細く形成することが可能となり、セルサ
イズの縮小ができる。Second, since ion implantation is performed by etching the interlayer insulating film by a predetermined amount, ion implantation energy can be suppressed low, lateral diffusion of ions can be prevented, and element isolation failure can be suppressed. . Third, as described above, since the element isolation failure can be suppressed, it is not necessary to form the element isolation film with a large width in order to avoid the element isolation failure, and it is possible to form the element isolation film with a small width. Cell size can be reduced.

【００２０】第４に、金属配線を形成する工程までウエ
ハの作り溜ができるので、製品のTATを短縮できる。請
求項２に記載の発明によれば、ゲート絶縁膜に金属シリ
サイド膜を形成するので、ゲート電極の電気抵抗を低減
できると共に、万が一層間絶縁膜のエッチング量が所定
の量を超えたとしても、ゲート絶縁膜が損傷することが
ない。Fourth, since the wafer can be formed and stored up to the step of forming the metal wiring, the TAT of the product can be reduced. According to the second aspect of the present invention, since the metal silicide film is formed on the gate insulating film, the electric resistance of the gate electrode can be reduced, and even if the etching amount of the interlayer insulating film exceeds a predetermined amount, The gate insulating film is not damaged.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の製造方法を説明するため
の断面図である。FIG. 1 is a cross-sectional view for describing a method for manufacturing a semiconductor device according to the present invention.

【図２】従来の半導体装置の製造方法を説明するための
断面図である。FIG. 2 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.

【図３】従来の半導体装置の問題点を説明するための断
面図である。FIG. 3 is a cross-sectional view for explaining a problem of a conventional semiconductor device.

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１の導電型の半導体基板上に一方向に
延在する複数の素子分離膜を形成する工程と、前記半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜及び前記素子分離膜上に前記素子分離膜と交叉す
る方向に延在するワード線としての複数のゲート電極を
形成する工程と、前記ゲート電極をマスクとして不純物
イオンを前記半導体基板表面に注入してソース領域及び
ドレイン領域を形成する工程と、全面に層間絶縁膜を形
成する工程と、前記素子分離膜の上方に前記一方向に延
在する、前記素子分離膜の端部の直上に端部を有するビ
ット線としての金属配線を形成する工程と、全面にフォ
トマスクを形成する工程と、所定の前記ゲート電極上方
の前記フォトマスクに開口部を形成して、前記層間絶縁
膜を露出すると共に、前記金属配線の少なくとも端部を
露出する工程と、前記フォトマスク及び前記金属配線を
マスクとして、前記層間絶縁膜を所定の厚さを残存させ
てエッチングする工程と前記開口部から不純物イオンを
前記半導体基板表面に注入して情報を書き込む工程とを
有する事を特徴とする半導体装置の製造方法。A step of forming a plurality of element isolation films extending in one direction on a semiconductor substrate of a first conductivity type; a step of forming a gate insulating film on the semiconductor substrate; Forming a plurality of gate electrodes as word lines extending in a direction intersecting with the element isolation film on the element isolation film; and implanting impurity ions into the surface of the semiconductor substrate using the gate electrode as a mask. Forming a source region and a drain region, forming an interlayer insulating film over the entire surface, and extending an end just above an end of the element isolation film, extending in one direction above the element isolation film. Forming a metal wiring as a bit line having the same, forming a photomask on the entire surface, forming an opening in the photomask above the predetermined gate electrode, exposing the interlayer insulating film, Exposing at least an end of the metal wiring, etching the interlayer insulating film with the photomask and the metal wiring as a mask while leaving a predetermined thickness, and removing impurity ions from the opening. And writing information by injecting into the surface of the semiconductor substrate. 【請求項２】 前記ゲート電極を形成する工程は、不純
物を含んだポリシリコンより成る導電膜を形成する工程
と、前記導電膜上に金属シリサイドを形成する工程とを
有することを特徴とする請求項１に記載の半導体装置の
製造方法。2. The method according to claim 1, wherein the step of forming the gate electrode includes a step of forming a conductive film made of polysilicon containing impurities and a step of forming a metal silicide on the conductive film. Item 2. A method for manufacturing a semiconductor device according to item 1.