JPH11186398A - 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム - Google Patents
半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システムInfo
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- JPH11186398A JPH11186398A JP9351726A JP35172697A JPH11186398A JP H11186398 A JPH11186398 A JP H11186398A JP 9351726 A JP9351726 A JP 9351726A JP 35172697 A JP35172697 A JP 35172697A JP H11186398 A JPH11186398 A JP H11186398A
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Abstract
(57)【要約】
【課題】 回路シミュレーション用の回路図データを迅
速、且つ精度よく作成することができ、しかも、回路シ
ミュレーション用の回路図データとレイアウト検証用の
回路図データの不一致によるレイアウト図データヘの回
路変更漏れ等を防止できるデータ作成方法を提供する。 【解決手段】 寄生素子の属性データに基づき、回路シ
ミュレーション時には、寄生素子を回路図データに反映
させる一方、レイアウト図データと回路図データとの接
続関係を比較検証するレイアウト検証時には、寄生素子
を無視してデータを作成する。
速、且つ精度よく作成することができ、しかも、回路シ
ミュレーション用の回路図データとレイアウト検証用の
回路図データの不一致によるレイアウト図データヘの回
路変更漏れ等を防止できるデータ作成方法を提供する。 【解決手段】 寄生素子の属性データに基づき、回路シ
ミュレーション時には、寄生素子を回路図データに反映
させる一方、レイアウト図データと回路図データとの接
続関係を比較検証するレイアウト検証時には、寄生素子
を無視してデータを作成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路の
回路シミュレーションを行うためのデータ作成方法及び
データ作成システムに関し、より詳しくは、半導体記憶
装置を含む半導体集積回路の設計において、回路シミュ
レータに入力データとして与えられる回路シミュレーシ
ョンデータを作成するデータ作成方法及びその実施に使
用するデータ作成システムに関する。
回路シミュレーションを行うためのデータ作成方法及び
データ作成システムに関し、より詳しくは、半導体記憶
装置を含む半導体集積回路の設計において、回路シミュ
レータに入力データとして与えられる回路シミュレーシ
ョンデータを作成するデータ作成方法及びその実施に使
用するデータ作成システムに関する。
【0002】
【従来の技術】この種の回路シミュレーションデータの
作成方法の一従来例として、図7に示す手順で回路シミ
ュレーションデータを作成する方法がある。
作成方法の一従来例として、図7に示す手順で回路シミ
ュレーションデータを作成する方法がある。
【0003】ここで、図7において、回路シミュレーシ
ョンは、半導体集積回路を構成する各回路素子の情報及
び各回路素子の接続関係を示す回路情報を基づき、半導
体集積回路の回路動作をシミュレートするものである。
また、同図中に示すレイアウト検証とは、レイアウト図
データと回路図データとの接続情報を比較することによ
り、両者が一致しているか否かを検証するためのもので
ある。
ョンは、半導体集積回路を構成する各回路素子の情報及
び各回路素子の接続関係を示す回路情報を基づき、半導
体集積回路の回路動作をシミュレートするものである。
また、同図中に示すレイアウト検証とは、レイアウト図
データと回路図データとの接続情報を比較することによ
り、両者が一致しているか否かを検証するためのもので
ある。
【0004】以下に図7に基づき、回路シミュレーショ
ンデータの作成手順について説明する。
ンデータの作成手順について説明する。
【0005】まず、ステップS11で、フロアプラン作
成部11により回路構成を決定する。続いて、回路設計
部12にてフロアプラン作成部11により決定されたフ
ロアプランを基にレイアウト検証用回路図データを作成
する。同時に、レイアウト設計部13にて、このレイア
ウト検証用回路図データを基にレイアウト図データを作
成する(ステップS12)。
成部11により回路構成を決定する。続いて、回路設計
部12にてフロアプラン作成部11により決定されたフ
ロアプランを基にレイアウト検証用回路図データを作成
する。同時に、レイアウト設計部13にて、このレイア
ウト検証用回路図データを基にレイアウト図データを作
成する(ステップS12)。
【0006】そして、レイアウト検証用回路図データと
レイアウト図データは、ステップS13において、レイ
アウト検証部14により両者の接続情報が一致している
か否かが検証(レイアウト検証)される。なお、この検
証工程は、半導体集積回路を生産する前に行われる。
レイアウト図データは、ステップS13において、レイ
アウト検証部14により両者の接続情報が一致している
か否かが検証(レイアウト検証)される。なお、この検
証工程は、半導体集積回路を生産する前に行われる。
【0007】ここで、半導体集積回路の設計において
は、回路動作の確認のために回路シミュレータによる回
路シミュレーションが行われるが、全回路素子を含むレ
イアウト検証用回路図の動作確認のための回路シミュレ
ーションは、半導体集積回路の構成部品である半導体記
憶装置が大規模化するに従い、半導体記憶装置を構成す
るトランジスタ数が増えるため、回路シミュレータの処
理能力を超える場合がある。
は、回路動作の確認のために回路シミュレータによる回
路シミュレーションが行われるが、全回路素子を含むレ
イアウト検証用回路図の動作確認のための回路シミュレ
ーションは、半導体集積回路の構成部品である半導体記
憶装置が大規模化するに従い、半導体記憶装置を構成す
るトランジスタ数が増えるため、回路シミュレータの処
理能力を超える場合がある。
【0008】このため、上記の従来方法では、ステップ
S14において、全回路素子を含むレイアウト検証用回
路図データから、タイミング制約が非常に厳しい条件と
なっているメモリーセルに注目し、メモリーセルへの読
み出し動作に関連する一連のアドレス入力からデータ出
力までのデータの回路経路に関係する回路素子を抽出す
ることにより、トランジスタの本数を削減した回路シミ
ュレーション用回路図データを別個手作業により作成し
ていた(ステップS15)。
S14において、全回路素子を含むレイアウト検証用回
路図データから、タイミング制約が非常に厳しい条件と
なっているメモリーセルに注目し、メモリーセルへの読
み出し動作に関連する一連のアドレス入力からデータ出
力までのデータの回路経路に関係する回路素子を抽出す
ることにより、トランジスタの本数を削減した回路シミ
ュレーション用回路図データを別個手作業により作成し
ていた(ステップS15)。
【0009】なお、半導体記憶装置が、揮発性半導体記
憶装置である場合は、書き込み動作に関連する一連のア
ドレス入力からデータ出力までのデータの回路経路に関
係する回路素子を抽出することによりトランジスタの本
数を削減した回路シミュレーション用回路図データを別
個手作業により作成する。
憶装置である場合は、書き込み動作に関連する一連のア
ドレス入力からデータ出力までのデータの回路経路に関
係する回路素子を抽出することによりトランジスタの本
数を削減した回路シミュレーション用回路図データを別
個手作業により作成する。
【0010】続いて、ステップS16で、回路シミュレ
ーション部16が、手作業で作成された回路シミュレー
ション用回路図データより回路を構成する回路素子の接
続情報を作成し、回路シミュレーションを実施する。
ーション部16が、手作業で作成された回路シミュレー
ション用回路図データより回路を構成する回路素子の接
続情報を作成し、回路シミュレーションを実施する。
【0011】
【発明が解決しようとする課題】ところで、全回路素子
を含むレイアウト検証用回路図データと、これを基にレ
イアウト設計段階で作成されるレイアウト図は、上記の
ように、半導体集積回路の生産前に両者の接続情報が一
致していること確認するレイアウト検証が必要である。
このため、上記のステップS16に示す回路シミュレー
ション、レイアウト検証の結果判明した回路修正(ステ
ップS17)を行う必要がある。
を含むレイアウト検証用回路図データと、これを基にレ
イアウト設計段階で作成されるレイアウト図は、上記の
ように、半導体集積回路の生産前に両者の接続情報が一
致していること確認するレイアウト検証が必要である。
このため、上記のステップS16に示す回路シミュレー
ション、レイアウト検証の結果判明した回路修正(ステ
ップS17)を行う必要がある。
【0012】この回路修正では上記の両回路図データに
修正結果を反映する必要がある。この結果、両回路図デ
ータを精度よく管理する必要があるため、設計対象の半
導体集積回路の回路規模が大規模し、且つ複雑化するに
伴い、上記作業は大変繁雑なものになる。
修正結果を反映する必要がある。この結果、両回路図デ
ータを精度よく管理する必要があるため、設計対象の半
導体集積回路の回路規模が大規模し、且つ複雑化するに
伴い、上記作業は大変繁雑なものになる。
【0013】また、回路シミュレーションの精度を向上
させるためには、回路シミュレーション用データには配
線の寄生素子(寄生容量素子,寄生抵抗素子)を入力す
る必要があるが、レイアウトデータとレイアウト検証を
実施するレイアウト検証用回路図データには、これらの
寄生素子は必要ないことから、回路シミュレーション用
データと、レイアウト検証用の回路図データとの双方の
データを別個に管理する必要があるため、この点におい
ても、煩わしい作業が必要になる。
させるためには、回路シミュレーション用データには配
線の寄生素子(寄生容量素子,寄生抵抗素子)を入力す
る必要があるが、レイアウトデータとレイアウト検証を
実施するレイアウト検証用回路図データには、これらの
寄生素子は必要ないことから、回路シミュレーション用
データと、レイアウト検証用の回路図データとの双方の
データを別個に管理する必要があるため、この点におい
ても、煩わしい作業が必要になる。
【0014】また、全ての回路素子を含むレイアウト検
証用回路図データから回路シミュレーション用の回路図
データを作成する場合には、回路シミュレーションを実
施するメモリーセルの読み出し動作及び書き込み動作に
関連する回路経路以外の回路については、回路シミュレ
ーションの対象となるトランジスタ数を削減するため
に、トランジスタ回路を等価な容量の負荷回路に置き換
える必要があるため、半導体記憶装置の構成が大規模
化、複雑化するに従いこれらの作業は作業量が増大し、
繁雑化するという問題がある。
証用回路図データから回路シミュレーション用の回路図
データを作成する場合には、回路シミュレーションを実
施するメモリーセルの読み出し動作及び書き込み動作に
関連する回路経路以外の回路については、回路シミュレ
ーションの対象となるトランジスタ数を削減するため
に、トランジスタ回路を等価な容量の負荷回路に置き換
える必要があるため、半導体記憶装置の構成が大規模
化、複雑化するに従いこれらの作業は作業量が増大し、
繁雑化するという問題がある。
【0015】また、回路シミュレーションを実施した結
果、判明した回路の不具合の修正は、不具合情報を回路
シミュレーション用の回路図データに反映し、再度回路
シミュレーションを実施することにより確認している。
果、判明した回路の不具合の修正は、不具合情報を回路
シミュレーション用の回路図データに反映し、再度回路
シミュレーションを実施することにより確認している。
【0016】そして、回路動作を確認した後、回路図デ
ータとレイアウト図データとの接続情報が一致している
ことを確認するレイアウト検証を行う必要があるが、こ
のとき利用するのは全回路素子を含むレイアウト検証用
の回路図データである。このため、回路の不具合の修正
は、図1のステップS17、ステップS17’に示すよ
うに、回路シミュレーション用の回路図データ及びレイ
アウト検証用の回路図データの双方にデータを反映させ
なければならない。
ータとレイアウト図データとの接続情報が一致している
ことを確認するレイアウト検証を行う必要があるが、こ
のとき利用するのは全回路素子を含むレイアウト検証用
の回路図データである。このため、回路の不具合の修正
は、図1のステップS17、ステップS17’に示すよ
うに、回路シミュレーション用の回路図データ及びレイ
アウト検証用の回路図データの双方にデータを反映させ
なければならない。
【0017】この結果、回路シミュレーション用の回路
図データとレイアウト検証用の回路図データの不一致に
よるレイアウト図データヘの回路変更漏れ等が発生し、
回路シミュレーションの信頼性が損なわれるという問題
が発生する。
図データとレイアウト検証用の回路図データの不一致に
よるレイアウト図データヘの回路変更漏れ等が発生し、
回路シミュレーションの信頼性が損なわれるという問題
が発生する。
【0018】このように、上述の従来例では、以下に示
す欠点があるため、 (1)回路シミュレーション用の回路図データを煩わし
い手作業で作成していたため、効率が悪く、しかも精度
が悪い。更には、熟練を要する。
す欠点があるため、 (1)回路シミュレーション用の回路図データを煩わし
い手作業で作成していたため、効率が悪く、しかも精度
が悪い。更には、熟練を要する。
【0019】(2)管理すべきデータが多い。
【0020】回路シミュレーション対象の集積回路が大
規模化、且つ複雑化するに連れて対処するのが困難にな
る。
規模化、且つ複雑化するに連れて対処するのが困難にな
る。
【0021】更には、 (3)回路シミュレーション用の回路図データとレイア
ウト検証用の回路図データの不一致によるレイアウト図
データヘの回路変更漏れ等が発生し、回路シミュレーシ
ョンの信頼性が損なわれる。
ウト検証用の回路図データの不一致によるレイアウト図
データヘの回路変更漏れ等が発生し、回路シミュレーシ
ョンの信頼性が損なわれる。
【0022】本発明は、このような現状に鑑みてなされ
たものであり、回路シミュレーション用の回路図データ
を迅速、且つ精度よく作成することができる半導体集積
回路の回路シミュレーションを行うためのデータ作成方
法及びその実施に使用するデータ作成システムを提供す
ることを目的とする。
たものであり、回路シミュレーション用の回路図データ
を迅速、且つ精度よく作成することができる半導体集積
回路の回路シミュレーションを行うためのデータ作成方
法及びその実施に使用するデータ作成システムを提供す
ることを目的とする。
【0023】また、本発明の他の目的は、管理すべきデ
ータの数を低減できる結果、より一層効率よくデータを
作成することができる半導体集積回路の回路シミュレー
ションを行うためのデータ作成方法及びその実施に使用
するデータ作成システムを提供することにある。
ータの数を低減できる結果、より一層効率よくデータを
作成することができる半導体集積回路の回路シミュレー
ションを行うためのデータ作成方法及びその実施に使用
するデータ作成システムを提供することにある。
【0024】また、本発明の他の目的は、管理すべきデ
ータの数を低減できる結果、回路シミュレーション用の
回路図データとレイアウト検証用の回路図データの不一
致によるレイアウト図データヘの回路変更漏れ等を防止
でき、回路シミュレーションの信頼性を向上できる半導
体集積回路の回路シミュレーションを行うためのデータ
作成方法及びその実施に使用するデータ作成システムを
提供することにある。
ータの数を低減できる結果、回路シミュレーション用の
回路図データとレイアウト検証用の回路図データの不一
致によるレイアウト図データヘの回路変更漏れ等を防止
でき、回路シミュレーションの信頼性を向上できる半導
体集積回路の回路シミュレーションを行うためのデータ
作成方法及びその実施に使用するデータ作成システムを
提供することにある。
【0025】また、本発明の他の目的は、回路シミュレ
ーション対象の集積回路が大規模化、複雑化しても対処
できる半導体集積回路の回路シミュレーションを行うた
めのデータ作成方法及びその実施に使用するデータ作成
システムを提供することにある。
ーション対象の集積回路が大規模化、複雑化しても対処
できる半導体集積回路の回路シミュレーションを行うた
めのデータ作成方法及びその実施に使用するデータ作成
システムを提供することにある。
【0026】
【課題を解決するための手段】本発明の半導体集積回路
の回路シミュレーションを行うためのデータ作成方法
は、寄生素子の値及び該寄生素子の属性データを含む配
線の寄生抵抗素子と寄生容量素子とを回路図データの必
要箇所に入力する工程と、該属性データに基づき、回路
シミュレーション時には、該寄生素子を該回路図データ
に反映させる一方、レイアウト図データと該回路図デー
タとの接続関係を比較検証するレイアウト検証時には、
該寄生素子を無視するデータ作成工程とを包含してお
り、そのことにより上記目的が達成される。
の回路シミュレーションを行うためのデータ作成方法
は、寄生素子の値及び該寄生素子の属性データを含む配
線の寄生抵抗素子と寄生容量素子とを回路図データの必
要箇所に入力する工程と、該属性データに基づき、回路
シミュレーション時には、該寄生素子を該回路図データ
に反映させる一方、レイアウト図データと該回路図デー
タとの接続関係を比較検証するレイアウト検証時には、
該寄生素子を無視するデータ作成工程とを包含してお
り、そのことにより上記目的が達成される。
【0027】また、本発明の半導体集積回路の回路シミ
ュレーションを行うためのデータ作成方法は、属性デー
タを含んだトランジスタ回路に関するデータをレイアウ
ト検証用回路図データの必要箇所に入力する工程と、該
属性データに基づき、レイアウト検証時には、該トラン
ジスタ回路に関するデータを用いる一方、回路シミュレ
ーション時には、該トランジスタ回路と等価な容量の負
荷回路を用いてデータ作成を行う工程とを包含してお
り、そのことにより上記目的が達成される。
ュレーションを行うためのデータ作成方法は、属性デー
タを含んだトランジスタ回路に関するデータをレイアウ
ト検証用回路図データの必要箇所に入力する工程と、該
属性データに基づき、レイアウト検証時には、該トラン
ジスタ回路に関するデータを用いる一方、回路シミュレ
ーション時には、該トランジスタ回路と等価な容量の負
荷回路を用いてデータ作成を行う工程とを包含してお
り、そのことにより上記目的が達成される。
【0028】また、本発明の半導体集積回路の回路シミ
ュレーションを行うためのデータ作成方法は、複数のメ
モリーセルへの読み出し又は書き込み動作に関係する回
路経路を回路シミュレーションで利用するメモリーセル
の端子から接続先を検索することにより抽出し、回路シ
ミュレーション用の回路図データを作成する工程と、該
回路経路の回路素子が規則的な繰り返し回路である場合
は、回路シミュレーションに必要な負荷容量値を直接計
算して、回路シミュレーション用の接続データに追加す
る一方、該回路経路の回路動作に影響を与える周辺回路
である場合は、該周辺回路と等価な容量の負荷回路を用
いて回路シミュレーション用の接続データを作成する工
程とを包含しており、そのことにより上記目的が達成さ
れる。
ュレーションを行うためのデータ作成方法は、複数のメ
モリーセルへの読み出し又は書き込み動作に関係する回
路経路を回路シミュレーションで利用するメモリーセル
の端子から接続先を検索することにより抽出し、回路シ
ミュレーション用の回路図データを作成する工程と、該
回路経路の回路素子が規則的な繰り返し回路である場合
は、回路シミュレーションに必要な負荷容量値を直接計
算して、回路シミュレーション用の接続データに追加す
る一方、該回路経路の回路動作に影響を与える周辺回路
である場合は、該周辺回路と等価な容量の負荷回路を用
いて回路シミュレーション用の接続データを作成する工
程とを包含しており、そのことにより上記目的が達成さ
れる。
【0029】また、本発明のデータ作成システムは、請
求項1又は請求項2記載の半導体集積回路の回路シミュ
レーションを行うためのデータ作成方法の実施に使用さ
れるデータ作成システムであって、回路設計段階で作成
される前記回路図データ又は前記レイアウト検証用回路
図データの属性データに基づき、該属性データ対応する
回路素子に関する回路シミュレーション用のデータを自
動的に生成するように構成されており、そのことにより
上記目的が達成される。
求項1又は請求項2記載の半導体集積回路の回路シミュ
レーションを行うためのデータ作成方法の実施に使用さ
れるデータ作成システムであって、回路設計段階で作成
される前記回路図データ又は前記レイアウト検証用回路
図データの属性データに基づき、該属性データ対応する
回路素子に関する回路シミュレーション用のデータを自
動的に生成するように構成されており、そのことにより
上記目的が達成される。
【0030】以下に、本発明の作用について説明する。
【0031】本発明は、配線の寄生抵抗素子について
は、回路シミュレーション時には寄生抵抗素子として回
路の接続情報にその抵抗値を反映させる一方、レイアウ
ト検証用の接続情報を作成する時には無視する。より、
具体的には、寄生抵抗素子を0オームとして出力し、両
端のネットを短絡させることにより無視する。そして、
配線の寄生容量素子については、回路シミュレーション
時には寄生容量素子として回路の接続情報にその容量値
を反映させる一方、レイアウト検証用の接続情報を作成
する時には無視する。
は、回路シミュレーション時には寄生抵抗素子として回
路の接続情報にその抵抗値を反映させる一方、レイアウ
ト検証用の接続情報を作成する時には無視する。より、
具体的には、寄生抵抗素子を0オームとして出力し、両
端のネットを短絡させることにより無視する。そして、
配線の寄生容量素子については、回路シミュレーション
時には寄生容量素子として回路の接続情報にその容量値
を反映させる一方、レイアウト検証用の接続情報を作成
する時には無視する。
【0032】従って、本発明によれば、配線の寄生素子
(寄生抵抗素子,寄生容量素子)をレイアウト検証時及
び回路シミュレーション時の目的に応じて反映又は無視
することが可能となる。
(寄生抵抗素子,寄生容量素子)をレイアウト検証時及
び回路シミュレーション時の目的に応じて反映又は無視
することが可能となる。
【0033】また、本発明は、レイアウト検証用の接続
情報を作成する時には、トランジスタ回路を使用し、こ
のトランジスタ回路を等価な容量値を持つ容量素子から
なる負荷回路に置き換える手法を採用しているので、回
路シミュレーションの対象となるトランジスタ数を削減
できる。
情報を作成する時には、トランジスタ回路を使用し、こ
のトランジスタ回路を等価な容量値を持つ容量素子から
なる負荷回路に置き換える手法を採用しているので、回
路シミュレーションの対象となるトランジスタ数を削減
できる。
【0034】この結果、階層設計された各セルは、それ
ぞれトランジスタ回路と等価な負荷容量値を持つ容量素
子から成る回路図を一つの表現形態としてもつ。
ぞれトランジスタ回路と等価な負荷容量値を持つ容量素
子から成る回路図を一つの表現形態としてもつ。
【0035】また、本発明では、タイミング制約が非常
に厳しい複数のメモリーセルに注目し、それらへの読み
出し動作又は書き込み動作に関係する回路経路を回路シ
ミュレーションで利用するメモリーセルの端子から接続
先を検索することにより抽出して回路シミュレーション
用回路図を作成しており、この時、後述の図4に示す、
行デコーダ32、列デコーダ33及びセンスアンプSA
は規則的な繰り返し回路であるため、これ利用して回路
シミュレーションに必要な負荷容量値を自動的に計算す
ることができる。そして、計算した負荷容量値は回路シ
ミュレーション用の接続情報に自動的に追加される。
に厳しい複数のメモリーセルに注目し、それらへの読み
出し動作又は書き込み動作に関係する回路経路を回路シ
ミュレーションで利用するメモリーセルの端子から接続
先を検索することにより抽出して回路シミュレーション
用回路図を作成しており、この時、後述の図4に示す、
行デコーダ32、列デコーダ33及びセンスアンプSA
は規則的な繰り返し回路であるため、これ利用して回路
シミュレーションに必要な負荷容量値を自動的に計算す
ることができる。そして、計算した負荷容量値は回路シ
ミュレーション用の接続情報に自動的に追加される。
【0036】一方、周辺制御回路31に関しては、読み
出し動作に関係する回路経路の回路動作に影響を与え、
その接続先を考慮すべき部分回路に関しては、トランジ
スタ回路と等価な容量の負荷容量素子からなる回路図を
利用して回路シミュレーション用の接続情報を出力して
いる。
出し動作に関係する回路経路の回路動作に影響を与え、
その接続先を考慮すべき部分回路に関しては、トランジ
スタ回路と等価な容量の負荷容量素子からなる回路図を
利用して回路シミュレーション用の接続情報を出力して
いる。
【0037】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【0038】(データ作成方法の実施形態1)図1及び
図2は本発明のデータ作成方法の実施形態1を示し、図
1は本発明のデータ作成システム(一例として、パーソ
ナルコンピュータ)を用いて半導体記憶装置の回路シミ
ュレーション用データを作成する手順を示す。
図2は本発明のデータ作成方法の実施形態1を示し、図
1は本発明のデータ作成システム(一例として、パーソ
ナルコンピュータ)を用いて半導体記憶装置の回路シミ
ュレーション用データを作成する手順を示す。
【0039】まず、このデータ作成システムは、フロア
プランを作成するフロアプラン作成部1と、回路図デー
タを作成する回路設計部2と、レイアウト図データを作
成するレイアウト設計部3と、レイアウト検証用の回路
図とレイアウトデータとの接続情報が一致するか否かを
判定するレイアウト検証部4と、シミュレーション用回
路図作成部5と、回路シミュレーション部6と、回路修
正部7とを備えた構成になっている。なお、これらのシ
ステム構成要素は、CPU、RAMのワーキングエリア
等によって実現される。
プランを作成するフロアプラン作成部1と、回路図デー
タを作成する回路設計部2と、レイアウト図データを作
成するレイアウト設計部3と、レイアウト検証用の回路
図とレイアウトデータとの接続情報が一致するか否かを
判定するレイアウト検証部4と、シミュレーション用回
路図作成部5と、回路シミュレーション部6と、回路修
正部7とを備えた構成になっている。なお、これらのシ
ステム構成要素は、CPU、RAMのワーキングエリア
等によって実現される。
【0040】上記システム構成において、まず、フロア
プラン作成部1で回路構成を決定する(ステップS
1)。決定された回路構成情報は回路設計部2及びレイ
アウト設計部3に与えられる。すると、回路設計部2は
この情報に基づき回路図データを作成する。また、レイ
アウト設計部3はこの情報に基づきレイアウト図データ
を作成する(ステップS2)。
プラン作成部1で回路構成を決定する(ステップS
1)。決定された回路構成情報は回路設計部2及びレイ
アウト設計部3に与えられる。すると、回路設計部2は
この情報に基づき回路図データを作成する。また、レイ
アウト設計部3はこの情報に基づきレイアウト図データ
を作成する(ステップS2)。
【0041】ステップS2の回路図データ及びレイアウ
ト図データの作成は、図2(a)〜(c)の手順により
行われる。まず、同図(a)は、配線の寄生抵抗素子か
らなる回路図データを作成する方法を示しており、図中
“r”は寄生抵抗素子の抵抗値〔Ω〕を示し、“p(=
parasitic)”は抵抗の属性を示す。
ト図データの作成は、図2(a)〜(c)の手順により
行われる。まず、同図(a)は、配線の寄生抵抗素子か
らなる回路図データを作成する方法を示しており、図中
“r”は寄生抵抗素子の抵抗値〔Ω〕を示し、“p(=
parasitic)”は抵抗の属性を示す。
【0042】ここで、配線の寄生抵抗素子は、レイアウ
ト図データが作成される前の仮の配線の寄生抵抗素子
と、レイアウト図データが完成され後の実配線の寄生抵
抗素子とを問わず、回路図データ中の任意の箇所に入力
可能であり、入力時に必要な寄生抵抗値“r”が指定さ
れる。また、抵抗素子の属性を表わす“p”には寄生抵
抗素子であることを示すデータ値が設定される。
ト図データが作成される前の仮の配線の寄生抵抗素子
と、レイアウト図データが完成され後の実配線の寄生抵
抗素子とを問わず、回路図データ中の任意の箇所に入力
可能であり、入力時に必要な寄生抵抗値“r”が指定さ
れる。また、抵抗素子の属性を表わす“p”には寄生抵
抗素子であることを示すデータ値が設定される。
【0043】これらのデータ値“r”,“p”は、図1
のステップS2、つまり、回路図データを作成する段階
で回路設計部2に入力される。
のステップS2、つまり、回路図データを作成する段階
で回路設計部2に入力される。
【0044】ここで、本発明においては、属性データ値
“p”を基に指定された抵抗素子は、回路シミュレーシ
ョン用の接続情報を作成する時(ステップS6)には反
映され、レイアウト検証用の接続情報を作成する時(ス
テップS3)には無視される。即ち、指定された抵抗値
“r”に関係なく、0〔Ω〕を適用し、配線両端のネッ
トを短絡させることにより無視する。
“p”を基に指定された抵抗素子は、回路シミュレーシ
ョン用の接続情報を作成する時(ステップS6)には反
映され、レイアウト検証用の接続情報を作成する時(ス
テップS3)には無視される。即ち、指定された抵抗値
“r”に関係なく、0〔Ω〕を適用し、配線両端のネッ
トを短絡させることにより無視する。
【0045】また、図2(b)は、配線の寄生容量素子
からなる回路図データを作成する方法を示しており、図
中“c”は寄生容量素子の容量値〔fF〕を示し、
“p”は寄生容量素子の属性を示す。
からなる回路図データを作成する方法を示しており、図
中“c”は寄生容量素子の容量値〔fF〕を示し、
“p”は寄生容量素子の属性を示す。
【0046】ここで、寄生容量素子は、上記の寄生抵抗
素子と同様、レイアウト図データが作成される前の仮の
配線の寄生容量素子と、レイアウト図データが完成され
た後の実配線の寄生容量素子とを問わず、回路図データ
中の任意の箇所に入力可能であり、入力時に必要な寄生
容量値“c”が指定される。また、容量素子の属性を表
わす“p”には、寄生容量素子であることを表わすデー
タ値が設定される。
素子と同様、レイアウト図データが作成される前の仮の
配線の寄生容量素子と、レイアウト図データが完成され
た後の実配線の寄生容量素子とを問わず、回路図データ
中の任意の箇所に入力可能であり、入力時に必要な寄生
容量値“c”が指定される。また、容量素子の属性を表
わす“p”には、寄生容量素子であることを表わすデー
タ値が設定される。
【0047】この属性のデータ値“p”を基に指定され
た寄生容量素子は、回路シミュレーション用の接続情報
を作成する時(ステップS6)には反映され、レイアウ
ト検証用の接続情報を作成する時(ステップS3)では
無視される。
た寄生容量素子は、回路シミュレーション用の接続情報
を作成する時(ステップS6)には反映され、レイアウ
ト検証用の接続情報を作成する時(ステップS3)では
無視される。
【0048】ここで、本発明では、図2(c)に示すよ
うに、回路設計部2には、上記の寄生抵抗素子と寄生容
量素子とを組み合わせた複数種類の回路図データが用意
されており、データ値の入力操作が容易に行えるように
なっている。
うに、回路設計部2には、上記の寄生抵抗素子と寄生容
量素子とを組み合わせた複数種類の回路図データが用意
されており、データ値の入力操作が容易に行えるように
なっている。
【0049】さて、図1のステップS3では、ステップ
S2において作成された配線の寄生素子(寄生抵抗素
子,寄生容量素子)を入力した全回路素子を含むレイア
ウト検証用回路図と、レイアウトデータとの接続情報の
一致がレイアウト検証部4によって判定される。
S2において作成された配線の寄生素子(寄生抵抗素
子,寄生容量素子)を入力した全回路素子を含むレイア
ウト検証用回路図と、レイアウトデータとの接続情報の
一致がレイアウト検証部4によって判定される。
【0050】ステップS4以降の処理、即ち、ステップ
S4〜ステップS7の処理は、図7に示す従来例のステ
ップS14〜ステップS17の処理内容と同様であるの
で、ここでは、説明を省略する。
S4〜ステップS7の処理は、図7に示す従来例のステ
ップS14〜ステップS17の処理内容と同様であるの
で、ここでは、説明を省略する。
【0051】なお、本実施形態1では、図1と図7とを
比較してみれば明かなように、ステップS7において、
回路修正部7はレイアウト検証用の回路図データのみを
反映させている。このため、本実施形態1によれば、回
路シミュレーション用の回路図データとレイアウト検証
用の回路図データの不一致によるレイアウト図データヘ
の回路変更漏れ等を発生することがないので、回路シミ
ュレーションの信頼性を向上できる。
比較してみれば明かなように、ステップS7において、
回路修正部7はレイアウト検証用の回路図データのみを
反映させている。このため、本実施形態1によれば、回
路シミュレーション用の回路図データとレイアウト検証
用の回路図データの不一致によるレイアウト図データヘ
の回路変更漏れ等を発生することがないので、回路シミ
ュレーションの信頼性を向上できる。
【0052】(データ作成方法の実施形態2)図3〜図
6は本発明のデータ作成方法の実施形態2を示す。本実
施形態2のデータ作成方法は、レイアウト検証時にはト
ランジスタ回路を使用し、回路シミュレーション時には
トランジスタ回路と等価な容量の負荷回路を使用して回
路シミュレーションデータを作成する手法を採用してい
る。
6は本発明のデータ作成方法の実施形態2を示す。本実
施形態2のデータ作成方法は、レイアウト検証時にはト
ランジスタ回路を使用し、回路シミュレーション時には
トランジスタ回路と等価な容量の負荷回路を使用して回
路シミュレーションデータを作成する手法を採用してい
る。
【0053】まず、図3(a)は、本発明が適用される
EX_Aの回路構成を示す。このEX_Aは、NAND
(NAND回路)20及びINV(インバータ)21に
より階層的に構成されており、同図中のAXG,ASは
入力端子を示し、AXは出力端子を示す。また、同図
(b)はNAND20の回路構成を示し、同図(c)は
INV21の回路構成を示す。
EX_Aの回路構成を示す。このEX_Aは、NAND
(NAND回路)20及びINV(インバータ)21に
より階層的に構成されており、同図中のAXG,ASは
入力端子を示し、AXは出力端子を示す。また、同図
(b)はNAND20の回路構成を示し、同図(c)は
INV21の回路構成を示す。
【0054】本実施形態2では、回路シミュレーション
を実施するメモリーセルヘのデータの読み出し動作又は
書き込み動作に直接関係する回路経路上に位置する回路
の回路シミュレーションを行う場合は、同図(a)、
(b)、(c)に示す回路図に相当するトランジスタ回
路を直接利用して接続情報を出力する。
を実施するメモリーセルヘのデータの読み出し動作又は
書き込み動作に直接関係する回路経路上に位置する回路
の回路シミュレーションを行う場合は、同図(a)、
(b)、(c)に示す回路図に相当するトランジスタ回
路を直接利用して接続情報を出力する。
【0055】一方、メモリーセルへの読み出し動作又は
書き込み動作に影響を与え、その接続先を考慮して回路
シミュレーションを行わなければならない回路の場合
は、同図(a)に示すトランジスタ回路と等価な容量素
子からなる負荷回路を用いて接続情報を出力する。この
ため、本実施形態2によれば、回路シミュレーションの
対象となる素子数を削減することができる。
書き込み動作に影響を与え、その接続先を考慮して回路
シミュレーションを行わなければならない回路の場合
は、同図(a)に示すトランジスタ回路と等価な容量素
子からなる負荷回路を用いて接続情報を出力する。この
ため、本実施形態2によれば、回路シミュレーションの
対象となる素子数を削減することができる。
【0056】同図(d)は、上記の負荷回路22の回路
構成を示し、同図中のAXG、ASは同図(a)と同一
の入力端子を示し、入力端子AXG、ASは負荷容量素
子22a、22bにそれぞれ接続されている。
構成を示し、同図中のAXG、ASは同図(a)と同一
の入力端子を示し、入力端子AXG、ASは負荷容量素
子22a、22bにそれぞれ接続されている。
【0057】ここで、入力端子AXGに接続される負荷
容量素子22aの容量値は、その接続先であるトランジ
スタtr1とトランジスタtr4(同図(b)参照)と
のゲート容量を合算したものである。
容量素子22aの容量値は、その接続先であるトランジ
スタtr1とトランジスタtr4(同図(b)参照)と
のゲート容量を合算したものである。
【0058】同様に、入力端子ASに接続される負荷容
量素子22bの容量値は、その接続先であるトランジス
タtr2とトランジスタtr3(同図(b)参照)との
ゲート容量を合算したものである。
量素子22bの容量値は、その接続先であるトランジス
タtr2とトランジスタtr3(同図(b)参照)との
ゲート容量を合算したものである。
【0059】また、入力端子AXG、ASに配線の寄生
容量素子が接続されている場合は、この寄生容量素子の
容量値を負荷容量素子22a、22bの容量値へ追加す
る。
容量素子が接続されている場合は、この寄生容量素子の
容量値を負荷容量素子22a、22bの容量値へ追加す
る。
【0060】同図(e)は、同図(a)に示すセルEX
−Aに配線の寄生容量素子及び寄生抵抗素子が加わった
回路構成を示す。この回路の場合、入力端子AXGに接
続される負荷容量素子22aの容量値は、配線容量素子
(寄生容量素子,寄生抵抗素子)23の容量値と、トラ
ンジスタtr1とトランジスタtr4とのゲート容量の
合算値とを足し合わせたものになる。また、入力端子A
Sに接続される負荷容量素子22bの容量値は、配線容
量素子23の容量値と、トランジスタtr2とトランジ
スタtr3とのゲート容量の合算値とを足し合わせたも
のになる。
−Aに配線の寄生容量素子及び寄生抵抗素子が加わった
回路構成を示す。この回路の場合、入力端子AXGに接
続される負荷容量素子22aの容量値は、配線容量素子
(寄生容量素子,寄生抵抗素子)23の容量値と、トラ
ンジスタtr1とトランジスタtr4とのゲート容量の
合算値とを足し合わせたものになる。また、入力端子A
Sに接続される負荷容量素子22bの容量値は、配線容
量素子23の容量値と、トランジスタtr2とトランジ
スタtr3とのゲート容量の合算値とを足し合わせたも
のになる。
【0061】本実施形態2のデータ作成システムでは、
上述のトランジスタ回路と等価な容量値を持つ容量素子
からなる負荷回路を自動的に生成している。
上述のトランジスタ回路と等価な容量値を持つ容量素子
からなる負荷回路を自動的に生成している。
【0062】なお、本実施形態2において、回路シミュ
レーションを実施するメモリーセルの回路図中には、配
線の寄生容量素子、寄生抵抗素子、省略するメモリーセ
ルのゲート容量値及び配線ビット線間の容量素子等を含
んでいる。
レーションを実施するメモリーセルの回路図中には、配
線の寄生容量素子、寄生抵抗素子、省略するメモリーセ
ルのゲート容量値及び配線ビット線間の容量素子等を含
んでいる。
【0063】ここで、本実施形態2においては、回路シ
ミュレーション用のメモリーセルの回路図(回路図デー
タ)は、回路シミュレーション用の接続情報には反映さ
れるものの、レイアウト検証用の接続情報には反映され
ない。
ミュレーション用のメモリーセルの回路図(回路図デー
タ)は、回路シミュレーション用の接続情報には反映さ
れるものの、レイアウト検証用の接続情報には反映され
ない。
【0064】今少し具体的に説明すると、レイアウト検
証用の回路図データ(図1参照)に属性を示すデータ
“p”が入力されない場合は、レイアウト検証及び回路
シミュレーションは、いずれも回路図データに基いて行
われ、負荷回路は無視する。即ち、この場合は、例え
ば、寄生抵抗素子ではなく、実際に抵抗が接続された回
路図データを用いて、メモリーセルの回路シミュレーシ
ョンが行われる。
証用の回路図データ(図1参照)に属性を示すデータ
“p”が入力されない場合は、レイアウト検証及び回路
シミュレーションは、いずれも回路図データに基いて行
われ、負荷回路は無視する。即ち、この場合は、例え
ば、寄生抵抗素子ではなく、実際に抵抗が接続された回
路図データを用いて、メモリーセルの回路シミュレーシ
ョンが行われる。
【0065】さて、本実施形態2においては、回路設計
部2は、回路シミュレーション用のメモリーセルの回路
図を作成するが、この時、メモリーセルのビット線B
L、ワード線WLより、回路シミュレーションを実施す
るメモリーセルに接続された列デコーダ33、行デコー
ダ32、センスアンプSA及びプリチャージ回路34
(図4参照)を自動的に選択する。
部2は、回路シミュレーション用のメモリーセルの回路
図を作成するが、この時、メモリーセルのビット線B
L、ワード線WLより、回路シミュレーションを実施す
るメモリーセルに接続された列デコーダ33、行デコー
ダ32、センスアンプSA及びプリチャージ回路34
(図4参照)を自動的に選択する。
【0066】なお、読み出し動作又は書き込み動作に影
響する他の列デコーダ、行デコーダ、センスアンプ及び
プリチャージ回路に関しては、これらの回路が規則的な
繰り返し回路であることを利用し、回路設計部2は、回
路シミュレーションに必要な負荷容量値を自動的に計算
し、回路図データ中の必要な箇所へ自動的に追加する。
響する他の列デコーダ、行デコーダ、センスアンプ及び
プリチャージ回路に関しては、これらの回路が規則的な
繰り返し回路であることを利用し、回路設計部2は、回
路シミュレーションに必要な負荷容量値を自動的に計算
し、回路図データ中の必要な箇所へ自動的に追加する。
【0067】ここで、図5(a)は揮発性半導体記憶装
置で用いられるセンスアンプ回路を示し、同図(b)
は、このセンスアンプ回路の規則的な繰り返し部分回路
の一部を示す。
置で用いられるセンスアンプ回路を示し、同図(b)
は、このセンスアンプ回路の規則的な繰り返し部分回路
の一部を示す。
【0068】同図(b)中に示すセンスアンプSA1
は、回路シミュレーションを実施するメモリーセルに接
続されるセンスアンプ回路であり、同図(b)に示すセ
ンスアンプSA2〜SA4は、入力端子R、バーSより
センスアンプSA1に入力される入力信号R、バーSの
動作に影響を与える。
は、回路シミュレーションを実施するメモリーセルに接
続されるセンスアンプ回路であり、同図(b)に示すセ
ンスアンプSA2〜SA4は、入力端子R、バーSより
センスアンプSA1に入力される入力信号R、バーSの
動作に影響を与える。
【0069】そこで、本実施形態2では、センスアンプ
SA1〜センスアンプSA4に対する各入力信号R、バ
ーSの接続先を検索し、これにより、各信号線に接続さ
れ、回路シミュレーションを実施しないメモリーセルに
接続されるセンスアンプSAを全て求め、求めたセンス
アンプSAの内から負荷回路用のセンスアンプSAを1
つ選択する。
SA1〜センスアンプSA4に対する各入力信号R、バ
ーSの接続先を検索し、これにより、各信号線に接続さ
れ、回路シミュレーションを実施しないメモリーセルに
接続されるセンスアンプSAを全て求め、求めたセンス
アンプSAの内から負荷回路用のセンスアンプSAを1
つ選択する。
【0070】そして、この負荷回路用のセンスアンプS
Aを求めたセンスアンプSAの数分が並列に接続された
1つのセンスアンプSAとし、これにより、回路シミュ
レーションを実施する。
Aを求めたセンスアンプSAの数分が並列に接続された
1つのセンスアンプSAとし、これにより、回路シミュ
レーションを実施する。
【0071】今少し具体的に説明すると、同図(c)
は、本実施形態2の回路設計部2によって作成された同
図(b)に対応するシミュレーション用の回路図であ
り、同図(c)中のセンスアンプSA1は、同図(b)
中のセンスアンプSA1と同様に回路シミュレーション
を実施するメモリーセルに接続されるセンスアンプであ
る。また、同図(c)中のセンスアンプSA5は、同図
(b)中のセンスアンプSA2、センスアンプSA3及
びセンスアンプSA4をまとめた負荷用のセンスアンプ
回路である。
は、本実施形態2の回路設計部2によって作成された同
図(b)に対応するシミュレーション用の回路図であ
り、同図(c)中のセンスアンプSA1は、同図(b)
中のセンスアンプSA1と同様に回路シミュレーション
を実施するメモリーセルに接続されるセンスアンプであ
る。また、同図(c)中のセンスアンプSA5は、同図
(b)中のセンスアンプSA2、センスアンプSA3及
びセンスアンプSA4をまとめた負荷用のセンスアンプ
回路である。
【0072】ここで、同図(c)中のデータ“Mult
iplier”は並列に回路シミュレーションを実施す
る回路数を表わし、図1のステップS6で示される回路
シミュレーションでは、このデータ値に基づいて回路シ
ミュレーションを実施する。
iplier”は並列に回路シミュレーションを実施す
る回路数を表わし、図1のステップS6で示される回路
シミュレーションでは、このデータ値に基づいて回路シ
ミュレーションを実施する。
【0073】また、本実施形態2では、図4に示すメモ
リセルアレイ30、列デコーダ33、行デコーダ32、
センスアンプSA及びプリチャージ回路34以外の周辺
制御回路31に関しては、全回路素子を含むレイアウト
検証用の回路図データの中で、回路シミュレーションを
実施するメモリーセルの読み出し動作及び書き込み動作
に利用する回路経路上の回路(又は直接利用はしないが
影響を与える回路)を、回路シミュレーションを実施す
るメモリーセルの各端子(ビット線BL、ワード線W
L)より検索する。
リセルアレイ30、列デコーダ33、行デコーダ32、
センスアンプSA及びプリチャージ回路34以外の周辺
制御回路31に関しては、全回路素子を含むレイアウト
検証用の回路図データの中で、回路シミュレーションを
実施するメモリーセルの読み出し動作及び書き込み動作
に利用する回路経路上の回路(又は直接利用はしないが
影響を与える回路)を、回路シミュレーションを実施す
るメモリーセルの各端子(ビット線BL、ワード線W
L)より検索する。
【0074】そして、トランジスタ回路を基に回路シミ
ュレーション用の接続情報を直接作成するか、或いは、
トランジスタ回路と等価な容量値を持った容量素子から
なる負荷回路を基に回路シミュレーション用の接続情報
を作成するかの決定を行う。この決定は、図1の回路設
計部2が行う。
ュレーション用の接続情報を直接作成するか、或いは、
トランジスタ回路と等価な容量値を持った容量素子から
なる負荷回路を基に回路シミュレーション用の接続情報
を作成するかの決定を行う。この決定は、図1の回路設
計部2が行う。
【0075】図6(a)は半導体記憶装置の入出力回路
の一部を示し、同図中のコネクタ41、IOバッファ4
2及びIOパッド43は、回路シミュレーションを実施
するメモリーセルの動作に直接影響する回路経路上に存
在する回路である。このため、この場合は、トランジス
タ回路を用いて回路シミュレーション用の接続情報を直
接作成する。
の一部を示し、同図中のコネクタ41、IOバッファ4
2及びIOパッド43は、回路シミュレーションを実施
するメモリーセルの動作に直接影響する回路経路上に存
在する回路である。このため、この場合は、トランジス
タ回路を用いて回路シミュレーション用の接続情報を直
接作成する。
【0076】ここで、IOバッファ42に隣接して配置
されるIOバッファ44は、IOバッファ42への入力
信号RAS、CAS等の動作に影響を与える。このた
め、本実施形態2では、同図(b)に示す回路構成から
なるIOバッファ44は、上述の手順で回路設計部2に
よって自動的に生成される等価な容量値を持つ容量素子
からなる負荷回路46、つまり、同図(c)に示す負荷
回路46を利用して回路シミュレーション用の接続情報
を作成し、これにより、回路シミュレーションを実施す
る。
されるIOバッファ44は、IOバッファ42への入力
信号RAS、CAS等の動作に影響を与える。このた
め、本実施形態2では、同図(b)に示す回路構成から
なるIOバッファ44は、上述の手順で回路設計部2に
よって自動的に生成される等価な容量値を持つ容量素子
からなる負荷回路46、つまり、同図(c)に示す負荷
回路46を利用して回路シミュレーション用の接続情報
を作成し、これにより、回路シミュレーションを実施す
る。
【0077】なお、メモリーセルの動作に影響を与えな
いIOパッド45については無視する。
いIOパッド45については無視する。
【0078】また、本実施形態2では、図1に示す回路
シミュレーション部6による回路シミュレーションの結
果、回路図の修正又は追加を行う必要があるときは、図
1に示す回路修正部7が、全回路素子を含むレイアウト
検証用の回路図データに対して修正を行う。
シミュレーション部6による回路シミュレーションの結
果、回路図の修正又は追加を行う必要があるときは、図
1に示す回路修正部7が、全回路素子を含むレイアウト
検証用の回路図データに対して修正を行う。
【0079】
【発明の効果】以上の本発明によれば、回路シミュレー
ション用の回路図データを自動的に作成することができ
るので、手作業によりこの回路図データを作成していた
従来例と比較すると、従来例の約10分の1の短期間で
精度のよい回路図データを作成することができる。
ション用の回路図データを自動的に作成することができ
るので、手作業によりこの回路図データを作成していた
従来例と比較すると、従来例の約10分の1の短期間で
精度のよい回路図データを作成することができる。
【0080】また、作業者の設計経験の熟練度に関わり
なく、精度のよい回路図データを作成することができ
る。
なく、精度のよい回路図データを作成することができ
る。
【0081】加えて、管理すべき回路図データが全ての
回路素子を含むレイアウト検証用の回路図データのみで
あり、回路シミュレーション或いはレイアウト検証の結
果判明した回路の不具合は全てレイアウト検証用の回路
図データのみに反映するため、回路シミュレーション用
回路図とレイアウト検証用回路図の不一致により発生し
ていた回路変更漏れ等を防止することが可能となる。よ
って、回路シミュレーションの信頼性を向上できる。
回路素子を含むレイアウト検証用の回路図データのみで
あり、回路シミュレーション或いはレイアウト検証の結
果判明した回路の不具合は全てレイアウト検証用の回路
図データのみに反映するため、回路シミュレーション用
回路図とレイアウト検証用回路図の不一致により発生し
ていた回路変更漏れ等を防止することが可能となる。よ
って、回路シミュレーションの信頼性を向上できる。
【0082】更には、回路シミュレーション対象の集積
回路が大規模化、複雑化しても対処できる利点もある。
回路が大規模化、複雑化しても対処できる利点もある。
【図面の簡単な説明】
【図1】本発明による半導体記憶装置の回路シミュレー
ションデータの作成手順をシステム構成と共に示すフロ
ーチャート。
ションデータの作成手順をシステム構成と共に示すフロ
ーチャート。
【図2】(a)は配線の寄生抵抗素子を示す回路図、
(b)は配線の寄生容量素子を示す回路図、(c)は
(a)と(b)とを組み合わせた種々の回路例を示す回
路図。
(b)は配線の寄生容量素子を示す回路図、(c)は
(a)と(b)とを組み合わせた種々の回路例を示す回
路図。
【図3】(a)はEX_Aの回路図、(b)はNAND
20の回路図、(c)はINV21の回路図、(d)は
EX_A回路と等価な負荷容量素子を示す回路図、
(e)はEX_A回路図に配線の寄生容量素子及び寄生
抵抗素子を加えた回路図。
20の回路図、(c)はINV21の回路図、(d)は
EX_A回路と等価な負荷容量素子を示す回路図、
(e)はEX_A回路図に配線の寄生容量素子及び寄生
抵抗素子を加えた回路図。
【図4】半導体記憶装置の回路図データを示す図。
【図5】(a)は揮発性半導体記憶装置のセンスアンプ
を示す回路図、(b)は規則的な繰り返しをするセンス
アンプを示す回路図、(c)は規則的な繰り返しをする
センスアンプの回路シミュレーション用の回路図データ
作成例を示す図。
を示す回路図、(b)は規則的な繰り返しをするセンス
アンプを示す回路図、(c)は規則的な繰り返しをする
センスアンプの回路シミュレーション用の回路図データ
作成例を示す図。
【図6】本発明により自動生成された回路シミュレーシ
ョン用回路図データの例を示す図である。
ョン用回路図データの例を示す図である。
【図7】従来の回路シミュレーションデータの作成手順
をシステム構成と共に示すフローチャート。
をシステム構成と共に示すフローチャート。
1 フロアプラン作成部 2 回路設計部 3 レイアウト設計部 4 レイアウト検証部 5 シミュレーション用回路図作成部 6 回路シミュレーション部 7 回路修正部 20 NAND 21 INV 22 寄生容量素子 23 配線の寄生素子 30 メモリセルアレイ 31 周辺制御回路 32 行デコーダ 33 列デコーダ 34 プリチャージ回路 41 コネクタ 42 IOバッファ 43 IOパッド 44 IOバッファ 45 IOパッド 46 寄生容量素子 SA1〜SA5 センスアンプ
Claims (4)
- 【請求項1】 寄生素子の値及び該寄生素子の属性デー
タを含む配線の寄生抵抗素子と寄生容量素子とを回路図
データの必要箇所に入力する工程と、 該属性データに基づき、回路シミュレーション時には、
該寄生素子を該回路図データに反映させる一方、レイア
ウト図データと該回路図データとの接続関係を比較検証
するレイアウト検証時には、該寄生素子を無視するデー
タ作成工程とを包含する半導体集積回路の回路シミュレ
ーションを行うためのデータ作成方法。 - 【請求項2】 属性データを含んだトランジスタ回路に
関するデータをレイアウト検証用回路図データの必要箇
所に入力する工程と、 該属性データに基づき、レイアウト検証時には、該トラ
ンジスタ回路に関するデータを用いる一方、回路シミュ
レーション時には、該トランジスタ回路と等価な容量の
負荷回路を用いてデータ作成を行う工程とを包含する半
導体集積回路の回路シミュレーションを行うためのデー
タ作成方法。 - 【請求項3】 複数のメモリーセルへの読み出し又は書
き込み動作に関係する回路経路を回路シミュレーション
で利用するメモリーセルの端子から接続先を検索するこ
とにより抽出し、回路シミュレーション用の回路図デー
タを作成する工程と、 該回路経路の回路素子が規則的な繰り返し回路である場
合は、回路シミュレーションに必要な負荷容量値を直接
計算して、回路シミュレーション用の接続データに追加
する一方、該回路経路の回路動作に影響を与える周辺回
路である場合は、該周辺回路と等価な容量の負荷回路を
用いて回路シミュレーション用の接続データを作成する
工程とを包含する半導体集積回路の回路シミュレーショ
ンを行うためのデータ作成方法。 - 【請求項4】 請求項1〜請求項3記載の半導体集積回
路の回路シミュレーションを行うためのデータ作成方法
の実施に使用されるデータ作成システムであって、 回路設計段階で作成される前記回路図データ又は前記レ
イアウト検証用回路図データの属性データに基づき、該
属性データ対応する回路素子に関する回路シミュレーシ
ョン用のデータを自動的に生成するように構成したデー
タ作成システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9351726A JPH11186398A (ja) | 1997-12-19 | 1997-12-19 | 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP9351726A JPH11186398A (ja) | 1997-12-19 | 1997-12-19 | 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186398A true JPH11186398A (ja) | 1999-07-09 |
Family
ID=18419203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9351726A Withdrawn JPH11186398A (ja) | 1997-12-19 | 1997-12-19 | 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11186398A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008097524A (ja) * | 2006-10-16 | 2008-04-24 | Fuji Electric Holdings Co Ltd | 回路シミュレータ、シミュレーション方法およびシミュレーションプログラム |
US7636903B2 (en) | 2003-09-12 | 2009-12-22 | Infineon Technologies Ag | Device and method for testing an electric circuit |
JP2010152659A (ja) * | 2008-12-25 | 2010-07-08 | Yazaki Corp | 電気配線解析装置、電気配線解析方法及びプログラム |
JP2010165828A (ja) * | 2009-01-15 | 2010-07-29 | Renesas Electronics Corp | 感度解析システム、感度解析プログラム |
JP2010165827A (ja) * | 2009-01-15 | 2010-07-29 | Renesas Electronics Corp | 半導体装置の設計方法、及び、設計プログラム |
US7979817B2 (en) | 2005-02-24 | 2011-07-12 | Renesas Electronics Corporation | Net list producing device producing a net list with an interconnection parasitic element by hierarchical processing |
-
1997
- 1997-12-19 JP JP9351726A patent/JPH11186398A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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