JPH11186398A

JPH11186398A - 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム

Info

Publication number: JPH11186398A
Application number: JP9351726A
Authority: JP
Inventors: Chika Kameyoshi; 千香亀喜
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-12-19
Filing date: 1997-12-19
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】回路シミュレーション用の回路図データを迅
速、且つ精度よく作成することができ、しかも、回路シ
ミュレーション用の回路図データとレイアウト検証用の
回路図データの不一致によるレイアウト図データヘの回
路変更漏れ等を防止できるデータ作成方法を提供する。【解決手段】寄生素子の属性データに基づき、回路シ
ミュレーション時には、寄生素子を回路図データに反映
させる一方、レイアウト図データと回路図データとの接
続関係を比較検証するレイアウト検証時には、寄生素子
を無視してデータを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
回路シミュレーションを行うためのデータ作成方法及び
データ作成システムに関し、より詳しくは、半導体記憶
装置を含む半導体集積回路の設計において、回路シミュ
レータに入力データとして与えられる回路シミュレーシ
ョンデータを作成するデータ作成方法及びその実施に使
用するデータ作成システムに関する。

【０００２】

【従来の技術】この種の回路シミュレーションデータの
作成方法の一従来例として、図７に示す手順で回路シミ
ュレーションデータを作成する方法がある。

【０００３】ここで、図７において、回路シミュレーシ
ョンは、半導体集積回路を構成する各回路素子の情報及
び各回路素子の接続関係を示す回路情報を基づき、半導
体集積回路の回路動作をシミュレートするものである。
また、同図中に示すレイアウト検証とは、レイアウト図
データと回路図データとの接続情報を比較することによ
り、両者が一致しているか否かを検証するためのもので
ある。

【０００４】以下に図７に基づき、回路シミュレーショ
ンデータの作成手順について説明する。

【０００５】まず、ステップＳ１１で、フロアプラン作
成部１１により回路構成を決定する。続いて、回路設計
部１２にてフロアプラン作成部１１により決定されたフ
ロアプランを基にレイアウト検証用回路図データを作成
する。同時に、レイアウト設計部１３にて、このレイア
ウト検証用回路図データを基にレイアウト図データを作
成する（ステップＳ１２）。

【０００６】そして、レイアウト検証用回路図データと
レイアウト図データは、ステップＳ１３において、レイ
アウト検証部１４により両者の接続情報が一致している
か否かが検証（レイアウト検証）される。なお、この検
証工程は、半導体集積回路を生産する前に行われる。

【０００７】ここで、半導体集積回路の設計において
は、回路動作の確認のために回路シミュレータによる回
路シミュレーションが行われるが、全回路素子を含むレ
イアウト検証用回路図の動作確認のための回路シミュレ
ーションは、半導体集積回路の構成部品である半導体記
憶装置が大規模化するに従い、半導体記憶装置を構成す
るトランジスタ数が増えるため、回路シミュレータの処
理能力を超える場合がある。

【０００８】このため、上記の従来方法では、ステップ
Ｓ１４において、全回路素子を含むレイアウト検証用回
路図データから、タイミング制約が非常に厳しい条件と
なっているメモリーセルに注目し、メモリーセルへの読
み出し動作に関連する一連のアドレス入力からデータ出
力までのデータの回路経路に関係する回路素子を抽出す
ることにより、トランジスタの本数を削減した回路シミ
ュレーション用回路図データを別個手作業により作成し
ていた（ステップＳ１５）。

【０００９】なお、半導体記憶装置が、揮発性半導体記
憶装置である場合は、書き込み動作に関連する一連のア
ドレス入力からデータ出力までのデータの回路経路に関
係する回路素子を抽出することによりトランジスタの本
数を削減した回路シミュレーション用回路図データを別
個手作業により作成する。

【００１０】続いて、ステップＳ１６で、回路シミュレ
ーション部１６が、手作業で作成された回路シミュレー
ション用回路図データより回路を構成する回路素子の接
続情報を作成し、回路シミュレーションを実施する。

【００１１】

【発明が解決しようとする課題】ところで、全回路素子
を含むレイアウト検証用回路図データと、これを基にレ
イアウト設計段階で作成されるレイアウト図は、上記の
ように、半導体集積回路の生産前に両者の接続情報が一
致していること確認するレイアウト検証が必要である。
このため、上記のステップＳ１６に示す回路シミュレー
ション、レイアウト検証の結果判明した回路修正（ステ
ップＳ１７）を行う必要がある。

【００１２】この回路修正では上記の両回路図データに
修正結果を反映する必要がある。この結果、両回路図デ
ータを精度よく管理する必要があるため、設計対象の半
導体集積回路の回路規模が大規模し、且つ複雑化するに
伴い、上記作業は大変繁雑なものになる。

【００１３】また、回路シミュレーションの精度を向上
させるためには、回路シミュレーション用データには配
線の寄生素子（寄生容量素子，寄生抵抗素子）を入力す
る必要があるが、レイアウトデータとレイアウト検証を
実施するレイアウト検証用回路図データには、これらの
寄生素子は必要ないことから、回路シミュレーション用
データと、レイアウト検証用の回路図データとの双方の
データを別個に管理する必要があるため、この点におい
ても、煩わしい作業が必要になる。

【００１４】また、全ての回路素子を含むレイアウト検
証用回路図データから回路シミュレーション用の回路図
データを作成する場合には、回路シミュレーションを実
施するメモリーセルの読み出し動作及び書き込み動作に
関連する回路経路以外の回路については、回路シミュレ
ーションの対象となるトランジスタ数を削減するため
に、トランジスタ回路を等価な容量の負荷回路に置き換
える必要があるため、半導体記憶装置の構成が大規模
化、複雑化するに従いこれらの作業は作業量が増大し、
繁雑化するという問題がある。

【００１５】また、回路シミュレーションを実施した結
果、判明した回路の不具合の修正は、不具合情報を回路
シミュレーション用の回路図データに反映し、再度回路
シミュレーションを実施することにより確認している。

【００１６】そして、回路動作を確認した後、回路図デ
ータとレイアウト図データとの接続情報が一致している
ことを確認するレイアウト検証を行う必要があるが、こ
のとき利用するのは全回路素子を含むレイアウト検証用
の回路図データである。このため、回路の不具合の修正
は、図１のステップＳ１７、ステップＳ１７’に示すよ
うに、回路シミュレーション用の回路図データ及びレイ
アウト検証用の回路図データの双方にデータを反映させ
なければならない。

【００１７】この結果、回路シミュレーション用の回路
図データとレイアウト検証用の回路図データの不一致に
よるレイアウト図データヘの回路変更漏れ等が発生し、
回路シミュレーションの信頼性が損なわれるという問題
が発生する。

【００１８】このように、上述の従来例では、以下に示
す欠点があるため、（１）回路シミュレーション用の回路図データを煩わし
い手作業で作成していたため、効率が悪く、しかも精度
が悪い。更には、熟練を要する。

【００１９】（２）管理すべきデータが多い。

【００２０】回路シミュレーション対象の集積回路が大
規模化、且つ複雑化するに連れて対処するのが困難にな
る。

【００２１】更には、（３）回路シミュレーション用の回路図データとレイア
ウト検証用の回路図データの不一致によるレイアウト図
データヘの回路変更漏れ等が発生し、回路シミュレーシ
ョンの信頼性が損なわれる。

【００２２】本発明は、このような現状に鑑みてなされ
たものであり、回路シミュレーション用の回路図データ
を迅速、且つ精度よく作成することができる半導体集積
回路の回路シミュレーションを行うためのデータ作成方
法及びその実施に使用するデータ作成システムを提供す
ることを目的とする。

【００２３】また、本発明の他の目的は、管理すべきデ
ータの数を低減できる結果、より一層効率よくデータを
作成することができる半導体集積回路の回路シミュレー
ションを行うためのデータ作成方法及びその実施に使用
するデータ作成システムを提供することにある。

【００２４】また、本発明の他の目的は、管理すべきデ
ータの数を低減できる結果、回路シミュレーション用の
回路図データとレイアウト検証用の回路図データの不一
致によるレイアウト図データヘの回路変更漏れ等を防止
でき、回路シミュレーションの信頼性を向上できる半導
体集積回路の回路シミュレーションを行うためのデータ
作成方法及びその実施に使用するデータ作成システムを
提供することにある。

【００２５】また、本発明の他の目的は、回路シミュレ
ーション対象の集積回路が大規模化、複雑化しても対処
できる半導体集積回路の回路シミュレーションを行うた
めのデータ作成方法及びその実施に使用するデータ作成
システムを提供することにある。

【００２６】

【課題を解決するための手段】本発明の半導体集積回路
の回路シミュレーションを行うためのデータ作成方法
は、寄生素子の値及び該寄生素子の属性データを含む配
線の寄生抵抗素子と寄生容量素子とを回路図データの必
要箇所に入力する工程と、該属性データに基づき、回路
シミュレーション時には、該寄生素子を該回路図データ
に反映させる一方、レイアウト図データと該回路図デー
タとの接続関係を比較検証するレイアウト検証時には、
該寄生素子を無視するデータ作成工程とを包含してお
り、そのことにより上記目的が達成される。

【００２７】また、本発明の半導体集積回路の回路シミ
ュレーションを行うためのデータ作成方法は、属性デー
タを含んだトランジスタ回路に関するデータをレイアウ
ト検証用回路図データの必要箇所に入力する工程と、該
属性データに基づき、レイアウト検証時には、該トラン
ジスタ回路に関するデータを用いる一方、回路シミュレ
ーション時には、該トランジスタ回路と等価な容量の負
荷回路を用いてデータ作成を行う工程とを包含してお
り、そのことにより上記目的が達成される。

【００２８】また、本発明の半導体集積回路の回路シミ
ュレーションを行うためのデータ作成方法は、複数のメ
モリーセルへの読み出し又は書き込み動作に関係する回
路経路を回路シミュレーションで利用するメモリーセル
の端子から接続先を検索することにより抽出し、回路シ
ミュレーション用の回路図データを作成する工程と、該
回路経路の回路素子が規則的な繰り返し回路である場合
は、回路シミュレーションに必要な負荷容量値を直接計
算して、回路シミュレーション用の接続データに追加す
る一方、該回路経路の回路動作に影響を与える周辺回路
である場合は、該周辺回路と等価な容量の負荷回路を用
いて回路シミュレーション用の接続データを作成する工
程とを包含しており、そのことにより上記目的が達成さ
れる。

【００２９】また、本発明のデータ作成システムは、請
求項１又は請求項２記載の半導体集積回路の回路シミュ
レーションを行うためのデータ作成方法の実施に使用さ
れるデータ作成システムであって、回路設計段階で作成
される前記回路図データ又は前記レイアウト検証用回路
図データの属性データに基づき、該属性データ対応する
回路素子に関する回路シミュレーション用のデータを自
動的に生成するように構成されており、そのことにより
上記目的が達成される。

【００３０】以下に、本発明の作用について説明する。

【００３１】本発明は、配線の寄生抵抗素子について
は、回路シミュレーション時には寄生抵抗素子として回
路の接続情報にその抵抗値を反映させる一方、レイアウ
ト検証用の接続情報を作成する時には無視する。より、
具体的には、寄生抵抗素子を０オームとして出力し、両
端のネットを短絡させることにより無視する。そして、
配線の寄生容量素子については、回路シミュレーション
時には寄生容量素子として回路の接続情報にその容量値
を反映させる一方、レイアウト検証用の接続情報を作成
する時には無視する。

【００３２】従って、本発明によれば、配線の寄生素子
（寄生抵抗素子，寄生容量素子）をレイアウト検証時及
び回路シミュレーション時の目的に応じて反映又は無視
することが可能となる。

【００３３】また、本発明は、レイアウト検証用の接続
情報を作成する時には、トランジスタ回路を使用し、こ
のトランジスタ回路を等価な容量値を持つ容量素子から
なる負荷回路に置き換える手法を採用しているので、回
路シミュレーションの対象となるトランジスタ数を削減
できる。

【００３４】この結果、階層設計された各セルは、それ
ぞれトランジスタ回路と等価な負荷容量値を持つ容量素
子から成る回路図を一つの表現形態としてもつ。

【００３５】また、本発明では、タイミング制約が非常
に厳しい複数のメモリーセルに注目し、それらへの読み
出し動作又は書き込み動作に関係する回路経路を回路シ
ミュレーションで利用するメモリーセルの端子から接続
先を検索することにより抽出して回路シミュレーション
用回路図を作成しており、この時、後述の図４に示す、
行デコーダ３２、列デコーダ３３及びセンスアンプＳＡ
は規則的な繰り返し回路であるため、これ利用して回路
シミュレーションに必要な負荷容量値を自動的に計算す
ることができる。そして、計算した負荷容量値は回路シ
ミュレーション用の接続情報に自動的に追加される。

【００３６】一方、周辺制御回路３１に関しては、読み
出し動作に関係する回路経路の回路動作に影響を与え、
その接続先を考慮すべき部分回路に関しては、トランジ
スタ回路と等価な容量の負荷容量素子からなる回路図を
利用して回路シミュレーション用の接続情報を出力して
いる。

【００３７】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００３８】（データ作成方法の実施形態１）図１及び
図２は本発明のデータ作成方法の実施形態１を示し、図
１は本発明のデータ作成システム（一例として、パーソ
ナルコンピュータ）を用いて半導体記憶装置の回路シミ
ュレーション用データを作成する手順を示す。

【００３９】まず、このデータ作成システムは、フロア
プランを作成するフロアプラン作成部１と、回路図デー
タを作成する回路設計部２と、レイアウト図データを作
成するレイアウト設計部３と、レイアウト検証用の回路
図とレイアウトデータとの接続情報が一致するか否かを
判定するレイアウト検証部４と、シミュレーション用回
路図作成部５と、回路シミュレーション部６と、回路修
正部７とを備えた構成になっている。なお、これらのシ
ステム構成要素は、ＣＰＵ、ＲＡＭのワーキングエリア
等によって実現される。

【００４０】上記システム構成において、まず、フロア
プラン作成部１で回路構成を決定する（ステップＳ
１）。決定された回路構成情報は回路設計部２及びレイ
アウト設計部３に与えられる。すると、回路設計部２は
この情報に基づき回路図データを作成する。また、レイ
アウト設計部３はこの情報に基づきレイアウト図データ
を作成する（ステップＳ２）。

【００４１】ステップＳ２の回路図データ及びレイアウ
ト図データの作成は、図２（ａ）〜（ｃ）の手順により
行われる。まず、同図（ａ）は、配線の寄生抵抗素子か
らなる回路図データを作成する方法を示しており、図中
“ｒ”は寄生抵抗素子の抵抗値〔Ω〕を示し、“ｐ（＝
ｐａｒａｓｉｔｉｃ）”は抵抗の属性を示す。

【００４２】ここで、配線の寄生抵抗素子は、レイアウ
ト図データが作成される前の仮の配線の寄生抵抗素子
と、レイアウト図データが完成され後の実配線の寄生抵
抗素子とを問わず、回路図データ中の任意の箇所に入力
可能であり、入力時に必要な寄生抵抗値“ｒ”が指定さ
れる。また、抵抗素子の属性を表わす“ｐ”には寄生抵
抗素子であることを示すデータ値が設定される。

【００４３】これらのデータ値“ｒ”，“ｐ”は、図１
のステップＳ２、つまり、回路図データを作成する段階
で回路設計部２に入力される。

【００４４】ここで、本発明においては、属性データ値
“ｐ”を基に指定された抵抗素子は、回路シミュレーシ
ョン用の接続情報を作成する時（ステップＳ６）には反
映され、レイアウト検証用の接続情報を作成する時（ス
テップＳ３）には無視される。即ち、指定された抵抗値
“ｒ”に関係なく、０〔Ω〕を適用し、配線両端のネッ
トを短絡させることにより無視する。

【００４５】また、図２（ｂ）は、配線の寄生容量素子
からなる回路図データを作成する方法を示しており、図
中“ｃ”は寄生容量素子の容量値〔ｆＦ〕を示し、
“ｐ”は寄生容量素子の属性を示す。

【００４６】ここで、寄生容量素子は、上記の寄生抵抗
素子と同様、レイアウト図データが作成される前の仮の
配線の寄生容量素子と、レイアウト図データが完成され
た後の実配線の寄生容量素子とを問わず、回路図データ
中の任意の箇所に入力可能であり、入力時に必要な寄生
容量値“ｃ”が指定される。また、容量素子の属性を表
わす“ｐ”には、寄生容量素子であることを表わすデー
タ値が設定される。

【００４７】この属性のデータ値“ｐ”を基に指定され
た寄生容量素子は、回路シミュレーション用の接続情報
を作成する時（ステップＳ６）には反映され、レイアウ
ト検証用の接続情報を作成する時（ステップＳ３）では
無視される。

【００４８】ここで、本発明では、図２（ｃ）に示すよ
うに、回路設計部２には、上記の寄生抵抗素子と寄生容
量素子とを組み合わせた複数種類の回路図データが用意
されており、データ値の入力操作が容易に行えるように
なっている。

【００４９】さて、図１のステップＳ３では、ステップ
Ｓ２において作成された配線の寄生素子（寄生抵抗素
子，寄生容量素子）を入力した全回路素子を含むレイア
ウト検証用回路図と、レイアウトデータとの接続情報の
一致がレイアウト検証部４によって判定される。

【００５０】ステップＳ４以降の処理、即ち、ステップ
Ｓ４〜ステップＳ７の処理は、図７に示す従来例のステ
ップＳ１４〜ステップＳ１７の処理内容と同様であるの
で、ここでは、説明を省略する。

【００５１】なお、本実施形態１では、図１と図７とを
比較してみれば明かなように、ステップＳ７において、
回路修正部７はレイアウト検証用の回路図データのみを
反映させている。このため、本実施形態１によれば、回
路シミュレーション用の回路図データとレイアウト検証
用の回路図データの不一致によるレイアウト図データヘ
の回路変更漏れ等を発生することがないので、回路シミ
ュレーションの信頼性を向上できる。

【００５２】（データ作成方法の実施形態２）図３〜図
６は本発明のデータ作成方法の実施形態２を示す。本実
施形態２のデータ作成方法は、レイアウト検証時にはト
ランジスタ回路を使用し、回路シミュレーション時には
トランジスタ回路と等価な容量の負荷回路を使用して回
路シミュレーションデータを作成する手法を採用してい
る。

【００５３】まず、図３（ａ）は、本発明が適用される
ＥＸ＿Ａの回路構成を示す。このＥＸ＿Ａは、ＮＡＮＤ
（ＮＡＮＤ回路）２０及びＩＮＶ（インバータ）２１に
より階層的に構成されており、同図中のＡＸＧ，ＡＳは
入力端子を示し、ＡＸは出力端子を示す。また、同図
（ｂ）はＮＡＮＤ２０の回路構成を示し、同図（ｃ）は
ＩＮＶ２１の回路構成を示す。

【００５４】本実施形態２では、回路シミュレーション
を実施するメモリーセルヘのデータの読み出し動作又は
書き込み動作に直接関係する回路経路上に位置する回路
の回路シミュレーションを行う場合は、同図（ａ）、
（ｂ）、（ｃ）に示す回路図に相当するトランジスタ回
路を直接利用して接続情報を出力する。

【００５５】一方、メモリーセルへの読み出し動作又は
書き込み動作に影響を与え、その接続先を考慮して回路
シミュレーションを行わなければならない回路の場合
は、同図（ａ）に示すトランジスタ回路と等価な容量素
子からなる負荷回路を用いて接続情報を出力する。この
ため、本実施形態２によれば、回路シミュレーションの
対象となる素子数を削減することができる。

【００５６】同図（ｄ）は、上記の負荷回路２２の回路
構成を示し、同図中のＡＸＧ、ＡＳは同図（ａ）と同一
の入力端子を示し、入力端子ＡＸＧ、ＡＳは負荷容量素
子２２ａ、２２ｂにそれぞれ接続されている。

【００５７】ここで、入力端子ＡＸＧに接続される負荷
容量素子２２ａの容量値は、その接続先であるトランジ
スタｔｒ１とトランジスタｔｒ４（同図（ｂ）参照）と
のゲート容量を合算したものである。

【００５８】同様に、入力端子ＡＳに接続される負荷容
量素子２２ｂの容量値は、その接続先であるトランジス
タｔｒ２とトランジスタｔｒ３（同図（ｂ）参照）との
ゲート容量を合算したものである。

【００５９】また、入力端子ＡＸＧ、ＡＳに配線の寄生
容量素子が接続されている場合は、この寄生容量素子の
容量値を負荷容量素子２２ａ、２２ｂの容量値へ追加す
る。

【００６０】同図（ｅ）は、同図（ａ）に示すセルＥＸ
−Ａに配線の寄生容量素子及び寄生抵抗素子が加わった
回路構成を示す。この回路の場合、入力端子ＡＸＧに接
続される負荷容量素子２２ａの容量値は、配線容量素子
（寄生容量素子，寄生抵抗素子）２３の容量値と、トラ
ンジスタｔｒ１とトランジスタｔｒ４とのゲート容量の
合算値とを足し合わせたものになる。また、入力端子Ａ
Ｓに接続される負荷容量素子２２ｂの容量値は、配線容
量素子２３の容量値と、トランジスタｔｒ２とトランジ
スタｔｒ３とのゲート容量の合算値とを足し合わせたも
のになる。

【００６１】本実施形態２のデータ作成システムでは、
上述のトランジスタ回路と等価な容量値を持つ容量素子
からなる負荷回路を自動的に生成している。

【００６２】なお、本実施形態２において、回路シミュ
レーションを実施するメモリーセルの回路図中には、配
線の寄生容量素子、寄生抵抗素子、省略するメモリーセ
ルのゲート容量値及び配線ビット線間の容量素子等を含
んでいる。

【００６３】ここで、本実施形態２においては、回路シ
ミュレーション用のメモリーセルの回路図（回路図デー
タ）は、回路シミュレーション用の接続情報には反映さ
れるものの、レイアウト検証用の接続情報には反映され
ない。

【００６４】今少し具体的に説明すると、レイアウト検
証用の回路図データ（図１参照）に属性を示すデータ
“ｐ”が入力されない場合は、レイアウト検証及び回路
シミュレーションは、いずれも回路図データに基いて行
われ、負荷回路は無視する。即ち、この場合は、例え
ば、寄生抵抗素子ではなく、実際に抵抗が接続された回
路図データを用いて、メモリーセルの回路シミュレーシ
ョンが行われる。

【００６５】さて、本実施形態２においては、回路設計
部２は、回路シミュレーション用のメモリーセルの回路
図を作成するが、この時、メモリーセルのビット線Ｂ
Ｌ、ワード線ＷＬより、回路シミュレーションを実施す
るメモリーセルに接続された列デコーダ３３、行デコー
ダ３２、センスアンプＳＡ及びプリチャージ回路３４
（図４参照）を自動的に選択する。

【００６６】なお、読み出し動作又は書き込み動作に影
響する他の列デコーダ、行デコーダ、センスアンプ及び
プリチャージ回路に関しては、これらの回路が規則的な
繰り返し回路であることを利用し、回路設計部２は、回
路シミュレーションに必要な負荷容量値を自動的に計算
し、回路図データ中の必要な箇所へ自動的に追加する。

【００６７】ここで、図５（ａ）は揮発性半導体記憶装
置で用いられるセンスアンプ回路を示し、同図（ｂ）
は、このセンスアンプ回路の規則的な繰り返し部分回路
の一部を示す。

【００６８】同図（ｂ）中に示すセンスアンプＳＡ１
は、回路シミュレーションを実施するメモリーセルに接
続されるセンスアンプ回路であり、同図（ｂ）に示すセ
ンスアンプＳＡ２〜ＳＡ４は、入力端子Ｒ、バーＳより
センスアンプＳＡ１に入力される入力信号Ｒ、バーＳの
動作に影響を与える。

【００６９】そこで、本実施形態２では、センスアンプ
ＳＡ１〜センスアンプＳＡ４に対する各入力信号Ｒ、バ
ーＳの接続先を検索し、これにより、各信号線に接続さ
れ、回路シミュレーションを実施しないメモリーセルに
接続されるセンスアンプＳＡを全て求め、求めたセンス
アンプＳＡの内から負荷回路用のセンスアンプＳＡを１
つ選択する。

【００７０】そして、この負荷回路用のセンスアンプＳ
Ａを求めたセンスアンプＳＡの数分が並列に接続された
１つのセンスアンプＳＡとし、これにより、回路シミュ
レーションを実施する。

【００７１】今少し具体的に説明すると、同図（ｃ）
は、本実施形態２の回路設計部２によって作成された同
図（ｂ）に対応するシミュレーション用の回路図であ
り、同図（ｃ）中のセンスアンプＳＡ１は、同図（ｂ）
中のセンスアンプＳＡ１と同様に回路シミュレーション
を実施するメモリーセルに接続されるセンスアンプであ
る。また、同図（ｃ）中のセンスアンプＳＡ５は、同図
（ｂ）中のセンスアンプＳＡ２、センスアンプＳＡ３及
びセンスアンプＳＡ４をまとめた負荷用のセンスアンプ
回路である。

【００７２】ここで、同図（ｃ）中のデータ“Ｍｕｌｔ
ｉｐｌｉｅｒ”は並列に回路シミュレーションを実施す
る回路数を表わし、図１のステップＳ６で示される回路
シミュレーションでは、このデータ値に基づいて回路シ
ミュレーションを実施する。

【００７３】また、本実施形態２では、図４に示すメモ
リセルアレイ３０、列デコーダ３３、行デコーダ３２、
センスアンプＳＡ及びプリチャージ回路３４以外の周辺
制御回路３１に関しては、全回路素子を含むレイアウト
検証用の回路図データの中で、回路シミュレーションを
実施するメモリーセルの読み出し動作及び書き込み動作
に利用する回路経路上の回路（又は直接利用はしないが
影響を与える回路）を、回路シミュレーションを実施す
るメモリーセルの各端子（ビット線ＢＬ、ワード線Ｗ
Ｌ）より検索する。

【００７４】そして、トランジスタ回路を基に回路シミ
ュレーション用の接続情報を直接作成するか、或いは、
トランジスタ回路と等価な容量値を持った容量素子から
なる負荷回路を基に回路シミュレーション用の接続情報
を作成するかの決定を行う。この決定は、図１の回路設
計部２が行う。

【００７５】図６（ａ）は半導体記憶装置の入出力回路
の一部を示し、同図中のコネクタ４１、ＩＯバッファ４
２及びＩＯパッド４３は、回路シミュレーションを実施
するメモリーセルの動作に直接影響する回路経路上に存
在する回路である。このため、この場合は、トランジス
タ回路を用いて回路シミュレーション用の接続情報を直
接作成する。

【００７６】ここで、ＩＯバッファ４２に隣接して配置
されるＩＯバッファ４４は、ＩＯバッファ４２への入力
信号ＲＡＳ、ＣＡＳ等の動作に影響を与える。このた
め、本実施形態２では、同図（ｂ）に示す回路構成から
なるＩＯバッファ４４は、上述の手順で回路設計部２に
よって自動的に生成される等価な容量値を持つ容量素子
からなる負荷回路４６、つまり、同図（ｃ）に示す負荷
回路４６を利用して回路シミュレーション用の接続情報
を作成し、これにより、回路シミュレーションを実施す
る。

【００７７】なお、メモリーセルの動作に影響を与えな
いＩＯパッド４５については無視する。

【００７８】また、本実施形態２では、図１に示す回路
シミュレーション部６による回路シミュレーションの結
果、回路図の修正又は追加を行う必要があるときは、図
１に示す回路修正部７が、全回路素子を含むレイアウト
検証用の回路図データに対して修正を行う。

【００７９】

【発明の効果】以上の本発明によれば、回路シミュレー
ション用の回路図データを自動的に作成することができ
るので、手作業によりこの回路図データを作成していた
従来例と比較すると、従来例の約１０分の１の短期間で
精度のよい回路図データを作成することができる。

【００８０】また、作業者の設計経験の熟練度に関わり
なく、精度のよい回路図データを作成することができ
る。

【００８１】加えて、管理すべき回路図データが全ての
回路素子を含むレイアウト検証用の回路図データのみで
あり、回路シミュレーション或いはレイアウト検証の結
果判明した回路の不具合は全てレイアウト検証用の回路
図データのみに反映するため、回路シミュレーション用
回路図とレイアウト検証用回路図の不一致により発生し
ていた回路変更漏れ等を防止することが可能となる。よ
って、回路シミュレーションの信頼性を向上できる。

【００８２】更には、回路シミュレーション対象の集積
回路が大規模化、複雑化しても対処できる利点もある。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の回路シミュレー
ションデータの作成手順をシステム構成と共に示すフロ
ーチャート。

【図２】（ａ）は配線の寄生抵抗素子を示す回路図、
（ｂ）は配線の寄生容量素子を示す回路図、（ｃ）は
（ａ）と（ｂ）とを組み合わせた種々の回路例を示す回
路図。

【図３】（ａ）はＥＸ＿Ａの回路図、（ｂ）はＮＡＮＤ
２０の回路図、（ｃ）はＩＮＶ２１の回路図、（ｄ）は
ＥＸ＿Ａ回路と等価な負荷容量素子を示す回路図、
（ｅ）はＥＸ＿Ａ回路図に配線の寄生容量素子及び寄生
抵抗素子を加えた回路図。

【図４】半導体記憶装置の回路図データを示す図。

【図５】（ａ）は揮発性半導体記憶装置のセンスアンプ
を示す回路図、（ｂ）は規則的な繰り返しをするセンス
アンプを示す回路図、（ｃ）は規則的な繰り返しをする
センスアンプの回路シミュレーション用の回路図データ
作成例を示す図。

【図６】本発明により自動生成された回路シミュレーシ
ョン用回路図データの例を示す図である。

【図７】従来の回路シミュレーションデータの作成手順
をシステム構成と共に示すフローチャート。

【符号の説明】

１フロアプラン作成部２回路設計部３レイアウト設計部４レイアウト検証部５シミュレーション用回路図作成部６回路シミュレーション部７回路修正部２０ＮＡＮＤ２１ＩＮＶ２２寄生容量素子２３配線の寄生素子３０メモリセルアレイ３１周辺制御回路３２行デコーダ３３列デコーダ３４プリチャージ回路４１コネクタ４２ＩＯバッファ４３ＩＯパッド４４ＩＯバッファ４５ＩＯパッド４６寄生容量素子ＳＡ１〜ＳＡ５センスアンプ

Claims

【特許請求の範囲】

【請求項１】寄生素子の値及び該寄生素子の属性デー
タを含む配線の寄生抵抗素子と寄生容量素子とを回路図
データの必要箇所に入力する工程と、該属性データに基づき、回路シミュレーション時には、
該寄生素子を該回路図データに反映させる一方、レイア
ウト図データと該回路図データとの接続関係を比較検証
するレイアウト検証時には、該寄生素子を無視するデー
タ作成工程とを包含する半導体集積回路の回路シミュレ
ーションを行うためのデータ作成方法。
【請求項２】属性データを含んだトランジスタ回路に
関するデータをレイアウト検証用回路図データの必要箇
所に入力する工程と、該属性データに基づき、レイアウト検証時には、該トラ
ンジスタ回路に関するデータを用いる一方、回路シミュ
レーション時には、該トランジスタ回路と等価な容量の
負荷回路を用いてデータ作成を行う工程とを包含する半
導体集積回路の回路シミュレーションを行うためのデー
タ作成方法。
【請求項３】複数のメモリーセルへの読み出し又は書
き込み動作に関係する回路経路を回路シミュレーション
で利用するメモリーセルの端子から接続先を検索するこ
とにより抽出し、回路シミュレーション用の回路図デー
タを作成する工程と、該回路経路の回路素子が規則的な繰り返し回路である場
合は、回路シミュレーションに必要な負荷容量値を直接
計算して、回路シミュレーション用の接続データに追加
する一方、該回路経路の回路動作に影響を与える周辺回
路である場合は、該周辺回路と等価な容量の負荷回路を
用いて回路シミュレーション用の接続データを作成する
工程とを包含する半導体集積回路の回路シミュレーショ
ンを行うためのデータ作成方法。
【請求項４】請求項１〜請求項３記載の半導体集積回
路の回路シミュレーションを行うためのデータ作成方法
の実施に使用されるデータ作成システムであって、回路設計段階で作成される前記回路図データ又は前記レ
イアウト検証用回路図データの属性データに基づき、該
属性データ対応する回路素子に関する回路シミュレーシ
ョン用のデータを自動的に生成するように構成したデー
タ作成システム。