JPH11186271A - Planalizing method of semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a planalizing method for a semiconductor device, wherein the semiconductor device can be much more palatalized without markedly elongating a processing time than a usual method in which only a CMP(chemical mechanical polish) method is employed. SOLUTION: A planalizing process comprises a silicon oxide film deposition step in which a silicon oxide film 3 is deposited thicker than the depth of recessed parts on the semiconductor layer with the recessed parts, a silicon nitride film deposition step where a thin silicon nitride film 5 is deposited on the silicon oxide film 3, a first polishing step where the silicon nitride film 5 formed on a projection 3a is removed off by polishing on condition that flatness is high, an etching step where the silicon oxide film 3 is removed until the projection 3a becomes nearly flush with the recess 3b, and a second polishing step where a polishing operation is carried out on condition that flatness is low until the surface of the silicon nitride film 5 deposited on the base of the recess 3b is exposed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体装置の平
坦化方法に関し、特に、化学機械研磨(ＣＭＰ)による平
坦化技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for planarizing a semiconductor device, and more particularly, to a planarization technique by chemical mechanical polishing (CMP).

【０００２】[0002]

【従来の技術】従来のＣＭＰにより半導体装置の表面を
平坦化した場合の状態を図９に基づいて説明する。な
お、以下の説明に利用する図面は、半導体装置の断面図
であるが、説明のため縦方向の縮尺のみが拡大されてい
る。2. Description of the Related Art A state in which the surface of a semiconductor device is flattened by conventional CMP will be described with reference to FIG. Although the drawings used in the following description are cross-sectional views of a semiconductor device, only the vertical scale is enlarged for description.

【０００３】図９(Ａ)は、平坦化前の半導体装置の断面
図であり、シリコン基板１上に例えばトランジスタやキ
ャパシタの一部を構成する半導体層２が部分的に設けら
れ、上面全体がシリコン酸化膜３により覆われている。
シリコン酸化膜３は、半導体層２が設けられた部分を覆
う若干広い領域が凸部３ａ、半導体層２の間の部分が凹
部３ｂを形成し、表面に凹凸が生じる。FIG. 9A is a cross-sectional view of a semiconductor device before flattening. For example, a semiconductor layer 2 constituting a part of a transistor or a capacitor is partially provided on a silicon substrate 1, and the entire upper surface is formed. It is covered with a silicon oxide film 3.
The silicon oxide film 3 has a convex portion 3a in a slightly wide area covering the portion where the semiconductor layer 2 is provided, and a concave portion 3b in a portion between the semiconductor layers 2, and the surface has irregularities.

【０００４】このような表面をＣＭＰにより平坦化す
る。図９(Ａ)に示されるような規則的な凹凸表面を平坦
化する場合には、平坦性の高い条件で凹部３ｂと同じ高
さになるまで凸部３ａを削ればよいが、研磨速度の面内
均一性が極端に悪化し、最も低い凹部に合わせて平坦性
の高い条件で凸部を削ると、シリコン酸化膜３の膜厚が
半導体層２の部分で部分的に非常に薄く、あるいは膜厚
がゼロになって絶縁性を保つことができなくなる虞があ
る。[0004] Such a surface is planarized by CMP. In order to flatten a regular uneven surface as shown in FIG. 9 (A), the protrusions 3a may be ground to the same height as the recesses 3b under high flatness conditions. When the in-plane uniformity is extremely deteriorated and the convex portion is shaved under the condition of high flatness in accordance with the lowest concave portion, the thickness of the silicon oxide film 3 is very thin partially in the portion of the semiconductor layer 2, or There is a possibility that the film thickness becomes zero and the insulating property cannot be maintained.

【０００５】そこで、このような絶縁膜をＣＭＰにより
平坦化する場合には、平坦性の低い条件で研磨する。な
お、ここでいう平坦性の高い条件とは、硬い研磨布を用
いて主として凸部のみを研磨する場合に相当し、平坦性
の低い条件とは、柔らかい研磨布を用いて全体を研磨す
る場合に相当する。Therefore, when such an insulating film is planarized by CMP, it is polished under low flatness conditions. Here, the condition of high flatness here corresponds to a case where only convex portions are mainly polished using a hard polishing cloth, and the condition of low flatness corresponds to a case where the whole is polished using a soft polishing cloth. Is equivalent to

【０００６】図９(Ａ)のような凹凸のある表面を平坦性
の低い条件でＣＭＰにより平坦化すると、半導体層２の
幅および隣接する半導体層間の間隔が共に数mmある場
合、シリコン酸化膜３が研磨されて図９(Ｂ)に示すよう
な表面形状となる。平坦性の低い条件でＣＭＰで研磨す
る場合、凸部の占める比率が非常に小さい場合には、凸
部が主として削られるため、ほぼ凹部を基準面として平
坦化することができ、反対に凹部の占める比率が非常に
小さい場合には、凸部のみを削ることにより平坦化する
ことができる。When a surface having irregularities as shown in FIG. 9A is flattened by CMP under the condition of low flatness, when the width of the semiconductor layer 2 and the interval between adjacent semiconductor layers are both several mm, a silicon oxide film is formed. 3 is polished to a surface shape as shown in FIG. When polishing by CMP under the condition of low flatness, when the ratio of the convex portion is very small, the convex portion is mainly shaved, so that the concave portion can be flattened substantially with the concave portion as a reference surface, and conversely, the concave portion In the case where the occupying ratio is very small, flattening can be performed by cutting only the convex portions.

【０００７】しかしながら、図９(Ａ)に示されるように
凸部、凹部の比率が共に一定以上ある場合には、研磨に
より凸部３ａのみでなく凹部３ｂも削られ、凸部３ａの
幅が数mm以上ある場合には、研磨後にもある程度の高低
差が生じる。例えば、半導体層２の高さを１μｍ、２つ
の半導体層２の幅及び間隔をそれぞれ２mmとすると、シ
リコン酸化膜３の凸部３ａと凹部３ｂとの平坦化前の段
差はほぼ１μｍとなり、平坦化後にも０．４〜０．６μ
ｍ程度の高低差が残る。However, as shown in FIG. 9 (A), when the ratio of both the convex portion and the concave portion is equal to or more than a certain value, not only the convex portion 3a but also the concave portion 3b is removed by polishing, and the width of the convex portion 3a is reduced. If it is several mm or more, a certain level of height difference occurs after polishing. For example, assuming that the height of the semiconductor layer 2 is 1 μm and the width and the interval between the two semiconductor layers 2 are 2 mm, the step between the convex portion 3a and the concave portion 3b of the silicon oxide film 3 before being flattened is approximately 1 μm, 0.4-0.6μ after
A height difference of about m remains.

【０００８】上記のような平坦化後の高低差をより小さ
くするために、ＣＭＰによる研磨の前にシリコン酸化膜
３の凸部３ａの主たる部分をフォトリソグラフィとエッ
チングの手法により除去し、その後にＣＭＰにより平坦
化する技術が知られている。この手法を図１０に基づい
て説明する。In order to further reduce the height difference after flattening as described above, a main portion of the projection 3a of the silicon oxide film 3 is removed by photolithography and etching before polishing by CMP. A technique for flattening by CMP is known. This method will be described with reference to FIG.

【０００９】図１０(Ａ)は平坦化前の半導体装置の断面
図であり、図９(Ａ)と同様に基板１、半導体層２、シリ
コン酸化膜３から成り、このシリコン酸化膜３には半導
体層２の分布に応じて凸部３ａと凹部３ｂとが形成され
ている。ここで、フォトリソグラフィの手法を用いて図
１０(Ｂ)に示すように凹部３ｂの上をフォトレジスト４
により覆う。この状態でシリコン酸化膜３の露出部分
(凸部３ａの主たる部分)が凹部３ｂの表面に達するまで
エッチングする。FIG. 10A is a cross-sectional view of the semiconductor device before planarization, and comprises a substrate 1, a semiconductor layer 2, and a silicon oxide film 3 as in FIG. 9A. The convex portions 3a and the concave portions 3b are formed according to the distribution of the semiconductor layer 2. Here, as shown in FIG. 10B, a photoresist 4
Cover with In this state, the exposed portion of the silicon oxide film 3 is exposed.
Etching is performed until (the main portion of the convex portion 3a) reaches the surface of the concave portion 3b.

【００１０】フォトレジスト４を除去すると、図１０
(Ｃ)に示すように、凸部３ａの凹部３ｂとの境目部３ｃ
がエッチングされずに残る。境目部３ｃは、フォトレジ
ストの不要部分を露光・現像して除去する際の位置合わ
せのマージンとなる部分であり、通常１０μｍ程度の幅
を持つ。上記のエッチング処理の後、ＣＭＰにより平坦
化すると、境界部３ｃが削られ、表面は図１０(Ｄ)に示
されるようにほぼ完全な平面となる。When the photoresist 4 is removed, FIG.
As shown in FIG. 3C, a boundary 3c between the convex 3a and the concave 3b.
Remain without being etched. The boundary 3c is a portion serving as a margin for alignment when exposing and developing an unnecessary portion of the photoresist by exposure and development, and usually has a width of about 10 μm. After the above-described etching treatment, when the surface is flattened by CMP, the boundary portion 3c is cut off, and the surface becomes a substantially perfect plane as shown in FIG.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上述し
た従来のＣＭＰのみを用いる平坦化方法では完全な平坦
化ができないという問題があり、ＣＭＰに加えてフォト
リソグラフィの手法を用いる方法では、フォトレジスト
を塗布して露光・現像してレジストパターンを形成する
という工程が加わるため、処理時間が大幅に長くなると
いう問題がある。However, there is a problem that complete planarization cannot be performed by the above-mentioned conventional planarization method using only CMP, and the method using photolithography in addition to CMP requires a photoresist. Since a process of forming a resist pattern by coating, exposing, and developing is added, there is a problem that the processing time is significantly increased.

【００１２】この発明は、上述した従来技術の問題点に
鑑みてなされたものであり、フォトリソグラフィの手法
を用いることなく、従来のＣＭＰのみを用いる平坦化方
法によるより完全な平坦化が可能な半導体装置の平坦化
方法を提供することを目的とする。The present invention has been made in view of the above-described problems of the prior art, and enables complete planarization by a conventional planarization method using only CMP without using a photolithography technique. It is an object to provide a method for planarizing a semiconductor device.

【００１３】[0013]

【課題を解決するための手段】この発明にかかる半導体
装置の平坦化方法は、凹凸を持つ主絶縁膜の表面に主酸
化膜よりエッチング速度および研磨速度が小さい補助酸
化膜を形成した後、平坦性の高い条件で凸部上に形成さ
れた補助酸化膜を削り取り、エッチングにより凸部に相
当する部分の主酸化膜を削り、その後に平坦性の低い条
件で研磨するようにしたことを特徴とする。According to a flattening method for a semiconductor device according to the present invention, an auxiliary oxide film having an etching rate and a polishing rate lower than that of a main oxide film is formed on a surface of a main insulating film having irregularities, and then flattened. The auxiliary oxide film formed on the protruding portion was shaved off under high conditions, the main oxide film corresponding to the protruding portion was cut off by etching, and then polished under low flatness conditions. I do.

【００１４】すなわち、この発明にかかる半導体装置の
平坦化方法は、基板上に形成された段差を持つ半導体層
上に主絶縁膜を堆積する主絶縁膜堆積段階と、段差に応
じて凸部、凹部が形成された主絶縁膜の表面に、主絶縁
膜よりエッチング速度および研磨速度が小さい補助絶縁
膜を堆積する補助絶縁膜堆積段階と、補助絶縁膜が形成
された表面を平坦性の高い条件で研磨することにより、
凸部上に形成された補助絶縁膜を削り取る第１の研磨段
階と、補助絶縁膜が部分的に削り取られた表面をエッチ
ングすることにより、凸部に相当する部分で主絶縁膜を
削るエッチング段階と、エッチング段階の後の表面を研
磨することにより、エッチングされずに突出して残った
補助絶縁膜を少なくとも削り取ると共に、必要に応じて
主絶縁膜を削ることにより表面を平坦化する第２の研磨
段階とを含むことを特徴とする。That is, a method for planarizing a semiconductor device according to the present invention includes a main insulating film depositing step of depositing a main insulating film on a semiconductor layer having a step formed on a substrate; An auxiliary insulating film depositing step of depositing an auxiliary insulating film having a lower etching rate and a lower polishing rate than the main insulating film on the surface of the main insulating film in which the concave portion is formed; By polishing with
A first polishing step of shaving off the auxiliary insulating film formed on the convex portion, and an etching step of etching the main insulating film at a portion corresponding to the convex portion by etching the surface where the auxiliary insulating film has been partially cut away. And polishing the surface after the etching step so as to remove at least the auxiliary insulating film that remains without being etched and that remains, and to planarize the surface by removing the main insulating film as necessary. And a step.

【００１５】補助絶縁膜堆積段階では、エッチング段階
で除去されない最小の膜厚で補助絶縁膜を堆積すること
が望ましい。エッチング段階において凸部が凹部とほぼ
同一面となるまで主絶縁膜を除去した場合には、第２の
研磨段階において凹部の底面に堆積した補助絶縁膜の表
面と、凸部に相当する部分での主絶縁膜の表面とがほぼ
同一面となるよう補助絶縁膜を除去する。In the auxiliary insulating film depositing step, it is desirable to deposit the auxiliary insulating film with a minimum thickness not removed in the etching step. In the case where the main insulating film is removed until the convex portion is substantially flush with the concave portion in the etching step, the surface of the auxiliary insulating film deposited on the bottom surface of the concave portion in the second polishing step and the portion corresponding to the convex portion are removed. The auxiliary insulating film is removed so that the surface of the main insulating film becomes substantially flush with the surface of the main insulating film.

【００１６】また、エッチング段階において凸部を凹部
より高く残すよう主絶縁膜を除去した場合には、第２の
研磨段階において凹部の底面に堆積した補助絶縁膜が除
去されるまで主絶縁膜および補助絶縁膜を削る。In the case where the main insulating film is removed in the etching step so as to leave the convex portion higher than the concave portion, the main insulating film and the main insulating film are removed until the auxiliary insulating film deposited on the bottom surface of the concave portion in the second polishing step is removed. Strip the auxiliary insulating film.

【００１７】さらに、主絶縁膜堆積段階の前に、基板上
に形成された段差を持つ半導体層上に主絶縁膜より研磨
速度が小さいストップ膜を堆積するストップ膜堆積段階
を含ませてもよい。その場合、主絶縁膜堆積段階におい
てストップ膜上に主絶縁膜が堆積され、第２の研磨段階
において半導体層上に堆積されたストップ膜の表面と主
絶縁膜の表面とがほぼ同一面になるよう平坦化される。Further, before the main insulating film depositing step, a stop film depositing step of depositing a stop film having a lower polishing rate than the main insulating film on the semiconductor layer having a step formed on the substrate may be included. . In that case, the main insulating film is deposited on the stop film in the main insulating film deposition stage, and the surface of the stop film and the surface of the main insulating film deposited on the semiconductor layer in the second polishing stage are substantially flush with each other. Is flattened.

【００１８】ストップ膜を形成する場合、エッチング段
階においてストップ膜上に主絶縁膜を残すように主絶縁
膜を除去した場合には、第２の研磨段階においてストッ
プ膜が露出するまで主絶縁膜および補助絶縁膜を削る。
一方、主絶縁膜を段差に等しい厚さとして、エッチング
段階においてストップ膜が露出するまで主絶縁膜を除去
した場合には、第２の研磨段階においてストップ膜より
突出した補助絶縁膜を削る。When the stop film is formed, if the main insulating film is removed in the etching step so as to leave the main insulating film on the stop film, the main insulating film and the main insulating film are exposed in the second polishing step until the stop film is exposed. Strip the auxiliary insulating film.
On the other hand, when the main insulating film has a thickness equal to the step and the main insulating film is removed until the stop film is exposed in the etching step, the auxiliary insulating film protruding from the stop film is shaved in the second polishing step.

【００１９】いずれの場合にも、主絶縁膜としてはシリ
コン酸化膜、補助絶縁膜およびストップ膜としてはシリ
コン窒化膜を利用することができる。また、エッチング
段階では、フッ化水素水溶液、あるいは反応性イオンエ
ッチングにより処理することができる。In any case, a silicon oxide film can be used as the main insulating film, and a silicon nitride film can be used as the auxiliary insulating film and the stop film. In the etching step, the treatment can be performed by an aqueous solution of hydrogen fluoride or reactive ion etching.

【００２０】[0020]

【発明の実施の形態】以下、この発明にかかる半導体装
置の平坦化方法の実施形態を４例説明する。実施形態で
は、主絶縁膜としてシリコン酸化膜、補助絶縁膜および
ストップ膜としてシリコン窒化膜を用いている。シリコ
ン窒化膜は、シリコン酸化膜と比較して高い緻密性と硬
度を持ち、エッチング速度および研磨速度がシリコン酸
化膜より小さい。シリコン窒化膜のフッ化水素水溶液に
対するエッチング速度は、シリコン酸化膜の約1/100程
度、平坦性の低い条件でのＣＭＰにおける研磨速度は約
１／４程度である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Four embodiments of a method for planarizing a semiconductor device according to the present invention will be described below. In the embodiment, a silicon oxide film is used as a main insulating film, and a silicon nitride film is used as an auxiliary insulating film and a stop film. The silicon nitride film has higher density and hardness than the silicon oxide film, and has a lower etching rate and lower polishing rate than the silicon oxide film. The etching rate of the silicon nitride film with respect to the hydrogen fluoride aqueous solution is about 1/100 of that of the silicon oxide film, and the polishing rate in the CMP under the condition of low flatness is about 1/4.

【００２１】図１は、第１の実施形態の平坦化処理の手
順を示すフローチャートであり、図２は、第１の実施形
態による平坦化処理工程を段階的に示す半導体装置の断
面図である。第１の実施形態の平坦化処理は、図１に示
されるように、シリコン酸化膜堆積段階Ｓ1、シリコン
窒化膜堆積段階Ｓ2、平坦性の高い条件でシリコン窒化
膜を削り取る第１の研磨段階Ｓ3、凸部が凹部とほぼ同
一面となるまでシリコン酸化膜を削るエッチング段階Ｓ
4、そして、平坦性の低い条件で凹部の底面に堆積した
シリコン窒化膜の表面まで研磨する第２の研磨段階Ｓ5
を含む。FIG. 1 is a flowchart showing the procedure of the flattening process according to the first embodiment. FIG. 2 is a cross-sectional view of the semiconductor device showing the flattening process step by step according to the first embodiment. . As shown in FIG. 1, the flattening process of the first embodiment includes a silicon oxide film deposition step S1, a silicon nitride film deposition step S2, and a first polishing step S3 for shaving off a silicon nitride film under high flatness conditions. Etching step S, in which the silicon oxide film is shaved until the convex portion is substantially flush with the concave portion.
4. Second polishing step S5 for polishing the surface of the silicon nitride film deposited on the bottom surface of the concave portion under conditions of low flatness
including.

【００２２】以下、各段階について図２を参照して説明
する。図２(Ａ)に示されるように、シリコン基板１上に
は例えばトランジスタやキャパシタの一部を構成する半
導体層２が部分的に設けられて段差が形成されている。
半導体層２の幅および隣接する半導体層２の間隔は共に
数mmである。シリコン酸化膜堆積段階Ｓ1では、この段
差を持つ半導体層上に段差より厚くシリコン酸化膜３を
堆積する。シリコン酸化膜３の表面は、半導体層２によ
る段差に応じ、半導体層２が設けられた部分を覆う若干
広い領域が凸部３ａ、半導体層２の間の部分が凹部３ｂ
として形成される。Hereinafter, each step will be described with reference to FIG. As shown in FIG. 2A, for example, a semiconductor layer 2 constituting a part of a transistor or a capacitor is partially provided on a silicon substrate 1 to form a step.
The width of the semiconductor layer 2 and the interval between adjacent semiconductor layers 2 are both several mm. In the silicon oxide film deposition step S1, a silicon oxide film 3 is deposited on the semiconductor layer having the step so as to be thicker than the step. The surface of the silicon oxide film 3 has a slightly large area covering the portion where the semiconductor layer 2 is provided as a projection 3a and a portion between the semiconductor layers 2 as a depression 3b according to a step formed by the semiconductor layer 2.
Is formed as

【００２３】シリコン窒化膜堆積段階Ｓ2では、凹凸を
有するシリコン酸化膜３の表面に、図２(Ａ)に示される
ように、薄くシリコン窒化膜５を堆積する。堆積される
シリコン窒化膜５の膜厚は、エッチング段階Ｓ4で除去
されずに残存する必要最小限の値に定められる。シリコ
ン窒化膜５のエッチング速度は前述のようにシリコン酸
化膜３の1/100程度であるため、例えばエッチングによ
り除去されるシリコン酸化膜３の膜厚が１μｍである場
合には、シリコン窒化膜５の膜厚は１０ｎｍより僅かに
厚い程度に設定される。In the silicon nitride film depositing step S2, a thin silicon nitride film 5 is deposited on the surface of the silicon oxide film 3 having irregularities, as shown in FIG. The thickness of the silicon nitride film 5 to be deposited is determined to be a necessary minimum value that remains without being removed in the etching step S4. Since the etching rate of the silicon nitride film 5 is about 1/100 of that of the silicon oxide film 3 as described above, if the thickness of the silicon oxide film 3 to be removed by etching is 1 μm, for example, Is set to be slightly thicker than 10 nm.

【００２４】第１の研磨段階Ｓ3では、シリコン窒化膜
５が形成された表面を平坦性の高い条件でＣＭＰにより
研磨することにより、図２(Ｂ)に示されるように、凸部
３ａ上に形成されたシリコン窒化膜５を削り取る。平坦
性の高い条件で、すなわち硬い研磨布を用いてＣＭＰを
かけると、突出部分の研磨量が多く、非突出部分の研磨
量が少なくなり研磨量にばらつきが生じる。ただし、シ
リコン窒化膜５の膜厚は十分に薄く、必要な研磨量が少
ないため、ばらつきの量も問題とならない。In the first polishing step S3, the surface on which the silicon nitride film 5 has been formed is polished by CMP under conditions of high flatness, so that the surface of the projection 3a is polished as shown in FIG. The formed silicon nitride film 5 is scraped off. When CMP is performed under the condition of high flatness, that is, using a hard polishing cloth, the polishing amount of the protruding portion is large, and the polishing amount of the non-protruding portion is small, so that the polishing amount varies. However, since the thickness of the silicon nitride film 5 is sufficiently small and the required polishing amount is small, the amount of variation does not matter.

【００２５】エッチング段階Ｓ4では、シリコン窒化膜
５が部分的に削り取られた表面をフッ化水素水溶液でエ
ッチングすることにより、図２(Ｃ)に示されるように、
凸部３ａが凹部３ｂとほぼ同一面となるまでシリコン酸
化膜３を除去する。除去されるシリコン酸化膜３の膜厚
は、凹部３ｂを基準にした凸部３ａの突出量に等しく、
半導体層２の段差にほぼ等しい。シリコン窒化膜５はエ
ッチング速度が小さいため、第１の研磨段階で除去され
なかった凹部３ｂの側面および底面を覆っていた部分が
エッチングされずに残る。In the etching step S4, the surface of the silicon nitride film 5 which has been partially removed is etched with an aqueous solution of hydrogen fluoride, as shown in FIG.
The silicon oxide film 3 is removed until the projection 3a is substantially flush with the recess 3b. The thickness of the silicon oxide film 3 to be removed is equal to the amount of protrusion of the projection 3a based on the recess 3b,
It is almost equal to the step of the semiconductor layer 2. Since the silicon nitride film 5 has a low etching rate, a portion that covers the side surface and the bottom surface of the concave portion 3b that has not been removed in the first polishing step remains without being etched.

【００２６】第２の研磨段階Ｓ5では、エッチング段階
の後の表面を平坦性の低い条件でＣＭＰにより研磨する
ことにより、図２(Ｄ)に示されるように、凹部３ｂの底
面に堆積したシリコン窒化膜５の表面と、凸部３ａに相
当する部分でのシリコン酸化膜３の表面とがほぼ同一面
となるようシリコン窒化膜５を削り取る。すなわち、こ
の段階では、エッチングされずに残ったシリコン窒化膜
５のうち、表面から突出している立ち上がり部分を削り
取る。In the second polishing step S5, the surface after the etching step is polished by CMP under the condition of low flatness, so that the silicon deposited on the bottom of the concave portion 3b as shown in FIG. The silicon nitride film 5 is scraped off so that the surface of the nitride film 5 and the surface of the silicon oxide film 3 at a portion corresponding to the projection 3a are substantially flush. That is, at this stage, of the silicon nitride film 5 remaining without being etched, the rising portion protruding from the surface is removed.

【００２７】以上の５つの段階を経ることにより、従来
のフォトリソグラフィの手法を利用した方法によるのと
同じように絶縁膜の表面を完全に平坦化することができ
る。しかも、第１の実施形態の方法では、シリコン窒化
膜を形成して平坦性の高い条件でＣＭＰにより研磨する
ことにより、フォトレジストをマスク露光してパターン
ニングするのと同様の結果が得られ、後者と比較すると
処理時間を大幅に短縮することができる。なお、第１の
実施形態では、エッチング段階Ｓ4におけるシリコン酸
化膜３の除去膜厚が厳密に定められているため、エッチ
ングが設定通りに行われれば、最終的な平坦性は非常に
高くなる。Through the above five steps, the surface of the insulating film can be completely flattened in the same manner as in the method using the conventional photolithography technique. Moreover, in the method of the first embodiment, by forming a silicon nitride film and polishing it by CMP under conditions of high flatness, the same results as those obtained by patterning by exposing a photoresist to a mask can be obtained. As compared with the latter, the processing time can be significantly reduced. In the first embodiment, since the thickness of the removed silicon oxide film 3 in the etching step S4 is strictly determined, the final flatness becomes very high if the etching is performed as set.

【００２８】図３は、第２の実施形態の平坦化処理の手
順を示すフローチャートであり、図４は、第２の実施形
態による平坦化処理工程を段階的に示す半導体装置の断
面図である。第２の実施形態の平坦化処理は、図３に示
されるように、シリコン酸化膜堆積段階Ｓ11、シリコン
窒化膜堆積段階Ｓ12、平坦性の高い条件でシリコン窒化
膜を削り取る第１の研磨段階Ｓ13、凸部を凹部より高く
残すようシリコン酸化膜を除去するエッチング段階Ｓ1
4、そして、平坦性の低い条件でシリコン窒化膜を除去
するまで研磨する第２の研磨段階Ｓ15を含む。FIG. 3 is a flowchart showing the procedure of the planarization process according to the second embodiment, and FIG. 4 is a cross-sectional view of a semiconductor device showing the planarization process steps according to the second embodiment stepwise. . As shown in FIG. 3, the flattening process according to the second embodiment includes a silicon oxide film deposition step S11, a silicon nitride film deposition step S12, and a first polishing step S13 for shaving off a silicon nitride film under high flatness conditions. Etching step S1 for removing the silicon oxide film so that the projection remains higher than the depression.
4, and a second polishing step S15 of polishing under conditions of low flatness until the silicon nitride film is removed.

【００２９】以下、各段階について図４を参照して説明
する。シリコン酸化膜堆積段階Ｓ11、シリコン窒化膜堆
積段階Ｓ12では、図４(Ａ)に示されるように、半導体層
２が部分的に設けられたシリコン基板１上に段差より厚
くシリコン酸化膜３が形成され、その表面にシリコン窒
化膜が形成される。第１の研磨段階Ｓ13では、図４(Ｂ)
に示されるように、凸部３ａ上に形成されたシリコン窒
化膜５が削り取られる。これらの各段階Ｓ11、Ｓ12、Ｓ
13は、第１の実施形態の各段階Ｓ1、Ｓ2、Ｓ3と同一で
ある。Hereinafter, each step will be described with reference to FIG. In the silicon oxide film deposition step S11 and the silicon nitride film deposition step S12, as shown in FIG. 4A, a silicon oxide film 3 is formed on the silicon substrate 1 on which the semiconductor layer 2 is partially provided, so as to be thicker than the step. Then, a silicon nitride film is formed on the surface. In the first polishing step S13, FIG.
As shown in FIG. 5, the silicon nitride film 5 formed on the protrusion 3a is scraped off. Each of these steps S11, S12, S
Step 13 is the same as each step S1, S2, S3 of the first embodiment.

【００３０】エッチング段階Ｓ14では、シリコン窒化膜
５が部分的に削り取られた表面をフッ化水素水溶液でエ
ッチングすることにより、図４(Ｃ)に示されるように、
凸部３ａを凹部３ｂより高く残すようにシリコン酸化膜
３を除去する。除去されるシリコン酸化膜３の膜厚は、
凹部３ｂを基準にした凸部３ａの突出量、すなわち半導
体層２の段差量の７０％〜９０％である。この割合は、
第２の研磨段階Ｓ15において、シリコン窒化膜５が全て
削られた時点でシリコン酸化膜３が平坦となるように、
両膜の研磨速度を勘案して決定される。In the etching step S14, the surface of the silicon nitride film 5 which has been partially removed is etched with an aqueous solution of hydrogen fluoride, as shown in FIG.
The silicon oxide film 3 is removed so that the protrusion 3a remains higher than the recess 3b. The thickness of the silicon oxide film 3 to be removed is
The protrusion amount of the convex portion 3a based on the concave portion 3b, that is, 70% to 90% of the step amount of the semiconductor layer 2. This percentage is
In the second polishing step S15, the silicon oxide film 3 is flattened when the silicon nitride film 5 is completely removed.
It is determined in consideration of the polishing rates of both films.

【００３１】第２の研磨段階Ｓ15では、エッチング段階
の後の表面を平坦性の低い条件でＣＭＰにより研磨する
ことにより、図４(Ｄ)に示されるように、凹部３ｂの底
面に堆積したシリコン窒化膜５が除去されるまでシリコ
ン酸化膜３およびシリコン窒化膜５を削る。この段階で
は、研磨の初期にシリコン窒化膜５のうち表面から突出
している立ち上がり部分が削り取られ、その後、シリコ
ン酸化膜３、シリコン窒化膜５が同時に削られてゆく。
ただし、シリコン酸化膜３の方が研磨速度が大きいた
め、シリコン窒化膜５が僅かに削られる間にシリコン酸
化膜は大きく削られれる。エッチング段階Ｓ14における
シリコン酸化膜３のエッチング量を適宜定めることによ
り、シリコン窒化膜５が全て削り取られたときにシリコ
ン酸化膜３もほぼ同一面まで削り取られるようにするこ
とができ、その結果表面が平坦になる。In the second polishing step S15, the surface after the etching step is polished by CMP under the condition of low flatness, so that the silicon deposited on the bottom of the concave portion 3b as shown in FIG. The silicon oxide film 3 and the silicon nitride film 5 are shaved until the nitride film 5 is removed. At this stage, the rising portion of the silicon nitride film 5 protruding from the surface is removed at the beginning of the polishing, and thereafter, the silicon oxide film 3 and the silicon nitride film 5 are simultaneously removed.
However, since the silicon oxide film 3 has a higher polishing rate, the silicon oxide film is largely ground while the silicon nitride film 5 is slightly ground. By appropriately setting the amount of etching of the silicon oxide film 3 in the etching step S14, the silicon oxide film 3 can be cut off to almost the same plane when the silicon nitride film 5 is entirely cut off. Become flat.

【００３２】以上の５つの段階を経ることにより、第１
の実施形態と同様に、比較的短い処理時間で絶縁膜の表
面を完全に平坦化することができる。また、第２の実施
形態では、エッチングによる除去膜厚の設定に幅を持た
せ、第２の研磨段階でのＣＭＰによる研磨量を第１の実
施形態よりも多くしているため、エッチング段階におけ
る除去膜厚の管理がより容易である。By going through the above five steps, the first
As in the embodiment, the surface of the insulating film can be completely flattened in a relatively short processing time. Further, in the second embodiment, the setting of the thickness of the film removed by etching has a wide range, and the polishing amount by the CMP in the second polishing stage is larger than that in the first embodiment. It is easier to control the removal film thickness.

【００３３】図５は、第３の実施形態の平坦化処理の手
順を示すフローチャートであり、図６は、第３の実施形
態による平坦化処理工程を段階的に示す半導体装置の断
面図である。第３の実施形態の平坦化処理は、図５に示
されるように、ストップ膜としての第１のシリコン窒化
膜堆積段階Ｓ21、シリコン酸化膜堆積段階Ｓ22、補助絶
縁膜としての第２のシリコン窒化膜堆積段階Ｓ23、平坦
性の高い条件で第２のシリコン窒化膜を削り取る第１の
研磨段階Ｓ24、シリコン酸化膜を除去するエッチング段
階Ｓ25、そして、平坦性の低い条件で第１のシリコン窒
化膜が露出するまで研磨する第２の研磨段階Ｓ26を含
む。FIG. 5 is a flowchart showing the procedure of the planarization process according to the third embodiment, and FIG. 6 is a cross-sectional view of a semiconductor device showing the planarization process steps according to the third embodiment stepwise. . As shown in FIG. 5, the flattening process of the third embodiment includes a first silicon nitride film deposition step S21 as a stop film, a silicon oxide film deposition step S22, and a second silicon nitride film as an auxiliary insulating film. A film deposition step S23, a first polishing step S24 for shaving the second silicon nitride film under high flatness conditions, an etching step S25 for removing the silicon oxide film, and a first silicon nitride film under low flatness conditions. And a second polishing step S26 for polishing until the surface is exposed.

【００３４】以下、各段階について図６を参照して説明
する。第３の実施形態では、第１の実施形態のシリコン
酸化膜堆積段階Ｓ1の前に、シリコン基板１上に形成さ
れた段差を持つ半導体層２上にシリコン酸化膜３より研
磨速度が小さいストップ膜として第１のシリコン窒化膜
６を堆積する段階Ｓ21が含まれている。この段階Ｓ21と
シリコン酸化膜堆積段階Ｓ22、第２のシリコン窒化膜堆
積段階Ｓ23を経ることにより、図６(Ａ)に示されるよう
に、半導体層２が部分的に設けられたシリコン基板１上
に第１のシリコン窒化膜６が形成され、その上にシリコ
ン酸化膜３が形成され、さらに、シリコン酸化膜３の表
面に第２のシリコン窒化膜５が形成される。第１の研磨
段階Ｓ24では、図６(Ｂ)に示されるように、凸部３ａ上
に形成された第２のシリコン窒化膜５が削り取られる。
これらの各段階Ｓ22、Ｓ23、Ｓ24は、第１の実施形態の
各段階Ｓ1、Ｓ2、Ｓ3と同一である。Hereinafter, each step will be described with reference to FIG. In the third embodiment, a stop film having a lower polishing rate than the silicon oxide film 3 is formed on the semiconductor layer 2 having a step formed on the silicon substrate 1 before the silicon oxide film deposition step S1 of the first embodiment. Step S21 of depositing the first silicon nitride film 6 is included. Through this step S21, a silicon oxide film deposition step S22, and a second silicon nitride film deposition step S23, as shown in FIG. 6A, on the silicon substrate 1 on which the semiconductor layer 2 is partially provided. A first silicon nitride film 6 is formed, a silicon oxide film 3 is formed thereon, and a second silicon nitride film 5 is formed on the surface of the silicon oxide film 3. In the first polishing step S24, as shown in FIG. 6B, the second silicon nitride film 5 formed on the projection 3a is removed.
These steps S22, S23, S24 are the same as the steps S1, S2, S3 of the first embodiment.

【００３５】エッチング段階Ｓ25では、シリコン窒化膜
５が部分的に削り取られた表面をフッ化水素水溶液でエ
ッチングすることにより、図６(Ｃ)に示されるように、
シリコン酸化膜３を除去する。除去されるシリコン酸化
膜３の膜厚は、凹部３ｂを基準にした凸部３ａの突出
量、すなわち半導体層２の段差量の７０％〜１３０％で
ある。すなわち、凸部３ａを凹部３ｂより高く残すよう
に除去してもよいし、反対に凸部３ａに相当する部分が
凹部３ｂに相当する部分より低くなるまで除去してもよ
い。In the etching step S25, the surface from which the silicon nitride film 5 has been partially removed is etched with an aqueous solution of hydrogen fluoride, as shown in FIG.
The silicon oxide film 3 is removed. The thickness of the silicon oxide film 3 to be removed is 70% to 130% of the protrusion amount of the convex portion 3a based on the concave portion 3b, that is, the step amount of the semiconductor layer 2. That is, the protrusion 3a may be removed so as to remain higher than the recess 3b, or conversely, the portion corresponding to the protrusion 3a may be removed until it becomes lower than the portion corresponding to the recess 3b.

【００３６】第２の研磨段階Ｓ26では、エッチング段階
の後の表面を平坦性の低い条件でＣＭＰにより研磨する
ことにより、図６(Ｄ)に示されるように、第１のシリコ
ン窒化膜６が露出するまでシリコン酸化膜３および第２
のシリコン窒化膜５を削る。第２の研磨段階Ｓ26では、
研磨の初期にシリコン窒化膜５のうち表面から突出して
いる立ち上がり部分が削り取られ、その後、シリコン酸
化膜３、シリコン窒化膜５が同時に削られてゆく。ただ
し、シリコン酸化膜３の方が研磨速度が大きいため、シ
リコン窒化膜５が僅かに削られる間にシリコン酸化膜は
大きく削られれる。In the second polishing step S26, the surface after the etching step is polished by CMP under the condition of low flatness, so that the first silicon nitride film 6 is formed as shown in FIG. The silicon oxide film 3 and the second
Of the silicon nitride film 5 is removed. In the second polishing step S26,
In the initial stage of the polishing, the rising portion of the silicon nitride film 5 protruding from the surface is removed, and thereafter, the silicon oxide film 3 and the silicon nitride film 5 are simultaneously removed. However, since the silicon oxide film 3 has a higher polishing rate, the silicon oxide film is largely ground while the silicon nitride film 5 is slightly ground.

【００３７】したがって、エッチング段階での除去膜厚
が段差量の７０〜９０％程度で図６(Ｃ)のように凸部３
ａが高くなるよう残されている場合には、第２のシリコ
ン窒化膜５が全て削り取られた段階でシリコン酸化膜３
の表面はほぼ平坦になる。一方、エッチング段階での除
去膜厚が段差量の１００〜１３０％程度で凸部３ａに相
当する部分が凹部３ｂに相当する部分より低くなってい
るか、あるいは両部分がほぼ同じ高さである場合には、
第２のシリコン窒化膜５が全て削り取られた段階で凸部
３ａに相当する部分が凹部３ｂに相当する部分より低く
なる。Therefore, when the thickness of the film removed at the etching stage is about 70 to 90% of the step difference, as shown in FIG.
When the second silicon nitride film 5 is completely removed, the silicon oxide film 3 is removed.
Becomes almost flat. On the other hand, when the film thickness removed in the etching step is about 100 to 130% of the step difference, the portion corresponding to the convex portion 3a is lower than the portion corresponding to the concave portion 3b, or both portions have substantially the same height. In
When the second silicon nitride film 5 is completely removed, the portion corresponding to the convex portion 3a becomes lower than the portion corresponding to the concave portion 3b.

【００３８】いずれの場合にも、より研磨が進むと、半
導体層２が設けられた部分で第１のシリコン窒化膜６が
露出し、この膜がストップ膜となって研磨速度が再び低
下し、凹部３ｂに相当する部分、すなわち半導体層２が
形成されていない部分の研磨速度が相対的に向上する。
したがって、第１のシリコン窒化膜６が露出した時点で
凹部３ｂに相当する部分が第１のシリコン窒化膜６より
も高く残っていたとしても、その高低差は研磨速度の違
いにより吸収され、凹部３ｂに相当する部分のシリコン
酸化膜３を第１のシリコン窒化膜６の表面と同一面とな
るよう研磨することができる。In any case, when the polishing proceeds further, the first silicon nitride film 6 is exposed at the portion where the semiconductor layer 2 is provided, and this film becomes a stop film, and the polishing rate is reduced again. The polishing rate of the portion corresponding to the concave portion 3b, that is, the portion where the semiconductor layer 2 is not formed is relatively improved.
Therefore, even if the portion corresponding to the concave portion 3b remains higher than the first silicon nitride film 6 when the first silicon nitride film 6 is exposed, the difference in height is absorbed by the difference in polishing rate, and the concave portion 3b is removed. The portion of silicon oxide film 3 corresponding to 3b can be polished so as to be flush with the surface of first silicon nitride film 6.

【００３９】以上の６つの段階を経ることにより、第１
の実施形態と同様に、比較的短い処理時間で絶縁膜の表
面を完全に平坦化することができる。また、第３の実施
形態では、エッチングによる除去膜厚の設定幅が第２の
実施形態より広いため、エッチング段階における管理が
より容易である。さらに、第１のシリコン窒化膜がスト
ップ膜として作用してシリコン酸化膜との間の高低差を
研磨速度の違いにより吸収するため、設定に幅を持たせ
たにもかかわらず、最終的な平坦性は第２の実施形態よ
りも良好になる。By going through the above six steps, the first
As in the embodiment, the surface of the insulating film can be completely flattened in a relatively short processing time. In the third embodiment, since the set width of the film thickness removed by etching is wider than in the second embodiment, the management in the etching stage is easier. Further, since the first silicon nitride film acts as a stop film and absorbs a height difference between the first silicon nitride film and the silicon oxide film due to a difference in polishing rate, the final flatness is obtained despite the wide setting. The performance is better than in the second embodiment.

【００４０】図７は、第４の実施形態の平坦化処理の手
順を示すフローチャートであり、図８は、第４の実施形
態による平坦化処理工程を段階的に示す半導体装置の断
面図である。第４の実施形態の平坦化処理は、図７に示
されるように、ストップ膜としての第１のシリコン窒化
膜堆積段階Ｓ31、段差に等しい膜厚でシリコン酸化膜を
堆積するシリコン酸化膜堆積段階Ｓ32、補助絶縁膜とし
ての第２のシリコン窒化膜堆積段階Ｓ33、平坦性の高い
条件で第２のシリコン窒化膜を削り取る第１の研磨段階
Ｓ34、第１のシリコン窒化膜が露出するまでシリコン酸
化膜を除去するエッチング段階Ｓ35、そして、平坦性の
低い条件で第２のシリコン窒化膜を削り取る第２の研磨
段階Ｓ36を含む。FIG. 7 is a flowchart showing the procedure of the flattening process according to the fourth embodiment, and FIG. 8 is a sectional view of a semiconductor device showing the flattening process according to the fourth embodiment step by step. . As shown in FIG. 7, the planarization process of the fourth embodiment includes a first silicon nitride film deposition step S31 as a stop film, and a silicon oxide film deposition step of depositing a silicon oxide film with a film thickness equal to the step. S32, a step of depositing a second silicon nitride film as an auxiliary insulating film S33, a first polishing step of scraping the second silicon nitride film under conditions of high flatness S34, silicon oxidation until the first silicon nitride film is exposed. An etching step S35 for removing the film and a second polishing step S36 for shaving the second silicon nitride film under low flatness conditions are included.

【００４１】以下、各段階について図８を参照して説明
する。第１のシリコン窒化膜６を堆積する段階Ｓ31は第
３の実施形態の段階Ｓ21と同一である。シリコン酸化膜
堆積段階Ｓ32では、半導体層２の段差に等しい膜厚でシ
リコン酸化膜３を堆積する。これらの段階Ｓ31，Ｓ32と
第２のシリコン窒化膜堆積段階Ｓ33とを経ることによ
り、図８(Ａ)に示されるように、半導体層２が部分的に
設けられたシリコン基板１上に第１のシリコン窒化膜６
が形成され、その上にシリコン酸化膜３が形成され、さ
らに、シリコン酸化膜３の表面に第２のシリコン窒化膜
５が形成される。このとき、凹部３ｂの底面に堆積した
第２のシリコン窒化膜５の表面は、半導体層２上に堆積
した第１のシリコン窒化膜６の表面と同じ高さになる。Hereinafter, each step will be described with reference to FIG. The step S31 of depositing the first silicon nitride film 6 is the same as the step S21 of the third embodiment. In the silicon oxide film deposition step S32, the silicon oxide film 3 is deposited with a thickness equal to the step of the semiconductor layer 2. Through these steps S31 and S32 and the second silicon nitride film deposition step S33, as shown in FIG. 8A, the first silicon nitride film is deposited on the silicon substrate 1 on which the semiconductor layer 2 is partially provided. Silicon nitride film 6
Is formed thereon, a silicon oxide film 3 is formed thereon, and a second silicon nitride film 5 is formed on the surface of the silicon oxide film 3. At this time, the surface of the second silicon nitride film 5 deposited on the bottom surface of the concave portion 3b has the same height as the surface of the first silicon nitride film 6 deposited on the semiconductor layer 2.

【００４２】第１の研磨段階Ｓ34では、図８(Ｂ)に示さ
れるように、凸部３ａ上に形成された第２のシリコン窒
化膜５が削り取られる。エッチング段階Ｓ35では、シリ
コン窒化膜５が部分的に削り取られた表面をフッ化水素
水溶液でエッチングすることにより、図８(Ｃ)に示され
るように、第１のシリコン窒化膜６が露出するまでシリ
コン酸化膜３を除去する。第２の研磨段階Ｓ36では、エ
ッチング段階の後の表面を平坦性の低い条件でＣＭＰに
より研磨することにより、図８(Ｄ)に示されるように、
第２のシリコン窒化膜５のうち表面から突出している立
ち上がり部分が削り取られ、表面は平坦になる。In the first polishing step S34, as shown in FIG. 8B, the second silicon nitride film 5 formed on the projection 3a is scraped. In the etching step S35, the surface where the silicon nitride film 5 is partially removed is etched with an aqueous solution of hydrogen fluoride until the first silicon nitride film 6 is exposed as shown in FIG. The silicon oxide film 3 is removed. In the second polishing step S36, the surface after the etching step is polished by CMP under conditions of low flatness, as shown in FIG.
The rising portion of the second silicon nitride film 5 protruding from the surface is scraped off, and the surface becomes flat.

【００４３】以上の６つの段階を経ることにより、第１
の実施形態と同様に、比較的短い処理時間で絶縁膜の表
面を完全に平坦化することができる。また、第４の実施
形態では、第１のシリコン窒化膜６に加えて、第２のシ
リコン窒化膜５の一部もストップ膜として作用するた
め、これらの面を基準面として第２の研磨段階での表面
の仕上がり精度を第３の実施形態よりも高めることがで
きる。さらに、エッチング段階で半導体層２上のシリコ
ン窒化膜６上にシリコン酸化膜３の一部が残った場合に
も、第２の研磨段階Ｓ36において研磨する際にシリコン
窒化膜５，６をストップ膜としてシリコン酸化膜３を容
易に除去して平坦化することができる。したがって、エ
ッチング段階での除去膜厚はさほど厳密に管理されなく
とも足りる。By going through the above six stages, the first
As in the embodiment, the surface of the insulating film can be completely flattened in a relatively short processing time. Further, in the fourth embodiment, in addition to the first silicon nitride film 6, a part of the second silicon nitride film 5 also functions as a stop film. The finishing accuracy of the surface can be made higher than in the third embodiment. Further, even when a part of the silicon oxide film 3 remains on the silicon nitride film 6 on the semiconductor layer 2 in the etching step, the silicon nitride films 5 and 6 are stopped during the polishing in the second polishing step S36. As a result, the silicon oxide film 3 can be easily removed and flattened. Therefore, it is not necessary that the thickness of the film removed in the etching step be controlled strictly.

【００４４】なお、上述した各実施形態では、エッチン
グ段階でフッ化水素水溶液を用いたウェットエッチング
の手法を用いているが、これを反応性イオンエッチング
(ＲＩＥ)に置き換えることにより、エッチング時の除去
膜厚をより正確に管理することができるようになる。In each of the above-described embodiments, the wet etching method using an aqueous solution of hydrogen fluoride is used in the etching step.
By replacing with (RIE), it becomes possible to more accurately manage the thickness of the film removed at the time of etching.

【００４５】[0045]

【発明の効果】以上説明したように、この発明にかかる
半導体装置の平坦化方法によれば、シリコン窒化膜を形
成して平坦性の高い条件で研磨することにより、フォト
レジストをマスク露光してパターンニングするのと同様
の結果が得られ、従来のフォトリソグラフィの手法を利
用した方法によるより短い処理時間で、同じように絶縁
膜の表面を完全に平坦化することができる。As described above, according to the method for planarizing a semiconductor device according to the present invention, a photoresist is exposed to a mask by forming a silicon nitride film and polishing it under high flatness conditions. A result similar to that of patterning is obtained, and the surface of the insulating film can be completely flattened in a shorter processing time by a method using a conventional photolithography technique.

【００４６】また、エッチング段階において凸部が凹部
とほぼ同一面となるまで主絶縁膜を除去する場合には、
第２の研磨段階においては補助絶縁膜の立ち上がり部分
のみを除去すれば足りるため、最終的な平坦性を非常に
高くすることができる。一方、エッチング段階において
凸部を凹部より高く残すよう主絶縁膜を除去した場合に
は、エッチングによる除去膜厚の設定に幅を持たせるこ
とができるため、エッチング時の膜厚管理が容易とな
る。In the case where the main insulating film is removed in the etching step until the convex portion is substantially flush with the concave portion,
In the second polishing stage, it is sufficient to remove only the rising portion of the auxiliary insulating film, so that the final flatness can be very high. On the other hand, in the case where the main insulating film is removed so that the convex portion remains higher than the concave portion in the etching stage, the thickness of the film removed by the etching can have a wide range, so that the film thickness management at the time of etching becomes easy. .

【００４７】さらに、主絶縁膜堆積段階の前にストップ
膜堆積段階を含ませた場合には、第２の研磨段階におい
て半導体層上に堆積されたストップ膜を基準面として表
面を容易に、かつ、正確に平坦化することができる。ス
トップ膜を形成する場合、エッチング段階においてスト
ップ膜上に主絶縁膜を残すように主絶縁膜を除去した場
合には、エッチングによる除去膜厚の設定幅を広げるこ
とができ、エッチング段階における管理が容易である。
また、ストップ膜とシリコン酸化膜との間に高低差があ
る場合にも、これを研磨速度の違いにより吸収すること
ができるため、設定に幅を持たせたにもかかわらず、最
終的な平坦性を良好にすることができる。主絶縁膜を段
差に等しい厚さとして、エッチング段階においてストッ
プ膜が露出するまで主絶縁膜を除去した場合には、スト
ップ膜に加えて、補助絶縁膜の一部もストップ膜として
作用するため、これらの面を基準面として第２の研磨段
階での表面の仕上がり精度を高めることができる。Further, when a stop film deposition step is included before the main insulating film deposition step, the surface can be easily formed using the stop film deposited on the semiconductor layer in the second polishing step as a reference plane, and , Can be accurately planarized. When the stop film is formed, when the main insulating film is removed so as to leave the main insulating film on the stop film in the etching step, the set width of the film thickness removed by etching can be widened, and management in the etching step can be performed. Easy.
In addition, even if there is a height difference between the stop film and the silicon oxide film, this can be absorbed by the difference in polishing rate, so that the final flatness is obtained despite the setting range. Properties can be improved. When the main insulating film has a thickness equal to the step, and the main insulating film is removed until the stop film is exposed in the etching step, in addition to the stop film, part of the auxiliary insulating film also acts as a stop film. Using these surfaces as reference surfaces, the finishing accuracy of the surface in the second polishing stage can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 第１の実施形態の平坦化処理の手順を示すフ
ローチャート。FIG. 1 is an exemplary flowchart showing the procedure of a flattening process according to a first embodiment;

【図２】 第１の実施形態による平坦化処理工程を段階
的に示す半導体装置の断面図。FIG. 2 is a cross-sectional view of the semiconductor device, showing stepwise a planarization process according to the first embodiment;

【図３】 第２の実施形態の平坦化処理の手順を示すフ
ローチャート。FIG. 3 is a flowchart illustrating a procedure of a flattening process according to the second embodiment;

【図４】 第２の実施形態による平坦化処理工程を段階
的に示す半導体装置の断面図。FIG. 4 is a cross-sectional view of a semiconductor device showing stepwise a planarization process according to a second embodiment;

【図５】 第３の実施形態の平坦化処理の手順を示すフ
ローチャート。FIG. 5 is a flowchart illustrating a procedure of a flattening process according to the third embodiment;

【図６】 第３の実施形態による平坦化処理工程を段階
的に示す半導体装置の断面図。FIG. 6 is a cross-sectional view of a semiconductor device showing stepwise a planarization process according to a third embodiment;

【図７】 第４の実施形態の平坦化処理の手順を示すフ
ローチャート。FIG. 7 is a flowchart illustrating a procedure of a flattening process according to a fourth embodiment;

【図８】 第４の実施形態による平坦化処理工程を段階
的に示す半導体装置の断面図。FIG. 8 is a cross-sectional view of a semiconductor device showing stepwise a planarization process according to a fourth embodiment;

【図９】 ＣＭＰのみを用いた従来の平坦化処理工程を
段階的に示す半導体装置の断面図。FIG. 9 is a cross-sectional view of a semiconductor device showing stepwise a conventional planarization process using only CMP.

【図１０】 フォトリソグラフィの手法を併用した従来
の平坦化処理工程を段階的に示す半導体装置の断面図。FIG. 10 is a cross-sectional view of a semiconductor device showing stepwise a conventional planarization process using a photolithography technique.

【符号の説明】[Explanation of symbols]

１ シリコン基板 ２ 半導体層 ３ シリコン酸化膜 ５ シリコン窒化膜(補助絶縁膜) ６ シリコン窒化膜(ストップ膜) Reference Signs List 1 silicon substrate 2 semiconductor layer 3 silicon oxide film 5 silicon nitride film (auxiliary insulating film) 6 silicon nitride film (stop film)

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 基板上に形成された段差を持つ半導体層
上に主絶縁膜を堆積する主絶縁膜堆積段階と、 前記段差に応じて凸部、凹部が形成された前記主絶縁膜
の表面に、該主絶縁膜よりエッチング速度および研磨速
度が小さい補助絶縁膜を堆積する補助絶縁膜堆積段階
と、 前記補助絶縁膜が形成された表面を平坦性の高い条件で
研磨することにより、前記凸部上に形成された前記補助
絶縁膜を削り取る第１の研磨段階と、 前記補助絶縁膜が部分的に削り取られた表面をエッチン
グすることにより、前記凸部に相当する部分で前記主絶
縁膜を削るエッチング段階と、 前記エッチング段階の後の表面を研磨することにより、
エッチングされずに突出して残った前記補助絶縁膜を少
なくとも削り取ると共に、必要に応じて前記主絶縁膜を
削ることにより表面を平坦化する第２の研磨段階とを含
むことを特徴とする半導体装置の平坦化方法。1. A main insulating film depositing step of depositing a main insulating film on a semiconductor layer having a step formed on a substrate, and a surface of the main insulating film having a convex portion and a concave portion formed according to the step. An auxiliary insulating film depositing step of depositing an auxiliary insulating film having an etching rate and a polishing rate smaller than that of the main insulating film; and polishing the surface on which the auxiliary insulating film is formed under a condition of high flatness, thereby forming the convex. A first polishing step of shaving the auxiliary insulating film formed on the portion, and etching the surface of the auxiliary insulating film partially shaved, thereby forming the main insulating film at a portion corresponding to the protrusion. By etching the surface after the etching step, and after the etching step,
A second polishing step of flattening the surface by at least shaving off the auxiliary insulating film which remains without being etched and projecting the main insulating film if necessary. Flattening method. 【請求項２】 前記補助絶縁膜堆積段階では、前記エッ
チング段階で除去されない最小の膜厚で前記補助絶縁膜
を堆積することを特徴とする請求項１に記載の半導体装
置の平坦化方法。2. The method according to claim 1, wherein in the step of depositing the auxiliary insulating film, the auxiliary insulating film is deposited with a minimum thickness that is not removed in the etching step. 【請求項３】 前記エッチング段階では、前記凸部が前
記凹部とほぼ同一面となるまで前記主絶縁膜を除去し、
前記第２の研磨段階では、前記凹部の底面に堆積した前
記補助絶縁膜の表面と、前記凸部に相当する部分での前
記主絶縁膜の表面とがほぼ同一面となるよう前記補助絶
縁膜を除去することを特徴とする請求項１または２のい
ずれかに記載の半導体装置の平坦化方法。3. In the etching step, the main insulating film is removed until the convex portion is substantially flush with the concave portion.
In the second polishing step, the auxiliary insulating film is deposited such that the surface of the auxiliary insulating film deposited on the bottom surface of the concave portion and the surface of the main insulating film at a portion corresponding to the convex portion are substantially flush with each other. 3. The method for planarizing a semiconductor device according to claim 1, further comprising: 【請求項４】 前記エッチング段階では、前記凸部を前
記凹部より高く残すよう前記主絶縁膜を除去し、前記第
２の研磨段階では、前記凹部の底面に堆積した前記補助
絶縁膜が除去されるまで前記主絶縁膜および前記補助絶
縁膜を削ることを特徴とする請求項１または２のいずれ
かに記載の半導体装置の平坦化方法。4. In the etching step, the main insulating film is removed so as to leave the convex portion higher than the concave portion. In the second polishing step, the auxiliary insulating film deposited on the bottom surface of the concave portion is removed. 3. The method according to claim 1, wherein the main insulating film and the auxiliary insulating film are shaved until the thickness of the semiconductor device is reduced. 【請求項５】 前記主絶縁膜はシリコン酸化膜、前記補
助絶縁膜はシリコン窒化膜であることを特徴とする請求
項１〜４のいずれかに記載の半導体装置の平坦化方法。5. The method according to claim 1, wherein the main insulating film is a silicon oxide film, and the auxiliary insulating film is a silicon nitride film. 【請求項６】 前記主絶縁膜堆積段階の前に、基板上に
形成された段差を持つ半導体層上に前記主絶縁膜より研
磨速度が小さいストップ膜を堆積するストップ膜堆積段
階をさらに含み、 前記主絶縁膜堆積段階では、前記ストップ膜上に前記主
絶縁膜が堆積され、 前記第２の研磨段階では、前記半導体層上に堆積された
前記ストップ膜の表面と前記主絶縁膜の表面とがほぼ同
一面になるよう平坦化されることを特徴とする請求項１
または２のいずれかに記載の半導体装置の平坦化方法。6. The method according to claim 6, further comprising, before the main insulating film depositing step, further comprising: depositing a stop film having a lower polishing rate than the main insulating film on the semiconductor layer having a step formed on the substrate; In the main insulating film deposition step, the main insulating film is deposited on the stop film, and in the second polishing step, the surface of the stop film and the surface of the main insulating film deposited on the semiconductor layer 2. The semiconductor device according to claim 1, wherein the surfaces are flattened so as to be substantially the same.
3. The method for planarizing a semiconductor device according to any one of 2. 【請求項７】 前記エッチング段階では、前記ストップ
膜の上に前記主絶縁膜が残るよう前記主絶縁膜を除去
し、前記第２の研磨段階では、前記ストップ膜が露出す
るまで前記主絶縁膜および前記補助絶縁膜を削ることを
特徴とする請求項６に記載の半導体装置の平坦化方法。7. In the etching step, the main insulating film is removed so that the main insulating film remains on the stop film. In the second polishing step, the main insulating film is removed until the stop film is exposed. 7. The method according to claim 6, wherein the auxiliary insulating film is removed. 【請求項８】 前記主絶縁膜堆積段階では、前記段差に
等しい厚さで前記主絶縁膜が堆積され、前記エッチング
段階では、前記ストップ膜が露出するまで前記主絶縁膜
を除去し、前記第２の研磨段階では、前記ストップ膜よ
り突出した前記補助絶縁膜を削ることを特徴とする請求
項６に記載の半導体装置の平坦化方法。8. The step of depositing the main insulating film, the step of depositing the main insulating film having a thickness equal to the step, and the step of etching, removing the main insulating film until the stop film is exposed, 7. The method according to claim 6, wherein in the polishing step, the auxiliary insulating film protruding from the stop film is removed. 【請求項９】 前記主絶縁膜はシリコン酸化膜、前記補
助絶縁膜および前記ストップ膜はシリコン窒化膜である
ことを特徴とする請求項６〜８のいずれかに記載の半導
体装置の平坦化方法。9. The method according to claim 6, wherein the main insulating film is a silicon oxide film, and the auxiliary insulating film and the stop film are silicon nitride films. . 【請求項１０】 前記エッチング段階では、フッ化水素
水溶液により処理されることを特徴とする請求項５また
は９のいずれかに記載の半導体装置の平坦化方法。10. The method for planarizing a semiconductor device according to claim 5, wherein the etching is performed with an aqueous solution of hydrogen fluoride. 【請求項１１】 前記エッチング段階では、反応性イオ
ンエッチングにより処理されることを特徴とする請求項
５または９のいずれかに記載の半導体装置の平坦化方
法。11. The method according to claim 5, wherein the etching is performed by reactive ion etching.