JPH11184799A - Method for transferring memory data and device therefor - Google Patents
Method for transferring memory data and device thereforInfo
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- JPH11184799A JPH11184799A JP35100197A JP35100197A JPH11184799A JP H11184799 A JPH11184799 A JP H11184799A JP 35100197 A JP35100197 A JP 35100197A JP 35100197 A JP35100197 A JP 35100197A JP H11184799 A JPH11184799 A JP H11184799A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、処理装置と、記憶
装置と、ＤＭＡ装置が、バスを介して接続されて成る計
算機システムに用いて好適な、メモリデータ転送方法な
らびに装置に関する。The present invention relates to a memory data transfer method and apparatus suitable for use in a computer system in which a processing device, a storage device, and a DMA device are connected via a bus.
【０００２】[0002]
【従来の技術】半導体技術の進歩に伴い処理装置となる
マイクロプロセッサの高速化が進み、現状、記憶装置の
アクセス速度が追随していけない状況にある。このため
トータル的なシステム性能が期待する程延びない。2. Description of the Related Art With the advance of semiconductor technology, the speed of microprocessors as processing devices has been increasing, and at present, the access speed of storage devices cannot keep up. For this reason, the total system performance is not extended as expected.
【０００３】このことを解決するために、比較的小容量
の高速記憶装置と大容量の低速記憶装置を組み合わせた
階層記憶構造が用いられる。高速記憶装置として高価な
キャッシュメモリが使用され、主記憶装置に格納された
データの一部写しが格納される。しかしながら、プロセ
ッサがあるデータを使おうとしたとき、そのデータがキ
ャッシュメモリに格納（キャッシュヒット）されていれ
ばキャッシュメモリからそのデータが得られるが、なか
った場合（キャッシュミス）、下位の大容量メモリに対
するアクセスが発生するため、さほど大きな効果は得ら
れない。In order to solve this problem, a hierarchical storage structure in which a relatively small-capacity high-speed storage device and a large-capacity low-speed storage device are combined is used. An expensive cache memory is used as a high-speed storage device, and a partial copy of data stored in a main storage device is stored. However, when the processor tries to use certain data, if the data is stored in the cache memory (cache hit), the data can be obtained from the cache memory. Access is generated, so that a great effect cannot be obtained.
【０００４】これに対し、あらかじめ使用することがわ
かっているデータは、プリフェッチ命令と呼ばれる命令
を明示的に使用し、対象データを予めキャッシュメモリ
に格納しておくことにより、下位の記憶装置に対するア
クセス時間を隠すことができる。しかしながら、プログ
ラミングが複雑になる他に、プリフェッチ命令を実行す
ることによる処理速度の低下という欠点を持つ。更に、
入出力装置からのデータを直接キャッシュメモリに書き
込むことができない。On the other hand, for data that is known to be used in advance, an instruction called a prefetch instruction is explicitly used, and target data is stored in a cache memory in advance, so that access to a lower-level storage device is performed. You can hide time. However, in addition to the complicated programming, there is a disadvantage that the processing speed is reduced by executing the prefetch instruction. Furthermore,
Data from the input / output device cannot be written directly to the cache memory.
【０００５】一方、キャッシュメモリとは別に、比較的
容量の小さい高速記憶装置を持ち、あらかじめＤＭＡ
（Direct Memory Access）等を用いて処理対象データ
をこの高速記憶装置に転送しておき、プロセッサがその
データの処理を行なう方式がある。しかしながら、ＤＭ
Ａ転送期間中、プロセッサはアイドル状態となって、Ｄ
ＭＡ転送終了を待った後でなければ処理を開始できなか
った。On the other hand, apart from a cache memory, a high-speed storage device having a relatively small capacity is provided, and a DMA
(Direct Memory Access) or the like, there is a method in which data to be processed is transferred to the high-speed storage device, and the processor processes the data. However, DM
During the A transfer period, the processor is idle and D
The processing could not be started until after the end of the MA transfer.
【０００６】図２に上述した計算機システムの構成を示
す。まず、プロセッサ５１は、ＤＭＡ転送を開始する前
にその開始アドレスをレジスタ５６に、終了アドレスを
レジスタ５７にセットする。尚、終了アドレスは必須で
なく、要はＤＭＡ転送長がわかればよい。FIG. 2 shows the configuration of the above-described computer system. First, the processor 51 sets the start address in the register 56 and the end address in the register 57 before starting the DMA transfer. Note that the end address is not essential, and it is only necessary to know the DMA transfer length.
【０００７】ＤＭＡ読み出しを行なう場合、ＤＭＡ転送
中であることを示すフラグレジスタ５９の値が“１”に
なっている。ＤＭＡアドレスカウンタ５８の値がアドレ
スバス５４に出力され、プロセッサ５１のメモリ読み出
しと同様メモリ回路５２からデータが読み出され、デー
タバス５５に出力される。ＤＭＡ制御回路５３はこのデ
ータを取り込み、図示せぬ入出力装置（Ｉ／Ｏ）に出力
する。When performing a DMA read, the value of the flag register 59 indicating that the DMA transfer is being performed is "1". The value of the DMA address counter 58 is output to the address bus 54, and data is read from the memory circuit 52 in the same manner as the memory reading of the processor 51, and is output to the data bus 55. The DMA control circuit 53 takes in the data and outputs it to an input / output device (I / O) not shown.
【０００８】次に、ＤＭＡアドレスカウンタ５８の値が
データサイズ分、例えば、１バイト毎転送を行なう場合
は１、４バイト毎転送を行なう場合は４だけ加算され
る。以降、これらの処理を繰り返し、ＤＭＡアドレスカ
ウンタ５８の内容がＤＭＡ終了アドレスレジスタ５７の
値よりも大きくなったことをアドレス比較器６０にて判
別し、フラグレジスタ５９の値を“０”設定し、ＤＭＡ
転送を終了する。Next, the value of the DMA address counter 58 is incremented by the data size. For example, when the transfer is performed on a byte-by-byte basis, the value is incremented by 1, and when the transfer is performed on a 4-byte basis, the value is incremented by 4. Thereafter, these processes are repeated, the address comparator 60 determines that the content of the DMA address counter 58 has become larger than the value of the DMA end address register 57, and sets the value of the flag register 59 to "0". DMA
End the transfer.
【０００９】同様に、ＤＭＡ書き込みを行なう場合は、
図示せぬ入出力装置からデータを受け取る毎にＤＭＡア
ドレスカウンタ５８の値をアドレスバス５４に出力し、
タバス５５にデータを出力することによりメモリ回路に
そのデータを書き込む。以下、ＤＭＡ読み出しと同様に
ＤＭＡアドレスカウンタ５８の値がＤＭＡ終了レジスタ
５７の値より大きくなるまで処理を繰り返す。Similarly, when performing DMA writing,
Each time data is received from an input / output device (not shown), the value of the DMA address counter 58 is output to the address bus 54,
By outputting the data to the tabus 55, the data is written to the memory circuit. Hereinafter, the processing is repeated until the value of the DMA address counter 58 becomes larger than the value of the DMA end register 57 as in the case of the DMA read.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、高速
記憶装置とＤＭＡ装置とを組み合わせた場合、ＤＭＡ転
送がすべて終了した後でなければプロセッサによる高速
記憶装置のアクセスを行なうことができず、このことが
高速処理を実現するうえでの回避できない問題となって
いた。As described above, when a high-speed storage device is combined with a DMA device, the processor cannot access the high-speed storage device unless all DMA transfers have been completed. This has been an unavoidable problem in realizing high-speed processing.
【００１１】本発明は上記事情に鑑みてなされたもので
あり、プロセッサがＤＭＡ転送の終了を待つことなく高
速メモリにＤＭＡ転送されたデータを用いてデータ処理
を行なうことのできる、メモリデータ転送方法ならびに
装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and provides a memory data transfer method in which a processor can perform data processing using data DMA-transferred to a high-speed memory without waiting for the end of DMA transfer. As well as an apparatus.
【００１２】[0012]
【課題を解決するための手段】本発明のメモリデータ転
送方法は、処理装置と、記憶装置と、ダイレクト・メモ
リ・アクセス（ＤＭＡ）装置がバスを介して接続されて
成る計算機システムにおいて、上記処理装置が記憶装置
をアクセスしたときに、そのアドレスがＤＭＡ転送の対
象範囲内にあって、かつ、未だそのアドレスに対するＤ
ＭＡ転送が終了していないときに、処理装置による記憶
装置のアクセスを中断することを特徴とする。A memory data transfer method according to the present invention is directed to a computer system comprising a processing unit, a storage unit, and a direct memory access (DMA) unit connected via a bus. When the device accesses the storage device, the address is within the range of the DMA transfer, and the D for the address is still in use.
When the MA transfer is not completed, access to the storage device by the processing device is interrupted.
【００１３】本発明のメモリデータ転送装置は、同計算
機システムにおいて、ＤＭＡ転送中、処理装置から記憶
装置アクセスがあったときに、そのアクセスアドレスと
ＤＭＡアドレスカウンタの値を比較する第１の比較回路
と、上記アクセスアドレスとＤＭＡ転送長を比較する第
２の比較回路と、上記第、１第２の比較回路出力がある
条件を満たした場合にメモリアクセス中断信号を生成
し、そのメモリアクセスをキャンセルするゲート回路と
を具備することを特徴とする。The memory data transfer device according to the present invention, in the computer system, when a storage device is accessed from a processing device during a DMA transfer, a first comparison circuit for comparing the access address with a value of a DMA address counter. A second comparison circuit for comparing the access address with the DMA transfer length, and a memory access interruption signal is generated when the first and second comparison circuit outputs satisfy a certain condition, and the memory access is canceled. And a gate circuit that performs the operation.
【００１４】このことにより、処理装置が全てのＤＭＡ
転送の終了を待つことなく、記憶装置にＤＭＡ転送され
たデータを用いてデータ処理を行なうことができる。[0014] This allows the processing device to execute all DMAs.
Data processing can be performed using the data DMA-transferred to the storage device without waiting for the end of the transfer.
【００１５】[0015]
【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック図である。図において、符号１はプロセッサ（Ｃ
ＰＵ）、符号２は主記憶装置（ＭＭＵ）、３はＤＭＡ制
御回路であり、アドレス、データ、コントロールのため
のラインが複数本（それぞれ、４１，４２，４３）で構
成されるバス４を介して共通接続される。FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, reference numeral 1 denotes a processor (C
PU), reference numeral 2 denotes a main storage unit (MMU), and reference numeral 3 denotes a DMA control circuit, via a bus 4 comprising a plurality of lines (41, 42, 43, respectively) for address, data and control. Connected in common.
【００１６】ＤＭＡ制御回路３は、４個のレジスタ３
１，３２，３３，３４と、３個のアドレス比較器（ＣＯ
ＭＰ）３５，３６，３７と、１個のアンドゲート３８で
構成される。アドレスレジスタ３１にはＤＭＡ転送開始
アドレスが、アドレスレジスタ３２にはＤＭＡ転送終了
アドレスが、アトレスレジスタ３３にはカレントのＤＭ
Ａ転送アドレスが、レジスタ３４にはＤＭＡ転送中か否
かのフラグデータが、それぞれプロセッサ１により設定
される。The DMA control circuit 3 has four registers 3
1, 32, 33, 34 and three address comparators (CO
MP) 35, 36, 37 and one AND gate 38. The address register 31 contains the DMA transfer start address, the address register 32 contains the DMA transfer end address, and the address register 33 contains the current DM transfer address.
The processor 1 sets an A transfer address and flag data indicating whether or not a DMA transfer is being performed in the register 34.
【００１７】アドレス比較器３５は、アドレスレジスタ
３２出力ならびにアドレスバス４１を介して得られるア
ドレスを入力として得、ここで比較された結果はアンド
ゲート３８の一入力として供給される。アドレス比較器
３６は、アドレスレジスタ３３出力ならびにアドレスバ
ス４１を介して得られるアドレスを入力として得、ここ
で比較された結果は、アンドゲート３８の一入力として
供給される。アドレス比較器３７は、アドレスレジスタ
３２，アドレスカウンタ３３出力を入力として得、ここ
で比較した結果をフラグレジスタ３４に供給する。フラ
グレジスタ３４出力は、アンドゲート３８に対する一入
力として供給される。The address comparator 35 receives as inputs the output of the address register 32 and the address obtained via the address bus 41, and the result of comparison is supplied as one input of an AND gate 38. The address comparator 36 receives, as inputs, the output of the address register 33 and the address obtained via the address bus 41, and the result of the comparison is supplied as one input of an AND gate 38. The address comparator 37 receives the outputs of the address register 32 and the address counter 33 as inputs and supplies the result of the comparison to the flag register 34. The output of flag register 34 is provided as one input to AND gate 38.
【００１８】アンドゲート３８は上述したアドレス比較
器３５，３６，３７出力、レジスタ３４出力、ならび
に、バス４を構成するコントロールラインの一部である
リード／ライト線４３を介して得られる信号の論理積条
件をとって、その結果をメモリアクセス中断信号とし
て、ライン３９を介しプロセッッサ１ならびに主記憶装
置２に供給する。The AND gate 38 outputs the output of the address comparators 35, 36, and 37, the output of the register 34, and the logic of a signal obtained via a read / write line 43 which is a part of a control line constituting the bus 4. The product condition is taken, and the result is supplied to the processor 1 and the main memory 2 via the line 39 as a memory access interruption signal.
【００１９】以下、動作について説明する。ＤＭＡ転送
の動作は従来と何ら変わることはない。ＤＭＡ転送中、
即ち、ＤＭＡ転送中レジスタ３４の値が“１”のとき、
プロセッサ１から主記憶のアクセス要求があった場合、
そのアドレスバス４１に出力されるメモリアクセスアド
レスをＤＭＡアドレスカウンタ３３の値とアドレス比較
器３６を用いて比較し、等しいかもしくは大きいとき、
かつ、そのメモリアクセスアドレスをＤＭＡ終了アドレ
スレジスタ３２の値とアドレス比較器３５を用いて比較
し、メモリアクセスアドレスが等しいか小さいときに、
アンドゲート３８にその出力“１”を供給する。アンド
ゲート３８、ライン３９を介してこの信号を検出したプ
ロセッサ１ならびに主記憶装置２は、そのメモリアクセ
スをキャンセルする。ＤＭＡ制御回路３は、引き続きＤ
ＭＡ転送を継続する。この間、プロセッサ１は、繰り返
しメモリアクセスを行ない、ＤＭＡ制御回路３にキャン
セルされるという処理を繰り返す。そのうちにＤＭＡ転
送は終了し、その後のメモリアクセスでキャンセルされ
ることなく、メモリアクセスが完了する。The operation will be described below. The operation of the DMA transfer is not different from the conventional one. During DMA transfer,
That is, when the value of the DMA transfer register 34 is “1”,
When there is a main memory access request from the processor 1,
The memory access address output to the address bus 41 is compared with the value of the DMA address counter 33 by using the address comparator 36.
Further, the memory access address is compared with the value of the DMA end address register 32 using the address comparator 35, and when the memory access address is equal or smaller,
The output "1" is supplied to the AND gate 38. The processor 1 and the main memory 2 which detect this signal via the AND gate 38 and the line 39 cancel the memory access. DMA control circuit 3 continues to
Continue MA transfer. During this time, the processor 1 repeatedly performs memory access and repeats the process of being canceled by the DMA control circuit 3. Meanwhile, the DMA transfer is completed, and the memory access is completed without being canceled by the subsequent memory access.
【００２０】尚、アンドゲート３８には、上述した各比
較器３５，３６，３７による比較結果の他に、コントロ
ールライン４３を介して、リードライト信号が供給され
る。ここでは、リードアクセス時に“０”、ライトアク
セス時に“１”になるものとする。即ち、ＤＭＡ転送が
メモリからの読み出しの場合は、プロセッサ１のメモリ
アクセスのうち書き込みアクセスのみを、ＤＭＡ転送が
メモリへの書き込みの場合は、プロセッサ１による書き
込み、読み出しの両方のメモリアクセスを中断のための
対象とするものである。The AND gate 38 is supplied with a read / write signal via a control line 43, in addition to the comparison results obtained by the comparators 35, 36 and 37. Here, it is assumed that the value is "0" at the time of read access and "1" at the time of write access. That is, when the DMA transfer is a read from the memory, only the write access among the memory accesses of the processor 1 is performed, and when the DMA transfer is a write to the memory, both the write and read memory accesses by the processor 1 are interrupted. It is intended to be for.
【００２１】以上説明のように本発明は、ＤＭＡ制御回
路３が未だＤＭＡ転送が終了していない時点で高速記憶
装置２へのプロセッサ１によるアクセス要求を検出した
ときに、その旨プロセッサへ通知することにより、高速
記憶装置２へのアクセスを一旦中断し、再度アクセスを
試みることを指示するものである。この間ＤＭＡ転送は
継続され、対象となるデータのＤＭＡ転送が終了した後
にプロセッサ１によるアクセスも行なわれ、プロセッサ
１は処理を継続できる。まだ、ＤＭＡ転送が図示せぬ大
容量記憶装置からの読み出しの場合は、ＤＭＡ転送によ
って主記憶装置の内容は変更されないため、プロセッサ
の読み出しアクセスは中断する必要はない。As described above, according to the present invention, when the DMA control circuit 3 detects an access request by the processor 1 to the high-speed storage device 2 at the time when the DMA transfer has not been completed, it notifies the processor to that effect. Thus, the access to the high-speed storage device 2 is temporarily interrupted, and an instruction is given to try the access again. During this time, the DMA transfer is continued, and after the DMA transfer of the target data is completed, the access by the processor 1 is also performed, and the processor 1 can continue the processing. If the DMA transfer is a read from a large-capacity storage device (not shown), the contents of the main storage device are not changed by the DMA transfer, so that there is no need to interrupt the read access of the processor.
【００２２】[0022]
【発明の効果】以上説明のように本発明は、プロセッサ
が高速記憶をアクセスしたときに、そのアドレスがＤＭ
Ａ転送の対象範囲内にあって、かつ、未だそのアドレス
に対するＤＭＡ転送が終了していないときに、プロセッ
サによる高速記憶のアクセスを中断し、かつ、ＤＭＡ装
置が主記憶装置からデータを読み出す場合、プロセッサ
による書き込みアクセスのみを、ＤＭＡ装置が高速記憶
へデータを書き込む場合、プロセッサによるリード・ラ
イトアクセスを中断の対象とするものであり、このこと
により、プロセッサが全てのＤＭＡ転送の終了を待つこ
となく、高速記憶にＤＭＡ転送されたデータを用いて処
理を行なうことができるようになるため処理が高速化さ
れ、トータル的なシステム性能の向上がはかれる。As described above, according to the present invention, when the processor accesses the high-speed storage, the address is changed to the DM address.
When the access to the high-speed storage by the processor is interrupted and the DMA device reads data from the main storage device when the data is within the range of the A transfer and the DMA transfer to the address has not been completed yet, When the DMA device writes data to the high-speed storage, only the write access by the processor is targeted for interruption of the read / write access by the processor, so that the processor does not have to wait for the end of all DMA transfers. Since processing can be performed using data DMA-transferred to high-speed storage, the processing is speeded up, and overall system performance is improved.
【図１】本発明の実施形態を示すブロック図、FIG. 1 is a block diagram showing an embodiment of the present invention;
【図２】従来の構成を示すブロック図、FIG. 2 is a block diagram showing a conventional configuration;
１…処理装置（プロセッサ）、２…主記憶装置（ＭＭ
Ｕ）、３…ＤＭＡ制御回路、４…バス、３１…ＤＭＡ開
始アドレスレジスタ、３２…DMA 終了アドレスレジス
タ、３３…ＤＭＡアドレスカウンタ、３４…ＤＭＡ転送
フラグレジスタ、３５、３６、３７…アドレス比較器、
３８…アンドゲート、３９…メモリアクセス中断信号ラ
イン、４１…アドレスライン、４２…データライン、４
３…コントロールライン（Ｒ／Ｗ）1. Processing unit (processor) 2. Main storage device (MM)
U) 3, DMA control circuit, 4 bus, 31 DMA start address register, 32 DMA end address register, 33 DMA address counter, 34 DMA transfer flag register, 35, 36, 37 address comparator,
38: AND gate, 39: Memory access interruption signal line, 41: Address line, 42: Data line, 4
3. Control line (R / W)
Claims (4)
メモリ・アクセス（ＤＭＡ）装置がバスを介して接続さ
れて成る計算機システムにおいて、上記処理装置が記憶
装置をアクセスしたときに、そのアドレスがＤＭＡ転送
の対象範囲内にあって、かつ、未だそのアドレスに対す
るＤＭＡ転送が終了していないときに、処理装置による
記憶装置のアクセスを中断することを特徴とするデータ
転送方法。1. A processing device, a storage device, and a direct
In a computer system in which a memory access (DMA) device is connected via a bus, when the processing device accesses a storage device, the address is within the range of the DMA transfer and is still the address. A method of interrupting access to a storage device by a processing device when DMA transfer to the storage device is not completed.
出す場合、処理装置による書き込みアクセスのみを、Ｄ
ＭＡ装置が記憶装置へデータを書き込む場合、処理装置
によるリード・ライトアクセスを中断の対象とすること
を特徴とする請求項１記載のデータ転送方法。2. When a DMA device reads data from a storage device, only a write access by the processing device is performed by the D device.
2. The data transfer method according to claim 1, wherein when the MA device writes data to the storage device, read / write access by the processing device is to be interrupted.
メモリ・アクセス（ＤＭＡ）装置がバスを介して接続さ
れて成る計算機システムにおいて、ＤＭＡ転送中、処理
装置から記憶装置アクセスがあったときに、そのアクセ
スアドレスとＤＭＡアドレスカウンタの値を比較する第
１の比較回路と、上記アクセスアドレスとＤＭＡ転送長
を比較する第２の比較回路と、上記第、１第２の比較回
路出力がある条件を満たした場合にメモリアクセス中断
信号を生成し、そのメモリアクセスをキャンセルするゲ
ート回路とを具備することを特徴とするメモリデータ転
送装置。3. A processing device, a storage device, and a direct
In a computer system in which a memory access (DMA) device is connected via a bus, when a storage device is accessed from a processing device during a DMA transfer, a first access address is compared with a value of a DMA address counter. A second comparison circuit for comparing the access address with the DMA transfer length, and a memory access interruption signal is generated when the first and second comparison circuit outputs satisfy a certain condition. A memory data transfer device comprising: a gate circuit for canceling access.
置からデータを読み出す場合、処理装置による書き込み
アクセスのみを、ＤＭＡ装置が記憶装置へデータを書き
込む場合、処理装置によるリード・ライトアクセスを中
断することを特徴とする請求項３記載のメモリデータ転
送装置。4. The gate circuit interrupts only write access by the processing device when the DMA device reads data from the storage device, and interrupts read / write access by the processing device when the DMA device writes data to the storage device. The memory data transfer device according to claim 3, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35100197A JPH11184799A (en) | 1997-12-19 | 1997-12-19 | Method for transferring memory data and device therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35100197A JPH11184799A (en) | 1997-12-19 | 1997-12-19 | Method for transferring memory data and device therefor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184799A true JPH11184799A (en) | 1999-07-09 |
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ID=18414368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35100197A Pending JPH11184799A (en) | 1997-12-19 | 1997-12-19 | Method for transferring memory data and device therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184799A (en) |
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- 1997-12-19 JP JP35100197A patent/JPH11184799A/en active Pending
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