JPH11178379A

JPH11178379A - モータ速度制御装置

Info

Publication number: JPH11178379A
Application number: JP9340448A
Authority: JP
Inventors: Tadashi Imamura; 正今村
Original assignee: NIPPON DENSAN SHINPO KK
Current assignee: NIPPON DENSAN SHINPO KK
Priority date: 1997-12-10
Filing date: 1997-12-10
Publication date: 1999-07-02
Anticipated expiration: 2017-12-10
Also published as: JP4067616B2

Abstract

(57)【要約】【課題】ＤＣモータ又はブラシレスＤＣモータを用い
て、ステッピングモータと同様の機能を実現できるモー
タ速度制御装置の提供。【解決手段】モータ３の回転速度を検出し、検出パル
ス列を出力する速度検出手段４を備え、検出パルス列及
び回転速度を設定する設定パルス列が同期すべく前記回
転速度を調節する為の信号を、モータ３の駆動手段２に
与えるモータ速度制御装置。前記両パルス列の各累積パ
ルス数の差を計数する計数手段２３と、その計数したパ
ルス数に応じて回転速度を加減速する為の信号を駆動手
段２に与える加減速手段２６，３２，９，１１，１８
と、前記パルス数に基づいて信号を出力する判定回路２
４と、その信号により有効となり、前記両パルス列の位
相差を検出する位相差検出回路３３と、その検出した位
相差に基づくパルス信号を出力するチャージポンプ回路
１２と、その出力したパルス信号を平滑し駆動手段２に
与えるローパスフィルタ１８とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの回転速度
を加減速制御するモータ速度制御装置の改良に関するも
のである。

【０００２】

【従来の技術】図１３は、従来のＰＬＬ（Phase Locked
Loop ；フェーズロックド回路）を使用したモータ速度
制御装置の構成例を示すブロック図である。このモータ
速度制御装置は、ＤＣモータ又はブラシレスＤＣモータ
であるモータ３の駆動手段であり、トルク可変機能を有
するトルク可変手段２と、モータ３の回転速度を検出
し、検出結果を検出パルス列として出力する速度検出手
段４と、モータ３の回転速度を設定指令する為に外部か
ら与えられた設定パルス列及び検出パルス列の位相を比
較し、その位相差に応じたパルス信号を出力する位相比
較回路５と、位相比較回路５が出力したパルス信号を平
滑し、トルク可変手段２に与えるローパスフィルタ１８
とを備えている。

【０００３】ローパスフィルタ１８は、位相比較回路５
が出力したパルス信号が反転入力端子に入力され、非反
転入力端子に２．５Ｖの直流定電圧が印加され、コンデ
ンサ１７及び抵抗１６の直列回路により負帰還がかけら
れたオペアンプ１８ａである。このようなモータ速度制
御装置では、位相比較回路５が、設定パルス列と及び検
出パルス列の位相を比較し、その位相差に応じたパルス
信号を出力し、ローパスフィルタ１８がこのパルス信号
を平滑して、位相差に応じたアナログ信号としてトルク
可変手段２に与える。トルク可変手段２は、与えられた
アナログ信号が示す位相差が０になるように、モータ３
の回転速度を加速又は減速するトルクをモータ３に与え
る。これにより、モータ３は設定パルス列に応じた回転
速度で回転する。

【０００４】

【発明が解決しようとする課題】上述した従来のＰＬＬ
を使用したモータ速度制御装置では、設定パルス列及び
検出パルス列の位相を同期させて、設定パルス列が指令
するモータの回転速度を得ることはできるが、設定パル
ス列が指令するモータの位相（モータの回転位置）を制
御することはできなかった。つまり、何れかの設定パル
スと検出パルスとが一旦同期すると、設定パルス列が指
令する位相であるか否かに関わらず、そのときの位相を
維持すべく制御を行う。

【０００５】ところが、近年の応用技術では、ＤＣモー
タ及びブラシレスＤＣモータ等にも、定速時にはＰＬＬ
を構成し、その位相のロック位置が、設定パルスが指令
する位置と一致するような、ステッピングモータと同様
の機能が要求されている。本発明は、上述したような事
情に鑑みてなされたものであり、ＤＣモータ又はブラシ
レスＤＣモータを用いて、ステッピングモータと同様の
機能を実現できるモータ速度制御装置を提供することを
目的とする。

【０００６】

【課題を解決するための手段】第１発明に係るモータ速
度制御装置は、モータの回転速度を検出し、検出結果を
検出パルス列として出力する速度検出手段を備え、該速
度検出手段が出力した検出パルス列及び前記回転速度を
設定指令する為に外部から与えられた設定パルス列が同
期すべく前記モータの回転速度を調節する為の信号を、
前記モータを回転駆動する駆動手段に与えるモータ速度
制御装置において、前記設定パルス列及び前記検出パル
ス列の各累積パルス数の差を計数する計数手段と、該計
数手段が計数したパルス数に応じて前記モータの回転速
度を加速又は減速する為の信号を前記駆動手段に与える
加減速手段と、前記計数手段が計数したパルス数を判定
し、判定したパルス数に基づいて信号を出力する判定回
路と、該判定回路が信号を出力したときに有効となり、
前記計数手段が前記差を計数する対象である両パルス列
の位相差を検出する位相差検出回路と、該位相差検出回
路が検出した位相差に基づくパルス信号を出力する為の
チャージポンプ回路と、該チャージポンプ回路が出力し
たパルス信号を平滑し、前記駆動手段に与えるローパス
フィルタとを備え、前記位相差が減少すべく前記モータ
の回転速度を制御する為の信号を前記駆動手段に与える
べくなしてあることを特徴とする。

【０００７】このモータ速度制御装置では、計数手段が
設定パルス列及び検出パルス列の各累積パルス数の差を
計数し、加減速手段がそのパルス数の差に応じてモータ
の回転速度を加速又は減速する為の信号を、モータの駆
動手段に与える。判定回路は、計数手段が計数したパル
ス数を判定し、判定したパルス数に基づいて信号を出力
する。位相差検出回路は、判定回路が信号を出力したと
きに有効となり、設定パルス列と検出パルス列との位相
差を検出し、チャージポンプ回路は、位相差検出回路が
検出した位相差に基づくパルス信号を出力する。ローパ
スフィルタは、そのパルス信号を平滑し、モータの駆動
手段に与える。

【０００８】これにより、加減速手段がモータを加速又
は減速して、判定回路が、計数手段が計数したパルス数
を判定し、判定したパルス数に基づいて信号を出力す
る。位相差検出回路は、判定回路が信号を出力したとき
に有効となり、設定パルス列及び検出パルス列の位相差
と所定のパルス数分の位相差との差が減少し、ＰＬＬ制
御による同期化が可能となる時点で、ＰＬＬを構成する
ので、ＤＣモータ又はブラシレスＤＣモータを用いて、
ステッピングモータと同様の機能を実現することができ
る。

【０００９】第２発明に係るモータ速度制御装置は、前
記判定回路は、前記計数手段が計数したパルス数が所定
値であると判定したときに信号を出力するデコード回路
であることを特徴とする。

【００１０】このモータ速度制御装置では、判定回路
は、計数手段が計数したパルス数が所定値であると判定
したときに信号を出力するデコード回路であるので、設
定パルス列及び検出パルス列の位相差と所定のパルス数
分の位相差との差が減少し、ＰＬＬ制御による同期化が
可能となる時点で、ＰＬＬを構成し、ＤＣモータ又はブ
ラシレスＤＣモータを用いて、ステッピングモータと同
様の機能を実現することができる。

【００１１】第３発明に係るモータ速度制御装置は、前
記判定回路は、前記計数手段が計数したパルス数が、前
記位相差検出回路、前記チャージポンプ回路、前記ロー
パスフィルタ、前記駆動手段、前記モータ及び前記速度
検出手段がフェーズロックド回路を形成すべき値である
ときに前記信号を出力し、前記パルス数がフェーズロッ
クド回路を形成すべき値でないときに前記信号を出力し
ないことを特徴とする。

【００１２】このモータ速度制御装置では、判定回路
は、計数手段が計数したパルス数が、位相差検出回路、
チャージポンプ回路、ローパスフィルタ、駆動手段、モ
ータ及び速度検出手段がフェーズロックド回路を形成す
べき値であるときに信号を出力し、計数手段が計数した
パルス数がフェーズロックド回路を形成すべき値でない
ときに信号を出力しない。従って、計数手段が計数した
パルス数がフェーズロックド回路を形成すべき値でない
ときに、フェーズロックド回路を形成しようとして、動
作が不安定になることが無い。

【００１３】第４発明に係るモータ速度制御装置は、前
記設定パルス列及び前記検出パルス列の何れかをｍ倍
（ｍは自然数）に分周又は逓倍し、前記差を計数する対
象である一方のパルス列として前記計数手段に与える分
周回路又は逓倍回路を更に備えることを特徴とする。

【００１４】このモータ速度制御装置では、設定パルス
列及び検出パルス列の何れかを分周回路又は逓倍回路が
ｍ倍に分周又は逓倍し、設定パルス列及び検出パルス列
の各累積パルス数の差を計数する対象である一方のパル
ス列として計数手段に与えるので、設定パルス列の使用
できる周波数の範囲が広くなる。

【００１５】第５発明に係るモータ速度制御装置は、前
記判定回路が信号を出力したときにリセットされ、前記
計数手段が前記差を計数する対象である両パルス列をそ
れぞれｎ倍（ｎは自然数）に分周する２つの分周手段を
更に備え、前記位相差検出回路は、前記両パルス列に代
えて、前記２つの分周手段がそれぞれ分周したパルス列
の位相差を検出することを特徴とする。

【００１６】このモータ速度制御装置では、２つの分周
手段が、判定回路が信号を出力したときにリセットさ
れ、計数手段が累積パルス数の差を計数する対象である
両パルス列をそれぞれｎ倍に分周し、位相差検出回路
は、その両パルス列に代えて、２つの分周手段がそれぞ
れ分周したパルス列の位相差を検出する。これにより、
検出パルス列のパルス毎の誤差の割合に比べて、分周手
段が分周したパルス列のパルス毎の誤差の割合が小さく
なり、ＰＬＬを構成し易くなる。

【００１７】

【発明の実施の形態】以下に、本発明をその実施の形態
を示す図面に基づいて説明する。実施の形態１．図１は、第１，２発明に係るモータ速度
制御装置の実施の形態の構成を示すブロック図である。
このモータ速度制御装置は、ＤＣモータ又はブラシレス
ＤＣモータであるモータ３を回転駆動するモータ駆動手
段であり、トルク可変機能を有するトルク可変手段２
と、モータ３の回転速度を検出し、検出結果を検出パル
ス列として出力する速度検出手段４と、数ＭＨｚ以上の
充分高い周波数で発振する水晶発振子１９と、モータ３
の回転速度を設定指令する為に外部から与えられた設定
パルス列を反転するインバータ２２と、インバータ２２
が反転したパルス列がＵＰ端子に、検出パルスがＤＷＮ
端子にそれぞれ与えられ、クロックＣＬＫに同期して作
動するシンクロナスタイプのバイナリアップダウンカウ
ンタ２３とを備えている。

【００１８】このモータ速度制御装置は、また、設定パ
ルス列を逓倍し計数用クロックを作成する計数クロック
回路３４と、設定パルス列及び検出パルス列がそれぞれ
与えられ、計数クロック回路３４から計数用クロックが
与えられる周期差検出回路２６と、周期差検出回路２６
が出力する周期差の正負を示すＨ／Ｌレベル信号が入力
端子に与えられ、出力端子に抵抗１０が接続され、周期
差検出回路２６からイネーブル信号がＥ端子に与えられ
たトライステートバッファであるチャージポンプ回路９
とを備えている。

【００１９】このモータ速度制御装置は、また、アップ
ダウンカウンタ２３の出力端子Ｑ₀〜Ｑ_nの全出力信号
がＬレベル（計数値＝０）のとき、Ｈレベル信号を出力
する判定回路であるデコード回路２４と、設定パルス列
及び検出パルス列がそれぞれ与えられる位相差検出回路
３３と、位相差検出回路３３が出力する位相差の正負を
示すＨ／Ｌレベル信号が入力端子に与えられ、出力端子
に抵抗１５が接続されたトライステートバッファである
チャージポンプ回路１２と、デコード回路２４の出力及
び検出した位相差の時間を示す位相差検出回路３３の出
力がそれぞれ入力端子に与えられ、出力がチャージポン
プ回路１２のＥ端子に与えられるＡＮＤゲート１２ａと
を備えている。

【００２０】このモータ速度制御装置は、また、アップ
ダウンカウンタ２３の出力端子Ｑ₀〜Ｑ_nのＭＳＢ（Ｑ
_n）の出力が与えられ、設定パルス列及び検出パルス列
の各累積パルス数の差の正負に応じたＨ／Ｌレベル信号
を出力する加減速回路３２と、加減速回路３２が出力し
たＨ／Ｌレベル信号が入力端子に与えられ、出力端子に
抵抗１４が接続され、デコード回路２４の出力の反転信
号がＥ端子に与えられたトライステートバッファである
チャージポンプ回路１１とを備えている。デコード回路
２４の出力はインバータ１３により反転されてＥ端子に
与えられている。

【００２１】このモータ速度制御装置は、また、チャー
ジポンプ回路９，１１，１２がそれぞれ抵抗１０，１
４，１５を介して出力した回転速度を調節する為の信号
が反転入力端子に入力され、非反転入力端子に２．５Ｖ
の直流定電圧が印加され、コンデンサ１７及び抵抗１６
の直列回路により負帰還がかけられ、出力をトルク可変
手段２に与えるオペアンプ１８ａであるローパスフィル
タ（積分回路）１８を備えている。抵抗１０，１４，１
５は、ループゲインを決定する為の抵抗値を有してい
る。

【００２２】尚、上述した構成では、アップダウンカウ
ンタ２３の計数値が０のとき、Ｈレベル信号を出力する
デコード回路２４を判定回路として備えているが、デコ
ード回路２４に代えて、図２に示すように、アップダウ
ンカウンタ２３の出力端子Ｑ ₀〜Ｑ_nが、入力端子Ａ₀
〜Ａ_nにそれぞれ接続され、設定値端子Ｂ₀〜Ｂ_nに設
定手段２４ｂの出力端子Ｄ₀〜Ｄ_nがそれぞれ接続され
たマグニチュードコンパレータであるデコード回路２４
ａを備えても良い。

【００２３】この場合、設定手段２４ｂが設定した設定
値Ｂと、アップダウンカウンタ２３が出力した計数値Ａ
の大小が比較され、Ａ＝Ｂ，Ａ＞Ｂ，Ａ＜Ｂに応じた信
号が位相差検出回路３３とインバータ１３と加減速回路
３２とに与えられる。Ａ＝Ｂのときに位相差検出回路３
３が有効となれば、設定パルス列と所定の設定値Ｂのパ
ルス数に応じた位相差で速度制御を行うことができる。
設定値Ｂ＝０のときは、上述したデコード回路２４を判
定回路として使用した場合と同様、略位相差０で速度制
御を行うことができる。

【００２４】また、図３に示すように、アップダウンカ
ウンタ２３に代えて、初期値設定端子Ｄ₀〜Ｄ_nを備え
たアップダウンカウンタ２３ａを備え、アップダウンカ
ウンタ２３ａの出力端子Ｑ₀〜Ｑ_nの全出力信号がＬレ
ベル（計数値＝０）のときに、デコード回路２４がＨレ
ベル信号を位相差検出回路３３と加減速回路３２とイン
バータ１３とに与えるようにし、アップダウンカウンタ
２３ａの出力端子Ｑ₀〜Ｑ_nのＭＳＢ（Ｑ_n）の出力を
位相差検出回路３３に与える構成にしても良い。

【００２５】この場合、アップダウンカウンタ２３ａ
は、初期値設定端子Ｄ₀〜Ｄ_nに設定された設定値Ｄだ
け、設定パルス列のパルス数が加算され、検出パルス列
が設定パルス列より設定値Ｄのパルス数だけ進んだ位相
差で速度制御を行うことができる。設定値Ｄ＝０のとき
は、上述したアップダウンカウンタ２３及びデコード回
路２４の構成と同様、略位相差０で速度制御を行うこと
ができる。

【００２６】このような構成のモータ速度制御装置は、
加減速回路３２、周期差検出回路２６及び位相差検出回
路３３の動作により、アップダウンカウンタ２３が計数
した、設定パルス列及び検出パルス列の始動時又は所定
の時点からの各累積パルス数の差を無くすように、ま
た、設定パルス列及び検出パルス列の位相を一致させる
ように、それぞれの偏差レベルに対応するチャージポン
プ回路１１，９，１２がパルス信号を出力する。チャー
ジポンプ回路１１，９，１２の各出力は、それぞれの効
果を発揮するときに、ローパスフィルタ１８に入力され
るように切り換えられ、平滑されてトルク可変手段２に
与えられる。ローパスフィルタ１８の出力は、モータ３
の回転速度を加速する加速信号の最大側が例えば０Ｖ、
減速する減速信号の最大側が例えば５Ｖとなる。

【００２７】アップダウンカウンタ２３は、設定パルス
の立ち下がり／検出パルス立ち上がりのそれぞれのエッ
ジでクロックＣＬＫに同期してカウント／カウントダウ
ンし、始動時又は所定の時点からの各累積パルス数の差
を計数して、設定パルス数の方が多いときは、正側に積
算されて行き、検出パルス数の方が多いときは、減算さ
れて行き、計数値が負になることもある。

【００２８】アップダウンカウンタ２３の計数値が正で
あるときは、設定パルスが示すモータ３の回転量に対し
て、実際の回転量が少なく、検出パルス列が遅れている
ときである。アップダウンカウンタ２３の計数値が負で
あるときは、設定パルスが示すモータ３の回転量に対し
て、実際の回転量が多く、検出パルス列が進んでいると
きである。

【００２９】加減速回路３２は、アップダウンカウンタ
２３の出力端子Ｑ₀〜Ｑ_nのＭＳＢ（Ｑ_n）の出力が与
えられ、設定パルス列及び検出パルス列の各累積パルス
数の差の正負に応じたＨ／Ｌレベル信号を出力する。チ
ャージポンプ回路１１は、アップダウンカウンタ２３の
計数値が０でなく、デコード回路２４の出力がＬレベル
のときに、加減速回路３２の出力信号を出力する。チャ
ージポンプ回路１１は、デコード回路２４の出力がＬレ
ベルであれば、与えられたＬレベル信号又はＨレベルを
出力する。尚、本実施の形態では、加速又は減速する為
の信号のみを出力する構成であるが、アップダウンカウ
ンタ２３が計数した累積パルス数の差に関連した時間だ
け、パルス幅を発生するような構成として、ゲイン抵抗
１４を適切に変更すれば、累積パルス数の差が０から離
れる程速やかに、０に近づく程緩やかに加速又は減速さ
れるようにすることもできる。

【００３０】図４は、チャージポンプ回路９，１１，１
２に使用したトライステートバッファの真理値表であ
り、イネーブル信号がＨレベルのときに、入力端子のレ
ベルを出力し、イネーブル信号がＬレベルのときに、出
力端子がハイインピーダンス状態となる。

【００３１】図５は、位相差検出回路３３の動作を示す
タイミングチャートである。位相差検出回路３３は、ア
ップダウンカウンタ２３の計数値が０であり、デコード
回路２４からＨレベル信号を与えられているとき、設定
パルス（ａ）の立ち上がり時点及び立ち下がり時点と、
検出パルス（ｂ）の立ち上がり時点及び立ち下がり時点
とを比較する。そして、設定パルス（ａ）より検出パル
ス（ｂ）が、立ち上がり時点又は立ち下がり時点で進み
があるときは、チャージポンプ回路１２にモータ３の回
転速度を減速させるためのＬレベル信号を与える。

【００３２】位相差検出回路３３は、設定パルス（ａ）
より検出パルス（ｂ）が、立ち上がり時点又は立ち下が
り時点で遅れがあるときは、チャージポンプ回路１２に
モータ３の回転速度を増速させるためのＨレベル信号を
与える。チャージポンプ回路１２は、位相差の時間だけ
イネーブルとすることにより、与えられたＬレベル信号
又はＨレベル信号を出力するように構成されている。

【００３３】図６は、周期差検出回路２６の構成例を示
すブロック図である。この周期差検出回路２６は、計数
クロック回路３４からの計数クロックがカウンタ４５、
ダウンカウンタ５０及びフリップフロップ回路５２に与
えられている。カウンタ４５のリセット端子には、立ち
上がり回路４７により検出された検出パルスの立ち上が
り信号が、遅延回路４８を介して与えられている。

【００３４】計数クロック回路３４は、例えば図７に示
すようなＰＬＬであり、例えば１ｋＨｚの設定パルス列
が位相比較器６０に与えられれば、位相比較器６０は、
この設定パルス列の位相と例えば４０９６分周する分周
器６３から与えられた４０９６分周パルス列の位相とを
比較し、その差に応じたパルス信号を出力する。このパ
ルス信号は、ローパスフィルタ６１で平滑され、アナロ
グ信号として電圧制御発振器６２に与えられる。電圧制
御発振器６２は与えられたアナログ信号に応じた周波数
信号を出力し、その一部を分周器６３に与える。分周器
６３は、与えられた周波数信号を４０９６分周し、位相
比較器６０に与える。以上のループにより、電圧制御発
振器６２は、設定パルス列の４０９６倍周波数（ここで
は４．０９６ＭＨｚ）の計数クロックを作成し出力す
る。

【００３５】カウンタ４５のクロック計数値は、レジス
タ４６に与えられ、レジスタ４６のラッチ信号として、
立ち上がり回路４７から立ち上がり信号が与えられてい
る。レジスタ４６がラッチした計数値は演算器４９に与
えられる。演算器４９は、設定パルス１周期分のクロッ
ク数４０９６（＝計数クロック回路３４の逓倍比）か
ら、レジスタ４６がラッチした計数値を差し引く演算を
行う。

【００３６】一方、設定パルスが、２分周器４３により
２分周され、立ち上がり回路４４と立ち下がり回路４４
ａとに与えられている。立ち上がり回路４４が出力する
立ち上がり信号は、ダウンカウンタ５０のＰＲＥ（プリ
セット）端子とフリップフロップ回路５２のＳ（セッ
ト）端子と、ラッチ信号としてラッチ回路５１とに与え
られている。

【００３７】演算器４９の演算結果は、ダウンカウンタ
５０に与えられ、ダウンカウンタ５０が０を計数した時
の０信号が、フリップフロップ回路５２のＲ（リセッ
ト）端子に与えられている。フリップフロップ回路５２
のＱ端子からの出力信号は、ダウンカウンタ５０のＣＥ
端子に与えられると共に、チャージポンプ回路１１のイ
ネーブル信号として与えられる。演算器４９の演算結果
の正／負を示す信号がラッチ回路５１に与えられてお
り、ラッチ回路５１の出力は、チャージポンプ回路１１
の入力端子に与えられている。

【００３８】以下に、このような構成の周期差検出回路
２６の動作を、その動作を示す図８のタイミングチャー
トに基づき説明する。カウンタ４５は、検出パルス
（ｃ）の立ち上がりにより、リセットされ計数クロック
の計数を開始する（ｄ）。この計数値は、次の検出パル
スの立ち上がりにより、レジスタ４６にラッチされ、演
算器４９に与えられる。演算器４９は、設定パルス１周
期分のクロック数４０９６から、レジスタ４６がラッチ
した計数値を差し引き、その演算結果の正／負を示す信
号をラッチ回路５１に与え、演算結果の絶対値をダウン
カウンタ５０に与える。

【００３９】一方、設定パルス（ｂ）が２分周器４３に
より２分周された２分周パルス（ａ）の立ち上がりによ
り、ダウンカウンタ５０がプリセットされ、フリップフ
ロップ回路５２がセットされ、ラッチ回路５１がラッチ
する。ラッチ回路５１は、ラッチすると、その時点で入
力されていた正／負を示す信号を出力し続ける。つま
り、ラッチ回路５１は、検出パルス１周期が設定パルス
１周期より短いとき（設定回転速度より速いとき）は、
正を示す信号（例えばＬレベル信号）を出力し続け、検
出パルス１周期が基準パルス１周期より長いとき（設定
回転速度より遅いとき）は、負を示す信号（例えばＨレ
ベル信号）を出力し続ける。

【００４０】フリップフロップ回路５２は、セットされ
ると、ダウンカウンタ５０にカウントイネーブル信号を
与え続ける。ダウンカウンタ５０は、上述した演算結果
の絶対値をプリセットし、カウントイネーブル信号を与
えられている間、プリセットした値からカウントダウン
する。カウントダウン値が０に達すると、フリップフロ
ップ回路５２がリセットされ、カウントイネーブル信号
が出力されなくなる。つまり、ダウンカウンタ５０が、
カウントダウンしている間、カウントイネーブル信号は
出力される。

【００４１】ラッチ回路５１は、ラッチした正／負を示
す信号が正のときは、チャージポンプ回路１１にモータ
３の回転速度を減速させるためのＬレベル信号を与え
る。ラッチした正／負を示す信号が負のときは、チャー
ジポンプ回路１１にモータ３の回転速度を増速させるた
めのＨレベル信号を与える。この周期差検出回路２６
は、立ち下がり回路４４ａが出力する立ち下がり信号に
よりリセットされ、上述した動作は、設定パルスが２分
周されたパルスの１周期毎に行われる。

【００４２】ここで、アップダウンカウンタ２３は、検
出パルスの立ち上がりのエッジでクロックＣＬＫに同期
してカウントダウンする一方、設定パルスは、インバー
タ２２により反転されるので、立ち下がりのエッジでカ
ウントする。従って、アップダウンカウンタ２３の計数
値が０であり、設定パルス列及び検出パルス列の各累積
パルスの差が無いとき、対応する設定パルス及び検出パ
ルスの関係は、図９に示すように、設定パルスの立ち下
がりの間に検出パルスの立ち上がりが挟まれた状態とな
る。

【００４３】従って、図１０に示すように、アップダウ
ンカウンタ２３の出力端子Ｑ₀〜Ｑ _nの出力状態及びデ
コード回路２４の出力により、加減速回路３２、周期差
検出回路２６及び位相差検出回路３３の出力を制御し、
略同期状態のときのみ位相差検出回路３３を作動させる
ことによりＰＬＬを構成し、対応する設定パルス及び検
出パルスの各立ち上がりで位相同期を行うことができ
る。

【００４４】実施の形態２．図１１は、第３〜５発明に
係るモータ速度制御装置の実施の形態の構成を示すブロ
ック図である。このモータ速度制御装置は、モータ３の
回転速度を設定指令する為に外部から与えられた設定パ
ルス列を、例えば立ち上がりエッジ及び立ち下がりエッ
ジにより２逓倍（ｍ＝２）の周波数に逓倍する逓倍回路
７０を備え、逓倍回路７０が逓倍したパルス列はアップ
ダウンカウンタ２３のＵＰ端子に、速度検出手段４が出
力した検出パルス列はアップダウンカウンタ２３のＤＷ
Ｎ端子にそれぞれ与えられる。

【００４５】このモータ速度制御装置では、計数クロッ
ク回路３４は、逓倍回路７０が逓倍したパルス列を更に
逓倍して、計数用クロックを作成する。このモータ速度
制御装置は、逓倍回路７０が逓倍したパルス列を例えば
１００倍（ｎ＝１００）に分周する為のダウンカウンタ
７２（分周手段）と、ダウンカウンタ７２が分周したパ
ルス列を反転するインバータ７３と、検出パルス列を、
ダウンカウンタ７２と同じ分周比で分周する為のダウン
カウンタ７４（分周手段）と、ダウンカウンタ７４が分
周したパルス列を反転するインバータ７５とを備え、周
期差検出回路２６及び位相差検出回路３３には、インバ
ータ７３及びインバータ７５が出力したパルス列がそれ
ぞれ与えられ、周期差検出回路２６には、更に計数クロ
ック回路３４から計数用クロックが与えられる。

【００４６】ダウンカウンタ７２，７４は、リセットさ
れてから入力されたパルスを１００からカウントダウン
し、５０をカウントした時点でＨレベル信号を出力し始
め、更に次の５０パルスをカウントした時点でＬレベル
信号を出力し始め、以下、同様の動作により、入力され
たパルスを１００分周する。

【００４７】このモータ速度制御装置は、また、アップ
ダウンカウンタ２３の出力端子Ｑ₀〜Ｑ_nの全出力信号
が与えられる判定回路７１を備えている。判定回路７１
は、アップダウンカウンタ２３が計数したパルス数が、
一旦、所定値となり、位相差検出回路３３、チャージポ
ンプ回路１２、抵抗１５、ローパスフィルタ１８、トル
ク可変手段（駆動手段）２、モータ３及び速度検出手段
４がＰＬＬを形成すべき値となったときに、Ｈレベル信
号を出力し始め、その後、アップダウンカウンタ２３が
計数したパルス数が、その所定値からの所定範囲に収ま
らなくなったときに、Ｈレベル信号の出力を停止する。
このＨレベル信号は、立ち上がり回路７６でその立ち上
がりが検出され、ダウンカウンタ７２，７４のリセット
信号として使用される。

【００４８】図１２は、判定回路７１の構成例を示すブ
ロック図である。判定回路７１は、アップダウンカウン
タ２３の出力端子Ｑ₀〜Ｑ_nが、入力端子Ａ₀〜Ａ_nに
それぞれ接続され、設定値端子Ｂ₀〜Ｂ_nに設定手段８
０ｂの出力端子Ｄ₀〜Ｄ_nがそれぞれ接続されたマグニ
チュードコンパレータ８０ａと、インバータ２２が反転
したパルス列がＵＰ端子に、検出パルス列がＤＷＮ端子
にそれぞれ与えられ、マグニチュードコンパレータ８０
ａの、Ａ＝ＢのときにＨレベル信号を出力するＡ＝Ｂ端
子がＲＳＴ（リセット）端子に接続され、クロックＣＬ
Ｋに同期して作動するシンクロナスタイプのバイナリア
ップダウンカウンタ８１とを備えている。マグニチュー
ドコンパレータ８０ａは、出力端子Ｑから、Ａ＜Ｂのと
きの信号及びＡ＞Ｂのときの信号を、加減速回路３２に
与える。

【００４９】また、判定回路７１は、アップダウンカウ
ンタ８１の出力端子Ｑ₀〜Ｑ_nが、入力端子Ａ₀〜Ａ_n
にそれぞれ接続され、設定値端子Ｂ₀〜Ｂ_nに設定手段
８２ｂの出力端子Ｄ₀〜Ｄ_nがそれぞれ接続されたマグ
ニチュードコンパレータ８２ａと、アップダウンカウン
タ８１の出力端子Ｑ₀〜Ｑ_nが、入力端子Ａ₀〜Ａ_nに
それぞれ接続され、設定値端子Ｂ₀〜Ｂ_nに設定手段８
３ｂの出力端子Ｄ₀〜Ｄ_nがそれぞれ接続されたマグニ
チュードコンパレータ８３ａとを備えている。ダウンカ
ウンタ７２，７４（分周手段）の分周比が１００のと
き、設定手段８２ｂは、０≦Ｄ＜１００の範囲で設定す
ることができ、設定手段８３ｂは、−１００＜Ｄ≦０の
範囲で設定することができる。

【００５０】また、判定回路７１は、マグニチュードコ
ンパレータ８２ａの、Ａ≧ＢのときにＨレベル信号を出
力するＡ≧Ｂ端子からのＨレベル信号の立ち上がりを検
出する立ち上がり回路８４と、マグニチュードコンパレ
ータ８３ａの、Ａ≦ＢのときにＨレベル信号を出力する
Ａ≦Ｂ端子からのＨレベル信号の立ち上がりを検出する
立ち上がり回路８５と、マグニチュードコンパレータ８
０ａの、Ａ＝ＢのときにＨレベル信号を出力するＡ＝Ｂ
端子からのＨレベル信号の立ち上がりを検出する立ち上
がり回路８６と、立ち上がり回路８４，８５の各出力が
入力される２入力のＯＲゲート８７と、立ち上がり回路
８６の出力がＳ（セット）端子に入力され、ＯＲゲート
８７の出力がＲ（リセット）端子に入力され、出力端子
ＱからＨレベルのイネーブル信号Ｅを、インバータ１
３、チャージポンプ回路１２及び立ち上がり回路７６に
与えるＲ−Ｓフリップフロップ回路８９とを備えてい
る。

【００５１】以上の構成により、判定回路７１は、マグ
ニチュードコンパレータ８０ａの比較結果が、Ａ＜Ｂ及
びＡ＞Ｂのときは、マグニチュードコンパレータ８０ａ
の出力端子Ｑからそれに応じた加速信号又は減速信号を
加減速回路３２に与える。マグニチュードコンパレータ
８０ａの比較結果が、Ａ＝Ｂになったときは、アップダ
ウンカウンタ８１はリセットされて計数し始め、Ｒ−Ｓ
フリップフロップ回路８９は、出力端子ＱからＨレベル
のイネーブル信号Ｅを出力し始める。

【００５２】アップダウンカウンタ８１の計数値が、設
定手段８２ｂ，８３ｂが設定した計数値の範囲内である
ときは、Ｒ−Ｓフリップフロップ回路８９は、Ｈレベル
のイネーブル信号Ｅを出力し続けるが、アップダウンカ
ウンタ８１の計数値が、設定手段８２ｂ，８３ｂが設定
した計数値の範囲から外れたときは、Ｒ−Ｓフリップフ
ロップ回路８９は、イネーブル信号ＥをＬレベルにす
る。第３〜５発明に係るモータ速度制御装置のその他の
構成は、上述した第１，２発明に係るモータ速度制御装
置の構成と同様であるので、説明を省略する。

【００５３】以下に、このような構成のモータ速度制御
装置の動作を説明する。アップダウンカウンタ２３は、
逓倍回路７０が２逓倍した設定パルスの立ち下がり／検
出パルスの立ち上がりのそれぞれのエッジでクロックＣ
ＬＫに同期してカウント／カウントダウンし、始動時又
は所定の時点からの各累積パルス数の差を計数して、設
定パルス数の方が多いときは、正側に積算されて行き、
検出パルス数の方が多いときは、減算されて行き、計数
値が負になることもある。

【００５４】加減速回路３２は、判定回路７１から加速
信号又は減速信号を与えられ、それらに応じたＨ／Ｌレ
ベル信号を出力する。判定回路７１からのイネーブル信
号ＥがＨレベルになったとき、ダウンカウンタ７２，７
４（分周手段）はリセットされて、１００分周を開始
し、分周した各パルス列を周期差検出回路２６及び位相
差検出回路３３に与える。周期差検出回路２６は与えら
れた各パルス列の周期差を検出し、位相差検出回路３３
は与えられた各パルス列の位相差を検出する。

【００５５】位相差検出回路３３は、検出パルス列を１
００分周したパルス列で位相差を検出するので、検出パ
ルス列のパルス毎の誤差が例えば１０％であれば、位相
差を検出するパルス列のパルス毎の誤差の割合は０．１
％となり、ＰＬＬを構成し易くなる。

【００５６】また、位相差検出回路３３は、判定回路７
１からのイネーブル信号ＥがＨレベルの間、チャージポ
ンプ回路１２から出力する。従って、判定回路７１の設
定手段８２ｂ，８３ｂが設定した計数値の範囲が例えば
−９９＜Ｄ＜９９であれば、設定パルス列（の２逓倍パ
ルス列）と検出パルス列の累積パルス数の差が例えば０
となり、回転位置と設定とのズレが略０になった時点で
ＰＬＬを構成し、その累積パルス数の差が−９９＜Ｄ＜
９９であり、回転位置と設定とのズレがそのパルス数に
対応する範囲である間は、ＰＬＬを維持する。これは、
判断回路７１が累積パルスの誤差を０と判断したパルス
関係でＰＬＬを維持することであり、モータ３を同期さ
せたい回転位置の精度を上げることができる。

【００５７】尚、本実施の形態の設定パルス列でＨレベ
ル／Ｌレベルにデューティ差がある場合は、ｍ分周を設
定するに当たって、ｍに２の倍数を選択すれば、位相差
検出時にデューティ差の影響を受けることがない。第３
〜５発明に係るモータ速度制御装置のその他の動作は、
上述した第１，２発明に係るモータ速度制御装置の動作
と同様であるので、説明を省略する。

【００５８】

【発明の効果】第１発明に係るモータ速度制御装置によ
れば、加減速手段がモータを加速又は減速して、判定回
路が、計数手段が計数したパルス数を判定し、判定した
パルス数に基づいて信号を出力する。位相差検出回路
は、判定回路が信号を出力したときに有効となり、設定
パルス列及び検出パルス列の位相差と所定のパルス数分
の位相差との差が減少し、ＰＬＬ制御による同期化が可
能となる時点で、ＰＬＬを構成するので、ＤＣモータ又
はブラシレスＤＣモータを用いて、ステッピングモータ
と同様の機能を実現することができる。

【００５９】第２発明に係るモータ速度制御装置によれ
ば、設定パルス列及び検出パルス列の位相差と所定のパ
ルス数分の位相差との差が減少し、ＰＬＬ制御による同
期化が可能となる時点で、ＰＬＬを構成し、ＤＣモータ
又はブラシレスＤＣモータを用いて、ステッピングモー
タと同様の機能を実現することができる。

【００６０】第３発明に係るモータ速度制御装置によれ
ば、計数手段が計数したパルス数がフェーズロックド回
路を形成すべき値でないときに、フェーズロックド回路
を形成しようとして、動作が不安定になることが無い。

【００６１】第４発明に係るモータ速度制御装置によれ
ば、設定パルス列及び検出パルス列の何れかを分周回路
又は逓倍回路がｍ倍に分周又は逓倍し、設定パルス列及
び検出パルス列の各累積パルス数の差を計数する対象で
ある一方のパルス列として計数手段に与えるので、設定
パルス列の使用できる周波数の範囲が広くなる。

【００６２】第５発明に係るモータ速度制御装置によれ
ば、検出パルス列のパルス毎の誤差の割合に比べて、分
周手段が分周したパルス列のパルス毎の誤差の割合が小
さくなり、ＰＬＬを構成し易くなる。

【図面の簡単な説明】

【図１】本発明に係るモータ速度制御装置の実施の形態
の構成を示すブロック図である。

【図２】デコード回路の他の構成例を示すブロック図で
ある。

【図３】アップダウンカウンタ及びデコード回路の他の
構成例を示すブロック図である。

【図４】トライステートバッファの真理値を示す図表で
ある。

【図５】位相差検出回路の動作を示すタイミングチャー
トである。

【図６】周期差検出回路の構成例を示すブロック図であ
る。

【図７】計数クロック回路の構成例を示すブロック図で
ある。

【図８】周期差検出回路の動作を示すタイミングチャー
トである。

【図９】アップダウンカウンタ及び位相差検出回路の動
作を説明する為の説明図である。

【図１０】アップダウンカウンタ、位相差検出回路及び
加減速回路の動作を説明する為の説明図である。

【図１１】本発明に係るモータ速度制御装置の実施の形
態の構成を示すブロック図である。

【図１２】判定回路の構成例を示すブロック図である。

【図１３】従来のモータ速度制御装置の構成例を示すブ
ロック図である。

【符号の説明】

２トルク可変手段（駆動手段）３モータ４速度検出手段１１チャージポンプ回路９，１２チャージポンプ回路（加減速手段）１０，１４抵抗（加減速手段）１５抵抗１８ローパスフィルタ（加減速手段）２３，２３ａアップダウンカウンタ（計数手段）２４，２４ａデコード回路（判定回路）２４ｂ設定手段２６周期差検出回路（加減速手段）３２加減速回路（加減速手段）３３位相差検出回路７０逓倍回路７１判定回路７２，７４ダウンカウンタ（分周手段）

Claims

【特許請求の範囲】

【請求項１】モータの回転速度を検出し、検出結果を
検出パルス列として出力する速度検出手段を備え、該速
度検出手段が出力した検出パルス列及び前記回転速度を
設定指令する為に外部から与えられた設定パルス列が同
期すべく前記モータの回転速度を調節する為の信号を、
前記モータを回転駆動する駆動手段に与えるモータ速度
制御装置において、前記設定パルス列及び前記検出パルス列の各累積パルス
数の差を計数する計数手段と、該計数手段が計数したパ
ルス数に応じて前記モータの回転速度を加速又は減速す
る為の信号を前記駆動手段に与える加減速手段と、前記
計数手段が計数したパルス数を判定し、判定したパルス
数に基づいて信号を出力する判定回路と、該判定回路が
信号を出力したときに有効となり、前記計数手段が前記
差を計数する対象である両パルス列の位相差を検出する
位相差検出回路と、該位相差検出回路が検出した位相差
に基づくパルス信号を出力する為のチャージポンプ回路
と、該チャージポンプ回路が出力したパルス信号を平滑
し、前記駆動手段に与えるローパスフィルタとを備え、
前記位相差が減少すべく前記モータの回転速度を制御す
る為の信号を前記駆動手段に与えるべくなしてあること
を特徴とするモータ速度制御装置。
【請求項２】前記判定回路は、前記計数手段が計数し
たパルス数が所定値であると判定したときに信号を出力
するデコード回路である請求項１記載のモータ速度制御
装置。
【請求項３】前記判定回路は、前記計数手段が計数し
たパルス数が、前記位相差検出回路、前記チャージポン
プ回路、前記ローパスフィルタ、前記駆動手段、前記モ
ータ及び前記速度検出手段がフェーズロックド回路を形
成すべき値であるときに前記信号を出力し、前記パルス
数がフェーズロックド回路を形成すべき値でないときに
前記信号を出力しない請求項１記載のモータ速度制御装
置。
【請求項４】前記設定パルス列及び前記検出パルス列
の何れかをｍ倍（ｍは自然数）に分周又は逓倍し、前記
差を計数する対象である一方のパルス列として前記計数
手段に与える分周回路又は逓倍回路を更に備える請求項
１〜３の何れかに記載のモータ速度制御装置。
【請求項５】前記判定回路が信号を出力したときにリ
セットされ、前記計数手段が前記差を計数する対象であ
る両パルス列をそれぞれｎ倍（ｎは自然数）に分周する
２つの分周手段を更に備え、前記位相差検出回路は、前
記両パルス列に代えて、前記２つの分周手段がそれぞれ
分周したパルス列の位相差を検出する請求項１〜４の何
れかに記載のモータ速度制御装置。