JPH1117710A - Serial interface circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a serial interface circuit with which the data of a large capacitance can be transmitted/received while being made into packet matched with a prescribed standard and smooth transmission/reception processing is enabled in high efficiency in use. SOLUTION: A transaction layer circuit 120 is provided with a 1st FIFO 124 having a large storage capacitance and a 2nd FIFO 125 having a small storage capacitance, and at the same time, selectors 127-130 are provided for storing the packet of a large capacitance containing data in the 1st FIFO 124 at the time of transmission (write) operation and reception (read) operation, storing the packet of a small capacitance containing no data in the 2nd FIFO 125 and reading them. Thus, when transmitting/receiving the data of a large capacitance, the FIFO can be efficiently used.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ディジタルシリア
ルインタフェース回路に係り、特にＨＤＤ（Ｈard Disk
Drive) 、ＤＶＤ(Digital Video Disk)−ＲＯＭ、ＣＤ
(Compact Disk)−ＲＯＭ、テープストリーマ(Tape Stre
amer) 等のストレージ装置に接続するシリアルインタフ
ェース回路およびその信号処理方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital serial interface circuit, and more particularly to a hard disk drive (HDD).
Drive), DVD (Digital Video Disk) -ROM, CD
(Compact Disk)-ROM, Tape Streamer
The present invention relates to a serial interface circuit connected to a storage device such as an amer) and a signal processing method thereof.

【０００２】[0002]

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。2. Description of the Related Art In recent years, as an interface for multimedia data transfer, the IEEE (The Institute of Elect) has realized high-speed data transfer and real-time transfer.
ricaland Electronic Engineers) 1394, High
Performance Serial Bus has been standardized.

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送においては、ネットワーク内で行われ
る転送動作をサブアクションと呼び、２つのサブアクシ
ョンが規定されている。一つは、従来のRequest,Acknow
ledgeの要求、受信確認を行うアシンクロナス（Asynchr
onous) 転送であり、他の一つはあるノードから１２５
μｓに１回必ずデータが送られるアイソクロナス(Isoch
ronous) 転送である。In the data transfer of the IEEE 1394 serial interface, a transfer operation performed in a network is called a subaction, and two subactions are defined. One is conventional Request, Acknow
Asynchronous (Asynchr) for requesting and confirming receipt of ledge
onous) forwarding, and the other is 125
Isochronous (Isoch) where data is always sent once every μs
ronous) Transfer.

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われるが、ＩＥＥＥ１３９４規
格では、取り扱う最小データの単位は１クワドレット(q
uadlet) （＝４バイト＝３２ビット）である。As described above, an I having two transfer modes
The data in the EEE1394 serial interface is
Although transfer is performed in packet units, in the IEEE 1394 standard, the minimum data unit handled is one quadlet (q
uadlet) (= 4 bytes = 32 bits).

【０００５】ＩＥＥＥ１３９４規格では、通常、コンピ
ュータデータは、図５に示すように、アシンクロナス転
送を用いて行われる。アシンクロナス転送は、図５
（ａ）に示すように、バスを獲得するためのアービトレ
ーション（ａｒｂ）、データを転送するパケットトラン
スミッション、およびアクノリッジメント（ａｃｋ）の
３つの遷移状態をとる。[0005] In the IEEE 1394 standard, computer data is normally transmitted using asynchronous transfer as shown in FIG. Asynchronous transfer is shown in FIG.
As shown in (a), there are three transition states: arbitration (arb) for acquiring a bus, packet transmission for transferring data, and acknowledgment (ack).

【０００６】そして、パケットトランスミッションの実
行は、図５（ｂ）に示すようなフォーマットで行われ
る。転送パケットの第１クワドレットは、１６ビットの
デスティネーションＩＤ(destination ID)領域、６ビッ
トのトランザクション・ラベルｔｌ(transaction labe
l) 領域、２ビットのリトライ・コードｒｔ(retry cod
e)領域、４ビットのトランザクション・コードｔｃｏｄ
ｅ(transanction code) 領域、および４ビットのプライ
オリティｐｒｉ(priority)領域から構成されている。デ
スティネーションＩＤ領域はこのノードのバスナンバー
とノードナンバー、プライオリティ領域は優先レベルを
示す。The execution of packet transmission is performed in a format as shown in FIG. The first quadlet of the transfer packet includes a 16-bit destination ID (destination ID) area and a 6-bit transaction label tl (transaction label).
l) area, 2-bit retry code rt (retry cod
e) area, 4-bit transaction code tcod
An e (transanction code) area and a 4-bit priority pri (priority) area. The destination ID area indicates the bus number and node number of this node, and the priority area indicates the priority level.

【０００７】第２クワドレットおよび第３クワドレット
は、１６ビットのソースＩＤ(source ID) 領域、および
４８ビットのデスティネーション・オフセット(destina
tionoffset)領域により構成されている。ソースＩＤ領
域はこのパケットを送ったノードＩＤを示し、デスティ
ネーション オフセット領域はハイ(High)およびロー(L
ow) の連続した領域からなり、デスティネーション・ノ
ードのアドレス空間のアドレスを示す。[0007] The second and third quadlets have a 16-bit source ID area and a 48-bit destination offset (destina- tion).
tionoffset) region. The source ID area shows the ID of the node that sent this packet, and the destination offset area shows high (High) and low (L
ow), and indicates the address of the address space of the destination node.

【０００８】第４クワドレットは、１６ビットのデータ
長(data length) 領域、および１６ビットのイクステン
ディド・トランザクション・コード(extended tcode)領
域に構成されている。データ長領域は受信したパケット
のバイト数を示し、イクステンディド tcode領域はｔｃ
ｏｄｅがロック・トランザクション(Lock transaction)
の場合、このパケットのデータが行う実際のロック動作
(Lock Action) を示す領域である。[0008] The fourth quadlet is composed of a 16-bit data length area and a 16-bit extended transaction code (extended tcode) area. The data length field indicates the number of bytes of the received packet, and the extended tcode field is tc.
mode is a Lock transaction
If, the actual locking action performed by the data in this packet
(Lock Action).

【０００９】データフィールド領域(data field)の前の
クワドレットに付加されたヘッダＣＲＣ（header CRC)
領域は、パケットヘッダの誤り検出符号である。また、
データ領域(data field)の後のクワドレットに付加され
たデータＣＲＣ（data CRC) 領域は、データフィールド
の誤り検出符号である。[0009] A header CRC (header CRC) added to the quadlet before the data field area (data field)
The area is an error detection code of the packet header. Also,
A data CRC (data CRC) area added to the quadlet after the data area (data field) is an error detection code of the data field.

【００１０】[0010]

【発明が解決しようとする課題】ところで、上述したよ
うに、アシンクロナス転送で行われる通常のコンピュー
タデータの転送では、そのプロトコルとして、ＳＢＰ−
２(Serial Bus Protocol-2) が用いられる。このプロト
コルによると、ストレージデバイス(Storage Device)で
あるターゲット(Target)からホストコンピュータ(Host
Computer) であるイニシエータ(Initiator) にデータを
転送するときは、ストレージデバイスからホストコンピ
ュータのメモリへデータを書き込む形で、またホストコ
ンピュータからターゲットにデータを転送するときは、
ストレージデバイスがホストコンピュータのメモリのデ
ータを読み出す形で転送が行われる。As described above, in the normal computer data transfer performed by the asynchronous transfer, the SBP-based protocol is used as the protocol.
2 (Serial Bus Protocol-2) is used. According to this protocol, a host device (Host) is transferred from a target (Target) that is a storage device.
When transferring data to the initiator, which is a Computer, the data is written from the storage device to the memory of the host computer, and when transferring the data from the host computer to the target,
The transfer is performed in such a manner that the storage device reads the data in the memory of the host computer.

【００１１】しかしながら、ストレージデバイスに格納
される、あるいはストレージデバイスから読み出される
大容量のデータをＩＥＥＥ１３９４規格のパケットにし
て、送受信するための、いわゆるトランザクション・レ
イヤ(Transaction Layer) をコントロールする処理系回
路システムが未だ確立されていない。また、ＬＳＩを構
成する上でも使用効率の良い回路システムを実現するこ
とも必要である。However, a processing circuit system for controlling a so-called transaction layer for transmitting and receiving a large amount of data stored in or read from the storage device in packets of the IEEE 1394 standard. Has not yet been established. Also, it is necessary to realize a circuit system with good use efficiency in configuring an LSI.

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、大容量のデータを所定の規格に
合わせてたパケットにして送受信することができ、ま
た、円滑な送受信処理を使用効率良く行うことができる
シリアルインタフェース回路を提供することにある。The present invention has been made in view of the above circumstances, and has as its object to transmit and receive large-capacity data in packets conforming to a predetermined standard. An object of the present invention is to provide a serial interface circuit that can be used efficiently.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するた
め、本発明は、自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、第１の記憶手段と、記憶容量が上記第１の記憶手段
により小さい第２の記憶手段と、読み出したデータに自
己指定のラベルを付加して送信パケットを生成し、他ノ
ードのデータを自ノードへ転送する場合に、自己指定の
ラベルを付加した要求パケットを生成する送信パケット
生成回路と、読み出しデータを他ノードへ転送する場合
には、上記送信パケット生成回路で生成されたデータを
含む送信パケットを上記第１の記憶手段に記憶させ、他
ノードのデータを自ノードへ転送する場合には、上記送
信パケット生成回路で生成された要求パケットを上記第
２の記憶手段に記憶させ、他ノードからの要求パケット
に対する応答パケットを受信したときに、応答パケット
の少なくともデータ部を上記第１の記憶手段に記憶させ
る選択手段と、上記第１の記憶手段に記憶されたデータ
を含む送信パケットまたは上記第２の記憶手段に記憶さ
れた要求パケットを上記シリアルインタフェースバスに
送出する第１のデータ転送回路と、上記第１の記憶手段
に記憶された応答パケットのデータを転送する第２のデ
ータ転送回路とを有する。In order to achieve the above object, the present invention relates to a serial interface circuit for transmitting and receiving asynchronous packets between a self-node and another node connected via a serial interface bus. 1 storage means, a second storage means having a storage capacity smaller than that of the first storage means, a self-designated label is added to the read data to generate a transmission packet, and data of another node is transmitted to the own node. When transferring, a transmission packet generation circuit that generates a request packet to which a self-designated label is added, and when transferring read data to another node, a transmission packet including the data generated by the transmission packet generation circuit is transmitted. When the data is stored in the first storage means and the data of the other node is transferred to the own node, the transmission packet generation circuit uses Selecting means for storing the generated request packet in the second storage means, and storing at least a data portion of the response packet in the first storage means when a response packet to the request packet from another node is received; A first data transfer circuit for transmitting a transmission packet containing data stored in the first storage means or a request packet stored in the second storage means to the serial interface bus; A second data transfer circuit for transferring the data of the response packet stored in the means.

【００１４】また、本発明では、他ノードからの制御パ
ケットを受け、当該制御パケットの内容に応じて、上記
選択手段に上記データおよび要求パケットの記憶先を指
示する制御回路を有する。Further, the present invention has a control circuit which receives a control packet from another node and instructs the selecting means to store the data and the request packet in accordance with the content of the control packet.

【００１５】また、本発明では、送信パケット生成回路
は、読み出しデータを複数のデータに分割し、分割した
データ毎に上記ラベルを付加し、他ノードのデータを自
ノードへ転送する場合にはデータをパケット化して転送
できるように、ラベルを指定した複数の要求パケットを
生成して上記シリアルインタフェースバスに送出する。Further, in the present invention, the transmission packet generation circuit divides the read data into a plurality of data, adds the label to each of the divided data, and transfers the data of another node to its own node. Are generated and transmitted to the serial interface bus so that a plurality of request packets each having a specified label can be transmitted.

【００１６】また、上記第１のデータ転送回路は、上記
他ノードからの送信パケットに対する応答パケットを受
信し、正常な場合に次の送信パケットを上記シリアルイ
ンタフェースバスに送出する。The first data transfer circuit receives a response packet to a transmission packet from the other node, and sends a next transmission packet to the serial interface bus when the response packet is normal.

【００１７】本発明の回路によれば、たとえば自ノード
から他ノードへのストレージデバイスのデータの他ノー
ドへの転送要求の場合には、送信パケット生成回路によ
りストレージデバイスのデータが読み出される。次いで
読み出したデータに自己指定のラベルが付加され、選択
手段により記憶容量の大きい第１の記憶手段に格納され
る。そして、第１のデータ転送回路により第１の記憶手
段に記憶されたデータを含む送信パケットがシリアルイ
ンタフェースバスに送出される。According to the circuit of the present invention, for example, in the case of a transfer request of the storage device data from the own node to another node, the data of the storage device is read by the transmission packet generation circuit. Next, a self-designated label is added to the read data, and the read data is stored in the first storage unit having a large storage capacity by the selection unit. Then, the transmission packet including the data stored in the first storage means is transmitted to the serial interface bus by the first data transfer circuit.

【００１８】また、他ノードから自ノードへデータを転
送する場合には、送信パケット生成回路により要求パケ
ットが生成されて、記憶容量の小さい第２の記憶手段に
格納される。そして、第１のデータ転送回路により第２
の記憶手段に格納された要求パケットがシリアルインタ
フェースバスに送出される。この要求パケットに対する
応答パケットがシリアルインタフェースバスから送られ
てくると、選択手段により応答パケットの少なくともデ
ータ部が記憶容量の大きい第１の記憶手段に格納され
る。そして、第２のデータ転送回路により第１の記憶手
段に格納された応答パケットのデータがストレージデバ
イスに転送される。When transferring data from another node to the own node, a request packet is generated by the transmission packet generation circuit and stored in the second storage means having a small storage capacity. Then, the second data is transferred by the first data transfer circuit.
Is transmitted to the serial interface bus. When a response packet to the request packet is sent from the serial interface bus, at least the data portion of the response packet is stored in the first storage unit having a large storage capacity by the selection unit. Then, the data of the response packet stored in the first storage means is transferred to the storage device by the second data transfer circuit.

【００１９】また、他ノードからの制御パケットが制御
回路に入力されると、当該制御パケットの内容に応じ
て、制御回路から選択手段に対して、送信データまたは
受信データを記憶容量の大きい第１の記憶手段に格納
し、要求パケットを記憶容量の小さい第２の記憶手段に
格納するように指示される。Further, when a control packet from another node is input to the control circuit, the control circuit transmits the transmission data or the reception data to the selecting means in accordance with the content of the control packet to the first unit having a large storage capacity. , And an instruction to store the request packet in the second storage unit having a small storage capacity.

【００２０】また、送信パケット生成回路においては、
読み出しデータが複数のデータに分割されて、分割した
データ毎にラベルが付加される。また、他ノードのデー
タを自ノードへ転送する場合には、データをパケット化
して転送できるように、ラベルを指定した複数の要求パ
ケットが生成される。これらの場合、第１のデータ転送
回路では、他ノードからの送信パケットに対する応答パ
ケットを受信して正常な場合に、第１の記憶手段に格納
された次のデータを含む送信パケットまたは次の要求パ
ケットがシリアルインタフェースバスに送出される。In the transmission packet generation circuit,
The read data is divided into a plurality of data, and a label is added to each divided data. Also, when transferring data of another node to the own node, a plurality of request packets with designated labels are generated so that the data can be packetized and transferred. In these cases, the first data transfer circuit receives the response packet to the transmission packet from the other node and, if normal, receives the transmission packet containing the next data stored in the first storage means or the next request packet. The packet is sent out on the serial interface bus.

【００２１】[0021]

【発明の実施の形態】図１は、本発明に係るＩＥＥＥ１
３９４シリアルインタフェース回路の一実施形態を示す
ブロック構成図である。なお、このシリアルインタフェ
ース回路は、アシンクロナス通信で扱われるコンピュー
タデータの転送を行うことを目的として構成されてい
る。このため、図１においては、アイソクロナス通信系
回路の具体的な構成は図示していない。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an IEEE 1 according to the present invention.
FIG. 3 is a block diagram illustrating an embodiment of a 394 serial interface circuit. This serial interface circuit is configured to transfer computer data handled in asynchronous communication. Therefore, FIG. 1 does not show a specific configuration of the isochronous communication system circuit.

【００２２】このシリアルインタフェース回路は、リン
ク／トランザクション・レイヤ集積回路１０、フィジカ
ル・レイヤ回路２０、ストレージデバイスとしての図示
しないハードディスクドライバ（ＨＤＤ）のコントロー
ラ３０、ホストコンピュータとしてのローカルプロセッ
サ４０により構成されている。This serial interface circuit comprises a link / transaction layer integrated circuit 10, a physical layer circuit 20, a hard disk driver (HDD) controller 30 (not shown) as a storage device, and a local processor 40 as a host computer. I have.

【００２３】リンク／トランザクション・レイヤ集積回
路１０は、リンク・レイヤ回路１００およびトランザク
ション・レイヤ回路１２０が集積化されて構成され、ロ
ーカルプロセッサ４０の制御の下、アシンクロナス転送
の制御、並びにフィジカル・レイヤ回路２０の制御を行
う。The link / transaction layer integrated circuit 10 is constructed by integrating the link layer circuit 100 and the transaction layer circuit 120, and controls the asynchronous transfer under the control of the local processor 40 and the physical layer circuit. 20.

【００２４】リンク・レイヤ回路１００は、図１に示す
ように、リンクコア(Link Core))１０１、ＣＰＵインタ
フェース回路（Sub-CPU I/F ）１０２、アシンクロナス
通信で用いられる送信用ＦＩＦＯ（AT-FIFO:First-In F
irst-Out) １０３、受信用ＦＩＦＯ（AR-FIFO)１０４、
受信パケットを判別する分別回路(DeMux) １０５、セル
フＩＤ用リゾルバ(Resolver)１０６、およびコントロー
ルレジスタ（ControlRegisters 、以下ＣＲという）１
０７により構成されている。As shown in FIG. 1, the link layer circuit 100 includes a link core (Link Core) 101, a CPU interface circuit (Sub-CPU I / F) 102, and a transmission FIFO (AT-AT) used for asynchronous communication. FIFO: First-In F
irst-Out) 103, receiving FIFO (AR-FIFO) 104,
Classification circuit (DeMux) 105 for discriminating received packets, resolver for self ID (Resolver) 106, and control register (ControlRegisters, hereinafter referred to as CR) 1
07.

【００２５】リンクコア１０１は、コマンドやコンピュ
ータデータが転送されるアシンクロナス通信用パケット
およびアイソクロナス通信用パケットの送信回路、受信
回路、これらパケットのＩＥＥＥ１３９４シリアルバス
ＢＳを直接ドライブするフィジカル・レイヤ回路２０と
のインタフェース回路、１２５μｓ毎にリセットされる
サイクルタイマ、サイクルモニタやＣＲＣ回路から構成
されている。また、図示しないハードディスクから読み
出され、トランザクション・レイヤ回路１２０で所定の
送信パケットとして生成されたコンピュータデータの送
信処理等を行う。なお、図１では、上述したように、ア
イソクロナス通信系のＦＩＦＯ等は省略している。The link core 101 includes a transmission circuit and a reception circuit for asynchronous communication packets and isochronous communication packets to which commands and computer data are transferred, and a physical layer circuit 20 for directly driving these packets on the IEEE 1394 serial bus BS. It is composed of an interface circuit, a cycle timer reset every 125 μs, a cycle monitor and a CRC circuit. Further, it performs a transmission process of computer data read from a hard disk (not shown) and generated by the transaction layer circuit 120 as a predetermined transmission packet. In FIG. 1, the FIFO and the like of the isochronous communication system are omitted as described above.

【００２６】ＣＰＵインタフェース回路１０２は、ロー
カルプロセッサ４０と送信用ＦＩＦＯ１０３、受信用Ｆ
ＩＦＯ１０４とのアシンクロナス通信用パケットの書き
込み、読み出し等の調停、並びに、ローカルプロセッサ
４０とＣＲ１０７との各種データの送受信の調停を行
う。たとえば、イニシエータとしてのホストコンピュー
タからＩＥＥＥ１３９４インタフェースバスＢＳを送信
され、受信用ＦＩＦＯに格納されたストレージデバイス
としてのハードディスクのコントロール用コマンドをロ
ーカルプロセッサ４０に伝送する。そして、ローカルプ
ロセッサ４０からは、コンピュータデータを送受信する
ためにトランザクション・レイヤ回路１２０を起動させ
るためのデータがＣＰＵインタフェース１０２を通して
ＣＲ１０７にセットされる。The CPU interface circuit 102 includes a local processor 40, a transmission FIFO 103, and a reception FIFO.
It performs arbitration such as writing and reading of asynchronous communication packets with the IFO 104 and arbitration of transmission and reception of various data between the local processor 40 and the CR 107. For example, a host computer as an initiator transmits an IEEE 1394 interface bus BS, and transmits a command for controlling a hard disk as a storage device stored in a reception FIFO to the local processor 40. Then, from the local processor 40, data for activating the transaction layer circuit 120 for transmitting and receiving computer data is set in the CR 107 through the CPU interface 102.

【００２７】さらに、ローカルプロセッサ４０からは、
後述するようにトランザクション・レイヤ回路１２０に
おける動作モード、具体的には自ノードから他ノードへ
ハードディスクのデータを転送する書き込み（送信）動
作および他ノードから自ノードへデータを転送する読み
出し（受信）動作に応じて記憶容量の異なるＦＩＦＯを
切り換える制御のために用いられるデータビット（ディ
レクション・ビット；direction bit 、以下ｄビットと
いう）がＣＰＵインタフェース１０２を通してＣＲ１０
７にセットされる。たとえば書き込み（送信）動作のと
きはｄビットは「１」にセットされ、読み出し（受信）
動作のときは「０」にセットされる。Further, from the local processor 40,
As described later, the operation mode in the transaction layer circuit 120, specifically, a write (transmit) operation for transferring data of the hard disk from the own node to another node and a read (receive) operation for transferring data from the other node to the own node. A data bit (direction bit; hereinafter, referred to as d bit) used for controlling switching between FIFOs having different storage capacities according to the
Set to 7. For example, during a write (transmit) operation, the d bit is set to "1" and a read (receive) is performed.
In operation, it is set to "0".

【００２８】送信用ＦＩＦＯ１０３には、ＩＥＥＥ１３
９４シリアルバスＢＳに伝送させるアシンクロナス通信
用パケットが格納され、格納データはリンクコア１０１
に与えられる。The transmission FIFO 103 includes IEEE13
Asynchronous communication packets to be transmitted to the N. 94 serial bus BS are stored.
Given to.

【００２９】また、受信用ＦＩＦＯ１０４は、ＩＥＥＥ
１３９４シリアルバスＢＳを伝送されてきたアシンクロ
ナス通信用パケット、たとえばストレージデバイスとし
てのハードディスクのコントロール用コマンド等が、分
別回路１０５により格納される。Also, the receiving FIFO 104 is an IEEE
Asynchronous communication packets transmitted through the 1394 serial bus BS, for example, commands for controlling a hard disk as a storage device and the like are stored by the classification circuit 105.

【００３０】分別回路１０５は、リンクコア１０１を介
したアシンクロナス通信用パケットの第１クワドレッド
にあるトランザクションコードｔｃｏｄｅ(Transaction
code)およびトランザクションラベルｔｌ(Transaction
label) をチェックし、イニシエータであるホストコン
ピュータからターゲットであるトランザクション・レイ
ヤ回路に対しての応答パケット(Response Packet) であ
るかその他のパケットであるかの分別を行い、応答パケ
ットのみをトランザクション・レイヤ回路１２０に入力
させ、その他のパケットを受信用ＦＩＦＯ１０４に格納
する。The discrimination circuit 105 has a transaction code tcode (Transaction code) in the first quadred of the asynchronous communication packet via the link core 101.
code) and transaction label tl (Transaction
label), discriminates whether the packet is a response packet (Response Packet) from the initiator host computer to the target transaction layer circuit or other packets, and only the response packet is transferred to the transaction layer circuit. The packet is input to the circuit 120, and the other packets are stored in the reception FIFO 104.

【００３１】なお、分別のチェックに用いられるトラン
ザクションラベルｔｌは共通に「ａ」にセットされ、ｔ
ｃｏｄｅ(Transaction code)は、書き込み(Write) の要
求（request)および応答(Response)、読み出し(Read)の
要求（Read request) および応答(Read Response) で異
なるデータがセットされる。具体的には、ｔｃｏｄｅ
は、書き込み要求（Write request)でクワドレット書き
込み(Quadlet Write) の場合には「０」、ブロック書き
込み(Block Write) の場合には「１」にセットされる。
また、書き込み応答(Write Response)の場合には「２」
にセットされる。読み出し要求（Read request) でクワ
ドレット読み出し(Quadlet Read)の場合には「４」、ブ
ロック読み出し(Block Read)の場合には「５」にセット
される。また、読み出し応答(Read Response) の場合に
は「６／７」にセットされる。The transaction label tl used for the sorting check is set to "a" in common, and t
In the code (Transaction code), different data is set for a write request (request) and response (Response), and for a read (Read) request (Read request) and response (Read Response). Specifically, tcode
Is set to "0" in the case of a quadlet write in a write request and "1" in the case of a block write.
"2" for a write response
Is set to It is set to "4" in the case of a quadlet read in a read request (Read request), and is set to "5" in the case of a block read (Block Read). In the case of a read response (Read Response), it is set to “6/7”.

【００３２】リゾルバ１０６は、ＩＥＥＥ１３９４シリ
アルインタフェースバスＢＳを伝送されてきたセルフＩ
Ｄパケットを解析し、ＣＲ１０７に格納する。また、エ
ラーチェック、ノード数のカウント等の機能も有する。The resolver 106 receives the self-I data transmitted through the IEEE 1394 serial interface bus BS.
The D packet is analyzed and stored in the CR 107. It also has functions such as error checking and counting the number of nodes.

【００３３】トランザクション・レイヤ回路１２０は、
コンピュータ周辺機器（本実施形態ではハードディス
ク）のデータをＳＢＰ−２(Serial Bus Protocol-2) 規
格に基づいて、アシンクロナスパケットとして自動的に
送信、受信をする機能を備えている。また、トランザク
ション・レイヤ回路１２０は、リトライ(Retry) 機能並
びにスプリットタイムアウト(Split Timeout) 検出機能
を備えている。リトライ機能は、要求パケットを送信し
た後、ack busy^* のＡｃｋコードが返ってきた場合、該
当する要求パケットを再送信する機能である。パケット
を再送信する場合、送信パケットの第１クワドレッドに
ある２ビットのｒｔ領域を「００」から「０１」にセッ
トしてから送信する。スプリットタイムアウト(Split T
imeout) 検出機能は、応答パケットが返ってくるまでの
タイムアウトを検出する機能である。The transaction layer circuit 120
It has a function of automatically transmitting and receiving data of a computer peripheral device (a hard disk in this embodiment) as an asynchronous packet based on the SBP-2 (Serial Bus Protocol-2) standard. Further, the transaction layer circuit 120 has a retry function and a split timeout detection function. The retry function is a function of retransmitting the corresponding request packet when an ack busy ^* Ack code is returned after transmitting the request packet. When retransmitting a packet, the 2-bit rt area in the first quadred of the transmission packet is set from “00” to “01” before transmission. Split timeout
imeout) The detection function is a function to detect a timeout until a response packet is returned.

【００３４】このトランザクション・レイヤ回路１２０
は、トランスポートデータインタフェース回路１２１、
要求パケット生成回路(SBPreq)１２２、応答パケットデ
コード回路(SBPRsp)１２３、第１ＦＩＦＯ(FIFO-A)１２
４、第２ＦＩＦＯ(FIFO-B)１２５、トランザクションコ
ントローラ１２６、およびセレクタ１２７〜１３０によ
り構成されている。そして、要求パケット生成回路１２
２、応答パケットデコード回路１２３、第１ＦＩＦＯ１
２４、第２ＦＩＦＯ１２５、トランザクションコントロ
ーラ１２６およびセレクタ１２７〜１３０によりデータ
処理回路ＡＤＰが構成される。This transaction layer circuit 120
Is a transport data interface circuit 121,
Request packet generating circuit (SBPreq) 122, response packet decoding circuit (SBPRsp) 123, first FIFO (FIFO-A) 12
4, a second FIFO (FIFO-B) 125, a transaction controller 126, and selectors 127 to 130. Then, the request packet generation circuit 12
2. Response packet decoding circuit 123, first FIFO 1
24, a second FIFO 125, a transaction controller 126, and selectors 127 to 130 constitute a data processing circuit ADP.

【００３５】トランスポートデータインタフェース回路
１２１は、ＨＤＤコントローラ３０と要求パケット生成
回路１２２、応答パケットデコード回路１２３とのデー
タの送受信の調停を行う。The transport data interface circuit 121 arbitrates the transmission and reception of data between the HDD controller 30, the request packet generation circuit 122, and the response packet decode circuit 123.

【００３６】要求パケット生成回路１２２は、リンク・
レイヤ回路１００のＣＲ１０７からデータ転送起動の指
示を受けると、送信（書き込み）の場合、ＳＢＰ−２規
格に従ってトランスポートデータインタフェース回路１
２１を介して得た図示しないハードディスクに記録され
たコンピュータデータをパケットに分けられるように１
個以上のデータに分け、トランザクションラベルｔｌ
（＝ａ）等を指定した１３９４ヘッダを付加してセレク
タ１２７，１２８に出力する。また、受信（読み出し）
の場合には、ＳＢＰ−２規格に従って、指定されたアド
レス、データ長分の１３９４ブロック読み出し要求コマ
ンド(Block read Request Command)を１個以上のトラン
ザクションラベルｔｌ（＝ａ）等を指定し、パケット化
してセレクタ１２７，１２８に出力する。The request packet generation circuit 122 has a link
Upon receiving a data transfer start instruction from the CR 107 of the layer circuit 100, in the case of transmission (write), the transport data interface circuit 1 according to the SBP-2 standard.
21 so that the computer data recorded on a hard disk (not shown) obtained through
Divided into at least data and the transaction label tl
(= A) and the like are added and output to the selectors 127 and 128. Also receive (read)
In the case of (1), according to the SBP-2 standard, a 1394 block read request command (Block read Request Command) corresponding to the specified address and data length is packetized by specifying one or more transaction labels tl (= a) and the like. To the selectors 127 and 128.

【００３７】応答パケットデコード回路１２３は、受信
時に第１ＦＩＩＦＯ１２４に格納された応答パケットを
読み出し、読み出しパケットから１３９４ヘッダを取り
除き、データは所定のタイミングでトランスポートデー
タインタフェース回路１２１を介してＨＤＤコントロー
ラ３０に出力する。The response packet decoding circuit 123 reads the response packet stored in the first FIIFO 124 at the time of reception, removes the 1394 header from the read packet, and sends the data to the HDD controller 30 via the transport data interface circuit 121 at a predetermined timing. Output.

【００３８】第１ＦＩＦＯ１２４は、その記憶容量がた
とえば２ｋＢに設定されており、セレクタ１２７を通し
て、送信（書き込み）の場合、パケット化された送信デ
ータが格納され、受信（読み出し）の場合には、ホスト
コンピュータ側から１３９４シリアルバスＢＳを伝送さ
れてきた受信データが格納される。The first FIFO 124 has a storage capacity of 2 kB, for example, and stores packetized transmission data through the selector 127 in the case of transmission (write), and the host in the case of reception (read) through the selector 127. The received data transmitted from the computer through the 1394 serial bus BS is stored.

【００３９】第２ＦＩＦＯ１２５は、その容量が第１Ｆ
ＩＦＯ１２４の記憶容量より小さく容量、たとえば４８
バイトに設定されており、受信（読み出し）の場合に
は、セレクタ１２８を通して、１３９４ブロック読み出
し要求コマンドが格納される。なお、送信（書き込み）
の場合には、第２ＦＩＦＯ１２５は使用されない。すな
わち、データを含まない応答パケットはトランザクショ
ンコントローラ１２６によって格納されない。ただし、
このデータを含まない応答パケットを第２ＦＩＦＯ１２
５に格納するように構成することも可能であることはい
うまでもない。The second FIFO 125 has a capacity equal to that of the first FIFO.
A capacity smaller than the storage capacity of the IFO 124, for example, 48
In the case of reception (reading), a 1394 block read request command is stored through the selector 128. In addition, transmission (writing)
In this case, the second FIFO 125 is not used. That is, a response packet containing no data is not stored by the transaction controller 126. However,
The response packet not including this data is sent to the second FIFO 12
5 can be stored.

【００４０】トランザクションコントローラ１２６は、
送信時に第１ＦＩＦＯ１２４に格納されたパケット化さ
れた送信データ、および受信時に第２ＦＩＦＯ１２５に
格納された１３９４ブロック読み出し要求コマンドをセ
レクタ１３０を通して読み出し、リンク・レイヤコア回
路１００のリンクコア１０１への出力制御を行う。ま
た、送信時に、リンク・レイヤ回路１００の分別回路１
０５からの応答パケットを受けて、そのリトライコード
ｒｃｏｄｅをＣＲ１０７に書き込み、受信時には分別回
路１０５からの応答パケットから１３９４ヘッダを取り
除き、パケットデータをセレクタ１２７を通して第１Ｆ
ＩＦＯ１２４に格納する。The transaction controller 126
The packetized transmission data stored in the first FIFO 124 at the time of transmission and the 1394 block read request command stored in the second FIFO 125 at the time of reception are read through the selector 130, and output control to the link core 101 of the link layer core circuit 100 is performed. . At the time of transmission, the classification circuit 1 of the link layer circuit 100
The retry code rcode is written in the CR 107 upon reception of the response packet from the receiver 05, the 1394 header is removed from the response packet from the classification circuit 105 upon reception, and the packet data is passed through the selector 127 to the first F
It is stored in the IFO 124.

【００４１】セレクタ１２７〜１３０は、「０」および
「１」の２入力端子（以下、０端子および１端子と称
し、図１中においても「０」、「１」で表記してある）
を有しており、コントロールレジスタ（ＣＲ）１０７の
設定データによりトランザクション・レイヤ回路１２０
が起動されたときに、ＣＲ１０７に設定されたｄビット
の値に応じて０端子または１端子への入力のいずれかを
選択して出力する。具体的には、ｄビットが「１」であ
る書き込み（送信）動作のときは１端子への入力を選択
し、ｄビットが「０」である読み出し（受信）動作のと
きは０端子への入力を選択する。The selectors 127 to 130 have two input terminals of "0" and "1" (hereinafter referred to as "0 terminal" and "1 terminal" and are represented by "0" and "1" in FIG. 1).
And the transaction layer circuit 120 according to the setting data of the control register (CR) 107.
Is activated, either the input to the 0 terminal or the input to the 1 terminal is selected and output according to the value of the d bit set in the CR 107. Specifically, the input to the terminal 1 is selected during a write (transmit) operation in which the d bit is “1”, and the input to the terminal 0 is performed in a read (receive) operation in which the d bit is “0”. Select input.

【００４２】セレクタ１２７の１端子が要求パケット生
成回路１２２の出力端子に接続され、０端子がトランザ
クションコントローラ１２６の応答系のＦＩＦＯ側への
出力端子に接続され、出力端子が第１ＦＩＦＯ１２４の
入力端子に接続されている。セレクタ１２８の０端子が
要求パケット生成回路１２２の出力端子に接続され、１
端子がトランザクションコントローラ１２６の応答系の
ＦＩＦＯ側への出力端子に接続され、出力端子が第２Ｆ
ＩＦＯ１２５の入力端子に接続されている。セレクタ１
２９の０端子が第１ＦＩＦＯ１２４の出力端子に接続さ
れ、１端子が第２ＦＩＦＯ１２５の出力端子に接続さ
れ、出力端子が応答パケットデコード回路１２３の入力
端子に接続されている。セレクタ１３０の１端子が第１
ＦＩＦＯ１２４の出力端子に接続され、０端子が第２Ｆ
ＩＦＯ１２５の出力端子に接続され、出力端子がトラン
ザクションコントローラ１２６の要求系入力端子に接続
されている。One terminal of the selector 127 is connected to the output terminal of the request packet generation circuit 122, the zero terminal is connected to the output terminal of the transaction controller 126 to the response side FIFO, and the output terminal is connected to the input terminal of the first FIFO 124. It is connected. The 0 terminal of the selector 128 is connected to the output terminal of the request packet generation circuit 122,
The terminal is connected to the output terminal to the FIFO side of the response system of the transaction controller 126, and the output terminal is
It is connected to the input terminal of the IFO 125. Selector 1
29 terminals are connected to the output terminal of the first FIFO 124, 1 terminal is connected to the output terminal of the second FIFO 125, and the output terminal is connected to the input terminal of the response packet decoding circuit 123. One terminal of the selector 130 is the first
Connected to the output terminal of the FIFO 124,
The output terminal is connected to the output terminal of the IFO 125, and the output terminal is connected to the request input terminal of the transaction controller 126.

【００４３】図２に、送信動作時および受信動作時にお
けるトランザクション・レイヤ回路１２０におけるセレ
クタによるＦＩＦＯと送信パケット生成回路１２２、応
答パケットデコード回路１２３、およびトランザクショ
ンコントローラ１２６との接続形態を示す。図２におい
て、（ａ）が送信動作時の接続形態を、（ｂ）が受信動
作時の接続形態を示している。FIG. 2 shows a connection mode between the FIFO by the selector in the transaction layer circuit 120, the transmission packet generation circuit 122, the response packet decoding circuit 123, and the transaction controller 126 during the transmission operation and the reception operation. In FIG. 2, (a) shows a connection mode at the time of transmission operation, and (b) shows a connection mode at the time of reception operation.

【００４４】次に、上記構成において、ＳＢＰ−２規格
で決められたパケットを転送する場合のコンピュータデ
ータの送信および受信動作を説明する。Next, the operation of transmitting and receiving computer data in the case of transferring a packet determined by the SBP-2 standard in the above configuration will be described.

【００４５】まず、送信動作、すなわち、ターゲットで
あるハードディスクからイニシエータであるホストコン
ピュータにデータを転送するときであって、ストレージ
デバイス（ハードディスク）からホストコンピュータの
メモリへデータを書き込む動作を行う場合について説明
する。First, a transmission operation, that is, a case where data is transferred from a target hard disk to a host computer which is an initiator and an operation of writing data from a storage device (hard disk) to a memory of the host computer is performed will be described. I do.

【００４６】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ(Operation Request Block) 等のパケットデータが
フィジカル・レイヤ回路２０、リンク・レイヤ回路１０
０のリンクコア１０１を介して分別回路１０５に入力さ
れる。An O based on the SBP-2 standard transmitted from the host computer via the 1394 serial bus BS.
Packet data such as RB (Operation Request Block) is transmitted to the physical layer circuit 20 and the link layer circuit 10
0 is input to the classification circuit 105 via the link core 101 of 0.

【００４７】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。また、この初期
化と並行して、ローカルプロセッサ４０からは、トラン
ザクション・レイヤ回路１２０における送信動作および
受信動作に応じて記憶容量の異なるＦＩＦＯを切り換え
る制御のためのｄビットが「１」にセットされる。Upon receiving the received packet, the classification circuit 105 receives a response packet (Response) from the host computer to the target transaction layer circuit.
Packet) or other packets. In this case, the received data is stored in the receiving FIFO 104 because it is another packet.
The reception data such as the ORB stored in the reception FIFO 104 is input to the local processor 40 via the CPU interface circuit 102. Local processor 4
At 0, OR is output via the CPU interface circuit 102.
According to the contents of B, the register for the transaction layer circuit of the CR 107 is initialized. In parallel with this initialization, the local processor 40 sets the d bit for controlling the switching between FIFOs having different storage capacities in accordance with the transmission operation and the reception operation in the transaction layer circuit 120 to "1". You.

【００４８】これにより、トランザクション・レイヤ回
路１２０が起動され、また、セレクタ１２７〜１３０で
は１端子への入力が選択されるようになる。すなわち、
図２（ａ）に示すように、要求パケット生成回路１２２
の出力パケットは記憶容量の大きい第１ＦＩＦＯ１２４
に格納され、第１ＦＩＦＯ１２４の格納データがトラン
ザクションコントローラ１２６に入力されるようにな
る。As a result, the transaction layer circuit 120 is activated, and the selectors 127 to 130 select the input to one terminal. That is,
As shown in FIG. 2A, the request packet generation circuit 122
Output packet is the first FIFO 124 having a large storage capacity.
And the data stored in the first FIFO 124 is input to the transaction controller 126.

【００４９】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、ト
ランスポートインタフェース１２１を介してＨＤＤコン
トローラ３０に対してのデータの要求が始められる。要
求に応じ、トランスポートインタフェース１２１を介し
て送られたきた送信データは、要求パケット生成回路１
２２においてＳＢＰ−２規格に従ってパケットに分けら
れるように１個以上のデータに分けられ、トランザクシ
ョンラベルｔｌ（＝ａ）等が指定された１３９４ヘッダ
が付加されて自動的にセレクタ１２７を通して第１ＦＩ
ＦＯ１２４に格納される。In the activated transaction layer circuit 120, the request packet generation circuit 122 starts a data request to the HDD controller 30 via the transport interface 121. The transmission data transmitted via the transport interface 121 in response to the request is transmitted to the request packet generation circuit 1.
At 22, the data is divided into one or more pieces of data so as to be divided into packets according to the SBP-2 standard, a 1394 header in which a transaction label tl (= a) or the like is specified is added, and the first FI
It is stored in the FO 124.

【００５０】第１ＦＩＦＯ１２４に１つの１３９４パケ
ットサイズ以上のデータが格納されると、そのデータは
トランザクションコントローラ１２６によりリンク・レ
イヤ回路１００のリンクコア１０１に送られる。そし
て、リンクコア１０１によって、フィジカル・レイヤ回
路２０を介して１３９４シリアルバスＢＳに対しアービ
トレーションが掛けられる。これにより、バスの獲得が
できたならば、転送データを含む書き込み要求パケット
(Write Request Packet)がフィジカル・レイヤ回路２
０、１３９４シリアルバスＢＳを介してホストコンピュ
ータに送信される。When data equal to or larger than one 1394 packet size is stored in the first FIFO 124, the data is sent to the link core 101 of the link layer circuit 100 by the transaction controller 126. The link core 101 arbitrates the 1394 serial bus BS via the physical layer circuit 20. As a result, if the bus can be obtained, a write request packet including the transfer data is obtained.
(Write Request Packet) is a physical layer circuit 2
0, transmitted to the host computer via the 1394 serial bus BS.

【００５１】送信後、ホストコンピュータから書き込み
要求パケットに対するＡｃｋコードと、場合によっては
書き込み応答パケット(Write Response Packet) が送ら
れてきて、フィジカル・レイヤ回路２０、リンク・レイ
ヤ回路１００のリンクコア１０１を介して分別回路１０
５に入力される。After transmission, an Ack code for a write request packet and a write response packet (Write Response Packet) are transmitted from the host computer, and the physical layer circuit 20 and the link core 101 of the link layer circuit 100 are transmitted. Classification circuit 10 via
5 is input.

【００５２】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路１２
０に対しての応答パケット(Response Packet) であると
判別されると、その応答パケットがトランザクション・
レイヤ回路１２０のトランザクションコントローラ１２
６に入力される。In the classification circuit 105, the transaction code tcode and the transaction label tl of the received packet are checked, and the host computer supplies the transaction layer circuit 12 as a target.
If the response packet is determined to be a response packet (Response Packet) for the
Transaction controller 12 of layer circuit 120
6 is input.

【００５３】トランザクションコントローラ１２６で
は、入力された応答パケットのＡｃｋコードと応答コー
ド(Response code) が正常ならば次のデータのリンクコ
ア１０１への送出が行われる。以上の動作が繰り返され
て、コンピュータデータのホストコンピュータのメモリ
への書き込み（送信）動作が行われる。In the transaction controller 126, if the Ack code and the response code (Response code) of the input response packet are normal, the next data is transmitted to the link core 101. By repeating the above operation, the operation of writing (transmitting) the computer data to the memory of the host computer is performed.

【００５４】以上の送信に関するトランザクション・レ
イヤ回路１２０の動作の概略を図３に示す。FIG. 3 shows an outline of the operation of the transaction layer circuit 120 for the above transmission.

【００５５】次に、受信動作、すなわち、ホストコンピ
ュータからターゲットにデータを転送するときであっ
て、ストレージデバイス（ハードディスク）がホストコ
ンピュータのメモリのデータを読み出す動作を行う場合
について説明する。Next, a receiving operation, that is, a case where data is transferred from the host computer to the target and an operation in which the storage device (hard disk) reads data from the memory of the host computer will be described.

【００５６】ホストコンピュータから１３９４シリアル
バスＢＳを転送されてきたＳＢＰ−２規格に基づいたＯ
ＲＢ等のパケットデータがフィジカル・レイヤ回路２
０、リンク・レイヤ回路１００のリンクコア１０１を介
して分別回路１０５に入力される。An O based on the SBP-2 standard transmitted from the host computer via the 1394 serial bus BS.
Packet data such as RB is a physical layer circuit 2
0, which is input to the classification circuit 105 via the link core 101 of the link layer circuit 100.

【００５７】分別回路１０５では、受信パケットを受け
てホストコンピュータからターゲットであるトランザク
ション・レイヤ回路に対しての応答パケット(Response
Packet) であるかその他のパケットであるかの分別が行
われる。そしてこの場合、その他のパケットであること
から受信データが受信用ＦＩＦＯ１０４に格納される。
受信用ＦＩＦＯ１０４に格納されたＯＲＢ等の受信デー
タは、ＣＰＵインタフェース回路１０２を介してローカ
ルプロセッサ４０に入力される。ローカルプロセッサ４
０では、ＣＰＵインタフェース回路１０２を介してＯＲ
Ｂの内容に従ってＣＲ１０７のトランザクション・レイ
ヤ回路用レジスタの初期化が行われる。また、この初期
化と並行して、ローカルプロセッサ４０からは、トラン
ザクション・レイヤ回路１２０における送信動作および
受信動作に応じて記憶容量の異なるＦＩＦＯを切り換え
る制御のためのｄビットが「０」にセットされる。The classification circuit 105 receives the received packet and receives a response packet (Response) from the host computer to the target transaction layer circuit.
Packet) or other packets. In this case, the received data is stored in the receiving FIFO 104 because it is another packet.
The reception data such as the ORB stored in the reception FIFO 104 is input to the local processor 40 via the CPU interface circuit 102. Local processor 4
At 0, OR is output via the CPU interface circuit 102.
According to the contents of B, the register for the transaction layer circuit of the CR 107 is initialized. In parallel with this initialization, the local processor 40 sets the d bit to "0" for controlling switching between FIFOs having different storage capacities according to the transmission operation and the reception operation in the transaction layer circuit 120. You.

【００５８】これにより、トランザクション・レイヤ回
路１２０が起動され、また、セレクタ１２７〜１３０で
は０端子への入力が選択されるようになる。すなわち、
図２（ｂ）に示すように、要求パケット生成回路１２２
の出力パケットは記憶容量の小さい第２ＦＩＦＯ１２５
に格納され、第２ＦＩＦＯ１２５の格納データがトラン
ザクションコントローラ１２６に入力され、トランザク
ションコントローラ１２６に入力されたデータを含む応
答パケット（またはデータのみ）が記憶容量の大きい第
１ＦＩＦＯ１２４に格納され、第１ＦＩＦＯ１２４の格
納データが応答パケットデコード回路１２３に入力され
るようになる。As a result, the transaction layer circuit 120 is activated, and the selectors 127 to 130 select the input to the 0 terminal. That is,
As shown in FIG. 2B, the request packet generation circuit 122
Output packet is a second FIFO 125 having a small storage capacity.
The response data (or only data) including the data input to the transaction controller 126 is stored in the first FIFO 124 having a large storage capacity, and the data stored in the first FIFO 124 is stored in the second FIFO 125. Is input to the response packet decoding circuit 123.

【００５９】起動されたトランザクション・レイヤ回路
１２０では、要求パケット生成回路１２２において、Ｓ
ＢＰ−２規格に従って、指定されたアドレス、データ長
分の１３９４ブロック読み出し要求コマンド(Block rea
d Request Command)がパケット化され、セレクタ１２８
を通して第２ＦＩＦＯ１２５に格納される。In the activated transaction layer circuit 120, the request packet generation circuit 122
According to the BP-2 standard, a 1394 block read request command (Block rea
d Request Command) is packetized and the selector 128
Through the second FIFO 125.

【００６０】第２ＦＩＦＯ１２５に格納された読み出し
要求コマンドパケットは、トランザクションコントロー
ラ１２６によりリンク・レイヤ回路１００のリンクコア
１０１に送られる。そして、リンクコア１０１によっ
て、フィジカル・レイヤ回路２０を介して１３９４シリ
アルバスＢＳに対しアービトレーションが掛けられる。
これにより、バスの獲得ができたならば、読み出し要求
パケット(Read Request Packet) がフィジカル・レイヤ
回路２０、１３９４シリアルバスＢＳを介してホストコ
ンピュータに送信される。The read request command packet stored in the second FIFO 125 is sent to the link core 101 of the link layer circuit 100 by the transaction controller 126. The link core 101 arbitrates the 1394 serial bus BS via the physical layer circuit 20.
As a result, if the bus is acquired, a read request packet (Read Request Packet) is transmitted to the host computer via the physical layer circuit 20 and the 1394 serial bus BS.

【００６１】送信後、ホストコンピュータから読み出し
要求パケットに対するＡｃｋコードと、指定されたデー
タ長分のデータを含んだ読み出し応答パケット（Read R
esponse Packet) が送られてきて、フィジカル・レイヤ
回路２０、リンク・レイヤ回路１００のリンクコア１０
１を介して分別回路１０５に入力される。After the transmission, an Ack code for the read request packet from the host computer and a read response packet (Read R) including data of the designated data length.
esponse Packet) is sent to the physical layer circuit 20 and the link core 10 of the link layer circuit 100.
The signal is input to the classification circuit 105 through the line 1.

【００６２】分別回路１０５では、受信パケットのトラ
ンザクションコードｔｃｏｄｅおよびトランザクション
ラベルｔｌのチェックが行われ、ホストコンピュータか
らターゲットであるトランザクション・レイヤ回路に対
しての応答パケット(Response Packet) であると判別さ
れると、その応答パケットがトランザクション・レイヤ
回路１２０のトランザクションコントローラ１２６に入
力される。In the sorting circuit 105, the transaction code tcode and the transaction label tl of the received packet are checked, and it is determined that the received packet is a response packet (Response Packet) from the host computer to the target transaction layer circuit. Then, the response packet is input to the transaction controller 126 of the transaction layer circuit 120.

【００６３】トランザクションコントローラ１２６で
は、分別回路１０５からの応答パケットパケットデータ
がセレクタ１２７を通して第１ＦＩＦＯ１２４に格納さ
れる。第１ＦＩＦＯ１２４に格納されたデータは、セレ
クタ１２９を通して応答パケットデコード回路１２３に
よって読み出されて１３９４ヘッダが取り除かれ、、所
定のタイミングでトランスポートデータインタフェース
回路１２１を介してＨＤＤコントローラ３０に出力され
る。以上の動作が繰り返されて、コンピュータデータの
ストレージデバイス（ハードディスク）への書き込み
（受信）動作が行われる。In the transaction controller 126, the response packet data from the classification circuit 105 is stored in the first FIFO 124 through the selector 127. The data stored in the first FIFO 124 is read by the response packet decoding circuit 123 through the selector 129 to remove the 1394 header, and is output to the HDD controller 30 via the transport data interface circuit 121 at a predetermined timing. By repeating the above operation, the operation of writing (receiving) the computer data to the storage device (hard disk) is performed.

【００６４】以上の受信に関するトランザクション・レ
イヤ回路１２９の動作の概略を図４に示す。FIG. 4 shows an outline of the operation of the transaction layer circuit 129 relating to the above reception.

【００６５】以上説明したように、本第１の実施形態に
よれば、ストレージデバイスが接続され、ストレージデ
バイスのデータを読み出し、自己指定のトランザクショ
ンラベルを付加して送信アシンクロナスパケットとして
シリアルインタフェースバスＢＳに送出し、他ノードの
データを当該ストレージデバイスへ転送する場合に、自
己指定のラベルを付加した要求パケットを生成してシリ
アルインタフェースバスＢＳに送出し、他ノードからの
この要求パケットに対する応答パケットを受信し、応答
パケットからデータ部を取り出してストレージデバイス
へ転送するデータ処理回路としてのトランザクション・
レイヤ回路１２０を設けたので、ストレージデバイスに
格納される、あるいはストレージデバイスから読み出さ
れる大容量のデータをＳＢＰ−２規格に合わせてたＩＥ
ＥＥ１３９４パケットにして送受信することができ、Ｉ
ＥＥＥ１３９４シリアルバスインタフェースのアシンク
ロナス パケットを用いて大容量のデータ転送を実現す
ることができる。そして、ＳＢＰ−２規格に基づいたＯ
ＲＢのフェッチ、データ転送、イニシエータへのステイ
タス送信といったシーケンスを簡略化でき、ディスクド
ライバ、テープストリーマ等のコンピュータ周辺機器の
データをＩＥＥＥ１３９４シリアルバスに接続する際に
最適な設計が可能となる。As described above, according to the first embodiment, a storage device is connected, data in the storage device is read, a self-designated transaction label is added, and a transmission asynchronous packet is transmitted to the serial interface bus BS. When transmitting and transferring data of another node to the storage device, a request packet with a self-designated label is generated and transmitted to the serial interface bus BS, and a response packet to this request packet from another node is received. And a transaction as a data processing circuit for extracting a data portion from the response packet and transferring the data portion to the storage device.
Since the layer circuit 120 is provided, the large-capacity data stored in or read from the storage device can be converted into an IE conforming to the SBP-2 standard.
EE1394 packets can be transmitted and received.
Large-capacity data transfer can be realized by using asynchronous packets of the IEEE 1394 serial bus interface. And O based on the SBP-2 standard.
Sequences such as RB fetch, data transfer, and status transmission to the initiator can be simplified, and an optimum design can be made when data of a computer peripheral device such as a disk driver and a tape streamer is connected to the IEEE 1394 serial bus.

【００６６】さらに、トランザクション・レイヤ回路１
２０に記憶容量の大きい第１ＦＩＦＯ１２４および記憶
容量の小さい第２ＦＩＦＯ１２５を設けるとともに、送
信（書き込み）動作および受信（読み出し）動作時に、
データを含む容量の大きいパケットを第１ＦＩＦＯ１２
４に格納させ、データを含まない容量の小さいパケット
を第２ＦＩＦＯ１２５に格納させ、かつ読み出すセレク
タ１２７〜１３０を設けたので、大容量データの送受信
時にＦＩＦＯを効率良く使用することができる。これに
よって不要となったＦＩＦＯ容量によるゲート数の増加
を抑えることができる。Further, the transaction layer circuit 1
20 is provided with a first FIFO 124 having a large storage capacity and a second FIFO 125 having a small storage capacity, and at the time of transmission (write) operation and reception (read) operation,
A large-capacity packet including data is transferred to the first FIFO 12
4 and the selectors 127 to 130 for storing and reading out small packets containing no data in the second FIFO 125, so that the FIFO can be used efficiently when transmitting and receiving large amounts of data. As a result, an increase in the number of gates due to unnecessary FIFO capacity can be suppressed.

【００６７】さらに、トランザクション・レイヤ回路１
２０に第１ＦＩＦＯ１２４および第２ＦＩＦＯ１２５を
設けるとともに、リンク・レイヤ回路１００に送信用Ｆ
ＩＦＯ１０３および受信用ＦＩＦＯ１０４を設けたの
で、第１ＦＩＦＯ１２４および第２ＦＩＦＯ１２５によ
るデータのやりとりと並列して、データ以外の通常の１
３９４パケットの送受信を行うことできる。Further, the transaction layer circuit 1
20 is provided with a first FIFO 124 and a second FIFO 125 and the link layer circuit 100
Since the FIFO 103 and the receiving FIFO 104 are provided, the normal FIFO other than the data is transferred in parallel with the exchange of the data by the first FIFO 124 and the second FIFO 125.
394 packets can be transmitted and received.

【００６８】また、リンクコア１０１を介したアシンク
ロナス通信用パケットの第１クワドレッドにあるトラン
ザクションコードｔｃｏｄｅ(Transaction code)および
トランザクションラベルｔｌ(Transaction label) をチ
ェックし、イニシエータであるホストコンピュータから
ターゲットであるトランザクション・レイヤ回路に対し
ての応答パケット(Response Packet) であるかその他の
パケットであるかの分別を行い、応答パケットのみをト
ランザクション・レイヤ回路１２０に入力させ、その他
のパケットを受信用ＦＩＦＯ１０４に格納する分別回路
１０５を設けたので、たとえばトランザクション・レイ
ヤ回路１２０側で致命的なエラーがおきてデータの読み
出し／書き込み動作が止まってしまったとしても、デー
タの次の入力されてくるコマンドの読み出しができなる
ことがなく、データの読み出し／書き込みの状況にかか
わりなくコマンドの受信を円滑に行うことができる利点
がある。Also, the transaction code tcode (Transaction code) and the transaction label tl (Transaction label) in the first quadrant of the asynchronous communication packet via the link core 101 are checked, and the host computer serving as the initiator checks the target transaction. Discriminating whether the packet is a response packet (Response Packet) to the layer circuit or another packet, input only the response packet to the transaction layer circuit 120, and store the other packet in the reception FIFO 104 Since the classification circuit 105 is provided, even if a fatal error occurs in the transaction layer circuit 120 and the data read / write operation is stopped, for example, the read command of the next input command of the data is read. Without becomes possible out, there is an advantage that the reception of the no command regardless of the data read / write status can be smoothly performed.

【００６９】[0069]

【発明の効果】以上説明したように、本発明によれば、
大容量のデータを所定の規格に合わせてたパケットにし
て送受信することができ、また、円滑な送受信処理を使
用効率良く行うことができるシリアルインタフェース回
路を実現することができる。As described above, according to the present invention,
It is possible to realize a serial interface circuit that can transmit and receive a large amount of data in packets conforming to a predetermined standard and that can perform smooth transmission and reception processing with good use efficiency.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るＩＥＥＥ１３９４シリアルインタ
フェース回路の一実施形態を示すブロック構成図であ
る。FIG. 1 is a block diagram showing an embodiment of an IEEE 1394 serial interface circuit according to the present invention.

【図２】送信動作時および受信動作時におけるトランザ
クション・レイヤ回路におけるセレクタによるＦＩＦＯ
と送信パケット生成回路、応答パケットデコード回路、
およびトランザクションコントローラとの接続形態を示
す図であって、（ａ）が送信動作時の接続形態を示す
図、（ｂ）が受信動作時の接続形態を示す図である。FIG. 2 shows a FIFO by a selector in a transaction layer circuit during a transmission operation and a reception operation.
And a transmission packet generation circuit, a response packet decoding circuit,
FIGS. 3A and 3B are diagrams illustrating a connection configuration with a transaction controller. FIG. 3A illustrates a connection configuration during a transmission operation, and FIG. 3B illustrates a connection configuration during a reception operation.

【図３】本発明に係るトランザクション・レイヤ回路に
おける送信動作の概略を示す図である。FIG. 3 is a diagram schematically illustrating a transmission operation in the transaction layer circuit according to the present invention.

【図４】本発明に係るトランザクション・レイヤ回路に
おける受信動作の概略を示す図である。FIG. 4 is a diagram schematically illustrating a receiving operation in the transaction layer circuit according to the present invention.

【図５】ＩＥＥＥ１３９４規格のアシンクロナス転送を
説明するための図である。FIG. 5 is a diagram for explaining asynchronous transfer of the IEEE 1394 standard.

【符号の説明】[Explanation of symbols]

１０…リンク／トランザクションレイヤ集積回路、２０
…フィジカル・レイヤ回路、３０…ＨＤＤコントロー
ラ、４０…ローカルプロセッサ、１００，１００ａ…リ
ンク・レイヤ回路、１０１…リンクコア、１０２…ＣＰ
Ｕインタフェース回路、１０３…アシンクロナス送信用
ＦＩＦＯ、１０４…アシンクロナス受信用ＦＩＦＯ、１
０５，１０５ａ…分別回路、１０６…リゾルバ、１０７
…コントロールレジスタ、１２０…トランザクション・
レイヤ回路、１２１…トランスポートデータインタフェ
ース回路、１２１…要求パケット生成回路、１２３…応
答パケットデコード回路、１２４…第１ＦＩＦＯ、１２
５…第２ＦＩＦＯ、１２６…トランザクションコントロ
ーラ、１２７〜１３０…セレクタ。10 link / transaction layer integrated circuit, 20
... Physical layer circuit, 30 ... HDD controller, 40 ... Local processor, 100, 100a ... Link layer circuit, 101 ... Link core, 102 ... CP
U interface circuit, 103: Asynchronous transmission FIFO, 104: Asynchronous reception FIFO, 1
05, 105a: Classification circuit, 106: Resolver, 107
... Control register, 120 ... Transaction
Layer circuit, 121: transport data interface circuit, 121: request packet generation circuit, 123: response packet decoding circuit, 124: first FIFO, 12
5: second FIFO, 126: transaction controller, 127 to 130: selector.

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 自ノードとシリアルインタフェースバス
を介して接続された他ノード間でアシンクロナスパケッ
トの送受信を行うシリアルインタフェース回路であっ
て、 第１の記憶手段と、 記憶容量が上記第１の記憶手段により小さい第２の記憶
手段と、 読み出したデータに自己指定のラベルを付加して送信パ
ケットを生成し、他ノードのデータを自ノードへ転送す
る場合に、自己指定のラベルを付加した要求パケットを
生成する送信パケット生成回路と、 読み出しデータを他ノードへ転送する場合には、上記送
信パケット生成回路で生成されたデータを含む送信パケ
ットを上記第１の記憶手段に記憶させ、他ノードのデー
タを自ノードへ転送する場合には、上記送信パケット生
成回路で生成された要求パケットを上記第２の記憶手段
に記憶させ、他ノードからの要求パケットに対する応答
パケットを受信したときに、応答パケットの少なくとも
データ部を上記第１の記憶手段に記憶させる選択手段
と、 上記第１の記憶手段に記憶されたデータを含む送信パケ
ットまたは上記第２の記憶手段に記憶された要求パケッ
トを上記シリアルインタフェースバスに送出する第１の
データ転送回路と、 上記第１の記憶手段に記憶された応答パケットのデータ
を転送する第２のデータ転送回路とを有するシリアルイ
ンタフェース回路。1. A serial interface circuit for transmitting and receiving asynchronous packets between a self-node and another node connected via a serial interface bus, wherein the first storage means has a storage capacity of the first storage means. A second storage means smaller than the above, a transmission packet is generated by adding a self-designated label to the read data, and a request packet with the self-designated label is added when transferring data of another node to the own node. A transmission packet generation circuit to generate, and when transferring the read data to another node, store the transmission packet including the data generated by the transmission packet generation circuit in the first storage means, and store the data of the other node. When transferring the request packet to the own node, the request packet generated by the transmission packet generation circuit is stored in the second storage means. Selecting means for storing at least a data portion of a response packet in the first storage means when a response packet to a request packet from another node is received; and data stored in the first storage means A first data transfer circuit for sending a transmission packet or a request packet stored in the second storage means to the serial interface bus; and a second data transfer circuit for transferring data of a response packet stored in the first storage means. And a data transfer circuit. 【請求項２】 他ノードからの制御パケットを受け、当
該制御パケットの内容に応じて、上記選択手段に上記デ
ータおよび要求パケットの記憶先を指示する制御回路を
有する請求項１記載のシリアルインタフェース回路。2. The serial interface circuit according to claim 1, further comprising a control circuit for receiving a control packet from another node and instructing said selecting means to store the data and the request packet in accordance with the content of the control packet. . 【請求項３】 送信パケット生成回路は、読み出しデー
タを複数のデータに分割し、分割したデータ毎に上記ラ
ベルを付加し、他ノードのデータを自ノードへ転送する
場合にはデータをパケット化して転送できるように、ラ
ベルを指定した複数の要求パケットを生成して上記シリ
アルインタフェースバスに送出する請求項１記載のシリ
アルインタフェース回路。3. The transmission packet generation circuit divides read data into a plurality of data, adds the label to each of the divided data, and packetizes the data when transferring data of another node to the own node. 2. The serial interface circuit according to claim 1, wherein a plurality of request packets each specifying a label are generated and transmitted to the serial interface bus so that the request packets can be transferred. 【請求項４】 上記第１のデータ転送回路は、上記他ノ
ードからの送信パケットに対する応答パケットを受信
し、正常な場合に次の送信パケットを上記シリアルイン
タフェースバスに送出する請求項３記載のシリアルイン
タフェース回路。4. The serial communication device according to claim 3, wherein said first data transfer circuit receives a response packet to a transmission packet from said other node, and sends a next transmission packet to said serial interface bus when normal. Interface circuit. 【請求項５】 上記第１および第２の記憶手段は、ＦＩ
ＦＯメモリからなる請求項１記載のシリアルインタフェ
ース回路。5. The apparatus according to claim 1, wherein said first and second storage means include an FI
2. The serial interface circuit according to claim 1, comprising a FO memory.