JPH11177024A - Semiconductor device - Google Patents
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- JPH11177024A JPH11177024A JP33864597A JP33864597A JPH11177024A JP H11177024 A JPH11177024 A JP H11177024A JP 33864597 A JP33864597 A JP 33864597A JP 33864597 A JP33864597 A JP 33864597A JP H11177024 A JPH11177024 A JP H11177024A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、半導体基板上に
形成された素子上に、絶縁層を介して配置する配線層に
形成され、その素子に接続する電極配線を有し、それら
素子と電極配線とによる集積回路を備えた半導体装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an element formed on a semiconductor substrate, having an electrode wiring formed on a wiring layer disposed via an insulating layer and connecting to the element, and having the element and the electrode connected thereto. The present invention relates to a semiconductor device having an integrated circuit formed by wiring.
【0002】[0002]
【従来の技術】集積回路が形成されている半導体装置の
その集積回路の機能,動作方式,回路方式,回路パター
ン,記憶データなどを解析するため、従来より、半導体
装置に設けられている外部接続用の端子に電源を接続し
て電気信号を供給し、ICテスターなどで端子の信号の
入出力を測定する方法がある。また、それらの解析のた
め、半導体層地表面より光学顕微鏡などの形状認識装置
を用い、回路ブロック構成や回路パターンそのものを観
察し、さらに一歩進んで、外部接続用端子に現れない信
号を集積回路内部の配線上で観測する方法がある。2. Description of the Related Art In order to analyze the function, operation mode, circuit mode, circuit pattern, stored data, etc. of an integrated circuit of a semiconductor device on which the integrated circuit is formed, an external connection conventionally provided in the semiconductor device has been used. There is a method in which a power supply is connected to a power supply terminal to supply an electric signal, and the input / output of the terminal signal is measured by an IC tester or the like. In order to analyze them, observe the circuit block configuration and the circuit pattern itself using a shape recognition device such as an optical microscope from the ground surface of the semiconductor layer. There is a method to observe on internal wiring.
【0003】図5は、ICカードに搭載された半導体集
積回路における回路ブロックの一例を示す平面図であ
る。図5に示すように、チップ501上には、不揮発性
メモリであるEEPROM(Electrically Erasable Pr
ogramable Read Only Memory)502およびその書き込
み・消去のための電圧昇圧回路503をはじめとする周
辺回路、また、読み出し専用メモリであるROM50
4,演算や制御を行う中央処理ユニットであるCPU5
05,そして一時蓄えのメモリとしてのRAM506,
さらにセキュリティー認証用のマイクロプロセッサであ
るMPU507が形成されている。また、それらユニッ
トの周辺には、データバスおよび電源供給用の電極配線
が施され、それらに接続して外部接続用の端子への引き
出し電極パッド508が配置されている。FIG. 5 is a plan view showing an example of a circuit block in a semiconductor integrated circuit mounted on an IC card. As shown in FIG. 5, on the chip 501, an EEPROM (Electrically Erasable Prism) which is a nonvolatile memory is provided.
peripheral circuit such as a programmable read only memory (502) 502 and a voltage booster circuit 503 for writing / erasing the same, and a ROM 50 as a read only memory.
4. CPU 5 which is a central processing unit for performing calculations and controls
05, and RAM 506 as a temporary storage memory
Further, an MPU 507 which is a microprocessor for security authentication is formed. In addition, around the units, a data bus and an electrode wiring for power supply are provided, and a lead electrode pad 508 connected to the data bus and a terminal for external connection is arranged.
【0004】ところで、そのようなICカードに搭載さ
れたEEPROM502やROM504および認証用M
PU507には、通信の際に必要なプロトコル,認証用
の番号コード,使用金額,残り度数などの種々の重要な
データが格納されている。そのため、これらのコードや
データ類、さらには、半導体装置を構成する回路ブロッ
ク,回路パターンなどの情報は、ICカードの偽造を防
止する観点から、第三者によって読み出されることを防
止する必要がある。Incidentally, an EEPROM 502 and a ROM 504 mounted on such an IC card and an M
The PU 507 stores various important data such as a protocol required for communication, a number code for authentication, a usage amount, and a remaining frequency. Therefore, it is necessary to prevent these codes and data, as well as information such as circuit blocks and circuit patterns constituting the semiconductor device, from being read by a third party from the viewpoint of preventing forgery of the IC card. .
【0005】[0005]
【発明が解決しようとする課題】しかしながら、図5に
示したような従来の半導体装置においては、上部からの
観測によって回路構成ブロックを始め、機能素子回路,
EEPROMやROMおよび認証用MPUの配置を見る
ことができてしまう。また、その上、電子ビームを用い
たプロービング測定により、メモリ素子の内容を容易に
読んだり、セキュリティー認証用MPUをトリガー暴走
させて誤動作させて、認証そのものをスキップさせたり
することが可能であった。However, in the conventional semiconductor device as shown in FIG. 5, the circuit configuration block is started by observing from the top, and the functional element circuit,
The arrangement of the EEPROM, ROM and MPU for authentication can be seen. In addition, by probing measurement using an electron beam, it was possible to easily read the contents of the memory element, skip the authentication itself by causing the MPU for security authentication to run away as a trigger and malfunction. .
【0006】この発明は、以上のような問題点を解消す
るためになされたものであり、半導体装置の回路構成
や、それを構成しているメモリ素子の内容が、観察しに
くくなるようにすることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and is intended to make it difficult to observe the circuit configuration of a semiconductor device and the contents of a memory element constituting the semiconductor device. The purpose is to:
【0007】[0007]
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成された素子と、素子上に絶縁層
を介して配置された配線層と、遮光性を有する導電材料
から構成されて配線層に形成された電極配線とを有し、
素子と電極配線とによる集積回路が備えられた半導体装
置に、新たに、集積回路とは絶縁分離され、配線層の電
極配線の間に形成されて一定の電位とされた遮蔽用電極
配線を備えるようにした。従って、この半導体装置は、
電極配線とこれと同一の配線層に形成された遮蔽用電極
配線とにより、その配線層より下の層を覆うようにし
た。A semiconductor device according to the present invention comprises an element formed on a semiconductor substrate, a wiring layer disposed on the element via an insulating layer, and a conductive material having a light-shielding property. And electrode wiring formed on the wiring layer,
A semiconductor device provided with an integrated circuit including an element and an electrode wiring is newly provided with a shielding electrode wiring which is insulated and separated from the integrated circuit and formed between electrode wirings of a wiring layer and has a constant potential. I did it. Therefore, this semiconductor device
The layer below the wiring layer was covered with the electrode wiring and the shielding electrode wiring formed on the same wiring layer.
【0008】[0008]
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。はじめに、この発明の概要について
説明する。集積回路のある配線層に特に注目し、これを
模式的に示すと、図1(a)に示すように、基板に形成
されているMOSトランジスタ101より引き出された
ソース電極配線102とゲート電極配線103とドレイ
ン電極配線104とが形成されていることになる。この
とき、各配線には、外部との接続のためのパッド電極1
02a,103a,104aがそれぞれ接続している。
なお、それら電極配線は、遮光性を有する導電材料から
構成されているものとする。Embodiments of the present invention will be described below with reference to the drawings. First, an outline of the present invention will be described. Particular attention is paid to a certain wiring layer of the integrated circuit, and this is schematically shown. As shown in FIG. 1A, a source electrode wiring 102 and a gate electrode wiring drawn from a MOS transistor 101 formed on a substrate. 103 and the drain electrode wiring 104 are formed. At this time, each wiring has a pad electrode 1 for connection to the outside.
02a, 103a and 104a are respectively connected.
Note that these electrode wirings are made of a conductive material having a light-shielding property.
【0009】そして、この発明では、その配線層におい
て、それら電極配線が形成されていない領域に、集積回
路を構成する電極配線とは絶縁分離された状態で、遮蔽
用電極配線105を形成するようにしたものである。た
だし、例えば、ソース電極配線102との間には配線間
容量が発生するので、この遮蔽用電極配線105が浮遊
していると集積回路の動作に悪影響を及ぼす。このた
め、遮蔽用電極配線105は、例えば集積回路が形成さ
れている基板に接続させておき、常に同電位となるよう
にしておく。このように、遮蔽用電極配線105を形成
しておくことで、この集積回路の上部からの観察による
回路パターンの認識を困難にできる。According to the present invention, the shielding electrode wiring 105 is formed in a region where the electrode wiring is not formed in the wiring layer, in a state where the electrode wiring constituting the integrated circuit is insulated and separated. It was made. However, for example, since capacitance between the source electrode wiring 102 and the source electrode wiring 102 is generated, the floating of the shielding electrode wiring 105 adversely affects the operation of the integrated circuit. For this reason, the shielding electrode wiring 105 is connected to, for example, a substrate on which an integrated circuit is formed, and is always kept at the same potential. By forming the shielding electrode wiring 105 in this way, it is difficult to recognize the circuit pattern by observing the integrated circuit from above.
【0010】ところで、上述したような半導体装置の製
造においては、例えばその配線パターンの形成によく知
られているようにフォトリソグラフィ技術が用いられ、
そこでは、フォトマスク(レチクル)が原板として用い
られる。そして、上述した発明による遮蔽用電極配線
は、所定の配線層と同時に形成でき、その配線層を形成
するためのレチクル上に、集積回路を構成するための配
線パターンの反転パターンを用意しておけばよいことに
なる。In the manufacture of a semiconductor device as described above, for example, a photolithography technique is used as is well known for forming the wiring pattern.
There, a photomask (reticle) is used as an original. The shielding electrode wiring according to the above-described invention can be formed simultaneously with a predetermined wiring layer, and an inversion pattern of a wiring pattern for forming an integrated circuit is prepared on a reticle for forming the wiring layer. It will be good.
【0011】以下に、そのレチクルの作製に関して簡単
に説明する。ここでは、図1に示した配線層の形成に関
して説明する。まず、図2(a)に示すように、集積回
路を形成するための本来の配線パターン201を作成す
る。ついで、図2(b)に示すように、その本来の配線
パターン201の反転パターン202を作成する。そし
て、図2(c)に示すように、例えば反転パターン20
2のパターン領域を、パターンルールで許容される最小
線幅、例えば、0.5μm程度後退させた遮蔽用電極配
線パターン202aを作成する。そして、図2(d)に
示すように、配線パターン201と遮蔽用電極配線パタ
ーン202aとを合わせて、配線層形成用のレチクル2
10を形成するようにすればよい。それらの作業は、よ
く知られているCADツールを用いることによって、自
動的に行うことが可能であり、回路の配線設計パターン
を入力することで、自動的に反転させることによる遮蔽
用電極配線パターンを合成したレチクルパターンを得る
ことができる。Hereinafter, the fabrication of the reticle will be briefly described. Here, formation of the wiring layer shown in FIG. 1 will be described. First, as shown in FIG. 2A, an original wiring pattern 201 for forming an integrated circuit is created. Next, as shown in FIG. 2B, an inverted pattern 202 of the original wiring pattern 201 is created. Then, for example, as shown in FIG.
The shielding electrode wiring pattern 202a is created by retreating the second pattern area by the minimum line width allowed by the pattern rule, for example, about 0.5 μm. Then, as shown in FIG. 2D, the reticle 2 for forming a wiring layer is formed by combining the wiring pattern 201 and the shielding electrode wiring pattern 202a.
10 may be formed. These operations can be performed automatically by using a well-known CAD tool. By inputting a circuit wiring design pattern, the shielding electrode wiring pattern is automatically inverted. Can be obtained.
【0012】実施の形態1 以下、この発明の第1の実施の形態について説明する。
この実施の形態1においては、上述した遮蔽用電極配線
をEEPROMに適用した場合について説明する。図3
は、この実施の形態1における半導体装置の構成を示す
平面図(a)および断面図(b),(c)である。ま
た、図3(d)にその等価回路を示す。この実施の形態
1では、ビット線が形成される層に遮蔽用電極配線を備
えるようにしたものである。図3に示すように、この半
導体装置は、半導体基板301上の素子分離領域302
で区画された領域に、ゲート絶縁膜303を介してフロ
ーティングゲート304が形成され、また、その上に制
御ゲート305が形成され、メモリセルを構成するよう
にしている。Embodiment 1 Hereinafter, a first embodiment of the present invention will be described.
In the first embodiment, a case will be described in which the above-described shielding electrode wiring is applied to an EEPROM. FIG.
1A is a plan view showing a configuration of a semiconductor device according to the first embodiment, and FIGS. FIG. 3D shows an equivalent circuit thereof. In the first embodiment, a layer in which a bit line is formed is provided with a shielding electrode wiring. As shown in FIG. 3, the semiconductor device includes an element isolation region 302 on a semiconductor substrate 301.
A floating gate 304 is formed in a region defined by a gate insulating film 303 via a gate insulating film 303, and a control gate 305 is formed thereon to constitute a memory cell.
【0013】また、それら素子上に層間絶縁膜306を
介してビット線307が形成されている。ここで、図3
(c)のフローティングゲート304がのびている方向
と垂直な面の断面を見ると、フローティングゲート30
4両脇の半導体基板301に形成されたソース・ドレイ
ン301aの一方より、ビット線307に接続するビッ
ト線コンタクト307aがとられている。そして、この
実施の形態1では、ビット線307が形成されている配
線層に、隣り合ったビット線307の間に、遮蔽用電極
配線307bを備えるようにしたものである。この遮蔽
用電極配線307bは、この半導体装置の動作に直接関
与するものではなく、見せかけの配線である。このよう
な遮蔽用電極配線307bを挿入することにより、この
半導体装置の回路パターンの解読が、著しく困難にな
る。A bit line 307 is formed on these elements via an interlayer insulating film 306. Here, FIG.
Looking at the cross section of the plane perpendicular to the direction in which the floating gate 304 extends in FIG.
A bit line contact 307a connected to the bit line 307 is formed from one of the source / drain 301a formed on the four semiconductor substrates 301 on both sides. In the first embodiment, the shielding electrode wiring 307b is provided between the adjacent bit lines 307 in the wiring layer on which the bit lines 307 are formed. The shielding electrode wiring 307b does not directly affect the operation of the semiconductor device, but is a dummy wiring. By inserting such a shielding electrode wiring 307b, it becomes extremely difficult to decode the circuit pattern of the semiconductor device.
【0014】ところで、この遮蔽用電極配線307b
は、導電性を有する材料から構成されることになる。従
って、遮蔽用電極配線307bと隣のビット線307線
との間には容量が発生する。ここで、遮蔽用電極配線3
07bの電位が完全に浮遊していると、ビット線307
を伝播する信号により、遮蔽用電極配線307bの電位
も変動することになり、回路へ悪影響を及ぼしてしま
う。このため、遮蔽用電極配線307bは、例えば、メ
モリブロックの終端部分で、半導体基板301へ接地さ
せるようにし、常に同電位としておく。By the way, this shielding electrode wiring 307b
Is made of a conductive material. Therefore, a capacitance is generated between the shielding electrode wiring 307b and the adjacent bit line 307. Here, the shielding electrode wiring 3
When the potential of 07b is completely floating, the bit line 307
, The potential of the shielding electrode wiring 307b also fluctuates, which adversely affects the circuit. For this reason, the shielding electrode wiring 307b is grounded to the semiconductor substrate 301 at the terminal end of the memory block, for example, and always has the same potential.
【0015】通常、ICカードに搭載されるメモリデバ
イスは、さほど大容量ではないので、1.5μmルール
で設計される256Kバイト程度の容量のフラッシュメ
モリである。この場合、配線ピッチは2μm程度であ
り、その間に上述した遮蔽用電極配線を挿入することが
可能である。この場合、遮蔽用電極配線を挿入すること
により、基板に形成されているメモリ素子間の隙間を、
約50%は遮蔽できる。このような遮蔽により、光学的
な励起光の進入を半減させることができる。そして、メ
モリデバイスの記憶内容の読み出しも、その分困難なも
のとすることができる。Usually, a memory device mounted on an IC card is not so large in capacity, and is a flash memory having a capacity of about 256 Kbytes designed according to the 1.5 μm rule. In this case, the wiring pitch is about 2 μm, and the above-mentioned shielding electrode wiring can be inserted between them. In this case, by inserting the shielding electrode wiring, the gap between the memory elements formed on the substrate is reduced.
About 50% can be shielded. Such shielding can reduce the entrance of optical excitation light by half. Then, reading of the stored contents of the memory device can be made more difficult.
【0016】実施の形態2 図4は、この実施の形態2における半導体装置の構成を
示す平面図(a)および断面図(b),(c),(d)
である。この実施の形態2においては、上述した遮蔽用
電極配線をDRAMに適用した場合について説明する。
図4に示すように、この半導体装置は、半導体基板40
1上の素子分離領域402で区画された領域に、ゲート
絶縁膜403を介してゲート電極(ワード線)404が
形成されている。また、ゲート電極404両脇の半導体
基板401には、ソース・ドレイン405が形成され、
それらでMOSトランジスタが形成されている。なお、
2つの隣り合うMOSトランジスタが、ドレインを共通
しているSecond Embodiment FIG. 4 is a plan view (a) and sectional views (b), (c), and (d) showing a configuration of a semiconductor device according to a second embodiment.
It is. In the second embodiment, a case will be described in which the above-described shielding electrode wiring is applied to a DRAM.
As shown in FIG. 4, the semiconductor device includes a semiconductor substrate 40
A gate electrode (word line) 404 is formed in a region partitioned by the element isolation region 402 on the first through a gate insulating film 403. Further, a source / drain 405 is formed on the semiconductor substrate 401 on both sides of the gate electrode 404,
These form a MOS transistor. In addition,
Two adjacent MOS transistors have a common drain
【0017】また、MOSトランジスタのソース・ドレ
イン405の一方(ソース)上の領域に一部がかかるよ
うに、セルプレート406が形成されている。このセル
プレート406の一部とソース・ドレイン405の一方
(ソース)上の領域とでキャパシタが形成され、図4
(a)の領域410が、1つのMOSトランジスタとキ
ャパシタとからなる1つのメモリセルとなる。また、平
面的に見ると、ワード線404に直交してビット線40
7が配置されている。この、ビット線407は、層間絶
縁膜408を介してワード線404上に形成され、前述
した2つの隣り合うMOSトランジスタが共通にしてい
るドレインにコンタクトしている。A cell plate 406 is formed so as to partially cover a region on one (source) of the source / drain 405 of the MOS transistor. A capacitor is formed by a part of the cell plate 406 and a region on one of the source / drain 405 (source).
The region 410 in FIG. 4A becomes one memory cell including one MOS transistor and one capacitor. Also, when viewed in a plane, the bit line 40 is orthogonal to the word line 404.
7 are arranged. The bit line 407 is formed on the word line 404 via the interlayer insulating film 408, and is in contact with the drain which is shared by the two adjacent MOS transistors.
【0018】そして、この実施の形態2では、ビット線
407が形成されている同一の配線層において、そのビ
ット線407の間に配置するように遮蔽用電極配線40
7aを形成するようにした。この遮蔽用電極配線407
aは、上記実施の形態1の場合と同様であり、この半導
体装置の動作に直接関与するものではなく、見せかけの
配線である。このような遮蔽用電極配線407aを挿入
することにより、図4から明らかなように、キャパシタ
形成領域が上部より観察することが困難となっている。
従って、電子ビームなどの手法により、その電荷蓄積状
態を読み取ることが困難になっている。In the second embodiment, in the same wiring layer where the bit line 407 is formed, the shielding electrode wiring 40 is arranged so as to be arranged between the bit lines 407.
7a was formed. This shielding electrode wiring 407
“a” is the same as in the first embodiment, and does not directly affect the operation of the semiconductor device, but is a dummy wiring. By inserting such a shielding electrode wiring 407a, it is difficult to observe the capacitor formation region from above, as is apparent from FIG.
Therefore, it is difficult to read the charge storage state by a method such as an electron beam.
【0019】そして、上記実施の形態1と同様であり、
この遮蔽用電極配線407aは、導電性を有する材料か
ら構成されることになる。従って、遮蔽用電極配線40
7aと隣のビット線407線との間には容量が発生す
る。ここで、遮蔽用電極配線407aの電位が完全に浮
遊していると、ビット線407を伝播する信号により、
遮蔽用電極配線407aの電位も変動することになり、
回路へ悪影響を及ぼしてしまう。このため、遮蔽用電極
配線407aは、例えば、メモリブロックの終端部分
で、半導体基板401へ接地させるようにし、常に同電
位としておく。The same as in the first embodiment,
The shielding electrode wiring 407a is made of a conductive material. Therefore, the shielding electrode wiring 40
A capacitance is generated between the bit line 7a and the adjacent bit line 407. Here, when the potential of the shielding electrode wiring 407a is completely floating, a signal propagating through the bit line 407 causes
The potential of the shielding electrode wiring 407a also fluctuates,
The circuit will be adversely affected. For this reason, the shielding electrode wiring 407a is grounded to the semiconductor substrate 401, for example, at the end of the memory block, and is always kept at the same potential.
【0020】ところで、遮蔽用電極配線407aを常に
同電位とするためには、それらを半導体基板401に接
地するだけではなく、次に示すようにしてもよい。すな
わち、ビット線407の配線層より上部の配線層に配置
した電位供給配線に、遮蔽用電極配線407aを接続
し、その電位供給配線により遮蔽用電極配線407aに
常に一定の電位を印加するようにしてもよい。また、そ
の電位供給配線を、遮光性を有する材料による最上層の
配線層に配置し、加えて、所用の領域が覆われるように
その電位供給配線を形成するようにしてもよい。このよ
うにすることで、まず、半導体装置最上層に配置された
電位供給配線を取り除かなければ、半導体装置の回路構
成を観察することができない。そして、半導体装置の回
路構成を観察しようとして電位供給配線を取り除けば、
遮蔽用電極配線が浮遊した状態となり、半導体装置が正
常な動作をしなくなる。In order to keep the shielding electrode wirings 407a always at the same potential, they may not only be grounded to the semiconductor substrate 401 but also as shown below. That is, the shielding electrode wiring 407a is connected to the potential supply wiring arranged in the wiring layer above the wiring layer of the bit line 407, and a constant potential is always applied to the shielding electrode wiring 407a by the potential supply wiring. You may. Further, the potential supply wiring may be arranged in the uppermost wiring layer made of a material having a light-shielding property, and the potential supply wiring may be formed so as to cover a required region. By doing so, the circuit configuration of the semiconductor device cannot be observed unless the potential supply wiring arranged in the uppermost layer of the semiconductor device is first removed. Then, if the potential supply wiring is removed to observe the circuit configuration of the semiconductor device,
The shield electrode wiring is in a floating state, and the semiconductor device does not operate normally.
【0021】[0021]
【発明の効果】以上説明したように、この発明では、半
導体基板上に形成された素子と、素子上に絶縁層を介し
て配置された配線層と、遮光性を有する導電材料から構
成されて配線層に形成された電極配線とを有し、素子と
電極配線とによる集積回路が備えられた半導体装置に、
新たに、集積回路とは絶縁分離され、配線層の電極配線
の間に形成されて一定の電位とされた遮蔽用電極配線を
備えるようにした。従って、この半導体装置は、電極配
線とこれと同一の配線層に形成された遮蔽用電極配線と
により、その配線層より下の層を覆うようにした。この
結果、この発明によれば、半導体装置の回路構成や、そ
れを構成しているメモリ素子の内容が、観察しにくくな
るという効果を有している。As described above, according to the present invention, a device formed on a semiconductor substrate, a wiring layer disposed on the device via an insulating layer, and a conductive material having a light-shielding property are provided. A semiconductor device having an electrode wiring formed in a wiring layer and having an integrated circuit formed by the element and the electrode wiring;
A new shielding electrode wiring is provided between the electrode wirings of the wiring layer, which is insulated and separated from the integrated circuit and has a constant potential. Therefore, in this semiconductor device, the layer below the wiring layer is covered with the electrode wiring and the shielding electrode wiring formed on the same wiring layer. As a result, according to the present invention, there is an effect that it is difficult to observe the circuit configuration of the semiconductor device and the contents of the memory element constituting the semiconductor device.
【図1】 この発明の概要を説明するための平面図であ
る。FIG. 1 is a plan view for explaining an outline of the present invention.
【図2】 この発明を実施するときに用いるレチクルの
1例を説明するための平面図である。FIG. 2 is a plan view illustrating an example of a reticle used when embodying the present invention.
【図3】 この発明の第1の実施の形態における半導体
装置の構成を示す平面図(a),断面図(b),(c)
および回路図(d)である。FIG. 3 is a plan view (a), a sectional view (b), and (c) showing the configuration of the semiconductor device according to the first embodiment of the present invention.
And a circuit diagram (d).
【図4】 この発明の第2の実施の形態における半導体
装置の構成を示す平面図(a)および断面図(b),
(c),(d)である。FIG. 4 is a plan view (a) and a sectional view (b) showing a configuration of a semiconductor device according to a second embodiment of the present invention;
(C) and (d).
【図5】 ICカードに搭載された半導体集積回路にお
ける回路ブロックの一例を示す平面図である。FIG. 5 is a plan view showing an example of a circuit block in a semiconductor integrated circuit mounted on an IC card.
101…MOSトランジスタ、102…ソース電極配
線、103…ゲート電極配線、104…ドレイン電極配
線、105…遮蔽用電極配線。101: MOS transistor, 102: source electrode wiring, 103: gate electrode wiring, 104: drain electrode wiring, 105: shielding electrode wiring.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 (72)発明者 前田 正彦 東京都新宿区西新宿三丁目19番2号 日本 電信電話株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hideyuki Umino 3-19-2 Nishi-Shinjuku, Shinjuku-ku, Tokyo Japan Telegraph and Telephone Corporation (72) Inventor Masahiko Maeda 3- 19-2, Nishi-Shinjuku, Shinjuku-ku, Tokyo No. Japan Telegraph and Telephone Corporation
Claims (4)
素子上に絶縁層を介して配置された配線層と、遮光性を
有する導電材料から構成されて前記配線層に形成された
電極配線とを有し、前記素子と前記電極配線とによる集
積回路が備えられた半導体装置において、 前記集積回路とは絶縁分離され、前記配線層の前記電極
配線の間に形成されて一定の電位とされた遮蔽用電極配
線を備えたことを特徴とする半導体装置。1. An element formed on a semiconductor substrate, a wiring layer disposed on the element via an insulating layer, and an electrode wiring formed of a conductive material having a light shielding property and formed on the wiring layer. And a semiconductor device provided with an integrated circuit including the element and the electrode wiring, wherein the integrated circuit is insulated and separated from the integrated circuit, and is formed between the electrode wirings of the wiring layer to have a constant potential. A semiconductor device comprising a shielding electrode wiring.
ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein said shielding electrode wiring is connected to said semiconductor substrate.
された電位供給配線を介して一定の電位が供給されるこ
とを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the shielding electrode wiring is supplied with a constant potential via a potential supply wiring formed in a layer different from the wiring layer. Semiconductor device.
に配置され、前記集積回路とは絶縁分離した状態で前記
集積回路を覆うように形成されていることを特徴とする
半導体装置。4. The semiconductor device according to claim 3, wherein the potential supply wiring is disposed on the integrated circuit of the semiconductor device, and is formed so as to cover the integrated circuit while being insulated and separated from the integrated circuit. A semiconductor device characterized by being performed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33864597A JPH11177024A (en) | 1997-12-09 | 1997-12-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33864597A JPH11177024A (en) | 1997-12-09 | 1997-12-09 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11177024A true JPH11177024A (en) | 1999-07-02 |
Family
ID=18320127
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33864597A Pending JPH11177024A (en) | 1997-12-09 | 1997-12-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11177024A (en) |
-
1997
- 1997-12-09 JP JP33864597A patent/JPH11177024A/en active Pending
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