JPH11175349A - データ列生成方法及び装置、変換方法、及びコンピュータ - Google Patents

データ列生成方法及び装置、変換方法、及びコンピュータ

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JPH11175349A
JPH11175349A JP9308212A JP30821297A JPH11175349A JP H11175349 A JPH11175349 A JP H11175349A JP 9308212 A JP9308212 A JP 9308212A JP 30821297 A JP30821297 A JP 30821297A JP H11175349 A JPH11175349 A JP H11175349A
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一則 緒方
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秀昭 小松
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Abstract

(57)【要約】 （修正有） 【課題】限られたリソースにおいて高速にＪａｖａのバ
イトコードを実行可能とするコンパイラ。 【解決手段】バイトコード１４を、各バイトコードに対
応する処理ルーチンのアドレスをオペコードとする中間
コード１０２に変換し、中間コードの順番に処理ルーチ
ンを実行する、この時中間コードを固定長にし、その中
でオペコードのビット位置も固定する。また処理ルーチ
ンを、メモリ上の連続領域に配置し、オペコードには処
理ルーチン群１０４の先頭アドレスからのオフセットを
用いる。さらに、ＣＰＵのパイプラインの空きを利用し
て、中間コードのための本来の処理に並行して、次の中
間コードの処理ルーチンにジャンプするための命令群の
一部（オペランドの生成及びジャンプ）、及び次の次の
中間コードの処理ルーチンにジャンプするための命令群
の一部（中間コードのプリフェッチと処理ルーチンのア
ドレス計算）を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンパイラに関
し、より詳しくは、Ｊａｖａのジャスト・イン・タイム
・コンパイラ（Just In Time (JIT) Compiler）に関す
る（Ｊａｖａは、SunMicrosystemsの商標）。
【０００２】
【従来の技術】Ｊａｖａは、インターネットの普及によ
り、広く用いられている。これは、主に、図１に示した
ように、サーバ・コンピュータ１内のＪａｖａコンパイ
ラ１２によってコンパイルされたＪａｖａソースコード
１０のコンパイル結果であるバイトコード１４の性質に
よる。このバイトコード１４は、クライアント・コンピ
ュータ５内のＯＳ（Operating System）５３やＣＰＵ等
のハードウエア５５に依存せず、これによりネットワー
ク３に接続された様々なクライアント・コンピュータ５
で実行することが可能となっている。反面、クライアン
ト・コンピュータ５内で再度バイトコードを解釈しなけ
ればならないので、実行速度が遅くなるという欠点もあ
る。なお、クライアント・コンピュータ５は、通常のコ
ンピュータの他、メモリの大きさが小さかったり、ハー
ドディスク等の補助記憶装置を含まないような、いわゆ
るネットワーク・コンピュータや情報家電の場合もあ
る。
【０００３】バイトコード１４は、クライアント・コン
ピュータ５内のＷＷＷブラウザ（World Wide Web Brows
er）などに設けられたＪａｖａ仮想マシン（Java VM）
５２にとってネイティブ・コードであり、実際ハードウ
エア５５のＣＰＵにて実行する場合には、Ｊａｖａイン
タープリタ５４や、Ｊａｖａ ＪＩＴコンパイラ５６を
用いる。
【０００４】インタープリタ５４は、実行時にバイトコ
ード１４をデコードし、命令ごとに用意される処理ルー
チンを呼び出して実行する。インタープリタ方式の利点
は、バイトコードを読み込むとすぐに実行を開始できる
こと、及び一般にバイトコードはサイズが小さいので実
行に必要なメモリ量が少ないことである。欠点は、実行
速度が遅いことであり、その原因は、実行時にバイトコ
ードのデコードをするために以下の問題を生ずるからで
ある。 （ａ）Ｊａｖａバイトコードは可変長フォーマットなの
で、ＣＰＵで多段プリフェッチによる最適化が困難であ
る。 （ｂ）頻出するバイトコードにルールを適用する等の最
適化が困難である。複雑なルールや多くのルールを適用
しようとすると、ルールが適用できるバイトコード列の
検出に時間がかかり実用的でなくなってしまう。 （ｃ）パラメータの読み出しが処理ルーチンの先頭でし
かできず、直ぐに処理を開始できない。 （ｄ）デコード・ループが存在するので、全てのバイト
コードの処理時間にデコード・ループの処理時間が加算
される。そのため、デコード・ループの速度以上には速
くできない。
【０００５】一方、ＪＩＴコンパイラ５６は、バイトコ
ードを事前にあるいは実行する直前にコンパイラを用い
てマシン・コードに変換してそれを実行する。この方式
の利点は、コンパイラの技術を用いて、変換するマシン
・コードの最適化を行うことにより、変換されたコード
の実行速度が速いことである。しかし、従来ある最適化
コンパイラでは、インタープリタより多くのメモリやＣ
ＰＵパワーを必要とするという欠点がある。
【０００６】また、スレディッド・コード（Threaded C
ode）を用いてバイトコードをサブルーチン・コールに
変換して実行するという技術もある。スレディッド・コ
ードとは、バイトコードごとに用意された、対応するバ
イトコードの処理を行うサブルーチンと、バイトコード
に従ってパラメータ・セットとサブルーチン・コールを
行うマシン・コードの組を指す。これは、最小のマシン
・コード・サイズで、バイトコードをマシン・コードに
コンパイルしたものである。バイトコードをスレディッ
ド・コードに変換して実行する場合、従来の最適化を実
施するコンパイラよりは少ないリソースで、インタープ
リタよりも高速に実行できるという効果がある。しか
し、以下の問題点もある。 （ａ）例えば、３２ビットのＲＩＳＣ型ＣＰＵでＪａｖ
ａバイトコードを実行する場合、変換したパラメータセ
ットとコール命令が占めるメモリのサイズが、平均でバ
イトコードの４倍程度になる。 （ｂ）頻出するバイトコード列にルールベースの最適化
を適用する場合、バイトコード列が複数の基本ブロック
（Basic Block）にまたがっていないことを確認するた
めに、プログラム構造を解析する必要があり、そのオー
バーヘッドが最適化の効果を相殺する。 （ｃ）中間コードもマシン・コードであるため、中間コ
ードを読み込むために、以前実行した処理ルーチンが命
令キャッシュから追い出されることがある。
【０００７】
【発明が解決しようとする課題】従来技術では、ネット
ワーク・コンピュータや、情報家電などに組み込まれ
る、Ｊａｖａバイトコードのコンパイラとして、少ない
リソースで高速実行を可能にするものはない。
【０００８】よって、本願発明の目的は、限られたリソ
ースにおいて高速にＪａｖａのバイトコードを実行可能
とするコンパイラを提供することである。
【０００９】さらに、プログラム構造解析を実施せずに
ルールベースの最適化を実施可能とするコンパイラを提
供することも目的である。
【００１０】プログラムの基本ブロックの切れ目に関係
なくルールを適用できるようにして、プログラムの実行
を最適化することも目的である。
【００１１】さらに、ＣＰＵの能力を最大限に活用す
る、バイトコードに対応する処理ルーチンの命令構成を
提供することも目的である。
【００１２】
【課題を解決するための手段】本発明では、バイトコー
ドを、各バイトコードに対応する処理ルーチンのアドレ
スをオペコードとする中間コードに変換し、中間コード
の順番に処理ルーチンを実行する手法を採用する。この
時、中間コードを固定長にし、その中でオペコードのビ
ット位置も固定する。また、処理ルーチンを、メモリ上
の連続領域に配置し、オペコードには処理ルーチン群の
先頭アドレスからのオフセットを用いる。これにより、
中間コードに対応する処理ルーチンのアドレス生成及び
オペランドの生成も高速に実施できるようになる。さら
に、ＣＰＵのパイプラインの空きを利用して、中間コー
ドのための本来の処理に並行して、次の中間コードの処
理ルーチンにジャンプするための命令群の一部（オペラ
ンドの生成及びジャンプ）、及び次の次の中間コードの
処理ルーチンにジャンプするための命令群の一部（中間
コードのプリフェッチと処理ルーチンのアドレス計算）
を実行することができる。これは、デコードとジャンプ
の処理に必要な時間を節約することになり、実行速度を
上げることができる。また、中間コードは命令ではなく
データであるから、命令キャッシュを処理ルーチン群を
キャッシュするためだけに用いることができる。そのた
め、中間コードをパラメータセットと処理ルーチンへの
サブルーチンコールで実現する従来技術よりも、命令キ
ャッシュの使用効率がよくなる。
【００１３】また、本願発明の第２の特徴ではプログラ
ムの構造解析を実施せずに、イディオムによるルールベ
ースの最適化を実施する。具体的には、Ａ，Ｂ，Ｃ，Ｄ
というバイトコード列があり且つイディオムとしてＡＢ
ＣＤが定義されている場合、ＡというバイトコードをＡ
ＢＣＤの処理ルーチンのアドレスをオペコードとする中
間コードａｂｃｄに変換し、Ｂ，Ｃ，Ｄについては、そ
れぞれに対応する処理ルーチンのアドレスをオペコード
とする中間コードｂ，ｃ，ｄに変換する。すなわち、ａ
ｂｃｄ，ｂ，ｃ，ｄという順番で中間コードが生成され
る。ａｂｃｄの処理終了後にｄの後ろにジャンプするよ
うになっていれば、ｂ，ｃ，ｄに飛び込みがある場合で
も対処することができ、同一処理を保証しつつ処理の高
速化が図れる。中間コードを減少させることはできない
が、プログラムの構造解析をせずにイディオムによるル
ールベースの最適化ができる。逆に、従来では飛び込み
がある場合にはルールの適用ができないので、ルールの
適用範囲を拡大したとも言える。
【００１４】以上をまとめると以下のようになる。すな
わち、一期間に２命令以上実行できるプロセッサによっ
て実行される複数の処理ルーチンの各々は、処理ルーチ
ン本来の処理命令に加えて、当該処理ルーチンの次に実
行される第２処理ルーチンへジャンプするための命令群
の一部と、当該処理ルーチンの次の次に実行される第３
処理ルーチンへジャンプするための命令群の一部とを含
む。２つの処理ルーチンにおいて、１つの処理ルーチン
を実行するために必要な前処理を分割して処理すること
により、ジャンプ及びデコードのペナルティーなしで且
つ１つの処理ルーチン内の命令を無理なく最適化するこ
とができる。この処理ルーチンは、コンパイラの他の要
素と同様に、実行される場合にはメインメモリ上に記憶
される。
【００１５】また、各処理ルーチンは、処理の流れを規
定するコード列の各コードに対応するものであって、第
２処理ルーチンへジャンプするための命令群の一部を、
第２処理ルーチンのためのオペランド生成命令及び第２
処理ルーチンへのジャンプ命令を含み、第３処理ルーチ
ンへジャンプするための命令群の一部を、コード列にお
ける、第３処理ルーチンに対応するコードをフェッチす
る命令、及び第３処理ルーチンのアドレスを計算する命
令を含むようにすることも考えられる。
【００１６】さらに、各処理ルーチンは、処理の流れを
規定するコード列の各コードに対応するものであって、
複数の処理ルーチンをまとめたイディオム処理ルーチン
が、コード列における、第２処理ルーチンに対応するコ
ードをフェッチする命令、第２処理ルーチンのアドレス
を計算する命令、第２処理ルーチンのためのオペランド
生成命令、及び第２処理ルーチンへのジャンプ命令と、
コード列における、第３処理ルーチンに対応するコード
をフェッチする命令、及び第３処理ルーチンのアドレス
を計算する命令とを含むようにすることも考えられる。
プログラム解析を実施せずにイディオムによる最適化を
実施すると、先に述べた例ではａｂｃｄ，ｂ，ｃ，ｄと
いう順番で中間コードが生成される。ａｂｃｄの前の中
間コードについての処理ルーチンでは、ｂのプリフェッ
チ及びｂの処理ルーチンのアドレス計算が実施されてし
まう。しかし、ａｂｃｄの次に処理される中間コードは
ｄの後の中間コードであり、ｂではないので、プリフェ
ッチ及びアドレス計算をやり直す必要がある。よって、
イディオム処理ルーチンでは上で述べた命令を必要とす
る。
【００１７】また、第１種類のデータ列（バイトコード
列）から第２種類のデータ列（中間コード列）を生成す
る際には、第１種類のデータを読み出すステップと、読
み出された第１種類のデータ列が、複数の第１種類のデ
ータを１つにまとめた、所定のイディオム・データに該
当するか判断するステップと、読み出された第１種類の
データ列がイディオム・データに該当する場合には、読
み出された第１種類のデータ列の先頭データを、イディ
オム・データに対応する第２種類のデータに変換するス
テップとを含む。先に述べた例では、バイトコードＡが
中間コードａｂｃｄに変換されたことに対応する。
【００１８】読み出された第１種類のデータ列のうち先
頭データ以外の各データを、それぞれ対応する第２種類
のデータに変換するステップとをさらに含むようにする
ことも考えられる。先に述べた例では、バイトコード
Ｂ，Ｃ，及びＤがそれぞれ中間コードｂ，ｃ，ｄに変換
されたことに対応する。
【００１９】読み出された第１種類のデータ列のうち先
頭データ以外のデータ列が、所定のイディオム・データ
を構成するデータ列に該当する可能性があるか判断する
第２判断ステップと、可能性がないと判断された場合、
先頭データの次のデータを、対応する第２種類のデータ
に変換するステップとをさらに含むようにすることも考
えられる。先に述べた例では、ＢＣＤ又はＢＣＤＸ（Ｘ
は１以上のバイトコード）というイディオムが存在しな
い例であったが、一般的には、ＢＣＤ又はＢＣＤＸとい
うイディオムが定義されている場合もある。よって、こ
の可能性を判断して、可能性がない場合に、次のバイト
コードを対応する中間コードに変換する。
【００２０】よって、第２判断ステップを、読み出され
た第１種類のデータ列のうち第２種類のデータに変換し
ていないデータ列について実施するステップとをさらに
含むようにすることも考えられる。先に述べた例では、
ＣやＤからイディオムが定義されている場合も考えられ
るからである。
【００２１】なお以上の処理は、判断ステップの前に、
第１種類のデータ列の構造を解析しないで実施できる。
【００２２】第２判断ステップで可能性があると判断さ
れた場合、読み出された第１種類のデータ列のうち第２
種類のデータに変換されていないデータ列自身が所定の
イディオム・データに該当するか判断するステップと、
読み出された第１種類のデータ列のうち第２種類のデー
タに変換されていないデータ列自身が所定のイディオム
・データに該当する場合、第２種類のデータに変換され
ていないデータの先頭データを、当該該当するイディオ
ム・データに対応する第２種類のデータに変換するステ
ップとをさらに含むようにすることも可能である。これ
は、ＢＣＤというイディオムが定義されていた場合の処
理の一例である。
【００２３】これまでに述べた、第２種類のデータに変
換するステップは、第１種類のデータに対応する処理ル
ーチンのアドレスを計算するステップを含むようにする
ことも考えられる。中間コードでオペコードを処理ルー
チンのアドレスとする場合には、この計算を必要とす
る。
【００２４】以上の処理は、専用の装置によって実施す
ることも、コンピュータのプログラムとして実施するこ
とも可能である。さらに、処理ルーチンやこのプログラ
ムは、フロッピー・ディスクやＣＤ−ＲＯＭ等の記憶媒
体や、メインメモリやハードディスク等の記憶装置に記
憶される。
【００２５】
【発明の実施の形態】本発明におけるシステム全体の装
置構成は図１と同様である。クライアント・コンピュー
タのメインメモリにロードされたＪＩＴコンパイラ５６
をブロック図で表すと図２のようになる。バイトコード
１４は、例えばネットワーク３を介してクライアント・
コンピュータ５に受信され、メインメモリにロードされ
る。また、各バイトコードに対応する処理ルーチン群１
０４は、メインメモリ上に連続して配置され、ここでは
処理ルーチン１（１０４ａ）、処理ルーチン２（１０４
ｂ）、処理ルーチン３（１０４ｃ）が示されている。そ
して、バイトコード１４を読み込み、処理ルーチン群１
０４を参照して、中間コード１０２を生成し、併せて実
行を行う変換／実行モジュール１００が用意されてい
る。
【００２６】では、この変換／実行モジュール１００の
動作を図３を用いて説明する。この変換／実行モジュー
ル１００は、呼び出されると最初に、バイトコード１４
がロードされているか確かめる（ステップ１０１０）。
もし、既にロードされている場合には、バイトコードの
変換処理が終了していることになるので、ステップ１０
４０にジャンプする。一方、まだロードされていない場
合には、バイトコードをロードし（ステップ１０２
０）、中間コードに変換する。この時、一度変換してし
まえば、バイトコードは必要なくなるので、バイトコー
ドを格納している領域を解放する。これにより、メモリ
を有効利用することができる。この変換処理は、各バイ
トコードに対応する処理ルーチンのアドレスを中間コー
ドのオペコードとして計算する処理を含む。
【００２７】中間コードへの変換が終了すると、ＣＰＵ
のレジスタの初期化を行い、最初の中間コードの処理ル
ーチンへジャンプする（ステップ１０４０）。そして、
中間コードの処理を実施する（ステップ１０５０）。こ
の中間コードの処理がリターン（return等）命令でない
限り中間コードの処理を続け（ステップ１０６０）、リ
ターン命令である場合には、元の処理にリターンする
（ステップ１０７０）。
【００２８】中間コードへの変換の処理を図４に示す。
最初に１つのバイトコードを読み込み（ステップ１１１
０）、バイトコードに対応する処理ルーチンのアドレス
をオペコードとする中間コードを生成する（ステップ１
１２０）。ここで、処理ルーチン群１０４は、メモリの
連続領域に配置されるので、先頭アドレスからのオフセ
ットを、対応する処理ルーチンのアドレスとする。図５
の例の場合、バイトコードｉａｄｄに対応する処理ルー
チンは、処理ルーチン群１０４の先頭（Ｔｏｐ）から、
オフセットｘｘｘｘの所に存在するので、中間コードの
最初のオペコードはｘｘｘｘとなる。また、バイトコー
ドｉｌｏａｄに対応する処理ルーチンは、処理ルーチン
群１０４の先頭からオフセットｙｙｙｙの所に存在する
ので、中間コードの次のオペコードはｙｙｙｙとなる。
さらに、バイトコードｉｆ＿ｃｍｐｌｔに対応する処理
ルーチンは、処理ルーチン群１０４の先頭からオフセッ
トｚｚｚｚの所に存在するので、中間コードの次のオペ
コードはｚｚｚｚとなる。なお、処理ルーチンは完全に
連続して配置される必要はなく、ある程度まとめて配置
されれば速度的な不利益はない。
【００２９】また、バイトコードは可変長でＣＰＵによ
る多段プリフェッチがしにくかったので、中間コードは
固定長にする。ワード（例えば３２ビット）単位のバイ
ナリコードとし、第１ワードはオペコードとオペランド
で構成する。そして、ワード内のオペコードとオペラン
ドの位置及び長さも固定するとよい。そして、多数のオ
ペランドが必要な場合を除き、１ワードに収まるように
する。第２ワード以降が必要ならば、それは各オペコー
ドごとに決めておく。２オペランド命令であれば、第１
ワードは、通常のオペコード及び第１オペランドとし、
第２ワードは、第２オペランドとＮＯＰ（No Operatio
n）とすることも考えられる。また、可変長オペランド
の場合には、第２ワード以降は必要な長さのオペランド
とすればよい。
【００３０】一方、バイトコードのオペランドは、スタ
ックに置かれるものとバイトコードの中に含まれるもの
がある。処理ルーチンでは、スタックにおかれるオペラ
ンドは実行時にスタックからロードし、バイトコードの
中に含まれるオペランドは中間コードのオペランドフィ
ールドから取ってくる。中間コードに含まれるオペラン
ドは大きく分けると、 1. ローカル変数のインデックス 2. コンスタント・プール（Constant Pool(定数表)）の
インデックス 3. 定数値 4. オペランドがない(オペランドはスタックにあるもの
のみ) 5. その他、命令に依存したオペランド となる。以下、上のそれぞれについて説明する。
【００３１】１. ローカル変数のインデックス Ｊａｖａのバイトコードでは、ローカル変数は０から順
番にふられた番号を持ち、オペランドのローカル変数の
指定にはその番号を使う。すべてのローカル変数は、同
じサイズ（１ワード＝３２ビット）である（６４ビット
・データでは、ローカル変数を２個使う）。中間コード
では、ローカル変数番号の代わりに、そのメソッドのス
タックフレームの先頭からローカル変数のアドレスまで
のオフセット（ワード単位）をオペランドにする。ＪＩ
Ｔコンパイラで実行する場合、あるメソッドのローカル
変数の領域をそのメソッドのスタックフレームの近辺に
取る。また、実行中のメソッドのスタックフレームの先
頭のアドレスはレジスタ（以下で述べるＰｏｗｅｒＰＣ
の場合BPレジスタ）に保持しておくので、オペランドを
上のように決めると、BPレジスタと、前の処理ルーチン
で４倍してバイト単位に変換されたオフセットを使っ
て、すぐにローカル変数にアクセスできる。（前の処理
ルーチンでオペランドを４倍するかどうかは、ＣＰＵに
依存する）。
【００３２】２. Constant Poolのインデックス Ｊａｖａでは、定数値のオペランドがバイトコードの中
に含まれる場合と、コンスタント・プール（定数表、各
要素のサイズは１ワード＝３２ビット）に格納しておい
て、そのインデックスをオペランドとする場合がある。
オペランドがコンスタント・プールに格納された定数値
の場合、コンスタント・プールのベースアドレスから
の、ワード単位のオフセットをオペランドとする。処理
ルーチンでは、コンスタント・プールのベースアドレス
を指すレジスタ（以下の例ではCPレジスタ）と、前の処
理ルーチンで４倍してバイト単位に変換したオフセット
を使って、コンスタント・プールの内容をすぐにロード
できる。実際のインプリメンテーションでは、コンスタ
ント・プールのベースアドレスは、コンスタント・プー
ルの先頭＋３２Ｋワードのアドレスを指す。これは、符
号付１６ビットの値として扱われるオペランドをインデ
ックスとして使う場合に、最大６４Ｋエントリのすべて
をアクセスできるようにするための工夫である。
【００３３】３. 定数値 バイトコードの中に定数値が含まれている場合、整数を
扱う命令の場合、その定数値 は符号付１６ビット整数の範囲に収まる値である。この
場合、その整数値をそのままオペランドとする。浮動小
数点数を扱う命令の場合、その定数値は０，１，２のい
ずれかである。これらの値は、単精度浮動小数点数でも
倍精度浮動小数点数でも、上位１６ビット以外のビット
はすべて０である。そこで、定数値をその命令にあった
フォーマットで表したときの上位１６ビットをオペラン
ドとする。整数値を扱う命令がオペランドを使う場合、
前の処理ルーチンがオペランドを４倍しているので、オ
ペランドを１／４倍して元の値に戻す必要がある。これ
らの処理は無駄だが、実際のプログラムのバイトコード
では、定数値を扱う命令よりもローカル変数やコンスタ
ント・プールをアクセスする命令の方が多いので、数の
多い方が速くなるように設計している。また、定数を扱
う命令は、定数値をスタックにプッシュするだけの簡単
な命令なので、命令の依存関係により１／４倍する操作
は実行速度に影響しない。浮動小数点数を扱う命令で
は、必要な０を補って使用する。
【００３４】４. オペランドがない場合 iadd（スタック上の２つの整数値の和を計算し、スタッ
クにプッシュする）命令のようにバイトコードの中のオ
ペランドがない場合は、適当な値（実際のインプリメン
テーションでは０)を入れておく。
【００３５】５. その他、命令に依存したオペランド この他の命令の場合、それぞれの命令のオペランドの意
味を表し、実行が速くなるような、１６ビット以内に納
まる値を生成します。どうしても１６ビットに収まらな
いものは、中間コードに２ワード以上使う。
【００３６】図４におけるステップ１１２０のために、
バイトコードとオフセットの対応テーブルを設けておけ
ば、処理が高速化される。そして、未変換のバイトコー
ドが無くなるまでステップ１１１０及び１１２０を繰り
返す（ステップ１１３０）。
【００３７】ここでは処理ルーチンは、１サイクル（１
クロック）の間に２マシンコード以上実行できるＣＰＵ
にて実行される。各処理ルーチンは、バイトコード自身
の処理、次のバイトコードの処理ルーチンのアドレス計
算及びオペランド生成、次の次の中間コードのロード及
び処理ルーチンのアドレス計算、及び次のバイトコード
の処理ルーチンへのジャンプを行うためのマシンコード
を含む。以下、ＣＰＵがＰｏｗｅｒＰＣ ６０３ｅの場
合の例を示す（ＰｏｗｅｒＰＣはインターナショナル・
ビジネス・マシーンズ・コーポレーションの商標）。
【００３８】ＰｏｗｅｒＰＣ ６０３ｅの場合、１サイ
クルに最大５命令を実行することができる。（但し、メ
モリからの読み出しは１サイクルに２命令。読み出しが
完了していれば５命令実行できる。）この能力を用い
て、中間コードを実行するための前処理によるオーバヘ
ッドを見えなくすることができる。図６乃至図８では、
一行が１サイクルで実行できる命令を示す。例えば、ロ
ーカル変数の値をオペランド・スタックにプッシュする
命令である"ｉｌｏａｄ"というバイトコード用の処理ル
ーチンの場合、図６に示すように、ｉｌｏａｄの本来の
処理（左側の列）を実施している間、次の中間コードの
ための処理（斜線）及び次の次の中間コードのための処
理（ハッチング）（真ん中の列及び右側の列）を実行す
る。なお、点線で囲まれた空白は、ＣＰＵパイプライン
のストール、又は中間コード本来の処理で命令間の依存
関係により実行できる命令がない場合を示す。
【００３９】ｌｗｚｘは、ローカル変数から値をロード
するための命令であり、ｓｔｗｕは、オペランド・スタ
ックにプッシュする命令である。これらが、バイトコー
ドｉｌｏａｄ処理のために必要な命令である。一方、ｍ
ｔｃｔｒは、次の処理ルーチンのアドレスをカウンタに
設定する命令であり、ｓｒａｗｉは、オペランド×４の
計算のための命令であり、ｂｃｔｒは次の処理ルーチン
へのジャンプ命令である。これらが次の処理ルーチンに
ジャンプするために必要な命令群の一部である。さら
に、ｌｗｚｕは次の次の中間コードのプリフェッチのた
めの命令であり、ｒｌｗｉｍｉは次の次の処理ルーチン
のアドレスを計算する命令である。これらが、次の次の
処理ルーチンにジャンプするために必要は命令群の一部
である。
【００４０】図７に、オペランド・スタックから２つの
データをポップし、その和をオペランド・スタックへプ
ッシュする命令である"ｉａｄｄ"に必要な命令群を示
す。次の処理ルーチンにジャンプするために必要な命令
群の一部及び次の次の処理ルーチンにジャンプするため
の命令群の一部は、"ｉｌｏａｄ"と同じであることが分
かる。また、"ｉａｄｄｓ"に必要な命令として、ｌｗｚ
（データ１のロード）、ｌｗｚ（データ２のロード）、
ａｄｄ（データ１＋データ２の計算）、及びｓｔｗｕ
（オペランド・スタックへのプッシュ）がある。
【００４１】図８に、オペランドで与えられた定数値を
オペランド・スタックへプッシュする命令であるバイト
コード"ｉｃｏｎｓｔ"に必要な命令群を示す。次の処理
ルーチンにジャンプするために必要な命令群の一部及び
次の次の処理オルーチンにジャンプするための命令群の
一部は、"ｉｌｏａｄ"と同じであることが分かる。ま
た、定数値の計算（符号拡張あり）の命令ｓｒａｗｉ
と、オペランド・スタックへのプッシュ命令ｓｔｗｕが
含まれる。
【００４２】リザーブされているレジスタを以下のよう
な名前とした際の、"iload 4"、"iadd"、"iconst 4"に
対応する処理ルーチンの詳細を以下に示す。 pc : 中間コードのアドレス ea : 次の中間コードを処理するルーチンのアドレス op : 次の中間コードのオペランド×４ now: 次の次の中間コード bp : スタックフレームのオペランド×４ sp : オペランド・スタックの先頭 cp : コンスタント・プール（constant pool）のベース
・アドレス
【００４３】"iload 4" # サイクル１ mtctr ea lwzx r3,bp,op # サイクル２ srawi op,now,14 lwzu now,4(pc) # サイクル３ stwu r3,-4(sp) # サイクル４ rlwimi ea,now,2,16,29 bctr # サイクル５ ストール
【００４４】"iadd" # サイクル１ mtctr ea lwz r3,4(sp) # サイクル２ lwz r4,0(sp) sraw op,now,14 # サイクル３ lwzu now,4(pc) # サイクル４ add r3,r3,r4 # サイクル５ stwu r3,4(sp) rlwimi ea,now,2,16,29 bctr # サイクル６ ストール
【００４５】"iconst 4" # サイクル１ mtctr ea srawi r3,op,2 # サイクル２ srawi op,now,14 lwzu now,4(pc) # サイクル３ stwu r3,-4(sp) # サイクル４ rlwimi ea,now,2,16,29 bctr # サイクル５ ストール
【００４６】なお、各命令の詳細な意味を以下に記して
おく。 lwz メモリからレジスタに１ワード（４バイト）読み込む。 lwzu メモリからレジスタに１ワード読み込み、アドレスの指
定に使用したレジスタにデータのアドレスを格納する。 lwzx メモリからレジスタに１ワード読み込む。アドレスを２
つのレジスタの和で指定する。 lbz メモリからレジスタに１バイト読み込む。 stwu レジスタからメモリに１ワード書き込み、アドレスの指
定に使用したレジスタにデータのアドレスを格納する。 stwx レジスタからメモリに１ワード書き込む。アドレスを２
つのレジスタの和で指定する。 li レジスタに定数値をセットする。 add ２つのレジスタの値を加算する。 addi レジスタに定数値を加算する。 srawi レジスタの内容を符号拡張しながら右にシフトする。 slwi レジスタの内容を左にシフトする。 rlwimi レジスタＡの内容をローテートし、結果のビット列の一
部でレジスタＢの対応するビット列を置き換える。 mtctr カウンタ・レジスタ（間接ジャンプのアドレスを格納す
るレジスタ）に値をセットする。 bctr カウンタ・レジスタに格納されたアドレスへジャンプす
る。 blr リンク・レジスタ（link Register）（戻りアドレスを
保存するレジスタ）に保存されたアドレスへジャンプす
る。 bctrl リンク・レジスタに戻りアドレスを保存し、カウンタ・
レジスタに格納されたアドレスへジャンプする。
【００４７】なお、次の処理ルーチンのアドレスを計算
するのに用いられるｒｌｗｉｍｉ命令を図９を用いて説
明しておく。"rlwimi B,A,8,12,23"であって、レジスタ
Ａ及びＢが図９のような場合、最初にレジスタＡを左に
８ビットローテートする。次に、レジスタＡのビット１
２からビット２３までの１２ビット（ここでは５６７）
を、レジスタＢの同じ位置のビットを置き換える。そう
すると、レジスタＢの内容がステップ２に示されるよう
な結果になる。なお、レジスタＡ及びＢの最初の０ｘ
は、１６進数であることを示す。
【００４８】以上のような構成を実施することにより、
レジスタ割り付けやコードスケジューリングなどの高度
な最適化をしない従来のコンパイラでコンパイルした場
合と同等以上の高速化がなされる。さらに、中間コード
はオペコードを処理ルーチン群の先頭アドレスにする等
の結果、バイトコードの２倍程度に抑えられる。なお、
バイトコードは中間コードへ変換される際に破棄される
ので、よりメモリ消費量が減少する。
【００４９】次に本発明の第２の特徴について説明す
る。この第２の特徴それ自身は、ＣＰＵに何等の制限は
ない。すなわち、これまでに述べた部分では、ＣＰＵは
１サイクルに複数命令実行できるＣＰＵという制限があ
ったが、本発明の第２の特徴それ自身は、ＣＰＵに依存
しない。但し、より高速な実行を必要とするならば、こ
れまで述べた部分について組み合わせることが可能であ
る。
【００５０】図１０に第２の特徴の概要を示す。図１０
の「元のバイトコード」列は、左側がオペコードで右側
がオペランドを表す。「ルールＬＬＡＳを適用」「さら
にルールＬＡＳを適用」の各行は中間コードであって、
左側はオペコード、右側はオペランドを表す。なお、オ
ペコードはアドレスであるが、ここではバイトコードと
同じ又はルール名称をそのまま記している。
【００５１】"iload""iload""iadd""istore"というバイ
トコード列をまとめた１つのイディオムＬＬＡＳという
ものが予め定義されているとする。図１０の左側の例で
は、ＬＬＡＳの定義通り並んでいるので、このルールＬ
ＬＡＳを適用して中間コードを生成すると、「ルールＬ
ＬＡＳを適用」の列になる。ここで注意すべき点は、従
来技術でイディオムによるルールの適用があると、ルー
ルの定義に含まれるコードは全てルールそのものと置換
される。図１０の例では、"iload""iload""iadd""istor
e"が"LLAS"となって、ルールの適用がない"iload"の中
間コードがそれに続くことになる。しかし、本発明で
は、イディオムに含まれるコードの先頭コードのみが"L
LAS"に変換され、残りの"iload""iadd""istore"はその
まま中間コードに変換される。このようにすると、プロ
グラム構造解析を実施せずに、イディオムによるルール
の適用が可能となる。すなわち、「元のバイトコード」
の中の２番目の"iload"に飛び込みがあった場合（矢
印）でも、中間コードに"iload""iadd""istore"が残っ
ているので、論理的に正しい処理が可能となる（ＬＬＡ
Ｓの処理ルーチンにおいて、"iload"及び"istore"のオ
ペランドを読み出す処理及び最後の"iload"にジャンプ
するための処理が必要）。一方、従来技術ではこの部分
にイディオムによるルールの適用が不可能である。逆に
言うと、このような部分ではイディオムによるルールの
適用が不可能であるということをプログラム構造解析に
て確かめていた。
【００５２】本発明では、さらに"iload""iadd""istor
e"というバイトコード列をまとめた１つのイディオムＬ
ＡＳというものが定義されていると、図１０右側の「さ
らにルールＬＡＳを適用」の列のようになる。この場合
でも、ＬＡＳを構成するバイトコード列"iload""iadd""
istore"の先頭の"iload"のみが"LAS"という中間コード
に変換され、残りの"iadd""istore"はそのまま中間コー
ドに変換される。この場合にも、"LAS"の処理ルーチン
は、"istore"のオペランドを読み出し、最後の"iload"
にジャンプするための処理が必要である。図１０の例で
は、ＬＬＡＳとＬＡＳというルールが定義されており且
つ適用可能な場合を示しているが、例えば、ＬＬＡＳと
ＡＳ（"iadd""isore"）、ＬＬＡＳとＳＬ（"istore""il
oad"）といったルールが定義されていても、適用可能で
ある。
【００５３】これらのイディオムによるルールの適用
は、バイトコードを中間コードに変換する処理（図３の
ステップ１０３０）にて実施される。図１１に処理フロ
ーを示す。まず、読み込んだバイトコードがルールにマ
ッチするか検査する（ステップ１２１０）。この処理
は、状態遷移を用いて実行する場合が多いが、後に簡単
に説明する。そして、読み込んだバイトコード列がルー
ルにマッチするか否か判断する（ステップ１２２０）。
もし、読み込んだバイトコード列がルールにマッチする
場合、マッチしたルールの処理ルーチンのアドレスから
中間コードを生成して出力する（ステップ１２３０）。
これは、アドレスとルールの対応表を用いればよい。な
お、読み込んだバイトコード列の最初のバイトコードの
みについて中間コードを生成し、それ以外のバイトコー
ドは残しておく。読み込んだバイトコード列がルールに
マッチしない場合、読み込んだが中間コードを生成して
いない最初のバイトコードについて、その処理ルーチン
のアドレスから中間コードを生成して出力する（ステッ
プ１２４０）。ルールにマッチしていない場合には、と
りあえず、読み込んだバイトコードのうち最初のバイト
コードを中間コードに変換し、その次のバイトコードを
先頭とするルールがないか探索するためである。
【００５４】そして、読み込んだバイトコードで中間コ
ードを生成していないものがあるかどうか判断する（ス
テップ１２５０）。もし、生成していないものがある場
合及びステップ１２２０でルールにマッチするものがあ
る場合でステップ１２３０の後に、読み込んだが中間コ
ードを生成していないバイトコード列が、いずれかのル
ールの全体又は先頭部分にマッチするか判断する（ステ
ップ１２６０）。もし、どのルールにもマッチしないと
分かった場合には、ステップ１２４０に戻る。もし、ル
ールに合致する場合及びその可能性がある場合には、次
のルールの探索の準備を行う（ステップ１２９０）。一
方、読み込んだ全てのバイトコードに対して中間コード
を生成した場合、ルール探索部分をリセットする（ステ
ップ１２７０）。そして、以上の処理を未変換のバイト
コードが無くなるまで繰り返す（ステップ１２８０）。
なお、ステップ１２２０以降の各ステップは、１バイト
コードずつ行われる。
【００５５】次に、図１１におけるステップ１２１０の
一例を図１２で説明する。まず、未変換のバイトコード
があるか否か検査する（ステップ１４１０）。もし、ま
だ未変換のバイトコードがある場合には、バイトコード
を１つ先読みする（ステップ１４２０）。先読みしたバ
イトコードにより、遷移する状態を取得する（ステップ
１４３０）。そして、取得した状態が、どのルールにも
マッチしない場合の状態か否か判断する（ステップ１４
４０）。もし、そうであるならば、ルールにマッチしな
いということで終了する（ステップ１５２０）。一方、
ルールにマッチする可能性がある場合には、取得した状
態に遷移し（ステップ１４５０）、次に読み込むバイト
コードを指すポインタを１つ進める（ステップ１４６
０）。そして、ルールにマッチした場合の状態か否か判
断する（ステップ１４７０）。もし、そうでない場合に
は、ステップ１４１０に戻る。ルールにマッチした場合
の状態であるならば、ルールにマッチしたということで
終了する（ステップ１５１０）。
【００５６】もし、ステップ１４１０で未変換のバイト
コードがないとされると、現在の状態で読み込むバイト
コードがなくなった場合に遷移し、その状態を取得する
（ステップ１４８０）。そして、取得した状態がルール
にマッチした場合の状態か判断する（ステップ１４９
０）。もし、ルールにマッチした状態であるならば、取
得した状態に遷移し、ルールにマッチしたということで
終了する（ステップ１５１０）。一方、ルールにマッチ
していないならば、ルールにマッチしないということで
終了する（ステップ１５２０）。なお、状態遷移を用い
てルールにマッチするか否か判断するアルゴリズムにつ
いては、状態遷移を用いて文字列を検索するアルゴリズ
ムと同じなので、例えば、"Introduction to Algorithm
s", The MIT Press, McGraw-Hill Book Company, 1991,
pp855-868を参照のこと。
【００５７】図１３に図１１のステップ１２９０の一例
を示しておく。最初に、読み込んだが中間コードを生成
していないバイトコード列が、あるルールの先頭から途
中までにマッチするか判断する（ステップ１５６０）。
言いかえると、読み込んだが中間コードを生成していな
いバイトコード列全体がルールにマッチしないかどうか
判断する。もし、全体がルールにマッチする場合（Noの
場合）、初期状態から、そのルールにマッチするバイト
コード列を末尾から二番目の命令まで読み込んだ場合の
状態に遷移する（ステップ１５９０）。すなわち、最後
に読み込んだバイトコードの一つ前に戻る。そして、次
に読み込むバイトコードを指すポインタを、そのルール
にマッチするバイトコード列の末尾に移動させる（ステ
ップ１６００）。再度読み込んで、図１２に示した処理
を行うためである。
【００５８】一方、読み込んだが中間コードを生成して
いないバイトコード列がルールの先頭部分である場合、
初期状態から、マッチしたバイトコード列を読み込んだ
場合の状態に遷移する（ステップ１５７０）。そして、
次に読み込むバイトコードを指すポインタは移動させな
いままでおく（ステップ１５８０）。既に次に読み込む
バイトコードの準備はできているからである。
【００５９】図１４に図１１のステップ１２７０の一例
を示しておく。ルール検索部分をリセットするために
は、初期状態に遷移し（ステップ１６６０）、読み込ん
で中間コードに変換していないバイトコードがあるか判
断する（ステップ１６７０）。通常、この図１１のステ
ップ１２７０にくる場合、読み込んで中間コードに変換
していないバイトコードはない。よって、ない場合には
そのまま終了する（ステップ１６９０）。ある場合に
は、読み込んだバイトコードを破棄する（ステップ１６
８０）。
【００６０】図１５に比較のため従来技術の処理フロー
を示しておく。詳しく説明しないが、処理の最初にプロ
グラム構造解析（図１６に処理フローを示す）を実施し
なければならない。そして、基本ブロックの切れ目を考
慮しつつルールにマッチするか否か判断される。そし
て、ルールにマッチするバイトコード列を読み込んだ時
にルールにマッチした処理ルーチンのアドレスから中間
コードを生成して出力する処理は同じであるが、ここで
は、ルールの定義に含まれるバイトコードの全てがルー
ルと置換され、且つその後ルール検索部分がリセットさ
れてしまう（図１４と同じ）。よって、本発明と従来技
術の方法では、生成される中間コードの構造が異なって
くる。なお、図１５中、ルール検索中に基本ブロックの
切れ目に到達した場合のルール検索処理については図１
７に示しておく。
【００６１】この本発明の第２の特徴を説明する最初の
部分で述べたが、この特徴を実施するためには、特にＣ
ＰＵに制限はない。よって、１サイクルに１マシンコー
ドのみ実行するＣＰＵ用に処理ルーチンを用意すること
もできる。ここでは、より高速な処理を実現するため
に、上で述べたＰｏｗｅｒＰＣ ６０３ｅ上で実行する
ための処理ルーチンの例を示しておく。
【００６２】図１８に"iload""iload""iadd""istore"と
いうバイトコードをまとめたルール"ILLADDS"の処理ル
ーチンの例を示す。図１８において、左側の列はルール
本来の処理であって、ｓｒａｗｉはデータ２のオフセッ
トを計算するための命令である。そして、最初のｌｗｚ
はローカル変数からデータ１をロードするための命令
で、二番目のｌｗｚはローカル変数からデータ２をロー
ドするための命令であり、三番目のｌｗｚは"istore"の
オペランドをロードするための命令である。ａｄｄはデ
ータ１＋データ２の計算を行うための命令である。その
次のｓｒａｗｉは結果をストアする先のオフセットを計
算するための命令であって、ｓｔｗｕは、結果をローカ
ル変数にストアするための命令である。
【００６３】図１８の真ん中及び右側の列は次の中間コ
ードにジャンプするための命令群の一部（斜線部分）及
び次の次の中間コードにジャンプするための命令群の一
部（ハッチング部分）である。ここで、次の中間コード
にジャンプするための命令群の一部が、図６乃至図８に
示したものとは異なっている。すなわち、次の中間コー
ドをフェッチするための命令ｌｗｚと、次の処理ルーチ
ンのアドレスを計算するための命令ｒｌｗｉｍｉが追加
されている。これは、"ILLADDS"の前の中間コードの処
理ルーチン中では、次の次の中間コードにジャンプする
ための命令群の一部、すなわち次の次の中間コードのプ
リフェッチ及びその処理ルーチンへのアドレス計算を行
っている。しかし、本願発明の第２の特徴では、"ILLAD
DS"の定義に含まれるバイトコードに対する中間コード
も生成される。よって、"ILLADDS"の前の中間コードか
ら見れば次の次の中間コードは、"ILLADDS"の定義に含
まれるバイトコード（ニ番目の）"iload"となる。これ
では、論理的におかしくなるので、"ILLADDS"の処理ル
ーチンで計算し直しているのである。残りの部分は同じ
である。
【００６４】"iload 4""iload 5""iadd""istore 6"をま
とめたルール"ILLADDS"の詳細を以下に示しておく。 # サイクル１ srawi r4,now,14 lwz now,12(pc) # サイクル２ lwz r3,bp,op # サイクル３ lwz r4,bp,r4 rlwimi ea,now,2,16,29 # サイクル４ mtctr ea lwz r5,8(pc) srawi op,now,14 # サイクル５ lwzu now,16(pc) add r3,r3,r4 # サイクル６ srawi r5,r5,14 # サイクル７ stwu r3,bp,r5 rlwimi ea,now,2,16,29 bctr # サイクル８ ストール
【００６５】以上本発明をＪＩＴコンパイラの処理フロ
ーとして説明したが、以上述べた処理フローの各ステッ
プに対応する機能を有するモジュール／回路を作成し
て、それにより専用の装置を構成することも可能であ
る。
【００６６】また、プログラムとしてＪＩＴコンパイラ
を実施する場合には、ＣＤ−ＲＯＭやＭＯ、フロッピー
ディスクなどの記憶媒体に記憶されることも考えられ
る。また、バイトコードなどと同じようにネットワーク
を介してクライアント・コンピュータにロード又はスト
アされることも考えられる。
【００６７】また、以上述べた実施例は一例であって、
特にＰｏｗｅｒＰＣ以外のＣＰＵ用に処理ルーチンは変
更可能である。さらに、本発明の第２の特徴にて説明し
た処理フローも、図１０の真ん中の列及び右側の列のよ
うな中間コードを生成することが目的であって、図１１
に示したような処理フローに限定されるものではない。
特に図１２図１３図１４は、他のアルゴリズムに置換可
能である。
【００６８】
【効果】限られたリソースにおいて高速にＪａｖａのバ
イトコードを実行可能とするコンパイラを提供すること
ができた。
【００６９】さらに、プログラム構造解析を実施せずに
ルールベースの最適化を実施可能とするコンパイラを提
供することもできた。
【００７０】プログラムの基本ブロックの切れ目に関係
なくルールを適用できるようにして、プログラムの実行
を最適化することもできた。
【００７１】さらに、ＣＰＵの能力を最大限に活用す
る、バイトコードに対応する処理ルーチンの命令構成を
提供することもできた。
【００７２】ここで、ＰｏｗｅｒＰＣ上でインタプリタ
方式及びスレディッド・コード方式で実装した場合の処
理の例を示しておく。図１９は、インタプリタ方式にお
ける処理を示している。（ａ）はデコード・ループを示
しており、（ｂ）は"iload"の処理ルーチンを示してい
る。"iload"を実行するためには、（ａ）（ｂ）を全て
実施しなければならず、全部で１７サイクル必要である
ことが分かる。上で示した"ILLADDS"と同じ処理を実施
するためには、（ａ）（ｂ）（ａ）（ｂ）（ａ）（ｃ）
（ａ）（ｄ）の処理が必要である。（ｃ）は"iadd"、
（ｄ）は"istore"の処理ルーチンである。インタプリタ
では、ルールベースの最適化を行わないので、このよう
な多数のサイクルを必要とし、処理が遅い。
【００７３】図２０にスレディッド・コード方式の場合
を示す。この方式の場合、最初に中間コードの処理を実
施し、その後処理ルーチンの処理を実施する。図２０
（ａ）は"iload"の処理を示しており、中間コードの処
理部分で、ローカル変数のインデックスをセットする処
理と、処理ルーチンのコールを行っている。（ｂ）は"I
LLADDS"の処理を示しており、同じく、中間コードの処
理を実施し、その後処理ルーチンの処理を行う。図８及
び図１８と比較すると、あまり必要サイクル数は変わら
ないが、スレディッド・コード方式でルールベースの最
適化を実施する場合には、最初にプログラム構造解析を
実施しなければならないので、その分本願発明の方が高
速である。さらに、スレディッド・コードでは中間コー
ドも命令であるから、命令キャッシュはこの中間コード
にも使われるが、本願発明では中間コードはデータであ
るから、命令キャッシュの使用効率の点からも高速に処
理できると考えられる。また、中間コードの大きさも、
スレディッド・コードより小さくなることが分かった。
【図面の簡単な説明】
【図１】システム全体のブロック図である。
【図２】ＪＩＴコンパイラ５６のブロック図である。
【図３】変換／実行モジュールの処理フローを表す図で
ある。
【図４】ルールベースの最適化を行わない場合の中間コ
ードへの変換の処理フローを表す図である。
【図５】中間コードのオペコードの説明である。
【図６】"iload"の処理ルーチンの例を示す図である。
【図７】"iadd"の処理ルーチンの例を示す図である。
【図８】"iconst"の処理ルーチンの例を示す図である。
【図９】rlwimi命令を説明するための図である。
【図１０】本発明の第２の特徴を説明するための図であ
る。
【図１１】本発明のルールベースの最適化処理のフロー
を説明するための図である。
【図１２】読み込んだバイトコード列がルールにマッチ
するか否か検査するための処理フローの説明をするため
の図である。
【図１３】次のルールの検索準備の処理フローを説明す
るための図である。
【図１４】ルール検索部分をリセットするための処理フ
ローを説明するための図である。
【図１５】従来技術の中間コードへの変換の処理フロー
を説明するための図である。
【図１６】図１５におけるプログラム構造解析処理のフ
ローを説明するための図である。
【図１７】図１５におけるルール検索中に基本ブロック
の切れ目に到達した場合のルール検索処理のフローを説
明するための図である。
【図１８】ルール"ILLADDS"の処理ルーチンの例を表す
図である。
【図１９】インタプリタ方式の処理の例を示す図であ
る。
【図２０】スレディッド・コード方式の処理の例を示す
図である。
【符号の説明】
１ サーバコンピュータ ３ ネットワーク ５ クライアント・コンピュータ １０ Ｊａｖａソースコード １２ Ｊａｖａコンパイラ １４ バイトコード ５２ ＪａｖａＶＭ ５３ ＯＳ ５４ Ｊａｖａインタプリタ ５５ ハードウエア（メモリ／ＣＰＵ含む） ５６ Ｊａｖａ ＪＩＴコンパイラ ５８ マシン・コード １００ 変換／実行モジュール １０２ 中間コード １０４ 処理ルーチン群
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年７月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】一方、ＪＩＴコンパイラ５６は、バイトコ
ードを事前にあるいは実行する直前にコンパイラを用い
てマシン・コードに変換してそれを実行する。この方式
の利点は、コンパイラの技術を用いて、マシン・コード
の最適化を行うことにより、変換されたコードの実行速
度が速いことである。しかし、従来ある最適化コンパイ
ラでは、インタープリタより多くのメモリやＣＰＵパワ
ーを必要とするという欠点がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】５. その他、命令に依存したオペランド この他の命令の場合、それぞれの命令のオペランドの意
味を表し、実行が速くなるような、１６ビット以内に納
まる値を生成する。どうしても１６ビットに収まらない
ものは、中間コードに２ワード以上使う。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】図７に、オペランド・スタックから２つの
データをポップし、その和をオペランド・スタックへプ
ッシュする命令である"ｉａｄｄ"に必要な命令群を示
す。次の処理ルーチンにジャンプするために必要な命令
群の一部及び次の次の処理ルーチンにジャンプするため
の命令群の一部は、"ｉｌｏａｄ"と同じであることが分
かる。また、"ｉａｄｄ"に必要な命令として、ｌｗｚ
（データ１のロード）、ｌｗｚ（データ２のロード）、
ａｄｄ（データ１＋データ２の計算）、及びｓｔｗｕ
（オペランド・スタックへのプッシュ）がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】リザーブされているレジスタを以下のよう
な名前とした際の、"iload 4"、"iadd"、"iconst 4"に
対応する処理ルーチンの詳細を以下に示す。 pc : 中間コードのアドレス ea : 次の中間コードを処理するルーチンのアドレス op : 次の中間コードのオペランド×４ now: 次の次の中間コード bp : スタックフレームの先頭 sp : オペランド・スタックの先頭 cp : コンスタント・プール（constant pool）のベース
・アドレス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 秀昭 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内 (72)発明者 百瀬 浩之 神奈川県大和市下鶴間1623番地14 日本ア イ・ビー・エム株式会社 東京基礎研究所 内

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】第１種類のデータ列から第２種類のデータ
    列を生成する方法であって、 第１種類のデータを読み出すステップと、 読み出された第１種類のデータ列が、複数の第１種類の
    データを１つにまとめた、所定のイディオム・データに
    該当するか判断するステップと、 前記読み出された第１種類のデータ列が前記イディオム
    ・データに該当する場合には、前記読み出された第１種
    類のデータ列の先頭データを、前記イディオム・データ
    に対応する第２種類のデータに変換するステップと、 を含むデータ列生成方法。
  2. 【請求項２】前記読み出された第１種類のデータ列のう
    ち先頭データ以外の各データを、それぞれ対応する第２
    種類のデータに変換するステップとをさらに含む請求項
    １記載のデータ列生成方法。
  3. 【請求項３】前記読み出された第１種類のデータ列のう
    ち先頭データ以外のデータ列が、前記所定のイディオム
    ・データを構成するデータ列に該当する可能性があるか
    判断する第２判断ステップと、 可能性がないと判断された場合、前記先頭データの次の
    データを、対応する第２種類のデータに変換するステッ
    プと、 をさらに含む請求項１記載のデータ列生成方法。
  4. 【請求項４】前記第２判断ステップを、前記読み出され
    た第１種類のデータ列のうち前記第２種類のデータに変
    換していないデータ列について実施するステップと、 をさらに含む請求項３記載のデータ列生成方法。
  5. 【請求項５】前記判断ステップの前に、前記第１種類の
    データ列の構造を解析しないことを特徴とする請求項１
    記載のデータ列生成方法。
  6. 【請求項６】可能性があると判断された場合、前記読み
    出された第１種類のデータ列のうち前記第２種類のデー
    タに変換されていないデータ列自身が前記所定のイディ
    オム・データに該当するか判断するステップと、 前記読み出された第１種類のデータ列のうち前記第２種
    類のデータに変換されていないデータ列自身が前記所定
    のイディオム・データに該当する場合、前記第２種類の
    データに変換されていないデータ列の先頭データを、当
    該該当するイディオム・データに対応する第２種類のデ
    ータに変換するステップと、 をさらに含む請求項３記載のデータ列生成方法。
  7. 【請求項７】前記第２種類のデータに変換するステップ
    が、 前記第１種類のデータに対応する処理ルーチンのアドレ
    スを計算するステップを含む請求項１又は２又は６のい
    ずれか記載のデータ列生成方法。
  8. 【請求項８】バイト・コード列を中間コード列に変換す
    る方法であって、 バイト・コードを読み出すステップと、 読み出されたバイト・コード列が、複数のバイト・コー
    ドを１つにまとめた、所定のイディオム・コードに該当
    するか判断するステップと、 前記読み出されたバイト・コード列が前記イディオム・
    コードに該当する場合には、前記読み出されたバイト・
    コード列の先頭コードを、前記イディオム・コードに対
    応する中間コードに変換するステップと、 を含む変換方法。
  9. 【請求項９】前記読み出されたバイト・コード列の先頭
    コード以外のバイト・コード列が、前記所定のイディオ
    ム・コードを構成するバイト・コード列に該当する可能
    性があるか判断するステップと、 可能性がないと判断された場合、前記先頭コードの次の
    コードを、対応する中間コードに変換するステップと、 をさらに含む請求項８記載の変換方法。
  10. 【請求項１０】一期間に２命令以上実行できるプロセッ
    サによって実行される複数の処理ルーチンを格納した記
    憶媒体であって、 各前記処理ルーチンが、 前記処理ルーチン本来の処理命令に加えて、当該処理ル
    ーチンの次に実行される第２処理ルーチンへジャンプす
    るための命令群の一部と、当該処理ルーチンの次の次に
    実行される第３処理ルーチンへジャンプするための命令
    群の一部とを含む記憶媒体。
  11. 【請求項１１】各前記処理ルーチンは、処理の流れを規
    定するコード列の各コードに対応するものであって、 前記第２処理ルーチンへジャンプするための命令群の一
    部が、前記第２処理ルーチンのためのオペランド生成命
    令及び前記第２処理ルーチンへのジャンプ命令を含み、 前記第３処理ルーチンへジャンプするための命令群の一
    部が、前記コード列における、前記第３処理ルーチンに
    対応するコードをフェッチする命令、及び前記第３処理
    ルーチンのアドレスを計算する命令を含むことを特徴と
    する請求項１０記載の記憶媒体。
  12. 【請求項１２】各前記処理ルーチンは、処理の流れを規
    定するコード列の各コードに対応するものであって、 複数の処理ルーチンをまとめたイディオム処理ルーチン
    が、 前記コード列における、前記第２処理ルーチンに対応す
    るコードをフェッチする命令、前記第２処理ルーチンの
    アドレスを計算する命令、前記第２処理ルーチンのため
    のオペランド生成命令、及び前記第２処理ルーチンへの
    ジャンプ命令と、 前記コード列における、前記第３処理ルーチンに対応す
    るコードをフェッチする命令、及び前記第３処理ルーチ
    ンのアドレスを計算する命令とを含むことを特徴とする
    請求項１０記載の記憶媒体。
  13. 【請求項１３】第１種類のデータ列から第２種類のデー
    タ列を生成する装置であって、 第１種類のデータを読み出すモジュールと、 読み出された第１種類のデータ列が、複数の第１種類の
    データを１つにまとめた、所定のイディオム・データに
    該当するか判断するモジュールと、 前記読み出された第１種類のデータ列が前記イディオム
    ・データに該当する場合には、前記読み出された第１種
    類のデータ列の先頭データを、前記イディオム・データ
    に対応する第２種類のデータに変換する変換モジュール
    と、 を含むデータ列生成装置。
  14. 【請求項１４】前記読み出された第１種類のデータ列の
    先頭データ以外のデータ列が、前記所定のイディオム・
    データを構成するデータ列に該当する可能性があるか判
    断する第２判断モジュールとをさらに含み、 前記変換モジュールは、 可能性がないと判断された場合、前記先頭データの次の
    データを、対応する第２種類のデータに変換する、 ことを特徴とする請求項１３記載のデータ列生成装置。
  15. 【請求項１５】前記変換モジュールが、 前記第１種類のデータに対応する処理ルーチンのアドレ
    スを計算するモジュールを含む請求項１３又は１４のい
    ずれか記載のデータ列生成装置。
  16. 【請求項１６】前記処理ルーチンは、一期間に２命令以
    上実行できるプロセッサによって実行され、 前記処理ルーチンを格納する記憶装置をさらに含み、 各前記処理ルーチンは、 前記処理ルーチン本来の処理命令に加えて、当該処理ル
    ーチンの次に実行される第２処理ルーチンへジャンプす
    るための命令群の一部と、当該処理ルーチンの次の次に
    実行される第３処理ルーチンへジャンプするための命令
    群の一部とを含むことを特徴とする請求項１５記載のデ
    ータ列生成装置。
  17. 【請求項１７】バイト・コード列を中間コード列に変換
    するコンピュータであって、プロセッサと、 メモリと、 前記プロセッサで実行されるプログラムであって、 バイト・コードを読み出すモジュールと、 読み出されたバイト・コード列が、複数のバイト・コー
    ドを１つにまとめた、所定のイディオム・コードに該当
    するか判断するモジュールと、 前記読み出されたバイト・コード列が前記イディオム・
    コードに該当する場合には、前記読み出されたバイト・
    コード列の先頭コードを、前記イディオム・コードに対
    応する中間コードに変換するモジュールと、 を含むプログラムと、 を有するコンピュータ。
  18. 【請求項１８】前記メモリは、各バイト・コードに対応
    する処理ルーチンを格納しており、 前記変換モジュールは、バイト・コードに対応する処理
    ルーチンのアドレスを計算する処理を実施することを特
    徴とする請求項１７記載のコンピュータ。
  19. 【請求項１９】前記プロセッサは、一期間に複数の命令
    を実行することができ、 前記イディオム・コードに対応する処理ルーチンが、 当該イディオム・コードの次に実行される第２処理ルー
    チンに対応する中間コードをフェッチする命令、前記第
    ２処理ルーチンのアドレスを計算する命令、前記第２処
    理ルーチンのためのオペランド生成命令、及び前記第２
    処理ルーチンへのジャンプ命令と、 前記イディオム・コードの次の次に実行される第３処理
    ルーチンに対応する中間コードをフェッチする命令、及
    び前記第３処理ルーチンのアドレスを計算する命令とを
    含む請求項１８記載のコンピュータ
  20. 【請求項２０】第１種類のデータ列から第２種類のデー
    タ列をコンピュータに生成させるプログラムを格納した
    記憶媒体であって、前記プログラムは、前記コンピュー
    タに、 第１種類のデータを読み出すステップと、 読み出された第１種類のデータ列が、複数の第１種類の
    データを１つにまとめた、所定のイディオム・データに
    該当するか判断するステップと、 前記読み出された第１種類のデータ列が前記イディオム
    ・データに該当する場合には、前記読み出された第１種
    類のデータ列の先頭データを、前記イディオム・データ
    に対応する第２種類のデータに変換するステップと、 を実行させる、記憶媒体。
  21. 【請求項２１】コンピュータに、バイト・コード列を中
    間コード列に変換させるプログラムを格納した記憶媒体
    であって、前記プログラムは、 バイト・コードを読み出すステップと、 読み出されたバイト・コード列が、複数のバイト・コー
    ドを１つにまとめた、所定のイディオム・コードに該当
    するか判断するステップと、 前記読み出されたバイト・コード列が前記イディオム・
    コードに該当する場合には、前記読み出されたバイト・
    コード列の先頭コードを、前記イディオム・コードに対
    応する中間コードに変換するステップと、 を含む、記憶媒体。
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