JPH1117516A

JPH1117516A - High and low speed output buffer having controlled slew rate

Info

Publication number: JPH1117516A
Application number: JP9152489A
Authority: JP
Inventors: Shineki Ko; 進益黄; Kotei Shu; 煌程周; Tain-Shun Wu; 添祥呉
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 1997-06-10
Filing date: 1997-06-10
Publication date: 1999-01-22

Abstract

PROBLEM TO BE SOLVED: To suppress the current of a short circuit and the ground bounce by delaying the drive of an output terminal by the complementary voltage via a 2nd driver until a 1st driver starts to complementarily drive the output terminal to respond to the transition of the logical value and then delaying the 2nd driver when the mode signal shows the highest speed mode. SOLUTION: When an input signal D is set at 0, the inverters I1 to I7 output logical value 1 respectively. The transistors TR P0, P1 and P2 are turned off and the TR N0, N1 and N2 are turned on to supply the drive current to an output terminal pad Q and to keep the voltage level of the pad Q at a low voltage power supply bus Vss. When the signal D is set at 1, the TR P0 to P2 supply the drive current to the pad Q to keep the voltage level of the pad Q at a high voltage power supply bus Vdd. Then FSB=0, FS=1, LSB=1 and LS=0 are satisfied during a highest speed mode operation, and the inverters I3 and I5 are disabled in a tri-state.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は集積回路設計に関
し、より詳細には集積回路の出力バッファに関する。FIELD OF THE INVENTION The present invention relates to integrated circuit design and, more particularly, to integrated circuit output buffers.

【０００２】[0002]

【従来の技術】出力ドライバは高電流駆動で負荷を駆動
する目的で例えば集積回路（ＩＣ）チップで使用される
クラスの回路である。一般的に小電流駆動トランジスタ
はＩＣチップの内部で使用されるが、高負荷を駆動する
ことはできない。出力ドライバは高電流駆動能力を有す
るＩＣから外部にそのような信号を出力するよう設けら
れ、故に高負荷を駆動可能である。このような出力ドラ
イバ回路はしばしば「出力バッファ」と称される。2. Description of the Related Art An output driver is a circuit of a class used in, for example, an integrated circuit (IC) chip for driving a load with high current driving. Generally, a small current drive transistor is used inside an IC chip, but cannot drive a high load. The output driver is provided to output such a signal from an IC having a high current driving capability to the outside, and thus can drive a high load. Such output driver circuits are often referred to as "output buffers."

【０００３】高電流駆動を達成するために出力バッファ
は典型的には大きなＭＯＳＦＥＴ又はＭＯＳトランジス
タを含む。（ここではこの技術分野で通常用いられるよ
うにＭＯＳＦＥＴ又はＭＯＳは好ましくは多結晶シリコ
ンゲート電界効果トランジスタである絶縁ゲート電界効
果トランジスタを称し、金属酸化物半導体電界効果トラ
ンジスタのみを指すのではない）。そのような大きなト
ランジスタはＩＣに対してノイズ問題を引き起こす。特
に出力バッファトランジスタは高電圧Ｖ_DD電力供給バス
及び低電圧Ｖ_SS電力供給バスに接続される。出力バッフ
ァトランジスタは更にまた限定された容量を有する大き
な領域のボンディングパッドの形を取る出力端子を駆動
する。論理値の高速遷移中に大きな出力バッファトラン
ジスタは高電流を発生する。この高電流はボンディング
ワイヤ、パッキング及びその他の誘導の結果として低電
力及び高電力供給バスにノイズ電圧を印加する。（印加
された電圧は以下の式で表される：ｖ＝Ｌ・ｄｉ／ｄ
ｔ、ここでｖはノイズ電圧、Ｌはボンディングワイヤ、
パッキングなどの誘導であり、ｄｉ／ｄｔは時間に関す
る出力バッファの大きな駆動トランジスタにより発生さ
れた電流の導関数である。斯くして出力バッファの大き
な駆動トランジスタの電流が時間と共により早く変化す
ると印加されたノイズ信号の大きさはより大きくな
る。）高電力及び低電力供給バスでのこの望ましくない
ノイズ電圧は一般に「接地バウンス」と称される。[0003] To achieve high current drive, output buffers typically include large MOSFETs or MOS transistors. (Here, MOSFET or MOS, as commonly used in the art, refers to an insulated gate field effect transistor, which is preferably a polycrystalline silicon gate field effect transistor, and does not refer to a metal oxide semiconductor field effect transistor alone). Such large transistors create noise problems for the IC. In particular, the output buffer transistors are connected to a high voltage _VDD power supply bus and a low voltage _VSS power supply bus. The output buffer transistor also drives an output terminal in the form of a large area bonding pad with limited capacitance. Large output buffer transistors generate high current during fast transitions of logic value. This high current applies a noise voltage to the low and high power supply buses as a result of bonding wires, packing and other induction. (The applied voltage is represented by the following equation: v = L · di / d
t, where v is the noise voltage, L is the bonding wire,
Induction such as packing, where di / dt is the derivative of the current generated by the large drive transistor of the output buffer with respect to time. Thus, as the current of the large drive transistor of the output buffer changes faster with time, the magnitude of the applied noise signal becomes larger. ) This undesirable noise voltage on high and low power supply buses is commonly referred to as "ground bounce".

【０００４】多数の従来技術の解決策が出力バッファで
の「接地バウンス」を減少させるために提案されてき
た。図１に示され、米国特許第４９８７３２４号に開示
される従来技術の出力バッファ１０を一例として示す。
図のように低電流駆動ドライバＡ及び高電流駆動ドライ
バＢが出力端子パッドＴを駆動するよう設けられる。ド
ライバＡは「プッシュプルインバーター」構成に接続さ
れるＰＭＯＳトランジスタＱ１Ａ及びＮＭＯＳトランジ
スタＱ２Ａよりなる。特にＰＭＯＳトランジスタＱ１Ａ
は高電圧Ｖ_DD電力供給バスに接続されるソースと出力端
子パッドＴに接続されるドレインと入力に接続されるゲ
ートとを有する。ＰＭＯＳトランジスタＱ２Ａは低電圧
Ｖ_SS電力供給バスに接続されるソースと、トランジスタ
ＱＡ１のドレインと出力端子パッドＴに接続されるドレ
インと、トランジスタＱ１Ａのゲート及び入力に接続さ
れるゲートとを有する。それぞれ高電圧Ｖ_DD及び低電圧
Ｖ_SS電力供給バスへのトランジスタＱ１Ａ，Ｑ２Ａのソ
ースの接続は高電圧Ｖ_DD（例えば５ボルト）及び低電圧
Ｖ_SS（例えば０ボルト）でドライバＡの高電圧及び低電
圧バイアスを供給する。ドライバＡはその入力に入力さ
れた電圧に相補的な電圧にその出力を駆動する。プリド
ライバインバータＥは入力信号Ｖｉを受け、ドライバＡ
の入力への信号Ｖｉに相補的な信号を出力する。[0004] A number of prior art solutions have been proposed to reduce "ground bounce" at the output buffer. A prior art output buffer 10 shown in FIG. 1 and disclosed in US Pat. No. 4,987,324 is shown by way of example.
As shown, a low-current driver A and a high-current driver B are provided to drive the output terminal pad T. Driver A comprises a PMOS transistor Q1A and an NMOS transistor Q2A connected in a "push-pull inverter" configuration. Especially the PMOS transistor Q1A
_Has a source connected to the high voltage _VDD power supply bus, a drain connected to the output terminal pad T, and a gate connected to the input. PMOS transistor Q2A has a source connected to the low voltage V _SS power supply bus, a drain connected to the output terminal pad T to the drain of the transistor QA1, and a gate connected to the gate and the input of the transistor Q1A. The connection of the sources of transistors Q1A, Q2A to the high voltage V _DD and low voltage V _SS power supply buses, respectively, is at high voltage V _DD (eg, 5 volts) and low voltage V _SS (eg, 0 volts). Provides low voltage bias. Driver A drives its output to a voltage complementary to the voltage applied to its input. The pre-driver inverter E receives an input signal Vi and receives a driver A
And outputs a signal complementary to the signal Vi to the input of.

【０００５】ドライバＢはまた出力端子パッドＴに接続
されたドレインを有するＰＭＯＳトランジスタＱ１Ｂ及
びＮＭＯＳトランジスタＱ２Ｂからなる。トランジスタ
Ｑ１Ｂのソースは高電圧Ｖ_DD電力供給バスに接続され、
トランジスタＱ２Ｂのソースは低電圧Ｖ_SS電力供給バス
に接続される。ドライバＡと異なりドライバＢは２つの
プリドライバインバータＣ，Ｄを有する。インバータＣ
は入力信号Ｖｉを受け、トランジスタＱ１Ｂのゲートに
この信号の相補的な信号を出力する。インバータＤは入
力信号Ｖｉを受け、トランジスタＱ２Ｂのゲートにこの
信号の相補的な信号を出力する。[0005] The driver B also comprises a PMOS transistor Q1B and a NMOS transistor Q2B having a drain connected to the output terminal pad T. The source of transistor Q1B is connected to the high voltage _VDD power supply bus,
The source of the transistor Q2B is connected to the low voltage V _SS power supply bus. Unlike the driver A, the driver B has two pre-driver inverters C and D. Inverter C
Receives input signal Vi and outputs a complementary signal of this signal to the gate of transistor Q1B. Inverter D receives input signal Vi, and outputs a signal complementary to this signal to the gate of transistor Q2B.

【０００６】定常動作中に入力信号Ｖｉが論理「０」
（低電圧レベルＶ_SS）のときにインバータＥ，Ｄ，Ｃは
それぞれ論理「１」（高電圧レベルＶ_DD）をトランジス
タＱ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂの入力へ出力する。
ＰＭＯＳトランジスタであるトランジスタＱ１Ａ，Ｑ１
Ｂはオフであり、ＮＭＯＳトランジスタであるトランジ
スタＱ２Ａ，Ｑ２Ｂはオンである。このようにトランジ
スタＱ２Ａ，Ｑ２Ｂは両方とも出力端子パッドＴ上のい
かなる電流も低電圧Ｖ_SS電力供給バスへ減少させ、それ
により出力端子パッドＴの電圧レベルをＶ_SSに維持す
る。他方で入力信号Ｖｉが論理「１」（高電圧レベルＶ
_DD）のときにインバータＥ，Ｄ，Ｃはそれぞれ論理
「０」（低電圧レベルＶ_SS）を出力する。ＰＭＯＳトラ
ンジスタであるトランジスタＱ１Ａ，Ｑ１Ｂはオンであ
り、ＮＭＯＳトランジスタであるトランジスタＱ２Ａ，
Ｑ２Ｂはオフである。このようにトランジスタＱ１Ａ，
Ｑ１Ｂは両方とも出力端子パッドＴへ電流を供給し、そ
れにより出力端子パッドＴの電圧レベルをＶ_DDに維持す
る。During normal operation, the input signal Vi becomes logic "0".
At the time of (low voltage level V _SS ), the inverters E, D, and C output logic “1” (high voltage level V _DD ) to the inputs of the transistors Q1A, Q2A, Q1B, Q2B, respectively.
Transistors Q1A and Q1 which are PMOS transistors
B is off, and transistors Q2A and Q2B, which are NMOS transistors, are on. Thus transistors Q2A, Q2B are both any current on the output terminal pad T also reduced to the low voltage V _SS power supply bus, thereby maintaining the voltage level of the output terminal pad T to V _SS. On the other hand, if the input signal Vi is logic “1” (high voltage level V
_DD ), the inverters E, D, and C each output logic "0" (low voltage level V _SS ). The transistors Q1A and Q1B, which are PMOS transistors, are on, and the transistors Q2A, Q2A,
Q2B is off. Thus, the transistors Q1A,
Q1B both supply current to output terminal pad T, thereby maintaining the voltage level at output terminal pad T at V _DD .

【０００７】上記のように接地バウンスは入力信号Ｖｉ
の論理「０」から論理「１」へ又は論理「１」から論理
「０」への論理値の遷移中に生ずる効果である（これは
Ｖ_SSからＶ_DD又はＶ_DDからＶ_SSの出力端子パッドＴの対
応する電圧レベルで遷移を生ずる）。接地バウンスを減
少させるためにドライバＡはドライバＢに設けられるＱ
１Ｂ，Ｑ２Ｂより小さくされた寸法（即ちより小さなチ
ャンネル幅）のトランジスタＱ１Ａ，Ｑ２Ａを設けられ
る。更にまたインバータＣ，Ｄ，Ｅの論理閾値電圧又は
スイッチング電圧は異なる時間に各インバータをスイッ
チ、即ちその出力電圧を遷移させるよう選択される。こ
れは図２を参照してよりよく理解される。インバータ
Ｃ，Ｄ，Ｅのスイッチング電圧がそれぞれ３．７，１．
１，２．５ボルトから選択されるとする。示されるよう
に入力信号Ｖｉは論理「０」（電圧レベルＶ_SS＝０）か
ら論理「１」（電圧レベルＶ_DD＝５）へ時間ｔ０で遷移
し始める。時間ｔ１でＶｉの電圧レベルは１．１ボルト
に達し、それによりインバータＤを論理値「１」から論
理値「０」へその出力を遷移させるようにトリガーす
る。結果としてＱ２Ｂはオフになり始める。時間ｔ２で
Ｖｉの電圧レベルは２．５ボルトに達し、それによりイ
ンバータＥを論理値「１」から論理値「０」へその出力
を遷移させるようにトリガーする。結果としてＱ１Ａは
オンになり始め、Ｑ２Ａはオフになり始める。時間ｔ３
で最終的にＶｉの電圧レベルは３．７ボルトに達し、そ
れによりインバータＣを論理値「１」から論理値「０」
へその出力を遷移させるようにトリガーする。結果とし
てＱ１Ｂはオンになり始める。最終的な効果はまずＱ２
Ｂが時間ｔ１でオフし、それからＱ１Ａがオンし、一方
で時間ｔ３でＱ１Ｂがオンとなる前にＱ２Ａは時間ｔ２
でオフとなる。斯くしてより大きなＰＭＯＳトランジス
タＱ１Ｂがオンとなることはより小さなＰＭＯＳトラン
ジスタＱ１Ａがオンした後まで遅らされる。これは小さ
なトランジスタＱ１Ａがより低い電流駆動能力を有する
故に好ましい。最初にＱ１Ａがオンとなるときに出力端
子パッドの電圧は０である。トランジスタＱ１Ａは出力
端子パッドをゆっくりと充電する。トランジスタＱ１Ａ
の制限された電流駆動と出力端子パッドＴの比較的ゆっ
くりした電圧変化の故に接地バウンスはほとんど発生し
ない。後にトランジスタＱ１Ｂはより高い電流駆動能力
でオンされる。しかしながらこの時点で出力端子パッド
は部分的に充電され、故に出力端子パッドＴは高電流駆
動トランジスタＱ１Ｂにより駆動されるにもかかわらず
急速に変化する電流駆動は回避される。急速な電流変化
は回避される故に接地バウンスは抑制される。As described above, the ground bounce is caused by the input signal Vi.
Is an effect that occurs during the transition of the logic value from logic “0” to logic “1” or from logic “1” to logic “0” (this is the output terminal of V _SS to V _DD or V _DD to V _SS ). A transition occurs at the corresponding voltage level on pad T). Driver A is provided with driver B to reduce ground bounce.
Transistors Q1A and Q2A having dimensions (ie, smaller channel widths) smaller than 1B and Q2B are provided. Furthermore, the logic threshold voltages or switching voltages of the inverters C, D, E are selected to switch each inverter at different times, i.e., to transition its output voltage. This can be better understood with reference to FIG. The switching voltages of the inverters C, D, and E are 3.7, 1..
Suppose you choose from 1,2.5 volts. As shown, input signal Vi begins to transition from logic "0" (voltage level V _SS = 0) to logic "1" (voltage level V _DD = 5) at time t0. At time t1, the voltage level of Vi reaches 1.1 volts, thereby triggering inverter D to transition its output from a logical "1" to a logical "0". As a result, Q2B starts to turn off. At time t2, the voltage level of Vi reaches 2.5 volts, thereby triggering inverter E to transition its output from logic "1" to logic "0". As a result, Q1A starts to turn on and Q2A starts to turn off. Time t3
Finally, the voltage level of Vi reaches 3.7 volts, thereby changing the inverter C from the logical value "1" to the logical value "0".
Trigger to transition the navel output. As a result, Q1B starts to turn on. The final effect is Q2
B turns off at time t1, then Q1A turns on, while Q2A turns on at time t2 before Q1B turns on at time t3.
Is turned off. The turning on of the larger PMOS transistor Q1B is thus delayed until after the smaller PMOS transistor Q1A is turned on. This is preferred because the small transistor Q1A has a lower current drive capability. When Q1A is first turned on, the voltage of the output terminal pad is zero. Transistor Q1A slowly charges the output terminal pad. Transistor Q1A
Ground bounce hardly occurs due to the limited current drive and the relatively slow voltage change of the output terminal pad T. Later, transistor Q1B is turned on with higher current drive capability. However, at this point, the output terminal pad is partially charged, thus avoiding a rapidly changing current drive despite the output terminal pad T being driven by the high current drive transistor Q1B. Ground bounce is suppressed because rapid current changes are avoided.

【０００８】同様にして入力信号が論理「１」から論理
「０」へ遷移するときにインバータはその出力された論
理値を論理「１」から論理「０」へインバータＣが最初
で続けてインバータＥ続けてインバータＤの順で続けて
変化する。最終的な効果はＱ１Ｂが最初にオフし、次に
Ｑ１Ａがオフし、Ｑ２Ａがオンして、それに続いて最終
的にＱ２Ｂがオンとなる。より小さいトランジスタＱ２
Ａが最初にオンとなる故にそれは（比較的）低い電流駆
動能力でゆっくり出力パッドを放電し始める。それから
より大きなトランジスタＱ２Ｂはオンされる。しかしな
がら出力端子パッドＴは既に部分的に放電されている。
斯くしてＱ２Ｂはより急速でなく変化する電流で出力端
子パッドＴを駆動する。再び接地バウンスは減少する。Similarly, when the input signal transitions from logic "1" to logic "0", the inverter changes its output logic value from logic "1" to logic "0", and inverter C first The value of E changes continuously in the order of the inverter D. The net effect is that Q1B turns off first, then Q1A turns off, Q2A turns on, and finally Q2B turns on. Smaller transistor Q2
Because A turns on first, it begins to slowly discharge the output pad with a (relatively) low current drive capability. Then the larger transistor Q2B is turned on. However, the output terminal pad T has already been partially discharged.
Thus, Q2B drives output terminal pad T with a less rapid and varying current. Again the ground bounce is reduced.

【０００９】出力バッファ１０が接地バウンスを抑制す
る一方でこれは全ての応用に対して適切というわけでは
ない。例えばある応用で小さい及び大きいドライバの両
方の電流駆動能力が比較的高い場合である。例えばある
応用で必要な電流駆動を達成するためにトランジスタＱ
１Ａは２００μｍのチャンネル幅を有し、トランジスタ
Ｑ１Ｂは１０００μｍのチャンネル幅を有する。図２に
示されるように遷移中にトランジスタＱ１Ａ，Ｑ２Ａの
両方は同時にオンとなる。これは高電力供給バス及び低
電力供給バスの間の短絡路を形成する。トランジスタＱ
１Ａ，Ｑ２Ａが大きい場合にはＩＣを損傷するような高
い短絡電流が発生される。While output buffer 10 suppresses ground bounce, this is not appropriate for all applications. For example, in some applications, the current drive capability of both small and large drivers is relatively high. For example, to achieve the current drive required for an application, a transistor Q
1A has a channel width of 200 μm, and transistor Q1B has a channel width of 1000 μm. As shown in FIG. 2, during the transition, both transistors Q1A and Q2A are simultaneously turned on. This forms a short circuit between the high power supply bus and the low power supply bus. Transistor Q
When 1A and Q2A are large, a high short-circuit current that damages the IC is generated.

【００１０】第二にＱ１Ｂが８００μｍのチャンネル幅
を有し、Ｑ２Ｂが４００μｍのチャンネル幅を有すると
する。論理「０」から論理「１」の入力信号Ｖｉ論理値
の遷移中にトランジスタＱ１ＢとＱ１Ａとの間の時間の
遅延はプリドライバＥとＣとの相対的スイッチング電圧
により制御される。同様に論理「０」から論理「１」の
入力信号Ｖｉ論理値の遷移中にトランジスタＱ２ＢとＱ
２Ａとの間の時間の遅延はプリドライバＥとＤとの相対
的スイッチング電圧により制御される。しかしながら、
そのような遅延はそのような大きなトランジスタＱ１Ｂ
とＱ２Ｂに対してある応用で接地バウンスを減少させる
のに充分ではない。Second, assume that Q1B has a channel width of 800 μm and Q2B has a channel width of 400 μm. The time delay between transistors Q1B and Q1A during the transition of the logic value of input signal Vi from logic "0" to logic "1" is controlled by the relative switching voltage of predrivers E and C. Similarly, during the transition of the input signal Vi logic value from logic “0” to logic “1”, the transistors Q2B and
The time delay between 2A is controlled by the relative switching voltage of predrivers E and D. However,
Such a delay is caused by such a large transistor Q1B
And Q2B for some applications are not enough to reduce ground bounce.

【００１１】図３はカリフォルニア州サンタクララの半
導体製造業者のインテルから提案された低速出力バッフ
ァ２０を示す。出力パッドＤ_Xは高電圧Ｖ_DD電力供給バ
スに接続されたソースと、出力パッドＤ_Xに接続された
ドレインとを有するＰＭＯＳプルアップドライバトラン
ジスタＰ４’又は低電圧Ｖ_SS電力供給バスに接続された
ソースと、出力パッドＤ_Xに接続されたドレインとを有
するＮＭＯＳプルアップドライバトランジスタＮ４’に
より選択的に駆動される。ＰＭＯＳ急速オフトランジス
タＰ３’は信号Ｐ＿ＥＮを受ける。Ｐ＿ＥＮが論理
「０」のときにＰ３’はオンになり高電圧レベルＶ_DDに
Ｐ４’のゲートを駆動し、それによりＰ４’をオフとな
る。さもなければＰ＿ＥＮが論理「１」であるときにＰ
３’はオフであり、Ｐ４’のゲートをどの電圧レベルに
も駆動しない。同様にしてＮＭＯＳ急速オフトランジス
タＮ３’は信号Ｎ＿ＥＮを受ける。Ｎ−ＥＮは論理
「１」のときにＮ４は急速にオンし、Ｎ４のゲートを低
電圧レベルＶ_SSへ駆動し、それによりＮ４をオフとな
る。さもなければＮ＿ＥＮが論理「０」のときにＮ３’
はオフであり、Ｎ４のゲートをどのような電圧レベルに
も駆動しない。FIG. 3 shows a slow output buffer 20 proposed by Intel, a semiconductor manufacturer in Santa Clara, California. Output pad D _X was connected to the PMOS pull-up driver transistor P4 'or low voltage V _SS power supply bus has a source connected to the high voltage V _DD power supply bus, and connected to the output pad D _X drain a source is selectively driven by the NMOS pull-up driver transistor N4 'having a connected to the output pad D _X drain. PMOS quick off transistor P3 'receives signal P_EN. When P_EN is a logic "0", P3 'turns on, driving the gate of P4' to the high voltage level V _DD , thereby turning off P4 '. Otherwise, when P_EN is logic "1", P
3 'is off and does not drive the gate of P4' to any voltage level. Similarly, NMOS quick off transistor N3 'receives signal N_EN. When N-EN is a logic "1", N4 turns on rapidly, driving the gate of N4 to the low voltage level V _SS , thereby turning off N4. Otherwise N3 'when N_EN is logic "0"
Is off and does not drive the gate of N4 to any voltage level.

【００１２】アナログ作動増幅器２２、２４はそれぞれ
Ｐ４’とＮ４’のゲートに接続される。増幅器２２はイ
ネーブル信号として信号Ｐ＿ＥＮを受け、増幅器２４は
またイネーブル信号として信号Ｎ＿ＥＮを受ける。各増
幅器２２と２４の正の（非反転）入力は相互に接続され
る。各増幅器２２と２４は信号ＣＮＴＲを負の（反転）
入力で受ける。ＣＮＴＲの電圧レベルは増幅器２２と２
４が低又は負の電圧又は高又は正の電圧を正の入力に印
加される電圧に依存して選択的に出力するように選択さ
れる（以下に詳細に説明する）。ＰＭＯＳトランジスタ
Ｐ２のドレイン及びＮＭＯＳトランジスタＮ２のドレイ
ンはまた増幅器２２及び２４の正の入力に接続される。
次にトランジスタＰ２のソースはトランジスタＰ１’の
ドレインに接続される。トランジスタＰ１’のソースは
高電圧Ｖ_DD電力供給バスに接続される。トランジスタＮ
２’のソースはＮ１’のドレインに接続される。トラン
ジスタＮ１’のソースは低電圧Ｖ_SS電力供給バスに接続
される。Analog operational amplifiers 22, 24 are connected to the gates of P4 'and N4', respectively. Amplifier 22 receives signal P_EN as an enable signal, and amplifier 24 also receives signal N_EN as an enable signal. The positive (non-inverting) inputs of each amplifier 22 and 24 are interconnected. Each amplifier 22 and 24 converts the signal CNTR to negative (inverted).
Receive by input. The voltage level of CNTR is determined by amplifiers 22 and 2
4 are selected to selectively output a low or negative voltage or a high or positive voltage depending on the voltage applied to the positive input (described in detail below). The drains of PMOS transistor P2 and NMOS transistor N2 are also connected to the positive inputs of amplifiers 22 and 24.
Next, the source of transistor P2 is connected to the drain of transistor P1 '. The source of transistor P1 'is connected to the high voltage _VDD power supply bus. Transistor N
The source of 2 'is connected to the drain of N1'. The source of the transistor N1 'is connected to the low voltage V _SS power supply bus.

【００１３】トランジスタＮ２’のゲートは信号Ｐ＿Ｅ
Ｎを受け、トランジスタＰ２’のゲートは信号Ｎ＿ＥＮ
を受ける。トランジスタＰ１のゲートは定常な電圧ＰＢ
ＩＡＳを受ける。ＰＢＩＡＳはトランジスタＰ１が以下
にその理由を説明する特定の最大電流を発生するように
選択される。同様にトランジスタＮ１’のゲートは定常
な電圧ＰＢＩＡＳを受け、それはトランジスタＮ１’が
特定の最大電流を発生するように選択される。特定の容
量を有するコンデンサＣ１は増幅器２２と２４の共通の
正の入力接続と出力端子パッドＤ_Xとの間に接続され
る。The gate of the transistor N2 'is connected to the signal P_E.
N, and the gate of the transistor P2 ′ receives the signal N_EN.
Receive. The gate of the transistor P1 has a steady voltage PB
Receive IAS. PBIAS is selected so that transistor P1 generates a certain maximum current, which will be explained below. Similarly, the gate of transistor N1 'receives a steady voltage PBIAS, which is selected such that transistor N1' generates a certain maximum current. Capacitor C1 having a specific capacitance is connected between the common positive input connected to the output terminal pad D _X of the amplifier 22 and 24.

【００１４】出力バッファ２０の動作は以下の通りであ
る。出力されるデータが論理「０」であるときに信号Ｎ
−ＥＮは論理「０」であり、信号Ｐ＿ＥＮは論理「０」
である。結果として増幅器２２はそれが信号Ｐ＿ＥＮの
高電圧を受けられない故にディスエーブルされる。Ｐ
３’はオンであり、Ｐ４’のゲートの電圧を高レベルに
維持する。斯くしてＰ４’はオフのままである。Ｎ２’
はオフであるがＰ２はオンである。故にＰ１，Ｐ２は高
電圧レベル（Ｖ_DDより小さい）でＣ１の電荷を維持す
る。増幅器２４の正の入力に入力されるＣ１の高電圧レ
ベルはまた（信号ＣＮＴＲの）増幅器２４の負の入力に
入力される電圧レベルを越える。増幅器２４は正の電圧
レベルをＮ４’のゲートへ出力する。Ｎ３’はオフであ
り、Ｎ４’を駆動しない。そのようにしてＮ４’はなお
オンのままであり、出力端子パッドの電圧を低い電圧レ
ベルＶ_SSに維持する。The operation of the output buffer 20 is as follows. When the output data is logic "0", the signal N
-EN is logic "0" and signal P_EN is logic "0".
It is. As a result, amplifier 22 is disabled because it cannot receive the high voltage of signal P_EN. P
3 'is on, maintaining the voltage at the gate of P4' at a high level. Thus, P4 'remains off. N2 '
Is off but P2 is on. Thus, P1 and P2 maintain the charge on C1 at high voltage levels (less than V _DD ). The high voltage level of C1 input to the positive input of amplifier 24 also exceeds the voltage level input to the negative input of amplifier 24 (of signal CNTR). Amplifier 24 outputs a positive voltage level to the gate of N4 '. N3 'is off and does not drive N4'. As such, N4 'is still on, maintaining the voltage at the output terminal pad at the low voltage level V _SS .

【００１５】論理「１」が出力される場合を考える。Ｐ
＿ＥＮとＮ＿ＥＮの両方は論理「１」である。増幅器２
４はディスエーブルされる。何故ならばそれは信号Ｎ＿
ＥＮの低電圧を受けないからである。Ｎ３’はオンであ
り、Ｎ４’のゲートを駆動し、それによりＮ４’のゲー
トの電圧レベルを低いレベルに維持する。そのようにＮ
４’はオフのままである。Ｐ２はオフでＮ２’はオンで
ある。そのようにＮ１’及びＮ２はＣ１上の電荷を低電
圧レベル（それはＶ_SSより大きい）に維持する。次に低
電圧レベルは増幅器２２の正の入力へ入力される。低電
圧レベルは増幅器２２の負の入力で受けられた電圧レベ
ルより小さい（即ち信号ＣＮＴＲにより供給される）故
に増幅器２２は低い又は負の電圧を出力する。Ｐ３’は
オフであり、Ｐ４のゲートを駆動しない。Ｐ４’のゲー
トが増幅器２２の低電圧のみを受ける故にＰ４はオンの
ままであり、高電圧レベルＶ_DDに出力端子の電圧を維持
する。Consider a case where a logic "1" is output. P
Both _EN and N_EN are logic "1". Amplifier 2
4 is disabled. Because it is the signal N_
This is because it does not receive the low voltage of EN. N3 'is on and drives the gate of N4', thereby maintaining the voltage level of the gate of N4 'at a low level. So N
4 'remains off. P2 is off and N2 'is on. As such N1 'and N2 maintains the charge on C1 to a low voltage level (which is greater than V _SS). The low voltage level is then input to the positive input of amplifier 22. Amplifier 22 outputs a low or negative voltage because the low voltage level is less than the voltage level received at the negative input of amplifier 22 (ie, provided by signal CNTR). P3 'is off and does not drive the gate of P4. P4 remains on because the gate of P4 'receives only the low voltage of amplifier 22, maintaining the voltage at the output terminal at the high voltage level V _DD .

【００１６】論理値を「０」から「１」に遷移すること
について考える。このような場合にはＰ＿ＥＮとＮ＿Ｅ
Ｎの両方が論理値を「０」から「１」へ遷移する。Ｐ
３’はオフされ、Ｎ３’はオンされ、増幅器２４はオフ
される。そのようにＮ４’は急速にオフされる。Ｐ２は
オフにされ、Ｎ２’はオンにされる。斯くしてＮ１’と
Ｎ２’はコンデンサＣ１を徐々に放電する。コンデンサ
Ｃ１は遅延期間にわたり放電される。Ｃ１が放電される
につれて増幅器２２、２４の正の入力に印加された電圧
は減少し、増幅器２２から出力された電圧は徐々に減少
する。この場合にはＰ４’は徐々にオンされる。Ｐ４’
がオンされるのでそれは出力端子パッドＤ _Xを高電圧に
徐々に充電する。Transition of logical value from "0" to "1"
think about. In such a case, P_EN and N_E
Both N transition logic values from "0" to "1". P
3 'is turned off, N3' is turned on, and the amplifier 24 is turned off.
Is done. As such, N4 'is quickly turned off. P2
It is turned off and N2 'is turned on. Thus N1 '
N2 'gradually discharges capacitor C1. Capacitor
C1 is discharged over a delay period. C1 is discharged
The voltage applied to the positive inputs of the amplifiers 22, 24
Decreases, and the voltage output from the amplifier 22 gradually decreases.
I do. In this case, P4 'is gradually turned on. P4 '
Is turned on, it is output terminal pad D _XTo high voltage
Charge gradually.

【００１７】論理値を「１」から「０」に遷移すること
について考える。このような場合にはＰ＿ＥＮとＮ＿Ｅ
Ｎの両方が論理値を「１」から「０」へ遷移する。この
場合Ｎ３’はオフされ、Ｐ３’はオンにされ、増幅器２
２はオフにされる。そのようにＰ４’は急速にオフされ
る。Ｐ２はオンにされ、Ｎ２’はオフにされる。斯くし
てＰ１’とＰ２’はコンデンサＣ１を遅延期間にわたり
充電する。Ｃ１が充電されるにつれて増幅器２２の正の
入力に印加された電圧は徐々に増加する。これは増幅器
２２から出力された電圧を徐々に増加し、その出力電圧
は徐々にＮ４’をオンとなる。Ｎ４’がオンされる故に
それは出力端子パッドＤ_Xを低電圧に徐々に放電する。Consider the transition of the logical value from "1" to "0". In such a case, P_EN and N_E
Both N transition logic values from "1" to "0". In this case, N3 'is turned off, P3' is turned on, and amplifier 2
2 is turned off. As such, P4 'is quickly turned off. P2 is turned on and N2 'is turned off. Thus, P1 'and P2' charge capacitor C1 for a delay period. As C1 charges, the voltage applied to the positive input of amplifier 22 gradually increases. This gradually increases the voltage output from the amplifier 22, and the output voltage gradually turns on N4 '. Because the N4 'is turned on it gradually discharges the output terminal pad D _X to a low voltage.

【００１８】斯くして低速度出力バッファ２０は徐々に
遷移するという利点を有し、それにより接地バウンスを
減少し、出力端子パッドの立ち上がり立ち下がり時間を
安定化する。しかしながら出力バッファ２０は２つの欠
点を有する。一つはコンデンサＣ１はＩＣに導入するこ
とが難しいことである。Ｃ１の２つの端子の電圧はＶ _SS
又はＶ_DDのいずれかである故にコンデンサＣ１はＣ１が
精度の公差内になければならないときには特に誘電層に
より分離される多結晶シリコンの２つの別の層から実現
されなければならない。斯くして出力バッファ２０はよ
り高価で複雑である。２番目は出力バッファ２０は高電
力消費であることである。Thus, the low speed output buffer 20 gradually becomes
Has the advantage of transitioning, thereby reducing ground bounce
Output terminal pad rise and fall time.
Stabilize. However, output buffer 20 has two
Have a point. One is that the capacitor C1 can be introduced into the IC.
Is difficult. The voltage at the two terminals of C1 is V _SS
Or V_DDThe capacitor C1 is C1
Especially for dielectric layers when the tolerances must be within
Implemented from two separate layers of polycrystalline silicon that are more separated
It must be. Thus, the output buffer 20 is
Expensive and complex. The second is that the output buffer 20 is
It is power consumption.

【００１９】最近ユニバーサルシリアルバス（ＵＳＢ）
と呼ばれる新たな規格がコンピュータ周辺機器として認
可された。ＵＳＢにより、デバイスは最高速度１２Ｍビ
ット／秒又は低速度１．５Ｍビット／秒でデータ通信可
能である。ＵＳＢ規格はそれに準拠するデバイスの出力
電圧レベルに関して最高速度データ通信に対して約４か
ら２０ナノ秒の正確な立ち上がり、立ち下がり速度を特
徴とするが、低速度通信に対してはわずか７５から３０
０ナノ秒である。これは単一の特定のデータ通信速度に
対してのみスルーレートを典型的には割り当てる接地バ
ウンス抑制出力バッファに対して問題となる。Recent Universal Serial Bus (USB)
A new standard called Computer Peripherals has been approved. With USB, devices can communicate data at a maximum speed of 12 Mbit / s or a low speed of 1.5 Mbit / s. The USB standard features accurate rise and fall rates of about 4 to 20 nanoseconds for top speed data communication with respect to output voltage levels of compliant devices, but only 75 to 30 nanoseconds for low speed communication.
0 nanoseconds. This is a problem for ground bounce suppression output buffers, which typically assign a slew rate only for a single specific data rate.

【００２０】[0020]

【発明が解決しようとする課題】本発明の目的は従来技
術の欠点を克服することにある。本発明の他の目的は短
絡回路電流及び接地バウンスを抑制するよう動作しうる
出力バッファを提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to overcome the disadvantages of the prior art. It is another object of the present invention to provide an output buffer operable to suppress short circuit current and ground bounce.

【００２１】[0021]

【課題を解決するための手段】これらの及び他の目的は
本発明により達成される。一実施例によれば出力端子上
に出力するために入力信号を受ける出力バッファが設け
られる。出力バッファは出力端子を入力信号の論理値に
対応する電圧に駆動する第一のドライバ及び第二のドラ
イバを有する。第二のドライバは第一のドライバより高
い駆動能力を有する。出力バッファはまた入力信号及び
少なくとも一つのモード信号の論理値の遷移を受ける制
御回路を有する。制御回路は第一のドライバが出力端子
を相補的な電圧に駆動し始める後まで出力端子を相補的
な電圧に駆動することについて第二のドライバを遅延す
ることにより論理値の遷移に応答する。そのようにする
ことで制御回路はモード信号が最大速度モードを示すと
きに第二のドライバを第一の遅延により遅延する。他方
で制御回路はモード信号が低速度モードのときに第二の
ドライバを第一の遅延より長い第二の遅延により遅延す
る。SUMMARY OF THE INVENTION These and other objects are achieved by the present invention. According to one embodiment, an output buffer is provided for receiving an input signal for output on an output terminal. The output buffer has a first driver and a second driver for driving an output terminal to a voltage corresponding to a logical value of an input signal. The second driver has a higher driving capability than the first driver. The output buffer also has a control circuit that receives a transition of the logic value of the input signal and at least one mode signal. The control circuit responds to the logic transition by delaying the second driver to drive the output terminal to a complementary voltage until after the first driver begins driving the output terminal to the complementary voltage. In doing so, the control circuit delays the second driver by the first delay when the mode signal indicates the maximum speed mode. On the other hand, the control circuit delays the second driver by a second delay longer than the first delay when the mode signal is in the low speed mode.

【００２２】説明のために制御回路は２つの遅延回路を
含む、第一の遅延回路は第二のドライバを出力端子を第
一の遅延により相補的な電圧に駆動するよう遅延する。
第二の遅延回路は第二のドライバを出力端子を第二の遅
延により相補的な電圧に駆動するよう遅延する。例えば
第二の遅延回路は出力を有する第一のインバータと、第
一のインバータの出力に接続される入力を有する第二の
インバータと、第一のインバータの出力と低電圧電源供
給バスとの間に接続されたコンデンサとを含む。入力信
号の論理値の遷移は第一のインバータをその出力を駆動
するよう遷移する。しかしながらコンデンサはそれが充
電され、又は放電することにより第二のインバータの入
力への伝搬からの遷移を遅延する。For purposes of illustration, the control circuit includes two delay circuits, the first delay circuit delaying the second driver to drive the output terminal to a complementary voltage with a first delay.
The second delay circuit delays the second driver to drive the output terminal to a complementary voltage with a second delay. For example, the second delay circuit has a first inverter having an output, a second inverter having an input connected to the output of the first inverter, and an output between the first inverter and the low voltage power supply bus. And a capacitor connected to the The transition of the logic value of the input signal transitions the first inverter to drive its output. However, the capacitor delays the transition from propagating to the input of the second inverter by charging or discharging.

【００２３】[0023]

【発明の実施の形態】図４は本発明の実施例による出力
バッファ１００を示す。出力バッファ１００は２つのド
ライバを有し、即ち（比較的）低電流駆動ドライバ１１
０及び高電流駆動ドライバ１２０である。説明のために
ドライバ１１０は全電流駆動の約２０％を発生し、一方
でドライバ１２０は全電流駆動の約８０％を発生する。FIG. 4 shows an output buffer 100 according to an embodiment of the present invention. The output buffer 100 has two drivers: a (relatively) low current driver 11
0 and high current driver 120. For purposes of illustration, driver 110 generates about 20% of full current drive, while driver 120 generates about 80% of full current drive.

【００２４】ドライバ１１０は高電圧Ｖ_DD電力供給バス
に接続されたソースと、出力端子パッドＱに接続された
ドレインとを有するＰＭＯＳトランジスタＰ０を含む。
ドライバ１１０はまた低電圧Ｖ_SS電力供給バスに接続さ
れたソースと、出力端子パッドＱに接続されたドレイン
とを有するＮＭＯＳトランジスタＮ０を含む。ドライバ
１２０は２つのＰＭＯＳトランジスタＰ１，Ｐ２及び２
つのＮＭＯＳトランジスタＮ１，Ｎ２を含む。Ｐ１，Ｐ
２のソースは高電圧Ｖ_DD電力供給バスに接続される。Ｎ
１，Ｎ２のソースは低電圧Ｖ_SS電力供給バスに接続され
る。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のドレインは
出力端子パッドＱに接続される。トランジスタＰ１のゲ
ートは遅延素子ＤＬを介してトランジスタＰ２のゲート
に接続される。トランジスタＮ１のゲートは遅延素子Ｄ
Ｌを介してトランジスタＮ２のゲートに接続される。遅
延素子ＤＬはインバータ又は抵抗からなる。例えばそれ
は遅延素子ＤＬをトランジスタＰ１からトランジスタＰ
２又はトランジスタＮ１からトランジスタＮ２への抵抗
性の多結晶シリコンゲートの簡単な延長として遅延素子
ＤＬを形成することが知られている。遅延素子ＤＬの目
的はそれぞれＮ１又はＰ１のゲートからＰ２又はＮ２の
ゲートへのオン信号の伝搬を遅延することである。結果
として低電圧信号がＰ１のゲートに印加されたときにＰ
１は最初にオンされＰ２はＰ１とＰ２との間に接続され
る遅延素子ＤＬにより引き起こされるある遅延の後にオ
ンとされる。同様に高電圧信号がＮ１のゲートに印加さ
れるときにＮ１は最初にオンとなり、Ｎ２はＮ１とＮ２
との間に接続される遅延素子ＤＬにより引き起こされる
ある遅延の後にオンにされる。トランジスタＰ１−Ｐ２
又はＮ１−Ｎ２のこの徐々のオンは接地バウンスを抑制
する傾向にある。Driver 110 includes a PMOS transistor P0 having a source connected to the high voltage _VDD power supply bus and a drain connected to output terminal pad Q.
The driver 110 also includes a source connected to the low voltage V _SS power supply bus, the NMOS transistors N0 and a connected to the output terminal pads Q drain. The driver 120 has two PMOS transistors P1, P2 and 2
It includes two NMOS transistors N1 and N2. P1, P
2 are connected to the high voltage _VDD power supply bus. N
The sources of 1, N2 are connected to a low voltage _VSS power supply bus. The drains of the transistors P1, P2, N1, N2 are connected to the output terminal pad Q. The gate of the transistor P1 is connected to the gate of the transistor P2 via the delay element DL. The gate of the transistor N1 is a delay element D
Connected to the gate of the transistor N2 via L. The delay element DL includes an inverter or a resistor. For example, it changes the delay element DL from the transistor P1 to the transistor P1.
It is known to form a delay element DL as a simple extension of the resistive polycrystalline silicon gate 2 or transistor N1 to transistor N2. The purpose of the delay element DL is to delay the propagation of the ON signal from the gate of N1 or P1 to the gate of P2 or N2, respectively. As a result, when a low voltage signal is applied to the gate of P1, P
1 is turned on first and P2 is turned on after some delay caused by a delay element DL connected between P1 and P2. Similarly, when a high voltage signal is applied to the gate of N1, N1 is turned on first, and N2 is N1 and N2.
Is turned on after a certain delay caused by a delay element DL connected in between. Transistors P1-P2
Or this gradual on of N1-N2 tends to suppress ground bounce.

【００２５】他方でトランジスタＰ１，Ｐ２又はＮ１，
Ｎ２を急速にオフにすることが望ましい。この目的のた
めにＰＭＯＳトランジスタＰ１０及びＰ１１は高電圧Ｖ
_DD電力供給バスに接続されたソース及びそれぞれＰ１，
Ｐ２のゲートに接続されたドレインを有するよう設けら
れる。トランジスタＰ１０，Ｐ１１のゲートは両方とも
入力信号Ｄを受ける。トランジスタＰ１，Ｐ２をオフと
なることが望ましいときに（即ち出力端子Ｑから論理
「０」を出力するときに）入力信号Ｄ（論理値「０」を
有する）はＰ１０，Ｐ１１をオンにし、これはＰ１，Ｐ
２のゲートを急速に充電し、それによりそれらをオフに
する。On the other hand, transistors P1, P2 or N1,
It is desirable to turn off N2 quickly. For this purpose, the PMOS transistors P10 and P11 are driven by the high voltage V
Sources connected to the _DD power supply bus and P1, respectively
It is provided to have a drain connected to the gate of P2. The gates of transistors P10 and P11 both receive input signal D. When it is desirable to turn off the transistors P1 and P2 (ie, when outputting a logic "0" from the output terminal Q), the input signal D (having a logic value "0") turns on P10 and P11, Is P1, P
The two gates charge rapidly, thereby turning them off.

【００２６】同様にＮＭＯＳトランジスタＮ１０，Ｎ１
１は低電圧Ｖ_SS電力供給バスに接続されたソース及びそ
れぞれＮ１，Ｎ２のゲートに接続されたドレインを有す
るよう設けられる。トランジスタＮ１０，Ｎ１１のゲー
トは両方とも入力信号Ｄを受ける。トランジスタＮ１，
Ｎ２をオフとなることが望ましいときに（即ち出力端子
Ｑから論理「１」を出力するときに）入力信号Ｄ（論理
値「１」を有する）はＮ１０，Ｎ１１をオンにし、これ
はＮ１，Ｎ２のゲートを急速に放電し、それによりそれ
らをオフにする。Similarly, NMOS transistors N10 and N1
1 is provided to have a drain connected to the gate of the source and each connected to the low voltage V _SS power supply bus N1, N2. The gates of the transistors N10 and N11 both receive the input signal D. Transistor N1,
When it is desired to turn off N2 (ie, when outputting a logic "1" from output terminal Q), input signal D (having a logic value of "1") turns on N10 and N11, which is N1, The gates of N2 are rapidly discharged, thereby turning them off.

【００２７】制御回路１３０はまたドライバ１１０、１
２０をプリドライブするよう設けられる。ドライバ１１
０の場合には制御回路１３０は２つのプリドライバイン
バータＩ１，Ｉ２を含む。Ｐ０のゲートはプリドライバ
インバータＩ１の出力に接続される。Ｎ０のゲートはプ
リドライバインバータＩ２に接続される。インバータＩ
１の入力及びインバータＩ２の入力は両方とも入力デー
タ信号Ｄを並列に受ける。The control circuit 130 also includes drivers 110, 1
20 is provided to pre-drive. Driver 11
In the case of 0, the control circuit 130 includes two pre-driver inverters I1 and I2. The gate of P0 is connected to the output of pre-driver inverter I1. The gate of N0 is connected to pre-driver inverter I2. Inverter I
1 and the input of inverter I2 both receive input data signal D in parallel.

【００２８】ドライバ１２０の場合には制御回路１３０
は２つの遅延回路１４０、１５０を含む。遅延回路１４
０はインバータＩ７，Ｉ８、コンデンサＣａｐ及び２つ
の並列に接続された三状態インバータＩ３，Ｉ５を含
む。入力信号ＤはインバータＩ７で受けられ、これは入
力信号Ｄの相補的信号をインバータＩ８に出力する。示
されるようにインバータＩ８はプッシュプル構成で接続
されるＰＭＯＳトランジスタＰＵ及びＮＭＯＳトランジ
スタＮＤから形成される。インバータＩ８の出力はノー
ドＤＤへ接続される。示されるようにコンデンサＣａｐ
はノードＤＤと低電圧Ｖ_SS電力供給バスとの間に接続さ
れる。In the case of the driver 120, the control circuit 130
Includes two delay circuits 140 and 150. Delay circuit 14
0 includes inverters I7, I8, capacitor Cap and two parallel connected three-state inverters I3, I5. Input signal D is received by inverter I7, which outputs a complementary signal of input signal D to inverter I8. As shown, the inverter I8 is formed by a PMOS transistor PU and an NMOS transistor ND connected in a push-pull configuration. The output of inverter I8 is connected to node DD. Capacitor Cap as shown
Is connected between the node DD and the low voltage _VSS power supply bus.

【００２９】三状態インバータＩ３，Ｉ５の入力はノー
ドＤＤに接続される。各三状態インバータＩ３，Ｉ５は
類似の構造を有する。例えばインバータＩ３は高電圧Ｖ
_DD電力供給バスに接続されたソースと、三状態インバー
タＩ３の入力に接続されたゲートを有するＰＭＯＳトラ
ンジスタＰ３を含む。Ｐ３のドレインはＰＭＯＳトラン
ジスタＰ４を介して三状態インバータＩ３の出力に接続
される。インバータＩ３はまた低電圧Ｖ_SS電力供給バス
に接続されたソースと三状態インバータＩ３の入力に接
続されたゲートを有するＮＭＯＳトランジスタＮ３を含
む。Ｎ３のドレインはＮＭＯＳトランジスタＮ４を介し
てインバータＩ３の出力に接続される。トランジスタＰ
４及びＮ４はそれぞれ相補的なイネーブル信号、即ちＬ
ＳＢ及びＬＳをそれぞれ受ける（以下に詳細に説明す
る）。ＬＳＢが論理「０」値であり、ＬＳが論理「１」
値であるときにトランジスタＰ４，Ｎ４はトランジスタ
Ｐ３，Ｎ３が三状態インバータＩ３の出力を駆動するこ
とを許容する。しかしながらＬＳＢが論理「１」値であ
り、ＬＳが論理「０」値であるときにＰ３，Ｎ３で生じ
た信号はインバータＩ３の出力に到達することを阻止さ
れる。The inputs of the three-state inverters I3 and I5 are connected to the node DD. Each three-state inverter I3, I5 has a similar structure. For example, the inverter I3 has a high voltage V
_It includes a PMOS transistor P3 having a source connected to the _DD power supply bus and a gate connected to the input of the three-state inverter I3. The drain of P3 is connected via a PMOS transistor P4 to the output of the three-state inverter I3. Inverter I3 also includes a NMOS transistor N3 having a gate connected to the input of the low voltage V _SS power supply connected to the bus a source and a three-state inverter I3. The drain of N3 is connected to the output of inverter I3 via NMOS transistor N4. Transistor P
4 and N4 are complementary enable signals, that is, L
SB and LS respectively (described in detail below). LSB is a logical “0” value, and LS is a logical “1”.
When at value, transistors P4 and N4 allow transistors P3 and N3 to drive the output of tri-state inverter I3. However, when LSB is a logic "1" value and LS is a logic "0" value, the signals generated at P3 and N3 are prevented from reaching the output of inverter I3.

【００３０】三状態インバータＩ３と同様に三状態イン
バータＩ５は同じ相補的イネーブル信号ＬＳＢ，ＬＳを
受ける。三状態インバータＩ３の出力はトランジスタＰ
１のゲートに接続される。インバータＩ５の出力はトラ
ンジスタＮ１のゲートに接続される。遅延回路１５０は
三状態インバータＩ４、Ｉ６のみを含む。各三状態イン
バータＩ４、Ｉ６は三状態インバータＩ３、Ｉ５と類似
の構成を有する。各三状態インバータＩ４、Ｉ６は入力
信号Ｄを受ける入力を有する。三状態インバータＩ４は
トランジスタＰ１のゲートに接続される。三状態インバ
ータＩ６の出力はトランジスタＮ１のゲートに接続され
る。三状態インバータＩ３、Ｉ５と異なり、三状態イン
バータＩ４、Ｉ６はイネーブル信号ＦＳＢ、ＦＳを受
け、ここでＦＳＢはＦＳの相補的信号である。Similar to the three-state inverter I3, the three-state inverter I5 receives the same complementary enable signals LSB and LS. The output of the three-state inverter I3 is the transistor P
1 gate. The output of inverter I5 is connected to the gate of transistor N1. Delay circuit 150 includes only three-state inverters I4 and I6. Each of the three-state inverters I4 and I6 has a similar configuration to the three-state inverters I3 and I5. Each tri-state inverter I4, I6 has an input for receiving an input signal D. Tri-state inverter I4 is connected to the gate of transistor P1. The output of tristate inverter I6 is connected to the gate of transistor N1. Unlike the tri-state inverters I3 and I5, the tri-state inverters I4 and I6 receive enable signals FSB and FS, where FSB is the complement of FS.

【００３１】インバータＩ１、Ｉ３、Ｉ４は（Ｖ_DD−Ｖ
_SS）／２より大きな論理閾値（スイッチング電圧）を有
するよう設計される。インバータＩ２、Ｉ５、Ｉ６は
（Ｖ_DD−Ｖ_SS）／２より小さな論理閾値（スイッチング
電圧）を有するよう設計される。例えばＶ_SS＝０ボルト
でＶ_DD＝３．０から３．６ボルトとすると、（Ｖ_DD−Ｖ
_SS）／２＝Ｖ_DD／２である。The inverters I1, I3 and I4 are connected to (V_DD-V
_SSWith a logic threshold (switching voltage) greater than) / 2
Designed to do. Inverters I2, I5, I6 are
(V_DD-V_SS) / 2 logic threshold (switching
Voltage). For example, V_SS= 0 volt
And V_DD= 3.0 to 3.6 volts, (V_DD-V
_SS) / 2 = V_DD/ 2.

【００３２】信号ＬＳ及びＦＳは出力バッファがそれぞ
れ低速度又は最高速度のいずれかで動作するかを示すモ
ード信号である。低速度モード動作中にＵＳＢ準拠ハブ
又は他のＩＣの出力バッファは１．５Ｍビット／秒でデ
ータを出力する。最高速度モード動作中に出力バッファ
は１２Ｍビット／秒でデータを出力する。しかしながら
これらの低速度及び最高速度は単に説明のためのみのも
のである。Signals LS and FS are mode signals that indicate whether the output buffer operates at low speed or maximum speed, respectively. During low speed mode operation, the output buffer of a USB compliant hub or other IC outputs data at 1.5 Mbit / sec. The output buffer outputs data at 12 Mbits / sec during full speed mode operation. However, these low and maximum speeds are for illustration only.

【００３３】出力バッファ１００の定常状態動作を最初
に説明する。入力信号Ｄ＝０のときにインバータＩ１、
Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７は論理値「１」を
出力し（及びインバータＩ８は論理値「０」を出力す
る）。そのようにしてトランジスタＰ０，Ｐ１，Ｐ２は
オフされ、トランジスタＮ０，Ｎ１，Ｎ２はオンされ
る。トランジスタＮ０，Ｎ１，Ｎ２が出力端子パッドＱ
へ電流駆動（電流シンク）を供給し、それによりその電
圧レベルを低電圧電力供給バス、即ちＶ_SSと同じレベル
に維持する。他方で入力信号Ｄ＝１のときにインバータ
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７は論理値
「０」を出力し（及びインバータＩ８は論理値「１」を
出力する）。そのようにしてトランジスタＮ０，Ｎ１，
Ｎ２はオフされ、トランジスタＰ０，Ｐ１，Ｐ２はオン
される。トランジスタＰ０，Ｐ１，Ｐ２が出力端子パッ
ドＱへ電流駆動（電流供給又はサージ）を供給し、それ
によりその電圧レベルを高電圧電力供給バス、即ちＶ_DD
と同じレベルに維持する。The steady state operation of output buffer 100 will be described first. When the input signal D = 0, the inverter I1,
I2, I3, I4, I5, I6, and I7 output a logical value "1" (and the inverter I8 outputs a logical value "0"). Thus, the transistors P0, P1 and P2 are turned off, and the transistors N0, N1 and N2 are turned on. Transistors N0, N1 and N2 are connected to output terminal pad Q
Provide a current drive (current sink) to maintain its voltage level at the same level as the low voltage power supply bus, _Vss . On the other hand, when the input signal D = 1, the inverters I1, I2, I3, I4, I5, I6, and I7 output a logical value "0" (and the inverter I8 outputs a logical value "1"). In that way, the transistors N0, N1,
N2 is turned off, and transistors P0, P1, and P2 are turned on. Transistors P0, P1 and P2 provide a current drive (current supply or surge) to output terminal pad Q, thereby raising its voltage level to a high voltage power supply bus, V _DD
And maintain the same level.

【００３４】図５及び６を参照して過渡動作を次に説明
する。まず図５に示される最高速度モードの動作につい
て説明する。最高速度モード動作中にＦＳＢ＝「０」、
ＦＳ＝「１」、ＬＳＢ＝「１」、ＬＳ＝「０」である。
結果としてインバータＩ３、Ｉ５は三状態にされ、故に
ディスエーブルにされる。しかしながらインバータＩ
４、Ｉ６はイネーブルにされる。入力信号Ｄがその論理
値を「０」から「１」に遷移するとする。最初にＤの電
圧が上昇し、ＤがＶ_DD／２に上昇する前にＩ２、Ｉ６の
スイッチング閾値に到達する。これによりＩ２、Ｉ６が
Ｉ６の前のＩ２の遷移と共に論理「１」から論理「０」
へその出力ｐｄ１，ｐｄ２を遷移させる。結果としてＮ
０，Ｎ１，Ｎ２はオフし始める。Ｄが上昇し続けるとＮ
１０，Ｎ１１はＮ１，Ｎ２をオフとなるのを助けるよう
急速にオンとなる。ついにＤはＶ_DD／２より以上、Ｉ
１、Ｉ４のスイッチング閾値へ上昇し、それによりＩ
１、Ｉ４をＩ４の前にＩ１が遷移すると共にその出力ｐ
ｕ１，ｐｕ２が論理「１」から論理「０」へ遷移するよ
うにさせる。結果としてＰ０，Ｐ１，Ｐ２がオンし始め
る。遅延素子ＤＬのためにＰ２の前にＰ１はオンとな
る。The transient operation will now be described with reference to FIGS. First, the operation in the maximum speed mode shown in FIG. 5 will be described. FSB = "0" during maximum speed mode operation,
FS = "1", LSB = "1", and LS = "0".
As a result, the inverters I3, I5 are tri-stated and thus disabled. However, inverter I
4, I6 is enabled. Assume that the input signal D changes its logical value from “0” to “1”. Initially, the voltage at D rises and reaches the switching threshold of I2, I6 before D rises to V _DD / 2. This causes I2 and I6 to change from logic "1" to logic "0" together with the transition of I2 before I6.
The outputs pd1 and pd2 of the umbilical are transited. As a result N
0, N1 and N2 start to turn off. If D keeps rising, N
10, N11 turns on quickly to help turn off N1 and N2. Finally, D is more than V _DD / 2,
1, rising to the switching threshold of I4, thereby
1, I4 changes I1 before I4 and outputs p
u1 and pu2 are caused to transition from logic “1” to logic “0”. As a result, P0, P1, and P2 start to turn on. P1 is turned on before P2 because of the delay element DL.

【００３５】入力信号Ｄがその論理値を「１」から
「０」に遷移するとする。最初にＤの電圧が降下し、Ｄ
がＶ_DD／２に降下する前にＩ１、Ｉ４のスイッチング閾
値に到達する。これによりＩ１、Ｉ４がＩ４の前のＩ１
の遷移と共に論理「０」から論理「１」へその出力ｐｄ
１，ｐｄ２を遷移させる。結果としてＰ０，Ｐ１，Ｐ２
はオフし始める。Ｄが降下し続けるとＰ１０，Ｐ１１は
Ｐ１，Ｐ２をオフとなるのを助けるよう急速にオンとな
る。ついにＤはＶ_DD／２より以上、Ｉ２、Ｉ６のスイッ
チング閾値へ上昇し、それによりＩ２、Ｉ６をＩ６の前
にＩ２が遷移すると共にその出力ｐｕ１，ｐｕ２が論理
「１」から論理「０」へ遷移するようにさせる。結果と
してＮ０，Ｎ１，Ｎ２がオンし始める。遅延素子ＤＬの
ためにＮ２の前にＮ１はオンとなる。It is assumed that the input signal D changes its logical value from "1" to "0". First, the voltage of D drops, and D
Reach the switching thresholds of I1 and I4 before falls to V _DD / 2. As a result, I1 and I4 become I1 before I4.
The output pd from logic "0" to logic "1" with the transition of
1 and pd2. As a result, P0, P1, P2
Begins to turn off. As D continues to drop, P10 and P11 turn on rapidly to help turn off P1 and P2. Eventually, D rises above V _DD / 2 to the switching threshold of I2, I6, so that I2 transitions I2, I6 before I6 and outputs pu1, pu2 change from logic "1" to logic "0". To make the transition. As a result, N0, N1, and N2 start to turn on. N1 is turned on before N2 because of the delay element DL.

【００３６】図６に示された動作の低速度モードを説明
する。低速度モード動作中にＦＳＢ＝「１」、ＦＳ＝
「０」、ＬＳＢ＝「０」、ＬＳ＝「１」である。結果と
してインバータＩ４、Ｉ６は三状態にされ、故にディス
エーブルにされる。しかしながらインバータＩ３、Ｉ５
はイネーブルにされる。入力信号Ｄがその論理値を
「０」から「１」に遷移するとする。最初にＤの電圧が
上昇するにつれてインバータＩ７は下降電圧レベルをＩ
８に出力する。インバータＩ８へ入力される電圧が下降
するにつれてＮＤはオフし始め、ＰＤはオンし始める。
結果としてＩ８はノードＤＤを充電し始める。ノードＤ
Ｄの充電は充電されなければならないコンデンサＣａｐ
のせいで遅延される。The low speed mode of the operation shown in FIG. 6 will be described. FSB = “1”, FS =
“0”, LSB = “0”, and LS = “1”. As a result, the inverters I4, I6 are tri-stated and thus disabled. However, inverters I3 and I5
Is enabled. Assume that the input signal D changes its logical value from “0” to “1”. First, as the voltage on D rises, inverter I7 sets the falling voltage level to I
8 is output. As the voltage input to the inverter I8 decreases, ND starts to turn off and PD starts to turn on.
As a result, I8 begins to charge node DD. Node D
D is charged by the capacitor Cap that must be charged.
Delayed due to

【００３７】入力信号Ｄの電圧が上昇するにつれて入力
信号Ｄの電圧がＶ_DD／２に達する前にＩ２のスイッチン
グ閾値に達する。同様にしてＤＤは充電され、ＤＤの電
圧は時間ｔ０’でＩ５のスイッチング電圧についに達す
る。これによりＩ２、Ｉ５がＩ５の前のＩ２の遷移と共
に論理「１」から論理「０」へその出力ｐｄ１，ｐｄ２
を遷移させる。結果としてＮ０，Ｎ１，Ｎ２はオフし始
める。Ｄが上昇し続けるとＮ１０，Ｎ１１はＮ１，Ｎ２
をオフとなるのを助けるよう急速にオンとなる。As the voltage of input signal D rises, the switching threshold of I2 is reached before the voltage of input signal D reaches V _DD / 2. Similarly, DD is charged, and the voltage of DD finally reaches the switching voltage of I5 at time t0 '. This causes I2, I5 to transition from logic "1" to logic "0" along with the transition of I2 before I5, and to output pd1, pd2.
Is changed. As a result, N0, N1, and N2 start to turn off. If D continues to rise, N10 and N11 become N1 and N2.
Turns on quickly to help turn off.

【００３８】ついにＤはＶ_DD／２より以上、時間ｔ１の
Ｉ１のスイッチング閾値へ上昇し、それによりＩ１の出
力ｐｕ１が論理「１」から論理「０」へ遷移するように
させる。結果としてＰ０がオンし始める。しかしながら
この時点でインバータＩ８はノードＤＤをＩ３のスイッ
チング閾値に充電していない。斯くしてトランジスタＰ
１，Ｐ２はなおオフである。後の時間ｔ２’でノードＤ
Ｄは最終的にＩ３のスイッチング電圧に充電される。イ
ンバータＩ３はその出力ｐｕ２を論理「１」から論理
「０」に遷移する。結果としてＰ１，Ｐ２はオンし始
め、ここでＰ２は遅延素子ＤＬのためにＰ１の後にオン
となる。Finally, D rises above V _DD / 2 to the switching threshold of I1 at time t1, causing the output pu1 of I1 to transition from logic "1" to logic "0". As a result, P0 starts to turn on. However, at this point, inverter I8 has not charged node DD to the switching threshold of I3. Thus the transistor P
1, P2 is still off. At a later time t2 ', node D
D is finally charged to the switching voltage of I3. Inverter I3 changes its output pu2 from logic "1" to logic "0". As a result, P1 and P2 begin to turn on, where P2 turns on after P1 due to delay element DL.

【００３９】入力信号Ｄがその論理値を「１」から
「０」に遷移するとする。最初にＤの電圧が下降するに
つれてインバータＩ７は上昇電圧レベルをＩ８に出力す
る。インバータＩ８へ入力される電圧が下降するにつれ
てＰＤはオフし始め、ＮＤはオンし始める。結果として
Ｉ８はノードＤＤを放電し始める。ノードＤＤの放電は
放電されなければならないコンデンサＣａｐのせいで遅
延される。It is assumed that the input signal D changes its logical value from "1" to "0". First, as the voltage of D falls, inverter I7 outputs a rising voltage level to I8. As the voltage input to the inverter I8 decreases, PD starts to turn off, and ND starts to turn on. As a result, I8 begins to discharge node DD. The discharge of node DD is delayed due to the capacitor Cap that must be discharged.

【００４０】入力信号Ｄの電圧が下降するにつれて入力
信号Ｄの電圧がＶ_DD／２に達する前にＩ１のスイッチン
グ閾値に達する。同様にしてＤＤは放電され、ＤＤの電
圧は時間ｔ０’でＩ３のスイッチング電圧についに達す
る。これによりＩ１、Ｉ３がＩ３の前のＩ１の遷移と共
に論理「０」から論理「１」へその出力ｐｕ１，ｐｕ２
を遷移させる。結果としてＰ０，Ｐ１，Ｐ２はオフし始
める。Ｄが下降し続けるとＰ１０，Ｐ１１はＰ１，Ｐ２
をオフとなるのを助けるよう急速にオンとなる。つい
にＤはＶ_DD／２より以下、時間ｔ１のＩ１のスイッチン
グ閾値へ下降し、それによりＩ２はその出力ｐｄ１が論
理「０」から論理「１」へ遷移するようにさせる。結果
としてＮ０がオンし始める。しかしながらこの時点でイ
ンバータＩ８はノードＤＤをＩ５のスイッチング閾値に
放電していない。斯くしてトランジスタＮ１，Ｎ２はな
おオフである。後の時間でノードＤＤは最終的にＩ５の
スイッチング電圧に放電される。インバータＩ５はその
出力ｐｄ２を論理「０」から論理「１」に遷移する。結
果としてＮ１，Ｎ２はオンし始め、ここでＮ２は遅延素
子ＤＬのためにＮ１の後にオンとなる。As the voltage of input signal D falls, the switching threshold of I1 is reached before the voltage of input signal D reaches V _DD / 2. Similarly, DD is discharged, and the voltage of DD finally reaches the switching voltage of I3 at time t0 '. This causes I1, I3 to transition from logic "0" to logic "1" with its output pu1, pu2 along with the transition of I1 before I3.
Is changed. As a result, P0, P1, and P2 start to turn off. If D continues to drop, P10 and P11 become P1 and P2
Turns on quickly to help turn off. Eventually, D falls below V _DD / 2 to the switching threshold of I1 at time t1, so that I2 causes its output pd1 to transition from logic "0" to logic "1". As a result, N0 starts to turn on. However, at this point, inverter I8 has not discharged node DD to the switching threshold of I5. Thus, transistors N1 and N2 are still off. At a later time, node DD is finally discharged to the switching voltage of I5. Inverter I5 changes its output pd2 from logic "0" to logic "1". As a result, N1 and N2 start to turn on, where N2 turns on after N1 due to delay element DL.

【００４１】以下のキーポイントは出力バッファ１００
の動作で重要である：（１）ドライバ１１０の小さなトランジスタＮ０、又
はＰ０が動作の低速度及び最高速度モードの両方でドラ
イバ１２０の大きなトランジスタＮ１，Ｎ２又はＰ１．
Ｐ２の前にオンとなる。これはＮ１，ＤＬ，Ｎ２がＩ２
に対して供給されるＮ０よりインバータＩ５に対して大
きなインピーダンスとして供されるからである。同様に
してＰ１，ＤＬ，Ｐ２はＩ１に対して供給されるＰ０よ
りＩ３又はＩ４に対して大きなインピーダンスとして供
される。トランジスタＮ０及びＰ０はトランジスタＮ
１，Ｎ２及びＰ１，Ｐ２より小さい故に接地バウンスは
減少される。（２）トランジスタＰ１は論理「０」から論理「１」
への遷移中にトランジスタＰ２の前にオンし、トランジ
スタＮ１は論理「１」から論理「０」への遷移中にトラ
ンジスタＮ２の前にオンとなる。プルアップドライバ又
はプルダウンドライバを形成するトランジスタが次第に
オンとなることは接地バウンスの量を実質的に減少す
る。（３）入力信号論理値の遷移中に相補的電圧に遷移す
る（入力信号が遷移する論理値に対応する）ドライバ１
１０と動作の最高速度又は低速度モードのいずれかに依
存する相補的電圧を遷移するドライバ１２０との間の遅
延が選択されている。動作の最高速度モード中の遅延は
動作の低速モード中より短い。これは遅延回路１４０が
Ｐ１，Ｐ２又はＮ１，Ｎ２を作動するためにｐｕ２又は
ｐｄ２で適切な電圧レベルを出力するために充電されな
ければならないコンデンサＣａｐを含むからである。こ
れは好ましい。最高速度動作中に出力端子Ｑの電圧レベ
ルの立ち上がり及び立ち下がり時間は遷移が生ずるとき
により短くなければならない。他方で低速度動作中に出
力端子Ｑの電圧レベルの立ち上がり及び立ち下がり時間
は遷移が生ずるときにより長くなければならない。正味
の効果は低速度動作中の遷移時間は最高速度動作中の遷
移に対して延長される（例えば数十ナノ秒のオーダーの
長さで）。（４）トランジスタＰ０，Ｐ１，Ｐ２はトランジスタ
Ｎ０，Ｎ１，Ｎ２が実質的にオフとなるまでオンし始め
ない。同様にトランジスタＮ０，Ｎ１，Ｎ２はトランジ
スタＰ０，Ｐ１，Ｐ２が実質的にオフとなるまでオンし
始めない。これはドライバ１１０、１２０のトランジス
タＮ０，Ｎ１，Ｎ２，Ｐ０，Ｐ１，Ｐ２を通して高電圧
Ｖ_DD電力供給バスと低電圧Ｖ_SS電力供給バスとの間を流
れる短絡電流を減少させる。The following key points are output buffer 100
(1) The small transistor N0, or P0, of the driver 110 has the large transistor N1, N2, or P1... Of the driver 120 in both the low and maximum speed modes of operation.
Turns on before P2. This is because N1, DL and N2 are I2
Is supplied as a larger impedance to the inverter I5 than N0 supplied to the inverter. Similarly, P1, DL, and P2 are provided as impedances larger than that of P0 supplied to I1 to I3 or I4. Transistors N0 and P0 are transistors N
Ground bounce is reduced because it is less than 1, N2 and P1, P2. (2) Transistor P1 changes logic "0" to logic "1"
During the transition to, the transistor N2 is turned on before the transistor P2, and the transistor N1 is turned on before the transistor N2 during the transition from logic "1" to logic "0". The progressive turning on of the transistors forming the pull-up or pull-down driver substantially reduces the amount of ground bounce. (3) Driver 1 transitioning to a complementary voltage during the transition of the input signal logic value (corresponding to the logic value at which the input signal transitions)
The delay between 10 and the driver 120 transitioning a complementary voltage depending on either the highest speed or low speed mode of operation has been selected. The delay during the maximum speed mode of operation is shorter than during the low speed mode of operation. This is because the delay circuit 140 includes a capacitor Cap that must be charged to output the appropriate voltage level at pu2 or pd2 to operate P1, P2 or N1, N2. This is preferred. During full speed operation, the rise and fall times of the voltage level at output terminal Q must be shorter when a transition occurs. On the other hand, during low speed operation, the rise and fall times of the voltage level at output terminal Q must be longer when the transition occurs. The net effect is that the transition time during low speed operation is extended relative to the transition during full speed operation (eg, on the order of tens of nanoseconds). (4) The transistors P0, P1 and P2 do not start to turn on until the transistors N0, N1 and N2 are substantially turned off. Similarly, transistors N0, N1, N2 do not begin to turn on until transistors P0, P1, P2 are substantially turned off. This reduces the transistors N0, N1, N2, P0, P1, short-circuit current flowing between the high voltage V _DD power supply bus and the low voltage V _SS power supply bus through P2 drivers 110 and 120.

【００４２】好ましくはコンデンサＣａｐはＭＯＳトラ
ンジスタとして実施され、それに対してソースとドレイ
ンの両方は低電圧Ｖ_SS電源供給バスに接続される。Ｃａ
ｐの容量は低速度動作中の遷移の延長を固定するために
重要である。そのようなコンデンサＣａｐは高い製造公
差を有する傾向にある。特にＣａｐの容量はε_OX・Ａｒ
ｅａ／ｔ_OXで与えられ、ここでε_OXはＣａｐのゲート酸
化物の誘電率であり、ｔ_OXはゲート酸化物の厚さであ
り、ＡｒｅａはＣａｐのプレートとして供される多結晶
シリコンゲートの面積である。ｔ_OXは完全でない。ｔ_OX
が元々設計されたより薄い場合にはＣａｐの容量は増加
する。しかしながらＰＵ及びＮＤの電流駆動強度はまた
増加する。同様にｔ_OXが元々設計されたより厚い場合に
はＣａｐの容量は減少するが、ＰＵ及びＮＤの電流駆動
能力は変わらない。そのようなコンデンサは幾分かプロ
セス変動自己補正しうる。Preferably, the capacitor Cap is implemented as a MOS transistor, whereas both the source and the drain are connected to a low voltage _VSS power supply bus. Ca
The capacitance of p is important for fixing the extension of the transition during low speed operation. Such capacitors Cap tend to have high manufacturing tolerances. Especially the capacity of Cap is ε _OX · Ar
ea / t _OX , where ε _OX is the dielectric constant of the gate oxide of Cap, t _OX is the thickness of the gate oxide, and Area is that of the polysilicon gate serving as a plate of Cap. Area. t _OX is not perfect. t _OX
Is thinner than originally designed, the capacity of the Cap increases. However, the current drive strength of PU and ND also increases. Similarly, when t _OX is thicker than originally designed, the capacity of Cap is reduced, but the current driving capability of PU and ND is not changed. Such capacitors may have some process variation self-correction.

【００４３】図７は本発明の第二の実施例による出力バ
ッファ２００を示す。出力バッファ２００は出力バッフ
ァ１００と非常に類似している。故にこの出力バッファ
２００と出力バッファ１００との間の違いのみを説明す
る。出力バッファ２００は論理ゲートＧ１，Ｇ２，Ｇ
３，Ｇ４の形を取るイネーブル回路２１０を有し、それ
は一以上のイネーブル信号ＥＮ，ＥＮＢ，を受け、ここ
でＥＮＢはＥＮの相補的信号である。入力信号Ｄは入力
信号ＤＢの相補的信号を発生するようインバータＩ９に
入力される。論理ＮＯＲゲートＧ１は信号ＤＢを受ける
一の入力と信号ＥＮＢを受ける第二の入力とを有する。
ＮＯＲゲートＧ１の出力はインバータＩ１の入力に接続
される。論理ＮＡＮＤゲートＧ２は信号ＤＢを受ける一
の入力と信号ＥＮを受ける一の入力（示されるようにイ
ンバータＩ１０により発生される）とを有する。ＮＡＮ
ＤゲートＧ２の出力はインバータＩ２の入力に接続され
る。論理ＯＲゲートＧ３はインバータＩ３、Ｉ４の出力
を受ける一の入力と信号ＥＮＢを受ける一の入力とを有
する。ＯＲゲートＧ３の出力はＰ１，Ｐ２に（ＤＬを介
して）入力される。論理ＡＮＤゲートＧ４はインバータ
Ｉ５、Ｉ６の出力に接続される一の入力と信号ＥＮを受
ける一の入力とを有する。ＡＮＤゲートＧ４の出力はＮ
１，Ｎ２の入力に（ＤＬを介して）接続される。FIG. 7 shows an output buffer 200 according to a second embodiment of the present invention. Output buffer 200 is very similar to output buffer 100. Therefore, only the difference between the output buffer 200 and the output buffer 100 will be described. The output buffer 200 includes logic gates G1, G2, G
3, an enable circuit 210 in the form of G4, which receives one or more enable signals EN, ENB, where ENB is the complementary signal of EN. Input signal D is input to inverter I9 to generate a complementary signal of input signal DB. Logic NOR gate G1 has one input for receiving signal DB and a second input for receiving signal ENB.
The output of NOR gate G1 is connected to the input of inverter I1. Logic NAND gate G2 has one input for receiving signal DB and one input for receiving signal EN (generated by inverter I10 as shown). NAN
The output of D gate G2 is connected to the input of inverter I2. Logical OR gate G3 has one input for receiving the outputs of inverters I3 and I4, and one input for receiving signal ENB. The output of the OR gate G3 is input to P1 and P2 (via DL). Logic AND gate G4 has one input connected to the outputs of inverters I5 and I6, and one input for receiving signal EN. The output of AND gate G4 is N
1, connected to the inputs of N2 (via DL).

【００４４】ＥＮ＝１及びＥＮＢ＝０のときに出力バッ
ファ２００はイネーブルされる。特にゲートＧ１，Ｇ
２，Ｇ３，Ｇ４は入力信号Ｄの論理値に依存し、入力信
号Ｄと同じである。しかしながらＥＮ＝０、ＥＮＢ＝１
のときには出力バッファ２００はディスエーブルされ
る。入力信号Ｄの論理値を無視して論理ゲートＧ１，Ｇ
３の出力は論理「０」と「１」であり論理ゲートＧ２及
びＧ４の出力は論理「１」及び論理「０」である。その
ような出力は全てのトランジスタＮ０，Ｎ１，Ｎ２、Ｐ
０，Ｐ１，Ｐ２をなおオフにする。When EN = 1 and ENB = 0, the output buffer 200 is enabled. In particular, the gates G1, G
2, G3 and G4 depend on the logical value of the input signal D and are the same as the input signal D. However, EN = 0, ENB = 1
, The output buffer 200 is disabled. Ignoring the logic value of the input signal D, the logic gates G1, G
The outputs of 3 are logic "0" and "1", and the outputs of logic gates G2 and G4 are logic "1" and logic "0". Such outputs are output from all transistors N0, N1, N2, P
0, P1, and P2 are still turned off.

【００４５】最終的に図８、９は本発明による出力バッ
ファ１００、２００の設計原理を用いてシミュレーショ
ンされた回路に対するプロットを示す（それぞれ全ＰＭ
ＯＳに対して１２００μｍチャンネル幅及び。全ＮＭＯ
Ｓに対して５１２μｍ）種々のＰＭＯＳ，ＮＭＯＳトラ
ンジスタパラメータは以下に示すＵＳＢ規格による最高
速度及び低速度データ通信をなすために選択される。Finally, FIGS. 8 and 9 show plots for circuits simulated using the design principles of output buffers 100 and 200 according to the present invention (all PMs, respectively).
1200 μm channel width for OS and All NMO
The various PMOS and NMOS transistor parameters are selected for maximum and low speed data communication according to the USB standard as follows.

【００４６】表１最高速度低速度立ち上げ、立ち下げ時間４−２０ナノ秒７５−３００ナノ秒（９０−１１０％）（７０−１３０％）遅延０−１２ナノ秒＜３００ナノ秒（５０ｐＦ負荷）（５０−３５０ｐＦ負荷）データ速度１２Ｍビット／秒１．５Ｍビット／秒図８は最高速度動作に対するプロットを示し、図９は低
速度動作に対するプロットを示す。表２及び３は最良、
典型的、最悪の高電圧レベルＶ_DD、動作温度、許容負荷
に対する結果を要約したものである。 Table 1 Maximum speed Low speed Rise and fall time 4-20 nanoseconds 75-300 nanoseconds (90-110%) (70-130%) Delay 0-12 nanoseconds <300 nanoseconds (50 pF load) (50-350 pF load) Data rate 12 Mbit / s 1.5 Mbit / s FIG. 8 shows a plot for full speed operation and FIG. 9 shows a plot for low speed operation. Tables 2 and 3 are best,
9 summarizes the results for typical, worst high voltage levels V _DD , operating temperature, and allowable load.

【００４７】[0047]

【表１】 [Table 1]

【００４８】[0048]

【表２】 [Table 2]

【００４９】図示されたように本発明による出力バッフ
ァはＵＳＢ仕様動作要求に適合するものである。上記説
明は本発明の説明のためのみに意図されたものである。
当業者は請求項の精神及び範囲から離れることなく多く
の代替実施例を製造しうる。As shown, the output buffer according to the present invention conforms to USB specification operation requirements. The above description is intended only to illustrate the invention.
One skilled in the art can manufacture many alternative embodiments without departing from the spirit and scope of the claims.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第一の従来技術の出力バッファを示す。FIG. 1 shows a first prior art output buffer.

【図２】図１の出力バッファに対する従来技術の電圧プ
ロットである。FIG. 2 is a prior art voltage plot for the output buffer of FIG.

【図３】第二の従来技術の出力バッファを示す。FIG. 3 shows a second prior art output buffer.

【図４】本発明の第一の実施例による出力バッファを示
す。FIG. 4 shows an output buffer according to a first embodiment of the present invention.

【図５】制御信号の最大速度動作遷移を示す。FIG. 5 shows a maximum speed operation transition of a control signal.

【図６】制御信号の低速度動作遷移を示す。FIG. 6 shows a low-speed operation transition of a control signal.

【図７】本発明の他の実施例による出力バッファを示
す。FIG. 7 illustrates an output buffer according to another embodiment of the present invention.

【図８】最大速度動作中のシミュレーションされた回路
の制御及び出力信号遷移のプロットを示す。FIG. 8 shows a plot of control and output signal transitions of a simulated circuit during full speed operation.

【図９】低速度動作中のシミュレーションされた回路の
制御及び出力信号遷移のプロットを示す。FIG. 9 shows a plot of control and output signal transitions of a simulated circuit during low speed operation.

【符号の説明】[Explanation of symbols]

１０，２０，１００，２００出力バッファ２２、２４増幅器１３０制御回路１１０、１２０ドライバ１４０、１５０遅延回路２１０イネーブル回路Ａ、ＢドライバＣ，Ｄ，ＥプリドライバインバータＣ１、ＣａｐコンデンサＴ，Ｄ_X，ＱパッドＱ１Ａ，Ｑ２Ａ，Ｑ１Ｂ，Ｑ２Ｂ，Ｐ１’Ｐ２’，Ｐ
３’，Ｐ４’，Ｎ１’，Ｎ２’，Ｎ３’，Ｎ４’，Ｐ
０，Ｐ１，Ｐ２，Ｐ１０，Ｐ１１，Ｎ０，Ｎ１，Ｎ２，
Ｎ１０，Ｎ１１，Ｎ，ＮＤトランジスタＶ_SS 低電圧Ｖ_DD 高電圧Ｖｉ入力信号ＤＤノードＬＳＢ、ＬＳ、ＦＳＢ、ＦＳイネーブル信号Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７、Ｉ８イ
ンバータｐｄ１，ｐｄ２，ｐｕ１，ｐｕ２出力ＤＬ遅延素子Ｇ１，Ｇ２，Ｇ３，Ｇ４論理ゲートＥＮ，ＥＮＢイネーブル信号10,20,100,200 output buffer 22, 24 the amplifier 130 control circuit 110, 120 driver 140 and 150 delay circuits 210 enable circuit A, B driver C, D, E predriver inverter C1, Cap capacitors T, D _X, Q Pads Q1A, Q2A, Q1B, Q2B, P1'P2 ', P
3 ', P4', N1 ', N2', N3 ', N4', P
0, P1, P2, P10, P11, N0, N1, N2,
N10, N11, N, ND transistor _VSS low voltage _VDD high voltage Vi input signal DD node LSB, LS, FSB, FS enable signal I1, I2, I3, I4, I5, I6, I7, I8 inverter pd1, pd2 pu1, pu2 output DL delay element G1, G2, G3, G4 logic gate EN, ENB enable signal

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成１０年３月１３日[Submission date] March 13, 1998

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】発明の詳細な説明[Correction target item name]

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【０００２】[0002]

【０００８】同様にして入力信号が論理「１」から論理
「０」へ遷移するときにインバータはその出力された論
理値を論理「０」から論理「１」へインバータＣが最初
で続けてインバータＥ続けてインバータＤの順で続けて
変化する。最終的な効果はＱ１Ｂが最初にオフし、次に
Ｑ１Ａがオフし、Ｑ２Ａがオンして、それに続いて最終
的にＱ２Ｂがオンとなる。より小さいトランジスタＱ２
Ａが最初にオンとなる故にそれは（比較的）低い電流駆
動能力でゆっくり出力パッドを放電し始める。それから
より大きなトランジスタＱ２Ｂはオンされる。しかしな
がら出力端子パッドＴは既に部分的に放電されている。
斯くしてＱ２Ｂはより急速でなく変化する電流で出力端
子パッドＴを駆動する。再び接地バウンスは減少する。Similarly, when the input signal transitions from logic "1" to logic "0", the inverter changes its output logic value from logic " 0 " to logic " 1 ", and inverter C first Then, the voltage changes continuously in the order of the inverter E and the inverter D. The net effect is that Q1B turns off first, then Q1A turns off, Q2A turns on, and finally Q2B turns on. Smaller transistor Q2
Because A turns on first, it begins to slowly discharge the output pad with a (relatively) low current drive capability. Then the larger transistor Q2B is turned on. However, the output terminal pad T has already been partially discharged.
Thus, Q2B drives output terminal pad T with a less rapid and varying current. Again the ground bounce is reduced.

【００１１】図３はカリフォルニア州サンタクララの半
導体製造業者のインテルから提案された低速出力バッフ
ァ２０を示す。出力パッドＤ_Xは高電圧Ｖ_DD電力供給バ
スに接続されたソースと、出力パッドＤ_Xに接続された
ドレインとを有するＰＭＯＳプルアップドライバトラン
ジスタＰ４’又は低電圧Ｖ_SS電力供給バスに接続された
ソースと、出力パッドＤ_Xに接続されたドレインとを有
するＮＭＯＳプルアップドライバトランジスタＮ４’に
より選択的に駆動される。ＰＭＯＳ急速オフトランジス
タＰ３’は信号Ｐ＿ＥＮを受ける。Ｐ＿ＥＮが論理
「０」のときにＰ３’はオンになり高電圧レベルＶ_DDに
Ｐ４’のゲートを駆動し、それによりＰ４’をオフとな
る。さもなければＰ＿ＥＮが論理「１」であるときにＰ
３’はオフであり、Ｐ４’のゲートをどの電圧レベルに
も駆動しない。同様にしてＮＭＯＳ急速オフトランジス
タＮ４’は信号Ｎ＿ＥＮ＃を受ける。Ｎ＿ＥＮ＃は論理
「１」のときにＮ３’は急速にオンし、Ｎ４’のゲート
を低電圧レベルＶ_SSへ駆動し、それによりＮ４’をオフ
となる。さもなければＮ＿ＥＮ＃が論理「０」のときに
Ｎ３’はオフであり、Ｎ４’のゲートをどのような電圧
レベルにも駆動しない。FIG. 3 shows a slow output buffer 20 proposed by Intel, a semiconductor manufacturer in Santa Clara, California. Output pad D _X was connected to the PMOS pull-up driver transistor P4 'or low voltage V _SS power supply bus has a source connected to the high voltage V _DD power supply bus, and connected to the output pad D _X drain a source is selectively driven by the NMOS pull-up driver transistor N4 'having a connected to the output pad D _X drain. PMOS quick off transistor P3 'receives signal P_EN. When P_EN is a logic "0", P3 'turns on, driving the gate of P4' to the high voltage level V _DD , thereby turning off P4 '. Otherwise, when P_EN is logic "1", P
3 'is off and does not drive the gate of P4' to any voltage level. Similarly, NMOS quick off transistor N 4 ′ receives signal N_EN # . N _ EN # is N 3 'is rapidly turned on, N4' when a logic "1" to drive the gate to the low voltage level V _SS, the off thereby N4 '. Otherwise, when N_EN # is a logic "0", N3 'is off and does not drive the gate of N4 ' to any voltage level.

【００１２】アナログ作動増幅器２２、２４はそれぞれ
Ｐ４’とＮ４’のゲートに接続される。増幅器２２はイ
ネーブル信号として信号Ｐ＿ＥＮを受け、増幅器２４は
またイネーブル信号として信号Ｎ＿ＥＮ＃を受ける。各
増幅器２２と２４の正の（非反転）入力は相互に接続さ
れる。各増幅器２２と２４は信号ＣＮＴＲを負の（反
転）入力で受ける。ＣＮＴＲの電圧レベルは増幅器２２
と２４が低又は負の電圧又は高又は正の電圧を正の入力
に印加される電圧に依存して選択的に出力するように選
択される（以下に詳細に説明する）。ＰＭＯＳトランジ
スタＰ２のドレイン及びＮＭＯＳトランジスタＮ２のド
レインはまた増幅器２２及び２４の正の入力に接続され
る。次にトランジスタＰ２のソースはトランジスタＰ
１’のドレインに接続される。トランジスタＰ１’のソ
ースは高電圧Ｖ_DD電力供給バスに接続される。トランジ
スタＮ２’のソースはＮ１’のドレインに接続される。
トランジスタＮ１’のソースは低電圧Ｖ_SS電力供給バス
に接続される。Analog operational amplifiers 22, 24 are connected to the gates of P4 'and N4', respectively. Amplifier 22 receives signal P_EN as an enable signal, and amplifier 24 also receives signal N_EN # as an enable signal. The positive (non-inverting) inputs of each amplifier 22 and 24 are interconnected. Each amplifier 22 and 24 receives signal CNTR at its negative (inverted) input. The voltage level of the CNTR is determined by the amplifier 22.
And 24 are selected to selectively output a low or negative voltage or a high or positive voltage depending on the voltage applied to the positive input (described in detail below). The drains of PMOS transistor P2 and NMOS transistor N2 are also connected to the positive inputs of amplifiers 22 and 24. Next, the source of the transistor P2 is
1 'is connected to the drain. The source of transistor P1 'is connected to the high voltage _VDD power supply bus. The source of the transistor N2 'is connected to the drain of N1'.
The source of the transistor N1 'is connected to the low voltage V _SS power supply bus.

【００１３】トランジスタＮ２’のゲートは信号Ｐ＿Ｅ
Ｎを受け、トランジスタＰ２’のゲートは信号Ｎ＿ＥＮ
＃を受ける。トランジスタＰ１のゲートは定常な電圧Ｐ
ＢＩＡＳを受ける。ＰＢＩＡＳはトランジスタＰ１が以
下にその理由を説明する特定の最大電流を発生するよう
に選択される。同様にトランジスタＮ１’のゲートは定
常な電圧ＰＢＩＡＳを受け、それはトランジスタＮ１’
が特定の最大電流を発生するように選択される。特定の
容量を有するコンデンサＣ１は増幅器２２と２４の共通
の正の入力接続と出力端子パッドＤ_Xとの間に接続され
る。The gate of the transistor N2 'is connected to the signal P_E.
N, and the gate of the transistor P2 ′ receives the signal N_EN.
# Receive. The gate of the transistor P1 has a steady voltage P
Receive BIAS. PBIAS is selected so that transistor P1 generates a certain maximum current, which will be explained below. Similarly, the gate of transistor N1 'receives a steady voltage PBIAS, which is
Are selected to generate a certain maximum current. Capacitor C1 having a specific capacitance is connected between the common positive input connected to the output terminal pad D _X of the amplifier 22 and 24.

【００１５】論理「１」が出力される場合を考える。Ｐ
＿ＥＮとＮ＿ＥＮ＃の両方は論理「１」である。増幅器
２４はディスエーブルされる。何故ならばそれは信号Ｎ
＿ＥＮ＃の低電圧を受けないからである。Ｎ３’はオン
であり、Ｎ４’のゲートを駆動し、それによりＮ４’の
ゲートの電圧レベルを低いレベルに維持する。そのよう
にＮ４’はオフのままである。Ｐ２はオフでＮ２’はオ
ンである。そのようにＮ１’及びＮ２はＣ１上の電荷を
低電圧レベル（それはＶ_SSより大きい）に維持する。次
に低電圧レベルは増幅器２２の正の入力へ入力される。
低電圧レベルは増幅器２２の負の入力で受けられた電圧
レベルより小さい（即ち信号ＣＮＴＲにより供給され
る）故に増幅器２２は低い又は負の電圧を出力する。Ｐ
３’はオフであり、Ｐ４のゲートを駆動しない。Ｐ４’
のゲートが増幅器２２の低電圧のみを受ける故にＰ４は
オンのままであり、高電圧レベルＶ_DDに出力端子の電圧
を維持する。Consider a case where a logic "1" is output. P
Both _EN and N_EN # are logic "1". Amplifier 24 is disabled. Because it is signal N
This is because it does not receive the low voltage of _EN # . N3 'is on and drives the gate of N4', thereby maintaining the voltage level of the gate of N4 'at a low level. As such, N4 'remains off. P2 is off and N2 'is on. As such N1 'and N2 maintains the charge on C1 to a low voltage level (which is greater than V _SS). The low voltage level is then input to the positive input of amplifier 22.
Amplifier 22 outputs a low or negative voltage because the low voltage level is less than the voltage level received at the negative input of amplifier 22 (ie, provided by signal CNTR). P
3 'is off and does not drive the gate of P4. P4 '
P4 remains on, since the gate of the output terminal receives only the low voltage of the amplifier 22, and maintains the voltage of the output terminal at the high voltage level V _DD .

【００１６】論理値を「０」から「１」に遷移すること
について考える。このような場合にはＰ＿ＥＮとＮ＿Ｅ
Ｎ＃の両方が論理値を「０」から「１」へ遷移する。Ｐ
３’はオフされ、Ｎ３’はオンされ、増幅器２４はオフ
される。そのようにＮ４’は急速にオフされる。Ｐ２は
オフにされ、Ｎ２’はオンにされる。斯くしてＮ１’と
Ｎ２’はコンデンサＣ１を徐々に放電する。コンデンサ
Ｃ１は遅延期間にわたり放電される。Ｃ１が放電される
につれて増幅器２２、２４の正の入力に印加された電圧
は減少し、増幅器２２から出力された電圧は徐々に減少
する。この場合にはＰ４’は徐々にオンされる。Ｐ４’
がオンされるのでそれは出力端子パッドＤ_Xを高電圧に
徐々に充電する。Consider the transition of the logical value from "0" to "1". In such a case, P_EN and N_E
Both N # transition logic values from "0" to "1". P
3 'is turned off, N3' is turned on, and the amplifier 24 is turned off. As such, N4 'is quickly turned off. P2 is turned off and N2 'is turned on. Thus, N1 'and N2' gradually discharge capacitor C1. Capacitor C1 is discharged over a delay period. As C1 is discharged, the voltage applied to the positive inputs of amplifiers 22, 24 decreases, and the voltage output from amplifier 22 gradually decreases. In this case, P4 'is gradually turned on. P4 '
There therefore is turned on it will charge gradually output terminal pad D _X to a high voltage.

【００１７】論理値を「１」から「０」に遷移すること
について考える。このような場合にはＰ＿ＥＮとＮ＿Ｅ
Ｎ＃の両方が論理値を「１」から「０」へ遷移する。こ
の場合Ｎ３’はオフされ、Ｐ３’はオンにされ、増幅器
２２はオフにされる。そのようにＰ４’は急速にオフさ
れる。Ｐ２はオンにされ、Ｎ２’はオフにされる。斯く
してＰ１’とＰ２’はコンデンサＣ１を遅延期間にわた
り充電する。Ｃ１が充電されるにつれて増幅器２２の正
の入力に印加された電圧は徐々に増加する。これは増幅
器２２から出力された電圧を徐々に増加し、その出力電
圧は徐々にＮ４’をオンとなる。Ｎ４’がオンされる故
にそれは出力端子パッドＤ_Xを低電圧に徐々に放電す
る。Consider the transition of the logical value from "1" to "0". In such a case, P_EN and N_E
Both N # transition logic values from "1" to "0". In this case, N3 'is turned off, P3' is turned on, and amplifier 22 is turned off. As such, P4 'is quickly turned off. P2 is turned on and N2 'is turned off. Thus, P1 'and P2' charge capacitor C1 for a delay period. As C1 charges, the voltage applied to the positive input of amplifier 22 gradually increases. This gradually increases the voltage output from the amplifier 22, and the output voltage gradually turns on N4 '. Because the N4 'is turned on it gradually discharges the output terminal pad D _X to a low voltage.

【００２０】[0020]

【００２１】[0021]

【００２３】[0023]

【００３６】図６に示された動作の低速度モードを説明
する。低速度モード動作中にＦＳＢ＝「１」、ＦＳ＝
「０」、ＬＳＢ＝「０」、ＬＳ＝「１」である。結果と
してインバータＩ４、Ｉ６は三状態にされ、故にディス
エーブルにされる。しかしながらインバータＩ３、Ｉ５
はイネーブルにされる。入力信号Ｄがその論理値を
「０」から「１」に遷移するとする。最初にＤの電圧が
上昇するにつれてインバータＩ７は下降電圧レベルをＩ
８に出力する。インバータＩ８へ入力される電圧が下降
するにつれてＮＤはオフし始め、ＰＵはオンし始める。
結果としてＩ８はノードＤＤを充電し始める。ノードＤ
Ｄの充電は充電されなければならないコンデンサＣａｐ
のせいで遅延される。The low speed mode of the operation shown in FIG. 6 will be described. FSB = “1”, FS =
“0”, LSB = “0”, and LS = “1”. As a result, the inverters I4, I6 are tri-stated and thus disabled. However, inverters I3 and I5
Is enabled. Assume that the input signal D changes its logical value from “0” to “1”. First, as the voltage on D rises, inverter I7 sets the falling voltage level to I
8 is output. ND begins to turn off as the voltage inputted to the inverter I8 lowers, P U begins to turn on.
As a result, I8 begins to charge node DD. Node D
D is charged by the capacitor Cap that must be charged.
Delayed due to

【００３９】入力信号Ｄがその論理値を「１」から
「０」に遷移するとする。最初にＤの電圧が下降するに
つれてインバータＩ７は上昇電圧レベルをＩ８に出力す
る。インバータＩ８へ入力される電圧が下降するにつれ
てＰＵはオフし始め、ＮＤはオンし始める。結果として
Ｉ８はノードＤＤを放電し始める。ノードＤＤの放電は
放電されなければならないコンデンサＣａｐのせいで遅
延される。It is assumed that the input signal D changes its logical value from "1" to "0". First, as the voltage of D falls, inverter I7 outputs a rising voltage level to I8. P U as the voltage inputted to the inverter I8 lowers begins to turn off, ND begins to turn on. As a result, I8 begins to discharge node DD. The discharge of node DD is delayed due to the capacitor Cap that must be discharged.

【００４７】[0047]

【表１】 [Table 1]

【００４８】[0048]

【表２】 [Table 2]

Claims

【特許請求の範囲】[Claims]

【請求項１】入力信号と、出力端子と、該出力端子を該入力信号の論理値に対応する電圧に駆動
する第一のドライバと、該出力端子を該入力信号の論理値に対応する電圧に駆動
する該第一のドライバより高い駆動能力を有する第二の
ドライバと、該入力信号及び少なくとも一つのモード信号の論理値の
遷移を受ける制御回路とからなり、該制御回路は該第一のドライバが該出力端子を該相補的
電圧に駆動し始める後まで該出力端子を相補的な電圧に
駆動することに対して該第二のドライバを遅延させて論
理値の該遷移に応答し、ここで該制御回路は該少なくと
も一つのモード信号が最高速度モードを示すときに該第
二のドライバを第一の遅延により遅延させ、該少なくと
も一つのモード信号が低速度モードを示すときに該第一
の遅延より長い第二の遅延により遅延させる出力バッフ
ァ。An input signal; an output terminal; a first driver for driving the output terminal to a voltage corresponding to a logical value of the input signal; and a voltage corresponding to a logical value of the input signal. A second driver having a higher driving capability than the first driver, and a control circuit receiving a transition of a logical value of the input signal and at least one mode signal, the control circuit comprising: Responding to the transition of the logic value by delaying the second driver against driving the output terminal to a complementary voltage until after the driver begins driving the output terminal to the complementary voltage; The control circuit delays the second driver by a first delay when the at least one mode signal indicates a highest speed mode, and delays the first driver when the at least one mode signal indicates a low speed mode. Than the delay of There the output buffer for delaying by the second delay.

【請求項２】該入力信号と少なくとも一つのモード信
号とを受け、該第二のドライバが該出力を複数の電圧の
一つに駆動させる一以上のイネーブル信号を出力し、該
少なくとも一つのモード信号が該最高速度モードを示す
ときにのみ、第一の遅延回路が該第一の遅延の後に該第
二のドライバが該出力を該相補的電圧に駆動させること
により該入力信号の該論理値遷移に応答する第一の遅延
回路と、該入力信号と少なくとも一つのモード信号とを受け、該
第二のドライバが該出力を複数の電圧の一つに駆動させ
る一以上のイネーブル信号を出力し、該少なくとも一つ
のモード信号が該低速度モードを示すときにのみ、第二
の遅延回路が該第二の遅延の後に該第二のドライバが該
出力を該相補的電圧に駆動させることにより該入力信号
の該論理値遷移に応答する第二の遅延回路とを更に含む
請求項１記載の出力バッファ。2. The method of claim 1, wherein the second driver receives the input signal and at least one mode signal, and the second driver outputs one or more enable signals for driving the output to one of a plurality of voltages. Only when the signal indicates the highest speed mode, the first delay circuit causes the second driver to drive the output to the complementary voltage after the first delay so that the logical value of the input signal is A first delay circuit responsive to a transition, receiving the input signal and at least one mode signal, wherein the second driver outputs one or more enable signals for driving the output to one of a plurality of voltages. Only when the at least one mode signal indicates the low speed mode, the second delay circuit causes the second driver to drive the output to the complementary voltage after the second delay. The logic of the input signal The output buffer of claim 1, further comprising a second delay circuit responsive to the transition.

【請求項３】該第二の遅延回路は、出力を有する第一のインバータと、該第一のインバータの該出力に接続された入力を有する
第二のインバータと、該第一のインバータの該出力と低電圧電力供給バスとの
間に接続されたコンデンサとよりなる請求項２記載の出
力バッファ。3. The second delay circuit includes: a first inverter having an output; a second inverter having an input connected to the output of the first inverter; 3. The output buffer of claim 2, comprising a capacitor connected between the output and the low voltage power supply bus.

【請求項４】該第一のインバータがその出力を高電圧
に駆動するときに、該コンデンサは該第一のインバータ
出力の電圧レベルの上昇を遅延させ、該第二のインバー
タの駆動で変化を遅延させるよう充電される請求項３記
載の出力バッファ。4. The capacitor delays a rise in the voltage level of the output of the first inverter when the first inverter drives its output to a high voltage, so that the drive of the second inverter causes a change. 4. The output buffer of claim 3, wherein the output buffer is charged to delay.

【請求項５】該コンデンサは該第一のインバータ出力
に接続されたゲートと、該低電圧電力バスに接続された
ソースと、該低電圧電力バスに接続されたドレインとを
有するＭＯＳトランジスタである請求項３記載の出力バ
ッファ。5. The capacitor is a MOS transistor having a gate connected to the first inverter output, a source connected to the low voltage power bus, and a drain connected to the low voltage power bus. The output buffer according to claim 3.

【請求項６】第一のドライバは、該出力端子を高電圧
に駆動する第一のプルアップドライバと、該出力端子を
低電圧に駆動する第一のプルダウンドライバとよりな
り、該出力バッファは、該入力信号を受け、該第一の信号の相補的信号を該第一
のプルアップドライバに出力する第一のプリドライバプ
ルアップインバータと、該入力信号を受け、該第一の信号の相補的信号を該第一
のプルダウンドライバに出力する第一のプリドライバプ
ルダウンインバータとを更に有し、ここで、該第一のプリドライバプルアップ及びプルダウ
ンインバータが該入力信号の論理値の該遷移を受けると
きに該第一のプルアップ及びプルダウンドライバを通っ
て流れる短絡電流を減少させるために、該第一のプリド
ライバプルアップインバータは該第一のプリドライバプ
ルアップ及びプルダウンインバータの高バイアス電圧と
低バイアス電圧との間の差の半分より大きなスイッチン
グ電圧を有し、該第一のプリドライバプルダウンインバ
ータは該第一のプリドライバプルアップ及びプルダウン
インバータの高バイアス電圧と低バイアス電圧との間の
該差の半分より小さなスイッチング電圧を有する請求項
１記載の出力バッファ。6. A first driver comprising: a first pull-up driver for driving the output terminal to a high voltage; and a first pull-down driver for driving the output terminal to a low voltage. A first pre-driver pull-up inverter for receiving the input signal and outputting a complementary signal of the first signal to the first pull-up driver; and receiving a complementary signal of the first signal and receiving the input signal. A first pre-driver pull-down inverter that outputs a dynamic signal to the first pull-down driver, wherein the first pre-driver pull-up and pull-down inverters perform the transition of the logical value of the input signal. The first pre-driver pull-up inverter includes a first pre-driver pull-up inverter to reduce short-circuit current flowing through the first pull-up and pull-down driver when receiving. A first pre-driver pull-down inverter having a switching voltage greater than half the difference between the high and low bias voltages of the driver pull-up and pull-down inverters, The output buffer of claim 1 having a switching voltage that is less than half of the difference between the high and low bias voltages.

【請求項７】該第一のプルアップドライバはＰＭＯＳ
トランジスタからなり、該第一のプルダウンプリドライ
バはＮＭＯＳトランジスタからなる請求項６記載の出力
バッファ。7. The first pull-up driver is a PMOS transistor.
7. The output buffer according to claim 6, wherein the output buffer comprises a transistor, and the first pull-down pre-driver comprises an NMOS transistor.

【請求項８】該第二のドライバは、該出力端子を高電
圧に駆動するプルアップドライバと、該出力端子を低電
圧に駆動するプルダウンドライバとからなり、該出力バ
ッファは、該入力信号の第一の値に応答してプルアップドライバが
該出力端子を高電圧に駆動させるようにする少なくとも
一つのプルアップインバータと、該入力信号の第二の論理値に応答してプルダウンドライ
バが該出力端子を低電圧に駆動させるようにする少なく
とも一つのプルダウンインバータとを更に含み、入力信号が論理値で遷移するときに該プルアップ及びプ
ルダウンドライバを通って流れる短絡電流を減少させる
ために該少なくとも一つのプルアップインバータは該少
なくとも一つのプルアップ及びプルダウンインバータの
高バイアス電圧と低バイアス電圧との間の差の半分より
大きなスイッチング電圧を有し、該少なくとも一つのプ
ルダウンインバータは該少なくとも一つのプルアップ及
びプルダウンインバータの該高バイアス電圧と該低バイ
アス電圧との間の差の半分より小さなスイッチング電圧
を有する請求項１記載の出力バッファ。8. The second driver comprises: a pull-up driver for driving the output terminal to a high voltage; and a pull-down driver for driving the output terminal to a low voltage. At least one pull-up inverter that causes a pull-up driver to drive the output terminal to a high voltage in response to a first value; and a pull-down driver that responds to a second logical value of the input signal. At least one pull-down inverter for driving a terminal to a low voltage, wherein the at least one pull-down inverter reduces the short-circuit current flowing through the pull-up and pull-down drivers when an input signal transitions at a logical value. The two pull-up inverters have a high bias voltage and a low bias voltage of the at least one pull-up and pull-down inverter. The at least one pull-down inverter has a switching voltage that is less than half the difference between the high bias voltage and the low bias voltage of the at least one pull-up and pull-down inverter. The output buffer of claim 1 having a voltage.

【請求項９】該第二のドライバは、該制御回路の出力に接続された入力を有する第一のＭＯ
Ｓトランジスタと、第二のＭＯＳトランジスタと、該第一のＭＯＳトランジスタに関して該第二のＭＯＳト
ランジスタがオンとなるのを遅延させるために該第一の
ＭＯＳトランジスタの該ゲートと該第二のＭＯＳトラン
ジスタとの間に接続された第一の遅延素子とを更に含む
請求項１記載の出力バッファ。9. The first driver having a first input having an input connected to an output of the control circuit.
An S transistor; a second MOS transistor; and a gate of the first MOS transistor and the second MOS transistor for delaying the turning on of the second MOS transistor with respect to the first MOS transistor. 2. The output buffer according to claim 1, further comprising a first delay element connected between the first and second delay elements.

【請求項１０】該入力信号を受けるゲートと、特定の
電力供給バスに接続されたソースと、該第二のドライバ
の該ＭＯＳトランジスタの一つに接続されたドレインと
を有し、該第二のドライバの該ＭＯＳトランジスタがオ
フとなるのを加速させるために該第二のドライバの該Ｍ
ＯＳトランジスタの該ゲートを該電力供給バスの電圧に
駆動する少なくとも一つの急速にオフとなるＭＯＳトラ
ンジスタを更に含む請求項９の出力バッファ。10. A gate for receiving the input signal, a source connected to a specific power supply bus, and a drain connected to one of the MOS transistors of the second driver. In order to accelerate the turning off of the MOS transistor of the second driver.
10. The output buffer of claim 9, further comprising at least one rapidly turning off MOS transistor driving the gate of an OS transistor to the voltage of the power supply bus.

【請求項１１】該制御回路の少なくとも一つの出力と
該第二のドライバの少なくとも一つの入力との間に接続
されたイネーブル回路を更に含み、該イネーブル回路は
少なくとも一つのイネーブル信号を受け、該第二のドラ
イバを作動させる信号を出力するために該制御回路をイ
ネーブルすることにより該イネーブル信号のイネーブル
表示に応答し、該イネーブル回路はまた該制御回路が該
第二のドライバを作動させないようにするために該イネ
ーブル信号のディスエーブル表示に応答する請求項１記
載の出力バッファ。11. The system further comprises an enable circuit connected between at least one output of the control circuit and at least one input of the second driver, the enable circuit receiving at least one enable signal, Responsive to the enable indication of the enable signal by enabling the control circuit to output a signal that activates a second driver, the enable circuit also prevents the control circuit from activating the second driver. 2. The output buffer of claim 1, wherein said output buffer is responsive to a disable indication of said enable signal.

【請求項１２】該イネーブル回路はそれぞれが該少な
くとも一つのイネーブル信号の一つを受ける少なくとも
一つの論理ゲートからなり、該少なくとも一つの論理ゲ
ートのそれぞれは、該入力信号の該論理値によらず、該
第二のドライバをオフにする特定の論理値を出力するこ
とにより該ディスエーブル表示に応答し、該入力信号の
論理値にのみ依存する論理値を出力することによりイネ
ーブル表示に応答する請求項１１記載の出力バッファ。12. The enable circuit comprises at least one logic gate each receiving one of the at least one enable signal, each of the at least one logic gate being independent of the logic value of the input signal. Responding to the disable indication by outputting a specific logic value that turns off the second driver, and responding to the enable indication by outputting a logic value that depends only on the logic value of the input signal. Item 11. The output buffer according to Item 11.

【請求項１３】該入力信号及び該少なくとも一つのイ
ネーブル信号の第一のものを受ける第二のイネーブル回
路を更に含み、該イネーブル回路は該入力信号が該少な
くとも一つのイネーブル信号の該第一のもののイネーブ
ル表示に応答して該入力信号に対応する電圧に該出力を
駆動するよう該第一のドライバを作動させることを可能
にし、該入力信号が該少なくとも一つのイネーブル信号
の該第一のもののディスエーブル表示に応答して該出力
を駆動させる該第一のドライバが作動することを防止す
る請求項１１記載の出力バッファ。13. The system of claim 13, further comprising a second enable circuit receiving the first of the input signal and the at least one enable signal, wherein the enable circuit is configured to control the input signal to the first of the at least one enable signal. Allowing the first driver to operate the output to drive the output to a voltage corresponding to the input signal in response to an enable indication of the one of the at least one enable signal; 12. The output buffer of claim 11, wherein said output driver prevents activation of said first driver for driving said output in response to a disable indication.

【請求項１４】該第二のイネーブル回路の少なくとも
一つの出力と該第一のドライバの少なくとも一つの入力
との間に接続された少なくとも一つのプリドライバを更
に含み、該第二のイネーブル回路は該入力信号と該少なくとも一
つのイネーブル信号の該第一のものを受ける少なくとも
一つの論理ゲートからなり、該第二のイネーブル回路の
該少なくとも一つの論理ゲートのそれぞれは該入力信号
の該論理値に拘らず、該プレドライバが該第一のドライ
バをオフにさせる特定の論理値を出力することにより、
該イネーブル信号の該第一のもののディスエーブル表示
に応答し、該入力信号の論理値にのみ依存する論理値を
出力することにより該イネーブル信号のイネーブル表示
に応答する請求項１３記載の出力バッファ。14. The circuit of claim 14, further comprising at least one pre-driver connected between at least one output of said second enable circuit and at least one input of said first driver, said second enable circuit comprising: At least one logic gate receiving the input signal and the first one of the at least one enable signal, each of the at least one logic gate of the second enable circuit being coupled to the logic value of the input signal. Regardless, the pre-driver outputs a specific logical value that turns off the first driver,
14. The output buffer of claim 13, wherein the output buffer is responsive to the disable indication of the first one of the enable signals and responds to the enable indication of the enable signal by outputting a logical value that depends only on a logical value of the input signal.