JPH11168690A - Signal processor for digital still camera - Google Patents

Abstract

PROBLEM TO BE SOLVED: To accelerate compression/extension processings without increasing a memory capacitance. SOLUTION: At the time of fetching processing in a preservation mode, Y, U and V signals from a camera signal processing circuit 3 and R, G and B signals from a converting and thinning processing circuit 11 are applied to a memory 13 and stored. At the time of preserving processing in the preservation mode, the R, G and B signals in a QVGA format are read out of the memory 13 in a blanking period and applied to a line memory 20. The line memory 20 applies the R, G and B signals stored in a valid picture pattern period to a liquid crystal display device 8. During the valid picture pattern period, a compression-extension processing circuit 5 reads the Y, U and V signals from the memory 13 and performs compression processing. Since the compression processing can be made throughout the valid picture pattern period, compression processing is accelerated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ビューファインダ
による表示が可能なディジタルスチルカメラ用信号処理
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device for a digital still camera which can be displayed by a viewfinder.

【０００２】[0002]

【従来の技術】近年、被写体像をＣＣＤ（電荷結合素
子）等の光電変換素子によって電気信号に変換し、所定
のディジタル信号処理の後、メモリカード等の記録媒体
に記録するディジタルスチルカメラが普及している。デ
ィジタルスチルカメラは、被写体観察用の電子ビューフ
ァインダを有しており、電子ビューファインダ上には被
写体像と共に、感度、シャッタ、色温度フィルタ及びホ
ワイトバランス等の撮影条件も表示することができるよ
うになっている。2. Description of the Related Art In recent years, a digital still camera that converts a subject image into an electric signal by a photoelectric conversion element such as a CCD (Charge Coupled Device), performs predetermined digital signal processing, and records the digital signal on a recording medium such as a memory card has become popular. doing. The digital still camera has an electronic viewfinder for observing a subject, and the electronic viewfinder can display photographing conditions such as a sensitivity, a shutter, a color temperature filter, and a white balance together with the subject image. Has become.

【０００３】図１２はこのようなディジタルスチルカメ
ラを示すブロック図である。FIG. 12 is a block diagram showing such a digital still camera.

【０００４】撮影時においては、光学系１を通過した被
写体像は、撮像素子であるＣＣＤ２によって電気信号に
変換される。ＣＣＤ２からの電気信号は画像信号として
カメラ信号処理回路３に供給する。カメラ信号処理回路
３は、ＣＣＤ２からの画像信号にガンマ補正処理、色分
離処理及びホワイトバランス処理等の処理を行って、輝
度信号及び色信号を得る。カメラ信号処理回路３からの
輝度信号及び色信号はメモリ４に出力する。At the time of photographing, a subject image passing through the optical system 1 is converted into an electric signal by a CCD 2 which is an image pickup device. The electric signal from the CCD 2 is supplied to the camera signal processing circuit 3 as an image signal. The camera signal processing circuit 3 performs processing such as gamma correction processing, color separation processing, and white balance processing on the image signal from the CCD 2 to obtain a luminance signal and a color signal. The luminance signal and the color signal from the camera signal processing circuit 3 are output to the memory 4.

【０００５】表示用信号処理回路７は、メモリ４に格納
された画像信号をビューファインダに供給するために、
メモリ４の画像信号を読出す。この場合には、表示用信
号処理回路７は、メモリ４から倍速で読出して画像信号
のフレーム周波数を２倍に変更する。更に、表示用信号
処理回路７は、読出した輝度信号及び色信号をビューフ
ァインダを構成する液晶表示装置８に対応した信号形
態、即ち、Ｒ，Ｇ，Ｂ信号に変換して、液晶表示装置８
に出力する。[0005] The display signal processing circuit 7 supplies an image signal stored in the memory 4 to a view finder.
The image signal of the memory 4 is read. In this case, the display signal processing circuit 7 reads out the memory 4 at double speed and changes the frame frequency of the image signal to twice. Further, the display signal processing circuit 7 converts the read luminance signal and color signal into signal forms corresponding to the liquid crystal display device 8 constituting the viewfinder, that is, R, G, B signals, and
Output to

【０００６】液晶表示装置８は入力されたＲ，Ｇ，Ｂ信
号に基づく画像を表示する。ユーザーは、液晶表示装置
８の表示画面上の表示を見ながら、画角の決定及びピン
ト合わせ等を行う。The liquid crystal display 8 displays an image based on the input R, G, B signals. The user determines the angle of view, performs focusing, and the like while watching the display on the display screen of the liquid crystal display device 8.

【０００７】次に、ユーザーが図示しないシャッターボ
タンを押してレリーズ操作を行うものとする。このレリ
ーズ操作に基づくトリガによって、メモリ４に取り込ま
れた画像信号は記録のために圧縮／伸張回路５に供給さ
れる。圧縮／伸張回路５は入力された画像信号を圧縮
し、圧縮データを不揮発性メモリ６に書込んで保存す
る。Next, it is assumed that the user performs a release operation by pressing a shutter button (not shown). By a trigger based on this release operation, the image signal taken into the memory 4 is supplied to the compression / decompression circuit 5 for recording. The compression / expansion circuit 5 compresses the input image signal and writes the compressed data into the nonvolatile memory 6 for storage.

【０００８】次に、圧縮して保存した画像データを再生
表示するものとする。この場合には、圧縮／伸張回路５
は不揮発性メモリ６に保存されている圧縮データを読出
して伸張し、輝度信号及び色信号を得る。圧縮／伸張回
路５は伸張して得た輝度信号及び色信号をメモリ４に与
えて記憶させる。Next, it is assumed that the compressed and stored image data is reproduced and displayed. In this case, the compression / decompression circuit 5
Reads and decompresses the compressed data stored in the nonvolatile memory 6 to obtain a luminance signal and a chrominance signal. The compression / expansion circuit 5 supplies the luminance signal and the chrominance signal obtained by the expansion to the memory 4 for storage.

【０００９】表示用信号処理回路７は、メモリ４に記憶
された画像信号を倍速で読出してフレーム周波数を２倍
にした後、Ｒ，Ｇ，Ｂ信号に変換して液晶表示装置８に
与える。液晶表示装置８は入力されたＲ，Ｇ，Ｂ信号に
基づく画像を表示画面上に映出する。こうして、不揮発
性メモリ６に保存した画像信号の再生が可能である。The display signal processing circuit 7 reads out the image signal stored in the memory 4 at a double speed, doubles the frame frequency, converts it to R, G, B signals and gives it to the liquid crystal display device 8. The liquid crystal display device 8 displays an image based on the input R, G, B signals on a display screen. Thus, the image signal stored in the nonvolatile memory 6 can be reproduced.

【００１０】このように、ビューファインダによる観察
時と撮像した画像の記録再生時とにおいて、共通のメモ
リ４を用いている。即ち、メモリ４は、読出した画像信
号を圧縮／伸張回路５と表示用信号処理回路７とで切換
えて出力している。ビューファインダで表示を行うため
に、液晶表示装置８の走査期間に対応した期間にはメモ
リ４は読出した画像信号を表示用信号処理回路７に供給
する必要がある。As described above, the common memory 4 is used at the time of observation with the viewfinder and at the time of recording / reproducing of a captured image. That is, the memory 4 outputs the read image signal by switching between the compression / decompression circuit 5 and the display signal processing circuit 7. In order to perform display with the viewfinder, the memory 4 needs to supply the read image signal to the display signal processing circuit 7 during a period corresponding to the scanning period of the liquid crystal display device 8.

【００１１】ところで、近年、ディジタルスチルカメラ
はパーソナルコンピュータ（以下、パソコンという）へ
の画像データの取り込み用としても用いられており、普
及型のディジタルスチルカメラにおいては、パソコンの
グラフィックス表示方式であるＶＧＡ（Video Graphics
Array）規格に対応した解像度（６４０×４８０画素）
の信号を処理するようになっている。In recent years, digital still cameras have also been used for capturing image data into personal computers (hereinafter, referred to as personal computers). In a popular digital still camera, the graphics display method of the personal computer is used. VGA (Video Graphics
Array) Standard resolution (640 x 480 pixels)
Is processed.

【００１２】このようなＶＧＡフォーマットの画像をＮ
ＴＳＣ方式に対応した表示装置によって表示するものと
すると、クロック周波数としては例えば７８０ｆH （ｆ
H は水平走査周波数）（＝１２．２７ＭＨｚ）が採用さ
れる。この場合には、６４０クロック分が水平走査期間
であり、１４０クロック分が水平ブランキング期間であ
る。[0012] Such a VGA format image is
Assuming that the image is displayed by a display device compatible with the TSC system, the clock frequency is, for example, 780 fH (f
H is the horizontal scanning frequency) (= 12.27 MHz). In this case, 640 clocks are a horizontal scanning period, and 140 clocks are a horizontal blanking period.

【００１３】つまり、１水平期間当たり、有効絵柄期間
である６４０クロック期間にはメモリ４からの画像信号
は表示用信号処理回路７に供給されることになり、ブラ
ンキング期間である１４０クロック期間にメモリ４から
の画像信号が圧縮／伸張回路５に供給されることにな
る。従って、画像の保存のために圧縮／伸張回路５が行
う圧縮処理は、１ライン当たり１４０クロック期間のみ
の時間しかない。この期間は圧縮，伸張処理に十分な時
間ではなく、１画面分の圧縮処理に比較的多い画面数分
の時間を要する。その結果、撮像画像を保存するための
画像取り込み間隔が長くなってしまい、シャッターチャ
ンスを逃すような事態も生じてしまう。That is, in one horizontal period, the image signal from the memory 4 is supplied to the display signal processing circuit 7 in the effective picture period of 640 clock periods, and in the 140 clock period of the blanking period. The image signal from the memory 4 is supplied to the compression / expansion circuit 5. Therefore, the compression processing performed by the compression / expansion circuit 5 for storing the image has a time of only 140 clock periods per line. This period is not enough time for the compression and decompression processing, but it takes a relatively large number of screens for the compression processing for one screen. As a result, the image capturing interval for storing the captured image becomes long, and a situation where a photo opportunity is missed may occur.

【００１４】なお、メモリ４の他に１フレーム分のビデ
オメモリを設ければ、メモリ４からの画像信号を圧縮及
び伸張処理だけに使用することができ、処理を高速化す
ることができる。しかし、この場合には、コストが著し
く増大してしまう。If a video memory for one frame is provided in addition to the memory 4, the image signal from the memory 4 can be used only for the compression and decompression processing, and the processing can be speeded up. However, in this case, the cost is significantly increased.

【００１５】[0015]

【発明が解決しようとする課題】このように、従来、圧
縮及び伸張処理時においてもビューファインダによる観
察を行っていることから、圧縮及び伸張処理が遅延して
画像取り込み間隔が長くなってしまうという問題点があ
った。As described above, since the observation using the viewfinder is conventionally performed during the compression and expansion processing, the compression and expansion processing is delayed, and the image capturing interval becomes longer. There was a problem.

【００１６】本発明は、メモリ容量を増加させることな
く、圧縮及び伸張処理を高速化することができるディジ
タルスチルカメラ用信号処理装置を提供することを目的
とする。An object of the present invention is to provide a signal processing apparatus for a digital still camera which can speed up the compression and expansion processing without increasing the memory capacity.

【００１７】[0017]

【課題を解決するための手段】本発明に係るディジタル
スチルカメラ用信号処理装置は、撮像して得た画像信号
に基づいて作成された保存用の画像信号と撮像して得た
画像信号に基づいて作成された表示用の画像信号とを記
憶可能なメモリと、前記メモリに記憶された表示用の画
像信号を表示装置における有効な絵柄の表示期間よりも
短い期間で読出し時間軸を伸張することによって前記有
効な絵柄の表示期間における表示を可能にする表示処理
手段と、前記表示処理手段によるメモリからの読出し期
間以外の期間において前記メモリに記憶された保存用の
画像信号を読出して保存のための処理を行う保存処理手
段とを具備したものである。A signal processing apparatus for a digital still camera according to the present invention is based on an image signal for storage created based on an image signal obtained by imaging and an image signal obtained by imaging. A memory capable of storing the image signal for display created in this way, and reading the image signal for display stored in the memory in a period shorter than a display period of an effective pattern in the display device, and extending the time axis. Display processing means for enabling display of the effective picture during the display period, and reading and storing the image signal for storage stored in the memory during a period other than a period of reading from the memory by the display processing means. And storage processing means for performing the above processing.

【００１８】本発明において、メモリには保存用の画像
信号と表示用の画像信号とを記憶させる。表示処理手段
は、有効な絵柄の表示期間よりも短い期間で表示用の画
像信号をメモリから読出し、伸張処理して有効な絵柄の
表示期間における表示を可能にする。表示処理手段によ
るメモリからの読出し期間以外の期間において、保存処
理手段は、メモリから保存用の画像信号を読出して保存
のための処理を行う。こうして、保存処理手段は、有効
な絵柄の表示期間以外の期間よりも長い期間で保存のた
めの処理を行う。In the present invention, an image signal for storage and an image signal for display are stored in the memory. The display processing means reads out the image signal for display from the memory in a period shorter than the display period of the valid picture, performs expansion processing, and enables display in the display period of the valid picture. In a period other than the period of reading from the memory by the display processing unit, the storage processing unit reads the image signal for storage from the memory and performs processing for storage. In this way, the storage processing means performs the processing for storage in a longer period than the period other than the display period of the valid picture.

【００１９】[0019]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
ディジタルスチルカメラ用信号処理装置の一実施の形態
を示すブロック図である。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a signal processing device for a digital still camera according to the present invention.

【００２０】レンズ等の光学系１は被写体像を撮像素子
であるＣＣＤ２の撮像面に結像するようになっている。
ＣＣＤ２は撮像面に結像した光学像を電気信号に変換し
て、画像信号としてカメラ信号処理回路３に出力するよ
うになっている。An optical system 1 such as a lens forms an image of a subject on an image pickup surface of a CCD 2 which is an image pickup device.
The CCD 2 converts an optical image formed on the imaging surface into an electric signal and outputs the electric signal to the camera signal processing circuit 3 as an image signal.

【００２１】撮像系としては、例えば、単板式で、画素
配列がベイヤー配列のものを採用する。ベイヤー配列
は、緑を市松格子状に配置し、赤と青とは夫々線順次に
配置するようになっている。つまり、緑は各ラインに存
在するが、赤は奇数ラインにのみ存在し、青は偶数ライ
ンにのみ存在する。As the imaging system, for example, a single-panel type having a Bayer array of pixels is adopted. In the Bayer arrangement, green is arranged in a checkerboard pattern, and red and blue are arranged line-sequentially. That is, green exists in each line, red exists only in odd lines, and blue exists only in even lines.

【００２２】カメラ信号処理回路３は、ＣＣＤ２からの
画像信号にガンマ補正処理、色分離処理及びホワイトバ
ランス処理等の処理を施して、ＹＵＶ形式の輝度信号及
び色信号を得る。カメラ信号処理回路３からの輝度信号
Ｙ及び色信号Ｕ，Ｖはスイッチ19を介して変換及び間引
き処理回路11に供給すると共に、スイッチ12を介してメ
モリ13に供給するようになっている。なお、カメラ信号
処理回路３における色分離処理においては、前後のライ
ンのデータの補間によって各ラインにＲ，Ｇ，Ｂ信号が
存在するようにする。更に、水平方向にも補間を行っ
て、全画素に対して対応するＲ，Ｇ，Ｂ信号が存在する
ようにする。カメラ信号処理回路３は、補間されたＲＧ
Ｂ信号をマトリクス処理することによって、ＹＵＶ信号
を得るようになっている。The camera signal processing circuit 3 performs processing such as gamma correction processing, color separation processing and white balance processing on the image signal from the CCD 2 to obtain a YUV format luminance signal and color signal. The luminance signal Y and the chrominance signals U and V from the camera signal processing circuit 3 are supplied to a conversion and thinning processing circuit 11 via a switch 19 and to a memory 13 via a switch 12. In the color separation processing in the camera signal processing circuit 3, the R, G, and B signals are present in each line by interpolating the data of the previous and subsequent lines. Further, interpolation is also performed in the horizontal direction so that R, G, and B signals corresponding to all pixels exist. The camera signal processing circuit 3 uses the interpolated RG
A YUV signal is obtained by performing a matrix process on the B signal.

【００２３】スイッチ19は、保存した画像の再生表示モ
ード時にのみ後述するスイッチ21からの画像信号を変換
及び間引き処理回路11に与え、他のモード時にはカメラ
信号処理回路３の出力を変換及び間引き処理回路11に与
えるようになっている。The switch 19 supplies an image signal from a switch 21 to be described later to the conversion / decimation processing circuit 11 only in the reproduction and display mode of the stored image, and converts and outputs the output of the camera signal processing circuit 3 in other modes. The circuit 11 is provided.

【００２４】変換及び間引き処理回路11の出力はスイッ
チ12を介してメモリ13に与えるようになっている。スイ
ッチ12は撮像している画像のビューファインダによる表
示モード（以下、撮像表示モードという）時には変換及
び間引き処理回路11の出力をメモリ13に与えるようにな
っている。また、スイッチ12は、撮像した画像の保存モ
ード時において、画像のメモリ13への取込み処理時には
カメラ信号処理回路３の出力と変換及び間引き処理回路
11の出力とを切換えてメモリ13に与え、取込んだ画像の
保存処理時には、変換及び間引き処理回路11の出力をメ
モリ13に与えるようになっている。また、スイッチ12
は、再生表示モード時には変換及び間引き処理回路11の
出力をメモリ13に与えるようになっている。The output of the conversion and thinning processing circuit 11 is provided to a memory 13 via a switch 12. The switch 12 supplies an output of the conversion and thinning-out processing circuit 11 to the memory 13 in a display mode of a captured image by a viewfinder (hereinafter, referred to as an imaging display mode). Further, the switch 12 is used to output the image signal from the camera signal processing circuit 3 and to perform the conversion and decimation processing when the image is captured into the memory 13 in the storage mode of the captured image.
The output of the conversion and thinning-out circuit 11 is supplied to the memory 13 at the time of storing the captured image by switching the output from the output 11 to the memory 13. Also, switch 12
Supplies the output of the conversion and thinning processing circuit 11 to the memory 13 in the reproduction display mode.

【００２５】変換及び間引き処理回路11は、入力された
ＹＵＶ形式の信号を液晶表示装置８の表示画面の画素配
列に対応させてＲＧＢ点順次信号に変換すると共に、液
晶表示装置８の表示画面の解像度に応じて間引き処理を
行うようになっている。変換及び間引き処理回路11は、
変換及び間引き処理したＲ，Ｇ，Ｂ信号をスイッチ12に
出力するようになっている。The conversion / decimation processing circuit 11 converts the input YUV signal into RGB point-sequential signals in accordance with the pixel arrangement of the display screen of the liquid crystal display device 8, and also converts the input signal of the display screen of the liquid crystal display device 8. A thinning process is performed according to the resolution. The conversion and decimation processing circuit 11
The converted, decimated R, G, and B signals are output to the switch 12.

【００２６】いま、ＣＣＤ２の解像度はＶＧＡフォーマ
ットに対応しているものとし、液晶表示装置８の解像度
がＱＶＧＡフォーマットに対応した３２０×２４０画素
であるものとする。Now, it is assumed that the resolution of the CCD 2 corresponds to the VGA format, and the resolution of the liquid crystal display device 8 is 320 × 240 pixels corresponding to the QVGA format.

【００２７】カメラ信号処理回路３から出力される画像
信号がＶＧＡフォーマットのＹ：Ｕ：Ｖ＝４：１：１の
信号であるものとすると、カメラ信号処理回路３からの
輝度信号Ｙ、色信号Ｕ，Ｖの画素数及び合計画素数は、
夫々下記式（１）乃至（３）によって示すことができ
る。Assuming that the image signal output from the camera signal processing circuit 3 is a VGA format signal of Y: U: V = 4: 1: 1, the luminance signal Y and the color signal from the camera signal processing circuit 3 are output. The number of pixels of U and V and the total number of pixels are
They can be represented by the following equations (1) to (3), respectively.

【００２８】 輝度信号Ｙ ： ６４０×４８０ ＝３０７２００ …（１） 色信号Ｕ，Ｖ： １６０×４８０×２＝１５３６００ …（２） 合計 ： ＝４６０８００ …（３） 変換及び間引き処理回路11は、６４０×４８０画素の
Ｙ，Ｕ，Ｖ信号を３２０×２４０画素のＲ，Ｇ，Ｂ信号
に変換するために間引き処理を行う。即ち、変換及び間
引き処理回路11は、先ず、入力されたＹ，Ｕ，Ｖ信号の
帯域を低域に制限し、水平方向には２画素のうち１画素
を用い、マトリクス処理することによって、水平方向に
間引かれたＲ，Ｇ，Ｂ信号を得る。更に、変換及び間引
き処理回路11は、奇数ラインのデータのみを出力し、偶
数ラインのデータは出力しない。これにより、変換及び
間引き処理回路11は垂直方向の間引きを行って、ＱＶＧ
ＡフォーマットのＲ，Ｇ，Ｂ信号を出力するようになっ
ている。Luminance signal Y: 640 × 480 = 307200 (1) Color signal U, V: 160 × 480 × 2 = 153600 (2) Total: = 460800 (3) The conversion and decimation processing circuit 11 A thinning process is performed to convert the Y, U, V signals of * 480 pixels into the R, G, B signals of 320 * 240 pixels. That is, the conversion and thinning processing circuit 11 firstly limits the band of the input Y, U, and V signals to a low band, and performs matrix processing using one pixel out of two pixels in the horizontal direction. The R, G, and B signals thinned in the directions are obtained. Further, the conversion / decimation processing circuit 11 outputs only the data of the odd lines and does not output the data of the even lines. As a result, the conversion and decimation processing circuit 11 performs decimation in the vertical direction,
A format R, G, B signals are output.

【００２９】液晶表示装置８の表示画面が、ＲＧＢ点順
次配列で構成され、ＱＶＧＡフォーマットに対応するも
のとすると、１ラインはＲ，Ｇ，Ｂ合計３２０画素で構
成される。また、メモリ13はローアドレス及びカラムア
ドレスがいずれも５１２であり、１アドレスが１６ビッ
トの容量を有するものとする。Ｒ，Ｇ，Ｂ信号は８ビッ
トで表現されるものとすると、１アドレスにＲ，Ｇ，Ｂ
信号のうちの２つの信号を格納することができる。従っ
て、この場合には、変換及び間引き処理回路11からの１
画面分のＲ，Ｇ，Ｂ信号はメモリ13の１６０×２４０ア
ドレス分の領域に格納可能である。Assuming that the display screen of the liquid crystal display device 8 is constituted by an RGB dot sequential arrangement and corresponds to the QVGA format, one line is constituted by a total of 320 pixels of R, G and B. In the memory 13, both the row address and the column address are 512, and one address has a capacity of 16 bits. Assuming that the R, G, B signals are represented by 8 bits, one address has R, G, B
Two of the signals can be stored. Therefore, in this case, the conversion and decimation processing circuit 11
The R, G, and B signals for the screen can be stored in an area of 160 × 240 addresses of the memory 13.

【００３０】図１のメモリ13のブロックに示す領域15，
16は撮像表示モード用のＲ，Ｇ，Ｂ信号を格納する領域
を示している。ＱＶＧＡフォーマットに対応させて間引
き処理を行っていることから、ＶＧＡフォーマットの１
画面分の画像信号を記憶する容量のメモリ13に、撮像表
示モード用の２画面分の画像信号を記憶する領域15，16
を確保することができる。The area 15, shown in the block of the memory 13 in FIG.
Reference numeral 16 denotes an area for storing R, G, and B signals for the imaging display mode. Since the thinning process is performed in correspondence with the QVGA format,
Areas 15 and 16 for storing image signals for two screens for the imaging display mode are stored in a memory 13 having a capacity for storing image signals for screens.
Can be secured.

【００３１】更に、ビューファインダにおける画像の多
少の劣化を許容して、Ｒ，Ｇ，Ｂ信号を夫々５ビット，
６ビット，５ビットで表現することもある。この場合で
も、Ｇ信号に割り当てるビット数が比較的多いので十分
な画質を保持することができる。この場合には、メモリ
13の１アドレスで１画素分のＲ，Ｇ，Ｂ信号を格納する
ことができる。従って、この場合には、表示用の１画面
分のＲ，Ｇ，Ｂ信号の書込みに必要なアドレス数は、 ３ ２ ０／３×２４０＝１０７×２４０＝２５６８０ …（４） である。Further, the R, G, and B signals are each made up of 5 bits, while allowing some degradation of the image in the viewfinder.
It may be represented by 6 bits or 5 bits. Even in this case, since the number of bits allocated to the G signal is relatively large, sufficient image quality can be maintained. In this case, the memory
R, G, and B signals for one pixel can be stored in one address of thirteen. Therefore, in this case, the number of addresses required to write the R, G, and B signals for one screen for display is 32 0/3 × 240 = 107 × 240 = 25680 (4).

【００３２】メモリ13は、図示しないメモリコントロー
ラに制御されて、撮像表示モード時において、変換及び
間引き処理回路11からの画像信号を１画面毎に異なる領
域に記憶するようになっている。The memory 13 is controlled by a memory controller (not shown) to store an image signal from the conversion and thinning-out processing circuit 11 in a different area for each screen in the imaging display mode.

【００３３】ところで、上述したように、ＶＧＡフォー
マットの画像をＮＴＳＣ方式に対応した表示装置によっ
て表示するものとすると、クロック周波数としては例え
ば７８０ｆH （ｆH は水平走査周波数）（＝１２．２７
ＭＨｚ）が採用される。この場合には、６４０クロック
分が水平走査期間であり、１４０クロック分が水平ブラ
ンキング期間である。従って、１クロックでメモリの１
アドレスに書込みを行うことによって、ＶＧＡフォーマ
ットの１ライン分の画像信号を１水平走査期間に書込む
ことができる。As described above, assuming that a VGA format image is to be displayed by a display device compatible with the NTSC system, the clock frequency is, for example, 780 fH (fH is the horizontal scanning frequency) (= 12.27).
MHz). In this case, 640 clocks are a horizontal scanning period, and 140 clocks are a horizontal blanking period. Therefore, one clock of memory
By writing to the address, an image signal for one line in the VGA format can be written in one horizontal scanning period.

【００３４】式（４）の場合には、１ラインのＲ，Ｇ，
Ｂ信号はメモリ13の１０７アドレス分であるので、変換
及び間引き処理回路11からのＱＶＧＡフォーマットの画
像信号１ライン分は、水平ブランキング期間中に書込む
ことができる。In the case of equation (4), R, G,
Since the B signal is for 107 addresses of the memory 13, one line of the QVGA format image signal from the conversion and thinning processing circuit 11 can be written during the horizontal blanking period.

【００３５】また、書込み時に水平及び垂直方向に１／
２に間引いてＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信号を
メモリ13に書込んでいる。従って、読出し時に書込み時
と同一周波数のクロックを用いて読出すことにより、画
像信号のフレーム周波数を２倍にすることができる。Also, at the time of writing, 1 /
The R, G, and B signals of the QVGA format are written in the memory 13 by thinning out to two. Therefore, the frame frequency of the image signal can be doubled by reading using a clock having the same frequency at the time of reading as at the time of writing.

【００３６】撮像表示モード時には、メモリ13から読出
したＲ，Ｇ，Ｂ信号はラインメモリ20を介して液晶表示
装置８に供給するようになっている。ラインメモリ20
は、ＦＩＦＯ（first-in first-out）メモリであり、メ
モリ13から読出した１ライン分の画像信号を記憶して液
晶表示装置８に供給する。この場合には、水平ブランキ
ング期間に相当する１４０クロック期間で１０７アドレ
ス分の１ラインのＲ，Ｇ，Ｂ信号を読出してラインメモ
リ20に記憶させる。ラインメモリ20は記憶したＲ，Ｇ，
Ｂ信号を有効絵柄部に相当する６４０クロック期間で読
出して液晶表示装置８に与える。この場合には、ライン
メモリ20は、Ｒ，Ｇ，Ｂ信号を１画面期間に２回出力す
るようになっている。In the imaging display mode, the R, G, B signals read from the memory 13 are supplied to the liquid crystal display device 8 via the line memory 20. Line memory 20
Is a FIFO (first-in first-out) memory, which stores an image signal for one line read from the memory 13 and supplies it to the liquid crystal display device 8. In this case, the R, G, and B signals of one line for 107 addresses are read out and stored in the line memory 20 in a 140 clock period corresponding to a horizontal blanking period. The line memory 20 stores the stored R, G,
The B signal is read out and provided to the liquid crystal display device 8 in a 640 clock period corresponding to an effective picture portion. In this case, the line memory 20 outputs the R, G, B signals twice in one screen period.

【００３７】なお、上述したように、メモリ13に２つの
領域15，16を設け、１画面毎に異なる領域に書込みを行
って、書込みと異なる領域から読出しを行うようにして
いることから、従来例のようにアドレスの追い越しが発
生することはない。As described above, two areas 15 and 16 are provided in the memory 13 and writing is performed in a different area for each screen, and reading is performed from an area different from the writing. There is no overtaking of the address as in the example.

【００３８】液晶表示装置８はＱＶＧＡフォーマットで
ＲＧＢ点順次の表示画面を有しており、ラインメモリ20
からのＲ，Ｇ，Ｂ信号に基づく画像を映出するようにな
っている。ユーザーは、液晶表示装置８の表示画面上の
表示を見ながら、画角の決定及びピント合わせ等を行う
ことができる。The liquid crystal display device 8 has a display screen of RGB points sequentially in QVGA format.
An image based on the R, G, B signals from the camera is projected. The user can determine the angle of view, adjust the focus, and the like while watching the display on the display screen of the liquid crystal display device 8.

【００３９】一方、スイッチ12は撮像した画像の保存モ
ードの取込み処理時には、カメラ信号処理回路３からの
出力と変換及び間引き処理回路11からの出力とをメモリ
13に与える。図２は保存モードの取り込み処理によるメ
モリ13の内容を説明するためのものである。この場合に
は、メモリ13にはカメラ信号処理回路３から６４０×４
８０画素のＹ，Ｕ，Ｖ信号を与える。カメラ信号処理回
路３からのＹ，Ｕ，Ｖ信号の１画面当たりの画素数は、
Ｙ：Ｕ：Ｖ＝４：１：１の場合には、上述したように、
４６０８００画素である。On the other hand, the switch 12 stores the output from the camera signal processing circuit 3 and the output from the conversion / decimation processing circuit 11 in a memory during the capture processing of the captured image in the storage mode.
Give to 13. FIG. 2 is a diagram for explaining the contents of the memory 13 by the fetch process in the save mode. In this case, the memory 13 stores 640 × 4 from the camera signal processing circuit 3.
Y, U, V signals of 80 pixels are given. The number of pixels per screen of the Y, U, V signals from the camera signal processing circuit 3 is
When Y: U: V = 4: 1: 1, as described above,
460,800 pixels.

【００４０】Ｙ，Ｕ，Ｖ信号を各８ビットとし、１アド
レスを１６ビットとすると、１画面分のＹ信号の書込に
必要なアドレス数は６４０／２×４８０＝３２０×４８
０である。また、１画面分のＵ，Ｖ信号に必要なアドレ
ス数は夫々１６０／２×４８０＝８０×４８０である。If the Y, U, and V signals are each 8 bits and one address is 16 bits, the number of addresses required to write one screen of the Y signal is 640/2 × 480 = 320 × 48.
0. The number of addresses necessary for the U and V signals for one screen is 160/2 × 480 = 80 × 480.

【００４１】また、メモリ13には変換及び間引き処理回
路11からのＲ，Ｇ，Ｂ信号も入力される。変換及び間引
き処理回路11からのＲ，Ｇ，Ｂ信号の記憶に必要なアド
レス数は１画面当たり２５６８０画素（式（４））であ
る。The R, G, B signals from the conversion and thinning-out processing circuit 11 are also input to the memory 13. The number of addresses necessary for storing the R, G, B signals from the conversion and thinning-out processing circuit 11 is 25,680 pixels per screen (formula (4)).

【００４２】１ライン分のＹ，Ｕ，Ｖ信号の書込みに必
要なアドレス数は３２０＋８０＋８０＝４８０であり、
有効絵柄部の６４０クロック期間でメモリ13に書込むこ
とができる。また、メモリ13に対する１ライン分のＲ，
Ｇ，Ｂ信号の書込みは、上述したように、水平ブランキ
ング期間の１４０クロック期間で行うことができる。The number of addresses required to write the Y, U, and V signals for one line is 320 + 80 + 80 = 480.
Data can be written to the memory 13 during the 640 clock period of the effective picture portion. Also, one line of R for the memory 13
As described above, the writing of the G and B signals can be performed in the 140 clock periods of the horizontal blanking period.

【００４３】スイッチ21は、保存モードの保存処理時に
はメモリ13の出力を圧縮／伸張回路５に与える。保存モ
ードの保存処理時にはメモリ13からのＹ，Ｕ，Ｖ信号は
圧縮／伸張回路５に与え、Ｒ，Ｇ，Ｂ信号はラインメモ
リ20に与える。なお、スイッチ21は再生表示モード時に
のみ圧縮／伸張回路５の出力をスイッチ19を介して変換
及び間引き処理回路11に供給するようになっている。The switch 21 gives the output of the memory 13 to the compression / expansion circuit 5 during the storage processing in the storage mode. At the time of the preservation processing in the preservation mode, the Y, U, V signals from the memory 13 are applied to the compression / expansion circuit 5 and the R, G, B signals are applied to the line memory 20. The switch 21 supplies the output of the compression / expansion circuit 5 to the conversion and thinning-out processing circuit 11 via the switch 19 only in the reproduction display mode.

【００４４】保存モードの保存処理時においては、メモ
リ13からのＲ，Ｇ，Ｂ信号の読出しは、水平ブランキン
グ期間に対応する１４０クロック期間に行い、Ｙ，Ｕ，
Ｖ信号の読出しは、有効絵柄部に対応する６４０クロッ
ク期間に行うようになっている。At the time of storage processing in the storage mode, reading of R, G, B signals from the memory 13 is performed during 140 clock periods corresponding to the horizontal blanking period, and Y, U,
The reading of the V signal is performed during the 640 clock period corresponding to the effective picture portion.

【００４５】圧縮／伸張回路５はスイッチ21を介してメ
モリ13からのＹ，Ｕ，Ｖ信号が与えられ、圧縮処理して
不揮発性メモリ６に与えて記憶させると共に、不揮発性
メモリ６から読出した圧縮信号を伸張してスイッチ21，
19を介して変換及び間引き処理回路11に供給するように
なっている。圧縮／伸張回路５は、例えば、ＪＰＥＧ規
格の圧縮を行うものであり、Ｙ，Ｕ，Ｖ信号を８×８画
素のブロック単位で圧縮処理するようになっている。不
揮発性メモリ６は、圧縮／伸張回路５からの圧縮信号を
記憶するようになっている。The compression / expansion circuit 5 receives the Y, U, and V signals from the memory 13 via the switch 21, compresses the signal, applies the signal to the nonvolatile memory 6, stores the signal, and reads the signal from the nonvolatile memory 6. Decompress the compressed signal to switch 21,
The data is supplied to the conversion and thinning-out processing circuit 11 via 19. The compression / expansion circuit 5 performs, for example, compression according to the JPEG standard, and compresses Y, U, and V signals in blocks of 8 × 8 pixels. The non-volatile memory 6 stores a compressed signal from the compression / expansion circuit 5.

【００４６】なお、保存モードの取込み処理時において
はラインメモリ20には画像信号が入力されないので、こ
の期間には、ラインメモリ20は液晶表示装置８にブルー
を表示させるための所定の固定レベルの信号を出力する
ようになっている。Since no image signal is input to the line memory 20 at the time of the capture processing in the storage mode, the line memory 20 has a predetermined fixed level for displaying the liquid crystal display device 8 in blue during this period. It is designed to output a signal.

【００４７】次に、このように構成された実施の形態の
動作について図３乃至図７を参照して説明する。図３は
１画面を構成するデータを説明するための説明図であ
り、図３（ａ）はＣＣＤ２の出力を示し、図３（ｂ）は
カメラ信号処理回路３の出力を示し、図３（ｃ）は変換
及び間引き処理回路11の出力を示している。また、図４
は撮像表示モード時におけるライン毎のメモリアクセス
を示す説明図であり、図５は保存モードの取込み処理時
におけるメモリアドレスの指定を説明するための説明図
であり、図６は保存モードの圧縮処理時におけるメモリ
アクセスを示す説明図であり、また、図７は再生表示モ
ード時におけるライン毎のメモリアクセスを示す説明図
である。Next, the operation of the embodiment configured as described above will be described with reference to FIGS. 3A and 3B are explanatory diagrams for explaining data constituting one screen. FIG. 3A shows the output of the CCD 2, FIG. 3B shows the output of the camera signal processing circuit 3, and FIG. c) shows the output of the conversion and thinning processing circuit 11. FIG.
FIG. 5 is an explanatory diagram showing memory access for each line in the imaging display mode. FIG. 5 is an explanatory diagram for describing designation of a memory address in the capture process in the storage mode. FIG. 6 is a compression process in the storage mode. FIG. 7 is an explanatory diagram showing a memory access at the time of writing, and FIG. 7 is an explanatory diagram showing a memory access for each line in the reproduction display mode.

【００４８】ＣＣＤ２の出力がＶＧＡフォーマットに対
応し、液晶表示装置８の表示画面がＱＶＧＡフォーマッ
トに対応するものとして説明する。Description will be made on the assumption that the output of the CCD 2 corresponds to the VGA format and the display screen of the liquid crystal display device 8 corresponds to the QVGA format.

【００４９】レンズ１を介して取り込まれた光学像を、
ＣＣＤ２によって光電変換する。ＣＣＤ２からの画像信
号はカメラ信号処理回路３に供給する。図３（ａ）に示
すように、ＣＣＤ２からの画像信号は奇数ラインにＲ，
Ｇ信号が交互に配列され、偶数ラインにＧ，Ｂ信号が交
互に配列されて、Ｇ信号は市松格子状の配列で構成され
ている。The optical image captured through the lens 1 is
Photoelectric conversion is performed by the CCD 2. The image signal from the CCD 2 is supplied to a camera signal processing circuit 3. As shown in FIG. 3A, the image signal from the CCD 2 has R and R signals on odd lines.
The G signals are alternately arranged, the G and B signals are alternately arranged on even lines, and the G signals are configured in a checkerboard lattice arrangement.

【００５０】カメラ信号処理回路３は入力されたＲ，
Ｇ，Ｂ信号にガンマ補正処理、色分離処理及びホワイト
バランス処理等の処理を施して、輝度信号Ｙ及び色信号
Ｕ，Ｖを得る。なお、カメラ信号処理回路３は、上下の
ラインのデータを用いた補間によって各ラインにＲ，
Ｇ，Ｂ信号が存在するように色分離処理を行うと共に、
水平方向にも補間を行って、全画素に対して対応する
Ｒ，Ｇ，Ｂ信号が存在するようにする。The camera signal processing circuit 3 receives the input R,
The G and B signals are subjected to processes such as gamma correction, color separation, and white balance to obtain a luminance signal Y and color signals U and V. Note that the camera signal processing circuit 3 performs R, R,
Perform color separation processing so that G and B signals exist, and
Interpolation is also performed in the horizontal direction so that R, G, and B signals corresponding to all pixels exist.

【００５１】カメラ信号処理回路３は、補間後のＲ，
Ｇ，Ｂ信号をマトリクス処理して、Ｙ，Ｕ，Ｖ信号に変
換する。Ｙ：Ｕ：Ｖ＝４：１：１であるものとすると、
Ｕ，Ｖ信号の画素数は夫々Ｙ信号の１／４の１６０×４
８０画素である。即ち、カメラ信号処理回路３からは、
図３（ｂ）に示すように、６４０×４８０画素のＹ信号
と１６０×４８０画素のＵ信号及びＶ信号が出力され
る。１画面当たりの画素数は６４０×４８０＋（１６０
×４８０）×２＝４６０８００である。The camera signal processing circuit 3 calculates R,
G and B signals are subjected to matrix processing and converted into Y, U and V signals. Assuming that Y: U: V = 4: 1: 1,
The number of pixels of the U and V signals is 160 × 4, which is 1/4 of the Y signal.
80 pixels. That is, from the camera signal processing circuit 3,
As shown in FIG. 3B, a Y signal of 640 × 480 pixels and a U signal and a V signal of 160 × 480 pixels are output. The number of pixels per screen is 640 × 480 + (160
× 480) × 2 = 460800.

【００５２】カメラ信号処理回路３からのＹ，Ｕ，Ｖ信
号は変換及び間引き処理回路11に与える。変換及び間引
き処理回路11は、マトリクス処理によってＹ，Ｕ，Ｖ信
号をＲ，Ｇ，Ｂ信号に変換すると共に、水平及び垂直方
向に信号を間引いて、図３（ｃ）に示すＱＶＧＡフォー
マットの画像信号を得る。The Y, U, and V signals from the camera signal processing circuit 3 are supplied to a conversion and thinning processing circuit 11. The conversion and decimation processing circuit 11 converts the Y, U, and V signals into R, G, and B signals by matrix processing, and thins out the signals in the horizontal and vertical directions to form an image in the QVGA format shown in FIG. Get the signal.

【００５３】いま、撮像表示モードであるものとする。
この場合には、スイッチ12は変換及び間引き処理回路11
からのＲ，Ｇ，Ｂ信号をメモリ13に出力する。メモリ13
の１アドレスが１６ビットで、各Ｒ，Ｇ，Ｂ信号が夫々
５ビット，６ビット，５ビットで表されるものとする
と、ＱＶＧＡフォーマットの１画面分の画像信号は、３
２ ０／３×２４０＝１０７×２４０＝２５６８０アド
レスに書込み可能である。It is now assumed that the display mode is the imaging display mode.
In this case, the switch 12 is a conversion and thinning processing circuit 11
, And outputs the R, G, B signals to the memory 13. Memory 13
If one address is 16 bits and each R, G, B signal is represented by 5 bits, 6 bits, and 5 bits, the image signal for one screen of the QVGA format is 3 bits.
It is possible to write to 20/3 × 240 = 107 × 240 = 25680 addresses.

【００５４】システムクロックの周波数を７８０ｆH と
すると、水平走査期間（有効絵柄部）は６４０クロック
分となり、水平ブランキング期間は１４０クロック分と
なる。これに対して、変換及び間引き処理回路11からの
Ｒ，Ｇ，Ｂ信号は１ライン当たり１０７アドレス分であ
る。また、変換及び間引き処理回路11は、偶数ラインの
信号を書込まないことによって垂直方向の間引きを行っ
ており、撮像表示モード時においては、変換及び間引き
処理回路11は、図４（ａ）に示すように、ＱＶＧＡフォ
ーマットのＲ，Ｇ，Ｂ信号を奇数ラインの有効絵柄部に
対応する６４０クロック期間にメモリ13に書込む。この
場合には、図１に示すように、１画面毎に２つの領域1
5，16に交互に書込みを行う。Assuming that the frequency of the system clock is 780 fH, the horizontal scanning period (effective picture portion) is 640 clocks, and the horizontal blanking period is 140 clocks. On the other hand, the R, G, and B signals from the conversion and thinning processing circuit 11 correspond to 107 addresses per line. Further, the conversion and thinning-out processing circuit 11 performs vertical thinning-out by not writing the signal of the even-numbered line. In the imaging display mode, the conversion and thinning-out processing circuit 11 is configured as shown in FIG. As shown, the R, G, and B signals of the QVGA format are written into the memory 13 during the 640 clock period corresponding to the effective picture portion of the odd-numbered line. In this case, as shown in FIG.
Write to 5 and 16 alternately.

【００５５】メモリ13に書込まれたＲ，Ｇ，Ｂ信号は、
水平ブランキング期間に読出してラインメモリ20に与え
る（図４（ａ））。１ライン分のＲ，Ｇ，Ｂ信号は１０
７アドレスに書込んでおり、１ライン分のＲ，Ｇ，Ｂ信
号を１４０クロック分の水平ブランキング期間に読出し
可能である。水平ブランキング期間に読出した１ライン
分のＲ，Ｇ，Ｂ信号はラインメモリ20に書込む。この場
合には、メモリ13への書込み時において、間引き処理に
よって水平画素数が元の画素数の１／２となっているの
で、書込み時と同一クロック周波数で読出すことによ
り、フレーム周波数を２倍にすることができる。The R, G, B signals written in the memory 13 are
The data is read out during the horizontal blanking period and applied to the line memory 20 (FIG. 4A). R, G, B signals for one line are 10
Writing is performed at seven addresses, and the R, G, and B signals for one line can be read during a horizontal blanking period of 140 clocks. The R, G, and B signals for one line read during the horizontal blanking period are written to the line memory 20. In this case, at the time of writing to the memory 13, the number of horizontal pixels is １ ／ of the original number of pixels due to the thinning process. Can be doubled.

【００５６】なお、領域15，16の一方に書込を行ってい
るときには他方から読出しを行う。例えば、領域15に書
込まれたＲ，Ｇ，Ｂ信号は、次の画面の領域16に対する
書込み時に、倍速で読出す。従って、倍速の読出しを行
っても、読出しアドレスが書込みアドレスに先行するこ
とはない。When writing is performed in one of the areas 15 and 16, reading is performed from the other. For example, the R, G, B signals written to the area 15 are read at double speed when writing to the area 16 of the next screen. Therefore, even when reading at double speed, the read address does not precede the write address.

【００５７】ラインメモリ20は、次の有効絵柄部に対応
する６４０クロック期間で１ライン分のＲ，Ｇ，Ｂ信号
を読出して液晶表示装置８に供給する。こうして、液晶
表示装置８には、図３（ｃ）に示すＱＶＧＡフォーマッ
トの画像信号が入力される。液晶表示装置８は、入力さ
れたＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信号に基づく表
示を行う。The line memory 20 reads out the R, G, and B signals for one line in the 640 clock period corresponding to the next effective picture portion, and supplies the signals to the liquid crystal display device 8. Thus, the QVGA format image signal shown in FIG. 3C is input to the liquid crystal display device 8. The liquid crystal display device 8 performs display based on the input R, G, and B signals in QVGA format.

【００５８】次に、撮像した画像の保存モードが指定さ
れるものとする。図５はこの場合のメモリアクセスを示
しており、図５（ａ）は保存モードの取込み処理時にお
けるメモリ13のアクセスを示し、図５（ｂ）は取込み処
理時において、Ｙ，Ｕ，Ｖ信号の書込みが終了したライ
ンにおけるメモリ13のアクセスを示し、図５（ｃ）は図
５（ｂ）に対応した期間におけるラインメモリ20のアク
セスを示している。Next, it is assumed that the storage mode of the captured image is designated. FIG. 5 shows a memory access in this case. FIG. 5A shows an access of the memory 13 at the time of the fetch processing in the save mode, and FIG. 5B shows a Y, U, V signal at the time of the fetch processing. FIG. 5C shows access to the line memory 20 in a period corresponding to FIG. 5B.

【００５９】レリーズ操作に基づくトリガが発生するこ
とによって取込み処理が開始し、スイッチ12はカメラ信
号処理回路３からのＹ，Ｕ，Ｖ信号と変換及び間引き処
理回路11からのＲ，Ｇ，Ｂ信号とをメモリ13に与える。When a trigger based on the release operation is generated, the capture processing starts, and the switch 12 switches the Y, U, V signals from the camera signal processing circuit 3 and the R, G, B signals from the conversion and thinning processing circuit 11. Is given to the memory 13.

【００６０】図２のメモリ13はこの場合の記憶内容を示
している。メモリ13の１アドレスを１６ビットで構成
し、Ｙ，Ｕ，Ｖ各信号を８ビットで表すものとすると、
１画面のＹ信号の書込みには６４０／２×４８０＝３２
０×４８０アドレス必要であり、Ｕ，Ｖ信号の書込みに
は夫々１６０／２×４８０＝８０×４８０アドレス必要
である。従って、カメラ信号処理回路３は１ライン当た
り３２０＋８０＋８０＝４８０アドレス分を書込めばよ
く、図５（ａ）に示すように、有効絵柄部の６４０クロ
ック期間にＹ，Ｕ，Ｖ信号の書込みを行う。The memory 13 in FIG. 2 shows the contents stored in this case. If one address of the memory 13 is composed of 16 bits and each of the Y, U and V signals is represented by 8 bits,
640/2 × 480 = 32 for writing the Y signal for one screen
0 × 480 addresses are required, and writing of U and V signals requires 160/2 × 480 = 80 × 480 addresses, respectively. Therefore, the camera signal processing circuit 3 only needs to write 320 + 80 + 80 = 480 addresses per line, and writes the Y, U, V signals during the 640 clock period of the effective picture portion as shown in FIG. .

【００６１】一方、変換及び間引き処理回路11からの
Ｒ，Ｇ，Ｂ信号を夫々５ビット，６ビット，５ビットで
表すものとすると、１画面のＲ，Ｇ，Ｂ信号の書込みに
は、上述したように、２５６８０アドレスが必要であ
り、１ライン当たり１０７アドレス分を書込めばよい。
従って、変換及び間引き処理回路11は、図５（ａ）に示
すように、奇数ラインのブランキング期間において１０
７アドレス分のＲ，Ｇ，Ｂ信号をメモリ13に書込む。On the other hand, if the R, G, and B signals from the conversion and decimation processing circuit 11 are represented by 5 bits, 6 bits, and 5 bits, respectively, the writing of the R, G, and B signals for one screen is performed as described above. As described above, 25680 addresses are required, and it is sufficient to write 107 addresses per line.
Therefore, as shown in FIG. 5 (a), the conversion and thinning processing circuit 11 performs 10
The R, G, B signals for seven addresses are written in the memory 13.

【００６２】取込み処理時においては、ラインメモリ20
にはＲ，Ｇ，Ｂ信号が供給されない、このため、ライン
メモリ20はブルー表示を行うための固定レベルのＲ，
Ｇ，Ｂ信号を液晶表示装置８に与える。これにより、取
込み処理期間においては液晶表示画面にはブルーが表示
される。At the time of the fetching process, the line memory 20
Are not supplied with R, G, B signals. Therefore, the line memory 20 has a fixed level of R, G for performing blue display.
The G and B signals are given to the liquid crystal display device 8. Thereby, blue is displayed on the liquid crystal display screen during the capture processing period.

【００６３】１画面分のＹ，Ｕ，Ｖ信号がメモリ13に記
憶されると、図５（ｂ），（ｃ）に示すように、メモリ
13は、記憶しているＲ，Ｇ，Ｂ信号をブランキング期間
においてラインメモリ20に出力することができる。ライ
ンメモリ20は、ブランキング期間に書込んだＲ，Ｇ，Ｂ
信号を有効絵柄部に相当する６４０クロック期間で液晶
表示装置８に与える。これにより、液晶表示装置８によ
る表示が再開される。When the Y, U, and V signals for one screen are stored in the memory 13, as shown in FIGS.
13 can output the stored R, G, B signals to the line memory 20 during the blanking period. The line memory 20 stores the R, G, B written during the blanking period.
A signal is applied to the liquid crystal display device 8 in a 640 clock period corresponding to an effective picture portion. Thereby, the display by the liquid crystal display device 8 is restarted.

【００６４】取込み処理が終了すると保存処理を開始す
る。図６はこの場合のメモリアクセスを示しており、図
６（ａ）はメモリ13のアクセスを示し、図６（ｂ）はラ
インメモリ20のアクセスを示している。When the loading process is completed, the saving process starts. FIG. 6 shows a memory access in this case. FIG. 6 (a) shows an access of the memory 13, and FIG. 6 (b) shows an access of the line memory 20.

【００６５】圧縮／伸張回路５は、図６（ａ）に示すよ
うに、メモリ13に保存されているＹ，Ｕ，Ｖ信号を有効
絵柄部に相当する６４０クロック期間で読出して、８×
８画素のブロック単位でＪＰＥＧエンコードする。圧縮
／伸張回路５からのエンコード出力は不揮発性メモリ６
に供給して記憶させる。As shown in FIG. 6A, the compression / expansion circuit 5 reads the Y, U, V signals stored in the memory 13 in a 640 clock period corresponding to an effective picture portion, and
JPEG encoding is performed for each block of 8 pixels. The encoding output from the compression / expansion circuit 5 is sent to the nonvolatile memory 6
To be stored.

【００６６】圧縮／伸張回路５の圧縮処理は、６４０ク
ロック期間で行われることになる。単位時間において圧
縮処理に使用可能な時間が従来に比して十分に長くな
り、圧縮処理を著しく高速化することができる。The compression processing of the compression / expansion circuit 5 is performed in 640 clock periods. The time available for the compression processing per unit time is sufficiently longer than before, and the compression processing can be remarkably accelerated.

【００６７】一方、保存処理時においても、メモリ13は
Ｒ，Ｇ，Ｂ信号をブランキング期間に読出してラインメ
モリ20に出力する（図６（ａ））。ラインメモリ20は、
図６（ｂ）に示すように、ブランキング期間に書込んだ
１ライン分のＲ，Ｇ，Ｂ信号を有効絵柄部に相当する６
４０クロック期間に読出して液晶表示装置８に与える。
こうして、液晶表示装置８は保存処理時においても現在
撮像中の画像を表示することができる。On the other hand, even during the storage process, the memory 13 reads out the R, G, B signals during the blanking period and outputs them to the line memory 20 (FIG. 6A). The line memory 20
As shown in FIG. 6B, the R, G, and B signals for one line written during the blanking period correspond to the effective picture portion.
The data is read out during 40 clock periods and applied to the liquid crystal display device 8.
Thus, the liquid crystal display device 8 can display the image currently being captured even during the storage processing.

【００６８】次に、不揮発性メモリ６に保存した画像の
再生表示モードが指定されるものとする。図７はこの場
合のメモリアクセスを示しており、図７（ａ）はメモリ
13のアクセスを示し、図７（ｂ）はラインメモリ20のア
クセスを示している。Next, it is assumed that the reproduction display mode of the image stored in the nonvolatile memory 6 is designated. FIG. 7 shows a memory access in this case, and FIG.
13 shows an access, and FIG. 7B shows an access of the line memory 20.

【００６９】この場合には、スイッチ21，19によって、
圧縮／伸張回路５の出力を変換及び間引き処理回路11に
供給する。不揮発性メモリ６から読出した画像信号は圧
縮／伸張回路５によって伸張して、スイッチ21，19を介
して変換及び間引き処理回路11に供給する。変換及び間
引き処理回路11は、入力されたＹ，Ｕ，Ｖ信号をＱＶＧ
ＡフォーマットのＲ，Ｇ，Ｂ信号に変換して、スイッチ
12を介してメモリ13に供給する。この場合には、Ｒ，
Ｇ，Ｂ信号の書込みは、図７（ａ）に示すように、有効
絵柄部に相当する６４０クロック期間で行う。こうし
て、メモリ13には、１画面当たり２５６８０アドレス
で、１ライン当たり１０７アドレスの書込みが行われ
る。In this case, the switches 21 and 19
The output of the compression / expansion circuit 5 is supplied to a conversion and thinning processing circuit 11. The image signal read from the non-volatile memory 6 is expanded by the compression / expansion circuit 5 and supplied to the conversion and thinning processing circuit 11 via the switches 21 and 19. The conversion and decimation processing circuit 11 converts the input Y, U, V signals into QVG signals.
Convert to A format R, G, B signals and switch
The data is supplied to the memory 13 through the memory 12. In this case, R,
Writing of the G and B signals is performed in a 640 clock period corresponding to an effective picture portion as shown in FIG. In this way, the memory 13 is written with 25680 addresses per screen and 107 addresses per line.

【００７０】圧縮／伸張回路５の出力を有効絵柄部に相
当する６４０クロック期間で行っており、圧縮／伸張回
路５の伸張処理に１ライン当たり６４０クロック期間使
用することができ、伸張処理を従来に比して著しく高速
化することができる。The output of the compression / expansion circuit 5 is performed in the 640 clock period corresponding to the effective picture portion, and the expansion / compression circuit 5 can use the 640 clock period per line for the expansion processing. The speed can be remarkably increased as compared with

【００７１】メモリ13は、図７（ａ）に示すように、ブ
ランキング期間において記憶しているＲ，Ｇ，Ｂ信号を
倍速で読出してラインメモリ20に与える。これにより、
フレーム周波数は２倍となる。ラインメモリ20は、図７
（ｂ）に示すように、ブランキング期間に書込んだ１ラ
イン分のＲ，Ｇ，Ｂ信号を次の有効絵柄部に相当する６
４０クロック期間で読出して液晶表示装置８に供給す
る。こうして、液晶表示装置８において、不揮発性メモ
リ６に保存した静止画像を映出することができる。As shown in FIG. 7A, the memory 13 reads out the R, G, B signals stored during the blanking period at a double speed and supplies the read signals to the line memory 20. This allows
The frame frequency is doubled. The line memory 20 is shown in FIG.
As shown in (b), the R, G, and B signals for one line written during the blanking period are used for the next effective picture portion.
The data is read out for 40 clock periods and supplied to the liquid crystal display device 8. Thus, the still image stored in the nonvolatile memory 6 can be displayed on the liquid crystal display device 8.

【００７２】このように本実施の形態においては、表示
用としてＱＶＧＡフォーマットの画像信号を記憶させる
と共に比較的容量が小さいラインメモリを用いることに
より、保存モードの保存処理時において、ビューファイ
ンダによる表示のためのＲ，Ｇ，Ｂ信号をブランキング
期間に読出し、Ｙ，Ｕ，Ｖ信号を有効絵柄部に相当する
６４０クロック期間に読出すことを可能にしている。こ
れにより、圧縮／伸張回路５における圧縮，伸張処理
は、１ライン当たりに６４０クロック期間だけ行うこと
が可能となる。従って、圧縮，伸張処理に使用可能な時
間が従来に比して６４０／１４０＝４．５倍となり、圧
縮，伸張処理を著しく高速化することができる。これに
より、画像取り込み間隔が長くなってしまうことを防止
することができる。As described above, in the present embodiment, the image signal of the QVGA format is stored for display and the line memory having a relatively small capacity is used. R, G, and B signals are read out during a blanking period, and Y, U, and V signals are read out during a 640 clock period corresponding to an effective picture portion. Thus, the compression / expansion processing in the compression / expansion circuit 5 can be performed for only 640 clock periods per line. Therefore, the time available for the compression and decompression processing is 640/140 = 4.5 times as compared with the conventional case, and the speed of the compression and decompression processing can be remarkably increased. As a result, it is possible to prevent the image capturing interval from becoming long.

【００７３】図８は本発明の他の実施の形態を示すブロ
ック図である。図８において図１と同一の構成要素には
同一符号を付して説明を省略する。本実施の形態はＮＴ
ＳＣ方式のテレビジョン（ＴＶ）モニタに画像を表示可
能にしたものである。FIG. 8 is a block diagram showing another embodiment of the present invention. 8, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In this embodiment, NT
An image can be displayed on an SC television (TV) monitor.

【００７４】本実施の形態はＮＴＳＣエンコーダ26及び
ＴＶモニタ30を付加した点が図１の実施の形態と異な
る。本実施の形態においては、再生表示モードにおい
て、スイッチ21は、圧縮／伸張回路５の出力をスイッチ
19を介して変換及び間引き処理回路11に供給すると共
に、直接メモリ13にも供給するようになっている。This embodiment differs from the embodiment of FIG. 1 in that an NTSC encoder 26 and a TV monitor 30 are added. In the present embodiment, the switch 21 switches the output of the compression / expansion circuit 5 in the reproduction display mode.
The data is supplied to the conversion / decimation processing circuit 11 via 19 and is also supplied directly to the memory 13.

【００７５】ＮＴＳＣエンコーダ26はメモリ13からＹ，
Ｕ，Ｖ信号が与えられ、入力されたＹ，Ｕ，Ｖ信号をＮ
ＴＳＣ信号に変換してＴＶモニタ30に出力するようにな
っている。ＴＶモニタ30はＮＴＳＣエンコーダ26からの
ＮＴＳＣ信号に基づく画像を表示するようになってい
る。The NTSC encoder 26 outputs Y,
U, V signals are given, and the input Y, U, V signals are converted to N
The signal is converted into a TSC signal and output to the TV monitor 30. The TV monitor 30 displays an image based on the NTSC signal from the NTSC encoder 26.

【００７６】次に、このように構成された実施の形態の
動作について図９を参照して説明する。図９はメモリア
クセスを説明するための説明図であり、図９（ａ）はメ
モリ13のアクセスを示し、図９（ｂ）はラインメモリ20
のアクセスを示している。Next, the operation of the embodiment configured as described above will be described with reference to FIG. 9A and 9B are explanatory diagrams for explaining memory access. FIG. 9A shows access to the memory 13, and FIG.
Indicates access.

【００７７】本実施の形態においても、カメラ信号処理
回路３はＹ：Ｕ：Ｖ＝４：１：１のＶＧＡフォーマット
の画像信号を出力するものとし、変換及び間引き処理回
路11は、液晶表示装置８の画素配列に対応させて、ＱＶ
ＧＡフォーマットのＲ，Ｇ，Ｂ信号を５ビット，６ビッ
ト，５ビットで出力するものとする。Also in the present embodiment, the camera signal processing circuit 3 outputs a VGA format image signal of Y: U: V = 4: 1: 1, and the conversion and thinning processing circuit 11 includes a liquid crystal display device. 8 corresponding to the pixel array
It is assumed that the R, G, and B signals of the GA format are output in 5 bits, 6 bits, and 5 bits.

【００７８】撮像表示モード及び保存モードにおける動
作は図１の実施の形態と同様である。再生表示モードに
なると、不揮発性メモリ６に格納されている圧縮信号を
読出して圧縮／伸張回路５に供給する。圧縮／伸張回路
５は不揮発性メモリ６からの圧縮信号を伸張してＶＧＡ
フォーマットのＹ，Ｕ，Ｖ信号を出力する。The operations in the imaging display mode and the storage mode are the same as those in the embodiment shown in FIG. When the reproduction display mode is set, the compression signal stored in the nonvolatile memory 6 is read and supplied to the compression / expansion circuit 5. The compression / expansion circuit 5 expands the compressed signal from the nonvolatile memory 6 and
Outputs Y, U, V signals in format.

【００７９】スイッチ21は、水平ブランキング期間に対
応する期間に圧縮／伸張回路５の出力をスイッチ19を介
して変換及び間引き処理回路11に出力し、有効絵柄部に
対応する期間に圧縮／伸張回路５の出力をメモリ13に出
力する。変換及び間引き処理回路11は入力されたＶＧＡ
フォーマットのＹ，Ｕ，Ｖ信号を間引くと共にマトリク
ス処理して、ＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信号を
出力する。変換及び間引き処理回路11の出力はスイッチ
12を介してメモリ13に与える。The switch 21 outputs the output of the compression / expansion circuit 5 to the conversion / decimation processing circuit 11 via the switch 19 during a period corresponding to the horizontal blanking period, and compresses / expands the image during the period corresponding to the effective picture portion. The output of the circuit 5 is output to the memory 13. The conversion and thinning processing circuit 11 receives the input VGA
The Y, U, and V signals in the format are thinned out and subjected to matrix processing to output R, G, and B signals in the QVGA format. The output of the conversion and decimation processing circuit 11 is a switch
Give to memory 13 via 12.

【００８０】即ち、メモリ13にはブランキング期間に対
応する期間おいて変換及び間引き処理回路11からのＲ，
Ｇ，Ｂ信号が与えられ、有効絵柄部に対応する期間に圧
縮／伸張回路５からＹ，Ｕ，Ｖ信号が与えられる。図８
はこの場合のメモリ13の記憶内容を示している。That is, in the memory 13, R, R and R from the conversion and thinning processing circuit 11 are stored in a period corresponding to the blanking period.
The G and B signals are supplied, and the Y / U / V signals are supplied from the compression / decompression circuit 5 during a period corresponding to the effective picture portion. FIG.
Indicates the storage contents of the memory 13 in this case.

【００８１】図９（ａ）に示すように、メモリ13はブラ
ンキング期間においてＱＶＧＡフォーマットのＲ，Ｇ，
Ｂ信号を読出してラインメモリ20に与える。ラインメモ
リ20は、図９（ｂ）に示すように、ブランキング期間に
書込んだＲ，Ｇ，Ｂ信号を有効絵柄部に対応する６４０
クロック期間で液晶表示装置８に与える。これにより、
不揮発性メモリ６に保存した静止画像を液晶表示装置８
で映出することができる。As shown in FIG. 9A, the memory 13 stores R, G, and Q in the QVGA format during the blanking period.
The B signal is read and applied to the line memory 20. As shown in FIG. 9B, the line memory 20 stores the R, G, and B signals written during the blanking period in the 640 corresponding to the effective picture portion.
It is given to the liquid crystal display device 8 during the clock period. This allows
The still image stored in the non-volatile memory 6 is stored in the liquid crystal display 8
Can be projected.

【００８２】一方、メモリ13は有効絵柄部に対応する６
４０クロック期間において、ＶＧＡフォーマットのＹ，
Ｕ，Ｖ信号を読出してＮＴＳＣエンコーダ26に与える。
ＮＴＳＣエンコーダ26は入力されたＹ，Ｕ，Ｖ信号をＮ
ＴＳＣ信号に変換してＴＶモニタ30に出力する。この場
合には、ＮＴＳＣエンコーダ26は、１ライン当たり６４
０クロック期間にエンコード処理を行うことができる。
こうして、不揮発性メモリ６に保存した静止画像をＴＶ
モニタ30で映出することができる。ＴＶモニタ30の表示
画面上においては、ＶＧＡフォーマットの画像が表示さ
れる。On the other hand, the memory 13 has 6 corresponding to the effective picture portion.
In the 40 clock period, VGA format Y,
The U and V signals are read and applied to the NTSC encoder 26.
The NTSC encoder 26 converts the input Y, U, V signals to N
The signal is converted into a TSC signal and output to the TV monitor 30. In this case, the NTSC encoder 26 has 64
The encoding process can be performed in the 0 clock period.
Thus, the still image stored in the non-volatile memory 6 is displayed on the TV.
It can be projected on the monitor 30. On the display screen of the TV monitor 30, an image in the VGA format is displayed.

【００８３】このように、本実施の形態においては、ブ
ランキング期間に液晶表示用のＲ，Ｇ，Ｂ信号を読出し
てラインメモリ20に書込むことにより、６４０クロック
期間をＮＴＳＣエンコード処理に使用することを可能に
している。これにより、大容量のビデオメモリを付加す
ることなく、液晶表示装置による表示とＴＶモニタによ
る表示とを同時に行うことを可能にすることができる。As described above, in the present embodiment, the R, G, B signals for liquid crystal display are read out and written into the line memory 20 during the blanking period, so that the 640 clock period is used for the NTSC encoding process. That makes it possible. Thus, it is possible to simultaneously perform the display by the liquid crystal display device and the display by the TV monitor without adding a large-capacity video memory.

【００８４】図１０は本発明の他の実施の形態を示すブ
ロック図である。図１０において図８と同一の構成要素
には同一符号を付して説明を省略する。本実施の形態は
保存モードの保存処理時においても、液晶表示装置８に
よる表示だけでなく、ＴＶモニタ30による表示を可能に
したものである。FIG. 10 is a block diagram showing another embodiment of the present invention. 10, the same components as those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted. In the present embodiment, not only the display by the liquid crystal display device 8 but also the display by the TV monitor 30 is enabled during the storage processing in the storage mode.

【００８５】本実施の形態はラインメモリ31及び補間回
路32を付加した点が図８の実施の形態と異なる。ライン
メモリ31はメモリ13からの１ライン分のＲ，Ｇ，Ｂ信号
を保持して、補間回路32に出力するようになっている。
補間回路32は入力されたＲ，Ｇ，Ｂ信号を補間及びマト
リクス処理して、ＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信
号からＶＧＡフォーマットのＹ，Ｕ，Ｖ信号を作成す
る。補間回路32からのＹ，Ｕ，Ｖ信号をＮＴＳＣエンコ
ーダ26に供給するようになっている。This embodiment is different from the embodiment shown in FIG. 8 in that a line memory 31 and an interpolation circuit 32 are added. The line memory 31 holds R, G, and B signals for one line from the memory 13 and outputs the signals to the interpolation circuit 32.
The interpolation circuit 32 interpolates and matrix-processes the input R, G, and B signals to generate Y, U, and V signals in the VGA format from the R, G, and B signals in the QVGA format. The Y, U, and V signals from the interpolation circuit 32 are supplied to the NTSC encoder 26.

【００８６】次に、このように構成された実施の形態の
動作について図１１を参照して説明する。図１１はメモ
リアクセスを示す説明図であり、図１１（ａ）はメモリ
13のアクセスを示し、図１１（ｂ）はラインメモリ20の
アクセスを示し、図１１（ｃ）はラインメモリ31のアク
セスを示している。Next, the operation of the embodiment configured as described above will be described with reference to FIG. FIG. 11 is an explanatory diagram showing memory access, and FIG.
13 shows an access, FIG. 11 (b) shows an access of the line memory 20, and FIG. 11 (c) shows an access of the line memory 31.

【００８７】本実施の形態においても、カメラ信号処理
回路３はＹ：Ｕ：Ｖ＝４：１：１のＶＧＡフォーマット
の画像信号を出力するものとし、変換及び間引き処理回
路11は、液晶表示装置８の画素配列に対応させて、ＱＶ
ＧＡフォーマットのＲ，Ｇ，Ｂ信号を５ビット，６ビッ
ト，５ビットで出力するものとする。Also in the present embodiment, the camera signal processing circuit 3 outputs a VGA format image signal of Y: U: V = 4: 1: 1, and the conversion / decimation processing circuit 11 includes a liquid crystal display device. 8 corresponding to the pixel array
It is assumed that the R, G, and B signals of the GA format are output in 5 bits, 6 bits, and 5 bits.

【００８８】本実施の形態においては、撮像表示モード
時、保存モードの取込み処理時及び再生表示モード時の
動作は図８の実施の形態と同様である。保存モードの取
込処理によって、メモリ13にはＶＧＡフォーマットの
Ｙ，Ｕ，Ｖ信号とＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信
号とが保存されている。Ｙ，Ｕ，Ｖ信号は１ライン当た
り４８０アドレスに格納され、Ｒ，Ｇ，Ｂ信号は１ライ
ン当たり１０７アドレスに格納されている。In this embodiment, the operations in the imaging display mode, in the fetching process in the storage mode, and in the reproduction display mode are the same as those in the embodiment of FIG. The memory 13 stores the Y, U, V signals in the VGA format and the R, G, B signals in the QVGA format by the fetch process in the storage mode. The Y, U, and V signals are stored at 480 addresses per line, and the R, G, and B signals are stored at 107 addresses per line.

【００８９】保存モードの保存処理時においては、図１
１（ａ）に示すように、ブランキング期間においてメモ
リ13からＱＶＧＡフォーマットのＲ，Ｇ，Ｂ信号を読出
し、有効絵柄部に相当する６４０クロック期間にＶＧＡ
フォーマットのＹ，Ｕ，Ｖ信号を読出す。本実施の形態
においては、ブランキング期間に読出すＲ，Ｇ，Ｂ信号
をラインメモリ20だけでなくラインメモリ31にも供給す
るようになっている。ラインメモリ20，31は、図１１
（ｂ），（ｃ）に示すように、ブランキング期間に書込
んだＲ，Ｇ，Ｂ信号を有効絵柄部に相当する６４０クロ
ック期間に読出す。ラインメモリ20が読出したＲ，Ｇ，
Ｂ信号は液晶表示装置８に与え、ラインメモリ31からの
Ｒ，Ｇ，Ｂ信号は有効絵柄部に相当する６４０クロック
期間に補間回路32に与える。At the time of the save processing in the save mode, the process shown in FIG.
As shown in FIG. 1 (a), the R, G, and B signals in QVGA format are read from the memory 13 during the blanking period, and the VGA signal is read during the 640 clock period corresponding to the effective picture portion.
Read the Y, U, V signals in the format. In the present embodiment, the R, G, and B signals read during the blanking period are supplied not only to the line memory 20 but also to the line memory 31. The line memories 20, 31 are shown in FIG.
As shown in (b) and (c), the R, G, and B signals written during the blanking period are read out during the 640 clock period corresponding to the effective picture portion. R, G,
The B signal is supplied to the liquid crystal display device 8, and the R, G, B signals from the line memory 31 are supplied to the interpolation circuit 32 during a 640 clock period corresponding to an effective picture portion.

【００９０】一方、メモリ13から有効絵柄部に相当する
６４０クロック期間に読出されたＹ，Ｕ，Ｖ信号は、ス
イッチ21を介して圧縮／伸張回路５に供給する。有効絵
柄部に相当する６４０クロック期間において、圧縮／伸
張回路５は圧縮処理を行って、圧縮信号を不揮発性メモ
リ６に出力する。こうして、メモリ13に記憶されたＹ，
Ｕ，Ｖ信号に基づく圧縮信号が不揮発性メモリ６に保存
される。On the other hand, the Y, U and V signals read from the memory 13 during the 640 clock period corresponding to the effective picture portion are supplied to the compression / expansion circuit 5 via the switch 21. In a 640 clock period corresponding to an effective picture portion, the compression / expansion circuit 5 performs a compression process and outputs a compressed signal to the nonvolatile memory 6. Thus, Y,
A compressed signal based on the U and V signals is stored in the nonvolatile memory 6.

【００９１】一方、補間回路32は補間及びマトリクス処
理を行って、入力されたＲ，Ｇ，Ｂ信号をＶＧＡフォー
マットのＹ，Ｕ，Ｖ信号に変換してＮＴＳＣエンコーダ
26に出力する。ＮＴＳＣエンコーダ26は入力されたＹ，
Ｕ，Ｖ信号をＮＴＳＣ信号に変換してＴＶモニタ30に与
える。こうして、メモリ13に記憶されたＲ，Ｇ，Ｂ信号
に基づくＶＧＡフォーマットの画像がＴＶモニタ30の表
示画面上に表示される。On the other hand, the interpolation circuit 32 performs interpolation and matrix processing, converts the input R, G, B signals into Y, U, V signals in VGA format, and converts them into NTSC encoders.
Output to 26. The NTSC encoder 26 receives the input Y,
The U and V signals are converted to NTSC signals and supplied to the TV monitor 30. Thus, a VGA format image based on the R, G, B signals stored in the memory 13 is displayed on the display screen of the TV monitor 30.

【００９２】ところで、本実施の形態においてはＱＶＧ
Ａフォーマットの点順次Ｒ，Ｇ，Ｂ信号からＴＶ表示用
の画像信号を作成している。このため、ＴＶ表示の画像
品位は若干低下してしまう。そこで、ＴＶ表示において
もメモリ13に記憶されたＶＧＡフォーマットのＹ，Ｕ，
Ｖ信号を用いることが考えられる。By the way, in this embodiment, QVG
An image signal for TV display is created from dot-sequential R, G, B signals in the A format. For this reason, the image quality of the TV display is slightly reduced. Therefore, even in the TV display, Y, U,
It is conceivable to use the V signal.

【００９３】ブランキング期間のみにおいてＹ，Ｕ，Ｖ
信号を読出すためには、例えば、ブランキング期間にお
けるクロックを高速にすること、又は、メモリ13のビッ
ト数を多くしてメモリバンド幅を広げてブランキング期
間に読出し可能なデータ量を増加させる方法がある。こ
れらの方法を採用することにより、有効絵柄期間の全て
の期間で圧縮／伸張処理を可能にしながら、ＴＶ表示の
画質を向上させることができる。In the blanking period only, Y, U, V
In order to read a signal, for example, the clock in the blanking period is made faster, or the number of bits of the memory 13 is increased to increase the memory bandwidth and increase the amount of data that can be read in the blanking period. There is a way. By employing these methods, it is possible to improve the image quality of the TV display while enabling the compression / expansion processing in all periods of the effective picture period.

【００９４】また、ブランキング期間以外の有効絵柄期
間の一部を表示のための読出しにも使用する方法も考え
られる。この場合には、表示のための読出しに使用する
時間だけ圧縮／伸張処理に使用可能な時間が少なくなる
が、この場合でも、有効絵柄期間の比較的長い期間を圧
縮／伸張処理に用いることによって、従来よりも処理速
度を高速にすることができる。A method is also conceivable in which a part of the effective picture period other than the blanking period is used for reading for display. In this case, the time available for compression / expansion processing is reduced by the time used for reading for display. Even in this case, a relatively long effective picture period is used for compression / expansion processing. Thus, the processing speed can be made higher than before.

【００９５】このように、本実施の形態においても、ラ
インメモリを設けてブランキング期間に表示用の画像信
号を読出すことで、有効絵柄期間に圧縮処理を行うこと
を可能にしている。また、本実施の形態においては、Ｔ
Ｖモニタへの表示系にもラインメモリを設けており、保
存処理時において、液晶表示だけでなくＴＶ表示も可能
にすることができる。As described above, also in the present embodiment, by providing the line memory and reading out the display image signal during the blanking period, it is possible to perform the compression processing during the effective picture period. In the present embodiment, T
A line memory is also provided in the display system for the V monitor, and during storage processing, not only liquid crystal display but also TV display can be enabled.

【００９６】なお、本実施の形態はＣＣＤがＶＧＡフォ
ーマットに対応し、液晶表示装置がＱＶＧＡフォーマッ
トに対応しているものとして説明したが、いずれも他の
規格に対応するものであってもよいことは明らかであ
り、例えば、ＣＣＤとしてＳＶＧＡ，ＳＸＧＡフォーマ
ットを採用し、液晶表示装置としてＶＧＡフォーマット
を採用してもよい。Although the embodiment has been described on the assumption that the CCD is compatible with the VGA format and the liquid crystal display device is compatible with the QVGA format, it is also possible that any of them may be compatible with other standards. It is obvious that, for example, the SVGA and SXGA formats may be used as the CCD, and the VGA format may be used as the liquid crystal display device.

【００９７】[0097]

【発明の効果】以上説明したように本発明によれば、メ
モリ容量を増加させることなく、圧縮及び伸張処理を高
速化することができるという効果を有する。As described above, according to the present invention, the compression and decompression processing can be speeded up without increasing the memory capacity.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係るディジタルスチルカメラ用信号処
理装置の一実施の形態を示すブロック図。FIG. 1 is a block diagram showing an embodiment of a signal processing device for a digital still camera according to the present invention.

【図２】実施の形態を説明するためのブロック図。FIG. 2 is a block diagram illustrating an embodiment.

【図３】実施の形態の動作を説明するための説明図。FIG. 3 is an explanatory diagram for explaining operation of the embodiment;

【図４】実施の形態の動作を説明するための説明図。FIG. 4 is an explanatory diagram for explaining operation of the embodiment;

【図５】実施の形態の動作を説明するための説明図。FIG. 5 is an explanatory diagram for explaining operation of the embodiment;

【図６】実施の形態の動作を説明するための説明図。FIG. 6 is an explanatory diagram for explaining operation of the embodiment;

【図７】実施の形態の動作を説明するための説明図。FIG. 7 is an explanatory diagram for explaining operation of the embodiment;

【図８】本発明の他の実施の形態を示すブロック図。FIG. 8 is a block diagram showing another embodiment of the present invention.

【図９】図８の実施の形態の動作を説明するための説明
図。FIG. 9 is an explanatory diagram for explaining the operation of the embodiment in FIG. 8;

【図１０】本発明の他の実施の形態を示すブロック図。FIG. 10 is a block diagram showing another embodiment of the present invention.

【図１１】図１０の実施の形態の動作を説明するための
説明図。FIG. 11 is an explanatory diagram for explaining the operation of the embodiment in FIG. 10;

【図１２】ディジタルスチルカメラを示すブロック図で
ある。FIG. 12 is a block diagram showing a digital still camera.

【符号の説明】[Explanation of symbols]

２…ＣＣＤ、３…カメラ信号処理回路、６…不揮発性メ
モリ、８…液晶表示装置、11…変換及び間引き処理回
路、12，19，21…スイッチ、13…メモリ、20…ラインメ
モリ2 ... CCD, 3 ... Camera signal processing circuit, 6 ... Non-volatile memory, 8 ... Liquid crystal display device, 11 ... Conversion and thinning processing circuit, 12, 19, 21 ... Switch, 13 ... Memory, 20 ... Line memory

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 撮像して得た画像信号に基づいて作成さ
れた保存用の画像信号と撮像して得た画像信号に基づい
て作成された表示用の画像信号とを記憶可能なメモリ
と、 前記メモリに記憶された表示用の画像信号を表示装置に
おける有効な絵柄の表示期間よりも短い期間で読出し時
間軸を伸張することによって前記有効な絵柄の表示期間
における表示を可能にする表示処理手段と、 前記表示処理手段によるメモリからの読出し期間以外の
期間において前記メモリに記憶された保存用の画像信号
を読出して保存のための処理を行う保存処理手段とを具
備したことを特徴とするディジタルスチルカメラ用信号
処理装置。1. A memory capable of storing a storage image signal created based on an image signal obtained by imaging and a display image signal created based on an image signal obtained by imaging. Display processing means for displaying the image signal for display stored in the memory in a period shorter than a display period of a valid pattern in a display device and extending the time axis to enable display in the display period of the valid pattern And a storage processing unit for reading a storage image signal stored in the memory during a period other than a period of reading from the memory by the display processing unit and performing processing for storage. Signal processing device for still cameras. 【請求項２】 前記表示処理手段は、ラインメモリによ
って構成することを特徴とする請求項１に記載のディジ
タルスチルカメラ用信号処理装置。2. The digital still camera signal processing apparatus according to claim 1, wherein said display processing means is constituted by a line memory. 【請求項３】 前記有効な絵柄の表示期間よりも短い期
間は、ブランキング期間であって、 前記保存処理手段は、前記有効な絵柄の表示期間におい
て前記メモリから保存用の画像信号を読出すことを特徴
とする請求項１に記載のディジタルスチルカメラ用信号
処理装置。3. A period shorter than the display period of the valid picture is a blanking period, and the storage processing means reads an image signal for storage from the memory during the display period of the valid picture. The signal processing device for a digital still camera according to claim 1, wherein: 【請求項４】 前記保存処理手段は、前記メモリから読
出した保存用の画像信号を前記表示処理手段によるメモ
リからの読出し期間以外の期間において圧縮処理するこ
とを特徴とする請求項１に記載のディジタルスチルカメ
ラ用信号処理装置。4. The image processing apparatus according to claim 1, wherein the storage processing unit performs a compression process on the storage image signal read from the memory during a period other than a period of reading from the memory by the display processing unit. Signal processing device for digital still cameras. 【請求項５】 前記表示処理手段は、前記保存用の画像
信号を間引き処理して前記表示用の画像信号を作成する
ことによって、前記メモリに記憶された表示用の画像信
号を表示装置における有効な絵柄の表示期間よりも短い
期間で読出し可能にすることを特徴とする請求項１に記
載のディジタルスチルカメラ用信号処理装置。5. The display processing means according to claim 1, wherein said display processing means thins out the image signal for storage to generate the image signal for display, thereby enabling the display image signal stored in said memory to be used in a display device. 2. The signal processing device for a digital still camera according to claim 1, wherein the signal can be read out in a period shorter than a display period of a simple pattern. 【請求項６】 前記表示処理手段は、前記有効な絵柄の
表示期間において表示のための所定の信号処理を行うこ
とを特徴とする請求項１に記載のディジタルスチルカメ
ラ用信号処理装置。6. The digital still camera signal processing device according to claim 1, wherein the display processing means performs a predetermined signal processing for display during a display period of the effective picture. 【請求項７】 前記表示処理手段は、複数の表示装置に
よる表示を可能にすることを特徴とする請求項１に記載
のディジタルスチルカメラ用信号処理装置。7. The signal processing device for a digital still camera according to claim 1, wherein said display processing means enables display by a plurality of display devices.