JPH11168142A - Forming method of via hole in semiconductor device - Google Patents
Forming method of via hole in semiconductor deviceInfo
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- JPH11168142A JPH11168142A JP34862097A JP34862097A JPH11168142A JP H11168142 A JPH11168142 A JP H11168142A JP 34862097 A JP34862097 A JP 34862097A JP 34862097 A JP34862097 A JP 34862097A JP H11168142 A JPH11168142 A JP H11168142A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は，半導体装置の製
造におけるメタル配線接続のためのビアホールを形成す
る方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a via hole for connecting a metal wiring in the manufacture of a semiconductor device.
【０００２】[0002]
【従来の技術】半導体装置の製造では，シリコンウェハ
（半導体基板）の表面に素子分離領域やトランスファゲ
ートなどを形成した後，リソグラフィとドライエッチン
グにより，メタル配線を酸化シリコン膜を介して複数層
にも重ねて形成している。このようにメタル配線を複数
層に重ねて形成する場合，下地となる酸化シリコン膜表
面に凹凸があると，寸法精度の高いメタル配線を形成で
きなくなってしまう。そこで，メタル配線上に堆積させ
た酸化シリコン膜の表面を，化学機械研磨（以下，「Ｃ
ＭＰ」と略する）により平坦化させてから，次のメタル
配線を形成させている。そして，そのように重ねて形成
したメタル配線同士を，酸化シリコン膜中に形成したビ
アホールに埋め込んだパッドによって電気的に接続して
いる。2. Description of the Related Art In the manufacture of semiconductor devices, after forming element isolation regions and transfer gates on the surface of a silicon wafer (semiconductor substrate), metal wiring is formed into a plurality of layers via a silicon oxide film by lithography and dry etching. Are also formed on top of each other. In the case where the metal wiring is formed in a plurality of layers as described above, if the surface of the silicon oxide film serving as the base has irregularities, the metal wiring with high dimensional accuracy cannot be formed. Therefore, the surface of the silicon oxide film deposited on the metal wiring is subjected to chemical mechanical polishing (hereinafter referred to as “C
MP), and then the next metal wiring is formed. The metal wirings formed in such a manner are electrically connected to each other by pads embedded in via holes formed in the silicon oxide film.
【０００３】ここで，図５，６をもとにして従来のビア
ホールを形成する方法について説明する。先ず，通常の
半導体装置の製造工程を経てシリコンウェハ３０１上に
素子分離領域やトランスファゲート（ともに図示せず）
などを形成した後に，リソグラフィとドライエッチング
により，図５（ａ）に示すように，酸化シリコン膜３０
２上に下層のメタル配線３０３を形成する。次に，図５
（ｂ）に示すように，メタル配線３０３同士の間隔が密
な箇所においてもメタル配線３０３間が埋めこまれるよ
うに，酸化シリコン膜３０４を堆積し，その後，ＣＭＰ
により酸化シリコン膜３０４の表面を平坦化する。更
に，平坦化させた酸化シリコン膜３０４の表面に酸化シ
リコン膜３０５を追加で堆積してから，リソグラフィに
よりビアホールパターン３０６を形成する。Here, a conventional method for forming a via hole will be described with reference to FIGS. First, an element isolation region and a transfer gate (both not shown) are formed on a silicon wafer 301 through a normal semiconductor device manufacturing process.
After forming the silicon oxide film 30 by lithography and dry etching, as shown in FIG.
A lower metal wiring 303 is formed on the second wiring 2. Next, FIG.
As shown in FIG. 2B, a silicon oxide film 304 is deposited so that the metal wirings 303 are buried even in a place where the distance between the metal wirings 303 is close.
The surface of the silicon oxide film 304 is flattened. Furthermore, after additionally depositing a silicon oxide film 305 on the surface of the flattened silicon oxide film 304, a via hole pattern 306 is formed by lithography.
【０００４】次に，図６（ａ）に示すように，メタル配
線３０３に対して充分に高い選択比で酸化シリコン膜３
０５および３０４を異方性エッチングしてから，レジス
ト３０６を灰化し，ビアホール３０７を形成する。その
後，ビアホール３０７にタングステンを埋め込んでから
エッチバックすることにより，ビアホール３０７内にパ
ッド３０８を形成する。次に，図６（ｂ）に示すよう
に，上層のメタル配線３０９をリソグラフィとドライエ
ッチングで形成し，パッド３０８を介して下層のメタル
配線３０３と電気的に接続する。そして，所定の層数に
達するまでこれらの工程をくり返すことにより，メタル
配線３０３，３０９を複数層に重ねて形成する。Next, as shown in FIG. 6A, the silicon oxide film 3 has a sufficiently high selectivity with respect to the metal wiring 303.
After anisotropically etching the layers 05 and 304, the resist 306 is ashed to form a via hole 307. Thereafter, a pad 308 is formed in the via hole 307 by etching back after embedding tungsten in the via hole 307. Next, as shown in FIG. 6B, an upper metal wiring 309 is formed by lithography and dry etching, and is electrically connected to a lower metal wiring 303 via a pad 308. Then, these steps are repeated until a predetermined number of layers are reached, whereby metal wirings 303 and 309 are formed in a plurality of layers.
【０００５】[0005]
【発明が解決しようとする課題】ところで近年，半導体
装置の微細化が進み，ビアホールと，ビアホールを開口
するメタル配線との合わせ余裕が非常に少なくなってい
る。このため，ビアホールをメタル配線に対してずれた
状態で開口しなければならない場合も多い。In recent years, the miniaturization of semiconductor devices has progressed, and the margin for matching a via hole and a metal wiring for opening the via hole has been extremely reduced. For this reason, the via hole often needs to be opened in a state shifted from the metal wiring.
【０００６】しかし一般に，酸化シリコン膜を平坦化さ
せるＣＭＰを行った後の酸化シリコン膜の残膜厚は，ウ
ェハ内でも一定でなく，また，複数枚のウェハを同時に
処理した場合は各ウェハ間でバラツキが生じる。このた
め，従来の方法では，酸化シリコン膜をエッチングして
ビアホールを形成する際に，最深部（ＣＭＰ後の酸化シ
リコン膜の残膜厚が最も厚い部分）に合わせてエッチン
グ量を設定すると，酸化シリコン膜の残膜厚が浅い他の
部分に対しては必要以上にオーバーエッチングとなり，
ビアホールの収率が低下するという問題があった。However, in general, the remaining film thickness of the silicon oxide film after the CMP for flattening the silicon oxide film is not constant even within a wafer. Causes variations. Therefore, in the conventional method, when the silicon oxide film is etched to form a via hole, if the etching amount is set in accordance with the deepest portion (the portion where the remaining thickness of the silicon oxide film after CMP is the largest), the oxidization may become difficult. The remaining portion of the silicon film where the remaining film thickness is shallow is over-etched more than necessary,
There is a problem that the yield of via holes is reduced.
【０００７】従って本発明の目的は，酸化シリコン膜の
平坦化による影響を無くし，メタル配線間隔が狭くなっ
ても安定してビアホールを形成できる方法を提供するこ
とにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method capable of eliminating the influence of the flattening of a silicon oxide film and stably forming a via hole even when the distance between metal wirings is reduced.
【０００８】[0008]
【課題を解決するための手段】この目的を達成するため
に，請求項１の発明にあっては，半導体基板の表面に堆
積された酸化シリコン膜をエッチングしてビアホールを
形成する方法において，半導体基板の表面に形成された
メタル配線上に，第１の酸化シリコン膜を堆積する工程
と，この第１の酸化シリコン膜上に，有機系塗布膜もし
くは酸化シリコン複合の有機系塗布膜で構成される絶縁
膜を成膜する工程と，この絶縁膜上に，第２の酸化シリ
コン膜を堆積し，平坦化する工程と，ビアホールパター
ンを形成してから，絶縁膜をエッチングストッパーとし
て第２の酸化シリコン膜をエッチングする工程と，絶縁
膜をエッチングする工程と，第１の酸化シリコン膜をエ
ッチングする工程を有することを特徴とする半導体装置
におけるビアホールの形成方法を提供する。In order to achieve this object, according to the first aspect of the present invention, there is provided a method of forming a via hole by etching a silicon oxide film deposited on a surface of a semiconductor substrate. Depositing a first silicon oxide film on metal wiring formed on the surface of the substrate, and forming an organic coating film or a silicon oxide composite organic coating film on the first silicon oxide film; Forming an insulating film, forming a second silicon oxide film on the insulating film and planarizing the same, forming a via hole pattern, and then forming a second oxide film using the insulating film as an etching stopper. A via hole in a semiconductor device, comprising: a step of etching a silicon film; a step of etching an insulating film; and a step of etching a first silicon oxide film. To provide a method of formation.
【０００９】この請求項１の形成方法にあっては，ビア
ホールを形成するに際し，先ず，第２の酸化シリコン膜
を，平坦化された第２の酸化シリコン膜の残膜厚が最も
厚い部分をエッチング可能なエッチング量でエッチング
する。この場合，第２の酸化シリコン膜における残膜厚
が浅い他の部分では，第１の酸化シリコン膜上に成膜し
た絶縁膜がエッチングストッパーとなるので，必要以上
にオーバーエッチングとなる心配がない。このようにし
て平坦化された第２の酸化シリコン膜の残膜厚のバラツ
キの影響を吸収した後，絶縁膜をエッチングし，更に第
１の酸化シリコン膜をエッチングすることにより，ビア
ホールを形成する。According to the first aspect of the present invention, when forming the via hole, first, the second silicon oxide film is replaced with a portion where the remaining thickness of the planarized second silicon oxide film is the largest. Etching is performed with an etching amount that can be etched. In this case, in the other portion of the second silicon oxide film where the remaining film thickness is shallow, the insulating film formed on the first silicon oxide film serves as an etching stopper, so that there is no fear of over-etching more than necessary. . After absorbing the influence of the variation in the remaining film thickness of the second silicon oxide film thus planarized, the insulating film is etched, and the first silicon oxide film is further etched to form a via hole. .
【００１０】この請求項１の形成方法において，前記半
導体基板の表面に形成されたメタル配線上に第１の酸化
シリコン膜を堆積する工程において，第１の酸化シリコ
ン膜をメタル配線上にコンフォーマルに堆積させること
により，第１の酸化シリコン膜の表面においてメタル配
線同士の間に凹部を形成し，前記絶縁膜を成膜する工程
において，該凹部内に有機系塗布膜もしくは酸化シリコ
ン複合の有機系塗布膜で構成される絶縁膜を堆積しても
良い。そうすれば，メタル配線同士の間に低誘電率の絶
縁膜を存在させることができ，配線遅延の低減を実現で
きるようになる。In the method according to claim 1, in the step of depositing a first silicon oxide film on a metal wiring formed on a surface of the semiconductor substrate, the first silicon oxide film is conformally formed on the metal wiring. Forming a recess between metal wirings on the surface of the first silicon oxide film, and forming an organic coating film or a silicon oxide composite in the recess in the step of forming the insulating film. An insulating film composed of a system coating film may be deposited. Then, a low-dielectric-constant insulating film can be provided between the metal wirings, and a reduction in wiring delay can be realized.
【００１１】[0011]
【発明の実施の形態】以下，本発明の好ましい実施の形
態を図面に基づいて説明する。図１，２は本発明の第１
の実施の形態にかかるビアホールの形成方法の説明図で
ある。Preferred embodiments of the present invention will be described below with reference to the drawings. 1 and 2 show a first embodiment of the present invention.
FIG. 4 is an explanatory diagram of a via hole forming method according to the embodiment.
【００１２】先ず，一般的な半導体装置の製造工程を経
て，シリコンウェハ（半導体基板）１０１の表面に素子
分離領域やトランスファゲート（ともに図示せず）など
を形成した後，リソグラフィとドライエッチングによ
り，図１（ａ）に示すように，酸化シリコン膜１０２上
に下層のメタル配線１０３を形成する。First, after a general semiconductor device manufacturing process, an element isolation region and a transfer gate (both not shown) are formed on the surface of a silicon wafer (semiconductor substrate) 101, and then lithography and dry etching are performed. As shown in FIG. 1A, a lower metal wiring 103 is formed on the silicon oxide film 102.
【００１３】次に図１（ｂ）に示すように，このメタル
配線１０３上に，メタル配線１０３同士の間隔が密な箇
所においてメタル配線１０３間が完全に埋めこまれるよ
うに，第１の酸化シリコン膜１０４を堆積する。この場
合，第１の酸化シリコン膜１０４の膜厚がシリコンウェ
ハ１０１の表面全体で均一になるように堆積させても良
い。そして，この第１の酸化シリコン膜１０４上に，後
述する第２の酸化シリコン膜１０６をエッチングする際
にエッチングストッパーとして機能する，有機系塗布膜
もしくは酸化シリコン複合の有機系塗布膜で構成される
絶縁膜１０５を成膜する。この絶縁膜１０５の成膜は，
たとえば絶縁性のあるフロロカーボン系など（例えばＰ
ＴＦＥなど）といった有機系材料であるＳＴ−Ｆ２００
０−８（日立化成製）を第１の酸化シリコン膜１０４上
に塗布し，焼成することによって行うことができる。Next, as shown in FIG. 1B, a first oxidation is performed on the metal wiring 103 so that the space between the metal wirings 103 is completely buried at a place where the distance between the metal wirings 103 is small. A silicon film 104 is deposited. In this case, the first silicon oxide film 104 may be deposited so that the film thickness of the first silicon oxide film 104 is uniform over the entire surface of the silicon wafer 101. The first silicon oxide film 104 is formed of an organic coating film or a silicon oxide composite organic coating film that functions as an etching stopper when a second silicon oxide film 106 described later is etched. An insulating film 105 is formed. This insulating film 105 is formed by
For example, an insulating fluorocarbon-based material (for example, P
ST-F200 which is an organic material such as TFE
0-8 (manufactured by Hitachi Chemical) may be applied on the first silicon oxide film 104 and fired.
【００１４】次に図１（ｃ）に示すように，この絶縁膜
１０５上に，第２の酸化シリコン膜１０６を堆積し，更
に，例えばＣＭＰにより第２の酸化シリコン膜１０６の
表面を平坦化する。なお，この第２の酸化シリコン膜１
０６の平坦化を，エッチバックなどによって行っても良
い。その後更に，この第２の酸化シリコン膜１０６上
に，酸化シリコン膜１０７を追加で堆積し，次に，リソ
グラフィによりビアホールパターン１０８を形成する。Next, as shown in FIG. 1C, a second silicon oxide film 106 is deposited on the insulating film 105, and the surface of the second silicon oxide film 106 is planarized by, for example, CMP. I do. The second silicon oxide film 1
06 may be flattened by etch back or the like. Thereafter, a silicon oxide film 107 is additionally deposited on the second silicon oxide film 106, and then a via hole pattern 108 is formed by lithography.
【００１５】そして先ず，このビアホールパターン１０
８をレジスト膜とし，例えばマグネトロンエッチング装
置を用いて，圧力＝４０ｍＴｏｒｒ，ガス流量；ＣＨＦ
3／ＣＯ＝２０／８０ｃｃ／ｍｉｎ，ＲＦパワー＝１５
００Ｗ，電極間隔＝２７ｍｍ，冷却Ｈｅ背圧センター／
エッヂ＝３／７０Ｔｏｒｒ，電極温度＝２０℃の条件
で，絶縁膜１０５に対して充分高い選択比で酸化シリコ
ン膜１０７及び第２の酸化シリコン膜１０６を異方性エ
ッチングし，エッチングストッパーとしての絶縁膜１０
５の位置までエッチングする。この場合，先のＣＭＰに
よって平坦化された第２の酸化シリコン膜１０６の残膜
厚が最も厚い部分をエッチング可能なエッチング量でエ
ッチングして良い。第２の酸化シリコン膜１０６におけ
る残膜厚が浅い他の部分では，絶縁膜１０５がエッチン
グストッパーとなるので，必要以上にオーバーエッチン
グとなる心配がない。First, the via hole pattern 10
8 as a resist film, for example, using a magnetron etching apparatus, pressure = 40 mTorr, gas flow rate: CHF
3 / CO = 20 / 80cc / min, RF power = 15
00W, electrode spacing = 27mm, cooling He back pressure center /
Under the conditions of edge = 3/70 Torr and electrode temperature = 20 ° C., the silicon oxide film 107 and the second silicon oxide film 106 are anisotropically etched at a sufficiently high selectivity with respect to the insulating film 105, and the insulation as an etching stopper is performed. Membrane 10
Etch to position 5. In this case, the portion having the largest remaining film thickness of the second silicon oxide film 106 planarized by the previous CMP may be etched with an etching amount capable of being etched. In other portions of the second silicon oxide film 106 where the remaining film thickness is shallow, the insulating film 105 serves as an etching stopper, so that there is no fear of over-etching more than necessary.
【００１６】次に，例えば圧力＝５０ｍＴｏｒｒ，ガス
流量；Ａｒ／ＣＨＦ3／Ｏ2＝１００／１０／３０ｃｃ／
ｍｉｎ，ＲＦパワー＝３００Ｗ，電極間隔＝２７ｍｍ，
冷却Ｈｅ背圧センター／エッヂ＝３／７０Ｔｏｒｒ，電
極温度＝２０℃の条件で，ビアホールを開口するメタル
配線１０３上に存在する膜厚の絶縁膜１０５をエッチン
グする。更に，先に酸化シリコン膜１０７及び第２の酸
化シリコン膜１６をエッチングした場合と同じ条件で，
メタル配線１０３に対して充分高い選択比で，第１の酸
化シリコン膜１０４を異方性エッチングする。その後，
レジスト１０８を灰化して除去することにより，図２
（ａ）に示すように，シリコンウェハ１０１の表面にお
いてビアホール１０９を形成する。Next, for example, pressure = 50 mTorr, gas flow rate: Ar / CHF 3 / O 2 = 100/10/30 cc /
min, RF power = 300 W, electrode spacing = 27 mm,
The insulating film 105 having a film thickness existing on the metal wiring 103 that opens the via hole is etched under the conditions of cooling He back pressure center / edge = 3/70 Torr and electrode temperature = 20 ° C. Further, under the same conditions as in the case where the silicon oxide film 107 and the second silicon oxide film 16 are etched first,
The first silicon oxide film 104 is anisotropically etched with a sufficiently high selectivity to the metal wiring 103. afterwards,
By ashing and removing the resist 108, FIG.
As shown in (a), a via hole 109 is formed on the surface of the silicon wafer 101.
【００１７】次に図２（ｂ）に示すように，ビアホール
１０９内にタングステンを埋めこんでからエッチバック
することにより，ビアホール１０９内にパッド１１０を
埋め込む。その後，上層のメタル配線１１１を，リソグ
ラフィやドライエッチングなどで形成し，上層のメタル
配線１１１を下層のメタル配線１０３に対してパッド１
１０を介して電気的に接続する。Next, as shown in FIG. 2B, pads 110 are embedded in the via holes 109 by embedding tungsten in the via holes 109 and then performing etch back. Thereafter, an upper metal wiring 111 is formed by lithography or dry etching, and the upper metal wiring 111 is connected to the lower metal wiring 103 by a pad 1.
10 for electrical connection.
【００１８】この第１の実施の形態にかかる方法によれ
ば，ビアホール１０９を形成するに際し，先ず，酸化シ
リコン膜１０７及び第２の酸化シリコン膜１０６を，エ
ッチングストッパーとして機能する絶縁膜１０５までエ
ッチングすることにより，ＣＭＰによって第２の酸化シ
リコン膜１０６に生じた残膜厚のバラツキを吸収してか
ら，メタル配線１０３上に存在する絶縁膜１０５と第１
の酸化シリコン膜１０４をエッチングしているので，メ
タル配線１０５に対してビアホール１０９の合わせ余裕
が確保できなくても，第２の酸化シリコン膜１０６の残
膜厚が浅い部分に対して必要以上のオーバーエッチング
がかかることがなく，安定してビアホール形成が可能と
なる。According to the method according to the first embodiment, when forming the via hole 109, first, the silicon oxide film 107 and the second silicon oxide film 106 are etched to the insulating film 105 which functions as an etching stopper. By doing so, the variation in the remaining film thickness generated in the second silicon oxide film 106 by the CMP is absorbed, and then the insulating film 105 existing on the metal wiring 103 and the first film are removed.
Since the silicon oxide film 104 is etched, even if it is not possible to secure a margin for aligning the via hole 109 with the metal wiring 105, the second silicon oxide film 106 has an unnecessarily large thickness in a portion where the remaining film thickness is shallow. Via holes can be stably formed without over-etching.
【００１９】次に，図３，４は本発明の第２の実施の形
態にかかるビアホールの形成方法の説明図である。Next, FIGS. 3 and 4 are views for explaining a via hole forming method according to a second embodiment of the present invention.
【００２０】先ず，第１の実施の形態と同様に，シリコ
ンウェハ（半導体基板）２０１の表面に素子分離領域等
（図示せず）などを形成した後，リソグラフィとドライ
エッチングにより，図３（ａ）に示すように，酸化シリ
コン膜２０２上に下層のメタル配線２０３を形成する。First, as in the first embodiment, an element isolation region and the like (not shown) and the like are formed on the surface of a silicon wafer (semiconductor substrate) 201, and then lithography and dry etching are performed as shown in FIG. 2), a lower metal wiring 203 is formed on the silicon oxide film 202.
【００２１】次に図３（ｂ）に示すように，第１の酸化
シリコン膜２０４をメタル配線２０３に対してコンフォ
ーマルに（例えばメタル配線２０３の表面形状に一致さ
せて）堆積させることにより，第１の酸化シリコン膜２
０４の表面においてメタル配線同士の間に凹部２０４’
を形成する。Next, as shown in FIG. 3B, a first silicon oxide film 204 is conformally deposited on the metal wiring 203 (for example, in conformity with the surface shape of the metal wiring 203). First silicon oxide film 2
Recesses 204 'between the metal wires on the surface of
To form
【００２２】次に，第１の酸化シリコン膜２０４上に，
後述する第２の酸化シリコン膜２０６をエッチングする
際にエッチングストッパーとして機能する，有機系塗布
膜もしくは酸化シリコン複合の有機系塗布膜で構成され
る絶縁膜２０５を成膜する。この絶縁膜２０５の成膜
も，たとえばＳＴ−Ｆ２０００−８（日立化成製）を第
１の酸化シリコン膜２０４上に塗布し，焼成することに
よって行うことができる。先に説明した第１の酸化シリ
コン膜２０４をメタル配線２０３に対してコンフォーマ
ルに堆積させる工程においてメタル配線２０３同士の間
に凹部２０４’が形成されているので，この絶縁膜２０
５の成膜により該凹部２０４’内に絶縁膜２０５が堆積
され，メタル配線２０３同士の間に低誘電率の絶縁膜２
０５を存在させることができるようになる。なお，メタ
ル配線２０３同士の間隔が狭い箇所においても凹部２０
４’を形成させ，該凹部２０４’内に絶縁膜２０５を堆
積させることができるように，メタル配線２０３上にコ
ンフォーマルに堆積させる第１の酸化シリコン膜２０４
の厚さをなるべく薄くする（例えば，メタル配線２０３
同士の間隔が最小の箇所における当該間隔の半分未満の
長さの膜厚とする）ことが望ましい。Next, on the first silicon oxide film 204,
An insulating film 205 composed of an organic coating film or a silicon oxide composite organic coating film, which functions as an etching stopper when the second silicon oxide film 206 described later is etched, is formed. The formation of the insulating film 205 can also be performed by, for example, applying ST-F2000-8 (manufactured by Hitachi Chemical) on the first silicon oxide film 204 and baking it. In the step of conformally depositing the first silicon oxide film 204 on the metal wiring 203 described above, since the recesses 204 'are formed between the metal wirings 203, this insulating film 20 is formed.
5, the insulating film 205 is deposited in the concave portion 204 ', and the insulating film 2 having a low dielectric constant is formed between the metal wirings 203.
05 can be present. In addition, even in a place where the distance between the metal wirings 203 is small, the recess 20
4 ′ and a first silicon oxide film 204 conformally deposited on the metal wiring 203 so that the insulating film 205 can be deposited in the concave portion 204 ′.
(For example, metal wiring 203)
It is desirable that the film thickness be less than half of the distance at the location where the distance between them is minimum).
【００２３】次に図３（ｃ）に示すように，絶縁膜２０
５上に堆積した第２の酸化シリコン膜２０６の表面をＣ
ＭＰ等により平坦化し，更に，酸化シリコン膜２０７を
追加で堆積した後，リソグラフィによりビアホールパタ
ーン２０８を形成する。Next, as shown in FIG.
The surface of the second silicon oxide film 206 deposited on
After planarizing by MP or the like and further depositing a silicon oxide film 207, a via hole pattern 208 is formed by lithography.
【００２４】そして先ず，このビアホールパターン２０
８をレジスト膜として，酸化シリコン膜２０７及び第２
の酸化シリコン膜２０６を絶縁膜２０５の位置までエッ
チングする。この場合も同様に，第２の酸化シリコン膜
２０６の残膜厚が最も厚い部分をエッチング可能なエッ
チング量でエッチングして良い。次に，絶縁膜２０５を
エッチングし，更に，第１の酸化シリコン膜２０４を異
方性エッチングする。その後，レジスト２０８を灰化し
て除去し，図４（ａ）に示すように，シリコンウェハ２
０１の表面においてビアホール２０９を形成する。First, the via hole pattern 20
8 as a resist film, the silicon oxide film 207 and the second
Is etched to the position of the insulating film 205. In this case, similarly, a portion where the remaining film thickness of the second silicon oxide film 206 is the largest may be etched with an etching amount capable of being etched. Next, the insulating film 205 is etched, and further, the first silicon oxide film 204 is anisotropically etched. Thereafter, the resist 208 is ashed and removed, and as shown in FIG.
A via hole 209 is formed on the surface of the substrate No. 01.
【００２５】次に図４（ｂ）に示すように，ビアホール
２０９内にパッド２１０を埋め込む。その後，上層のメ
タル配線２１１を，リソグラフィ等で形成し，下層のメ
タル配線２０３にパッド２１０を介して電気的に接続す
る。Next, as shown in FIG. 4B, a pad 210 is embedded in the via hole 209. After that, the upper metal wiring 211 is formed by lithography or the like, and is electrically connected to the lower metal wiring 203 via the pad 210.
【００２６】この第２の実施の形態にかかる方法によれ
ば，先に説明した第１の実施の形態と同様に安定したビ
アホール形成が可能となることに加え，下層のメタル配
線２０３同士の間に低誘電率の絶縁膜２０５を存在させ
ることができ，配線遅延の低減を実現できるようにな
る。According to the method according to the second embodiment, a stable via hole can be formed in the same manner as in the first embodiment described above. In this case, the insulating film 205 having a low dielectric constant can be made to exist, so that the wiring delay can be reduced.
【００２７】[0027]
【発明の効果】本発明によれば，ビアホールの形成に際
し，平坦化によって生じた第２の酸化シリコン膜の残膜
厚のばらつきを吸収でき，第２の酸化シリコン膜の残膜
厚が浅い他の部分に対しても必要以上にオーバーエッチ
ングする心配を無くすことができる。このため，メタル
配線間隔が狭くなっても安定してビアホールを形成でき
るようになる。また，下層のメタル配線同士の間に低誘
電率の絶縁膜を存在させることにより，配線遅延の低減
を実現できる。According to the present invention, when forming a via hole, variations in the remaining film thickness of the second silicon oxide film caused by planarization can be absorbed, and the remaining film thickness of the second silicon oxide film is small. It is possible to eliminate the possibility of over-etching of the portion more than necessary. For this reason, a via hole can be formed stably even if the metal wiring interval becomes narrow. Further, by providing an insulating film having a low dielectric constant between the lower metal wirings, a reduction in wiring delay can be realized.
【図１】本発明の第１の実施の形態にかかるビアホール
の形成方法の説明図である。FIG. 1 is an explanatory diagram of a via hole forming method according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態にかかるビアホール
の形成方法の説明図である。FIG. 2 is an explanatory diagram of a via hole forming method according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態にかかるビアホール
の形成方法の説明図である。FIG. 3 is an explanatory diagram of a via hole forming method according to a second embodiment of the present invention.
【図４】本発明の第２の実施の形態にかかるビアホール
の形成方法の説明図である。FIG. 4 is an explanatory diagram of a via hole forming method according to a second embodiment of the present invention.
【図５】従来のビアホールの形成方法の説明図である。FIG. 5 is an explanatory view of a conventional method of forming a via hole.
【図６】従来のビアホールの形成方法の説明図である。FIG. 6 is an explanatory view of a conventional method for forming a via hole.
１０１，２０１ シリコンウェハ １０１，２０１ 酸化シリコン膜 １０３，２０３ 下層のメタル配線 １０４，２０４ 第１の酸化シリコン膜 １０５，２０５ 絶縁膜 １０６，２０６ 第２の酸化シリコン膜 １０７，２０７ 酸化シリコン膜 １０８，２０８ ビアホールパターン １０９，２０９ ビアホール １１０，２１０ パッド １１１，２１１ 上層のメタル配線 101, 201 Silicon wafer 101, 201 Silicon oxide film 103, 203 Lower metal wiring 104, 204 First silicon oxide film 105, 205 Insulating film 106, 206 Second silicon oxide film 107, 207 Silicon oxide film 108, 208 Via hole pattern 109, 209 Via hole 110, 210 Pad 111, 211 Metal wiring on upper layer
Claims (1)
コン膜をエッチングしてビアホールを形成する方法にお
いて，半導体基板の表面に形成されたメタル配線上に，
第１の酸化シリコン膜を堆積する工程と，この第１の酸
化シリコン膜上に，有機系塗布膜もしくは酸化シリコン
複合の有機系塗布膜で構成される絶縁膜を成膜する工程
と，この絶縁膜上に，第２の酸化シリコン膜を堆積し，
平坦化する工程と，ビアホールパターンを形成してか
ら，絶縁膜をエッチングストッパーとして第２の酸化シ
リコン膜をエッチングする工程と，絶縁膜をエッチング
する工程と，第１の酸化シリコン膜をエッチングする工
程，を有することを特徴とする半導体装置におけるビア
ホールの形成方法。In a method of forming a via hole by etching a silicon oxide film deposited on a surface of a semiconductor substrate, a method for forming a via hole on a metal wiring formed on the surface of the semiconductor substrate is provided.
A step of depositing a first silicon oxide film, a step of forming an insulating film composed of an organic coating film or an organic coating film of a silicon oxide composite on the first silicon oxide film, Depositing a second silicon oxide film on the film,
Flattening, forming a via hole pattern, etching the second silicon oxide film using the insulating film as an etching stopper, etching the insulating film, and etching the first silicon oxide film A method for forming a via hole in a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34862097A JPH11168142A (en) | 1997-12-02 | 1997-12-02 | Forming method of via hole in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34862097A JPH11168142A (en) | 1997-12-02 | 1997-12-02 | Forming method of via hole in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168142A true JPH11168142A (en) | 1999-06-22 |
Family
ID=18398231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34862097A Pending JPH11168142A (en) | 1997-12-02 | 1997-12-02 | Forming method of via hole in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168142A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10229876B2 (en) | 2015-05-19 | 2019-03-12 | Samsung Electronics Co., Ltd. | Wiring structures and semiconductor devices |
-
1997
- 1997-12-02 JP JP34862097A patent/JPH11168142A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10229876B2 (en) | 2015-05-19 | 2019-03-12 | Samsung Electronics Co., Ltd. | Wiring structures and semiconductor devices |
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