JPH11162199A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPH11162199A JPH11162199A JP32281997A JP32281997A JPH11162199A JP H11162199 A JPH11162199 A JP H11162199A JP 32281997 A JP32281997 A JP 32281997A JP 32281997 A JP32281997 A JP 32281997A JP H11162199 A JPH11162199 A JP H11162199A
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- bit lines
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれのスクリーニングに要する時間を短縮する
ための技術に関し、例えばフラッシュメモリのスクリー
ニングに適用して有効な技術に関する。The present invention relates to a semiconductor memory device,
Furthermore, the present invention relates to a technique for reducing the time required for the screening, and to a technique which is effective when applied to, for example, flash memory screening.
【０００２】[0002]
【従来の技術】特開平２−２８９９９７号には一括消去
型ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）につい
て記載されている。この一括消去型ＥＥＰＲＯＭは、本
明細書におけるフラッシュメモリと同意義に把握するこ
とができる。フラッシュメモリは、電気的な消去・書込
みによって情報を書き換え可能であって、ＥＰＲＯＭ
（エレクトリカリ・プログラマブル・リード・オンリ・
メモリ）と同様に、そのメモリセルを１個のトランジス
タで構成することができ、メモリセルの全てを一括し
て、またはメモリセルのブロックを一括して電気的に消
去する機能を持つ。したがって、フラッシュメモリは、
システムに実装された状態でそれの記憶情報を書き換え
ることができると共に、その一括消去機能により書き換
え時間の短縮を図ることができ、さらに、チップ占有面
積の低減にも寄与する。2. Description of the Related Art Japanese Patent Application Laid-Open No. 2-289997 describes a batch erase type EEPROM (electrically erasable and programmable read only memory). This batch erase type EEPROM can be understood as having the same meaning as the flash memory in this specification. The flash memory is capable of rewriting information by electrical erasing and writing,
(Electrically Programmable Read Only
As in the case of (memory), the memory cell can be composed of one transistor, and has a function of electrically erasing all memory cells or a block of memory cells collectively. Therefore, flash memory is
The stored information can be rewritten in the state of being mounted on the system, the rewriting time can be reduced by the batch erasing function, and the chip occupation area can be reduced.
【０００３】[0003]
【発明が解決しようとする課題】フラッシュメモリの良
否判定のため、ウェーハプロービングが行われる。ウェ
ーハプロービングでは、所定のテストパターンをフラッ
シュメモリへ書込んだ後、そのテストパターンを読出し
て期待値と比較することによって行われる。期待値と一
致すれば当該フラッシュメモリは良品とされるが、期待
と一致しない場合、それは不良品とされる。In order to determine the quality of a flash memory, wafer probing is performed. Wafer probing is performed by writing a predetermined test pattern into a flash memory, then reading the test pattern and comparing it with an expected value. If the value matches the expected value, the flash memory is determined to be good. If the value does not match the expected value, it is determined to be defective.
【０００４】隣接ワード線間のショートや切断の有無を
判別する場合、ワード線ストライプパターンが書込ま
れ、隣接ビット線同士のショートや切断の有無を判別す
る場合、ビット線ストライプパターンが書込まれる。こ
こで、ワード線ストライプパターンの書込みとは、ワー
ド線１本おきに所定のテストパターンを書込むことを意
味し、ビット線ストライプパターンの書込みとは、ビッ
ト線１本おきに所定のテストパターンを書込むことを意
味する。[0004] A word line stripe pattern is written to determine the presence or absence of a short or cut between adjacent word lines, and a bit line stripe pattern is written to determine the presence or absence of a short or cut between adjacent bit lines. . Here, writing a word line stripe pattern means writing a predetermined test pattern every other word line, and writing a bit line stripe pattern means writing a predetermined test pattern every other bit line. Means to write.
【０００５】フラッシュメモリでは、Ｘアドレス信号が
入力されると、Ｘデコード手段により選択されたメモリ
アレイの１ワード線（例えば５１２バイト）についての
書込みが行われる。そのため、例えばＸ方向に１６３８
４ビット、Ｙ方向に５１２バイトの規模を有する６４Ｍ
ビットメモリセルアレイの書込み及び消去を行うために
は、２のｎ乗回の書込み及び消去動作が必要となる。In the flash memory, when an X address signal is input, writing is performed on one word line (for example, 512 bytes) of the memory array selected by the X decoding means. Therefore, for example, 1638 in the X direction
64M with 4 bits, 512 bytes size in Y direction
In order to perform writing and erasing of the bit memory cell array, 2 n times of writing and erasing operations are required.
【０００６】そしてワード線ストライプパターンの書き
換えを行うためには２のｎ乗回の書込み及び消去動作が
必要とされ、ビット線ストライプパターンの書き換えを
行うためには、２のｎ乗回の書込み及び消去動作が必要
とされる。In order to rewrite the word line stripe pattern, 2 n times of writing and erasing operations are required. To rewrite the bit line stripe pattern, 2 n times of writing and erasing operations are required. An erase operation is required.
【０００７】このようにフラッシュメモリの良否判定の
ための情報収集においては、フラッシュメモリへのテス
トパターンの書込みに時間がかかってしまうため、スク
リーニングに長時間を要する。As described above, in collecting information for judging pass / fail of a flash memory, it takes a long time to write a test pattern into the flash memory, so that a long time is required for screening.
【０００８】本発明の目的は、スクリーニングに要する
時間を短縮するための技術を提供することにある。An object of the present invention is to provide a technique for shortening the time required for screening.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【００１０】すなわち、入力されたＸアドレスをデコー
ドして該当するワード線を選択レベルに駆動するための
選択信号を形成する通常動作モードと、テスト信号がア
サートされることにより複数のワード線を同時に選択レ
ベルに駆動するための選択信号を形成するテストモード
とを有するＸデコード手段（１２）を設ける。Ｘデコー
ド手段（１２）は、２のｎ乗本のワード線の同時駆動を
指示するテスト信号群とＸアドレス信号との論理演算を
行う論理ゲート群を含んで構成することができる。ま
た、このＸデコード手段は、奇数番目に属する全てのワ
ード線の同時駆動を指示する第１テスト信号とＸアドレ
ス信号との論理演算を行う第１論理ゲート群（１０，３
０）と、偶数番目に属する全てのワード線の同時選択を
指示する第２テスト信号と、Ｘアドレス信号との論理演
算を行う第２論理ゲート群（２０，４０）とを含んで構
成することができる。That is, a normal operation mode in which an input X address is decoded to form a selection signal for driving a corresponding word line to a selection level, and a plurality of word lines are simultaneously activated by a test signal being asserted. X decoding means (12) having a test mode for forming a selection signal for driving to a selection level is provided. The X decode means (12) can be configured to include a group of logic gates for performing a logical operation on a test signal group instructing simultaneous driving of 2 n word lines and an X address signal. The X-decoding means performs a first logical gate group (10, 3) for performing a logical operation of a first test signal instructing simultaneous driving of all the odd-numbered word lines and an X address signal.
0), a second test signal for instructing simultaneous selection of all even-numbered word lines, and a second logic gate group (20, 40) for performing a logical operation on the X address signal. Can be.
【００１１】上記した手段によれば、Ｘデコード手段は
テスト信号がアサートされることにより複数のワード線
を同時に選択レベルに駆動する。このことが、１回の書
込み動作で書込み可能なメモリセル数を増大させて、フ
ラッシュメモリの良否判定のための情報収集に要する時
間の短縮化してスクリーニングの時間短縮化を達成す
る。According to the above means, the X decode means simultaneously drives the plurality of word lines to the selected level when the test signal is asserted. This increases the number of memory cells that can be written in one write operation, shortens the time required for collecting information for judging the quality of the flash memory, and achieves a reduction in screening time.
【００１２】このとき、入力されたＹアドレスをデコー
ドして該当するビット線を選択するための選択信号を形
成する通常動作モードと、テスト信号がアサートされる
ことにより複数のビット線を同時に選択するための選択
信号を形成するテストモードとを有するＹデコード手段
（１６）を設けることができる。At this time, a normal operation mode in which the input Y address is decoded to form a selection signal for selecting a corresponding bit line, and a plurality of bit lines are simultaneously selected by asserting a test signal. Y-decoding means (16) having a test mode for forming a selection signal for the operation can be provided.
【００１３】上記Ｙデコード手段は、奇数番目に属する
全てのビット線の同時選択を指示する第３テスト信号と
Ｙアドレス信号との論理演算を行う第３論理ゲート群
（１１０，１３０）と、偶数番目に属する全てのビット
線の同時選択を指示する第４テスト信号と、Ｙアドレス
信号との論理演算を行う第４論理ゲート群（１２０，１
４０）とを含んで構成することができる。The Y decoding means includes a third logic gate group (110, 130) for performing a logical operation of a third test signal for instructing simultaneous selection of all the odd-numbered bit lines and a Y address signal; A fourth test gate group (120, 1
40).
【００１４】[0014]
【発明の実施の形態】図４には、本発明にかかる半導体
記憶装置の一例であるフラッシュメモリを含むデータ処
理装置が示される。FIG. 4 shows a data processing device including a flash memory as an example of a semiconductor memory device according to the present invention.
【００１５】６５は、複数のフラッシュメモリチップを
含んでカード状に形成されたフラッシュメモリカードで
あり、このフラッシュメモリカード６５は、特に制限さ
れないが、中央処理装置（ＣＰＵ）６１と共に、ランダ
ム・アクセス・メモリ（ＲＡＭ）６２やリード・オンリ
・メモリ（ＲＯＭ）６３が共通接続されるバス６６に、
インタフェース回路（Ｉ／Ｆ）６４を介して接続され
る。フラッシュメモリカード６５は、適宜のコネクタに
よって、データ処理装置に着脱自在に装着される。その
ようなフラッシュメモリカード６５には、ＣＰＵ６１で
実行可能な各種プログラムや、各種データ等が記憶され
ている。Reference numeral 65 denotes a flash memory card formed in a card shape including a plurality of flash memory chips. The flash memory card 65 is not particularly limited, but is provided with a random access memory together with a central processing unit (CPU) 61. A bus 66 to which a memory (RAM) 62 and a read-only memory (ROM) 63 are commonly connected;
It is connected via an interface circuit (I / F) 64. The flash memory card 65 is detachably attached to the data processing device by an appropriate connector. The flash memory card 65 stores various programs executable by the CPU 61, various data, and the like.
【００１６】データ処理装置に装着された状態で、フラ
ッシュメモリカード６５はホスト装置としてのＣＰＵ６
１によってアクセスされる。ＲＯＭ６３には、ＣＰＵ６
１で実行されるプログラムが格納される。ＲＡＭ６２
は、処理対象とされるデータの一時記憶領域や、ＣＰＵ
６１での演算処理の作業領域などとして利用される。When the flash memory card 65 is mounted on the data processing device, the flash memory card 65
1 is accessed. The ROM 63 has a CPU 6
The program executed in step 1 is stored. RAM 62
Is a temporary storage area for data to be processed,
It is used as a work area for the arithmetic processing in 61.
【００１７】フラッシュメモリカード６５は、特に制限
されないが、ＪＥＩＤＡメモリカード（タイプＩ）、す
なわち、ＪＥＩＤＡメモリカードインタフェースに適合
されたインタフェースを持つメモリカードとされる。そ
して、ローカルメモリ６５ｂとカードコントローラ６５
ａを備え、両者はローカルバス６５ｃで接続され、全体
としてカード基板に構成されている。ローカルメモリ６
５ｂは、特に制限されないが、４メガビットの記憶容量
を持つフラッシュメモリを２０個備える。上記カードコ
ントローラ６５ａは、上記ＪＥＩＤＡに適合するインタ
フェースを介してフラッシュメモリを制御する。Although not particularly limited, the flash memory card 65 is a JEIDA memory card (type I), that is, a memory card having an interface adapted to the JEIDA memory card interface. Then, the local memory 65b and the card controller 65
a, and both are connected by a local bus 65c, and are configured as a whole on a card board. Local memory 6
5b includes, but is not limited to, 20 flash memories having a storage capacity of 4 megabits. The card controller 65a controls the flash memory via an interface compatible with the JEIDA.
【００１８】図５には上記フラッシュメモリカード６５
を構成する複数のフラッシュメモリのうちの一つの構成
例が代表的に示される。FIG. 5 shows the flash memory card 65.
Is representatively shown as an example of the configuration of a plurality of flash memories constituting.
【００１９】図５に示されるフラッシュメモリ１００
は、特に制限されないが、ＡＮＤ（アンド）型であり、
公知の半導体集積回路製造技術により、単結晶シリコン
基板などの一つの半導体基板に形成される。The flash memory 100 shown in FIG.
Is an AND type, although not particularly limited,
It is formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique.
【００２０】図５に示されるフラッシュメモリ１００
は、特に制限されないが、８ビットのデータ入出力ピン
ＰＩ／Ｏ０〜ＰＩ／Ｏ７、１９ビットのアドレス入力ピ
ンＰＡ０〜ＰＡ１８、さらにはフラッシュメモリセルア
レイ１３の記憶情報の消去動作及びデータ書込み動作の
期間を示す信号Ｒ／Ｂ＊（＊はローアクティブ又は信号
反転を意味する）の外部出力専用ピン２２や、チップイ
ネーブル信号ＣＥ＊の入力ピン２４、アウトプットイネ
ーブル信号ＯＥ＊の入力ピン２５、ライトイネーブル信
号ＷＥ＊の入力ピン２６などを含む。信号Ｒ／Ｂ＊、チ
ップイネーブル信号ＣＥ＊、アウトプットイネーブル信
号ＯＥ＊、ライトイネーブル信号ＷＥ＊は、特に制限さ
れないが、複数のバッファを含む制御バッファ２１を介
して入力又は外部出力可能とされる。The flash memory 100 shown in FIG.
Although not particularly limited, data input / output pins PI / O0 to PI / O7 of 8 bits, address input pins PA0 to PA18 of 19 bits, and a period of an erase operation and a data write operation of stored information of the flash memory cell array 13 , An input pin 24 for a chip enable signal CE *, an input pin 25 for an output enable signal OE *, a write enable signal, and a signal R / B * (* means low active or signal inversion). And an input pin 26 for the signal WE *. The signal R / B *, the chip enable signal CE *, the output enable signal OE *, and the write enable signal WE * are not particularly limited, but can be input or output via a control buffer 21 including a plurality of buffers. .
【００２１】尚、図示されないが、５Ｖのような高電位
側電源ピン、０Ｖのような低電位側電源ピン、及び１２
Ｖのような高電圧ピンが設けられて、それを介して動作
用電源の供給が行われる。Although not shown, a high-potential-side power supply pin such as 5 V, a low-potential-side power supply pin such as 0 V, and 12
A high voltage pin such as V is provided, through which power for operation is supplied.
【００２２】フラッシュメモリセルアレイ１３は、それ
ぞれ２層ゲート構造の絶縁ゲート型電界効果トランジス
タによって構成された複数のフラッシュメモリセルをマ
トリクス配置して成る（後に詳述する）。このフラッシ
ュメモリセルアレイ１３を構成する全てのフラッシュメ
モリセルのソースは、ソース選択スイッチ９に結合され
る。The flash memory cell array 13 is formed by arranging a plurality of flash memory cells each constituted by an insulated gate field effect transistor having a two-layer gate structure in a matrix (to be described in detail later). The sources of all the flash memory cells constituting the flash memory cell array 13 are connected to the source selection switch 9.
【００２３】アドレスバッファ１１は、アドレス入力ピ
ンＰＡ０〜ＰＡ１８から供給されるアドレス信号を内部
相補アドレス信号に変換する。変換されたアドレス信号
は、アドレスラッチ（図示せず）などを介して、後段の
Ｘデコーダ及びドライバ１２、及びＹデコーダ及びセレ
クタ１６に伝達される。Ｘデコーダ及びドライバ１２は
入力されたＸアドレス信号を解読し、解読して得られる
選択信号などに基づいてワード線を駆動する。The address buffer 11 converts an address signal supplied from the address input pins PA0 to PA18 into an internal complementary address signal. The converted address signal is transmitted to an X decoder and driver 12 and a Y decoder and selector 16 at the subsequent stage via an address latch (not shown). The X decoder and driver 12 decodes the input X address signal and drives a word line based on a selection signal obtained by decoding.
【００２４】Ｙアドレスデコーダ及びセレクタ１６は、
入力されたＹアドレス信号を解読し、それに基づいて、
フラッシュメモリセルアレイ１３から引き出された複数
のビット線を選択する機能を備える。このＹアドレスデ
コーダ及びセレクタ１６には、Ｙデコーダ及びセレクタ
１６で選択されたビット線からの読出し信号を増幅する
センスアンプを含む読出し回路１７ａや、フラッシュメ
モリセルアレイ１３の消去、及び書込みを行う消去／書
込み回路１７ｂが結合される。そして、読出し回路１７
ａや、消去／書込み回路１７ｂは、外部から供給される
書込みデータ又はコマンドデータなどを取り込むための
入力バッファやデータの出力バッファを含むＩ／Ｏバッ
ファ１８に結合されている。また、読出し回路１７ａ
や、消去／書込み回路１７ｂは、コントローラ１９によ
って動作制御される。The Y address decoder and selector 16
Decodes the input Y address signal and, based on it,
It has a function of selecting a plurality of bit lines drawn from the flash memory cell array 13. The Y address decoder / selector 16 includes a read circuit 17a including a sense amplifier for amplifying a read signal from the bit line selected by the Y decoder / selector 16, and an erase / write for erasing and writing the flash memory cell array 13. Write circuit 17b is coupled. Then, the read circuit 17
a and the erase / write circuit 17b are coupled to an I / O buffer 18 including an input buffer for taking in write data or command data supplied from the outside and an output buffer for data. Also, the read circuit 17a
The operation of the erase / write circuit 17b is controlled by the controller 19.
【００２５】また、上記Ｉ／Ｏバッファ１８を介して取
込まれたコマンドデータは、コントローラ１９に供給さ
れる。コントローラ１９は、その他に外部から供給され
るチップイネーブル信号ＣＥ＊、アウトプットイネーブ
ル信号ＯＥ＊、及びライトイネーブル信号ＷＥ＊などを
受け、フラッシュメモリの読出し、消去、書込み動作、
書込みベリファイなどの各種内部動作を制御する。The command data fetched via the I / O buffer 18 is supplied to a controller 19. The controller 19 receives a chip enable signal CE *, an output enable signal OE *, a write enable signal WE *, and the like, which are externally supplied, and performs read, erase, and write operations of the flash memory.
It controls various internal operations such as write verify.
【００２６】図１（ａ）には、Ｘデコーダ及びドライバ
１２及びＹデコーダ及びセレクタ１６と、フラッシュメ
モリセルアレイ１３との関係が示され、図１（ｂ）には
上記フラッシュメモリセルアレイ１３を形成する一つの
フラッシュメモリセルの断面が代表的に示される。FIG. 1A shows the relationship between the X-decoder and driver 12, the Y-decoder and selector 16, and the flash memory cell array 13. FIG. 1B shows the flash memory cell array 13. A cross section of one flash memory cell is typically shown.
【００２７】図１（ａ）に示されるようにフラッシュメ
モリセルアレイ１３は、特に制限されないが、複数のワ
ード線ｗ１，ｗ２，ｗ３，ｗ４と、それに交差するよう
に形成された複数のビット線ｂ１，ｂ２，ｂ３，ｂ４
と、このワード線とビット線との交差箇所に接続された
フラッシュメモリセルＭＣとを含む。ここで、一つのフ
ラッシュメモリセルＭＣは、図１（ｂ）に示されるよう
に半導体基板８５上記形成されたフローティングゲート
８６、コントロールゲート８７、ソース拡散領域８８、
ドレイン拡散領域８９とを含む。フローティングゲート
８６と半導体基板８５との間の酸化膜は、トンネル現象
を利用した電子移動を可能としている。コントロールゲ
ート８７は対応するワード線ｗ１〜ｗ４に結合され、ド
レイン拡散領域８９は対応するビット線ｂ１〜ｂ４に結
合され、ソース拡散領域８８はソース線８に結合され
る。このソース線８にはソース線スイッチ９が結合され
て、このソーススイッチ９によりフラッシュメモリセル
ＭＣのソース拡散領域８８に供給される電圧のレベルが
切換えられる。As shown in FIG. 1A, the flash memory cell array 13 includes, but is not limited to, a plurality of word lines w1, w2, w3, and w4 and a plurality of bit lines b1 formed to intersect the word lines w1, w2, w3, and w4. , B2, b3, b4
And a flash memory cell MC connected to the intersection of the word line and the bit line. Here, one flash memory cell MC includes a floating gate 86, a control gate 87, a source diffusion region 88 formed above the semiconductor substrate 85 as shown in FIG.
And a drain diffusion region 89. The oxide film between the floating gate 86 and the semiconductor substrate 85 enables electron transfer using a tunnel phenomenon. Control gate 87 is coupled to corresponding word lines w1 to w4, drain diffusion region 89 is coupled to corresponding bit lines b1 to b4, and source diffusion region 88 is coupled to source line 8. A source line switch 9 is coupled to the source line 8, and the level of the voltage supplied to the source diffusion region 88 of the flash memory cell MC is switched by the source switch 9.
【００２８】情報の書込み時にはドレイン拡散領域８９
に所定レベルの書込み電圧が与えられ、コントロールゲ
ート８７には高電圧Ｖｐｐが与えられ、ソース拡散領域
８８が接地される。それによりフラッシュメモリセルＭ
Ｃがオンして電流が流れ、ドレイン拡散領域８９の近傍
でアバランシェ降伏が生じて電子及びホールが発生す
る。ホールは半導体基板８５を介して接地側に流れ、電
子はチャネル方向に流れてドレイン拡散領域８９に流れ
込む。このとき一部の電子はフローティングゲート８６
とドレイン拡散領域１９との間の電界で加速されてフロ
ーティングゲート１６に注入されてフラッシュメモリセ
ルＭＣのしきい値電圧が上げられる。At the time of writing information, the drain diffusion region 89
Is applied with a predetermined level, a high voltage Vpp is applied to control gate 87, and source diffusion region 88 is grounded. Thereby, the flash memory cell M
C is turned on, a current flows, and avalanche breakdown occurs near the drain diffusion region 89 to generate electrons and holes. The holes flow toward the ground via the semiconductor substrate 85, and the electrons flow in the channel direction and flow into the drain diffusion region 89. At this time, some of the electrons are
Is accelerated by an electric field between the gate electrode and the drain diffusion region 19 and injected into the floating gate 16 to increase the threshold voltage of the flash memory cell MC.
【００２９】これに対して消去は、ドレイン拡散領域８
９をオープンにし、コントロールゲート８７を接地し、
ソース拡散領域１８に高電圧Ｖｐｐを印加して行われ
る。ソース拡散領域８８とフローティングゲート８６と
の間の電位差のためトンネル現象が生じ、フローティン
グゲート８６中の電子の引抜きが起こり、フラッシュメ
モリセルのしきい値が下がる。On the other hand, erasing is performed in the drain diffusion region 8
9 is opened, the control gate 87 is grounded,
This is performed by applying a high voltage Vpp to the source diffusion region 18. A tunnel phenomenon occurs due to a potential difference between the source diffusion region 88 and the floating gate 86, and electrons are extracted from the floating gate 86, so that the threshold value of the flash memory cell decreases.
【００３０】図１（ａ）において、Ｘデコーダ及びドラ
イバ１２は、それぞれ入力されたＸアドレス信号をデコ
ードすることによってワード線を選択レベルに駆動する
ための２系統のＸデコーダ及びドライバ１２１，１２２
から成る。第１Ｘデコーダ及びドライバ１２１は、上記
フラッシュメモリセルアレイ１３における奇数番目のワ
ード線ｗ１，ｗ３を選択レベルに駆動するのに用いら
れ、第２Ｘデコーダ及びドライバ１２２は、上記フラッ
シュメモリセルアレイ１３における偶数番目に属するワ
ード線ｗ２，ｗ４を選択レベルに駆動するのに用いられ
る。そして、上記第１Ｘデコーダ及びドライバ１２１、
及び第２Ｘデコーダ及びドライバ１２２にはそれぞれ第
１，第２テスト信号ＴＳ０，ＴＳ１が入力されるように
なっている。第１，第２テスト信号ＴＳ０，ＴＳ１は、
スクリーニングなどのテストモードにおいてフラッシュ
メモリの良否判定のための情報収集の高速化を図るのに
利用される。例えば第１テスト信号ＴＳ０がハイレベル
にアサートされた状態では、第１Ｘデコーダ及びドライ
バ１２１からの出力信号がハイレベルにされることで奇
数番目のワード線ｗ１，ｗ３が同時に選択レベルに駆動
される。第２テスト信号ＴＳ１がハイレベルにアサート
された状態では第２Ｘデコーダ及びドライバ１２２から
の出力信号がハイレベルにされることで偶数番目のワー
ド線ｗ２，ｗ４が同時に選択レベルに駆動される。In FIG. 1A, an X decoder and a driver 12 are provided with two systems of X decoders and drivers 121 and 122 for driving a word line to a selected level by decoding an input X address signal.
Consists of The first X decoder and driver 121 is used to drive odd-numbered word lines w1 and w3 in the flash memory cell array 13 to a selected level, and the second X decoder and driver 122 is used to drive even-numbered word lines in the flash memory cell array 13. It is used to drive the word lines w2, w4 to which it belongs to a selected level. Then, the first X decoder and driver 121,
The first and second test signals TS0 and TS1 are input to the second X decoder and driver 122, respectively. The first and second test signals TS0 and TS1 are
It is used to speed up information collection for judging pass / fail of a flash memory in a test mode such as screening. For example, in a state where the first test signal TS0 is asserted to a high level, the output signals from the first X decoder and driver 121 are set to a high level, so that the odd-numbered word lines w1 and w3 are simultaneously driven to a selected level. . In a state where the second test signal TS1 is asserted to the high level, the output signals from the second X decoder and driver 122 are set to the high level, so that the even-numbered word lines w2 and w4 are simultaneously driven to the selected level.
【００３１】また、Ｙデコーダ及びドライバ１６は、そ
れぞれ入力されたアドレス信号をデコードし、そのデコ
ード結果に基づいて対応するビット線を選択するための
２系統のＹデコーダ及びセレクタ１６１，１６２から成
る。第１Ｙデコーダ及びセレクタ１６１は、上記フラッ
シュメモリセルアレイ１３における奇数番目のビット線
を選択するのに用いられ、第２Ｙデコーダ及びセレクタ
１６２は、上記フラッシュメモリセルアレイ１３におけ
る偶数番目のビット線を選択するのに用いられる。例え
ば第３のテスト信号ＴＳ２がハイレベルにアサートされ
た状態では、奇数番目のビット線ｂ１，ｂ３が同時に選
択される。第４のテスト信号ＴＳ３がハイレベルにアサ
ートされた状態では、偶数番目のビット線ｂ２，ｂ４が
同時に選択される。The Y decoder and driver 16 comprises two systems of Y decoders and selectors 161 and 162 for decoding input address signals and selecting corresponding bit lines based on the decoded results. The first Y decoder and selector 161 is used to select odd-numbered bit lines in the flash memory cell array 13, and the second Y decoder and selector 162 is used to select even-numbered bit lines in the flash memory cell array 13. Used for For example, when the third test signal TS2 is asserted to a high level, the odd-numbered bit lines b1 and b3 are simultaneously selected. When the fourth test signal TS3 is asserted to a high level, the even-numbered bit lines b2 and b4 are simultaneously selected.
【００３２】図２にはＸデコーダ及びドライバ１２の詳
細な構成例が示される。FIG. 2 shows a detailed configuration example of the X decoder and driver 12.
【００３３】図２に示されるようにＸデコーダ及びドラ
イバ１２は、特に制限されないが、４個の論理ゲート群
１０，２０，３０，４０を含む。論理ゲート群１０，３
０は第１Ｘデコーダ及びドライバ１２１に属し、論理ゲ
ート２０，４０は第２Ｘデコーダ及びドライバ１２２に
属する。As shown in FIG. 2, X decoder and driver 12 includes, but is not limited to, four logic gate groups 10, 20, 30, and 40. Logic gate group 10, 3
0 belongs to the first X decoder and driver 121, and the logic gates 20 and 40 belong to the second X decoder and driver 122.
【００３４】論理ゲート群１０は、２入力ノアゲート３
１，３２，３３が結合されて成る。すなわち、ノアゲー
ト３１の一方の入力端子にはＡ０系アドレスが入力さ
れ、ノアゲート３２の一方の入力端子にはＡ３系アドレ
スが入力される。ノアゲート３１，３２の他方の入力端
子には第１テスト信号ＴＳ０が入力される。そして、ノ
アゲート３１，３２の出力信号が後段のノアゲート３３
に入力されてそれらのノア論理がとられ、それがこの論
理ゲート群１０の出力信号とされ、対応するワード線ｗ
１に結合される。The logic gate group 10 includes a two-input NOR gate 3
1, 32 and 33 are combined. That is, the A0 address is input to one input terminal of the NOR gate 31, and the A3 address is input to one input terminal of the NOR gate 32. The first test signal TS0 is input to the other input terminals of the NOR gates 31 and 32. Then, the output signals of the NOR gates 31 and 32 are output to the NOR gate 33 in the subsequent stage.
, And their NOR logics are obtained, which are used as output signals of the logic gate group 10, and the corresponding word lines w
1
【００３５】論理ゲート群２０は、２入力ノアゲート３
４，３５，３６が結合されて成る。すなわち、ノアゲー
ト３４の一方の入力端子にはＡ０系アドレスが入力さ
れ、ノアゲート３５の一方の入力端子にはＡ３系アドレ
スが入力される。ノアゲート３４，３５の他方の入力端
子には第２テスト信号ＴＳ１が入力される。そして、ノ
アゲート３４，３５の出力信号が後段のノアゲート３６
に入力されてそれらのノア論理がとられ、それがこの論
理ゲート群２０の出力信号とされ、対応するワード線ｗ
２に結合される。The logic gate group 20 includes a two-input NOR gate 3
4, 35, 36 are combined. That is, the A0 address is input to one input terminal of the NOR gate 34, and the A3 address is input to one input terminal of the NOR gate 35. The other input terminals of the NOR gates 34 and 35 receive the second test signal TS1. Then, the output signals of the NOR gates 34 and 35 are output to the NOR gate 36 at the subsequent stage.
, And their NOR logics are obtained, which are output signals of the logic gate group 20, and the corresponding word lines w
2
【００３６】論理ゲート群３０は、２入力ノアゲート３
７，３８，３９が結合されて成る。すなわち、ノアゲー
ト３７の一方の入力端子にはＡ０系アドレスが入力さ
れ、ノアゲート３８の一方の入力端子にはＡ３系アドレ
スが入力される。ノアゲート３７，３８の他方の入力端
子には第１テスト信号ＴＳ０が入力される。そして、ノ
アゲート３７，３８の出力信号が後段のノアゲート３９
に入力されてそれらのノア論理がとられ、それがこの論
理ゲート群３０の出力信号とされ、対応するワード線ｗ
３に結合される。The logic gate group 30 includes a two-input NOR gate 3
7, 38 and 39 are combined. That is, the A0 address is input to one input terminal of the NOR gate 37, and the A3 address is input to one input terminal of the NOR gate 38. The other input terminals of the NOR gates 37 and 38 receive the first test signal TS0. The output signals of the NOR gates 37 and 38 are output to the NOR gate 39 at the subsequent stage.
, And their NOR logics are obtained, which are output signals of the logic gate group 30, and the corresponding word lines w
3
【００３７】論理ゲート群４０は、２入力ノアゲート４
１，４２，４３が結合されて成る。すなわち、ノアゲー
ト４１の一方の入力端子にはＡ０系アドレスが入力さ
れ、ノアゲート４２の一方の入力端子にはＡ３系アドレ
スが入力される。ノアゲート４１，４２の他方の入力端
子には第２テスト信号ＴＳ１が入力される。そして、ノ
アゲート４１，４２の出力信号が後段のノアゲート４３
に入力されてそれらのノア論理がとられ、それがこの論
理ゲート群４０の出力信号とされ、対応するワード線ｗ
４に結合される。第１テスト信号ＴＳ０がハイレベルに
なると、論理ゲート群１０，３０の出力端子がハイレベ
ルに固定されて、ワード線ｗ１，ｗ３が駆動される。第
２テスト信号ＴＳ１がハイレベルになると、論理ゲート
群２０，４０の出力端子がハイレベルに固定されて、ワ
ード線ｗ２，ｗ４が駆動される。The logic gate group 40 includes a two-input NOR gate 4
1, 42 and 43 are combined. In other words, the A0 system address is input to one input terminal of the NOR gate 41, and the A3 system address is input to one input terminal of the NOR gate 42. The second test signal TS1 is input to the other input terminals of the NOR gates 41 and 42. The output signals of the NOR gates 41 and 42 are output to the NOR gate 43 of the subsequent stage.
To obtain the NOR logic of them, which is used as an output signal of the logic gate group 40, and the corresponding word line w
4 When the first test signal TS0 goes high, the output terminals of the logic gate groups 10, 30 are fixed at high level, and the word lines w1, w3 are driven. When the second test signal TS1 goes high, the output terminals of the logic gate groups 20, 40 are fixed at high level, and the word lines w2, w4 are driven.
【００３８】図３にはＹデコーダ及びセレクタ１６の詳
細な構成例が示される。FIG. 3 shows a detailed configuration example of the Y decoder and selector 16.
【００３９】図３に示されるようにＹデコーダ及びセレ
クタ１６は、特に制限されないが、４個の論理ゲート群
１１０，１２０，１３０，１４０を含む。論理ゲート群
１１０，１３０は第１Ｙデコーダ及びセレクタ１６１に
属し、論理ゲート１２０，１４０は第２Ｙデコーダ及び
セレクタ１６２に属する。As shown in FIG. 3, Y decoder and selector 16 includes, but is not limited to, four logic gate groups 110, 120, 130, and 140. The logic gate groups 110 and 130 belong to the first Y decoder and selector 161, and the logic gates 120 and 140 belong to the second Y decoder and selector 162.
【００４０】論理ゲート群１１０は、２入力ノアゲート
１３１，１３２，１３３が結合されて成る。すなわち、
ノアゲート１３１の一方の入力端子にはＡ２系アドレス
が入力され、ノアゲート１３２の一方の入力端子にはＡ
４系アドレスが入力される。ノアゲート１３１，１３２
の他方の入力端子には第３テスト信号ＴＳ２が入力され
る。そして、ノアゲート１３１，１３２の出力信号が後
段のノアゲート１３３に入力されてそれらのノア論理が
とられ、それがこの論理ゲート群１１０の出力信号とさ
れ、対応するセレクタＱ１に結合される。セレクタＱ１
はｎチャンネル型ＭＯＳトランジスタとされ、論理ゲー
ト群１１０の出力信号がハイレベルとされたときにオン
されてビット線ｂ１がＩ／Ｏ線に導通される。The logic gate group 110 is formed by connecting two-input NOR gates 131, 132, and 133. That is,
The A2 system address is input to one input terminal of the NOR gate 131, and A is input to one input terminal of the NOR gate 132.
The system 4 address is input. NOR gate 131, 132
The third test signal TS2 is input to the other input terminal of the third test signal TS2. Then, the output signals of the NOR gates 131 and 132 are input to the NOR gate 133 in the subsequent stage, and their NOR logics are obtained. The NOR signals are taken as the output signals of the logic gate group 110 and coupled to the corresponding selector Q1. Selector Q1
Is an n-channel MOS transistor, which is turned on when the output signal of the logic gate group 110 is set to a high level, and the bit line b1 is conducted to the I / O line.
【００４１】論理ゲート群１２０は、２入力ノアゲート
１３４，１３５，１３６が結合されて成る。すなわち、
ノアゲート１３４の一方の入力端子にはＡ２系アドレス
が入力され、ノアゲート１３５の一方の入力端子にはＡ
４系アドレスが入力される。ノアゲート１３４，１３５
の他方の入力端子には第４テスト信号ＴＳ３が入力され
る。そして、ノアゲート１３４，１３５の出力信号が後
段のノアゲート１３６に入力されてそれらのノア論理が
とられ、それがこの論理ゲート群１２０の出力信号とさ
れ、対応するセレクタＱ２に結合される。セレクタＱ２
はｎチャンネル型ＭＯＳトランジスタとされ、論理ゲー
ト群１２０の出力信号がハイレベルとされたときにオン
されてビット線ｂ２がＩ／Ｏ線に導通される。The logic gate group 120 is formed by combining two-input NOR gates 134, 135, and 136. That is,
The A2 address is input to one input terminal of the NOR gate 134, and A is input to one input terminal of the NOR gate 135.
The system 4 address is input. NOR gates 134 and 135
The fourth test signal TS3 is input to the other input terminal of the second test signal. Then, the output signals of the NOR gates 134 and 135 are input to the NOR gate 136 at the subsequent stage, and their NOR logics are obtained. The NOR signals are taken as the output signals of the logic gate group 120, and are coupled to the corresponding selector Q2. Selector Q2
Is an n-channel MOS transistor, which is turned on when the output signal of the logic gate group 120 is set to a high level, and the bit line b2 is conducted to the I / O line.
【００４２】論理ゲート群１３０は、２入力ノアゲート
１３７，１３８，１３９が結合されて成る。すなわち、
ノアゲート１３７の一方の入力端子にはＡ２系アドレス
が入力され、ノアゲート１３８の一方の入力端子にはＡ
４系アドレスが入力される。ノアゲート１３７，１３８
の他方の入力端子には第３テスト信号ＴＳ２が入力され
る。そして、ノアゲート１３７，１３８の出力信号が後
段のノアゲート１３９に入力されてそれらのノア論理が
とられ、それがこの論理ゲート群１３０の出力信号とさ
れ、対応するセレクタＱ３に結合される。セレクタＱ３
はｎチャンネル型ＭＯＳトランジスタとされ、論理ゲー
ト群１３０の出力信号がハイレベルとされたときにオン
されてビット線ｂ３がＩ／Ｏ線に導通される。The logic gate group 130 is formed by connecting two-input NOR gates 137, 138 and 139. That is,
The A2 system address is input to one input terminal of the NOR gate 137, and A is input to one input terminal of the NOR gate 138.
The system 4 address is input. NOR gate 137,138
The third test signal TS2 is input to the other input terminal of the third test signal TS2. Then, the output signals of the NOR gates 137 and 138 are input to the NOR gate 139 at the subsequent stage, and their NOR logics are taken. The output is taken as the output signal of the logic gate group 130, and is coupled to the corresponding selector Q3. Selector Q3
Is an n-channel MOS transistor, which is turned on when the output signal of the logic gate group 130 is set to the high level, and the bit line b3 is conducted to the I / O line.
【００４３】論理ゲート群１４０は、２入力ノアゲート
１４１，１４２，１４３が結合されて成る。すなわち、
ノアゲート１４１の一方の入力端子にはＡ２系アドレス
が入力され、ノアゲート１４２の一方の入力端子にはＡ
４系アドレスが入力される。ノアゲート１４１，１４２
の他方の入力端子には第４テスト信号ＴＳ３が入力され
る。そして、ノアゲート１４１，１４２の出力信号が後
段のノアゲート１４３に入力されてそれらのノア論理が
とられ、それがこの論理ゲート群１４０の出力信号とさ
れ、対応するセレクタＱ４に結合される。セレクタＱ４
はｎチャンネル型ＭＯＳトランジスタとされ、論理ゲー
ト群１４０の出力信号がハイレベルとされたときにオン
されてビット線ｂ４がＩ／Ｏ線に導通される。ここで、
Ｉ／Ｏ線には、図５に示されるように読出し回路１７
ａ、及び消去／書込み回路１７ｂが結合される。Logic gate group 140 is formed by combining two-input NOR gates 141, 142, and 143. That is,
The A2 system address is input to one input terminal of the NOR gate 141, and A is input to one input terminal of the NOR gate 142.
The system 4 address is input. NOR gate 141, 142
The fourth test signal TS3 is input to the other input terminal of the second test signal. Then, the output signals of NOR gates 141 and 142 are input to NOR gate 143 at the subsequent stage, and their NOR logics are taken. The output signals are used as output signals of logic gate group 140 and are coupled to corresponding selector Q4. Selector Q4
Is an n-channel MOS transistor, which is turned on when the output signal of the logic gate group 140 is set to a high level, and the bit line b4 is conducted to the I / O line. here,
As shown in FIG. 5, a read circuit 17 is connected to the I / O line.
a and the erase / write circuit 17b.
【００４４】動作を説明する。The operation will be described.
【００４５】第１，第２，第３，第４テスト信号ＴＳ
０，ＴＳ１，ＴＳ２，ＴＳ３がローレベルにアサートさ
れた状態で、フラッシュメモリ１００の通常動作が可能
とされる。The first, second, third and fourth test signals TS
In a state where 0, TS1, TS2, and TS3 are asserted to a low level, normal operation of the flash memory 100 is enabled.
【００４６】書込みは次のように行われる。Writing is performed as follows.
【００４７】アドレスバッファ１１を介してＸアドレス
信号が取り込まれ、それがＸデコーダ及びドライバ１２
に入力されてデコードされることで、１本のワード線が
選択レベルに駆動される。そして、上記アドレスバッフ
ァ１１を介してＹアドレスが取り込まれ、それがＹデコ
ーダ及びセレクタ１６に入力され、そのデコード結果に
基づいて該当するビット線が選択され、高電圧Ｖｐｐが
メモリセルに印加され、ソース線８がソース線スイッチ
９により接地される。後述する書込みデータに対応し、
上記デコード結果に基づいて該当するビット線が選択さ
れ、接地電圧がメモリセルに印加される場合もある。Ｉ
／Ｏバッファ１８を介して書込みデータが取り込まれる
と、それが、消去／書込み回路１７ｂ、及びＹデコーダ
及びセレクタ１６を介して、選択されたビット線に伝達
される。それにより該当するメモリセルに電流が流れ、
ホットエレクトロンが発生することで、そのしきい値が
高くなる。上記選択されたビット線に接地電圧が印加さ
れる場合はしきい値は変化しない。尚、フラッシュメモ
リにおいては書込みの直前には消去動作が行われる。An X address signal is fetched through an address buffer 11 and is fetched by an X decoder and driver 12.
, And is decoded to drive one word line to the selected level. Then, the Y address is fetched via the address buffer 11, is input to the Y decoder and selector 16, the corresponding bit line is selected based on the decoding result, and the high voltage Vpp is applied to the memory cell. Source line 8 is grounded by source line switch 9. Corresponding to the write data described later,
In some cases, a corresponding bit line is selected based on the decoding result, and a ground voltage is applied to the memory cell. I
When the write data is fetched via the / O buffer 18, it is transmitted to the selected bit line via the erase / write circuit 17b and the Y decoder and selector 16. As a result, a current flows through the corresponding memory cell,
The generation of hot electrons increases the threshold value. When a ground voltage is applied to the selected bit line, the threshold does not change. In a flash memory, an erasing operation is performed immediately before writing.
【００４８】読出しは次のように行われる。Reading is performed as follows.
【００４９】上記書込み動作の場合と同様に、アドレス
バッファ１１を介してＸアドレス信号が取り込まれ、そ
れがＸデコーダ及びドライバ１２に入力されてデコード
されることで、１本のワード線が選択レベルに駆動され
る。そして、上記アドレスバッファ１１を介してＹアド
レスが取り込まれ、それがＹデコーダ及びセレクタ１６
に入力され、そのデコード結果に基づいて該当するビッ
ト線が選択される。ソース線８がソース線スイッチ９に
より接地されることで、メモリセルにデータが書込まれ
てそのしきい値が高ければ、メモリセルのコントロール
ゲート８７にワード線からハイレベルの信号が与えられ
ても、メモリセルはオンせず、ビット線からソース線８
に電流が流れない。それに対してメモリセルが消去され
ている場合には、メモリセルがオンされるため、ビット
線からソース線８に電流が流れる。ビット線からソース
線８に電流が流れるか否かは読出し回路１７ａで判別さ
れる。As in the case of the write operation, an X address signal is fetched through the address buffer 11 and is input to the X decoder and driver 12 and decoded, so that one word line is at the selected level. Is driven. Then, the Y address is fetched via the address buffer 11 and is read by the Y decoder and selector 16.
And a corresponding bit line is selected based on the decoding result. When the source line 8 is grounded by the source line switch 9 and data is written into the memory cell and the threshold value is high, a high level signal is supplied from the word line to the control gate 87 of the memory cell. Also, the memory cell does not turn on and the bit line
No current flows through On the other hand, when the memory cell is erased, a current flows from the bit line to the source line 8 because the memory cell is turned on. Whether or not a current flows from the bit line to the source line 8 is determined by the read circuit 17a.
【００５０】消去は次のように行われる。The erasure is performed as follows.
【００５１】全てのワード線ｗ１〜ｗ４、全てのビット
線ｂ１〜ｂ４が非選択状態とされることで全てのフラッ
シュメモリセルが非選択状態とされる。全てのワード線
ｗ１〜ｗ４の非選択により全てのワード線はローレベル
とされ、フラッシュメモリセルＭＣのドレインはオープ
ンとされる。ソース線８にはソース線スイッチ９を介し
て高電圧が与えられる。そうするとトンネル現象により
メモりセルのしきい値が低い方へシフトされる。ソース
線が共通であるため消去はすべてのメモリセルが一括し
て行われる。By setting all the word lines w1 to w4 and all the bit lines b1 to b4 to the non-selected state, all the flash memory cells are set to the non-selected state. When all the word lines w1 to w4 are not selected, all the word lines are set to the low level, and the drains of the flash memory cells MC are opened. A high voltage is applied to the source line 8 via the source line switch 9. Then, the threshold value of the memory cell is shifted to a lower value due to the tunnel phenomenon. Since the source line is common, all memory cells are erased collectively.
【００５２】スクリーニングについて説明する。The screening will be described.
【００５３】フラッシュメモリセルアレイ１３の全面一
括書込みは次のように行われる。The batch writing on the entire surface of the flash memory cell array 13 is performed as follows.
【００５４】ウェーハプロービングにおいて、第１，第
２，第３，第４テスト信号ＴＳ０，ＴＳ１，ＴＳ２，Ｔ
Ｓ３がハイレベルにアサートされる。それにより、全て
のワード線ｗ１〜ｗ３が選択レベルに駆動され、また、
全てのビット線ｂ１〜ｂ４が選択される。選択されたビ
ット線を介して高電圧Ｖｐｐがメモリセルに印加され、
ソース線８がソース線スイッチ９により接地される。Ｉ
／Ｏバッファ１８を介して書込みのためのテストパター
ンが取り込まれると、それが、消去／書込み回路１７
ｂ、及びＹデコーダ及びセレクタ１６を介して、選択さ
れたビット線に伝達されることで、フラッシュメモリセ
ルアレイ１３の全面一括書込みが可能とされる。In wafer probing, first, second, third and fourth test signals TS0, TS1, TS2 and T
S3 is asserted high. Thereby, all the word lines w1 to w3 are driven to the selected level, and
All bit lines b1 to b4 are selected. A high voltage Vpp is applied to the memory cell via the selected bit line,
Source line 8 is grounded by source line switch 9. I
When a test pattern for writing is fetched via the / O buffer 18, it is sent to the erase / write circuit 17.
By being transmitted to the selected bit line via b and the Y decoder and selector 16, batch writing on the entire surface of the flash memory cell array 13 is enabled.
【００５５】ワード線ストライプパターンの書込みは次
のように行われる。The writing of the word line stripe pattern is performed as follows.
【００５６】ウェーハプロービングにおいて、第１テス
ト信号ＴＳ０をハイレベルにアサートすることで、奇数
番目のワード線ｗ１，ｗ３を選択レベルに駆動すること
ができ、このとき、第３，第４テスト信号ＴＳ２，ＴＳ
３がハイレベルにアサートされることで、奇数番目のワ
ード線ｗ１，ｗ３に結合された全てのフラッシュメモリ
セルＭＣへの書込みが可能とされる。また、第２テスト
信号ＴＳ１がハイレベルにアサートされることで、偶数
番目のワード線ｗ２，ｗ４が選択レベルに駆動され、こ
のとき、第３，第４テスト信号ＴＳ２，ＴＳ３がハイレ
ベルにアサートされることで偶数番目のワード線ｗ２，
ｗ４に結合された全てのフラッシュメモリセルＭＣへの
書込みが可能とされる。In wafer probing, by asserting the first test signal TS0 to the high level, the odd-numbered word lines w1 and w3 can be driven to the selected level. At this time, the third and fourth test signals TS2 , TS
When 3 is asserted to a high level, writing to all the flash memory cells MC coupled to the odd-numbered word lines w1 and w3 is enabled. The assertion of the second test signal TS1 to the high level drives the even-numbered word lines w2 and w4 to the selected level. At this time, the third and fourth test signals TS2 and TS3 are asserted to the high level. The even-numbered word lines w2
Writing to all the flash memory cells MC coupled to w4 is enabled.
【００５７】ビット線ストライプパターンの書込みは次
のように行われる。The writing of the bit line stripe pattern is performed as follows.
【００５８】ウェーハプロービングにおいて、第１，第
２テスト信号ＴＳ０，ＴＳ１をハイレベルにアサートす
ることで、そのときのアドレス入力にかかわらず、ワー
ド線ｗ１，ｗ２，ｗ３，ｗ４を同時に選択レベルにする
ことができる。この状態で、第３テスト信号ＴＳ２がハ
イレベルにアサートされると、奇数番目のビット線ｂ
１，ｂ３が選択されることから、この奇数番目のビット
線ｂ１，ｂ３に結合される全てのフラッシュメモリセル
ＭＣへの書込みが可能とされる。同様に、ワード線ｗ
１，ｗ２，ｗ３，ｗ４が同時に選択レベルにされた状態
で第４テスト信号ＴＳ３がハイレベルにアサートされる
と、偶数番目のビット線ｂ２，ｂ４が選択されることか
ら、この偶数番目のビット線ｂ２，ｂ４に結合される全
てのフラッシュメモリセルＭＣへの書込みが可能とされ
る。In the wafer probing, the first and second test signals TS0 and TS1 are asserted to a high level, so that the word lines w1, w2, w3 and w4 are simultaneously set to the selection level regardless of the address input at that time. be able to. In this state, when the third test signal TS2 is asserted to a high level, the odd-numbered bit lines b
Since 1 and b3 are selected, writing to all the flash memory cells MC coupled to the odd-numbered bit lines b1 and b3 is enabled. Similarly, the word line w
When the fourth test signal TS3 is asserted to a high level in a state where 1, w2, w3, and w4 are simultaneously set to the selection level, the even-numbered bit lines b2 and b4 are selected. Writing to all the flash memory cells MC coupled to the lines b2 and b4 is enabled.
【００５９】上記した例によれば、以下の作用効果を得
ることができる。According to the above-described example, the following effects can be obtained.
【００６０】（１）Ｘデコーダ及びドライバ１２は、入
力されたＸアドレスをデコードして該当するワード線を
選択レベルに駆動するための選択信号を形成する通常動
作モードと、テスト信号ＴＳ０，ＴＳ１がアサートされ
ることにより全てのワード線を同時に選択レベルに駆動
するための選択信号を形成するテストモードとを有して
いるため、ウェーハプロービングにおいて、テスト信号
ＴＳ０，ＴＳ１をハイレベルにアサートすることで、そ
のときのアドレス入力にかかわらず、ワード線ｗ１，ｗ
２，ｗ３，ｗ４を同時に選択レベルにすることができる
から、従来のようにアドレス信号を与えることで、ワー
ド線を１本づつ個別的に選択するのに比べてテストパタ
ーンの書込みを高速に行うことができ、それによってス
クリーニングの時間短縮を図ることができる。(1) The X decoder and driver 12 decodes the input X address and forms a selection signal for driving the corresponding word line to a selection level, and the test signals TS0 and TS1 are used in the normal operation mode. Since it has a test mode in which a selection signal for simultaneously driving all word lines to a selection level by being asserted is provided, it is possible to assert test signals TS0 and TS1 to a high level in wafer probing. , Regardless of the address input at that time, word lines w1, w
2, w3, and w4 can be simultaneously set to the selection level. Therefore, by applying an address signal as in the related art, writing of the test pattern is performed at a higher speed than in the case where the word lines are individually selected one by one. Thus, the screening time can be shortened.
【００６１】（２）第１テスト信号ＴＳ０とＸアドレス
信号との論理演算を行う第１論理ゲート群１０，３０
や、第２テスト信号ＴＳ１とＸアドレス信号との論理演
算を行う第２論理ゲート群２０，４０を含んで、上記Ｘ
デコーダ及びドライバ１２が構成されているため、奇数
番目に属する全てのワード線ｗ１，ｗ３と、偶数番目に
属する全てのワード線ｗ２，ｗ４とをそれぞれ個別的に
選択レベルに駆動することができる。このため、第１テ
スト信号ＴＳ０をハイレベルにアサートさせて奇数番目
に属する全てのワード線ｗ１，ｗ３を同時に選択レベル
に駆動し、奇数番目に属する全てのワード線ｗ１，ｗ３
に対応するフラッシュメモリセルにテストパターンを書
込むことができる。同様に、第２テスト信号ＴＳ１をハ
イレベルにアサートさせて偶数番目に属する全てのワー
ド線ｗ２，ｗ４を同時に選択レベルに駆動し、偶数番目
に属する全てのワード線ｗ２，ｗ４に対応するフラッシ
ュメモリセルにテストパターンを同時に書込むことがで
きる。(2) First logic gate group 10, 30 for performing a logical operation on first test signal TS0 and X address signal
And second logic gate groups 20 and 40 for performing a logical operation on the second test signal TS1 and the X address signal.
Since the decoder and the driver 12 are configured, all the odd-numbered word lines w1 and w3 and all the even-numbered word lines w2 and w4 can be individually driven to the selected level. Therefore, the first test signal TS0 is asserted to a high level to simultaneously drive all the odd-numbered word lines w1 and w3 to the selected level, and all the odd-numbered word lines w1 and w3.
Test pattern can be written to the flash memory cell corresponding to. Similarly, the second test signal TS1 is asserted to a high level to simultaneously drive all even-numbered word lines w2 and w4 to a selected level, and the flash memory corresponding to all even-numbered word lines w2 and w4 A test pattern can be simultaneously written in a cell.
【００６２】（３）Ｙデコーダ及びセレクタ１６は、入
力されたＹアドレスをデコードして該当するビット線を
選択するための選択信号を形成する通常動作モードと、
テスト信号がアサートされることにより複数のビット線
を同時に選択するための選択信号を形成するテストモー
ドとを有しているため、ウェーハプロービングにおい
て、テスト信号ＴＳ２，ＴＳ３をハイレベルにアサート
することで、そのときのアドレス入力にかかわらず、全
ビット線ｂ１，ｂ２，ｂ３，ｂ４を同時に選択すること
ができるから、１回の書込み動作で書込み可能なメモリ
セルの数が増大されて、テストパターンを短時間で書込
むことができるから、スクリーニングに要する時間の短
縮化を図ることができる。(3) A normal operation mode in which the Y decoder and selector 16 decodes the input Y address and forms a selection signal for selecting a corresponding bit line;
Since a test signal is asserted to form a selection signal for selecting a plurality of bit lines at the same time, the test signals TS2 and TS3 are asserted to a high level during wafer probing. Since all bit lines b1, b2, b3, and b4 can be simultaneously selected regardless of the address input at that time, the number of memory cells that can be written by one write operation is increased, and the test pattern is reduced. Since writing can be performed in a short time, the time required for screening can be reduced.
【００６３】（４）奇数番目に属する全てのビット線を
同時に選択するための第３テスト信号ＴＳ２とＹアドレ
ス信号との論理演算を行う第３論理ゲート群１１０，１
３０と、偶数番目に属する全てのビット線を同時に選択
するための第４テスト信号ＴＳ３と、Ｙアドレス信号と
の論理演算を行う第４論理ゲート群１２０，１４０とを
含んでＹデコーダ及びセレクタ１６が構成されるため、
奇数番目に属する全てのビット線ｂ１，ｂ３と、偶数番
目に属する全てのビット線ｂ２，ｂ４とをそれぞれ個別
的に選択することができる。このため、第３テスト信号
ＴＳ２をハイレベルにアサートさせて奇数番目に属する
全てのビット線ｂ１，ｂ３を同時に選択し、奇数番目に
属する全てのビット線ｂ１，ｂ３に対応するフラッシュ
メモリセルにテストパターンを書込むようにすれば、１
回の書込み動作でビット線ストライプの書込みを高速に
行うことができる。同様に、第４テスト信号ＴＳ３をハ
イレベルにアサートさせて偶数番目に属する全てのビッ
ト線ｂ２，ｂ４を同時に選択し、偶数番目に属する全て
のビット線ｂ２，ｂ４に対応するフラッシュメモリセル
にテストパターンを書込むようにすれば、１回の書込み
動作でビット線ストライプのための書込みを高速に行う
ことができる。(4) Third logic gate group 110, 1 for performing a logical operation on the third test signal TS2 for simultaneously selecting all the odd-numbered bit lines and the Y address signal
30 and a fourth test signal TS3 for simultaneously selecting all the even-numbered bit lines, and fourth logic gate groups 120 and 140 for performing a logical operation on the Y address signal. Is configured,
All the odd-numbered bit lines b1 and b3 and the even-numbered bit lines b2 and b4 can be individually selected. Therefore, the third test signal TS2 is asserted to a high level to simultaneously select all the odd-numbered bit lines b1 and b3, and test the flash memory cells corresponding to all the odd-numbered bit lines b1 and b3. If you write a pattern,
The writing of the bit line stripe can be performed at high speed by one writing operation. Similarly, the fourth test signal TS3 is asserted to a high level to simultaneously select all the even-numbered bit lines b2 and b4, and perform a test on the flash memory cells corresponding to all the even-numbered bit lines b2 and b4. If a pattern is written, writing for a bit line stripe can be performed at high speed by one writing operation.
【００６４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say.
【００６５】例えば、Ｘデコーダ及びドライバやＹデコ
ーダ及びセレクタは、論理ゲート群を増加させること
で、より多くのワード線、ビット線に対応させることが
できる。For example, the X decoder and the driver and the Y decoder and the selector can correspond to more word lines and bit lines by increasing the number of logic gate groups.
【００６６】また、偶数番目又は奇数番目に限定される
ものではなく、２のｎ乗本のワード線を同時駆動するこ
とができ、さらに２のｎ乗本のビット線を同時選択する
ことができる。Further, the present invention is not limited to the even or odd number, and 2 n word lines can be simultaneously driven, and 2 n bit lines can be simultaneously selected. .
【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＮＤ
型フラッシュメモリに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種フラ
ッシュメモリ、さらにはスタティック・ランダム・アク
セス・メモリや、ダイナミック・ランダム・アクセス・
メモリなど、各種半導体記憶装置に適用することができ
る。In the above description, the invention made mainly by the present inventor is described in the field of application AND
Although the present invention has been described for the case where the present invention is applied to a flash memory of the type, the present invention is not limited to this, and various flash memories, furthermore, a static random access memory and a dynamic random access memory
The present invention can be applied to various semiconductor storage devices such as a memory.
【００６８】本発明は、少なくとも複数のワード線又は
複数のビット線を含むことを条件に適用することができ
る。The present invention can be applied on the condition that at least a plurality of word lines or a plurality of bit lines are included.
【００６９】[0069]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００７０】すなわち、複数のワード線を同時に選択レ
ベルに駆動することができるので、１回の書込み動作で
書込み可能なメモリセルの数が増大されて、テストパタ
ーンを高速に書込むことができ、スクリーニングに要す
る時間の短縮化を図ることができる。That is, since a plurality of word lines can be simultaneously driven to the selected level, the number of writable memory cells can be increased by one write operation, and a test pattern can be written at high speed. The time required for screening can be reduced.
【００７１】また、複数のビット線の同時選択を行うこ
とができるので、１回の書込み動作で書込み可能なメモ
リセルの数が増大されて、スクリーニングに要する時間
の短縮化を図ることができる。Further, since a plurality of bit lines can be simultaneously selected, the number of memory cells which can be written by one writing operation is increased, and the time required for screening can be reduced.
【図１】本発明に係る半導体記憶装置の一例であるフラ
ッシュメモリの主要部構成例回路図及び断面図である。FIG. 1 is a circuit diagram and a cross-sectional view of an example of a configuration of a main part of a flash memory as an example of a semiconductor memory device according to the present invention.
【図２】上記フラッシュメモリにおけるＸデコーダ及び
ドライバの詳細な構成例回路図である。FIG. 2 is a detailed configuration example circuit diagram of an X decoder and a driver in the flash memory.
【図３】上記フラッシュメモリにおけるＹデコーダ及び
ドライバの詳細な構成例回路図である。FIG. 3 is a detailed configuration example circuit diagram of a Y decoder and a driver in the flash memory.
【図４】上記フラッシュメモリを含むデータ処理装置の
構成例ブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a data processing device including the flash memory.
【図５】上記フラッシュメモリの全体的な構成例ブロッ
ク図である。FIG. 5 is a block diagram showing an overall configuration example of the flash memory.
１０，２０，３０，４０，１１０，１２０，１３０，１
４０ 論理ゲート群 １１ アドレスバッファ １２ Ｘデコーダ及びドライバ １３ フラッシュメモリセルアレイ １６ Ｙデコーダ及びセレクタ １７ａ 読出し回路 １７ｂ 消去／書込み回路 １８ Ｉ／Ｏバッファ １９ コントローラ ２１ 制御バッファ １２１ 第１Ｘドライバ及びドライバ １２２ 第２Ｘドライバ及びドライバ １６１ 第１Ｙデコーダ及びセレクタ １６２ 第２Ｙデコーダ及びセレクタ ｂ１，ｂ２，ｂ３，ｂ４ ビット線 ｗ１，ｗ２，ｗ３，ｗ４ ワード線10, 20, 30, 40, 110, 120, 130, 1
Reference Signs List 40 logic gate group 11 address buffer 12 X decoder and driver 13 flash memory cell array 16 Y decoder and selector 17a readout circuit 17b erase / write circuit 18 I / O buffer 19 controller 21 control buffer 121 first X driver and driver 122 second X driver and Driver 161 First Y decoder and selector 162 Second Y decoder and selector b1, b2, b3, b4 Bit line w1, w2, w3, w4 Word line
───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠▲崎▼ 義弘 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 重松 孝次 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 藤岡 久子 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 嘉瀬 克元 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 岡田 輝孝 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 向田 英史 東京都国分寺市東恋ヶ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Shino Saki Yoshihiro 3-1-1, Higashi Koigabo, Kokubunji-shi, Tokyo Within Hitachi Ultra LSE Engineering Co., Ltd. (72) Inventor Koji Shigematsu Tokyo 3-1, 1-1 Higashi-Koigabo, Kokubunji-shi Hitachi Ultra-LSI Engineering Co., Ltd. (72) Inventor Hisako Fujioka 3-1-1, Higashi-Koigabo, Kokubunji-shi, Tokyo Hitachi Ultra-SII Engineering Katsumoto Kase, Inventor Katsumoto Kase 3-1-1, Higashi Koigakubo, Kokubunji-shi, Tokyo Hitachi Ultra LSE Engineering Co., Ltd. Address 1 Inside Hitachi Ultra LSE Engineering Co., Ltd. (7 2) Inventor Hidefumi Mukada 3-1-1, Higashi Koigabo, Kokubunji-shi, Tokyo Inside Hitachi Ultra-SII Engineering Co., Ltd.
Claims (5)
るように形成された複数のビット線とを含み、上記ワー
ド線が選択レベルに駆動されるとともに、上記ビット線
が選択されることにより、情報の読出し及び書込みを可
能とする半導体記憶装置において、 上記ワード線を選択レベルに駆動するためのデコード手
段を含み、このデコード手段は、２のｎ乗本（ｎは正の
整数）のワード線の同時駆動を指示するテスト信号群と
Ｘアドレス信号との論理演算を行う論理ゲート群を含ん
で成ることを特徴とする半導体記憶装置。A plurality of word lines and a plurality of bit lines formed so as to intersect the word lines, wherein the word lines are driven to a selected level and the bit lines are selected. A semiconductor memory device capable of reading and writing information, comprising decoding means for driving the word line to a selected level, wherein the decoding means comprises 2 n words (n is a positive integer). A semiconductor memory device comprising a logic gate group for performing a logical operation of a test signal group for instructing simultaneous driving of lines and an X address signal.
選択信号を形成するＹデコード手段を含み、このＹデコ
ード手段は、２のｎ乗本（ｎは正の整数）のビット線の
同時選択を指示するテスト信号群とＹアドレス信号との
論理演算を行う論理ゲート群を含んで成る請求項１記載
の半導体記憶装置。2. A method for generating a selection signal for simultaneously selecting a plurality of bit lines, comprising: Y decoding means for simultaneously selecting 2 n (n is a positive integer) bit lines 2. The semiconductor memory device according to claim 1, further comprising a logic gate group for performing a logical operation on a test signal group for instructing the operation and a Y address signal.
するように形成された複数のビット線とを含み、上記ワ
ード線が選択レベルに駆動されるとともに、上記ビット
線が選択されることにより、情報の読出し及び書込みを
可能とする半導体記憶装置において、 上記ワード線を選択レベルに駆動するためのデコード手
段を含み、このデコード手段は、 奇数番目に属する全てのワード線の同時駆動を指示する
第１テスト信号とＸアドレス信号との論理演算を行う第
１論理ゲート群と、 偶数番目に属する全てのワード線の同時選択を指示する
第２テスト信号と、Ｘアドレス信号との論理演算を行う
第２論理ゲート群と、 を含んで成ることを特徴とする半導体記憶装置。3. A semiconductor device comprising: a plurality of word lines; and a plurality of bit lines formed to cross the word lines, wherein the word lines are driven to a selected level and the bit lines are selected. In the semiconductor memory device capable of reading and writing information, the semiconductor memory device includes decoding means for driving the word line to a selected level, and the decoding means instructs simultaneous driving of all the odd-numbered word lines. A first logic gate group for performing a logical operation between the first test signal and the X address signal, a second test signal for instructing simultaneous selection of all even-numbered word lines, and a logical operation for the X address signal. And a second group of logic gates to be performed.
複数のビット線を同時に選択するための選択信号を形成
するＹデコード手段を含み、このＹデコード手段は、 奇数番目に属する全てのビット線の同時選択を指示する
第３テスト信号とＹアドレス信号との論理演算を行う第
３論理ゲート群と、 偶数番目に属する全てのビット線の同時選択を指示する
第４テスト信号と、Ｙアドレス信号との論理演算を行う
第４論理ゲート群と、 を含んで成る請求項３記載の半導体記憶装置。4. A method for generating a selection signal for simultaneously selecting a plurality of bit lines by asserting a test signal, the Y decoding means comprising: a simultaneous decoding of all odd-numbered bit lines; A third logic gate group for performing a logical operation of a third test signal instructing selection and a Y address signal; a fourth test signal instructing simultaneous selection of all even-numbered bit lines; 4. The semiconductor memory device according to claim 3, comprising: a fourth group of logic gates for performing a logical operation.
トランジスタによって構成された不揮発性メモリセルを
含み、この不揮発性メモリセルのコントロールゲート及
びドレイン拡散領域は、それぞれ対応する上記ワード線
及びビット線に結合されて成る請求項３又は４記載の半
導体記憶装置。5. A nonvolatile memory cell constituted by an insulated gate field effect transistor having a two-layer gate structure, wherein a control gate and a drain diffusion region of the nonvolatile memory cell correspond to the corresponding word line and bit line, respectively. 5. The semiconductor memory device according to claim 3, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32281997A JPH11162199A (en) | 1997-11-25 | 1997-11-25 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32281997A JPH11162199A (en) | 1997-11-25 | 1997-11-25 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162199A true JPH11162199A (en) | 1999-06-18 |
Family
ID=18147976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32281997A Pending JPH11162199A (en) | 1997-11-25 | 1997-11-25 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162199A (en) |
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-
1997
- 1997-11-25 JP JP32281997A patent/JPH11162199A/en active Pending
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