JPH11161245A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
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- JPH11161245A JPH11161245A JP20807198A JP20807198A JPH11161245A JP H11161245 A JPH11161245 A JP H11161245A JP 20807198 A JP20807198 A JP 20807198A JP 20807198 A JP20807198 A JP 20807198A JP H11161245 A JPH11161245 A JP H11161245A
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- JP
- Japan
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- voltage
- output
- circuit
- liquid crystal
- operational amplifier
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Abstract
(57)【要約】
【課題】 チップサイズの小型化並びにコストダウンを
図りながら高表示品位を実現することのできる液晶駆動
回路を提供する。 【解決手段】 液晶駆動電圧としての電圧V0・V1・
V4・V5を2系統のボルテージフォロワのオペアンプ
回路29・35を介して選択的に出力する電圧選択回路
46を設ける。第1のオペアンプ回路29および第2の
オペアンプ回路35に入力される第1のタイミング信号
33が“High”の時、第1のオペアンプ回路29の
出力には入力された電圧V1が、第2のオペアンプ回路
35の出力には入力された電圧V5がそのまま現れるよ
うにする。そして、第1のタイミング信号33が“Lo
w”の時は、第1のオペアンプ回路29の出力には入力
された電圧V0が、第2のオペアンプ回路35の出力に
は入力された電圧V4がそのまま現れるようにする。
図りながら高表示品位を実現することのできる液晶駆動
回路を提供する。 【解決手段】 液晶駆動電圧としての電圧V0・V1・
V4・V5を2系統のボルテージフォロワのオペアンプ
回路29・35を介して選択的に出力する電圧選択回路
46を設ける。第1のオペアンプ回路29および第2の
オペアンプ回路35に入力される第1のタイミング信号
33が“High”の時、第1のオペアンプ回路29の
出力には入力された電圧V1が、第2のオペアンプ回路
35の出力には入力された電圧V5がそのまま現れるよ
うにする。そして、第1のタイミング信号33が“Lo
w”の時は、第1のオペアンプ回路29の出力には入力
された電圧V0が、第2のオペアンプ回路35の出力に
は入力された電圧V4がそのまま現れるようにする。
Description
【0001】
【発明の属する技術分野】本発明は、液晶表示装置の走
査線側を駆動するためのコモンドライバ、およびデータ
線側を駆動するためのセグメントドライバに関するもの
である。
査線側を駆動するためのコモンドライバ、およびデータ
線側を駆動するためのセグメントドライバに関するもの
である。
【0002】
【従来の技術】液晶表示装置の走査線側を駆動するため
のコモンドライバにおいてチップ面積の小型化を図った
一例が特公平6−61030号公報で開示されている。
のコモンドライバにおいてチップ面積の小型化を図った
一例が特公平6−61030号公報で開示されている。
【0003】前記コモンドライバの構成ならびに動作を
以下に説明する。
以下に説明する。
【0004】図4は前記従来技術によるコモンドライバ
11の回路図である。コモンドライバ11は、第1の電
子スイッチ群15、第2の電子スイッチ群16、出力回
路82、および制御回路42から構成される。同図にお
いて、第1の電子スイッチ群15は、一端を共通として
第1の電子スイッチ群15の出力線30とする2個のP
チャンネルMOSトランジスタ31・32で形成されて
いて、他端には電圧V0および電圧V1が印加されてい
る。
11の回路図である。コモンドライバ11は、第1の電
子スイッチ群15、第2の電子スイッチ群16、出力回
路82、および制御回路42から構成される。同図にお
いて、第1の電子スイッチ群15は、一端を共通として
第1の電子スイッチ群15の出力線30とする2個のP
チャンネルMOSトランジスタ31・32で形成されて
いて、他端には電圧V0および電圧V1が印加されてい
る。
【0005】そのゲート端子には第1のタイミング信号
33とインバータ20によるその反転論理信号34とが
入力され、相補形となるよう構成されている。同様に、
第2の電子スイッチ群16は、一端を共通として出力線
36とする2個のNチャンネルMOSトランジスタ37
・38で形成されていて、他端には電圧V4および電圧
V5が印加されていて、同様に相補形となるよう構成さ
れている。
33とインバータ20によるその反転論理信号34とが
入力され、相補形となるよう構成されている。同様に、
第2の電子スイッチ群16は、一端を共通として出力線
36とする2個のNチャンネルMOSトランジスタ37
・38で形成されていて、他端には電圧V4および電圧
V5が印加されていて、同様に相補形となるよう構成さ
れている。
【0006】第1のタイミング信号33が“High”
の時はPチャンネルMOSトランジスタ31が“OF
F”、同じくPチャンネルMOSトランジスタ32が
“ON”、NチャンネルMOSトランジスタ37が“O
FF”、同じくNチャンネルMOSトランジスタ38が
“ON”となるので、第1の電子スイッチ群15の出力
線30には電圧V1が、第2の電子スイッチ群16の出
力線36には電圧V5が現れる。そして、第1のタイミ
ング信号33が“Low”の時は、電圧V0・V4がそ
れぞれ現れる。上記動作によるタイミングチャートを図
5(a)〜(d)に示す。
の時はPチャンネルMOSトランジスタ31が“OF
F”、同じくPチャンネルMOSトランジスタ32が
“ON”、NチャンネルMOSトランジスタ37が“O
FF”、同じくNチャンネルMOSトランジスタ38が
“ON”となるので、第1の電子スイッチ群15の出力
線30には電圧V1が、第2の電子スイッチ群16の出
力線36には電圧V5が現れる。そして、第1のタイミ
ング信号33が“Low”の時は、電圧V0・V4がそ
れぞれ現れる。上記動作によるタイミングチャートを図
5(a)〜(d)に示す。
【0007】次に、出力回路82の回路構成について説
明する。出力回路82は、第1の出力回路44、第2の
出力回路45、…第mの出力回路(図示せず)から構成
される。第1の出力回路44は、1個のPチャンネルM
OSトランジスタ39の一端に第1の電子スイッチ群1
5の出力線30を接続し、1個のNチャンネルMOSト
ランジスタ40の一端に第2の電子スイッチ群16の出
力線36を接続し、それぞれ他端は共通として出力端Q
1に接続される。
明する。出力回路82は、第1の出力回路44、第2の
出力回路45、…第mの出力回路(図示せず)から構成
される。第1の出力回路44は、1個のPチャンネルM
OSトランジスタ39の一端に第1の電子スイッチ群1
5の出力線30を接続し、1個のNチャンネルMOSト
ランジスタ40の一端に第2の電子スイッチ群16の出
力線36を接続し、それぞれ他端は共通として出力端Q
1に接続される。
【0008】前記PチャンネルMOSトランジスタ39
とNチャンネルMOSトランジスタ40のゲートは共通
とし、制御回路42より出力される変換された第2のタ
イミング信号43によって制御されるので、相補形とし
て動作する。このようにして、第1の出力回路44を構
成する。同様にして、第2の出力回路45以降も構成
し、変換された第2のタイミング信号43により制御す
る。
とNチャンネルMOSトランジスタ40のゲートは共通
とし、制御回路42より出力される変換された第2のタ
イミング信号43によって制御されるので、相補形とし
て動作する。このようにして、第1の出力回路44を構
成する。同様にして、第2の出力回路45以降も構成
し、変換された第2のタイミング信号43により制御す
る。
【0009】次に、制御回路42の回路構成について説
明する。制御回路42は、レベルシフタ24、mビット
シフトレジスタ27、EX−NOR48…、およびmビ
ットレベルシフタ28から構成される。
明する。制御回路42は、レベルシフタ24、mビット
シフトレジスタ27、EX−NOR48…、およびmビ
ットレベルシフタ28から構成される。
【0010】入力端子の1つから入力される交流化信号
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。mビットシフトレジスタ27は走査開始
信号25を走査クロック信号26の1パルス毎にシフト
させ、EX−NOR(排他的NORゲート回路)48や
mビットレベルシフタ28を介して、第2のタイミング
信号47および変換された第2のタイミング信号43な
どを作り出している。
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。mビットシフトレジスタ27は走査開始
信号25を走査クロック信号26の1パルス毎にシフト
させ、EX−NOR(排他的NORゲート回路)48や
mビットレベルシフタ28を介して、第2のタイミング
信号47および変換された第2のタイミング信号43な
どを作り出している。
【0011】上記構成のコモンドライバ11の動作を以
下に説明する。
下に説明する。
【0012】交流化信号23が“High”の場合に関
し説明する。第2のタイミング信号47が“Low”の
時、EX−NOR(排他的NORゲート回路)48およ
びレベルシフタ28を経て変換された第2のタイミング
信号43も“Low”である。この時、PチャンネルM
OSトランジスタ39が“ON”、NチャンネルMOS
トランジスタ40が“OFF”となるので、第1の出力
回路44の出力端Q1には出力Y1として第1の電子ス
イッチ群15の出力、すなわち、この時は電圧V1が出
力される。
し説明する。第2のタイミング信号47が“Low”の
時、EX−NOR(排他的NORゲート回路)48およ
びレベルシフタ28を経て変換された第2のタイミング
信号43も“Low”である。この時、PチャンネルM
OSトランジスタ39が“ON”、NチャンネルMOS
トランジスタ40が“OFF”となるので、第1の出力
回路44の出力端Q1には出力Y1として第1の電子ス
イッチ群15の出力、すなわち、この時は電圧V1が出
力される。
【0013】次に、第2のタイミング信号47が“Hi
gh”になると、変換された第2のタイミング信号43
も“High”であるので、PチャンネルMOSトラン
ジスタ39が“OFF”、NチャンネルMOSトランジ
スタ40が“ON”となり、第1の出力回路44の出力
端Q1には出力Y1として第2の電子スイッチ群16の
出力、すなわち、この時は電圧V5が出力される。
gh”になると、変換された第2のタイミング信号43
も“High”であるので、PチャンネルMOSトラン
ジスタ39が“OFF”、NチャンネルMOSトランジ
スタ40が“ON”となり、第1の出力回路44の出力
端Q1には出力Y1として第2の電子スイッチ群16の
出力、すなわち、この時は電圧V5が出力される。
【0014】次に、交流化信号23が“Low”の場合
に関し説明する。第2のタイミング信号47が“Lo
w”の時、変換された第2のタイミング信号43は“H
igh”となるので、出力端Q1には出力Y1として第
2の電子スイッチ群16の出力、すなわち、この時は電
圧V4が出力される。一方、第2のタイミング信号47
が“High”になると、変換された第2のタイミング
信号43は“Low”になるので、出力端Q1には出力
Y1として第1の電子スイッチ群15の出力、すなわ
ち、この時は電圧V0が出力される。
に関し説明する。第2のタイミング信号47が“Lo
w”の時、変換された第2のタイミング信号43は“H
igh”となるので、出力端Q1には出力Y1として第
2の電子スイッチ群16の出力、すなわち、この時は電
圧V4が出力される。一方、第2のタイミング信号47
が“High”になると、変換された第2のタイミング
信号43は“Low”になるので、出力端Q1には出力
Y1として第1の電子スイッチ群15の出力、すなわ
ち、この時は電圧V0が出力される。
【0015】このようにして、交流化信号23と第2の
タイミング信号47とに制御され、第1の出力回路44
は時間によって電圧V0・V1・V4・V5の4レベル
を出力する。第2の出力回路45も出力端Q2から出力
Y2として、時間によって電圧V0・V1・V4・V5
の4レベルを出力する。これを図示したのが図5(e)
〜(j)である。
タイミング信号47とに制御され、第1の出力回路44
は時間によって電圧V0・V1・V4・V5の4レベル
を出力する。第2の出力回路45も出力端Q2から出力
Y2として、時間によって電圧V0・V1・V4・V5
の4レベルを出力する。これを図示したのが図5(e)
〜(j)である。
【0016】また、図6にコモンドライバ11の出力Y
1・Y2・Ym(第mの出力回路の出力)の波形を示
す。
1・Y2・Ym(第mの出力回路の出力)の波形を示
す。
【0017】次に、従来のセグメントドライバについて
以下に説明する。図10に、従来の典型的なセグメント
ドライバ12のブロック図を示す。このセグメントドラ
イバ12は、被制御回路80、mビットシフトレジスタ
58、mビットデータラッチ59、mビットラインラッ
チ60、mビットレベルシフタ61、および交流化信号
用のレベルシフタ回路24から構成される。
以下に説明する。図10に、従来の典型的なセグメント
ドライバ12のブロック図を示す。このセグメントドラ
イバ12は、被制御回路80、mビットシフトレジスタ
58、mビットデータラッチ59、mビットラインラッ
チ60、mビットレベルシフタ61、および交流化信号
用のレベルシフタ回路24から構成される。
【0018】前記セグメントドライバ12の動作を簡単
に説明すると、まず1走査電極分の表示データと1走査
電極分のデータラッチクロックとがmビットシフトレジ
スタ58に加えられると前記表示データが順次シフト入
力され、mビットデータラッチ59に1走査電極分の表
示データが読み込まれる。mビットラインラッチ60
は、前記mビットデータラッチ59に読み込まれた1走
査電極分の表示データを、水平同期信号が加えられると
一度にラッチし、mビットレベルシフタ61を介して被
制御回路80へロードする。
に説明すると、まず1走査電極分の表示データと1走査
電極分のデータラッチクロックとがmビットシフトレジ
スタ58に加えられると前記表示データが順次シフト入
力され、mビットデータラッチ59に1走査電極分の表
示データが読み込まれる。mビットラインラッチ60
は、前記mビットデータラッチ59に読み込まれた1走
査電極分の表示データを、水平同期信号が加えられると
一度にラッチし、mビットレベルシフタ61を介して被
制御回路80へロードする。
【0019】そして、ロードされた表示データと交流化
信号との組み合わせに応じて、各データ電極に対して4
レベルの液晶駆動電圧V0・V2・V3・V5の中から
1つのレベルの電圧が選択され、1走査電極分のセグメ
ントドライバ12の出力Y1・Y2・…Ymが並列的に
セグメント側電極に印加される。
信号との組み合わせに応じて、各データ電極に対して4
レベルの液晶駆動電圧V0・V2・V3・V5の中から
1つのレベルの電圧が選択され、1走査電極分のセグメ
ントドライバ12の出力Y1・Y2・…Ymが並列的に
セグメント側電極に印加される。
【0020】一方、電子科学社出版1979年6月号9
6ページの液晶ディジタルディスプレイ特集(図14)
にマトリックス駆動回路ブロックダイアグラムに出力回
路部の小型化を図った一例が開示されている。前記マト
リックス駆動回路ブロックダイアグラムでは、特に動作
等についての詳細な説明がなされていないが、以下のよ
うな動作にて駆動されると推測される。
6ページの液晶ディジタルディスプレイ特集(図14)
にマトリックス駆動回路ブロックダイアグラムに出力回
路部の小型化を図った一例が開示されている。前記マト
リックス駆動回路ブロックダイアグラムでは、特に動作
等についての詳細な説明がなされていないが、以下のよ
うな動作にて駆動されると推測される。
【0021】説明をより分かりやすくするために、構成
例を図11を用いて説明する。図11は前記被制御回路
80の具体的な回路構成を示すとともに、図10におけ
るmビットシフトレジスタ58、mビットデータラッチ
59、mビットラインラッチ60、mビットレベルシフ
タ61、およびレベルシフタ回路24をまとめて制御回
路84としている。同図においては、第1の電子スイッ
チ群15は、一端を共通として第1の電子スイッチ群1
5の出力線30とする1個のPチャンネルMOSトラン
ジスタ31と1個のPチャンネルMOSトランジスタ3
2とで構成されており、他端には電圧V0および電圧V
3が印加されている。
例を図11を用いて説明する。図11は前記被制御回路
80の具体的な回路構成を示すとともに、図10におけ
るmビットシフトレジスタ58、mビットデータラッチ
59、mビットラインラッチ60、mビットレベルシフ
タ61、およびレベルシフタ回路24をまとめて制御回
路84としている。同図においては、第1の電子スイッ
チ群15は、一端を共通として第1の電子スイッチ群1
5の出力線30とする1個のPチャンネルMOSトラン
ジスタ31と1個のPチャンネルMOSトランジスタ3
2とで構成されており、他端には電圧V0および電圧V
3が印加されている。
【0022】そのゲート端子には第1のタイミング信号
33とインバータ20によるその反転論理信号34とが
入力され、相補形となるよう構成されている。同様に、
第2の電子スイッチ群16は、一端を共通として第2の
電子スイッチ群16の出力線36とする1個のNチャン
ネルMOSトランジスタ37と1個のNチャンネルMO
Sトランジスタ38とで構成されており、他端には電圧
V2および電圧V5が印加されているともに、同様に相
補形となっている。
33とインバータ20によるその反転論理信号34とが
入力され、相補形となるよう構成されている。同様に、
第2の電子スイッチ群16は、一端を共通として第2の
電子スイッチ群16の出力線36とする1個のNチャン
ネルMOSトランジスタ37と1個のNチャンネルMO
Sトランジスタ38とで構成されており、他端には電圧
V2および電圧V5が印加されているともに、同様に相
補形となっている。
【0023】第1のタイミング信号33が“High”
の時は前記PチャンネルMOSトランジスタ31が“O
FF”、同じくPチャンネルMOSトランジスタ32が
“ON”、NチャンネルMOSトランジスタ37が“O
FF”、同じくNチャンネルMOSトランジスタ38が
“ON”となるので、第1の電子スイッチ群15の出力
線30には電圧V3が、第2の電子スイッチ群16の出
力線36には電圧V5が現れる。そして、第1のタイミ
ング信号33が“Low”の時は、第1の電子スイッチ
群15の出力線30には電圧V0が、第2の電子スイッ
チ群16の出力線36には電圧V2が現れる。
の時は前記PチャンネルMOSトランジスタ31が“O
FF”、同じくPチャンネルMOSトランジスタ32が
“ON”、NチャンネルMOSトランジスタ37が“O
FF”、同じくNチャンネルMOSトランジスタ38が
“ON”となるので、第1の電子スイッチ群15の出力
線30には電圧V3が、第2の電子スイッチ群16の出
力線36には電圧V5が現れる。そして、第1のタイミ
ング信号33が“Low”の時は、第1の電子スイッチ
群15の出力線30には電圧V0が、第2の電子スイッ
チ群16の出力線36には電圧V2が現れる。
【0024】次に、出力回路82を構成する第1の出力
回路44においては、1個のPチャンネルMOSトラン
ジスタ39の一端に第1の電子スイッチ群15の出力線
30が接続され、1個のNチャンネルMOSトランジス
タ40の一端に第2の電子スイッチ群16の出力線36
が接続され、それぞれ他端は共通として出力端Q1に接
続される。
回路44においては、1個のPチャンネルMOSトラン
ジスタ39の一端に第1の電子スイッチ群15の出力線
30が接続され、1個のNチャンネルMOSトランジス
タ40の一端に第2の電子スイッチ群16の出力線36
が接続され、それぞれ他端は共通として出力端Q1に接
続される。
【0025】前記PチャンネルMOSトランジスタ39
とNチャンネルMOSトランジスタ40のゲートは共通
とし、制御回路84より出力される変換された第2のタ
イミング信号43によって制御されるので、両トランジ
スタは相補形として動作する。このようにして第1の出
力回路44が構成される。
とNチャンネルMOSトランジスタ40のゲートは共通
とし、制御回路84より出力される変換された第2のタ
イミング信号43によって制御されるので、両トランジ
スタは相補形として動作する。このようにして第1の出
力回路44が構成される。
【0026】第1の出力回路44の動作について説明す
る。第1のタイミング信号33が“High”の場合、
変換された第2のタイミング信号43が“Low”の
時、PチャンネルMOSトランジスタ39が“ON”、
NチャンネルMOSトランジスタ40が“OFF”とな
るので、第1の出力回路44の出力端Q1には出力Y1
として第1の電子スイッチ群15の出力、すなわち、こ
の時は電圧V3が出力される。次に、変換された第2の
タイミング信号43が“High”になると、Pチャン
ネルMOSトランジスタ39が“OFF”、Nチャンネ
ルMOSトランジスタ40が“ON”となり、第1の出
力回路44の出力端Q1には出力Y1として第2の電子
スイッチ群16の出力、すなわち、この時は電圧V5が
出力される。
る。第1のタイミング信号33が“High”の場合、
変換された第2のタイミング信号43が“Low”の
時、PチャンネルMOSトランジスタ39が“ON”、
NチャンネルMOSトランジスタ40が“OFF”とな
るので、第1の出力回路44の出力端Q1には出力Y1
として第1の電子スイッチ群15の出力、すなわち、こ
の時は電圧V3が出力される。次に、変換された第2の
タイミング信号43が“High”になると、Pチャン
ネルMOSトランジスタ39が“OFF”、Nチャンネ
ルMOSトランジスタ40が“ON”となり、第1の出
力回路44の出力端Q1には出力Y1として第2の電子
スイッチ群16の出力、すなわち、この時は電圧V5が
出力される。
【0027】次に、第1のタイミング信号33が“Lo
w”の場合、変換された第2のタイミング信号43が
“High”の時、出力端Q1には出力Y1として第2
の電子スイッチ群16の出力、すなわち、この時は電圧
V2が出力される。一方、変換された第2のタイミング
信号43が“Low”になると、出力端Q1には出力Y
1として第1の電子スイッチ群15の出力、すなわち、
この時は電圧V0が出力される。
w”の場合、変換された第2のタイミング信号43が
“High”の時、出力端Q1には出力Y1として第2
の電子スイッチ群16の出力、すなわち、この時は電圧
V2が出力される。一方、変換された第2のタイミング
信号43が“Low”になると、出力端Q1には出力Y
1として第1の電子スイッチ群15の出力、すなわち、
この時は電圧V0が出力される。
【0028】このようにして、交流化信号23と変換さ
れた第2のタイミング信号43とに制御され、第1の出
力回路44は時間によって電圧V0・V2・V3・V5
の4レベルを出力する。第2の出力回路45も出力端Q
2から出力Y2として、時間によって電圧V0・V2・
V3・V5の4レベルを出力する。
れた第2のタイミング信号43とに制御され、第1の出
力回路44は時間によって電圧V0・V2・V3・V5
の4レベルを出力する。第2の出力回路45も出力端Q
2から出力Y2として、時間によって電圧V0・V2・
V3・V5の4レベルを出力する。
【0029】
【発明が解決しようとする課題】近年、液晶表示装置は
ノートPC以外にCRTモニタに取って換わる液晶モニ
タへの動きが本格化しており、今後も著しい成長が期待
される分野である。その中で、液晶表示装置における液
晶パネルも10.4インチ〜12インチクラスのVGA
やSVGAから、更に大型で高精細な13インチ〜20
インチクラスのXGAやSXGAのパネルが求められて
いる。
ノートPC以外にCRTモニタに取って換わる液晶モニ
タへの動きが本格化しており、今後も著しい成長が期待
される分野である。その中で、液晶表示装置における液
晶パネルも10.4インチ〜12インチクラスのVGA
やSVGAから、更に大型で高精細な13インチ〜20
インチクラスのXGAやSXGAのパネルが求められて
いる。
【0030】しかし、特公平6−61030号公報で開
示されているコモンドライバ11の技術においては、前
記のような大型の液晶パネルを駆動しようとした場合、
第1の電子スイッチ群15または第2の電子スイッチ群
16のトランジスタを介して出力回路82のPチャンネ
ルMOSトランジスタ39またはNチャンネルMOSト
ランジスタ40を駆動しなければならず(計2段分)、
その分、前記第1の電子スイッチ群15または前記第2
の電子スイッチ群16のトランジスタと出力回路82の
トランジスタサイズを大きくして出力のインピーダンス
を下げなければならない(単純に前記2段分のトランジ
スタが直列に接続されていると考えて計算しても約2倍
だけトランジスタサイズを大きくする必要がある)。そ
の結果、チップサイズの増大を招き、コストが高くなる
という問題がある。
示されているコモンドライバ11の技術においては、前
記のような大型の液晶パネルを駆動しようとした場合、
第1の電子スイッチ群15または第2の電子スイッチ群
16のトランジスタを介して出力回路82のPチャンネ
ルMOSトランジスタ39またはNチャンネルMOSト
ランジスタ40を駆動しなければならず(計2段分)、
その分、前記第1の電子スイッチ群15または前記第2
の電子スイッチ群16のトランジスタと出力回路82の
トランジスタサイズを大きくして出力のインピーダンス
を下げなければならない(単純に前記2段分のトランジ
スタが直列に接続されていると考えて計算しても約2倍
だけトランジスタサイズを大きくする必要がある)。そ
の結果、チップサイズの増大を招き、コストが高くなる
という問題がある。
【0031】また、従来のコモンドライバ11を液晶パ
ネルに実装し動作させた場合、電圧V0・V1・V4・
V5の各々は、前記2段のトランジスタの分減衰され、
本来必要とする駆動電圧が得られないことによって発生
する表示品位の低下と、出力回路82が第1および第2
の電子スイッチ群15・16より遠くなるにつれて、電
圧V0・V1・V4・V5の各々がが減衰され、その結
果、表示むらが発生するという問題がある。
ネルに実装し動作させた場合、電圧V0・V1・V4・
V5の各々は、前記2段のトランジスタの分減衰され、
本来必要とする駆動電圧が得られないことによって発生
する表示品位の低下と、出力回路82が第1および第2
の電子スイッチ群15・16より遠くなるにつれて、電
圧V0・V1・V4・V5の各々がが減衰され、その結
果、表示むらが発生するという問題がある。
【0032】さらに、図11に示されたセグメントドラ
イバ12によって前記のような大型の液晶パネルを駆動
しようとした場合、第1の電子スイッチ群15または第
2の電子スイッチ群16のトランジスタを介して出力回
路82のPチャンネルMOSトランジスタ39またはN
チャンネルMOSトランジスタ40を駆動しなければな
らず(計2段分)、コモンドライバ11の場合と同様
に、その分第1の電子スイッチ群15または第2の電子
スイッチ群16のトランジスタサイズを大きくして出力
のインピーダンスを下げなければならず、その結果、チ
ップサイズの増大を招き、コストが高くなるという問題
がある。
イバ12によって前記のような大型の液晶パネルを駆動
しようとした場合、第1の電子スイッチ群15または第
2の電子スイッチ群16のトランジスタを介して出力回
路82のPチャンネルMOSトランジスタ39またはN
チャンネルMOSトランジスタ40を駆動しなければな
らず(計2段分)、コモンドライバ11の場合と同様
に、その分第1の電子スイッチ群15または第2の電子
スイッチ群16のトランジスタサイズを大きくして出力
のインピーダンスを下げなければならず、その結果、チ
ップサイズの増大を招き、コストが高くなるという問題
がある。
【0033】また、前記セグメントドライバ12を液晶
パネルに実装して動作させた場合、電圧V0・V2・V
3・V5の各々は、前記2段のトランジスタの分減衰さ
れ、本来必要とする駆動電圧が得られないことによって
発生する表示品位の低下と、出力回路82が第1および
第2の電子スイッチ群15・16より遠くなるにつれ
て、電圧V0・V2・V3・V5の各々が減衰され、そ
の結果、表示むらが発生するという問題がある。
パネルに実装して動作させた場合、電圧V0・V2・V
3・V5の各々は、前記2段のトランジスタの分減衰さ
れ、本来必要とする駆動電圧が得られないことによって
発生する表示品位の低下と、出力回路82が第1および
第2の電子スイッチ群15・16より遠くなるにつれ
て、電圧V0・V2・V3・V5の各々が減衰され、そ
の結果、表示むらが発生するという問題がある。
【0034】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、チップサイズの小型化並
びにコストダウンを図りながら高表示品位を実現するこ
とのできる液晶駆動回路を提供することにある。
たものであって、その目的は、チップサイズの小型化並
びにコストダウンを図りながら高表示品位を実現するこ
とのできる液晶駆動回路を提供することにある。
【0035】
【課題を解決するための手段】請求項1に係る発明の液
晶駆動回路は、上記課題を解決するために、液晶駆動電
圧を2系統のボルテージフォロワのオペアンプ回路を介
して選択出力させる電圧選択回路を設けてなることを特
徴としている。
晶駆動回路は、上記課題を解決するために、液晶駆動電
圧を2系統のボルテージフォロワのオペアンプ回路を介
して選択出力させる電圧選択回路を設けてなることを特
徴としている。
【0036】上記の発明によれば、電圧選択回路によっ
て液晶駆動電圧を2系統のボルテージフォロワのオペア
ンプ回路を介して選択出力させるので、液晶駆動電圧を
最終的に外部に出力する出力部のトランジスタの面積を
大型化することなく、出力インピーダンスを低くするこ
とができる。また、本発明の液晶駆動回路を液晶パネル
に実装して動作させた場合、液晶駆動電圧を減衰させる
ことなく正確に液晶パネルに供給することができるの
で、高表示品位を実現することができる。
て液晶駆動電圧を2系統のボルテージフォロワのオペア
ンプ回路を介して選択出力させるので、液晶駆動電圧を
最終的に外部に出力する出力部のトランジスタの面積を
大型化することなく、出力インピーダンスを低くするこ
とができる。また、本発明の液晶駆動回路を液晶パネル
に実装して動作させた場合、液晶駆動電圧を減衰させる
ことなく正確に液晶パネルに供給することができるの
で、高表示品位を実現することができる。
【0037】従って、従来と比較してチップサイズの小
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができる。
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができる。
【0038】請求項2に係る発明の液晶駆動回路は、上
記課題を解決するために、複数種類の液晶駆動電圧をそ
の出力タイミングを決定するタイミング信号に基づいて
出力する電圧出力回路と、前記電圧出力回路より出力さ
れた液晶駆動電圧から液晶駆動用の信号線のそれぞれに
適した液晶駆動電圧をスイッチング動作により選択して
前記信号線に出力する複数の電圧出力用電子スイッチ群
と、上記電圧出力用電子スイッチ群のそれぞれが前記電
圧出力回路より出力された液晶駆動電圧からいずれを選
択するかを前記タイミング信号に基づいて制御する制御
回路とを有する液晶駆動回路において、前記電圧出力回
路は、外部から供給される複数種類の液晶駆動電圧のう
ちの1種類を選択して前記電圧出力用電子スイッチ群に
出力するボルテージフォロワの第1のオペアンプ回路
と、前記液晶駆動電圧のうちの他の1種類を選択して前
記電圧出力用電子スイッチ群に出力するボルテージフォ
ロワの第2のオペアンプ回路とからなる電圧選択回路で
あることを特徴としている。
記課題を解決するために、複数種類の液晶駆動電圧をそ
の出力タイミングを決定するタイミング信号に基づいて
出力する電圧出力回路と、前記電圧出力回路より出力さ
れた液晶駆動電圧から液晶駆動用の信号線のそれぞれに
適した液晶駆動電圧をスイッチング動作により選択して
前記信号線に出力する複数の電圧出力用電子スイッチ群
と、上記電圧出力用電子スイッチ群のそれぞれが前記電
圧出力回路より出力された液晶駆動電圧からいずれを選
択するかを前記タイミング信号に基づいて制御する制御
回路とを有する液晶駆動回路において、前記電圧出力回
路は、外部から供給される複数種類の液晶駆動電圧のう
ちの1種類を選択して前記電圧出力用電子スイッチ群に
出力するボルテージフォロワの第1のオペアンプ回路
と、前記液晶駆動電圧のうちの他の1種類を選択して前
記電圧出力用電子スイッチ群に出力するボルテージフォ
ロワの第2のオペアンプ回路とからなる電圧選択回路で
あることを特徴としている。
【0039】上記の発明によれば、電圧出力回路は外部
から供給される複数種類の液晶駆動電圧から所定のもの
を選択する機能を有している。すなわち、ボルテージフ
ォロワの第1のオペアンプ回路によって、前記液晶駆動
電圧のうちの1種類を選択して電圧出力用電子スイッチ
群に出力するとともに、ボルテージフォロワの第2のオ
ペアンプ回路によって、前記液晶駆動電圧のうちの他の
1種類を選択して電圧出力用電子スイッチ群に出力す
る。
から供給される複数種類の液晶駆動電圧から所定のもの
を選択する機能を有している。すなわち、ボルテージフ
ォロワの第1のオペアンプ回路によって、前記液晶駆動
電圧のうちの1種類を選択して電圧出力用電子スイッチ
群に出力するとともに、ボルテージフォロワの第2のオ
ペアンプ回路によって、前記液晶駆動電圧のうちの他の
1種類を選択して電圧出力用電子スイッチ群に出力す
る。
【0040】このように、電圧選択回路によって液晶駆
動電圧を第1のオペアンプ回路と第2のオペアンプ回路
との2系統のボルテージフォロワのオペアンプ回路を介
して選択出力させるので、液晶駆動電圧を最終的に外部
に出力する電圧出力用電子スイッチ群のトランジスタの
面積を大型化することなく、出力インピーダンスを低く
することができる。また、本発明の液晶駆動回路を液晶
パネルに実装して動作させた場合、液晶駆動電圧を減衰
させることなく正確に液晶パネルに供給することができ
るので、高表示品位を実現することができる。
動電圧を第1のオペアンプ回路と第2のオペアンプ回路
との2系統のボルテージフォロワのオペアンプ回路を介
して選択出力させるので、液晶駆動電圧を最終的に外部
に出力する電圧出力用電子スイッチ群のトランジスタの
面積を大型化することなく、出力インピーダンスを低く
することができる。また、本発明の液晶駆動回路を液晶
パネルに実装して動作させた場合、液晶駆動電圧を減衰
させることなく正確に液晶パネルに供給することができ
るので、高表示品位を実現することができる。
【0041】従って、従来と比較してチップサイズの小
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができる。
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができる。
【0042】請求項3に係る発明の液晶駆動回路は、上
記課題を解決するために、外部より供給される複数種類
の液晶駆動電圧のうちの1種類を選択して出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して出力するボルテー
ジフォロワの第2のオペアンプ回路とを含み、前記第1
のオペアンプ回路および第2のオペアンプ回路の複数の
非反転入力には前記液晶駆動電圧が供給され、前記第1
のオペアンプ回路および第2のオペアンプ回路の反転入
力のそれぞれには自身の出力が帰還され、前記第1のオ
ペアンプ回路および第2のオペアンプ回路の開閉タイミ
ングを決定して前記液晶駆動電圧を切換えて選択出力さ
せる第1のタイミング信号とその反転論理信号とが入力
される電圧選択回路と、おのおの1個の相補形に開閉す
るPチャンネルMOSトランジスタとNチャンネルMO
Sトランジスタとの組を複数含み、前記PチャンネルM
OSトランジスタと前記NチャンネルMOSトランジス
タとの一端を共通として走査信号線への出力端となし、
他端のうちの前記PチャンネルMOSトランジスタ側が
前記電圧選択回路の前記第1のオペアンプ回路の出力端
に、前記NチャンネルMOSトランジスタ側が前記電圧
選択回路の前記第2のオペアンプ回路の出力端に接続さ
れた電圧出力用電子スイッチ群と、所定ビットのデータ
からなる走査信号が順次シフト入力されると前記走査信
号を第2のタイミング信号として出力するシフトレジス
タと、前記第2のタイミング信号と所定の基準信号との
排他的論理和否定を出力する排他的論理ゲート回路と、
前記排他的論理ゲート回路からの出力信号の振幅を変換
して前記電圧出力用電子スイッチ群の前記Pチャンネル
MOSトランジスタおよび前記NチャンネルMOSトラ
ンジスタの開閉制御用の変換された第2のタイミング信
号を出力するレベルシフタとを含む制御回路と、を有す
ることを特徴としている。
記課題を解決するために、外部より供給される複数種類
の液晶駆動電圧のうちの1種類を選択して出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して出力するボルテー
ジフォロワの第2のオペアンプ回路とを含み、前記第1
のオペアンプ回路および第2のオペアンプ回路の複数の
非反転入力には前記液晶駆動電圧が供給され、前記第1
のオペアンプ回路および第2のオペアンプ回路の反転入
力のそれぞれには自身の出力が帰還され、前記第1のオ
ペアンプ回路および第2のオペアンプ回路の開閉タイミ
ングを決定して前記液晶駆動電圧を切換えて選択出力さ
せる第1のタイミング信号とその反転論理信号とが入力
される電圧選択回路と、おのおの1個の相補形に開閉す
るPチャンネルMOSトランジスタとNチャンネルMO
Sトランジスタとの組を複数含み、前記PチャンネルM
OSトランジスタと前記NチャンネルMOSトランジス
タとの一端を共通として走査信号線への出力端となし、
他端のうちの前記PチャンネルMOSトランジスタ側が
前記電圧選択回路の前記第1のオペアンプ回路の出力端
に、前記NチャンネルMOSトランジスタ側が前記電圧
選択回路の前記第2のオペアンプ回路の出力端に接続さ
れた電圧出力用電子スイッチ群と、所定ビットのデータ
からなる走査信号が順次シフト入力されると前記走査信
号を第2のタイミング信号として出力するシフトレジス
タと、前記第2のタイミング信号と所定の基準信号との
排他的論理和否定を出力する排他的論理ゲート回路と、
前記排他的論理ゲート回路からの出力信号の振幅を変換
して前記電圧出力用電子スイッチ群の前記Pチャンネル
MOSトランジスタおよび前記NチャンネルMOSトラ
ンジスタの開閉制御用の変換された第2のタイミング信
号を出力するレベルシフタとを含む制御回路と、を有す
ることを特徴としている。
【0043】上記の発明によれば、従来のコモンドライ
バにおける第1の電子スイッチ群および第2の電子スイ
ッチ群の配列を、第1のオペアンプ回路および第2のオ
ペアンプ回路という2系統のボルテージフォロワのオペ
アンプ回路からなる電圧選択回路に変更する。
バにおける第1の電子スイッチ群および第2の電子スイ
ッチ群の配列を、第1のオペアンプ回路および第2のオ
ペアンプ回路という2系統のボルテージフォロワのオペ
アンプ回路からなる電圧選択回路に変更する。
【0044】従来、第1の電子スイッチ群または第2の
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
【0045】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。すなわち、従来と比較してチップサイズの小型化並
びにコストダウンを実現することができるものである。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。すなわち、従来と比較してチップサイズの小型化並
びにコストダウンを実現することができるものである。
【0046】また、本発明の液晶駆動回路(コモンドラ
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
る。
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
る。
【0047】請求項4に係る発明の液晶駆動回路は、上
記課題を解決するために、外部より供給される複数種類
の液晶駆動電圧のうちの1種類を選択して出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して出力するボルテー
ジフォロワの第2のオペアンプ回路とを含み、前記第1
のオペアンプ回路および第2のオペアンプ回路の複数の
非反転入力には前記液晶駆動電圧が供給され、前記第1
のオペアンプ回路および第2のオペアンプ回路の反転入
力のそれぞれには自身の出力が帰還され、前記第1のオ
ペアンプ回路および第2のオペアンプ回路の開閉タイミ
ングを決定して前記液晶駆動電圧を切換えて選択出力さ
せる第1のタイミング信号とその反転論理信号とが入力
される電圧選択回路と、おのおの1個の相補形に開閉す
るPチャンネルMOSトランジスタとNチャンネルMO
Sトランジスタとの組を複数含み、前記PチャンネルM
OSトランジスタと前記NチャンネルMOSトランジス
タとの一端を共通としてデータ信号線への出力端とな
し、他端のうちの前記PチャンネルMOSトランジスタ
側が前記電圧選択回路の前記第1のオペアンプ回路の出
力端に、前記NチャンネルMOSトランジスタ側が前記
電圧選択回路の前記第2のオペアンプ回路の出力端に接
続された電圧出力用電子スイッチ群と、所定ビットのデ
ータからなる表示データが順次シフト入力されるシフト
レジスタと、前記シフトレジスタに入力された前記表示
データを読み込むデータラッチと、前記データラッチに
読み込まれた前記表示データを読み込んで出力信号とし
ての第2のタイミング信号を出力するラインラッチと、
前記第2のタイミング信号と所定の基準信号との排他的
論理和を第3のタイミング信号として出力する排他的論
理ゲート回路と、前記第3のタイミング信号の振幅を変
換して前記電圧出力用電子スイッチ群の前記Pチャンネ
ルMOSトランジスタおよび前記NチャンネルMOSト
ランジスタの開閉制御用の第4のタイミング信号を出力
するレベルシフタとを含む制御回路と、を有することを
特徴としている。
記課題を解決するために、外部より供給される複数種類
の液晶駆動電圧のうちの1種類を選択して出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して出力するボルテー
ジフォロワの第2のオペアンプ回路とを含み、前記第1
のオペアンプ回路および第2のオペアンプ回路の複数の
非反転入力には前記液晶駆動電圧が供給され、前記第1
のオペアンプ回路および第2のオペアンプ回路の反転入
力のそれぞれには自身の出力が帰還され、前記第1のオ
ペアンプ回路および第2のオペアンプ回路の開閉タイミ
ングを決定して前記液晶駆動電圧を切換えて選択出力さ
せる第1のタイミング信号とその反転論理信号とが入力
される電圧選択回路と、おのおの1個の相補形に開閉す
るPチャンネルMOSトランジスタとNチャンネルMO
Sトランジスタとの組を複数含み、前記PチャンネルM
OSトランジスタと前記NチャンネルMOSトランジス
タとの一端を共通としてデータ信号線への出力端とな
し、他端のうちの前記PチャンネルMOSトランジスタ
側が前記電圧選択回路の前記第1のオペアンプ回路の出
力端に、前記NチャンネルMOSトランジスタ側が前記
電圧選択回路の前記第2のオペアンプ回路の出力端に接
続された電圧出力用電子スイッチ群と、所定ビットのデ
ータからなる表示データが順次シフト入力されるシフト
レジスタと、前記シフトレジスタに入力された前記表示
データを読み込むデータラッチと、前記データラッチに
読み込まれた前記表示データを読み込んで出力信号とし
ての第2のタイミング信号を出力するラインラッチと、
前記第2のタイミング信号と所定の基準信号との排他的
論理和を第3のタイミング信号として出力する排他的論
理ゲート回路と、前記第3のタイミング信号の振幅を変
換して前記電圧出力用電子スイッチ群の前記Pチャンネ
ルMOSトランジスタおよび前記NチャンネルMOSト
ランジスタの開閉制御用の第4のタイミング信号を出力
するレベルシフタとを含む制御回路と、を有することを
特徴としている。
【0048】上記の発明によれば、従来のセグメントド
ライバにおける第1の電子スイッチ群および第2の電子
スイッチ群の配列を、第1のオペアンプ回路および第2
のオペアンプ回路という2系統のボルテージフォロワの
オペアンプ回路からなる電圧選択回路に変更する。
ライバにおける第1の電子スイッチ群および第2の電子
スイッチ群の配列を、第1のオペアンプ回路および第2
のオペアンプ回路という2系統のボルテージフォロワの
オペアンプ回路からなる電圧選択回路に変更する。
【0049】従来、第1の電子スイッチ群または第2の
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
【0050】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズの低減はチップ
面積の小型化に非常に有効である)、大画面化や多出力
化にも適したセグメントライバを容易に実現することが
できる。すなわち、従来と比較してチップサイズの小型
化並びにコストダウンを実現することができるものであ
る。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズの低減はチップ
面積の小型化に非常に有効である)、大画面化や多出力
化にも適したセグメントライバを容易に実現することが
できる。すなわち、従来と比較してチップサイズの小型
化並びにコストダウンを実現することができるものであ
る。
【0051】また、本発明の液晶駆動回路(セグメント
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できる。
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できる。
【0052】請求項5に係る発明の液晶駆動回路は、上
記課題を解決するために、請求項2ないし4のいずれか
に記載の液晶駆動回路において、前記電圧選択回路の第
1のオペアンプ回路は外部から供給される前記液晶駆動
電圧を高電圧側の電源電圧付近で使用するNチャンネル
MOSトランジスタ構成の差動増幅器により構成され、
第2のオペアンプ回路は外部から供給される前記液晶駆
動電圧を低電圧側の電源電圧側付近で使用するPチャン
ネルMOSトランジスタ構成の差動増幅器により構成さ
れることを特徴としている。
記課題を解決するために、請求項2ないし4のいずれか
に記載の液晶駆動回路において、前記電圧選択回路の第
1のオペアンプ回路は外部から供給される前記液晶駆動
電圧を高電圧側の電源電圧付近で使用するNチャンネル
MOSトランジスタ構成の差動増幅器により構成され、
第2のオペアンプ回路は外部から供給される前記液晶駆
動電圧を低電圧側の電源電圧側付近で使用するPチャン
ネルMOSトランジスタ構成の差動増幅器により構成さ
れることを特徴としている。
【0053】上記の発明によれば、フルダイナミックレ
ンジ対応のオペアンプを用いなくとも、第1のオペアン
プ回路の入力電圧(液晶駆動電圧)を高電圧側の電源電
圧付近で使用するとともに、第2のオペアンプ回路の入
力電圧(液晶駆動電圧)を低電圧側の電源電圧付近で使
用するため、第1のオペアンプ回路の入力電圧はNチャ
ンネルMOSトランジスタ構成の差動増幅器で対応可能
であり、第2のオペアンプ回路の入力電圧はPチャンネ
ルMOSトランジスタ構成の差動増幅器で対応可能であ
る。従って、素子数を増加させることなく、一般的な差
動増幅器で、入力された液晶駆動電圧をカットせずに出
力することができる電圧選択回路を実現する。
ンジ対応のオペアンプを用いなくとも、第1のオペアン
プ回路の入力電圧(液晶駆動電圧)を高電圧側の電源電
圧付近で使用するとともに、第2のオペアンプ回路の入
力電圧(液晶駆動電圧)を低電圧側の電源電圧付近で使
用するため、第1のオペアンプ回路の入力電圧はNチャ
ンネルMOSトランジスタ構成の差動増幅器で対応可能
であり、第2のオペアンプ回路の入力電圧はPチャンネ
ルMOSトランジスタ構成の差動増幅器で対応可能であ
る。従って、素子数を増加させることなく、一般的な差
動増幅器で、入力された液晶駆動電圧をカットせずに出
力することができる電圧選択回路を実現する。
【0054】
【発明の実施の形態】〔実施の形態1〕本発明の液晶駆
動回路の一実施の形態について図1ないし図3を用いて
説明すれば、以下の通りである。
動回路の一実施の形態について図1ないし図3を用いて
説明すれば、以下の通りである。
【0055】図1に本実施の形態の液晶駆動回路として
のコモンドライバ1の回路構成を示す。コモンドライバ
1は、電圧選択回路46、出力回路82、および制御回
路42から構成される。
のコモンドライバ1の回路構成を示す。コモンドライバ
1は、電圧選択回路46、出力回路82、および制御回
路42から構成される。
【0056】まず、図1で構成された電圧選択回路(電
圧出力回路)46について説明する。電圧選択回路46
は、2系統のボルテージフォロワの第1および第2のオ
ペアンプ回路29・35およびインバータ20で構成さ
れ、前記第1のオペアンプ回路29の非反転入力の+
1,+2側には外部から液晶駆動電圧としての電圧V0
・V1とが供給され、反転入力の−側には前記第1のオ
ペアンプ回路29の出力が帰還されている。
圧出力回路)46について説明する。電圧選択回路46
は、2系統のボルテージフォロワの第1および第2のオ
ペアンプ回路29・35およびインバータ20で構成さ
れ、前記第1のオペアンプ回路29の非反転入力の+
1,+2側には外部から液晶駆動電圧としての電圧V0
・V1とが供給され、反転入力の−側には前記第1のオ
ペアンプ回路29の出力が帰還されている。
【0057】また、前記第1のオペアンプ回路29内部
の入力トランジスタに、前記電圧V0・V1のどちらか
一方を切換えて出力するための第1のタイミング信号3
3とインバータ20によるその反転論理信号34とが入
力され、入力トランジスタ同士は相補形となるように構
成される。
の入力トランジスタに、前記電圧V0・V1のどちらか
一方を切換えて出力するための第1のタイミング信号3
3とインバータ20によるその反転論理信号34とが入
力され、入力トランジスタ同士は相補形となるように構
成される。
【0058】同様に、第2のオペアンプ回路35の非反
転入力の+1,+2側には外部から液晶駆動電圧として
の電圧V4・V5とが接続され、反転入力の−側には前
記第2のオペアンプ回路35の出力が帰還されている。
また、前記第2のオペアンプ回路35内部の入力トラン
ジスタに、前記電圧V4・V5のどちらか一方を切換え
て出力するための第1のタイミング信号33とインバー
タ20によるその反転論理信号34とが入力され、入力
トランジスタ同士は相補形となるように構成される。
転入力の+1,+2側には外部から液晶駆動電圧として
の電圧V4・V5とが接続され、反転入力の−側には前
記第2のオペアンプ回路35の出力が帰還されている。
また、前記第2のオペアンプ回路35内部の入力トラン
ジスタに、前記電圧V4・V5のどちらか一方を切換え
て出力するための第1のタイミング信号33とインバー
タ20によるその反転論理信号34とが入力され、入力
トランジスタ同士は相補形となるように構成される。
【0059】上記電圧選択回路46の動作としては、第
1のタイミング信号33が“High”の時、前記第1
のオペアンプ回路29の出力には電圧V1が、第2のオ
ペアンプ回路35の出力には電圧V5が現れる。そし
て、第1のタイミング信号33が“Low”の時は、前
記第1のオペアンプ回路29の出力には電圧V0が、第
2のオペアンプ回路35の出力には電圧V4が現れる。
1のタイミング信号33が“High”の時、前記第1
のオペアンプ回路29の出力には電圧V1が、第2のオ
ペアンプ回路35の出力には電圧V5が現れる。そし
て、第1のタイミング信号33が“Low”の時は、前
記第1のオペアンプ回路29の出力には電圧V0が、第
2のオペアンプ回路35の出力には電圧V4が現れる。
【0060】表1に、第1および第2のオペアンプ回路
29・35の出力と交流化信号23との関係を示す。
29・35の出力と交流化信号23との関係を示す。
【0061】
【表1】
【0062】上記動作についてのタイミングチャートを
図2(a)〜(d)に示す。
図2(a)〜(d)に示す。
【0063】第1のオペアンプ回路29および第2のオ
ペアンプ回路35の具体的な回路構成を図3(a),
(b)に示す。
ペアンプ回路35の具体的な回路構成を図3(a),
(b)に示す。
【0064】同図に示すように、電圧選択回路46の第
1オペアンプ回路29はNチャンネルMOSトランジス
タ構成の差動増幅器により構成され、第2のオペアンプ
回路35はPチャンネルMOSトランジスタ構成の差動
増幅器により構成されている。入力トランジスタのゲー
トに入力される第1のタイミング信号33とその反転論
理信号34とは、電圧V0・V1・V4・V5のそれぞ
れがゲートに印加されたMOSトランジスタを選択する
ためのスイッチ信号として機能する。第1のタイミング
信号33およびその反転論理信号34によって入力トラ
ンジスタのいずれかが“ON”状態となることで、電圧
V0・V1のいずれか一方が出力線30に出力され、ま
た電圧V4・V5のいずれか一方が出力線36に出力さ
れる。表2に、これら差動増幅器の入出力の関係を示
す。
1オペアンプ回路29はNチャンネルMOSトランジス
タ構成の差動増幅器により構成され、第2のオペアンプ
回路35はPチャンネルMOSトランジスタ構成の差動
増幅器により構成されている。入力トランジスタのゲー
トに入力される第1のタイミング信号33とその反転論
理信号34とは、電圧V0・V1・V4・V5のそれぞ
れがゲートに印加されたMOSトランジスタを選択する
ためのスイッチ信号として機能する。第1のタイミング
信号33およびその反転論理信号34によって入力トラ
ンジスタのいずれかが“ON”状態となることで、電圧
V0・V1のいずれか一方が出力線30に出力され、ま
た電圧V4・V5のいずれか一方が出力線36に出力さ
れる。表2に、これら差動増幅器の入出力の関係を示
す。
【0065】
【表2】
【0066】これらの差動増幅器は、一般的に、入力す
る信号の電源電圧の全範囲に対応した電圧を出力するフ
ルダイナミックレンジのものではない。差動増幅器の入
力段に使用されているMOSトランジスタ(ゲートに電
圧V0・V1・V4・V5のいずれかが印加されている
MOSトランジスタ)は通常、しきい値電圧Vthを有
しており、電圧|Vth|だけカットされるためであ
る。例えば、NチャンネルMOSトランジスタのしきい
値電圧VthをVth(N)、PチャンネルMOSトラ
ンジスタのしきい値電圧VthをVth(P)、大地電
位をGND、電源電圧をVccとすると、図3(a)に
おいては、GND+Vth(N)の領域分、図3(b)
においては、Vcc−|Vth(P)|の領域分だけカ
ットされる。フルダイナミックレンジ対応の差動増幅器
の場合は、電圧|Vth|の電圧分を補う回路が別途必
要になる。
る信号の電源電圧の全範囲に対応した電圧を出力するフ
ルダイナミックレンジのものではない。差動増幅器の入
力段に使用されているMOSトランジスタ(ゲートに電
圧V0・V1・V4・V5のいずれかが印加されている
MOSトランジスタ)は通常、しきい値電圧Vthを有
しており、電圧|Vth|だけカットされるためであ
る。例えば、NチャンネルMOSトランジスタのしきい
値電圧VthをVth(N)、PチャンネルMOSトラ
ンジスタのしきい値電圧VthをVth(P)、大地電
位をGND、電源電圧をVccとすると、図3(a)に
おいては、GND+Vth(N)の領域分、図3(b)
においては、Vcc−|Vth(P)|の領域分だけカ
ットされる。フルダイナミックレンジ対応の差動増幅器
の場合は、電圧|Vth|の電圧分を補う回路が別途必
要になる。
【0067】しかしながら、本実施の形態における差動
増幅器は、フルダイナミックレンジ対応のオペアンプを
用いなくとも、電圧V0・V1をVcc側(高電圧側)
の電源電圧付近で使用するとともに、電圧V4・V5を
GND側(低電圧側)の電源電圧付近で使用しているた
め、電圧V0・V1はNチャンネルMOSトランジスタ
構成の差動増幅器で対応可能であり、電圧V4・V5は
PチャンネルMOSトランジスタ構成の差動増幅器で対
応可能である。従って、素子数を増加させることなく、
一般的な差動増幅器で、入力された電圧V0・V1・V
4・V5をカットせずに出力することができる電圧選択
回路を実現している。
増幅器は、フルダイナミックレンジ対応のオペアンプを
用いなくとも、電圧V0・V1をVcc側(高電圧側)
の電源電圧付近で使用するとともに、電圧V4・V5を
GND側(低電圧側)の電源電圧付近で使用しているた
め、電圧V0・V1はNチャンネルMOSトランジスタ
構成の差動増幅器で対応可能であり、電圧V4・V5は
PチャンネルMOSトランジスタ構成の差動増幅器で対
応可能である。従って、素子数を増加させることなく、
一般的な差動増幅器で、入力された電圧V0・V1・V
4・V5をカットせずに出力することができる電圧選択
回路を実現している。
【0068】次に、図1に示す電圧出力用電子スイッチ
群としての出力回路82の回路構成について説明する。
出力回路82は、第1の出力回路44、第2の出力回路
45、…第mの出力回路(図示せず)から構成される。
群としての出力回路82の回路構成について説明する。
出力回路82は、第1の出力回路44、第2の出力回路
45、…第mの出力回路(図示せず)から構成される。
【0069】図1に示すように、第1の出力回路44
は、1個のPチャンネルMOSトランジスタ39の一端
に第1のオペアンプ回路29の出力線30を接続し、1
個のNチャンネルMOSトランジスタ40の一端に第2
のオペアンプ回路35の出力線36を接続し、それぞれ
他端は共通として出力端Q1に接続される。出力端Q1
は、図示しない走査信号線に接続されている。前記Pチ
ャンネルMOSトランジスタ39とNチャンネルMOS
トランジスタ40とのゲートは共通とし、従来と同様
に、制御回路42より出力され変換された第2のタイミ
ング信号43によって制御され、相補形として動作す
る。
は、1個のPチャンネルMOSトランジスタ39の一端
に第1のオペアンプ回路29の出力線30を接続し、1
個のNチャンネルMOSトランジスタ40の一端に第2
のオペアンプ回路35の出力線36を接続し、それぞれ
他端は共通として出力端Q1に接続される。出力端Q1
は、図示しない走査信号線に接続されている。前記Pチ
ャンネルMOSトランジスタ39とNチャンネルMOS
トランジスタ40とのゲートは共通とし、従来と同様
に、制御回路42より出力され変換された第2のタイミ
ング信号43によって制御され、相補形として動作す
る。
【0070】以上により、第1の出力回路44が構成さ
れ、同様に、第2、第3と多数の出力回路を構成してお
り、前記変換された第2のタイミング信号43によって
制御される。
れ、同様に、第2、第3と多数の出力回路を構成してお
り、前記変換された第2のタイミング信号43によって
制御される。
【0071】次に、図1に示す制御回路42の回路構成
について説明する。制御回路42は、レベルシフタ2
4、mビットシフトレジスタ27、EX−NOR48
…、およびmビットレベルシフタ28から構成される。
について説明する。制御回路42は、レベルシフタ2
4、mビットシフトレジスタ27、EX−NOR48
…、およびmビットレベルシフタ28から構成される。
【0072】入力端子の1つから入力される交流化信号
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。mビットシフトレジスタ27は、走査信
号としての走査開始信号25を走査クロック信号26の
1パルス毎にシフトさせ、排他的論理ゲート回路として
のEX−NOR(排他的NORゲート回路)48やmビ
ットレベルシフタ28を介して、第2のタイミング信号
47および変換された第2のタイミング信号43などを
作り出している。
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。mビットシフトレジスタ27は、走査信
号としての走査開始信号25を走査クロック信号26の
1パルス毎にシフトさせ、排他的論理ゲート回路として
のEX−NOR(排他的NORゲート回路)48やmビ
ットレベルシフタ28を介して、第2のタイミング信号
47および変換された第2のタイミング信号43などを
作り出している。
【0073】図1の構成のコモンドライバ1の動作につ
いて以下に説明する。
いて以下に説明する。
【0074】交流化信号23が“High”の場合に関
し説明する。第2のタイミング信号47が“Low”の
時、EX−NOR(排他的NORゲート回路)48およ
びレベルシフタ28を経て変換された第2のタイミング
信号43も“Low”である。この時、PチャンネルM
OSトランジスタ39が“ON”、NチャンネルMOS
トランジスタ40が“OFF”となるので、第1の出力
回路44の出力端Q1には出力Y1として第1のオペア
ンプ回路29の出力、すなわち電圧V1が出力される。
し説明する。第2のタイミング信号47が“Low”の
時、EX−NOR(排他的NORゲート回路)48およ
びレベルシフタ28を経て変換された第2のタイミング
信号43も“Low”である。この時、PチャンネルM
OSトランジスタ39が“ON”、NチャンネルMOS
トランジスタ40が“OFF”となるので、第1の出力
回路44の出力端Q1には出力Y1として第1のオペア
ンプ回路29の出力、すなわち電圧V1が出力される。
【0075】次に、第2のタイミング信号47が“Hi
gh”になると、変換された第2のタイミング信号43
も“High”であるので、PチャンネルMOSトラン
ジスタ39が“OFF”、NチャンネルMOSトランジ
スタ40が“ON”となり、第1の出力回路44の出力
端Q1には出力Y1として第2のオペアンプ回路35の
出力、すなわち電圧V5が出力される。
gh”になると、変換された第2のタイミング信号43
も“High”であるので、PチャンネルMOSトラン
ジスタ39が“OFF”、NチャンネルMOSトランジ
スタ40が“ON”となり、第1の出力回路44の出力
端Q1には出力Y1として第2のオペアンプ回路35の
出力、すなわち電圧V5が出力される。
【0076】次に、交流化信号23が“Low”の場合
に関し説明する。第2のタイミング信号47が“Lo
w”の時、変換された第2のタイミング信号43は“H
igh”となるので、出力端Q1には出力Y1として第
2のオペアンプ回路35の出力、すなわち電圧V4が出
力される。一方、第2のタイミング信号47が“Hig
h”になると、変換された第2のタイミング信号43は
“Low”になるので、出力端Q1 には出力Y1として
第1のオペアンプ回路29の出力、すなわち電圧V0が
出力される。
に関し説明する。第2のタイミング信号47が“Lo
w”の時、変換された第2のタイミング信号43は“H
igh”となるので、出力端Q1には出力Y1として第
2のオペアンプ回路35の出力、すなわち電圧V4が出
力される。一方、第2のタイミング信号47が“Hig
h”になると、変換された第2のタイミング信号43は
“Low”になるので、出力端Q1 には出力Y1として
第1のオペアンプ回路29の出力、すなわち電圧V0が
出力される。
【0077】以上のように、交流化信号23と第2のタ
イミング信号47とに制御され、第1の出力回路44は
時間によって電圧V0・V1・V4・V5の4レベルか
ら選択されたものを出力する。第2の出力回路45も同
様に出力端Q2から出力Y2として時間によって電圧V
0・V1・V4・V5の4レベルから選択されたものを
出力する。第3、第4、…第mの出力回路も同様に動作
する。
イミング信号47とに制御され、第1の出力回路44は
時間によって電圧V0・V1・V4・V5の4レベルか
ら選択されたものを出力する。第2の出力回路45も同
様に出力端Q2から出力Y2として時間によって電圧V
0・V1・V4・V5の4レベルから選択されたものを
出力する。第3、第4、…第mの出力回路も同様に動作
する。
【0078】表3に、交流化信号23、第2のタイミン
グ信号47、第3のタイミング信号(変換された第2の
タイミング信号)43、出力端Qn(n=1,2)にお
ける出力Yn(n=1,2)の関係を示す。
グ信号47、第3のタイミング信号(変換された第2の
タイミング信号)43、出力端Qn(n=1,2)にお
ける出力Yn(n=1,2)の関係を示す。
【0079】
【表3】
【0080】また、前記動作によるタイミングチャート
を図2(e)〜(j)に示す。このようにして、従来例
と同じ波形が得られることがわかる。
を図2(e)〜(j)に示す。このようにして、従来例
と同じ波形が得られることがわかる。
【0081】以上のように、本実施の形態の液晶駆動回
路によれば、従来のコモンドライバにおける第1の電子
スイッチ群および第2の電子スイッチ群の配列を、第1
のオペアンプ回路および第2のオペアンプ回路という2
系統のボルテージフォロワのオペアンプ回路からなる電
圧選択回路に変更する。
路によれば、従来のコモンドライバにおける第1の電子
スイッチ群および第2の電子スイッチ群の配列を、第1
のオペアンプ回路および第2のオペアンプ回路という2
系統のボルテージフォロワのオペアンプ回路からなる電
圧選択回路に変更する。
【0082】従来、第1の電子スイッチ群または第2の
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
【0083】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。
【0084】すなわち、従来と比較してチップサイズの
小型化並びにコストダウンを実現することができるもの
である。
小型化並びにコストダウンを実現することができるもの
である。
【0085】また、本発明の液晶駆動回路(コモンドラ
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
る。
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
る。
【0086】〔実施の形態2〕本発明の液晶駆動回路の
他の実施の形態について図7ないし図9を用いて説明す
れば、以下の通りである。なお、説明の便宜上、前記の
実施の形態1の図面に示した構成要素と同一の機能を有
する構成要素については、同一の符号を付し、その説明
を省略する。
他の実施の形態について図7ないし図9を用いて説明す
れば、以下の通りである。なお、説明の便宜上、前記の
実施の形態1の図面に示した構成要素と同一の機能を有
する構成要素については、同一の符号を付し、その説明
を省略する。
【0087】図7に本実施の形態の液晶駆動回路として
のN分割で駆動されるセグメントドライバ2の回路構成
を示す。セグメントドライバ2は、電圧選択回路46、
出力回路82、および制御回路71から構成される。
のN分割で駆動されるセグメントドライバ2の回路構成
を示す。セグメントドライバ2は、電圧選択回路46、
出力回路82、および制御回路71から構成される。
【0088】まず、図7で構成された電圧選択回路(電
圧出力回路)46について説明する。電圧選択回路46
は、2系統のボルテージフォロワの第1および第2のオ
ペアンプ回路29・35およびインバータ20で構成さ
れ、前記第1のオペアンプ回路29は、入力部がNチャ
ンネルMOSトランジスタで構成されており、非反転入
力の+1,+2側には外部から液晶駆動電圧としての電
圧V0・V3とが供給され、反転入力の−側には前記第
1のオペアンプ回路29の出力が帰還されている。
圧出力回路)46について説明する。電圧選択回路46
は、2系統のボルテージフォロワの第1および第2のオ
ペアンプ回路29・35およびインバータ20で構成さ
れ、前記第1のオペアンプ回路29は、入力部がNチャ
ンネルMOSトランジスタで構成されており、非反転入
力の+1,+2側には外部から液晶駆動電圧としての電
圧V0・V3とが供給され、反転入力の−側には前記第
1のオペアンプ回路29の出力が帰還されている。
【0089】また、前記第1のオペアンプ回路29内部
の入力トランジスタに、前記電圧V0・V3のどちらか
一方を切換えて出力するための第1のタイミング信号3
3とインバータ20によるその反転論理信号34とが入
力され、入力トランジスタ同士は相補形となるように構
成される。
の入力トランジスタに、前記電圧V0・V3のどちらか
一方を切換えて出力するための第1のタイミング信号3
3とインバータ20によるその反転論理信号34とが入
力され、入力トランジスタ同士は相補形となるように構
成される。
【0090】同様に、第2のオペアンプ回路35は、入
力部がPチャンネルMOSトランジスタで構成されてお
り、非反転入力の+1,+2側には外部から液晶駆動電
圧としての電圧V2・V5とが供給され、反転入力の−
側には前記第2のオペアンプ回路35の出力が帰還され
ている。また、前記第2のオペアンプ回路35内部の入
力トランジスタに、前記電圧V2・V5のどちらか一方
を切換えて出力するための第1のタイミング信号33と
インバータ20によるその反転論理信号34とが入力さ
れ、入力トランジスタ同士は相補形となるように構成さ
れる。
力部がPチャンネルMOSトランジスタで構成されてお
り、非反転入力の+1,+2側には外部から液晶駆動電
圧としての電圧V2・V5とが供給され、反転入力の−
側には前記第2のオペアンプ回路35の出力が帰還され
ている。また、前記第2のオペアンプ回路35内部の入
力トランジスタに、前記電圧V2・V5のどちらか一方
を切換えて出力するための第1のタイミング信号33と
インバータ20によるその反転論理信号34とが入力さ
れ、入力トランジスタ同士は相補形となるように構成さ
れる。
【0091】上記電圧選択回路46の動作としては、第
1のタイミング信号33が“High”の時、前記第1
のオペアンプ回路29の出力には電圧V0が、第2のオ
ペアンプ回路35の出力には電圧V2が現れる。そし
て、第1のタイミング信号33が“Low”の時は、前
記第1のオペアンプ回路29の出力には電圧V3が、第
2のオペアンプ回路35の出力には電圧V5が現れる。
1のタイミング信号33が“High”の時、前記第1
のオペアンプ回路29の出力には電圧V0が、第2のオ
ペアンプ回路35の出力には電圧V2が現れる。そし
て、第1のタイミング信号33が“Low”の時は、前
記第1のオペアンプ回路29の出力には電圧V3が、第
2のオペアンプ回路35の出力には電圧V5が現れる。
【0092】表4に、第1および第2のオペアンプ回路
29・35の出力と交流化信号23との関係を示す。
29・35の出力と交流化信号23との関係を示す。
【0093】
【表4】
【0094】また、上記動作についてのタイミングチャ
ートを図8(a)〜(d)に示す。
ートを図8(a)〜(d)に示す。
【0095】第1のオペアンプ回路29および第2のオ
ペアンプ回路35の具体的な回路構成を図9(a),
(b)に示す。
ペアンプ回路35の具体的な回路構成を図9(a),
(b)に示す。
【0096】同図に示すように、電圧選択回路46の第
1のオペアンプ回路29はNチャンネルMOSトランジ
スタ構成の差動増幅器により構成され、第2のオペアン
プ回路35はPチャンネルMOSトランジスタ構成の差
動増幅器により構成されている。MOSトランジスタの
ゲートに入力される第1のタイミング信号33とその反
転論理信号34とは、電圧V0・V2・V3・V5のそ
れぞれがゲートに印加されたMOSトランジスタを選択
するためのスイッチ信号として機能する。第1のタイミ
ング信号33およびその反転論理信号34によってMO
Sトランジスタのいずれかが“ON”状態となること
で、電圧V0・V3のいずれか一方が出力線30に出力
され、また電圧V2・V5のいずれか一方が出力線36
に出力される。表5に、これら差動増幅器の入出力の関
係を示す。
1のオペアンプ回路29はNチャンネルMOSトランジ
スタ構成の差動増幅器により構成され、第2のオペアン
プ回路35はPチャンネルMOSトランジスタ構成の差
動増幅器により構成されている。MOSトランジスタの
ゲートに入力される第1のタイミング信号33とその反
転論理信号34とは、電圧V0・V2・V3・V5のそ
れぞれがゲートに印加されたMOSトランジスタを選択
するためのスイッチ信号として機能する。第1のタイミ
ング信号33およびその反転論理信号34によってMO
Sトランジスタのいずれかが“ON”状態となること
で、電圧V0・V3のいずれか一方が出力線30に出力
され、また電圧V2・V5のいずれか一方が出力線36
に出力される。表5に、これら差動増幅器の入出力の関
係を示す。
【0097】
【表5】
【0098】これらの差動増幅器は、一般的に、入力す
る信号の電源電圧の全範囲に対応した電圧を出力するフ
ルダイナミックレンジのものではない。差動増幅器の入
力段に使用されているMOSトランジスタ(ゲートに電
圧V0・V2・V3・V5のいずれかが印加されている
MOSトランジスタ)は通常、しきい値電圧Vthを有
しており、電圧|Vth|だけカットされるためであ
る。例えば、NチャンネルMOSトランジスタのしきい
値電圧VthをVth(N)、PチャンネルMOSトラ
ンジスタのしきい値電圧VthをVth(P)、大地電
位をGND、電源電圧をVccとすると、図9(a)に
おいては、GND+Vth(N)の領域分、図9(b)
においては、Vcc−|Vth(P)|の領域分だけカ
ットされる。フルダイナミックレンジ対応の差動増幅器
の場合は、電圧|Vth|の電圧分を補う回路が別途必
要になる。
る信号の電源電圧の全範囲に対応した電圧を出力するフ
ルダイナミックレンジのものではない。差動増幅器の入
力段に使用されているMOSトランジスタ(ゲートに電
圧V0・V2・V3・V5のいずれかが印加されている
MOSトランジスタ)は通常、しきい値電圧Vthを有
しており、電圧|Vth|だけカットされるためであ
る。例えば、NチャンネルMOSトランジスタのしきい
値電圧VthをVth(N)、PチャンネルMOSトラ
ンジスタのしきい値電圧VthをVth(P)、大地電
位をGND、電源電圧をVccとすると、図9(a)に
おいては、GND+Vth(N)の領域分、図9(b)
においては、Vcc−|Vth(P)|の領域分だけカ
ットされる。フルダイナミックレンジ対応の差動増幅器
の場合は、電圧|Vth|の電圧分を補う回路が別途必
要になる。
【0099】しかしながら、本実施の形態における差動
増幅器は、フルダイナミックレンジ対応のオペアンプを
用いなくとも、電圧V0・V3をVcc側(高電圧側)
の電源電圧付近で使用するとともに、電圧V2・V5を
GND側(低電圧側)の電源電圧付近で使用しているた
め、電圧V0・V3はNチャンネルMOSトランジスタ
構成の差動増幅器で対応可能であり、電圧V2・V5は
PチャンネルMOSトランジスタ構成の差動増幅器で対
応可能である。従って、素子数を増加させることなく、
一般的な差動増幅器で、入力の電圧V0・V2・V3・
V5をカットせずに出力することができる電圧選択回路
を実現している。
増幅器は、フルダイナミックレンジ対応のオペアンプを
用いなくとも、電圧V0・V3をVcc側(高電圧側)
の電源電圧付近で使用するとともに、電圧V2・V5を
GND側(低電圧側)の電源電圧付近で使用しているた
め、電圧V0・V3はNチャンネルMOSトランジスタ
構成の差動増幅器で対応可能であり、電圧V2・V5は
PチャンネルMOSトランジスタ構成の差動増幅器で対
応可能である。従って、素子数を増加させることなく、
一般的な差動増幅器で、入力の電圧V0・V2・V3・
V5をカットせずに出力することができる電圧選択回路
を実現している。
【0100】次に、図7に示す電圧出力用電子スイッチ
群としての出力回路82の回路構成について説明する。
出力回路82は、第1の出力回路44、第2の出力回路
45、…第mの出力回路(図示せず)から構成される。
群としての出力回路82の回路構成について説明する。
出力回路82は、第1の出力回路44、第2の出力回路
45、…第mの出力回路(図示せず)から構成される。
【0101】図7に示すように、第1の出力回路44
は、1個のPチャンネルMOSトランジスタ39の一端
に第1のオペアンプ回路29の出力線30を接続し、1
個のNチャンネルMOSトランジスタ40の一端に第2
のオペアンプ回路35の出力線36を接続し、それぞれ
他端は共通として出力端Q1に接続される。出力端Q1
は図示しないデータ信号線に接続されている。前記Pチ
ャンネルMOSトランジスタ39とNチャンネルMOS
トランジスタ40とのゲートは共通とし、従来と同様
に、後述する制御回路71より出力され変換された第4
のタイミング信号72によって制御され、両トランジス
タは相補形として動作する。
は、1個のPチャンネルMOSトランジスタ39の一端
に第1のオペアンプ回路29の出力線30を接続し、1
個のNチャンネルMOSトランジスタ40の一端に第2
のオペアンプ回路35の出力線36を接続し、それぞれ
他端は共通として出力端Q1に接続される。出力端Q1
は図示しないデータ信号線に接続されている。前記Pチ
ャンネルMOSトランジスタ39とNチャンネルMOS
トランジスタ40とのゲートは共通とし、従来と同様
に、後述する制御回路71より出力され変換された第4
のタイミング信号72によって制御され、両トランジス
タは相補形として動作する。
【0102】以上により、第1の出力回路44が構成さ
れ、同様に、第2(出力回路45)、第3と多数の出力
回路が構成されており、それぞれは前記変換された第4
のタイミング信号72によって制御される。
れ、同様に、第2(出力回路45)、第3と多数の出力
回路が構成されており、それぞれは前記変換された第4
のタイミング信号72によって制御される。
【0103】次に、図7に示す制御回路71の回路構成
について説明する。制御回路71は、レベルシフタ2
4、mビットシフトレジスタ58、mビットデータラッ
チ59、mビットラインラッチ60、およびmビットレ
ベルシフタ61から構成される。
について説明する。制御回路71は、レベルシフタ2
4、mビットシフトレジスタ58、mビットデータラッ
チ59、mビットラインラッチ60、およびmビットレ
ベルシフタ61から構成される。
【0104】入力端子の1つから入力される交流化信号
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。水平同期信号57に基づいて1走査電極
分の表示データ56と1走査電極分のデータラッチクロ
ック55とがmビットシフトレジスタ58に加えられる
と、表示データ56が順次シフト入力され、mビットデ
ータラッチ59に1走査電極分の表示データ56が読み
込まれる。
23は、液晶を駆動するための基準信号であり、50%
デューティにて“High”、“Low”が交番する。
レベルシフタ24は、小振幅信号を大振幅信号に変換す
るものである。水平同期信号57に基づいて1走査電極
分の表示データ56と1走査電極分のデータラッチクロ
ック55とがmビットシフトレジスタ58に加えられる
と、表示データ56が順次シフト入力され、mビットデ
ータラッチ59に1走査電極分の表示データ56が読み
込まれる。
【0105】mビットラインラッチ60は、前記mビッ
トデータラッチ59に読み込まれた1走査電極分の表示
データ56を、水平同期信号57が加えられると一度に
ラッチする。そして、水平同期信号57に基づいてmビ
ットラインラッチ60から出力された第2のタイミング
信号76は、排他的論理ゲート回路としてのEX−OR
(排他的ORゲート回路)77によって交流化信号23
との排他的論理和演算が行われて第3のタイミング信号
78となり、また、第3のタイミング信号78はmビッ
トレベルシフタ61を介して第4のタイミング信号72
となる。
トデータラッチ59に読み込まれた1走査電極分の表示
データ56を、水平同期信号57が加えられると一度に
ラッチする。そして、水平同期信号57に基づいてmビ
ットラインラッチ60から出力された第2のタイミング
信号76は、排他的論理ゲート回路としてのEX−OR
(排他的ORゲート回路)77によって交流化信号23
との排他的論理和演算が行われて第3のタイミング信号
78となり、また、第3のタイミング信号78はmビッ
トレベルシフタ61を介して第4のタイミング信号72
となる。
【0106】次に、図7のセグメントドライバ2の動作
を以下に説明する。
を以下に説明する。
【0107】まず、交流化信号23が“High”の場
合に関し説明する。第2のタイミング信号76が“Lo
w”の時、EX−OR77を経て変換された第3のタイ
ミング信号78は“High”になる。この時、第1の
出力回路44のPチャンネルMOSトランジスタ39が
“OFF”、NチャンネルMOSトランジスタ40が
“ON”となるので、第1の出力回路44の出力端Q1
には出力Y1として第2のオペアンプ回路35の出力、
すなわち電圧V2が出力される。
合に関し説明する。第2のタイミング信号76が“Lo
w”の時、EX−OR77を経て変換された第3のタイ
ミング信号78は“High”になる。この時、第1の
出力回路44のPチャンネルMOSトランジスタ39が
“OFF”、NチャンネルMOSトランジスタ40が
“ON”となるので、第1の出力回路44の出力端Q1
には出力Y1として第2のオペアンプ回路35の出力、
すなわち電圧V2が出力される。
【0108】次に、第2のタイミング信号76が“Hi
gh”になると、変換された第3のタイミング信号78
は“Low”になるので、PチャンネルMOSトランジ
スタ39が“ON”、NチャンネルMOSトランジスタ
40が“OFF”となり、第1の出力回路44の出力端
Q1には出力Y1として第1のオペアンプ回路29の出
力、すなわち電圧V0が出力される。
gh”になると、変換された第3のタイミング信号78
は“Low”になるので、PチャンネルMOSトランジ
スタ39が“ON”、NチャンネルMOSトランジスタ
40が“OFF”となり、第1の出力回路44の出力端
Q1には出力Y1として第1のオペアンプ回路29の出
力、すなわち電圧V0が出力される。
【0109】次に、交流化信号23が“Low”の場合
に関し説明する。第2のタイミング信号76が“Lo
w”の時、変換された第3のタイミング信号78は“L
ow”になるので、出力端Q1には出力Y1として第1
のオペアンプ回路29の出力、すなわち電圧V3が出力
される。一方、第2のタイミング信号76が“Hig
h”になると、変換された第3のタイミング信号78は
“High”になるので、出力端Q1には出力Y1とし
て第2のオペアンプ回路35の出力、すなわち電圧V5
が出力される。
に関し説明する。第2のタイミング信号76が“Lo
w”の時、変換された第3のタイミング信号78は“L
ow”になるので、出力端Q1には出力Y1として第1
のオペアンプ回路29の出力、すなわち電圧V3が出力
される。一方、第2のタイミング信号76が“Hig
h”になると、変換された第3のタイミング信号78は
“High”になるので、出力端Q1には出力Y1とし
て第2のオペアンプ回路35の出力、すなわち電圧V5
が出力される。
【0110】以上のように、交流化信号23と第2のタ
イミング信号76とに制御され、第1の出力回路44は
時間によって電圧V0・V2・V3・V5の4レベルか
ら選択されたものを出力する。第2の出力回路45も出
力端Q2から出力Y2として、時間によって電圧V0・
V2・V3・V5の4レベルから選択されたものを出力
する。第3以降の出力回路も同様に動作する。
イミング信号76とに制御され、第1の出力回路44は
時間によって電圧V0・V2・V3・V5の4レベルか
ら選択されたものを出力する。第2の出力回路45も出
力端Q2から出力Y2として、時間によって電圧V0・
V2・V3・V5の4レベルから選択されたものを出力
する。第3以降の出力回路も同様に動作する。
【0111】表6に、交流化信号23、第2のタイミン
グ信号76、第3のタイミング信号78、出力端Qn
(n=1,2)での出力Yn(n=1,2)の関係を示
す。
グ信号76、第3のタイミング信号78、出力端Qn
(n=1,2)での出力Yn(n=1,2)の関係を示
す。
【0112】
【表6】
【0113】また、前記動作によるタイミングチャート
を図2(e)〜(j)に示す。このようにして、従来例
と同じ波形が得られることがわかる。
を図2(e)〜(j)に示す。このようにして、従来例
と同じ波形が得られることがわかる。
【0114】以上のように、本実施の形態の液晶駆動回
路によれば、従来のセグメントドライバにおける第1の
電子スイッチ群および第2の電子スイッチ群の配列を、
第1のオペアンプ回路および第2のオペアンプ回路とい
う2系統のボルテージフォロワのオペアンプ回路からな
る電圧選択回路に変更する。
路によれば、従来のセグメントドライバにおける第1の
電子スイッチ群および第2の電子スイッチ群の配列を、
第1のオペアンプ回路および第2のオペアンプ回路とい
う2系統のボルテージフォロワのオペアンプ回路からな
る電圧選択回路に変更する。
【0115】従来、第1の電子スイッチ群または第2の
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
電子スイッチ群のトランジスタと、出力部のPチャンネ
ルMOSトランジスタまたはNチャンネルMOSトラン
ジスタを介して(計2段分)液晶表示装置を駆動してい
たのに対し、本発明では、電圧出力用電子スイッチ群の
PチャンネルMOSトランジスタおよびNチャンネルM
OSトランジスタに、複数種類の液晶駆動電圧を電圧選
択回路によって共通に印加するため、チップ面積を大型
化することなくコモンドライバの出力インピーダンスを
低くすることができる。
【0116】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したセグメントライバを容易に実現することがで
きる。すなわち、従来と比較してチップサイズの小型化
並びにコストダウンを実現することができるものであ
る。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したセグメントライバを容易に実現することがで
きる。すなわち、従来と比較してチップサイズの小型化
並びにコストダウンを実現することができるものであ
る。
【0117】また、本発明の液晶駆動回路(セグメント
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できる。
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できる。
【0118】
【発明の効果】請求項1に係る発明の液晶駆動回路は、
以上のように、液晶駆動電圧を2系統のボルテージフォ
ロワのオペアンプ回路を介して選択出力させる電圧選択
回路を設けてなる構成である。
以上のように、液晶駆動電圧を2系統のボルテージフォ
ロワのオペアンプ回路を介して選択出力させる電圧選択
回路を設けてなる構成である。
【0119】それゆえ、電圧選択回路によって液晶駆動
電圧を2系統のボルテージフォロワのオペアンプ回路を
介して選択出力させるので、液晶駆動電圧を最終的に外
部に出力する出力部のトランジスタの面積を大型化する
ことなく、出力インピーダンスを低くすることができ
る。また、本発明の液晶駆動回路を液晶パネルに実装し
て動作させた場合、液晶駆動電圧を減衰させることなく
正確に液晶パネルに供給することができるので、高表示
品位を実現することができる。
電圧を2系統のボルテージフォロワのオペアンプ回路を
介して選択出力させるので、液晶駆動電圧を最終的に外
部に出力する出力部のトランジスタの面積を大型化する
ことなく、出力インピーダンスを低くすることができ
る。また、本発明の液晶駆動回路を液晶パネルに実装し
て動作させた場合、液晶駆動電圧を減衰させることなく
正確に液晶パネルに供給することができるので、高表示
品位を実現することができる。
【0120】従って、従来と比較してチップサイズの小
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができるという効果を奏する。
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができるという効果を奏する。
【0121】請求項2に係る発明の液晶駆動回路は、以
上のように、複数種類の液晶駆動電圧をその出力タイミ
ングを決定するタイミング信号に基づいて出力する電圧
出力回路と、前記電圧出力回路より出力された液晶駆動
電圧から液晶駆動用の信号線のそれぞれに適した液晶駆
動電圧をスイッチング動作により選択して前記信号線に
出力する複数の電圧出力用電子スイッチ群と、上記電圧
出力用電子スイッチ群のそれぞれが前記電圧出力回路よ
り出力された液晶駆動電圧からいずれを選択するかを前
記タイミング信号に基づいて制御する制御回路とを有す
る液晶駆動回路において、前記電圧出力回路は、外部か
ら供給される複数種類の液晶駆動電圧のうちの1種類を
選択して前記電圧出力用電子スイッチ群に出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して前記電圧出力用電
子スイッチ群に出力するボルテージフォロワの第2のオ
ペアンプ回路とからなる電圧選択回路である構成であ
る。
上のように、複数種類の液晶駆動電圧をその出力タイミ
ングを決定するタイミング信号に基づいて出力する電圧
出力回路と、前記電圧出力回路より出力された液晶駆動
電圧から液晶駆動用の信号線のそれぞれに適した液晶駆
動電圧をスイッチング動作により選択して前記信号線に
出力する複数の電圧出力用電子スイッチ群と、上記電圧
出力用電子スイッチ群のそれぞれが前記電圧出力回路よ
り出力された液晶駆動電圧からいずれを選択するかを前
記タイミング信号に基づいて制御する制御回路とを有す
る液晶駆動回路において、前記電圧出力回路は、外部か
ら供給される複数種類の液晶駆動電圧のうちの1種類を
選択して前記電圧出力用電子スイッチ群に出力するボル
テージフォロワの第1のオペアンプ回路と、前記液晶駆
動電圧のうちの他の1種類を選択して前記電圧出力用電
子スイッチ群に出力するボルテージフォロワの第2のオ
ペアンプ回路とからなる電圧選択回路である構成であ
る。
【0122】それゆえ、電圧選択回路によって液晶駆動
電圧を第1のオペアンプ回路と第2のオペアンプ回路と
の2系統のボルテージフォロワのオペアンプ回路を介し
て選択出力させるので、液晶駆動電圧を最終的に外部に
出力する電圧出力用電子スイッチ群のトランジスタの面
積を大型化することなく、出力インピーダンスを低くす
ることができる。また、本発明の液晶駆動回路を液晶パ
ネルに実装して動作させた場合、液晶駆動電圧を減衰さ
せることなく正確に液晶パネルに供給することができる
ので、高表示品位を実現することができる。
電圧を第1のオペアンプ回路と第2のオペアンプ回路と
の2系統のボルテージフォロワのオペアンプ回路を介し
て選択出力させるので、液晶駆動電圧を最終的に外部に
出力する電圧出力用電子スイッチ群のトランジスタの面
積を大型化することなく、出力インピーダンスを低くす
ることができる。また、本発明の液晶駆動回路を液晶パ
ネルに実装して動作させた場合、液晶駆動電圧を減衰さ
せることなく正確に液晶パネルに供給することができる
ので、高表示品位を実現することができる。
【0123】従って、従来と比較してチップサイズの小
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができるという効果を奏する。
型化並びにコストダウンを図りながら、大画面化や多出
力化に適した、高表示品位を実現することのできる液晶
駆動回路を提供することができるという効果を奏する。
【0124】請求項3に係る発明の液晶駆動回路は、以
上のように、外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、おのおの1個の相補形に開閉するPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとの組を複数含み、前記PチャンネルMOSトランジ
スタと前記NチャンネルMOSトランジスタとの一端を
共通として走査信号線への出力端となし、他端のうちの
前記PチャンネルMOSトランジスタ側が前記電圧選択
回路の前記第1のオペアンプ回路の出力端に、前記Nチ
ャンネルMOSトランジスタ側が前記電圧選択回路の前
記第2のオペアンプ回路の出力端に接続された電圧出力
用電子スイッチ群と、所定ビットのデータからなる走査
信号が順次シフト入力されると前記走査信号を第2のタ
イミング信号として出力するシフトレジスタと、前記第
2のタイミング信号と所定の基準信号との排他的論理和
否定を出力する排他的論理ゲート回路と、前記排他的論
理ゲート回路からの出力信号の振幅を変換して前記電圧
出力用電子スイッチ群の前記PチャンネルMOSトラン
ジスタおよび前記NチャンネルMOSトランジスタの開
閉制御用の変換された第2のタイミング信号を出力する
レベルシフタとを含む制御回路と、を有する構成であ
る。
上のように、外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、おのおの1個の相補形に開閉するPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとの組を複数含み、前記PチャンネルMOSトランジ
スタと前記NチャンネルMOSトランジスタとの一端を
共通として走査信号線への出力端となし、他端のうちの
前記PチャンネルMOSトランジスタ側が前記電圧選択
回路の前記第1のオペアンプ回路の出力端に、前記Nチ
ャンネルMOSトランジスタ側が前記電圧選択回路の前
記第2のオペアンプ回路の出力端に接続された電圧出力
用電子スイッチ群と、所定ビットのデータからなる走査
信号が順次シフト入力されると前記走査信号を第2のタ
イミング信号として出力するシフトレジスタと、前記第
2のタイミング信号と所定の基準信号との排他的論理和
否定を出力する排他的論理ゲート回路と、前記排他的論
理ゲート回路からの出力信号の振幅を変換して前記電圧
出力用電子スイッチ群の前記PチャンネルMOSトラン
ジスタおよび前記NチャンネルMOSトランジスタの開
閉制御用の変換された第2のタイミング信号を出力する
レベルシフタとを含む制御回路と、を有する構成であ
る。
【0125】それゆえ、従来、第1の電子スイッチ群ま
たは第2の電子スイッチ群のトランジスタと、出力部の
PチャンネルMOSトランジスタまたはNチャンネルM
OSトランジスタを介して(計2段分)液晶表示装置を
駆動していたのに対し、本発明では、電圧出力用電子ス
イッチ群のPチャンネルMOSトランジスタおよびNチ
ャンネルMOSトランジスタに、複数種類の液晶駆動電
圧を電圧選択回路によって共通に印加するため、チップ
面積を大型化することなくコモンドライバの出力インピ
ーダンスを低くすることができる。
たは第2の電子スイッチ群のトランジスタと、出力部の
PチャンネルMOSトランジスタまたはNチャンネルM
OSトランジスタを介して(計2段分)液晶表示装置を
駆動していたのに対し、本発明では、電圧出力用電子ス
イッチ群のPチャンネルMOSトランジスタおよびNチ
ャンネルMOSトランジスタに、複数種類の液晶駆動電
圧を電圧選択回路によって共通に印加するため、チップ
面積を大型化することなくコモンドライバの出力インピ
ーダンスを低くすることができる。
【0126】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。すなわち、従来と比較してチップサイズの小型化並
びにコストダウンを実現することができるという効果を
奏する。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したコモンドライバを容易に実現することができ
る。すなわち、従来と比較してチップサイズの小型化並
びにコストダウンを実現することができるという効果を
奏する。
【0127】また、本発明の液晶駆動回路(コモンドラ
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
るという効果を奏する。
イバ)を液晶パネルに実装して動作させた場合、液晶駆
動電圧を減衰させることなく正確に液晶パネルに供給す
ることができるので、高表示品位を実現することができ
るという効果を奏する。
【0128】請求項4に係る発明の液晶駆動回路は、以
上のように、外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、おのおの1個の相補形に開閉するPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとの組を複数含み、前記PチャンネルMOSトランジ
スタと前記NチャンネルMOSトランジスタとの一端を
共通としてデータ信号線への出力端となし、他端のうち
の前記PチャンネルMOSトランジスタ側が前記電圧選
択回路の前記第1のオペアンプ回路の出力端に、前記N
チャンネルMOSトランジスタ側が前記電圧選択回路の
前記第2のオペアンプ回路の出力端に接続された電圧出
力用電子スイッチ群と、所定ビットのデータからなる表
示データが順次シフト入力されるシフトレジスタと、前
記シフトレジスタに入力された前記表示データを読み込
むデータラッチと、前記データラッチに読み込まれた前
記表示データを読み込んで出力信号としての第2のタイ
ミング信号を出力するラインラッチと、前記第2のタイ
ミング信号と所定の基準信号との排他的論理和を第3の
タイミング信号として出力する排他的論理ゲート回路
と、前記第3のタイミング信号の振幅を変換して前記電
圧出力用電子スイッチ群の前記PチャンネルMOSトラ
ンジスタおよび前記NチャンネルMOSトランジスタの
開閉制御用の第4のタイミング信号を出力するレベルシ
フタとを含む制御回路と、を有する構成である。
上のように、外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、おのおの1個の相補形に開閉するPチャンネ
ルMOSトランジスタとNチャンネルMOSトランジス
タとの組を複数含み、前記PチャンネルMOSトランジ
スタと前記NチャンネルMOSトランジスタとの一端を
共通としてデータ信号線への出力端となし、他端のうち
の前記PチャンネルMOSトランジスタ側が前記電圧選
択回路の前記第1のオペアンプ回路の出力端に、前記N
チャンネルMOSトランジスタ側が前記電圧選択回路の
前記第2のオペアンプ回路の出力端に接続された電圧出
力用電子スイッチ群と、所定ビットのデータからなる表
示データが順次シフト入力されるシフトレジスタと、前
記シフトレジスタに入力された前記表示データを読み込
むデータラッチと、前記データラッチに読み込まれた前
記表示データを読み込んで出力信号としての第2のタイ
ミング信号を出力するラインラッチと、前記第2のタイ
ミング信号と所定の基準信号との排他的論理和を第3の
タイミング信号として出力する排他的論理ゲート回路
と、前記第3のタイミング信号の振幅を変換して前記電
圧出力用電子スイッチ群の前記PチャンネルMOSトラ
ンジスタおよび前記NチャンネルMOSトランジスタの
開閉制御用の第4のタイミング信号を出力するレベルシ
フタとを含む制御回路と、を有する構成である。
【0129】それゆえ、従来、第1の電子スイッチ群ま
たは第2の電子スイッチ群のトランジスタと、出力部の
PチャンネルMOSトランジスタまたはNチャンネルM
OSトランジスタを介して(計2段分)液晶表示装置を
駆動していたのに対し、本発明では、電圧出力用電子ス
イッチ群のPチャンネルMOSトランジスタおよびNチ
ャンネルMOSトランジスタに、複数種類の液晶駆動電
圧を電圧選択回路によって共通に印加するため、チップ
面積を大型化することなくコモンドライバの出力インピ
ーダンスを低くすることができる。
たは第2の電子スイッチ群のトランジスタと、出力部の
PチャンネルMOSトランジスタまたはNチャンネルM
OSトランジスタを介して(計2段分)液晶表示装置を
駆動していたのに対し、本発明では、電圧出力用電子ス
イッチ群のPチャンネルMOSトランジスタおよびNチ
ャンネルMOSトランジスタに、複数種類の液晶駆動電
圧を電圧選択回路によって共通に印加するため、チップ
面積を大型化することなくコモンドライバの出力インピ
ーダンスを低くすることができる。
【0130】従って、従来と比較して、出力部(電圧出
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したセグメントライバを容易に実現することがで
きる。すなわち、従来と比較してチップサイズの小型化
並びにコストダウンを実現することができるという効果
を奏する。
力用電子スイッチ群)のPチャンネルMOSトランジス
タおよびNチャンネルMOSトランジスタのサイズを更
に小さくすることができ(例えば、高耐圧のプロセスで
作製される出力部のトランジスタサイズ低減はチップ面
積の小型化に非常に有効である)、大画面化や多出力化
にも適したセグメントライバを容易に実現することがで
きる。すなわち、従来と比較してチップサイズの小型化
並びにコストダウンを実現することができるという効果
を奏する。
【0131】また、本発明の液晶駆動回路(セグメント
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できるという効果を奏する。
ドライバ)を液晶パネルに実装して動作させた場合、液
晶駆動電圧を減衰させることなく正確に液晶パネルに供
給することができるので、高表示品位を実現することが
できるという効果を奏する。
【0132】請求項5に係る発明の液晶駆動回路は、以
上のように、請求項2ないし4のいずれかに記載の液晶
駆動回路において、前記電圧選択回路の第1のオペアン
プ回路は外部から供給される前記液晶駆動電圧を高電圧
側の電源電圧付近で使用するNチャンネルMOSトラン
ジスタ構成の差動増幅器により構成され、第2のオペア
ンプ回路は外部から供給される前記液晶駆動電圧を低電
圧側の電源電圧付近で使用するPチャンネルMOSトラ
ンジスタ構成の差動増幅器により構成されることを特徴
としている。
上のように、請求項2ないし4のいずれかに記載の液晶
駆動回路において、前記電圧選択回路の第1のオペアン
プ回路は外部から供給される前記液晶駆動電圧を高電圧
側の電源電圧付近で使用するNチャンネルMOSトラン
ジスタ構成の差動増幅器により構成され、第2のオペア
ンプ回路は外部から供給される前記液晶駆動電圧を低電
圧側の電源電圧付近で使用するPチャンネルMOSトラ
ンジスタ構成の差動増幅器により構成されることを特徴
としている。
【0133】それゆえ、素子数を増加させることなく、
一般的な差動増幅器で、入力された液晶駆動電圧をカッ
トせずに出力することができる電圧選択回路を実現する
という効果を奏する。
一般的な差動増幅器で、入力された液晶駆動電圧をカッ
トせずに出力することができる電圧選択回路を実現する
という効果を奏する。
【図1】本発明の実施の一形態における液晶駆動回路と
してのコモンドライバの構成を示すブロック図である。
してのコモンドライバの構成を示すブロック図である。
【図2】図1のコモンドライバの動作を説明するタイミ
ングチャートである。
ングチャートである。
【図3】(a)および(b)は、図1のコモンドライバ
の電圧選択回路を構成する2系統のボルテージフォロワ
のオペアンプの構成を示す回路図である。
の電圧選択回路を構成する2系統のボルテージフォロワ
のオペアンプの構成を示す回路図である。
【図4】従来の液晶駆動回路としてのコモンドライバの
構成を示すブロック図である。
構成を示すブロック図である。
【図5】図4のコモンドライバの動作を説明するタイミ
ングチャートである。
ングチャートである。
【図6】図4のコモンドライバの出力波形図である。
【図7】本発明の他の実施の一形態における液晶駆動回
路としてのセグメントドライバの構成を示すブロック図
である。
路としてのセグメントドライバの構成を示すブロック図
である。
【図8】図7のセグメントドライバの動作を説明するタ
イミングチャートである。
イミングチャートである。
【図9】(a)および(b)は、図1のコモンドライバ
の電圧選択回路を構成する2系統のボルテージフォロワ
のオペアンプの構成を示す回路図である。
の電圧選択回路を構成する2系統のボルテージフォロワ
のオペアンプの構成を示す回路図である。
【図10】従来の液晶駆動回路としてのセグメントドラ
イバの構成を示すブロック図である。
イバの構成を示すブロック図である。
【図11】図10のセグメントドライバの被制御回路の
構成を具体的に示したブロック図である。
構成を具体的に示したブロック図である。
1 コモンドライバ(液晶駆動回路) 2 セグメントドライバ(液晶駆動回路) 23 交流化信号 24 レベルシフタ 25 走査開始信号(走査信号) 27 mビットシフトレジスタ(シフトレジスタ) 28 mビットレベルシフタ(レベルシフタ) 29 第1のオペアンプ回路 33 第1のタイミング信号(タイミング信号) 34 第1のタイミング信号の反転論理信号(タイミ
ング信号) 35 第2のオペアンプ回路 39 PチャンネルMOSトランジスタ 40 NチャンネルMOSトランジスタ 42 制御回路 43 変換された第2のタイミング信号 44 第1の出力回路(電圧出力用電子スイッチ群) 45 第2の出力回路(電圧出力用電子スイッチ群) 46 電圧選択回路(電圧出力回路) 47 第2のタイミング信号 48 EX−NOR(排他的論理ゲート回路) 56 表示データ 58 mビットシフトレジスタ(シフトレジスタ) 59 mビットデータラッチ(データラッチ) 60 mビットラインラッチ(ラインラッチ) 61 mビットレベルシフタ 71 制御回路 72 第4のタイミング信号 76 第2のタイミング信号 77 EX−OR(排他的論理ゲート回路) 78 第3のタイミング信号 82 出力回路(電圧出力用電子スイッチ群) V0 電圧(液晶駆動電圧) V1 電圧(液晶駆動電圧) V2 電圧(液晶駆動電圧) V3 電圧(液晶駆動電圧) V4 電圧(液晶駆動電圧) V5 電圧(液晶駆動電圧)
ング信号) 35 第2のオペアンプ回路 39 PチャンネルMOSトランジスタ 40 NチャンネルMOSトランジスタ 42 制御回路 43 変換された第2のタイミング信号 44 第1の出力回路(電圧出力用電子スイッチ群) 45 第2の出力回路(電圧出力用電子スイッチ群) 46 電圧選択回路(電圧出力回路) 47 第2のタイミング信号 48 EX−NOR(排他的論理ゲート回路) 56 表示データ 58 mビットシフトレジスタ(シフトレジスタ) 59 mビットデータラッチ(データラッチ) 60 mビットラインラッチ(ラインラッチ) 61 mビットレベルシフタ 71 制御回路 72 第4のタイミング信号 76 第2のタイミング信号 77 EX−OR(排他的論理ゲート回路) 78 第3のタイミング信号 82 出力回路(電圧出力用電子スイッチ群) V0 電圧(液晶駆動電圧) V1 電圧(液晶駆動電圧) V2 電圧(液晶駆動電圧) V3 電圧(液晶駆動電圧) V4 電圧(液晶駆動電圧) V5 電圧(液晶駆動電圧)
Claims (5)
- 【請求項1】液晶駆動電圧を2系統のボルテージフォロ
ワのオペアンプ回路を介して選択出力させる電圧選択回
路を設けてなることを特徴とする液晶駆動回路。 - 【請求項2】複数種類の液晶駆動電圧をその出力タイミ
ングを決定するタイミング信号に基づいて出力する電圧
出力回路と、前記電圧出力回路より出力された液晶駆動
電圧から液晶駆動用の信号線のそれぞれに適した液晶駆
動電圧をスイッチング動作により選択して前記信号線に
出力する複数の電圧出力用電子スイッチ群と、上記電圧
出力用電子スイッチ群のそれぞれが前記電圧出力回路よ
り出力された液晶駆動電圧からいずれを選択するかを前
記タイミング信号に基づいて制御する制御回路とを有す
る液晶駆動回路において、 前記電圧出力回路は、外部から供給される複数種類の液
晶駆動電圧のうちの1種類を選択して前記電圧出力用電
子スイッチ群に出力するボルテージフォロワの第1のオ
ペアンプ回路と、前記液晶駆動電圧のうちの他の1種類
を選択して前記電圧出力用電子スイッチ群に出力するボ
ルテージフォロワの第2のオペアンプ回路とからなる電
圧選択回路であることを特徴とする液晶駆動回路。 - 【請求項3】外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、 おのおの1個の相補形に開閉するPチャンネルMOSト
ランジスタとNチャンネルMOSトランジスタとの組を
複数含み、前記PチャンネルMOSトランジスタと前記
NチャンネルMOSトランジスタとの一端を共通として
走査信号線への出力端となし、他端のうちの前記Pチャ
ンネルMOSトランジスタ側が前記電圧選択回路の前記
第1のオペアンプ回路の出力端に、前記NチャンネルM
OSトランジスタ側が前記電圧選択回路の前記第2のオ
ペアンプ回路の出力端に接続された電圧出力用電子スイ
ッチ群と、 所定ビットのデータからなる走査信号が順次シフト入力
されると前記走査信号を第2のタイミング信号として出
力するシフトレジスタと、前記第2のタイミング信号と
所定の基準信号との排他的論理和否定を出力する排他的
論理ゲート回路と、前記排他的論理ゲート回路からの出
力信号の振幅を変換して前記電圧出力用電子スイッチ群
の前記PチャンネルMOSトランジスタおよび前記Nチ
ャンネルMOSトランジスタの開閉制御用の変換された
第2のタイミング信号を出力するレベルシフタとを含む
制御回路と、を有することを特徴とする液晶駆動回路。 - 【請求項4】外部より供給される複数種類の液晶駆動電
圧のうちの1種類を選択して出力するボルテージフォロ
ワの第1のオペアンプ回路と、前記液晶駆動電圧のうち
の他の1種類を選択して出力するボルテージフォロワの
第2のオペアンプ回路とを含み、前記第1のオペアンプ
回路および第2のオペアンプ回路の複数の非反転入力に
は前記液晶駆動電圧が供給され、前記第1のオペアンプ
回路および第2のオペアンプ回路の反転入力のそれぞれ
には自身の出力が帰還され、前記第1のオペアンプ回路
および第2のオペアンプ回路の開閉タイミングを決定し
て前記液晶駆動電圧を切換えて選択出力させる第1のタ
イミング信号とその反転論理信号とが入力される電圧選
択回路と、 おのおの1個の相補形に開閉するPチャンネルMOSト
ランジスタとNチャンネルMOSトランジスタとの組を
複数含み、前記PチャンネルMOSトランジスタと前記
NチャンネルMOSトランジスタとの一端を共通として
データ信号線への出力端となし、他端のうちの前記Pチ
ャンネルMOSトランジスタ側が前記電圧選択回路の前
記第1のオペアンプ回路の出力端に、前記Nチャンネル
MOSトランジスタ側が前記電圧選択回路の前記第2の
オペアンプ回路の出力端に接続された電圧出力用電子ス
イッチ群と、 所定ビットのデータからなる表示データが順次シフト入
力されるシフトレジスタと、前記シフトレジスタに入力
された前記表示データを読み込むデータラッチと、前記
データラッチに読み込まれた前記表示データを読み込ん
で出力信号としての第2のタイミング信号を出力するラ
インラッチと、前記第2のタイミング信号と所定の基準
信号との排他的論理和を第3のタイミング信号として出
力する排他的論理ゲート回路と、前記第3のタイミング
信号の振幅を変換して前記電圧出力用電子スイッチ群の
前記PチャンネルMOSトランジスタおよび前記Nチャ
ンネルMOSトランジスタの開閉制御用の第4のタイミ
ング信号を出力するレベルシフタとを含む制御回路と、
を有することを特徴とする液晶駆動回路。 - 【請求項5】前記電圧選択回路の第1のオペアンプ回路
は外部から供給される前記液晶駆動電圧を高電圧側の電
源電圧付近で使用するNチャンネルMOSトランジスタ
構成の差動増幅器により構成され、第2のオペアンプ回
路は外部から供給される前記液晶駆動電圧を低電圧側の
電源電圧付近で使用するPチャンネルMOSトランジス
タ構成の差動増幅器により構成されることを特徴とする
請求項2ないし4のいずれかに記載の液晶駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20807198A JPH11161245A (ja) | 1997-09-24 | 1998-07-23 | 液晶駆動回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25826597 | 1997-09-24 | ||
JP9-258265 | 1997-09-24 | ||
JP20807198A JPH11161245A (ja) | 1997-09-24 | 1998-07-23 | 液晶駆動回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11161245A true JPH11161245A (ja) | 1999-06-18 |
Family
ID=26516623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20807198A Pending JPH11161245A (ja) | 1997-09-24 | 1998-07-23 | 液晶駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11161245A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010122509A (ja) * | 2008-11-20 | 2010-06-03 | Oki Semiconductor Co Ltd | 表示パネルの駆動装置 |
-
1998
- 1998-07-23 JP JP20807198A patent/JPH11161245A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010122509A (ja) * | 2008-11-20 | 2010-06-03 | Oki Semiconductor Co Ltd | 表示パネルの駆動装置 |
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