JPH1115541A - Power stabilizing circuit and pll circuit provided with the power stabilizing circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a power stabilizing circuit which is provided in a normal digital signal processing semiconductor integrated circuit chip and supplies the stabilized power to a circuit (e.g. a voltage control oscillator in a PLL circuit) that must evade the sudden fluctuation of power voltage. SOLUTION: A reference voltage generation circuit 120 which generates reference voltage 173 is connected between the high and low potential sides 170 and 160 of the power supplied from the outside. A P-channel MOS transistor TR 100 is connected in series between the side 170 and a load circuit 110. A voltage comparator 130 compares the voltage 171 applied to the circuit 110 with the voltage 173, and the output of the comparator 130 is supplied to the gate of the TR 100. Thus, the TR 100 is controlled and the voltage applied to the circuit 110 is kept at a constant level. The circuit 120 consists of the resistive potential dividing circuits 121 and 122 and the LPF 123 and 124.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路チ
ップの内部に供給される電源の電圧を安定化する電源安
定化回路に係り、特に、通常のデジタル信号処理用の半
導体集積回路チップ内に搭載できる電源安定化回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply stabilizing circuit for stabilizing a voltage of a power supply supplied inside a semiconductor integrated circuit chip, and more particularly to a power supply stabilizing circuit for a digital integrated circuit chip for digital signal processing. It relates to a power supply stabilization circuit that can be mounted.

【０００２】[0002]

【従来の技術】従来の電源安定化回路としては、例えば
昭和６０年１月２５日に日刊工業新聞社から発行された
「ビデオ教材：入門エレクトロニクス講座 アナログ回
路編」という本の５−２３ページの図３．６に記載され
た例がある。上記従来の電源安定化回路は、図９（上記
図３．６に記載された回路）に示されるように外部から
供給される電源の高電位側と負荷回路の間にＮＰＮ型の
バイポーラトランジスタが挿入され、負荷回路にかかる
電圧Ｖｏが一定になるように上記バイポーラトランジス
タのベース電圧ＶＢを制御するように構成されるのが一
般的である。バイポーラトランジスタをこのように使っ
た回路は、一般的にエミッタフォロワと称される。ま
た、従来の電源安定化回路に使用される基準電圧発生回
路では、この図に示されるようにツェナーダイオードＶ
Ｚを使って常に一定の基準電圧を発生するのが一般的で
ある。2. Description of the Related Art A conventional power supply stabilizing circuit is described in, for example, a book entitled "Video Teaching Material: Introduction to Electronics Course Analog Circuits" published by Nikkan Kogyo Shimbun on January 25, 1985, pp. 5-23. There is an example described in FIG. 3.6. As shown in FIG. 9 (the circuit described in FIG. 3.6), the conventional power supply stabilizing circuit includes an NPN-type bipolar transistor between the high-potential side of the power supplied from the outside and the load circuit. In general, the base voltage VB of the bipolar transistor is controlled so that the voltage Vo applied to the load circuit is constant. A circuit using such a bipolar transistor is generally called an emitter follower. In a reference voltage generating circuit used in a conventional power supply stabilizing circuit, as shown in FIG.
Generally, a constant reference voltage is always generated using Z.

【０００３】[0003]

【発明が解決しようとする課題】従来の電源安定化回路
は、負荷回路を搭載する半導体集積回路チップとは別の
半導体集積回路チップ内に構成され、負荷回路を搭載す
る半導体集積回路チップ内の全ての回路に一括して安定
化した電源を供給するのが一般的であった。The conventional power supply stabilizing circuit is constructed in a semiconductor integrated circuit chip different from the semiconductor integrated circuit chip on which the load circuit is mounted, and is provided in the semiconductor integrated circuit chip on which the load circuit is mounted. It is common to supply a stabilized power supply to all circuits at once.

【０００４】通常は、負荷回路の中には大きな電源電圧
変動を引き起こし得るような大電流をスイッチングする
回路が混在するため、外部からせっかく安定な電源を供
給しても、半導体集積回路チップ内の電源電圧はその回
路が引き起こす大きな変動を含むことになる。そこで従
来は、引き起こす電源電圧変動の大きさによって負荷回
路をいくつかの種類（たとえば、出力回路と入力回路お
よび内部回路等）に分類し、半導体集積回路チップの中
ではその種類ごとに別々に電源配線を設けて別々の電源
ピンから供給することにより、大きな電源電圧変動がそ
のまま全ての回路には伝わらないようにしている。そう
すると、たとえばＰＬＬ回路に使用する電圧制御発振器
等のように急激な電源電圧変動を特に避けなければなら
ない回路がある場合、従来の方法ではその回路のための
電源配線や電源ピンを別途用意して安定化を図る必要が
あった。または、上記変動を避けるために、半導体集積
回路チップの中に大面積の容量性素子を搭載して安定化
を図る必要があった。そうすると、急激な電源電圧変動
を特に避けなければならない回路が多数ある場合には、
そのための電源ピンの数や電源配線または容量性素子の
占有面積の増大が深刻になる。本発明の第１の課題は、
急激な電源電圧変動を特に避けなければならない回路に
安定な電源を供給するための電源安定化回路を、通常の
デジタル信号処理用の半導体集積回路チップ内に設ける
ことである。Normally, since a load circuit includes a circuit for switching a large current that can cause a large power supply voltage fluctuation, even if a stable power supply is supplied from the outside, the load in the semiconductor integrated circuit chip may be reduced. The power supply voltage will include large fluctuations caused by the circuit. Therefore, conventionally, load circuits are classified into several types (for example, an output circuit, an input circuit, and an internal circuit) according to the magnitude of a power supply voltage fluctuation to be caused, and a power supply is separately provided for each type in a semiconductor integrated circuit chip. Wiring is provided and supplied from separate power supply pins, so that large power supply voltage fluctuations are not transmitted to all circuits as they are. Then, if there is a circuit such as a voltage-controlled oscillator used in a PLL circuit which must avoid a sudden power supply voltage fluctuation, a power supply wiring and a power supply pin for the circuit are separately prepared in the conventional method. It was necessary to stabilize. Alternatively, in order to avoid the above fluctuation, it is necessary to mount a large-capacity capacitive element in a semiconductor integrated circuit chip for stabilization. Then, if there are many circuits that need to avoid sudden power supply voltage fluctuation,
Therefore, the number of power supply pins and the area occupied by the power supply wiring or the capacitive element are seriously increased. The first object of the present invention is to
An object of the present invention is to provide a power supply stabilizing circuit for supplying a stable power supply to a circuit in which sudden power supply voltage fluctuations must be particularly avoided, in a semiconductor integrated circuit chip for ordinary digital signal processing.

【０００５】本発明の第１の課題を解決するためには、
以下に述べる本発明の第２および第３の課題を解決しな
ければならない。すなわち、半導体集積回路の性能向上
のためには素子の加工寸法の微細化が必須であり、これ
に伴って素子の耐圧が低下するため電源電圧の低下を余
儀なくされる。例えば、ＭＯＳ集積回路の最高クロック
周波数が１００ＭＨｚ前後であった頃はゲート加工寸法
が０．５μｍの素子を使っていたが、この素子には３．
０〜３．５Ｖの電源電圧をかけることができた。ゲート
加工寸法が０．３μｍでは約２．５Ｖ前後になり、ゲー
ト加工寸法が０．２μｍになると電源電圧は約２Ｖ以下
になると考えられる。更に微細化が進むと電源電圧も更
に低くなる。[0005] In order to solve the first problem of the present invention,
The following second and third problems of the present invention must be solved. That is, in order to improve the performance of the semiconductor integrated circuit, it is essential to miniaturize the processing dimensions of the element, and with this, the withstand voltage of the element is reduced, so that the power supply voltage must be reduced. For example, when the maximum clock frequency of a MOS integrated circuit was around 100 MHz, an element having a gate processing dimension of 0.5 μm was used.
A power supply voltage of 0 to 3.5 V could be applied. When the gate processing dimension is 0.3 μm, the voltage is about 2.5 V, and when the gate processing dimension is 0.2 μm, the power supply voltage is considered to be about 2 V or less. As further miniaturization progresses, the power supply voltage further decreases.

【０００６】一方、エミッタフォロワを使った引例の電
源安定化回路を動作させるためには、負荷回路にかかる
電圧Ｖｏより約０．６Ｖ高い電圧ＶＢをバイポーラトラ
ンジスタのベース電極に加えなければならない。そのた
めには、図９に「Ａｐ倍」と記されたアンプの電源電圧
としては負荷回路にかかる電圧Ｖｏより少なくとも０．
６Ｖ以上高い電圧が必要になる。この０．６Ｖという値
は半導体集積回路の材料であるシリコンという物質の物
理的な性質から決まる値であり、容易に小さくすること
はできない。更に、電源安定化回路の目的を考えると外
部から供給される電源の電圧は変動していることが前提
であり、その変動の下限が負荷回路にかかる電圧Ｖｏよ
り約０．６Ｖ高い電圧ＶＢ以上でなければならない。従
って、電源電圧が２Ｖ以下の半導体集積回路では、電源
安定化回路の負荷回路にかけ得る電圧Ｖｏは電源電圧の
７０％未満となり、充分な電圧を得にくくなる。従来例
のＮＰＮ型のバイポーラトランジスタをＰＮＰ型のバイ
ポーラトランジスタに置き換えて電源の極性を逆にした
回路を使っても、ベース電極には負荷回路にかかる低い
側の電圧より更に約０．６Ｖ以上低い電圧を加えなけれ
ばならないため同じような問題が生じる。すなわち、エ
ミッタフォロワ回路を使った電源安定化回路では、電源
電圧が２Ｖ以下になると負荷回路にかけ得る電圧は外部
から供給される電源電圧の７０％未満になってしまう。On the other hand, in order to operate the power supply stabilizing circuit of the reference using the emitter follower, a voltage VB higher than the voltage Vo applied to the load circuit by about 0.6 V must be applied to the base electrode of the bipolar transistor. For this purpose, the power supply voltage of the amplifier described as “Ap times” in FIG. 9 is at least 0.
A voltage higher than 6V is required. The value of 0.6 V is determined by the physical properties of a substance called silicon, which is a material of a semiconductor integrated circuit, and cannot be easily reduced. Further, considering the purpose of the power supply stabilizing circuit, it is assumed that the voltage of the power supply supplied from the outside fluctuates. Must. Therefore, in a semiconductor integrated circuit having a power supply voltage of 2 V or less, the voltage Vo that can be applied to the load circuit of the power supply stabilization circuit is less than 70% of the power supply voltage, and it is difficult to obtain a sufficient voltage. Even if a conventional NPN-type bipolar transistor is replaced with a PNP-type bipolar transistor and a circuit in which the polarity of the power supply is reversed is used, the base electrode is lower by about 0.6 V or more than the lower voltage applied to the load circuit. A similar problem arises because a voltage must be applied. That is, in the power supply stabilizing circuit using the emitter follower circuit, when the power supply voltage becomes 2 V or less, the voltage that can be applied to the load circuit becomes less than 70% of the externally supplied power supply voltage.

【０００７】また、バイポーラトランジスタをＭＯＳト
ランジスタに置き換えても、以下のように同じような問
題が生じる。バイポーラトランジスタをＭＯＳトランジ
スタに置き換える場合、ＮＰＮ型のバイポーラトランジ
スタはＮチャネル型のＭＯＳトランジスタに対応し、従
来例の場合はＮＰＮ型のバイポーラトランジスタによる
エミッタフォロワ回路がＮチャネル型のＭＯＳトランジ
スタによるソースフォロワ回路に置き換わる。ところ
で、ＭＯＳトランジスタに流し得る電流はゲート電極と
ソース電極の間にかける電圧の概ね２乗に比例する。そ
のため、ゲート電極とソース電極の間にかける電圧を電
源電圧の３０％以下にすると、流し得る電流は１００％
の電圧をかけた場合の１０％以下になる。更に、殆どの
半導体集積回路チップではＮチャネル型のＭＯＳトラン
ジスタのバックバイアス電圧は負側の電源電圧であるた
め、従来例のバイポーラトランジスタをＮチャネル型の
ＭＯＳトランジスタに置き換えた回路ではバックバイア
ス電圧はソース電圧よりＶｏだけ低い電圧となり、流し
得る電流は更に小さくなる。従って、負荷回路にかける
電圧Ｖｏを電源電圧の７０％以上にするのは困難であ
る。Ｐチャネル型のＭＯＳトランジスタを使って電源の
極性を逆にした回路でも、同様の問題が生じる。[0007] Even if a bipolar transistor is replaced with a MOS transistor, the same problem occurs as follows. When a bipolar transistor is replaced with a MOS transistor, the NPN-type bipolar transistor corresponds to an N-channel type MOS transistor. Is replaced by By the way, the current that can flow through the MOS transistor is approximately proportional to the square of the voltage applied between the gate electrode and the source electrode. Therefore, if the voltage applied between the gate electrode and the source electrode is 30% or less of the power supply voltage, the current that can flow is 100%.
Is 10% or less of the voltage applied. Further, in most semiconductor integrated circuit chips, the back bias voltage of an N-channel MOS transistor is a negative power supply voltage. Therefore, in a circuit in which a conventional bipolar transistor is replaced with an N-channel MOS transistor, the back bias voltage is The voltage becomes lower than the source voltage by Vo, and the current that can flow is further reduced. Therefore, it is difficult to make the voltage Vo applied to the load circuit 70% or more of the power supply voltage. A similar problem occurs in a circuit in which the polarity of the power supply is reversed using a P-channel MOS transistor.

【０００８】他の公知の電源電圧調整回路として、特開
平７−１８２０５３号として開示された回路がある。し
かし、この回路でもＦＥＴ４０において１．７〜２Ｖの
電圧降下が生じるような説明があり、０．６Ｖ以下の電
圧降下で安定な電源電圧を得る方法については述べられ
ていない。また、この回路では外部から加える電源電圧
が急激に変動すると、基準電圧ＶＲＥＦも直ちに変動す
るため、出力電圧Ｖを安定化させるためには、外付けの
大きな容量素子７０が必要になる。すなわち、この公知
例の回路には電源電圧を下げる作用はあるが安定化させ
る作用はない。また、他の公知の電源回路として、特開
平８−１４７０５０号として開示された回路があるが、
この回路はバイポーラトランジスタＱ１が高速動作が困
難な飽和状態で動作するように構成されているため、電
源電圧が急激に変動した時に安定な出力電圧が得られ
る。[0008] As another known power supply voltage adjusting circuit, there is a circuit disclosed in Japanese Patent Application Laid-Open No. 7-182553. However, this circuit also describes that a voltage drop of 1.7 to 2 V occurs in the FET 40, and does not describe a method of obtaining a stable power supply voltage with a voltage drop of 0.6 V or less. Further, in this circuit, when the power supply voltage applied from the outside fluctuates rapidly, the reference voltage VREF also fluctuates immediately. Therefore, in order to stabilize the output voltage V, a large external capacitive element 70 is required. In other words, the circuit of this known example has the function of lowering the power supply voltage but has no function of stabilizing it. As another known power supply circuit, there is a circuit disclosed in Japanese Patent Application Laid-Open No. 8-147050,
Since this circuit is configured so that the bipolar transistor Q1 operates in a saturated state where high-speed operation is difficult, a stable output voltage can be obtained when the power supply voltage fluctuates rapidly.

【０００９】本発明の第２の課題は、電源電圧が低い場
合（概ね２Ｖ以下）でも充分な電圧（電源電圧の概ね７
０％程度以上の電圧）を負荷回路にかけ得る電源安定化
回路を実現することである。また、従来の電源安定化回
路では、従来例にも示されているようにツェナーダイオ
ードを使用して基準電圧を発生するのが一般的である。
しかしながら、通常のデジタル信号処理用の半導体集積
回路チップ内にツェナーダイオードを搭載するために
は、通常の製造工程の一部を変更もしくは追加すること
が必要であり、製造コストの増大を招くことになる。本
発明の第３の課題は、通常のデジタル信号処理用の半導
体集積回路チップにおいて、特別な工程を使用すること
なく実現できる電源安定化回路を提供することである。A second object of the present invention is to provide a sufficient voltage (about 7 V of the power supply voltage) even when the power supply voltage is low (about 2 V or less).
It is an object of the present invention to realize a power supply stabilizing circuit capable of applying a voltage of about 0% or more to a load circuit. Further, in a conventional power supply stabilizing circuit, a reference voltage is generally generated using a Zener diode as shown in the conventional example.
However, in order to mount a Zener diode in a semiconductor integrated circuit chip for normal digital signal processing, it is necessary to change or add a part of a normal manufacturing process, which leads to an increase in manufacturing cost. Become. A third object of the present invention is to provide a power supply stabilizing circuit which can be realized without using a special process in a normal semiconductor integrated circuit chip for digital signal processing.

【００１０】また、本発明の第４の課題は、ＰＬＬ回路
に使用する電圧制御発振器等に、安定な電源を供給する
ために好適な電源安定化回路を提供することである。A fourth object of the present invention is to provide a power supply stabilizing circuit suitable for supplying a stable power supply to a voltage controlled oscillator or the like used in a PLL circuit.

【００１１】[0011]

【課題を解決するための手段】上記課題を解決するた
め、本発明は、外部から供給される電源を使って基準電
圧を発生する基準電圧発生回路と、前記外部から供給さ
れる電源と負荷回路との間に直列に挿入されるトランジ
スタと、前記負荷回路にかかる電圧を前記基準電圧と比
較する電圧比較回路を備え、前記電圧比較回路の比較結
果に応じて前記トランジスタを制御することにより、前
記負荷回路にかかる電圧を一定に保つように構成された
電源安定化回路であって、前記基準電圧発生回路と、前
記負荷回路と、前記直列に挿入されるトランジスタと、
前記電圧比較回路は、通常の半導体集積回路チップ内に
該チップ内の他の回路と共に搭載され、前記直列に挿入
されるトランジスタは、前記外部から供給される電源の
高電位側と前記負荷回路の間に挿入されたＰチャネル型
のＭＯＳトランジスタ、または、前記外部から供給され
る電源の低電位側と前記負荷回路の間に挿入されたＮチ
ャネル型のＭＯＳトランジスタであり、前記電圧比較回
路の出力は前記ＭＯＳトランジスタのゲートに供給され
るようにしている。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides a reference voltage generating circuit for generating a reference voltage using an externally supplied power supply, and a power supply and a load circuit supplied from the outside. A transistor that is inserted in series between the reference voltage and a voltage comparison circuit that compares a voltage applied to the load circuit with the reference voltage, and controls the transistor according to a comparison result of the voltage comparison circuit. A power supply stabilization circuit configured to keep a voltage applied to a load circuit constant, the reference voltage generation circuit, the load circuit, and the transistor inserted in series,
The voltage comparison circuit is mounted in a normal semiconductor integrated circuit chip together with other circuits in the chip, and the transistor inserted in series includes a high-potential side of a power supply supplied from outside and the load circuit of the load circuit. A P-channel MOS transistor inserted between the low-potential side of the power supply supplied from the outside and an N-channel MOS transistor inserted between the load circuit and the output of the voltage comparison circuit. Is supplied to the gate of the MOS transistor.

【００１２】また、前記負荷回路は、定常状態では一定
の周波数で発振する発振器であるようにしている。ま
た、前記負荷回路は、定常状態において流れる電流が高
周波の成分を除いてはほぼ一定な回路であるようにして
いる。また、前記外部から供給される電源の電圧は概ね
２Ｖ以下であり、前記負荷回路にかかる電圧は前記外部
から供給される電源の電圧の概ね７０％以上であるよう
にしている。また、前記基準電圧発生回路は、前記外部
から供給される電源の電圧を抵抗性素子によって分圧す
る分圧回路と、前記分圧回路の出力電圧を平滑化するロ
ーパスフィルタによって構成されるようにしている。Further, the load circuit is an oscillator that oscillates at a constant frequency in a steady state. Further, the load circuit is a circuit in which a current flowing in a steady state is substantially constant except for high-frequency components. The voltage of the power supply supplied from the outside is about 2 V or less, and the voltage applied to the load circuit is about 70% or more of the voltage of the power supply supplied from the outside. Further, the reference voltage generating circuit is configured by a voltage dividing circuit that divides a voltage of a power supply supplied from the outside by a resistive element, and a low-pass filter that smoothes an output voltage of the voltage dividing circuit. I have.

【００１３】また、制御電圧に応じて発振周波数が変化
する電圧制御発振器と、前記電圧制御発振器から出力さ
れるクロック信号と外部から供給されるリファレンス信
号の位相を比較する位相比較回路とを備え、前記位相比
較回路の比較結果に応じて制御電圧を変化させることに
より、前記クロック信号と前記リファレンス信号の位相
が一致するように構成されたＰＬＬ回路であって、該Ｐ
ＬＬ回路は、前記のいずれかの電源安定化回路が搭載さ
れた半導体集積回路内に搭載され、該ＰＬＬ回路の前記
電圧制御発振器は前記電源安定化回路の負荷回路である
ようにしている。A voltage-controlled oscillator whose oscillation frequency changes in accordance with a control voltage; and a phase comparison circuit for comparing a phase of a clock signal output from the voltage-controlled oscillator with a reference signal supplied from outside; A PLL circuit configured to change the control voltage in accordance with the comparison result of the phase comparison circuit so that the phases of the clock signal and the reference signal coincide with each other.
The LL circuit is mounted in a semiconductor integrated circuit on which any one of the power stabilizing circuits is mounted, and the voltage controlled oscillator of the PLL circuit is a load circuit of the power stabilizing circuit.

【００１４】[0014]

【発明の実施の形態】本発明による電源安定化回路の実
施の一形態を図１に示す。図１において、１００はＰチ
ャネル型のＭＯＳトランジスタ、１１０は負荷回路、１
２０は基準電圧発生回路、１３０は電圧比較回路として
作用する差動増幅回路、１７０は外部より供給される電
源の高電位側、１６０は外部より供給される電源の低電
位側、１７１は負荷回路１１０に加えられる電源の高電
位側、１７３は基準電圧となるノードである。また、１
１１は負荷回路１１０に加えられる電源の電圧変動のう
ち短い周期で変動する成分を除去するための容量性素
子、１２１〜１２３は基準電圧発生回路１２０を構成す
る抵抗性素子、１２４は基準電圧発生回路１２０を構成
する容量性素子である。このうち、抵抗性素子１２１お
よび１２２は分圧回路を構成し、抵抗性素子１２３およ
び容量性素子１２４はローパスフィルタを構成する。１
７４はＰチャネル型のＭＯＳトランジスタ１００のゲー
ト電極のノードである。FIG. 1 shows an embodiment of a power supply stabilizing circuit according to the present invention. In FIG. 1, 100 is a P-channel MOS transistor, 110 is a load circuit, 1
20 is a reference voltage generation circuit, 130 is a differential amplifier circuit acting as a voltage comparison circuit, 170 is the high potential side of an externally supplied power source, 160 is the low potential side of an externally supplied power source, 171 is a load circuit A high potential side 173 of the power supply applied to 110 is a node serving as a reference voltage. Also, 1
Numeral 11 denotes a capacitive element for removing a component that fluctuates in a short cycle among voltage fluctuations of the power supply applied to the load circuit 110, 121 to 123 denote resistive elements constituting the reference voltage generating circuit 120, and 124 denotes a reference voltage generating circuit. This is a capacitive element included in the circuit 120. Among these, the resistive elements 121 and 122 form a voltage dividing circuit, and the resistive element 123 and the capacitive element 124 form a low-pass filter. 1
74 is a node of the gate electrode of the P-channel type MOS transistor 100.

【００１５】この回路をＭＯＳトランジスタを含む半導
体集積回路チップの中に搭載する場合、容量性素子１１
１および１２４は、ＭＯＳトランジスタのゲート電極と
チャネルの層間容量を利用すれば、小さな面積で大きな
容量値の容量性素子を実現することができる。分圧回路
を構成する抵抗性素子１２１および１２２は、その抵抗
値の比が設計値通りにでき上がる必要がある。そのため
には、ＭＯＳトランジスタのゲート電極を構成する層の
配線抵抗を利用すれば、比較的正確な抵抗値比で比較的
大きな抵抗値を実現することができる。抵抗性素子１２
３は、容量性素子１２４と共に構成するローパスフィル
タの時定数を長くしてより安定な基準電圧を得るため、
なるべく抵抗値が大きくなるようにする。そのために
は、ゲート長が長くゲート幅が狭いＰチャネル型のＭＯ
Ｓトランジスタのソースとドレインの間の抵抗を使い、
そのゲート電極を１６０のノードに接続すれば大きな抵
抗値が実現できる。このように構成した抵抗性素子を数
個〜数十個直列に接続すれば、１ＭΩ程度の抵抗値も実
現できる。When this circuit is mounted in a semiconductor integrated circuit chip including MOS transistors, the capacitive element 11
For the elements 1 and 124, if the interlayer capacitance between the gate electrode and the channel of the MOS transistor is used, a capacitive element having a small area and a large capacitance can be realized. The resistive elements 121 and 122 constituting the voltage dividing circuit need to have the ratio of the resistance values as designed. For this purpose, if a wiring resistance of a layer constituting a gate electrode of a MOS transistor is used, a relatively large resistance value can be realized with a relatively accurate resistance value ratio. Resistive element 12
3 is to increase the time constant of the low-pass filter formed with the capacitive element 124 to obtain a more stable reference voltage.
The resistance value should be as large as possible. For this purpose, a P-channel type MO having a long gate length and a narrow gate width is used.
Using the resistance between the source and drain of the S transistor,
If the gate electrode is connected to node 160, a large resistance value can be realized. If several to several tens of the resistive elements thus configured are connected in series, a resistance value of about 1 MΩ can be realized.

【００１６】本発明の図１の回路と図９の従来例の回路
の本質的な違いは、従来例の回路はＶＢのノードの電圧
がＶｏのノードの電圧より約０．６Ｖ高くなければ動作
しないのに対し、図１の回路は１７４のノードの電圧と
１７１のノードの電圧の高低関係に特に制限が無い点に
ある。なお、本発明の電源安定化回路によって安定な電
源を供給される負荷回路１１０は、短い周期で繰り返し
変化する高周波成分を除いては負荷電流が急激に変化す
る成分が殆ど無いことが前提である。そのような回路の
例としてはクロック信号を発生する発振器等がある。The essential difference between the circuit of FIG. 1 of the present invention and the conventional circuit of FIG. 9 is that the conventional circuit operates unless the voltage of the node VB is higher than the voltage of the node Vo by about 0.6 V. On the other hand, the circuit of FIG. 1 has no particular limitation on the relationship between the voltage of the node 174 and the voltage of the node 171. It is assumed that the load circuit 110 to which stable power is supplied by the power supply stabilizing circuit of the present invention has almost no component in which the load current changes abruptly except for a high-frequency component that repeatedly changes in a short cycle. . An example of such a circuit is an oscillator that generates a clock signal.

【００１７】以下、図１の回路の動作について説明す
る。１７２のノードの電圧は、１７０と１６０のノード
の間に加えられる電源電圧を抵抗性素子１２１と１２２
による分圧回路で分圧した電圧であり、１７０と１６０
のノードの間に加えられる電源電圧が変動するとそれに
伴って１７２と１６０のノードの間の電圧も変動する。
１７３のノードの電圧は、１７２のノードの電圧を抵抗
性素子１２３と容量性素子１２４によるローパスフィル
タで平滑化した電圧であり、１７０と１６０のノードの
間に加えられる電源電圧が変動しても１７３と１６０の
ノードの間の電圧は急には変化せず、抵抗性素子１２３
の抵抗値と容量性素子１２４の容量値の積を時定数とし
てゆっくりと変化する。The operation of the circuit shown in FIG. 1 will be described below. The voltage at the node 172 changes the power supply voltage applied between the nodes 170 and 160 to the resistive elements 121 and 122.
Are divided by a voltage dividing circuit according to
When the power supply voltage applied between the nodes 172 and 160 changes, the voltage between the nodes 172 and 160 also changes.
The voltage at the node 173 is a voltage obtained by smoothing the voltage at the node 172 with a low-pass filter including the resistive element 123 and the capacitive element 124. Even if the power supply voltage applied between the nodes 170 and 160 fluctuates. The voltage between nodes 173 and 160 does not change abruptly and the resistive element 123
And the product of the resistance value and the capacitance value of the capacitive element 124 slowly changes as a time constant.

【００１８】１７１のノードと１７３のノードの電圧の
関係は、１７１のノードの電圧が１７３のノードの電圧
より低い場合は、差動増幅回路１３０の作用により１７
４のノードの電圧が下がってＰチャネル型のＭＯＳトラ
ンジスタ１００に流れる電流が増加し、１７１のノード
の電圧が上昇するようになっている。The relationship between the voltage at the node 171 and the voltage at the node 173 is such that when the voltage at the node 171 is lower than the voltage at the node 173,
The voltage of the node 171 increases as the voltage of the node 4 decreases and the current flowing through the P-channel MOS transistor 100 increases.

【００１９】逆に、１７１のノードの電圧が１７３のノ
ードの電圧より高い場合は、１７４のノードの電圧が上
がってＰチャネル型のＭＯＳトランジスタ１００に流れ
る電流が減少し、１７１のノードの電圧が降下するよう
になっている。Conversely, when the voltage at the node 171 is higher than the voltage at the node 173, the voltage at the node 174 increases, the current flowing through the P-channel MOS transistor 100 decreases, and the voltage at the node 171 decreases. It is designed to descend.

【００２０】従って、１７１のノードの電圧と１７３の
ノードの電圧がほぼ等しくなった時に釣り合って安定す
る。この時、１７４のノードの電圧と１７１のノードの
電圧の高低関係には特に制限が無く、１７４のノードの
電圧が１７１のノードの電圧と同程度もしくはそれ以下
になるように設計することもできる。１７１のノードの
電圧が１７３のノードの電圧にほぼ追従するためには、
ＭＯＳトランジスタ１００に流れる電流が常に飽和する
状態にあればよい。従って、外部より１７０のノードに
供給される電源電圧と負荷回路１１０にかかる１７１の
ノードの電圧の差は、ＭＯＳトランジスタ１００に飽和
電流を流すために必要なドレイン−ソース間電圧分だけ
あればよい。ＭＯＳトランジスタ１００のゲート幅を大
きくすれば、この電圧を電源電圧の１０％程度にするこ
とも可能である。Therefore, when the voltage at the node 171 and the voltage at the node 173 become substantially equal, the voltage is balanced and stabilized. At this time, there is no particular limitation on the relationship between the voltage of the 174 node and the voltage of the 171 node, and the voltage of the 174 node can be designed to be equal to or less than the voltage of the 171 node. . In order for the voltage at the node 171 to substantially follow the voltage at the node 173,
It is sufficient that the current flowing through the MOS transistor 100 is always in a saturated state. Therefore, the difference between the power supply voltage supplied to the node 170 from the outside and the voltage of the node 171 applied to the load circuit 110 only needs to be equal to the voltage between the drain and the source necessary for flowing the saturation current to the MOS transistor 100. . If the gate width of the MOS transistor 100 is increased, this voltage can be reduced to about 10% of the power supply voltage.

【００２１】実際の設計に当たっては、電源電圧が急激
に変化する時の変動の許容幅分をその電圧に加えた電圧
がＭＯＳトランジスタ１００にかかるようにしておく。
具体的には、定常状態において抵抗性素子１２１にかか
る電圧が、電源電圧の急激な変動の許容幅とＭＯＳトラ
ンジスタ１００に飽和電流を流すのに必要なドレイン−
ソース間電圧の和以上になるように、抵抗性素子１２１
および１２２の抵抗値の比を設計しておく。例えば、Ｍ
ＯＳトランジスタ１００に飽和電流を流すために必要な
電圧が電源電圧の１０％で、電源電圧が急に変化する場
合の変動の許容幅も電源電圧の１０％とする場合、抵抗
性素子１２１および１２２の抵抗値の比が２：８となる
ように設計しておく。これにより、１７０と１６０のノ
ードの間にかかる電源電圧の平均値の８０％に相当する
電圧が負荷回路１１０に常にかかり、電源電圧が許容限
度一杯まで変動しても、負荷回路１１０にかかる電圧は
急には変化しないことになる。In an actual design, a voltage obtained by adding the allowable width of the fluctuation when the power supply voltage changes abruptly to the voltage is applied to the MOS transistor 100.
Specifically, in the steady state, the voltage applied to the resistive element 121 depends on the allowable range of the rapid fluctuation of the power supply voltage and the drain necessary to supply the saturation current to the MOS transistor 100.
The resistive element 121 is set so that
And the ratio of the resistance values 122 and 122 is designed. For example, M
When the voltage required to cause the saturation current to flow through the OS transistor 100 is 10% of the power supply voltage and the allowable width of the sudden change in the power supply voltage is also 10% of the power supply voltage, the resistive elements 121 and 122 are used. Are designed so that the ratio of the resistance values is 2: 8. As a result, a voltage corresponding to 80% of the average value of the power supply voltage applied between the nodes 170 and 160 is constantly applied to the load circuit 110, and even if the power supply voltage fluctuates to the allowable limit, the voltage applied to the load circuit 110 is reduced. Will not change suddenly.

【００２２】なお、図１の電源安定化回路はＭＯＳトラ
ンジスタ１００に流れる電流が急に変化するとＭＯＳト
ランジスタ１００にかかる電圧が変化するため、この電
流をなるべく一定に保つようにした方がより安定な電源
電圧が得られる。容量性素子１１１はそのために設けた
素子であり、負荷回路１１０に流れる電流のうち短い周
期で変化する高周波成分についてはこの容量性素子１１
１が充放電して補うことによりＭＯＳトランジスタ１０
０に流れる電流を一定に保つように作用する。In the power supply stabilizing circuit of FIG. 1, when the current flowing through the MOS transistor 100 changes suddenly, the voltage applied to the MOS transistor 100 changes. Therefore, it is more stable to keep this current as constant as possible. Power supply voltage is obtained. The capacitive element 111 is provided for this purpose. For the high-frequency component that changes in a short cycle in the current flowing through the load circuit 110, the capacitive element 11
1 is charged and discharged to make up for the MOS transistor 10
It acts to keep the current flowing to zero constant.

【００２３】以上述べたように、図１の電源安定化回路
を使えば、１７０と１６０のノードの間にかかる電源電
圧が急に変化しても、負荷回路１１０にかかる電圧が急
には変化しないようにすることができる。また、以上述
べた数値の例では、負荷回路１１０にかけることができ
る電源電圧は１７０と１６０のノードの間にかかる電源
電圧の平均値の約８０％に相当する電圧となる。すなわ
ち、１７０と１６０のノードの間にかかる電源電圧の平
均値が２Ｖであれば、負荷回路１１０にかけることがで
きる電源電圧は約１．６Ｖになる。１７０と１６０のノ
ードの間にかかる電源電圧の平均値が２Ｖ以下であって
も、負荷回路１１０にかけることができる電源電圧は上
記平均値の約８０％になる。As described above, if the power supply stabilizing circuit of FIG. 1 is used, even if the power supply voltage applied between the nodes 170 and 160 changes suddenly, the voltage applied to the load circuit 110 changes abruptly. Can not be. In the example of the numerical values described above, the power supply voltage that can be applied to the load circuit 110 is a voltage corresponding to about 80% of the average value of the power supply voltage applied between the nodes 170 and 160. That is, if the average value of the power supply voltage applied between the nodes 170 and 160 is 2 V, the power supply voltage that can be applied to the load circuit 110 is about 1.6 V. Even if the average value of the power supply voltage applied between the nodes 170 and 160 is 2 V or less, the power supply voltage that can be applied to the load circuit 110 is about 80% of the average value.

【００２４】次に、図１の回路の構成要素である差動増
幅回路１３０について、その構成の例を図２に示す。図
２において、２０１〜２０３はＮチャネル型のＭＯＳト
ランジスタ、２０４および２０５はＰチャネル型のＭＯ
Ｓトランジスタである。ＭＯＳトランジスタ２０２およ
び２０３のゲート幅は、互いに等しくかつＭＯＳトラン
ジスタ２０１のゲート幅より充分大きくなるように設計
する。また、ＭＯＳトランジスタ２０４および２０５の
ゲート幅も互いに等しくなるように設計する。この中
で、ＭＯＳトランジスタ２０２および２０３はカレント
スイッチを構成し、ＭＯＳトランジスタ２０４および２
０５はカレントミラーを構成する。Next, FIG. 2 shows an example of the configuration of the differential amplifier circuit 130 which is a component of the circuit of FIG. In FIG. 2, reference numerals 201 to 203 denote N-channel MOS transistors, and 204 and 205 denote P-channel MOS transistors.
It is an S transistor. The gate widths of the MOS transistors 202 and 203 are designed to be equal to each other and sufficiently larger than the gate width of the MOS transistor 201. Also, the MOS transistors 204 and 205 are designed so that the gate widths are equal to each other. Among them, MOS transistors 202 and 203 form a current switch, and MOS transistors 204 and 2
05 constitutes a current mirror.

【００２５】図１の説明で述べたように１７１および１
７３のノードと１６０のノードの間の電圧は電源電圧に
近く（図１で説明した数値の例では電源電圧の約８０
％）、ＭＯＳトランジスタ２０２および２０３のゲート
幅がＭＯＳトランジスタ２０１のゲート幅より充分大き
いため、ＭＯＳトランジスタ２０１に流れる電流は常に
飽和する状態にある。また、ＭＯＳトランジスタ２０２
および２０３のゲート幅がＭＯＳトランジスタ２０１の
ゲート幅より充分大きいため、１７１と１７３のノード
の電圧がほぼ等しい時を除いては、ＭＯＳトランジスタ
２０２または２０３のいずれかがカットオフ状態にな
る。１７１のノードの電圧の方が１７３のノードの電圧
より高い場合は、ＭＯＳトランジスタ２０２がカットオ
フ状態になる。その時には、ＭＯＳトランジスタ２０３
および２０５はＭＯＳトランジスタ２０１と同じ電流が
流れる程度に導通し、ＭＯＳトランジスタ２０４はＭＯ
Ｓトランジスタ２０５と同じ程度に導通する。As described in the description of FIG. 1, 171 and 1
The voltage between the nodes 73 and 160 is close to the power supply voltage (about 80% of the power supply voltage in the numerical example described in FIG. 1).
%), Since the gate widths of the MOS transistors 202 and 203 are sufficiently larger than the gate width of the MOS transistor 201, the current flowing through the MOS transistor 201 is always saturated. Also, the MOS transistor 202
And 203 are sufficiently larger than the gate width of MOS transistor 201, so that either MOS transistor 202 or 203 is cut off except when the voltages at nodes 171 and 173 are substantially equal. When the voltage of the node 171 is higher than the voltage of the node 173, the MOS transistor 202 is cut off. At that time, the MOS transistor 203
And 205 conduct to the extent that the same current flows as MOS transistor 201, and MOS transistor 204
It conducts to the same extent as the S transistor 205.

【００２６】ＭＯＳトランジスタ２０２がカットオフ状
態にあってＭＯＳトランジスタ２０４が導通するから、
１７４のノードの電圧はほぼ１７０のノードの電圧まで
上昇する。１７１のノードの電圧の方が１７３のノード
の電圧より低い場合は、ＭＯＳトランジスタ２０２が導
通してＭＯＳトランジスタ２０３はカットオフ状態にな
る。その時には、２６２のノードの電圧はＭＯＳトラン
ジスタ２０５がＭＯＳトランジスタ２０３の漏れ電流を
流し得る程度の電圧にまで上がる。ＭＯＳトランジスタ
２０４も、ＭＯＳトランジスタ２０５と同じゲート電圧
がかかっているから、カットオフに近い状態（漏れ電流
程度しか流れない状態）である。ＭＯＳトランジスタ２
０４がカットオフに近い状態でＭＯＳトランジスタ２０
２は導通するから、１７４のノードの電圧はほぼ２６１
のノードの電圧まで降下する。この時の２６１のノード
の電圧は、ＭＯＳトランジスタ２０３がぎりぎりカット
オフ状態（漏れ電流程度が流れる状態）になる電圧、す
なわち、１７１のノードの電圧よりＭＯＳトランジスタ
２０３のしきい電圧分だけ低い電圧である。Since the MOS transistor 202 is in the cut-off state and the MOS transistor 204 is conducting,
The voltage at node 174 rises to approximately the voltage at node 170. When the voltage at the node 171 is lower than the voltage at the node 173, the MOS transistor 202 is turned on and the MOS transistor 203 is cut off. At that time, the voltage of the node 262 rises to a voltage at which the MOS transistor 205 can flow the leakage current of the MOS transistor 203. Since the same gate voltage as that of the MOS transistor 205 is applied to the MOS transistor 204, the MOS transistor 204 is in a state close to cutoff (a state in which only a leakage current flows). MOS transistor 2
When the MOS transistor 20 is close to the cutoff,
2 conducts, the voltage at the 174 node is approximately 261
Node voltage. At this time, the voltage of the node 261 is a voltage at which the MOS transistor 203 becomes a cut-off state (a state in which a leakage current flows), that is, a voltage lower than the voltage of the node 171 by the threshold voltage of the MOS transistor 203. is there.

【００２７】従って図２の回路は、１７１のノードの電
圧の方が１７３のノードの電圧より高い場合は１７４の
ノードの電圧がほぼ１７０のノードの電圧まで上昇し、
１７１のノードの電圧の方が１７３のノードの電圧より
低い場合は１７４のノードの電圧は１７１のノードの電
圧よりＭＯＳトランジスタ２０３のしきい電圧分だけ低
い電圧にまで降下するように動作する。Accordingly, in the circuit of FIG. 2, when the voltage of the node 171 is higher than the voltage of the node 173, the voltage of the node 174 rises to almost the voltage of the node 170,
When the voltage of the node 171 is lower than the voltage of the node 173, the voltage of the node 174 operates so as to drop to a voltage lower than the voltage of the node 171 by the threshold voltage of the MOS transistor 203.

【００２８】図３と図４には、本発明による電源安定化
回路の実施の他の形態とその構成要素である差動増幅回
路の回路図を示す。図３の回路は、図１の電源安定化回
路のＰチャネル型のＭＯＳトランジスタをＮチャネル型
のＭＯＳトランジスタに置き換え、更に極性を入れ替え
た回路である。図３において、３００はＮチャネル型の
ＭＯＳトランジスタ、３２３は抵抗性素子、３３０は電
圧比較回路として作用する差動増幅回路である。図１の
抵抗性素子１２３の両端のノード１７２および１７３の
電圧は１７０のノードに加わる高い側の電源電圧に近い
のに対し、図３の抵抗性素子３２３の両端のノード１６
２および１６３の電圧は１６０のノードに加わる低い側
の電源電圧に近くなる。従って、安定した抵抗値を得る
ため、抵抗性素子３２３はゲート長が長くゲート幅が狭
いＮチャネル型のＭＯＳトランジスタのソースとドレイ
ンの間の抵抗を使い、そのゲート電極を１７０のノード
に接続することにより構成する。また、図１の差動増幅
回路１３０はその入力である１７１および１７３のノー
ドに加わる電圧が１７０のノードに加わる高い側の電源
電圧に近いのに対し、図３の差動増幅回路３３０の入力
である１６１および１６３のノードに加わる電圧は１６
０のノードに加わる低い側の電源電圧に近くなる。FIGS. 3 and 4 show circuit diagrams of another embodiment of the power supply stabilizing circuit according to the present invention and a differential amplifier circuit which is a component thereof. The circuit of FIG. 3 is a circuit in which the P-channel type MOS transistor of the power supply stabilizing circuit of FIG. 1 is replaced with an N-channel type MOS transistor, and the polarity is further switched. 3, reference numeral 300 denotes an N-channel MOS transistor; 323, a resistive element; and 330, a differential amplifier circuit acting as a voltage comparison circuit. The voltage at nodes 172 and 173 across resistive element 123 in FIG. 1 is close to the higher supply voltage applied to node 170, whereas the voltage at node 16 across resistive element 323 in FIG.
The voltages at 2 and 163 are close to the lower supply voltage applied to the 160 node. Therefore, in order to obtain a stable resistance value, the resistive element 323 uses the resistance between the source and the drain of an N-channel MOS transistor having a long gate length and a narrow gate width, and connects its gate electrode to the node 170. It constitutes by doing. Further, the voltage applied to the nodes 171 and 173 which are the inputs of the differential amplifier circuit 130 of FIG. 1 is close to the higher power supply voltage applied to the node 170, whereas the input of the differential amplifier circuit 330 of FIG. The voltage applied to the nodes 161 and 163 is 16
It becomes close to the lower side power supply voltage applied to the 0 node.

【００２９】従って、図３の差動増幅回路３３０は、図
４に示すようにＰチャネル型のＭＯＳトランジスタ４０
２および４０３によるカレントスイッチと、Ｎチャネル
型のＭＯＳトランジスタ４０４および４０５によるカレ
ントミラーを使って構成する。図４の回路は、図２の差
動増幅回路のＰチャネル型のＭＯＳトランジスタとＮチ
ャネル型のＭＯＳトランジスタを互いに置き換え、更に
極性を入れ替えた構成である。図３および図４の回路の
動作は、極性が異なることを除いて図１および図２の回
路と同じである。Therefore, as shown in FIG. 4, the differential amplifier circuit 330 shown in FIG.
2 and 403 and a current mirror including N-channel MOS transistors 404 and 405. The circuit of FIG. 4 has a configuration in which the P-channel MOS transistor and the N-channel MOS transistor of the differential amplifier circuit of FIG. The operation of the circuits of FIGS. 3 and 4 is the same as the circuits of FIGS. 1 and 2 except that the polarities are different.

【００３０】図５には、本発明による電源安定化回路
を、ＰＬＬ回路内の電圧制御発振器の電源電圧を安定化
するために実施した場合の一形態を示す。この回路は、
本特許出願の出願人が既に出願した特許出願である特願
平８ー１８２７７３号の図２３にて開示したＰＬＬ回路
の実施の一形態において、その中の電圧制御発振器の電
源電圧を安定化するために実施した例である。図５にお
いて、５００は電源安定化回路、５０１は位相比較回
路、５０２は周波数比較回路、５０３は制御パルス発生
回路、５０４はチャージポンプ回路、５０５は電圧制御
発振器、５０６は分周回路、５０７はクロックバッファ
回路であり、５００は電源電圧を安定化するために接続
した電源安定化回路である。この例における電源安定化
回路５００は、図３に示した型の電源安定化回路とす
る。また、５５０は外部から入力されるリファレンス信
号、５５１は位相比較回路５０１の比較結果を表わす信
号、５５２は周波数比較回路５０２の比較結果を表わす
信号、５５３は制御パルス発生回路５０３の出力、５５
４はチャージポンプ回路５０４から電圧制御発振器５０
５へ供給されるアナログの制御電圧、５５５は電圧制御
発振器５０５の出力、５５６は分周回路５０６の出力、
５５７は各分配先へ供給される各相のクロック信号であ
る。また、５６０はクロック信号５５７の内の１つであ
り、位相比較回路５０１および周波数比較回路５０２に
おいてリファレンス信号５５０と位相および周波数を比
較する対象となるフィードバック信号である。この回路
が上記特願平８ー１８２７７３号の図２３と異なる点
は、電源安定化回路５００が存在することと、そのため
に電圧制御発振器５０５の構成が若干変わることであ
る。FIG. 5 shows an embodiment in which the power supply stabilizing circuit according to the present invention is implemented to stabilize the power supply voltage of the voltage controlled oscillator in the PLL circuit. This circuit is
In an embodiment of the PLL circuit disclosed in FIG. 23 of Japanese Patent Application No. 8-182773, which is a patent application filed by the applicant of the present invention, the power supply voltage of the voltage-controlled oscillator therein is stabilized. It is an example implemented for the purpose. In FIG. 5, reference numeral 500 denotes a power supply stabilizing circuit, 501 denotes a phase comparison circuit, 502 denotes a frequency comparison circuit, 503 denotes a control pulse generation circuit, 504 denotes a charge pump circuit, 504 denotes a voltage controlled oscillator, 506 denotes a frequency dividing circuit, and 507 denotes a frequency dividing circuit. A clock buffer circuit 500 is a power supply stabilization circuit connected to stabilize the power supply voltage. The power supply stabilization circuit 500 in this example is a power supply stabilization circuit of the type shown in FIG. 550 is a reference signal input from the outside, 551 is a signal representing the comparison result of the phase comparison circuit 501, 552 is a signal representing the comparison result of the frequency comparison circuit 502, 553 is the output of the control pulse generation circuit 503, 55
Reference numeral 4 denotes a voltage controlled oscillator 50 from the charge pump circuit 504.
5 is an output of the voltage controlled oscillator 505, 556 is an output of the frequency dividing circuit 506,
557 is a clock signal of each phase supplied to each distribution destination. Reference numeral 560 denotes one of the clock signals 557, which is a feedback signal to be compared with the reference signal 550 in phase and frequency in the phase comparison circuit 501 and the frequency comparison circuit 502. This circuit differs from FIG. 23 of the above-mentioned Japanese Patent Application No. 8-182773 in that the power supply stabilizing circuit 500 is present and the configuration of the voltage controlled oscillator 505 is slightly changed due to this.

【００３１】図６に、その電圧制御発振器５０５の実施
の一形態を示す。図６において、６０１〜６０７、６２
１〜６２５および６４１はＮチャネル型のＭＯＳトラン
ジスタである。また、６１１〜６１７、６３０〜６３
５、６４２および６４３はＰチャネル型のＭＯＳトラン
ジスタである。この中で、Ｎチャネル型のＭＯＳトラン
ジスタ６０７のバックバイアスは外部から１６０のノー
ドに供給される低電位側の電源に接続し、その他のＮチ
ャネル型のＭＯＳトランジスタのバックバイアスは電源
安定化回路５００から１６１のノードに供給される安定
化された電源に接続する。なお、Ｐチャネル型のＭＯＳ
トランジスタのバックバイアスは全て外部から１７０の
ノードに供給される高電位側の電源に接続する。FIG. 6 shows an embodiment of the voltage controlled oscillator 505. In FIG. 6, 601 to 607, 62
Reference numerals 1 to 625 and 641 denote N-channel MOS transistors. 611-617, 630-63
5, 642 and 643 are P-channel type MOS transistors. Among them, the back bias of the N-channel MOS transistor 607 is connected to a low-potential power supply externally supplied to the node 160, and the back bias of the other N-channel MOS transistors is connected to the power supply stabilizing circuit 500. To the stabilized power supply supplied to the nodes 161 to 161. Note that a P-channel type MOS
All the back biases of the transistors are connected to a power supply on the high potential side supplied to the node 170 from the outside.

【００３２】図６において、ＭＯＳトランジスタ６０１
〜６０５、６１１〜６１５、６２１〜６２５、６３０〜
６３５および６４１〜６４３の構成する部分は、上記特
願平８ー１８２７７３号の図２６にて開示した電圧制御
発振器と同じ回路である。また、ＭＯＳトランジスタ６
０６、６０７、６１６および６１７の構成する部分は、
１７０と１６１のノードの間に供給される電圧に相当す
る振幅の発振出力を１７０と１６０のノードの間に供給
される外部からの電源電圧に相当する振幅に拡大して５
５５のノードに出力させるための回路である。Referring to FIG. 6, a MOS transistor 601 is shown.
~ 605, 611-615, 621-625, 630-
The components of 635 and 641 to 643 are the same circuit as the voltage controlled oscillator disclosed in FIG. 26 of Japanese Patent Application No. 8-182773. Also, the MOS transistor 6
06, 607, 616 and 617 constitute
The oscillation output having an amplitude corresponding to the voltage supplied between the nodes 170 and 161 is expanded to an amplitude corresponding to the external power supply voltage supplied between the nodes 170 and 160 to 5
This is a circuit for outputting to 55 nodes.

【００３３】ＭＯＳトランジスタ６２１〜６２５や６３
１〜６３５によって電流を制限されるインバータの出力
は波形が鈍るため、これをＭＯＳトランジスタ６０７お
よび６１７によるインバータで直接受けて振幅を拡大す
る回路では、１７０と１６０のノードの間に外部から供
給される電源電圧が変動した時のしきい値の変化のため
大きなジッタが生じることになる。これを避けるため、
ＭＯＳトランジスタ６０６および６１６によるしきい値
の変化の無い（電源電圧が安定化された）インバータで
急峻な波形に変換し、その後ＭＯＳトランジスタ６０７
および６１７によるインバータで振幅を拡大する。MOS transistors 621 to 625 and 63
Since the waveform of the output of the inverter whose current is limited by 1 to 635 is dull, the output is supplied from the outside between the nodes 170 and 160 in a circuit which receives the output directly by the inverter formed of the MOS transistors 607 and 617 and expands the amplitude. A large jitter occurs due to a change in the threshold value when the power supply voltage changes. To avoid this,
The inverter does not change the threshold value (the power supply voltage is stabilized) by the MOS transistors 606 and 616, and converts the waveform into a steep waveform.
And 617 increase the amplitude.

【００３４】なお、１７０と１６０のノードの間に外部
から供給される電源によって直接駆動される回路（すな
わち、電圧制御発振器５０５以外の回路）を構成するＮ
チャネル型のＭＯＳトランジスタのバックバイアスは、
１６０のノードに外部から供給される電源と接続する。
従って、Ｎチャネル型のＭＯＳトランジスタ６０１〜６
０６、６２１〜６２５および６４１は、その他のＮチャ
ネル型のＭＯＳトランジスタとは違うバックバイアス電
圧になる。そのため、これらのＮチャネル型のＭＯＳト
ランジスタは他のＮチャネル型のＭＯＳトランジスタと
離して配置し、その間にＰチャネル型のＭＯＳトランジ
スタを配置して、バックバイアス電圧のかかるノードを
分離する。It is to be noted that N constituting a circuit directly driven by an externally supplied power supply between nodes 170 and 160 (that is, a circuit other than voltage controlled oscillator 505)
The back bias of the channel type MOS transistor is
160 nodes are connected to power supplied from outside.
Therefore, N-channel MOS transistors 601 to 6
06, 621 to 625 and 641 have different back bias voltages from the other N-channel MOS transistors. For this reason, these N-channel MOS transistors are arranged separately from other N-channel MOS transistors, and P-channel MOS transistors are arranged between them to separate nodes to which a back bias voltage is applied.

【００３５】図７は半導体集積回路チップ内の各回路の
配置の一例を示した図である。図７において、７００は
半導体集積回路チップ、７１０は１６１のノードに供給
される安定化された電源をバックバイアスとするＮチャ
ネル型のＭＯＳトランジスタを含む回路を配置する領
域、７２０はＮチャネル型のＭＯＳトランジスタを含む
回路は配置しない領域、７３０および７４０は外部から
１６０のノードに供給される電源をバックバイアスとす
るＮチャネル型のＭＯＳトランジスタを含む回路を配置
する領域である。FIG. 7 is a diagram showing an example of the arrangement of each circuit in a semiconductor integrated circuit chip. In FIG. 7, reference numeral 700 denotes a semiconductor integrated circuit chip, 710 denotes a region where a circuit including an N-channel MOS transistor having a stabilized power supply supplied to the node 161 as a back bias is arranged, and 720 denotes an N-channel type. A region in which a circuit including a MOS transistor is not disposed. Reference numerals 730 and 740 are regions in which a circuit including an N-channel MOS transistor in which power supplied from the outside to the node 160 is back-biased is disposed.

【００３６】具体的な回路名で言うと、７１０の領域に
は、図６に示した電圧制御発振器のうちＮチャネル型の
ＭＯＳトランジスタ６０７およびＰチャネル型のＭＯＳ
トランジスタ６１７を除く部分と、制御電圧５５４を安
定化するためにチャージポンプ５０４の中に設けた容量
素子を配置する。７２０の領域には、図３に示した電源
安定化回路の中の容量素子１１１および１２４を配置す
る。７３０の領域には、電圧制御発振器の中のＮチャネ
ル型のＭＯＳトランジスタ６０７およびＰチャネル型の
ＭＯＳトランジスタ６１７と、チャージポンプ５０４や
電源安定化回路５００の中の上記の他の素子と、図５に
示したＰＬＬ回路の中の他の部分、すなわち、位相比較
回路５０１、周波数比較回路５０２、制御パルス発生回
路５０３、分周回路５０６、および、バッファ回路５０
７の一段目等を配置する。７４０の領域には、２段目以
降のバッファ回路５０７と、この半導体集積回路チップ
に搭載する他の回路を配置する。そして、７１０の領域
に設けた容量素子はＮチャネル型のＭＯＳトランジスタ
のゲート電極とチャネルの層間容量を利用して構成し、
７２０の領域に設けた容量素子はＰチャネル型のＭＯＳ
トランジスタのゲート電極とチャネルの層間容量を利用
して構成する。In terms of specific circuit names, an N-channel MOS transistor 607 and a P-channel MOS transistor 607 of the voltage-controlled oscillator shown in FIG.
A portion excluding the transistor 617 and a capacitor provided in the charge pump 504 for stabilizing the control voltage 554 are provided. In region 720, capacitive elements 111 and 124 in the power supply stabilizing circuit shown in FIG. 3 are arranged. In a region 730, the N-channel type MOS transistor 607 and the P-channel type MOS transistor 617 in the voltage controlled oscillator, the other elements in the charge pump 504 and the power supply stabilization circuit 500, and FIG. , The phase comparison circuit 501, the frequency comparison circuit 502, the control pulse generation circuit 503, the frequency division circuit 506, and the buffer circuit 50.
7 is arranged. In the area 740, the buffer circuits 507 in the second and subsequent stages and other circuits mounted on the semiconductor integrated circuit chip are arranged. The capacitive element provided in the region 710 is configured using the gate electrode of the N-channel MOS transistor and the interlayer capacitance of the channel.
The capacitive element provided in the region 720 is a P-channel type MOS.
The transistor is formed using the gate electrode of the transistor and the interlayer capacitance of the channel.

【００３７】このようにすれば、７１０の領域に設けた
Ｎチャネル型のＭＯＳトランジスタとその他の領域に設
けたＮチャネル型のＭＯＳトランジスタを、７２０の領
域によって分離することができる。従って、７１０の領
域に設けたＮチャネル型のＭＯＳトランジスタとその他
の領域に設けたＮチャネル型のＭＯＳトランジスタに、
互いに異なるバックバイアス電圧をかけることができ
る。なお、半導体集積回路チップ７００の中に複数のＰ
ＬＬ回路を搭載する場合は、図７に示す７１０〜７３０
の領域のような部分が複数箇所になるのは言うまでもな
い。In this manner, the N-channel MOS transistor provided in the region 710 and the N-channel MOS transistor provided in other regions can be separated by the region 720. Therefore, the N-channel MOS transistor provided in the region 710 and the N-channel MOS transistor provided in other regions are:
Different back bias voltages can be applied to each other. Note that a plurality of Ps
When the LL circuit is mounted, 710 to 730 shown in FIG.
It goes without saying that there are a plurality of such portions as the region.

【００３８】本発明によれば、１７０と１６０のノード
の間に外部から供給される電源の電圧が急に変化しても
１７０と１６１のノードの間に供給される電源の電圧は
急には変化しないため、電圧制御発振器の発振周波数も
急には変化しないことになる。更に、ＰＬＬ回路には電
圧制御発振器の発振周波数をリファレンス信号の周波数
の所定倍に合わせようとする機能があるため、１７０と
１６１のノードの間に供給される電圧が徐々に変化する
分については、５５４と１６１のノードの間に供給され
る制御電圧を徐々に変化させて追従させることができ
る。すなわち、ＰＬＬ回路のように自己補正機能がある
回路と併用する場合には、その自己補正機能が作用する
ために必要な時間だけ電源電圧の変化を遅らせば、必ず
しも常に一定の電源電圧を得る必要はない。すると、図
１または図３に示したような通常のデジタル信号処理用
の半導体集積回路チップ内に搭載できる回路を基準電圧
発生回路として使うことが可能であり、従来の電源安定
化回路のようにツェナーダイオードを使った常に所定の
基準電圧が得られるような基準電圧発生回路を使わなく
ても済む。According to the present invention, even if the voltage of the power supply externally supplied between the nodes 170 and 160 suddenly changes, the voltage of the power supplied between the nodes 170 and 161 suddenly changes. Since it does not change, the oscillation frequency of the voltage controlled oscillator does not change suddenly. Furthermore, since the PLL circuit has a function of adjusting the oscillation frequency of the voltage controlled oscillator to a predetermined multiple of the frequency of the reference signal, the voltage supplied between the nodes 170 and 161 gradually changes. , And the control voltage supplied between the nodes of 554 and 161 can be changed gradually so as to follow. That is, when used together with a circuit having a self-correction function such as a PLL circuit, it is always necessary to always obtain a constant power supply voltage by delaying a change in power supply voltage for a time necessary for the self-correction function to operate. There is no. Then, a circuit that can be mounted in a semiconductor integrated circuit chip for normal digital signal processing as shown in FIG. 1 or FIG. 3 can be used as a reference voltage generation circuit. It is not necessary to use a reference voltage generating circuit that always obtains a predetermined reference voltage using a Zener diode.

【００３９】図８には、電圧制御発振器５０５の実施の
他の形態を示す。図８において、８０１はＮチャネル型
のＭＯＳトランジスタである。また、８５０は強制的に
発振を停止させる信号を入力するノードであり、この回
路を搭載する半導体集積回路チップを診断する時等に使
用する。その他の部分は図６の回路と同じである。８５
０のノードに入力される信号がローレベルの間はＭＯＳ
トランジスタ８０１がカットオフ状態となって図８の回
路は図６の回路と同じ動作をするが、８５０のノードに
入力される信号がハイレベルになるとＭＯＳトランジス
タ８０１が導通して５５４と１６１のノードの間に加え
られる制御電圧は０Ｖとなり発振が停止する。FIG. 8 shows another embodiment of the voltage controlled oscillator 505. In FIG. 8, reference numeral 801 denotes an N-channel MOS transistor. Reference numeral 850 denotes a node for inputting a signal for forcibly stopping oscillation, which is used when diagnosing a semiconductor integrated circuit chip on which this circuit is mounted. The other parts are the same as the circuit of FIG. 85
While the signal input to the 0 node is low level, the MOS
8 operates in the same manner as the circuit of FIG. 6 except that the transistor 801 is cut off, but when the signal input to the node 850 goes high, the MOS transistor 801 becomes conductive and the nodes 554 and 161 The control voltage applied during the period becomes 0 V, and the oscillation stops.

【００４０】図８に示すように、ラッチアップ現象を避
けるため、Ｎチャネル型のＭＯＳトランジスタ８０１の
ソース電極は１６１のノードに接続するが、バックバイ
アスは１６０のノードに接続する。これは、このＭＯＳ
トランジスタ８０１のドレイン電極がバックバイアスを
１６１のノードに接続されたＮチャネル型のＭＯＳトラ
ンジスタ６２１〜６２５等のゲート電極に接続されてい
るため、ソース電極は１６１のノードに供給される電圧
より低い電圧には接続できないのに対し、８５０のノー
ドに入力される信号のローレベルは１６０のノードの電
圧まで下がるため、Ｎチャネル型のＭＯＳトランジスタ
８０１のバックバイアスをそれより高い電圧に接続する
ことができないためである。すなわち、ＭＯＳトランジ
スタ８０１のバックバイアスを１６１のノードに接続す
ると、８５０のノードに入力される信号のローレベルは
１６１のノードの電圧以下に下がる場合があり、この場
合にラッチアップ現象が起こる恐れがある。ＭＯＳトラ
ンジスタ８０１のバックバイアスを１６０のノードに接
続した場合には、８５０のノードに入力される信号のロ
ーレベルは１６１のノードの電圧以下には下がらないた
め、ラッチアップ現象が起こることはない。従ってＭＯ
Ｓトランジスタ８０１は、図７のように配置する場合に
は７３０の領域に配置する。As shown in FIG. 8, the source electrode of the N-channel MOS transistor 801 is connected to the node 161 to prevent the latch-up phenomenon, while the back bias is connected to the node 160. This is this MOS
Since the drain electrode of the transistor 801 is connected to the gate electrodes of the N-channel MOS transistors 621 to 625 connected to the node 161 with a back bias, the source electrode has a voltage lower than the voltage supplied to the node 161. However, since the low level of the signal input to the node 850 drops to the voltage of the node 160, the back bias of the N-channel MOS transistor 801 cannot be connected to a higher voltage. That's why. That is, when the back bias of the MOS transistor 801 is connected to the node 161, the low level of the signal input to the node 850 may drop below the voltage of the node 161, and in this case, a latch-up phenomenon may occur. is there. When the back bias of the MOS transistor 801 is connected to the node 160, the low level of the signal input to the node 850 does not drop below the voltage of the node 161; therefore, the latch-up phenomenon does not occur. Therefore MO
The S transistor 801 is arranged in a region 730 when it is arranged as shown in FIG.

【００４１】[0041]

【発明の効果】本発明の電源安定化回路によれば、電源
電圧が低い場合でも充分な電圧を負荷回路にかけること
ができる。また本発明によれば、ツェナーダイオード等
の特殊な素子を使用することなく電源安定化回路を実現
することができる。従って、本発明によれば、通常のデ
ジタル信号処理用の半導体集積回路チップ内に電源安定
化回路を設けることができる。また、安定な電源をＰＬ
Ｌ回路に使用する電圧制御発振器等に供給することがで
きる。According to the power supply stabilizing circuit of the present invention, a sufficient voltage can be applied to the load circuit even when the power supply voltage is low. Further, according to the present invention, a power supply stabilizing circuit can be realized without using a special element such as a Zener diode. Therefore, according to the present invention, a power supply stabilizing circuit can be provided in a semiconductor integrated circuit chip for normal digital signal processing. In addition, stable power supply
It can be supplied to a voltage controlled oscillator used for the L circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の電源安定化回路の実施の一形態を示す
回路図である。FIG. 1 is a circuit diagram showing an embodiment of a power supply stabilizing circuit of the present invention.

【図２】図１の電源安定化回路の構成要素である電圧比
較回路の詳細を示す回路図である。FIG. 2 is a circuit diagram showing details of a voltage comparison circuit that is a component of the power supply stabilization circuit of FIG. 1;

【図３】本発明の電源安定化回路の実施の他の形態を示
す回路図である。FIG. 3 is a circuit diagram showing another embodiment of the power supply stabilizing circuit of the present invention.

【図４】図３の電源安定化回路の構成要素である電圧比
較回路の詳細を示す回路図である。FIG. 4 is a circuit diagram illustrating details of a voltage comparison circuit that is a component of the power supply stabilization circuit of FIG. 3;

【図５】本発明による電源安定化回路をＰＬＬ回路内の
電圧制御発振器の電源電圧を安定化するために適用した
場合の一形態を示す回路図である。FIG. 5 is a circuit diagram showing an embodiment in which a power supply stabilization circuit according to the present invention is applied to stabilize a power supply voltage of a voltage controlled oscillator in a PLL circuit.

【図６】図５のＰＬＬ回路の構成要素である電圧制御発
振器５０５の詳細を示す回路図である。FIG. 6 is a circuit diagram showing details of a voltage controlled oscillator 505 that is a component of the PLL circuit of FIG. 5;

【図７】半導体集積回路チップ内における各回路の配置
場所を示す配置図である。FIG. 7 is a layout diagram showing a layout location of each circuit in a semiconductor integrated circuit chip.

【図８】図６の電圧制御発振器５０５の実施の他の形態
を示す回路図である。FIG. 8 is a circuit diagram showing another embodiment of the voltage controlled oscillator 505 of FIG.

【図９】電源安定化回路の従来例の回路図を示す図であ
る。FIG. 9 is a diagram showing a circuit diagram of a conventional example of a power supply stabilization circuit.

【符号の説明】[Explanation of symbols]

１００ Ｐチャネル型のＭＯＳトランジスタ １１０ 負荷回路 １２０ 基準電圧発生回路 １３０、３３０ 電圧比較回路 １７０ 高電位側の電源電圧を加えるノード １６０ 低電位側の電源電圧を加えるノード ３００ Ｎチャネル型のＭＯＳトランジスタ ５００ 電源安定化回路 ５０５ 電圧制御発振器 ７００ 半導体集積回路チップ ７１０ 電圧制御発振器５０５等を配置する領域 ７２０ 図３内のコンデンサ１１１および１２４を配置
する領域 ７３０ ＰＬＬ回路を構成する他の素子を配置する領域 ７４０ 半導体集積回路チップ７００に搭載するＰＬＬ
以外の回路を配置する領域Reference Signs List 100 P-channel MOS transistor 110 Load circuit 120 Reference voltage generation circuit 130, 330 Voltage comparison circuit 170 Node for applying high-potential-side power supply voltage 160 Node for applying low-potential-side power supply voltage 300 N-channel MOS transistor 500 Power supply Stabilization circuit 505 Voltage controlled oscillator 700 Semiconductor integrated circuit chip 710 Area where voltage controlled oscillator 505 and the like are arranged 720 Area where capacitors 111 and 124 in FIG. 3 are arranged 730 Area where other elements constituting PLL circuit are arranged 740 Semiconductor PLL mounted on integrated circuit chip 700
Area to place circuits other than

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 外部から供給される電源を使って基準電
圧を発生する基準電圧発生回路と、前記外部から供給さ
れる電源と負荷回路との間に直列に挿入されるトランジ
スタと、前記負荷回路にかかる電圧を前記基準電圧と比
較する電圧比較回路を備え、前記電圧比較回路の比較結
果に応じて前記トランジスタを制御することにより、前
記負荷回路にかかる電圧を一定に保つように構成された
電源安定化回路であって、 前記基準電圧発生回路と、前記負荷回路と、前記直列に
挿入されるトランジスタと、前記電圧比較回路は、通常
の半導体集積回路チップ内に該チップ内の他の回路と共
に搭載され、 前記直列に挿入されるトランジスタは、前記外部から供
給される電源の高電位側と前記負荷回路の間に挿入され
たＰチャネル型のＭＯＳトランジスタ、または、前記外
部から供給される電源の低電位側と前記負荷回路の間に
挿入されたＮチャネル型のＭＯＳトランジスタであり、
前記電圧比較回路の出力は前記ＭＯＳトランジスタのゲ
ートに供給されることを特徴とする電源安定化回路。1. A reference voltage generation circuit for generating a reference voltage using an externally supplied power supply, a transistor inserted in series between the externally supplied power supply and a load circuit, and the load circuit A voltage comparing circuit for comparing the voltage applied to the reference voltage with the reference voltage, and controlling the transistor in accordance with the comparison result of the voltage comparing circuit, so as to keep the voltage applied to the load circuit constant. A stabilizing circuit, wherein the reference voltage generating circuit, the load circuit, the transistor inserted in series, and the voltage comparing circuit are provided in a normal semiconductor integrated circuit chip together with other circuits in the chip. The transistor inserted in series is a P-channel MOS transistor inserted between the high potential side of the power supplied from the outside and the load circuit. Data, or a N-channel type MOS transistor interposed between said load circuit and the low potential side of the power supplied from the outside,
A power supply stabilization circuit, wherein an output of the voltage comparison circuit is supplied to a gate of the MOS transistor. 【請求項２】 請求項１記載の電源安定化回路におい
て、 前記負荷回路は、定常状態では一定の周波数で発振する
発振器であることを特徴とする電源安定化回路。2. The power supply stabilizing circuit according to claim 1, wherein the load circuit is an oscillator that oscillates at a constant frequency in a steady state. 【請求項３】 請求項１または請求項２記載の電源安定
化回路において、 前記負荷回路は、定常状態において流れる電流が高周波
の成分を除いてはほぼ一定な回路であることを特徴とす
る電源安定化回路。3. The power supply stabilizing circuit according to claim 1, wherein the load circuit is a circuit in which a current flowing in a steady state is substantially constant except for a high-frequency component. Stabilization circuit. 【請求項４】 請求項１乃至請求項３のいずれかの請求
項記載の電源安定化回路において、 前記外部から供給される電源の電圧は概ね２Ｖ以下であ
り、前記負荷回路にかかる電圧は前記外部から供給され
る電源の電圧の概ね７０％以上であることを特徴とする
電源安定化回路。4. The power supply stabilizing circuit according to claim 1, wherein a voltage of the power supplied from the outside is approximately 2 V or less, and a voltage applied to the load circuit is A power supply stabilizing circuit characterized by being approximately 70% or more of a voltage of a power supply supplied from outside. 【請求項５】 請求項１乃至請求項４のいずれかの請求
項記載の電源安定化回路において、 前記基準電圧発生回路は、前記外部から供給される電源
の電圧を抵抗性素子によって分圧する分圧回路と、前記
分圧回路の出力電圧を平滑化するローパスフィルタによ
って構成されることを特徴とする電源安定化回路。5. The power supply stabilizing circuit according to claim 1, wherein the reference voltage generating circuit divides a voltage of the power supplied from the outside by a resistive element. A power supply stabilizing circuit comprising a voltage circuit and a low-pass filter for smoothing an output voltage of the voltage dividing circuit. 【請求項６】 制御電圧に応じて発振周波数が変化する
電圧制御発振器と、前記電圧制御発振器から出力される
クロック信号と外部から供給されるリファレンス信号の
位相を比較する位相比較回路とを備え、前記位相比較回
路の比較結果に応じて制御電圧を変化させることによ
り、前記クロック信号と前記リファレンス信号の位相が
一致するように構成されたＰＬＬ回路であって、 該ＰＬＬ回路は、請求項１乃至請求項５のいずれかの請
求項に記載された電源安定化回路が搭載された半導体集
積回路内に搭載され、 該ＰＬＬ回路の前記電圧制御発振器は前記電源安定化回
路の負荷回路であることを特徴とする電源安定化回路を
備えたＰＬＬ回路。6. A voltage-controlled oscillator whose oscillation frequency changes according to a control voltage, and a phase comparison circuit that compares a phase of a clock signal output from the voltage-controlled oscillator with a reference signal supplied from outside, A PLL circuit configured to change a control voltage according to a comparison result of the phase comparison circuit so that a phase of the clock signal and a phase of the reference signal match, wherein the PLL circuit is a PLL circuit. A power supply stabilizing circuit according to claim 5, wherein the power supply stabilizing circuit is mounted in a semiconductor integrated circuit, wherein the voltage controlled oscillator of the PLL circuit is a load circuit of the power stabilizing circuit. A PLL circuit including a power supply stabilizing circuit.