JPH11154237A - テクスチャマッピング用メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、テクスチャマッピングで用いるデ
ータをメモリから高速で読み出し、３次元グラフィック
スの処理性能の向上を図ることができるテクスチャマッ
ピング用メモリ装置を提供することを課題とする。 【解決手段】 テクスチャマッピング用メモリ装置は、
２次元格子座標上のパターンデータを４つに分類し、各
々を個別に格納するメモリマクロ１１ａ〜１１ｄ、テク
スチャ座標に基づいて、近傍に位置する４点のパターン
データのアドレスａｄ１〜ａｄ４を生成し、各メモリマ
クロ１１ａ〜１１ｄに対して、近傍の４点のパターンデ
ータを同時に読み出すようにアクセスするメモリ制御装
置１２、メモリマクロ１１ａ〜１１ｄから同時に読み出
されたパターンデータＤＴ１〜ＤＴ４について、所定の
重み付け処理を行い、平均を算出する加重平均計算処理
を実行して、テクスチャデータとして出力する演算装置
１３を有して構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テキスチャマッピ
ング用メモリ装置に関し、詳しくは、コンピュータグラ
フィックスの分野で所定の３次元表示されたパターンに
所望のテクスチャデータを貼り付ける際に用いられるテ
クスチャマッピング用のメモリ装置に関する。

【０００２】

【従来の技術】近年、ＣＰＵの性能向上や専用プロセッ
サの低価格化により、パソコンレベルでも３次元グラフ
ィックスが実現されるようになってきた。一般的に、コ
ンピュータグラフィックスにおいては、３次元データを
ポリゴン（三角形が用いられることが多い）の組み合わ
せで表現する。ここで、壁や床のような複雑な模様を少
ないポリゴンで表現するために、テクスチャマッピング
という技術が用いられている。例えば複雑な模様の描か
れた壁の輪郭を１つの四角形ポリゴン（あるいは２つの
三角形ポリゴン）で表現し、別に用意した壁模様の２次
元テクスチャのパターンデータ（以下、単にパターンデ
ータという）をそのポリゴン上に貼り付けることによ
り、複雑な模様の壁を表現している。

【０００３】この場合、ディスプレイ上の壁の部分を構
成する画素の２次元テクスチャ上での座標（テクスチャ
座標）は、必ずしもパターンデータの２次元格子上の座
標に一致するとは限らない。そのため、対応する座標に
一番近い格子点のデータを用いるポイントサンプリング
や、近傍の４点のデータを重み付けして平均を計算する
バイリニアフィルタリングが使われている。

【０００４】さらに、高級な手法として、同じテクスチ
ャを有し、データ量が異なるパターンデータを複数用意
しておいて、データ量の大きさの順位が隣り合う２つの
パターンデータに対して近傍の４点ずつ、合計８個のデ
ータを抽出し、重み付けして平均を計算するトリリニア
フィルタリングが用いられることもある。従来のテキス
チャマッピングの手法について、図７及び図８を参照し
て説明する。

【０００５】図７（ａ）に示すように、ディスプレイ２
０上に表示された矩形の壁の輪郭（パターン）２１に、
図７（ｂ）に示すような任意の模様を貼り付ける場合に
ついて説明する。ここで、模様を貼り付けるパターン２
１はディスプレイ２０上で３次元的（立体的）に表示さ
れているため、平行四辺形で表現されている。図７
（ａ）に示すように、ディスプレイ２０上の画素２２ａ
は、水平方向の走査線２２に沿って存在するが、図７
（ｂ）に示すように、パターンデータ３０上では走査線
２２に対応する斜めの直線３１上の点３１ａとして取り
扱われる。なお、ディスプレイ２０上での水平走査線２
２上の点は、１つ１つの画素を表し、パターンデータ３
０上での直線３１上の丸は、それぞれの画素に対応する
座標を示している。

【０００６】そして、パターンデータは、例えば図８
（ａ）に示すように、２５６画素×２５６画素の２次元
格子座標上のデータとして与えられるため、ディスプレ
イ２０上の各画素に対応するパターンデータ上での座標
Ｐは、必ずしも格子点上に存在するとは限らず、ほとん
どの場合格子点間の中間座標に位置することになる。ポ
イントサンプリングの手法では、ディスプレイ２０上で
の１つの画素２２ａに対応する座標Ｐに最も近い格子点
Ｂ１のデータをその画素２２ａのデータとして用いる。

【０００７】一方、バイリニアフィルタリングでは、パ
ターンデータ上での座標Ｐの近傍の４個の格子点Ａ１、
Ｂ１、Ｃ１、Ｄ１のデータを抽出し、座標Ｐから各々の
格子点Ａ１、Ｂ１、Ｃ１、Ｄ１までの距離で重み付け
し、これらの平均値をとったものをデータとして用い
る。また、トリリニアフィルタリングでは、図８（ｂ）
に示すように、図８（ａ）に示した２５６画素×２５６
画素のパターンデータに加え、同一のテクスチャを有
し、半分の大きさに相当する１２８画素×１２８画素の
パターンデータを用意し、各々のパターンデータについ
て、上述したバイリニアフィルタリングと同様に、座標
Ｐの近傍の８個の格子点Ａ１、Ｂ１、Ｃ１、Ｄ１及びａ
１、ｂ１、ｃ１、ｄ１のデータを抽出し、座標Ｐからの
距離で重み付けし、これらの平均値をデータとして用い
る。

【０００８】

【発明が解決しようとする課題】上述した従来のテクス
チャマッピングによれば、パターンデータを格納したメ
モリから、ポイントサンプリングでは１つのデータだけ
を読み出す処理を実行するが、バイリニアフィルタリン
グでは４点、トリリニアフィルタリングでは８点のデー
タを毎回読み出さなければならない。

【０００９】例えば、バイリニアフィルタリングの場
合、座標Ｐの近傍の４点のデータのうち、水平方向の２
点についてはアドレスが連続しているが、垂直方向につ
いてみると、アドレスは連続していない。アドレスが連
続していない２点であっても、データがメモリの同じペ
ージに存在していれば、４個の格子点のデータを高速で
読み出すことができるが、ページが異なっている場合に
は、各ページについてアクセスを実行することとなるた
め、読み出しに時間を要するという問題があった。

【００１０】また、アドレスが連続している２点であっ
ても、必ずしも同じページに存在しているとは限らず、
場合によっては、近傍の４点のデータがすべて異なるペ
ージに存在するということもあり、読み出し時間の増大
を招く問題があった。そこで、本発明は、上記問題点を
解決して、テクスチャマッピングで用いるデータをメモ
リから高速で読み出し、３次元グラフィックスの処理性
能の向上を図ることができるテクスチャマッピング用メ
モリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、２次元テクスチャのパター
ンデータを２次元格子上の座標（２ｍ、２ｎ）、（２ｍ
＋１、２ｎ）、（２ｍ、２ｎ＋１）及び（２ｍ＋１、２
ｎ＋１）（ｍ、ｎは整数）毎に分類し、該分類種に対応
させて個別に格納する４個のメモリ部を有するメモリ手
段と、前記２次元格子上にない任意の画素座標に基づい
て、前記４個のメモリ部の各々に格納された、該任意の
画素座標の近傍に位置する４個の前記パターンデータの
アドレスを生成するメモリ制御手段と、前記４個のメモ
リ部から同時に読み出された各々のパターンデータに、
前記任意の画素座標からの距離に基づく重み付けを行
い、平均値を演算して、テクスチャデータとして出力す
る演算手段と、を具備することを特徴としている。

【００１２】このようなテキスチャマッピング用メモリ
装置によれば、パターンデータを２次元格子上の座標毎
に、縦横方向に１点おきに分類して、４個のメモリ部に
個別に格納することにより、ディスプレイ上の画素に対
応する２次元格子座標上の画素座標に近接する４点のパ
ターンデータが必ず異なるメモリ部に格納されることと
なる。

【００１３】そのため、バイリニアフィルタリングやト
リリニアフィルタリングのテクスチャデータの算出に必
要な、近傍４点或いは８点のパターンデータを異なるメ
モリ部から同時に読み出すことができる。したがって、
従来技術における同一のメモリ部から順次各点を読み出
す処理に比較して、極めて高速に所望のデータを抽出す
ることができ、テクスチャマッピングに係る処理時間を
短縮して、３次元グラフィックの処理能力を向上させる
ことができる。

【００１４】請求項２記載の発明は、請求項１記載のテ
クスチャマッピング用メモリ装置において、前記２次元
テクスチャのパターンデータは、同一のテクスチャにつ
いてデータ量の異なる複数のパターンデータ群を有し、
前記メモリ手段は、４個のメモリ部からなる組を２組有
するとともに、前記パターンデータ群の各パターンデー
タうち、前記データ量の大きい方から２ｘ−１（ｘは自
然数）番目の前記パターンデータを第１組の４個のメモ
リ部に格納し、前記データ量の大きい方から２ｘ番目の
前記パターンデータを第２組の４個のメモリ部に格納
し、前記メモリ制御手段は、前記２次元格子上にない任
意の画素が属するパターンの大きさ及び該画素座標に基
づいて、前記第１組及び第２組の４個のメモリ部に格納
された前記パターンデータを指定して、該任意の画素座
標の近傍に位置する各々４個の画素データのアドレスを
生成し、前記演算手段は、前記第１組及び第２組の４個
のメモリ部から同時に読み出された各々のパターンデー
タに、前記任意の画素座標からの距離に基づく重み付け
を行い、平均値を演算して、テクスチャデータとして出
力することを特徴としている。

【００１５】このようなテキスチャマッピング用メモリ
装置によれば、データ量の異なる複数のパターンデータ
群を、複数のメモリ部を有する２組のメモリブロックの
各々にデータ量の順に交互に格納することにより、デー
タ量の順位が連続するパターンデータが必ず異なる組の
メモリブロックに格納されることとなる。そのため、ト
リリニアフィルタリングのテクスチャデータの算出に必
要な、近傍８点のパターンデータを異なるメモリブロッ
クのメモリ部から同時に読み出すことができる。

【００１６】請求項３記載の発明は、請求項２記載のテ
キスチャマッピング用メモリ装置において、前記２次元
テクスチャのパターンデータは、異なるテクスチャにつ
いて前記パターンデータ群を複数有し、前記メモリ手段
は、前記パターンデータ群の各々の前記第１組及び第２
組の４個のメモリ部への格納に際し、最大のデータ量を
有する前記パターンデータの各々を、前記第１組及び第
２組の４個のメモリ部に交互に格納することを特徴とし
ている。

【００１７】このようなテキスチャマッピング用メモリ
装置によれば、異なるテクスチャのパターンデータ群を
異なるメモリブロックに格納する際に、パターンデータ
群の各々について、最大のデータ量を有するパターンデ
ータを異なる組のメモリブロックに交互に格納すること
により、異なる組のメモリブロックの各々に最大のデー
タ量を有するパターンデータが格納されることとなる。

【００１８】そのため、各組のメモリブロックに格納さ
れるパターンデータのデータ量を均等化することがで
き、回路設計上の自由度を向上させることができるとと
もに、３次元グラフィックスの処理能力の向上を図るこ
とができる。請求項４記載の発明は、前記メモリ手段
は、請求項１、２又は３記載のテキスチャマッピング用
メモリ装置において、前記メモリ手段は、前記座標（２
ｍ、２ｎ）、（２ｍ＋１、２ｎ）、（２ｍ、２ｎ＋１）
及び（２ｍ＋１、２ｎ＋１）（ｍ、ｎは整数）毎の４個
の前記パターンデータについて同一のアドレスを設定し
て前記４個のメモリ部に個別に格納し、前記メモリ制御
手段は、前記４個のパターンデータのアドレスに基づい
て、前記４個のパターンデータに隣接する他の４個のパ
ターンデータのアドレスを生成するインクリメント手段
と、前記４個のパターンデータのアドレス及び前記イン
クリメント部により生成されたアドレスから、前記４個
のメモリ部に格納された所定のパターンデータを読み出
すアドレスを設定するアドレス設定手段と、を有するこ
とを特徴としている。

【００１９】このようなテキスチャマッピング用メモリ
装置によれば、パターンデータを２次元格子上の座標毎
に４分割する際に、近接する４点毎に１領域として取り
扱い、同一のアドレスを設定して個別のメモリ部に格納
することにより、任意の領域についてのアドレスに基づ
いて近傍の領域に属するパターンデータのアドレスがイ
ンクリメントにより生成されることとなる。

【００２０】そのため、バイリニアフィルタリングやト
リリニアフィルタリングのテクスチャデータの算出に必
要な、近傍４点或いは８点のパターンデータを１つのア
ドレスにより指定して読み出すことができ、メモリ制御
手段の負担を軽減するとともに、配線占有領域の削減を
図ることができる。

【００２１】

【発明の実施の形態】以下に、本発明に係るテクスチャ
用メモリ装置について、実施例を示して説明する。本発
明のテクスチャマッピング用メモリ装置の第１の実施例
について、図１を参照して説明する。ここでは、本発明
をバイリニアフィルタリングに適用した場合について説
明する。

【００２２】図１において、テクスチャマッピング用メ
モリ装置は、メモリ手段のメモリ部を構成するメモリマ
クロ１１ａ〜１１ｄ、メモリ制御手段を構成するメモリ
制御装置１２、演算手段を構成する演算装置１３を有し
て構成されている。メモリマクロ１１ａ〜１１ｄは、メ
モリブロック１１内に構成され、２次元格子座標上のパ
ターンデータを４つに分類し、各々を個別に格納するメ
モリ領域である。詳しくは、後述する。

【００２３】メモリ制御装置１２は、ディスプレイ上の
画素に対応する２次元格子座標上でのテクスチャ座標に
基づいて、その座標の近傍に位置する４点のパターンデ
ータのアドレスａｄ１〜ａｄ４を生成し、各メモリマク
ロ１１ａ〜１１ｄに対して、近傍の４点のパターンデー
タを同時に読み出すようにアクセスする。演算装置１３
は、メモリ制御装置１２によりアクセスされ、メモリマ
クロ１１ａ〜１１ｄから同時に読み出されたパターンデ
ータＤＴ１〜ＤＴ４の各々について、所定の重み付け処
理を行い、得られた値の平均を算出する加重平均計算処
理を実行し、テクスチャデータとして出力する。

【００２４】次に、２次元格子座標上のパターンデータ
の具体的な分類、格納方法について、図２を参照して説
明する。図２（ａ）に示すような２次元格子座標を有す
るパターンデータにおいて、任意の近接する４点（領域
Ｒ）に着目すると、各々の格子点Ａ〜Ｄは、図２（ｂ）
に示すように、格子座標（２ｍ，２ｎ）、（２ｍ＋１，
２ｎ）、（２ｍ，２ｎ＋１）及び（２ｍ＋１，２ｎ＋
１）に各々分類される（ｍ、ｎは整数）。すなわち、２
次元格子座標上のデータは全て、上記４つの座標表示に
より分類される。なお、便宜上、格子点Ａを○、格子点
Ｂを□、格子点Ｃを△、格子点Ｄを◎として表した。

【００２５】そして、このように分類された格子点Ａ
（２ｍ，２ｎ）のデータは、図１に示したメモリマクロ
１１ａに、また、格子点Ｂ（２ｍ＋１，２ｎ）のデータ
はメモリマクロ１１ｂに、格子点Ｃ（２ｍ，２ｎ＋１）
のデータはメモリマクロ１１ｃに、格子点Ｄ（２ｍ＋
１，２ｎ＋１）のデータはメモリマクロ１１ｄに各々格
納される。

【００２６】このように、２次元テクスチャのパターン
データを１つのメモリ領域に格納するのではなく、ｘ、
ｙ方向ともに１点おきに分類して、座標（２ｍ，２
ｎ）、（２ｍ＋１，２ｎ）、（２ｍ，２ｎ＋１）、（２
ｍ＋１，２ｎ＋１）で表される格子点ごとに、データを
別々のメモリマクロ１１ａ〜１１ｄに格納することによ
り、テクスチャ座標Ｐ（ｐ，ｑ）の近傍４点Ａ〜Ｄは、
必ず異なるメモリマクロ１１ａ〜１１ｄに格納されてい
ることになる。

【００２７】したがって、メモリ制御装置１２がテクス
チャ座標Ｐに基づいて、各メモリマクロ１１ａ〜１１ｄ
に格納された近傍４点Ａ〜Ｄのアドレスａｄ１〜ａｄ４
を生成してアクセスすることにより、該当するデータＤ
Ｔ１〜ＤＴ４を同時に読み出すことができるため、演算
装置１３により高速にテクスチャデータの加算平均計算
処理を行うことができ、バイリニアフィルタリングによ
る３次元グラフィックスの処理性能を大幅に向上させる
ことができる。

【００２８】なお、上述したバイリニアフィルタリング
処理を異なるデータ量を有する同一のテクスチャについ
て２回実行することにより、トリリニアフィルタリング
処理を実現することができる。この場合、従来のように
同一のメモリブロックから８点を順次抽出する処理に比
較して、４点づつ同時に抽出することができるため、大
幅に処理時間を短縮することができる。

【００２９】次に、本発明の第２の実施例について、図
３を参照して説明する。ここでは、本発明をトリリニア
フィルタリングに適用した場合について説明する。図３
において、テクスチャマッピング用メモリ装置は、メモ
リブロック１１Ａ内に構成されるメモリマクロ１１ａ〜
１１ｄ、メモリブロック１１Ｂ内に構成されるメモリマ
クロ１１ｅ〜１１ｈ、メモリ制御装置１２、演算装置１
３を有して構成されている。

【００３０】メモリブロック１１Ａ及び１１Ｂは、トリ
リニアフィルタリングのために用意された同一のテクス
チャを有し、データ量の異なる複数のパターンデータに
対して、データ量の大きいパターンデータから順に、上
述した第１の実施例と同様に、２次元格子点毎に４つに
分類して、メモリブロック１１Ａのメモリマクロ１１ａ
〜１１ｄ及びメモリブロック１１Ｂのメモリマクロ１１
ｅ〜１１ｈに交互に格納する。

【００３１】メモリ制御装置１２は、テクスチャ座標に
基づいて、その座標の近傍に位置する４点づつ、計８点
のパターンデータのアドレスを生成し、メモリマクロ１
１ａ〜１１ｄ、１１ｅ〜１１ｈの各々に対してアクセス
する。演算装置１３は、メモリ制御装置１２によりアク
セスされ、メモリマクロ１１ａ〜１１ｄ、１１ｅ〜１１
ｈから読み出された８個のパターンデータの各々につい
て、所定の重み付け処理を行い、得られた値の平均を算
出する加重平均計算処理を実行し、テクスチャデータと
して出力する。

【００３２】次に、本実施例におけるパターンデータの
具体的な格納方法について、図４を参照して説明する。
通常、メモリブロックに格納されるパターンデータとし
ては、図４に示すように、２５６画素×２５６画素程度
のパターンを最大に、１２８画素×１２８画素、６４画
素×６４画素といった２n画素×２n画素の大ききのパタ
ーンデータが用意されている。

【００３３】本実施例では、例えば、２５６画素×２５
６画素のパターンデータは、メモリブロック１１Ａのメ
モリマクロ１１ａ〜１１ｄに４分類されて格納され、１
２８画素×１２８画素のパターンデータは、メモリブロ
ック１１Ｂのメモリマクロ１１ｅ〜１１ｈに４分類され
て格納され、また、６４画素×６４画素のパターンデー
タは、メモリブロック１１Ａのメモリマクロ１１ａ〜１
１ｄに４分類されて格納され、３２画素×３２画素のパ
ターンデータは、メモリブロック１１Ｂのメモリマクロ
１１ｅ〜１１ｈに４分類されて格納される。

【００３４】そして、トリリニアフィルタリングを実行
する際に、ディスプレイ上のパターン（壁の輪郭）の大
きさに基づいて、大きさの近いパターンデータが選ばれ
る。このとき選ばれる２つのパターンデータは、例え
ば、２５６画素×２５６画素及び１２８画素×１２８画
素のように、その大ききの順位が隣り合うため、必ずメ
モリブロック１１Ａ、１１Ｂの双方に別れて格納される
こととなる。

【００３５】したがって、メモリ制御装置１２が生成す
るテクスチャ座標の近傍の８点のアドレスにより、各々
異なるメモリブロック１１Ａ及び１１Ｂから個別に４点
づつ、計８点のパターンデータを同時に読み出すことが
できる。そのため、高速でテクスチャデータの抽出、算
出処理を行うことができ、トリリニアフィルタリング手
法による３次元グラフィックスの処理性能を大幅に向上
させることができる。

【００３６】次に、上述した第２の実施例におけるメモ
リブロックの大きさの均等化について説明する。一般
に、テクスチャマッビングにおいては、貼り付けるパタ
ーンデータを複数種類用意するが、各々のバターンデー
タの大きさによってメモリに要求される容量が大きく異
なる。例えば、上述した第２の実施例のパターンデータ
の格納方法、すなわち、データ量の大きさの順にメモリ
ブロック１１Ａ及び１１Ｂに交互に格納する構成におい
ては、メモリブロックに要求されるメモリ容量、すなわ
ち、占有面積に４倍の差が生じることになる。

【００３７】そこで、複数種類用意されたパターンデー
タについて、最初のパターンデータについては、上述し
た第２の実施例のように、２５６画素×２５６画素及び
６４画素×６４画素のパターンデータを、メモリブロッ
ク１１Ａに４分類して格納し、１２８画素×１２８画素
及び３２画素×３２画素のパターンデータを、メモリブ
ロック１１Ｂに４分類して格納する。次のパターンデー
タについては、上記とは逆に、例えば、２５６画素×２
５６画素及び６４画素×６４画素のパターンデータを、
メモリブロック１１Ｂに４分類して格納し、１２８画素
×１２８画素及び３２画素×３２画素のパターンデータ
を、メモリブロック１１Ａに４分類して格納する。

【００３８】このように、異なるパターンデータ毎にメ
モリブロック１１Ａ及び１１Ｂへの格納の優先順位を交
互に変換することにより、メモリブロック１１Ａ及び１
１Ｂ相互のメモリ使用量の差を最小化することができ
る。すなわち、このようなパターンデータの格納方法に
より、メモリブロックの占有面積を均一化することがで
きるため、回路設計上のレイアウトの自由度を向上させ
ることができるとともに、配線遅延に伴うデータの読み
出し速度のばらつきを防止することができる。

【００３９】次に、本発明の第３の実施例について、図
５を参照して説明する。なお、上述した実施例と同等の
構成については、同一の符号を付して、その説明を省略
する。図５において、テクスチャマッピング用メモリ装
置は、メモリマクロ１１ａ〜１１ｄ、メモリ制御装置１
２、演算装置１３に加え、インクリメント手段を構成す
るインクリメント処理部１４ａ〜１４ｃ、アドレス設定
手段を構成するセレクタ１５ａ〜１５ｃを有して構成さ
れている。

【００４０】メモリマクロ１１ａ〜１１ｄは、上述した
実施例と同等の構成を有し、２次元格子座標上のパター
ンデータを４つに分類し、各々を個別に格納する。メモ
リ制御装置１２は、テクスチャ座標に基づいて、その座
標の近傍に位置する４点のパターンデータに関する単一
のアドレスＮを生成するとともに、後述するインクリメ
ント処理部１４ａ〜１４ｃ及びセレクタ１５ａ〜１５ｃ
における動作処理を制御するインクリメント値Ｍ及び制
御信号Ｓを出力する。

【００４１】演算装置１３は、メモリマクロ１１ａ〜１
１ｄから同時に読み出されたパターンデータＤＴ１〜Ｄ
Ｔ４の各々について、加重平均計算処理を実行し、テク
スチャデータとして出力する。インクリメント処理部１
４ａ〜１４ｃは、メモリ制御装置１２により生成、出力
される単一のアドレスＮ及びインクリメント値Ｍに基づ
いて、各メモリマクロ１１ａ〜１１ｄへのアドレスＮ、
Ｎ＋１、Ｎ＋Ｍ、Ｎ＋Ｍ＋１を生成する。具体的には、
インクリメント処理部１４ａはアドレスＮに対してＭ＋
１番地、インクリメント処理部１４ｂはアドレスＮに対
してＭ番地、インクリメント処理部１４ｃはアドレスＮ
に対して１番地インクリメントする処理を実行する。

【００４２】セレクタ１５ａ〜１５ｃは、メモリ制御装
置１２から出力される制御信号Ｓに基づいて、メモリ制
御装置１２及びインクリメント処理部１４ａ〜１４ｃに
より生成されたアドレスＮ、Ｎ＋１、Ｎ＋Ｍ、Ｎ＋Ｍ＋
１から、所望の近傍４点のパターンデータを指定するア
ドレスを選択、設定する。具体的には、セレクタ１５ａ
はアドレスＮ、Ｎ＋１、Ｎ＋Ｍ及びＮ＋Ｍ＋１、セレク
タ１５ｂはアドレスＮ及びＮ＋Ｍ、セレクタ１５ｃはア
ドレスＮ及びＮ＋１から制御信号Ｓに基づいて、いずれ
かを選択し、メモリマクロ１１ｂ〜１１ｄの各々に設定
する。なお、メモリマクロ１１ｄにはアドレスＮのみが
設定される。

【００４３】次に、本実施例におけるパターンデータの
格納方法について、図６を参照して説明する。本実施例
においては、図６に示すように、テクスチャ座標系での
各々の格子点のパターンデータに対して、ｘ方向にスキ
ャンしながら座標系の左上から右下方向に向かうよう
に、メモリマクロ１１ａ〜１１ｄに個別に格納する。

【００４４】このとき、領域Ｒ（Ｎ）に属する４個の格
子点Ａ１〜Ｄ１のデータは、各々異なるメモリマクロ１
１ａ〜１１ｄに格納され、これらのデータが格納される
各々のメモリマクロ１１ａ〜１１ｄのアドレスを同一の
番地Ｎに設定する。同様に、領域Ｒ（Ｎ）の図６中右
隣、すなわちｘ方向に１領域分ずれた領域Ｒ（Ｎ＋１）
に属する格子点Ａ２〜Ｄ２のアドレスを（Ｎ＋１）番地
に設定する。なお、１つの格子点のデータを格納するの
にＰ番地分のアドレスが必要とする場合には、右隣の格
子点のアドレスは（Ｎ＋Ｐ）番地になる。

【００４５】また、パターンデータの大きさを２Ｍ画素
×２Ｍ画素とすると、１つのメモリアレイが１行分の２
Ｍ画素のうち、半分のＭ画素のデータを格納することに
なるので、領域Ｒ（Ｎ）の図６中下隣、すなわちｙ方向
に１領域分ずれた領域Ｒ（Ｎ＋Ｍ）に属する格子点Ｅ１
〜Ｈ１のアドレスは（Ｎ＋Ｍ）番地に設定される。さら
に、領域Ｒ（Ｎ＋Ｍ）の右隣に１領域分ずれた領域（Ｎ
＋Ｍ＋１）に属する格子点Ｅ２〜Ｈ２のアドレスは（Ｎ
＋Ｍ＋１）番地に設定される。

【００４６】そのため、ディスプレイ上の画素に対応す
るテクスチャ座標が、の領域、すなわち領域Ｒ１内に
ある場合には、近傍の４個の格子点はＡ１、Ｂ１、Ｃ
１、Ｄ１となるため、メモリ制御装置１２からインクリ
メント処理部１４ａ〜１４ｃ及びセレクタ１４ａ〜１５
ｃを介して、４つのメモリマクロ１１ａ〜１１ｄに供給
されるアドレスはすべてＮ番地となる。

【００４７】また、テクスチャ座標が、の領域内にあ
る場合には、近傍の４個の格子点は領域（Ｎ）のＢ１、
Ｄ１及び領域（Ｎ＋１）のＡ２、Ｃ２となるため、メモ
リマクロ１１ｂと１１ｄに供給されるアドレスはＮ番
地、メモリマクロ１１ａと１１ｃに供給されるアドレス
は（Ｎ＋１）番地となる。そして、テクスチャ座標が、
の領域にある場合には、近傍の４個の格子点は領域
（Ｎ）のＣ１、Ｄ１及び領域（Ｎ＋Ｍ）のＥ１、Ｆ１と
なるため、メモリマクロ１１ｃと１１ｄに供給されるア
ドレスはＮ番地、メモリマクロ１１ａと１１ｂに供給さ
れるアドレスは（Ｎ＋Ｍ）番地となる。

【００４８】さらに、テクスチャ座標が、の領域にあ
る場合には、近傍の４個の格子点は領域（Ｎ）のＤ１、
領域（Ｎ＋１）のＣ２、領域（Ｎ＋Ｍ）のＦ１及び領域
（Ｎ＋Ｍ＋１）のＥ２となるため、メモリマクロ１１ａ
に（Ｎ＋Ｍ＋１）番地、メモリマクロ１１ｂに（Ｎ＋
Ｍ）番地、メモリマクロ１１ｃに（Ｎ＋１）番地、メモ
リマクロ１１ｄにＮ番地が供給される。

【００４９】すなわち、メモリ制御装置１２は、ディス
プレイ上の画素に対応するテクスチャ座標に基づいて、
基準となる領域Ｒ（Ｎ）の番地Ｎをアドレスとして生
成、出力し、インクリメント処理部１４ａ〜１４ｃは、
メモリ制御装置１２から出力されるインクリメント値Ｍ
に基づいて、アドレスＮに対して（＋１）、（＋Ｍ）、
（＋Ｍ＋１）のインクリメント処理を実行し、隣り合う
領域Ｒ（Ｎ＋１）、Ｒ（Ｎ＋Ｍ）、Ｒ（Ｎ＋Ｍ＋１）に
属する格子点のアドレスを生成する。

【００５０】そして、セレクタ１５ａ〜１５ｃは、テク
スチャ座標が存在する領域に基づいて生成される制御信
号Ｓにより、アドレスＮ及びインクリメント部により生
成されるアドレス（Ｎ＋１）、（Ｎ＋Ｍ）、（Ｎ＋Ｍ＋
１）から、テクスチャ座標が存在する領域に属する４個
の格子点を指定するアドレスを選択、設定する。このよ
うに、メモリ制御装置１２により、テクスチャ座標近傍
の４点全てのアドレスを出力するのではなく、４点の格
子点が属する領域単位で同一のアドレスを設定し、その
データが格納されているメモリマクロを指定する２ビッ
トの制御信号Ｓと、パターンデータの大ききを示す信号
（インクリメント値）Ｍとを出力することにより、メモ
リマクロの所望のアドレスが指定される。

【００５１】そのため、上述した第１、第２の実施例の
構成においては、メモリ制御装置１２が、各メモリマク
ロ１１ａ〜１１ｄに格納されたパターンデータを読み出
す際に、４又は８個のアドレスを個別に生成する必要が
あるのに対して、本実施例では、メモリ制御装置１２は
単一のアドレスＮ、インクリメント値Ｍ及び制御信号Ｓ
のみを生成、出力するだけでよいため、メモリ制御装置
１２の処理動作上の負担を軽減することができる。

【００５２】また、テクスチャメモリは、通常２ⁿ画素
×２ⁿ画素で構成されているので、メモリ制御装置１２
から出力するアドレスＮに、例えばＭ（＝２^n-1）を加
える場合、加算器を用いる必要はなく、最下位ビットか
らｎビット目に１を加算するというインクリメント処理
を実行するだけで容易に実現することができる。なお、
テクスチャデータを格納するメモリブロックのメモリ容
量は、全体で数ＭＢにもなることがあり、従来は汎用の
ＤＲＡＭを画像処理装置の外部に接続する構成を採用せ
ざるを得なかったが、近年大容量のＤＲＡＭメモリをマ
クロとしてロジック回路とともに混載したチップ上に搭
載できるようになっている。そのため、上述した本発明
のテクスチャメモリとその制御回路を同一チップ上に搭
載した構成として用いることもできる。

【００５３】

【発明の効果】以上説明したように、請求項１記載のテ
キスチャマッピング用メモリ装置によれば、パターンデ
ータを２次元格子上の座標毎に、縦横方向に１点おきに
分類して、４個のメモリ部に個別に格納することによ
り、ディスプレイ上の画素に対応する２次元格子座標上
の画素座標に近接する４点のパターンデータが必ず異な
るメモリ部に格納されることとなる。

【００５４】そのため、バイリニアフィルタリングやト
リリニアフィルタリングのテクスチャデータの算出に必
要な、近傍４点或いは８点のパターンデータを異なるメ
モリ部から同時に読み出すことができる。したがって、
従来技術における同一のメモリ部から順次各点を読み出
す処理に比較して、極めて高速に所望のデータを抽出す
ることができ、テクスチャマッピングに係る処理時間を
短縮して、３次元グラフィックの処理能力を向上させる
ことができる。

【００５５】また、請求項２記載のテキスチャマッピン
グ用メモリ装置によれば、データ量の異なる複数のパタ
ーンデータ群を、複数のメモリ部を有する２組のメモリ
ブロックの各々にデータ量の順に交互に格納することに
より、データ量の順位が連続するパターンデータが必ず
異なる組のメモリブロックに格納されることとなる。そ
のため、トリリニアフィルタリングのテクスチャデータ
の算出に必要な、近傍８点のパターンデータを異なるメ
モリブロックのメモリ部から同時に読み出すことができ
る。

【００５６】請求項３記載のテキスチャマッピング用メ
モリ装置によれば、異なるテクスチャのパターンデータ
群を異なるメモリブロックに格納する際に、パターンデ
ータ群の各々について、最大のデータ量を有するパター
ンデータを異なる組のメモリブロックに交互に格納する
ことにより、異なる組のメモリブロックの各々に最大の
データ量を有するパターンデータが格納されることとな
る。

【００５７】そのため、各組のメモリブロックに格納さ
れるパターンデータのデータ量を均等化することがで
き、回路設計上の自由度を向上させることができるとと
もに、３次元グラフィックスの処理能力の向上を図るこ
とができる。そして、請求項４記載のテキスチャマッピ
ング用メモリ装置によれば、パターンデータを２次元格
子上の座標毎に４分割する際に、近接する４点毎に１領
域として取り扱い、同一のアドレスを設定して個別のメ
モリ部に格納することにより、任意の領域についてのア
ドレスに基づいて近傍の領域に属するパターンデータの
アドレスがインクリメントにより生成されることとな
る。

【００５８】そのため、バイリニアフィルタリングやト
リリニアフィルタリングのテクスチャデータの算出に必
要な、近傍４点或いは８点のパターンデータを１つのア
ドレスにより指定して読み出すことができ、メモリ制御
手段の負担を軽減するとともに、配線占有領域の削減を
図ることができる。

【図面の簡単な説明】

【図１】本発明に係るテクスチャマッピング用メモリ装
置の第１の実施例を示すブロック図である。

【図２】本発明に係るメモリ装置へのデータの格納形式
を示す概念図である。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】第２の実施例におけるメモリブロックに格納さ
れるパターンデータのデータ量を示す概念図である。

【図５】本発明の第３の実施例を示すブロック図であ
る。

【図６】第３の実施例におけるパターンデータの領域及
びアドレスの設定方法を示す概念図である。

【図７】テクスチャマッピングの概念（その１）を示す
図である。

【図８】テクスチャマッピングの概念（その２）を示す
図である。

【符号の説明】

１１、１１Ａ、１１Ｂ メモリブロック １１ａ〜１１ｈ メモリマクロ １２ メモリ制御装置 １３ 演算装置 １４ａ〜１４ｃ インクリメント処理部 １５ａ〜１５ｃ セレクタ ２０ ディスプレイ ２１ パターン ２２ 走査線 ２２ａ ディスプレイ上の画素 ３０ パターンデータ ３１ パターンデータ上の走査線 ３１ａ パターンデータ上の画素

Claims (4)

【特許請求の範囲】
1. 【請求項１】２次元テクスチャのパターンデータを２次
   元格子上の座標（２ｍ、２ｎ）、（２ｍ＋１、２ｎ）、
   （２ｍ、２ｎ＋１）及び（２ｍ＋１、２ｎ＋１）（ｍ、
   ｎは整数）毎に分類し、該分類種に対応させて個別に格
   納する４個のメモリ部を有するメモリ手段と、 前記２次元格子上にない任意の画素座標に基づいて、前
   記４個のメモリ部の各々に格納された、該任意の画素座
   標の近傍に位置する４個の前記パターンデータのアドレ
   スを生成するメモリ制御手段と、 前記４個のメモリ部から同時に読み出された各々のパタ
   ーンデータに、前記任意の画素座標からの距離に基づく
   重み付けを行い、平均値を演算して、テクスチャデータ
   として出力する演算手段と、を具備することを特徴とす
   るテクスチャマッピング用メモリ装置。
2. 【請求項２】前記２次元テクスチャのパターンデータ
   は、同一のテクスチャについてデータ量の異なる複数の
   パターンデータ群を有し、 前記メモリ手段は、４個のメモリ部からなる組を２組有
   するとともに、前記パターンデータ群の各パターンデー
   タうち、前記データ量の大きい方から２ｘ−１（ｘは自
   然数）番目の前記パターンデータを第１組の４個のメモ
   リ部に格納し、前記データ量の大きい方から２ｘ番目の
   前記パターンデータを第２組の４個のメモリ部に格納
   し、 前記メモリ制御手段は、前記２次元格子上にない任意の
   画素が属するパターンの大きさ及び該画素座標に基づい
   て、前記第１組及び第２組の４個のメモリ部に格納され
   た前記パターンデータを指定して、該任意の画素座標の
   近傍に位置する各々４個の画素データのアドレスを生成
   し、 前記演算手段は、前記第１組及び第２組の４個のメモリ
   部から同時に読み出された各々のパターンデータに、前
   記任意の画素座標からの距離に基づく重み付けを行い、
   平均値を演算して、テクスチャデータとして出力するこ
   とを特徴とする請求項１記載のテクスチャマッピング用
   メモリ装置。
3. 【請求項３】前記２次元テクスチャのパターンデータ
   は、異なるテクスチャについて前記パターンデータ群を
   複数有し、 前記メモリ手段は、前記パターンデータ群の各々の前記
   第１組及び第２組の４個のメモリ部への格納に際し、最
   大のデータ量を有する前記パターンデータの各々を、前
   記第１組及び第２組の４個のメモリ部に交互に格納する
   ことを特徴とする請求項２記載のテキスチャマッピング
   用メモリ装置。
4. 【請求項４】前記メモリ手段は、前記座標（２ｍ、２
   ｎ）、（２ｍ＋１、２ｎ）、（２ｍ、２ｎ＋１）及び
   （２ｍ＋１、２ｎ＋１）（ｍ、ｎは整数）毎の４個の前
   記パターンデータについて同一のアドレスを設定して前
   記４個のメモリ部に個別に格納し、 前記メモリ制御手段は、前記４個のパターンデータのア
   ドレスに基づいて、前記４個のパターンデータに隣接す
   る他の４個のパターンデータのアドレスを生成するイン
   クリメント手段と、前記４個のパターンデータのアドレ
   ス及び前記インクリメント手段により生成されたアドレ
   スから、前記４個のメモリ部に格納された所定のパター
   ンデータを読み出すアドレスを設定するアドレス設定手
   段と、を有することを特徴とする請求項１、２又は３記
   載のテキスチャマッピング用メモリ装置。